KR101783873B1 - 데이터 감지를 위한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 쌍을 이루는 비트라인과 비트라인바에 각각 데이터를 저장하는 메모리 셀과, 메모리 셀과 유사한 구조를 갖고 기준 전압을 제공하는 기준 전압 발생 유닛이 연결되고 서로 상보적으로 동작한다. 아울러, 비트라인과 비트라인바는 프리차지 모드에서 전원전압 또는 접지전압 레벨로 차지되어 있으며, 메모리 셀과 기준 전압 발생 유닛의 플레이트 라인은 분리되어 있다. 이로 인해, 메모리 셀의 플레이트 라인은 고정된 전압 레벨을 유지하지만, 기준 전압 발생 유닛의 플레이트 라인은 액티브 모드에서 전압 레벨이 변동되어 용량성 커플링을 유도한다. 이로 인해 별도의 기준 전압 발생 회로의 추가없이 데이터 감지를 가능하게 하고, 아울러 접지전압 또는 전원전압 레벨로의 프리차지가 가능하여 1V 이하의 전원전압 동작이 가능하게 한다.

Description

데이터 감지를 위한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR DATA SENSING}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 비트라인을 전원전압 레벨로 프리차지하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는, 데이터를 저장하는 메모리 셀과 메모리 셀과 데이터 전송을 위한 주변 회로를 연결하여 데이터 전송의 역할을 하는 비트라인과 비트라인을 거친 신호를 감지하기 위한 비트라인 감지 증폭기 등을 포함한다.
통상적으로, 비트라인은 전원전압(Vdd)과 접지전압(Vss) 사이인 "Vdd/2"로 프리차지된다. 데이터 감지 시 셀 데이터와 해당 비트라인의 전하 공유(Charge sharing)에 의한 전압 레벨의 변화를 기준이 되는 인접 비트라인(예컨대, 비트라인바 또는 상보 비트라인)과의 레벨 비교를 통해 데이터의 "0" 또는 "1"을 판별한다.
하지만, 반도체 메모리 내부의 전원 전압 레벨이 점차 감소함에 따라 전원전압의 1/2만을 그 기준으로 사용함에 따라 데이터 감지 마진이 감소한다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 데이터 감지 마진을 높일 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 및 제1 기준 전압 발생 유닛을 포함한다. 상기 메모리 셀은 제1 워드라인에 의해 제어되는 제1 스위칭 소자와 상기 제1 스위칭 소자의 일측과 자신의 일측이 연결되어 정보를 저장하는 제1 캐패시터를 구비하고, 상기 제1 스위칭 소자의 타측은 제1 비트라인과 연결된다. 상기 제1 기준 전압 발생 유닛은 제2 워드라인에 의해 제어되는 제2 스위칭 소자와 상기 제2 스위칭 소자의 일측과 자신의 일측이 연결된 제2 캐패시터를 구비하고, 상기 제2 스위칭 소자의 타측은 제2 비트라인과 연결된다. 상기 제1 캐패시터의 타측은 제1플레이트 전압이 인가되며, 상기 제2 캐패시터의 타측은 제2플레이트 전압이 인가된다.
실시 예에 있어서, 상기 제1 비트라인과 상기 제2 비트라인은 전원전압 또는 접지전압 레벨로 프리차지될 수 있다.
실시 예에 있어서, 상기 제1 비트라인과 상기 제2 비트라인은 서로 상보적으로 동작한다.
실시 예에 있어서, 상기 메모리 셀이 활성화되고 상기 제1 기준 전압 발생 유닛이 제1 기준전압을 제공함에 따라, 상기 제1 플레이트 전압은 고정된 전압 레벨을 유지하고 상기 제2 플레이트 전압은 그 전압 레벨이 변동될 수 있다.
실시 예에 있어서, 상기 메모리 셀이 활성화되고 상기 제1 기준 전압 발생 유닛이 제1 기준전압을 제공함에 따라, 상기 제1 플레이트 전압은 상기 전원전압과 상기 접지전압 사이의 전압 레벨을 유지하고, 상기 제2 플레이트 전압은 상기 전원전압 또는 상기 접지전압 레벨을 가질 수 있다.
실시 예에 있어서, 상기 메모리 셀이 활성화되고 상기 제1 기준 전압 발생 유닛이 제1 기준전압을 제공함에 따라, 상기 제1 플레이트 전압은 프리차지 동작 시의 프리차지 전압 레벨을 유지하고, 상기 제2 플레이트 전압은 상기 프리차지 전압과 다른 전압 레벨을 갖도록 변동될 수 있다.
실시 예에 있어서, 제3 워드라인에 의해 제어되는 제3 스위칭 소자와 상기 제3 스위칭 소자의 일측과 자신의 일측이 연결된 제3 캐패시터를 구비하고, 상기 제3 스위칭 소자의 타측은 상기 제3 비트라인과 연결된 제2 기준 전압 발생 유닛을 더 포함할 수 있다.
실시 예에 있어서, 상기 제1 및 제2 기준 전압 발생 유닛은 제어신호에 따라 상기 제2 비트라인과 상기 제3 비트라인이 연결될 수 있다.
실시 예에 있어서, 상기 제어신호에 따라 상기 제2 및 제3 비트라인을 연결하고 그 전압 레벨의 평균 값을 구하는 평균화 회로를 더 포함할 수 있다.
실시 예에 있어서, 상기 제2 및 제3 워드라인이 서로 연결될 수 있다.
이상과 같은 본 발명에 따른 반도체 메모리 장치에 따르면, 하드웨어 추가를 최소화하면서 데이터 센싱 마진을 높일 수 있어, 반도체 메모리 장치의 동작에 대한 신뢰성을 높일 수 있다.
도 1은 본 발명에서 적용한 개념을 설명하기 위한 개략적인 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 감지 과정을 개략적으로 도시한 도면이다.
도 3은 도 2에 대한 본 발명의 실시 예에 따른 DRAM의 내부를 도시한 회로도이다.
도 4는 도 3의 구성을 갖는 DRAM의 데이터 감지 과정을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시 예를 통해 얻을 수 있는 장점을 설명하기 위한 타이밍도이다.
도 6은 도 3에 도시된 기준 셀의 배치에 관한 일 실시 예를 도시한 회로도이다.
도 7a 및 도 7b는 도 3에 도시된 기준 셀의 배치에 관한 다른 실시 예를 도시한 회로도이다.
도 8은 도 3에 도시된 기준 셀의 배치에 관한 또 다른 실시 예를 도시한 회로도이다.
도 9는 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 감지 과정을 개략적으로 도시한 도면이다.
도 10은 도 9에 대한 본 발명의 실시 예에 따른 DRAM의 내부를 도시한 회로도이다.
도 11은 도 10의 구성을 갖는 DRAM의 데이터 감지 과정을 설명하기 위한 타이밍도이다.
도 12는 비트라인과 비트라인바의 접지전압 및 전원전압 레벨로의 프리차지에 따른 "0"과 "1"의 감지 시의 동작을 비교 도시한 타이밍도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 DRAM의 내부를 도시한 회로도이다.
도 14는 도 13의 구성을 갖는 DRAM의 데이터 감지 과정을 설명하기 위한 타이밍도이다.
도 15a 및 도 15b는 오픈 비트라인과 폴디드 비트라인 구조의 DRAM 실시 예를 도시한 도면이다.
도 16은 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 17은 본 발명의 메모리 시스템을 그래픽 메모리 시스템에 응용한 예를 도시한 도면이다.
도 18은 도 16의 메모리 시스템을 그래픽 카드에 응용한 예를 도시한 도면이다.
도 19는 도 17의 그래픽 카드를 포함하는 컴퓨팅 시스템의 응용 예를 개략적으로 도시한 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 반도체 메모리 장치로 DRAM(Dynamic Random Access Memory)가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명은 비트라인을 'Vdd' 또는 'Vss'로 프리차지함으로써 "1V" 이하의 전원 전압 레벨에서도 데이터 감지 마진을 충분히 확보할 수 있도록 한다. 이를 위해 모든 비트라인에 메인 셀과 동일한 구조 예컨대, 1T-1C(1개의 트랜지스터와 1개의 캐패시터 구조) 셀을 갖는 기준 셀과 연결되도록 하고, 기준 셀의 플레이트 전압을 메인 셀의 플레이트 전압과 별도로 제어한다. 전하 공유와 용량성 커플링(Capacitive coupling)을 통해 데이터를 감지한다.
도 1은 본 발명에서 적용한 개념을 설명하기 위한 개략적인 도면이다.
DRAM의 셀에 데이터를 쓰는 동작(Cell Write)에서, 전하 샘플링(Charge sampling) 후 셀 캐패시터와 비트라인 캐패시터 사이에 이루어지던 전하 공유 동작은 커플링 입력 전압을 미리 출력 단자에 샘플링 시켜두는 일종의 유니 폴라 커플링(Uni-polar coupling)이다. 본 발명에서는 이러한 용량성 커플링 개념을 기준 전압 생성을 위해 도입한다.
도 1을 참조하여 전하 샘플링과 전하 공유 시의 전압 변화를 살펴본다. 먼저, 셀에 저장해야 할 데이터에 해당하는 전압 "V1"을 쓰기 동작을 통해 셀 캐패시터(CS)에 샘플링한다. 이어서, 비트라인 캐패시터(CB)를 "V2=VBL"이 되도록 프리차지한 다음, 셀 캐패시터의 전압 "V1"과 비트라인 캐패시터의 전압 "V2"를 전하 공유를 통해 비트라인의 전압이 "V2+ΔV"가 되도록 한다.
이어서, 용량성 커플링(Capacitive coupling)을 살펴보면, 셀에 저장해야 할 데이터에 해당하는 전압 "V2"를 미리 셀 캐패시터(CS)에 샘플링한다. 이어서, 플레이트 전압(VP)을 "V2" 에서 "V1"으로 변화시킬 때 나타나는 용량성 커플링을 통해 비트라인(BL)이 "V2+ΔV"가 되도록 한다.
전술한 바와 같이, 본 발명에서는 메인 셀과 기준 셀의 플레이트 전압을 분리하고, 기준 셀의 플레이트 전압을 외부 전압으로 고정시키지 않고 제어할 수 있도록 함으로써 전하 공유에 따라 변하는 전압의 변화를 따라갈 수 있다.
전술한 실시 예에서는 메인 셀과 기준 셀로 명명하였으나, 메인 셀은 메모리 셀, 기준 셀은 기준 전압 발생 유닛이라 칭할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 감지 과정을 개략적으로 도시한 도면이다.
도 2를 참조하면, 워드라인(WL)과 비트라인(BL)이 교차하는 지점에 메인 셀(20)이 배치되며, 기준 워드라인(WLref)과 비트라인바(BLB)가 교차하는 지점에 기준 셀(21)이 배치된다. 비트라인 감지 증폭기(22, BLSA)는 비트라인(BL)과 비트라인바(BLB) 사이에 접속되어 비트라인(BL)과 비트라인바(BLB)의 한 쌍을 통해 전달되는 데이터의 "0"과 "1"을 감지하고 이를 증폭한다.
여기서는 비트라인(BL)에 접속된 메인 셀(20)과 비트라인바(BLB)에 접속된 기준 셀(21)을 그 예로 하였으나, 비트라인(BL)에 접속된 적어도 하나의 기준 셀 및 추가의 메인 셀이 더 포함될 수 있으며, 비트라인바(BLB)에 접속된 적어도 하나의 메인 셀과 추가의 기준 셀을 더 포함할 수 있다.
메인 셀(20)은 워드라인(WL)에 의해 게이트가 제어되고 드레인이 비트라인(BL)에 연결된 스위칭 트랜지스터(T1)와 스위칭 트랜지스터(T1)의 소오스와 메인 플레이트 전압(VP) 사이에 연결된 메인 캐패시터(C1)를 포함한다.
기준 셀(21)은 기준 워드라인(WLref)에 의해 게이트가 제어되고 드레인이 비트라인바(BLB)에 연결된 스위칭 트랜지스터(T2)와, 스위칭 트랜지스터(T2)의 소오스와 기준 플레이트 전압(VPref) 사이에 연결된 기준 캐패시터(C2)를 포함한다.
1단계(Phase0)에서는 비트라인(BL)과 비트라인바(BLB)가 전원전압 레벨(Vdd)로 프리차지 되고, 2단계(Phase1)에서는 비트라인(BL)은 전하 공유, 비트라인바(BLB)에서는 용량성 커플링이 일어나며, 3단계(Phase2)에서는 데이터가 감지된다.
구체적으로, 선택된 워드라인(WL)이 활성화되면, 메인 셀(20) 데이터가 "0"인 경우 메인 캐패시터(C1)에 저장된 전압인 '0V'와 비트라인 캐패시터(CB)에 프리차지된 'Vdd' 사이에 Δ1의 전하 공유가 발생한다.
한편, 메인 셀(20) 데이터가 "1"인 경우 메인 캐패시터(C1)에 저장된 데이터에 대응하는 'Vdd'와 비트라인 캐패시터(CB)에 프리차지된 전압(Vdd)이 동일하므로, "Δ1=0V"가 된다.
이 때, 비트라인바(BLB)에 연결된 기준 셀(21)에서는 기준 플레이트 전압(Vpref)을 초기 전압(V1=Vdd)에서 초기전압(V1) 적은 V2 전압, 예컨대 'Vdd/2'가 되도록 한다. 이에 따라 비트라인바(BLB)는 용량성 커플링에 의해 'Δ2'가 된다.
'Vss ＜ V2 ＜Vdd' 이면, 'Δ1 ＞ Δ2' 이다. 또한, 'V2=Vdd/2'이면, 'Δ1= Δ2/2' 이므로, "1" 또는 "0" 데이터 감지에 필요한 기준 전압 생성이 용이해진다.
도 3은 도 2에 대한 본 발명의 실시 예에 따른 DRAM의 내부를 도시한 회로도이다.
비트라인 감지증폭기는 래치 회로(32)를 구성하도록 상호 연결된 두 개의 PMOS 트랜지스터(MP31, MP32)와 두 개의 NMOS 트랜지스터(MN31, MN32)를 포함한다.
PMOS 트랜지스터(MP31)와 NMOS 트랜지스터(MN31)의 드레인은 비트라인(BL)에 공통으로 연결되어 있으며, PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32)의 드레인은 비트라인바(BLB)에 공통으로 연결되어 있다. 비트라인(BL)에서 생성된 전압과 비트라인바(BLB)에서 생성된 전압은 서로 상보적이다.
PMOS 트랜지스터(MP31)와 PMOS 트랜지스터(MP32)는 바이어스 노드(LA)에 소오스가 공통 연결되어 있으며, NMOS 트랜지스터(MN31)와 NMOS 트랜지스터(MN32)는 바이어스 노드(LAB)에 소스가 공통 연결되어 있다. PMOS 트랜지스터(MP31)와 NMOS 트랜지스터(MN31)의 게이트는 비트라인바(BLB)에 공통으로 연결되어 있으며, PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN32)의 게이트는 비트라인(BL)에 공통으로 연결되어 있다. 전원전압으로 표시된 고 전압 바이어스(Vdd)는 바어어스 노드(LA)를 통해 PMOS 트랜지스터들(MP31, MP32)의 소스에 제공된다.
바이어싱 NMOS 트랜지스터(MN33)(즉, 바이어싱 스위치)는 바이어스 노드(LAB)와 그라운드 소스와 같이 낮은 바이어스 전압(VSS) 사이에 연결되어 있다.
NMOS 트랜지스터 MN31와 MN32의 소스는 바이어싱 NMOS 트랜지스터(MN33)의 드레인과 바이어스 노드(LAB)에서 공통으로 연결된다. 바이어싱 NMOS 트랜지스터(MN33)의 소스는 저 전압 바이어스 소스(Vss)에 연결되고, 그 게이트는 바이어스 제어 신호인 LANG에 의해 제어된다.
PMOS 트랜지스터(MP33)는 비트라인(BL)과 비트라인바(BLB) 사이에 연결되고, 이퀄라이징 제어 신호(PEQ)에 의해 게이트가 제어되어 비트라인(BL)과 비트라인바(BLB)를 이퀄라이징시킨다. PMOS 트랜지스터 MP34와 MP35는 소오스가 전원전압 레벨의 고 전압 바이어스 소스(Vdd)에 공통 연결되고 비트라인(BL)과 비트라인바(BLB) 사이에 직렬 연결되며, 둘의 게이트는 PMOS 트랜지스터(MP33)에 공통 연결되어 이퀄라이징 제어 신호(PEQ)에 의해 제어된다.
도시된 도 3의 실시 예에서는 셀 블록 두 개의 그 예로 하는 바, 비트라인(BL)에 연결된 메모리 셀 블록(Block_L0)과 비트라인바(BLB)에 연결된 메모리 셀 블록(Block_L1)이 각각 이에 해당한다.
비트라인(BL)에 연결된 메모리 셀 블록(Block_L0)에는 워드라인(WLi)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN37, MN38)와 캐패시터(MC32, MC33)가 각각 쌍을 이루는 1T1C의 복수의 메인 셀(30a)과 기준 워드라인(WLref)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN36)와 캐패시터(MC31)로 이루어진 기준 셀(31a) 등이 배치된다. 복수의 메인 셀(30a)의 각 캐패시터(MC32, MC33)의 비트라인(BL) 맞은편 노드는 메인 플레이트 전압 소스(VP)에 공통으로 연결되고, 기준 셀(31a)의 캐패시터(MC31)의 비트라인(BL) 맞은편 노드는 기준 플레이트 전압 소스(VPref)에 연결된다. 즉, 기준 셀(31a)과 복수의 메인 셀(30a)은 그 플레이트 전압 소스가 분리되어 있다.
비트라인바(BLB)에 연결된 메모리 셀 블록(Block_L1)에는 워드라인(WLib)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN39, MN40)와 캐패시터(MC34 MC35)가 각각 쌍을 이루는 1T1C의 복수의 메인 셀(30b)과 기준 워드라인(WLrefb)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN41)와 캐패시터(MC36)로 이루어진 기준 셀(31b) 등이 배치된다. 복수의 메인 셀(30b)의 각 캐패시터(MC34, MC35)의 비트라인바(BLB) 맞은편 노드는 플레이트 전압 소스(VP)에 공통으로 연결되고, 기준 셀(31b)의 캐패시터(MC36)의 비트라인바(BLB) 맞은편 노드는 기준 플레이트 전압 소스(VPref)에 연결된다. 즉, 기준 셀(31b)와 복수의 메인 셀(30b)은 그 플레이트 전압 소스가 분리되어 있다.
칼럼 선택 NMOS 트랜지스터(MN34)는 비트라인(BL)과 로컬 I/O(LIO) 사이에 연결되고, 칼럼 선택 라인(CSL; Column Select Line)에 의해 게이트가 제어된다. 칼럼 선택 NMOS 트랜지스터(MN35)는 비트라인바(BLB)와 로컬 I/O바(LIOB) 사이에 연결되고, 칼럼 선택 라인(CSL)에 의해 게이트가 제어된다.
칼럼 선택 NMOS 트랜지스터 MN34와 MN35는 칼럼 선택 라인(CSL)에 의해 제어되어 턴-온 또는 턴-오프된다. 예컨대, 칼럼 선택 라인이 '로직 하이'의 레벨을 가지면 칼럼 선택 NMOS 트랜지스터 MN34와 MN35는 복수의 메모리 셀(30a, 31b)이 메모리 디코더(34)에 의해 액세스되어 선택될 경우 턴-온되어 각각 비트라인(BL), 비트라인바(BLB)와 로컬 I/O(LIO), 로컬 I/O바(LIOB)를 연결시킨다.
예컨대, 메모리 디코더(34)는 리드 동작(Read operation)에서, 어드레스를 디코딩하여 비트라인 감지증폭기에 의해 감지 및 증폭될 어드레스에 해당하는 메모리 셀(30a, 30b)을 선택하기 위해 칼럼 선택 라인(CSL)과 워드라인/워드라인바(WLi/WLib), 기준 워드라인/기준 워드라인바(WLref/WLrefb) 신호를 생성한다.
또한, 도 3에서는 메모리 콘트롤러(33, 즉, 콘트롤 유닛)을 더 포함한다. 메모리 콘트롤러(33)는 메모리 디코더(34)의 일부가 될 수 있으며, 바이어스 제어 신호(LANG)와 이퀄라이징 제어 신호(PEQ)를 생성한다.
도 4는 도 3의 구성을 갖는 DRAM의 데이터 감지 과정을 설명하기 위한 타이밍도로서, 이하에서는 도 3 및 도 4를 참조하여 DRAM의 데이터 감지 과정을 살펴본다.
비트라인(BL)은 '로직 하이'인 데이터의 전압 레벨에 해당하는 전원전압 레벨(Vdd)로 프리차지되어 있다. 또한, 메인 셀의 플레이트 전압(VP)은 모든 경우 'Vdd/2'로 유지된다. 이는 '로직 하이'와 '로직 로우'의 중간인 'Vdd/2'이 메인 셀 캐패시터 양단의 필드(Field) 차를 최소화 할 수 있기 때문이다.
먼저, 선택되지 않은 블록(Un-selected block) 즉, 스탠바이 상태인 블록의 동작을 살펴본다. 메인 셀에서는 워드라인(WLi_L1)이 저 전압 레벨(Vbb2)을 유지하고 있으며, 기준 셀의 워드라인(WLref_L1)은 고 전압 레벨(Vpp), 플레이트 전압(VPref)은 전원전압 레벨(Vdd)을 유지한다. 이 때, 기준 셀 캐패시터의 양단 중 비트라인 방향 노드는 턴-온되어 있는 메인 셀 트랜지스터에 의해 비트라인 프리차지 전압인 전원전압 레벨(Vdd)이 공급되고, 기준 플레이트 전압(VPref)은 전원전압 레벨(Vdd)을 유지함으로써 양단의 전위차는 "0V"를 유지한다. 따라서, 일반적인 셀 캐패시터에 비해 필드 차로 인한 신뢰성 관점에서 유리하다.
여기서, 고 전압 레벨(Vpp)은 전원전압 레벨(Vdd) 또는 그에 준하거나 그 이상의 전압 레벨을 포함할 수 있으며, 여기서는 그 이상의 전압 레벨을 나타낸다. 저 전압 레벨(Vbb2)은 접지전압 레벨(GND 또는 Vss)에 준하거나 그 이하의 전압 레벨을 포함할 수 있으며, 여기서는 그 이하의 전압 레벨을 나타낸다.
이어서, 선택된 블록(예컨대, 도 3의 블록(BLOCK_L0))의 동작을 살펴본다. 액티브 모드(Active mode)가 되면 쓰기 또는 읽기 동작이 이루어질 메인 셀의 워드라인(WLi_Lo)은 '151'과 같이 저 전압 레벨(Vbb2)에서 고 전압 레벨(Vpp)로 천이(Transition)되고, 이에 따라 해당 메인 셀의 트랜지스터(예컨대, 도 3의 MN37)는 턴-온된다. 기준 셀에 해당하는 기준 워드라인(WLref_L0)은 '152'와 같이 고 전압 레벨(Vpp)에서 저 전압 레벨(Vbb2)로 천이되며, 이에 따라 기준 셀의 해당 트랜지스터(예컨대, 도 3의 MN41)는 턴-오프된다. 따라서, 기준 셀 캐패시터에 차지된 전하가 비트라인 캐패시턴스와 분리된다. 기준 셀 플레이트 전압(VPref_L0)은 '153'과 같이 전원전압 레벨(Vdd)을 유지하므로, 기준 셀 캐패시터의 양단 전위차는 "0V"를 유지한다.
프리차지 모드가 되면, 메인 셀은 비활성화(Disable)되며, 메인 워드라인(WLi_L0)은 '154'와 같이 고 전압 레벨(Vpp)에서 저 전압 레벨(Vbb2)로 천이된다. 기준 워드라인(WLref_L0)은 '155'와 같이 저 전압 레벨(Vbb2)에서 고 전압 레벨(Vpp)로 천이되며, 이에 따라 기준 셀은 활성화(Enable)된다. 기준 셀 캐패시터에 프리차지된 전원전압 레벨(Vdd)이 전달된다. 여기서, 기준 셀 캐패시터 양단에 전원전압 레벨(Vdd)의 전위차가 인가되는 것을 방지하여 신뢰성을 높이기 위해 감지 동작은 오프시킨다. 즉, 비트라인 이퀄라이징 동작 이후에 활성화된다.
선택된 기준 블록(도 3의 블록(BLOCK_L1)에 인접한 기준 블록)의 동작을 살펴본다. 메인 워드라인(WLi_L1)이 저 전압 레벨(Vbb2)을 유지하므로 L1 블록(Block_L1)의 메인 셀은 비활성 상태를 유지한다. 기준 워드라인(WLref_L1)이 고 전압 레벨(Vpp)을 유지하므로 기준 셀은 활성화 상태를 유지한다. 전술한 '151'의 동작(메인 워드라인(WLi_L0)이 고 전압 레벨(Vpp)로 천이)이 이루어질 때 기준 셀의 플레이트 전압(VPref_L1)은 '156'과 같이 전원전압 레벨(Vdd)에서 전원전압 레벨(Vdd)과 접지전압 레벨(Vss)의 사이 예컨대, 'Vdd/2' 레벨로 천이된다. 이 때, 셀 캐패시턴스 'CS'와 비트라인 캐패시턴스'CB' 사이에 전술한 용량성 커플링이 발생한다. 이어서, '157'과 같이 기준 셀 플레이트 전압(VPref_L1)이 'Vdd/2'에서 전원전압 레벨(Vdd)로 천이되고 프리차지 모드로 진입한다.
도 5는 전술한 구성을 갖는 본 발명의 실시 예를 통해 얻을 수 있는 장점을 설명하기 위한 타이밍도이다.
첫째로는, "1V" 혹은 "1V' 이하 (Sub-1V)의 낮은 전원전압 레벨(Vdd)에서의 DRAM 동작이 가능하다. 셀 트랜지스터의 비트라인 노드 전압 감소는 GIDL(Gate Induced Drain Leakage) 감소 및 간섭(Interference) 감소로 나타나므로 리프레시(Refresh) 특성을 개선할 수 있다. 비트라인 감지 증폭기의 공통 모드(Common mode) 전압 상승으로 감지 속도가 증가하므로 NMOS 감지 증폭기의 사이즈를 감소시킬 수 있다. 비트라인 감지 증폭기에서 PMOS 감지 증폭기의 역할이 감지 시에 미미하고 리스토어(Restore)에 주로 기여하므로 PMOS 감지 증폭기의 사이즈 또한 감소시킬 수 있다. 칼럼 동작(Column operation) 시 데이터 라인 차지(Data line charge)로 인해 접지전압 레벨로 감지 중인 비트라인(또는 비트라인바)이 받는 디스터브(Disturb) 특성을 개선할 수 있다.
둘째로는, 통상적으로 비트라인을 'Vdd/2'로 프리차지하는 구성에서 데이터(D0, D1)의 마진을 조정하는 것을 기준 플레이트 전압(VPref)의 조절을 통해 조정가능 하도록 한다.
도 6은 도 3에 도시된 기준 셀의 배치에 관한 일 실시 예를 도시한 회로도이다.
도 6을 참조하면, 메인 셀(30b)의 플레이트 전극(VPref)과 기준 셀(31b)의 플레이트 전극(VP)을 분리하기 위해 복수의 더미 셀(32b)을 삽입한 것을 확인할 수 있다. 도면에서 점선으로 표시한 바와 같이 예컨대, 플레이트 전극을 위한 폴리 실리콘을 증착한 후 게이트 전극 패턴 형성 과정에서 더미 셀(32b)에 해당하는 폴리 실리콘만을 선택적으로 제거함으로써 메인 셀(30b)의 플레이트 전극(VPREF)과 기준 셀(31b)의 플레이트 전극(VP)을 분리할 수 있을 것이다.
기준 셀(31b)의 위치는 셀 어레이에서 비트라인 감지 증폭기를 기준으로 가장자리(Edge) 또는 중앙(Center)에 배치될 수 있다.
또한, 기준 셀(31b)을 복수 개 배치함으로써 테스트 과정에서 패쓰(Pass)/페일(Fail)을 판정하여 양호한 기준 셀을 선택적으로 레이저 퓨징 또는 MRS 등을 통해 지정할 수 있다.
도 7a 및 도 7b는 도 3에 도시된 기준 셀의 배치에 관한 다른 실시 예를 도시한 회로도이다. 도 7b는 도 7a에서 블록(Block_L1)의 구성을 상세히 나타내는 회로도이다. 도 6과 동일한 구성 요소에 대해서는 동일한 도면부호를 사용하고 그 상세한 설명을 생략한다.
도 7a 및 도 7b를 참조하면, 셀 캐패시터가 통상적으로 가지고 있는 산포 특성을 개선하기 위해 기준 셀(31b)에 복수의 단위 셀을 배치하고 이들의 비트라인(BLi, BLj)을 플레이트 라인(PLi, PLj) 단위로 묶고 이를 평균화 회로(70)를 통해 평균화할 수 있다.
즉, 기준 셀 플레이트 전극을 이용한 용량성 커플링 시 인접한 M(M은 2,4,6,…)개의 비트라인(BLi, BLj)을 평균화 회로(70)의 트랜지스터(MN71, MN72)을 통해 전기적으로 연결함으로써 셀 캐패시터의 산포에 따른 기준 전압 레벨을 평균화 할 수 있다. 트랜지스터(MN71, MN72)의 온-오프는 평균화 제어 신호(EQREF)를 통해 제어될 수 있다.
예컨대, 기준 셀을 사용하지 않는 경우 메인 셀의 캐패시터 하나 만이 관여하나, 기준 셀을 사용하는 경우 기준 셀과 메인 셀 각각의 캐패시터 2개가 관여하므로 셀 캐패시터 산포는 평균화를 하지 않을 경우보다 √2(1.414) 배의 증가가 예상된다. 반면, 4개의 플레이트 라인 단위로 비트라인을 평균화 할 경우 √(5/2)(1.118) 배의 산포 증가가 예상되므로 캐패시터 산포가 개선되는 것을 알 수 있다.
도 8은 도 3에 도시된 기준 셀의 배치에 관한 또 다른 실시 예를 도시한 회로도이다. 도 6 및 도 7a 및 도 7b와 동일한 구성 요소에 대해서는 동일한 도면부호를 사용하고 그 상세한 설명을 생략한다.
도 8을 참조하면, 셀 캐패시터가 통상적으로 가지고 있는 산포 특성을 개선하기 위해 기준 셀(31b)에 복수의 단위 셀을 배치하고 이들의 워드라인을 동시에 활성화 하여 기준 전압 레벨을 평균화 할 수 있다.
이 경우에는 동시에 선택되는 기준 워드라인(WLref)의 수가 늘어날수록 기준 플레이트 전극(VPref)의 전압 레벨을 V1에서 V2로 천이시킬 때(예컨대, V1=Vdd, V2=Vdd/2), 하나의 기준 워드라인을 사용할 때보다 'V2'의 전압 레벨을 높일 필요가 있다.
전술한 실시 예들에서는 비트라인을 전원전압 레벨(Vdd)로 프리차지 하는 것을 그 예로 하여 설명하였으나, 이하에서는 접지전압 레벨(Vss)로 프리차지 하는 것을 그 예로 하여 설명한다.
도 9는 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 감지 과정을 개략적으로 도시한 도면이다.
도 9를 참조하면, 워드라인(WL)과 비트라인(BL)이 교차하는 지점에 메인 셀(90)이 배치되며, 기준 워드라인(WLref)과 비트라인바(BLB)가 교차하는 지점에 기준 셀(91)이 배치된다. 비트라인 감지 증폭기(92, BLSA)는 비트라인(BL)과 비트라인바(BLB) 사이에 접속되어 비트라인(BL)과 비트라인바(BLB)의 한 쌍을 통해 전달되는 데이터의 "0"과 "1"을 감지하고 이를 증폭한다.
여기서는 비트라인(BL)에 접속된 메인 셀(90)과 비트라인바(BLB)에 접속된 기준 셀(91)을 그 예로 하였으나, 비트라인(BL)에 접속된 적어도 하나의 기준 셀 및 추가의 메인 셀이 더 포함될 수 있으며, 비트라인바(BLB)에 접속된 적어도 하나의 메인 셀과 추가의 기준 셀을 더 포함할 수 있다.
메인 셀(90)은 워드라인(WL)에 의해 게이트가 제어되고 드레인이 비트라인(BL)에 연결된 스위칭 트랜지스터(T91)와 스위칭 트랜지스터(T91)의 소오스와 메인 플레이트 전압(VP) 사이에 연결된 메인 캐패시터(C91)를 포함한다.
기준 셀(91)은 기준 워드라인(WLref)에 의해 게이트가 제어되고 드레인이 비트라인바(BLB)에 연결된 스위칭 트랜지스터(T92)와 스위칭 트랜지스터(T92)의 소오스와 기준 플레이트 전압(VPref) 사이에 연결된 기준 캐패시터(C92)를 포함한다.
1단계(Phase0)에서는 비트라인(BL)과 비트라인바(BLB)가 접지전압 레벨인 'Vss'에 프리차지 되어 있으며, 2단계(Phase1)에서는 비트라인(BL)에서는 전하 공유, 비트라인바(BLB)에서는 용량성 커플링이 일어나고, 3단계(Phase2)에서는 데이터 감지가 이루어진다.
구체적으로, 선택된 워드라인(WL)이 활성화되면 메인 셀(90) 데이터가 "1"인 경우 메인 캐패시터(C91)에 저장된 전압인 '1V'와 비트라인 캐패시터(CB)에 프리차지된 전압(Vss) 사이에 Δ1의 전하 공유가 발생한다.
한편, 메인 셀(90) 데이터가 "0"인 경우 메인 캐패시터(C91)에 저장된 전압인 'Vss'와 비트라인 캐패시터(CB)에 프리차지된 전압(Vss)이 동일하므로, "Δ1=0V"가 된다.
이 때, 비트라인바(BLB)에 연결된 기준 셀(91)에서는 기준 플레이트 전압(Vpref)을 초기 전압(V1=Vss)에서 이보다 큰 V2 전압, 예컨대 'Vdd/2'가 되도록 한다. 이에 따라 비트라인바(BLB)는 용량성 커플링에 의해 'Δ2'가 된다.
'Vss ＜ V2 ＜Vdd' 이면, 'Δ1 ＞ Δ2' 이다. 또한, 'V2=Vdd/2'이면, 'Δ1= Δ2/2' 이므로, "1" 또는 "0" 데이터 감지에 필요한 기준 전압 생성이 용이해진다.
도 10은 도 9에 대한 본 발명의 실시 예에 따른 DRAM의 내부를 도시한 회로도이다.
비트라인 감지증폭기는 래치 회로(102)를 구성하도록 상호 연결된 두 개의 PMOS 트랜지스터(MP101, MP102)와 두 개의 NMOS 트랜지스터(MN101, MN102)를 포함한다.
PMOS 트랜지스터(MP101)와 NMOS 트랜지스터(MN101)의 드레인은 비트라인(BL)에 공통으로 연결되어 있으며, PMOS 트랜지스터(MP102)와 NMOS 트랜지스터(MN102)의 드레인은 비트라인바(BLB)에 공통으로 연결되어 있다. 비트라인(BL)에서 생성된 전압과 비트라인바(BLB)에서 생성된 전압은 서로 상보적이다.
PMOS 트랜지스터(MP101)와 PMOS 트랜지스터(MP102)는 바이어스 노드 LA에 소오스가 공통 연결되어 있으며, NMOS 트랜지스터(MN101)와 NMOS 트랜지스터(MN102)는 바이어스 노드 LAB에 소스가 공통 연결되어 있다. PMOS 트랜지스터(MP101)와 NMOS 트랜지스터(MN101)의 게이트는 비트라인바(BLB)에 공통으로 연결되어 있으며, PMOS 트랜지스터(MP102)와 NMOS 트랜지스터(MN102)의 게이트는 비트라인(BL)에 공통으로 연결되어 있다. 접지전압으로 표시된 고 전압 바이어스(Vss)는 LAB 노드를 통해 NMOS 트랜지스터 MN101과 MN102의 소스에 제공된다.
바이어싱 PMOS 트랜지스터(MP103)(즉, 바이어싱 스위치)는 바이어스 노드 LA와 전원전압 소스와 같이 고 전압 바이어스 전압(Vdd) 사이에 연결되어 있다.
PMOS 트랜지스터 MP101와 MP102의 소스는 바이어싱 PMOS 트랜지스터(MP103)의 드레인과 바이어스 노드 LA에서 공통으로 연결된다. 바이어싱 PMOS 트랜지스터(MP103)의 소스는 고 전압 바이어스 소스(Vdd)에 연결되고, 그 게이트는 바이어스 제어 신호인 LAPG에 의해 제어된다.
PMOS 트랜지스터(MP104)는 비트라인(BL)과 비트라인바(BLB) 사이에 연결되고, 이퀄라이징 제어 신호(PEQ)에 의해 게이트가 제어되어 비트라인(BL)과 비트라인바(BLB)를 이퀄라이징시킨다. PMOS 트랜지스터 MP105와 MP106은 소오스가 접지전압 레벨의 저 전압 바이어스 소스(Vss)에 공통 연결되고 비트라인(BL)과 비트라인바(BLB) 사이에 직렬 연결되며, 둘의 게이트는 PMOS 트랜지스터(MP104)에 공통 연결되어 이퀄라이징 제어 신호(PEQ)에 의해 제어된다.
도시된 예에서는 셀 블록 두 개의 그 예로 하는 바, 비트라인(BL)에 연결된 메모리 셀 블록(Block_L00)과 비트라인바(BLB)에 연결된 메모리 셀 블록(Block_L01)이 각각 이에 해당한다.
비트라인(BL)에 연결된 메모리 셀 블록(Block_L00)에는 워드라인(WLi)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN106,MN107)와 캐패시터(MC102,MC103)가 각각 쌍을 이루는 1T1C의 복수의 메인 셀(100a)과 기준 워드라인(WLref)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN36)와 캐패시터(MC101)로 이루어진 기준 셀(101a) 등이 배치된다. 복수의 메인 셀(100a)의 각 캐패시터(MC102, MC103)의 비트라인(BL) 맞은편 노드는 메인 플레이트 전압 소스(VP)에 공통으로 연결되고, 기준 셀(101a)의 캐패시터(MC101)의 비트라인(BL) 맞은편 노드는 기준 플레이트 전압 소스(VPref)에 연결된다. 즉, 기준 셀(101a)과 복수의 메인 셀(100a)은 그 플레이트 전압 소스가 분리되어 있다.
비트라인바(BLB)에 연결된 메모리 셀 블록(Block_L01)에는 워드라인(WLib)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN108, MN109)와 캐패시터(MC104, MC105)가 각각 쌍을 이루는 1T1C의 복수의 메인 셀(100b)과 기준 워드라인(WLrefb)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN110)와 캐패시터(MC106)로 이루어진 기준 셀(101b) 등이 배치된다. 복수의 메인 셀(100b)의 각 캐패시터(MC104, MC105)의 비트라인바(BLB) 맞은편 노드는 플레이트 전압 소스(VP)에 공통으로 연결되고, 기준 셀(101b)의 캐패시터(MC106)의 비트라인바(BLB) 맞은편 노드는 기준 플레이트 전압 소스(VPref)에 연결된다. 즉, 기준 셀(101b)과 복수의 메인 셀(100b)은 그 플레이트 전압 소스가 분리되어 있다.
칼럼 선택 NMOS 트랜지스터(MN103)는 비트라인(BL)과 로컬 I/O(LIO) 사이에 연결되고, 칼럼 선택 라인(CSL; Column Select Line)에 의해 게이트가 제어된다. 칼럼 선택 NMOS 트랜지스터(MN104)는 비트라인바(BLB)와 로컬 I/O바(LIOB) 사이에 연결되고, 칼럼 선택 라인(CSL)에 의해 게이트가 제어된다.
칼럼 선택 NMOS 트랜지스터 MN103와 MN104는 칼럼 선택 라인(CSL)에 의해 제어되어 턴-온 또는 턴-오프된다. 예컨대, 칼럼 선택 라인이 '로직 하이'의 레벨을 가지면 칼럼 선택 NMOS 트랜지스터 MN103와 MN104는 복수의 메모리 셀(100a, 101b)이 메모리 디코더(104)에 의해 액세스되어 선택될 경우 턴-온되어 각각 비트라인(BL), 비트라인바(BLB)와 로컬 I/O(LIO), 로컬 I/O바(LIOB)를 연결시킨다.
예컨대, 메모리 디코더(104)는 리드 동작에서, 어드레스를 디코딩하여 비트라인 감지증폭기에 의해 감지 및 증폭될 어드레스에 해당하는 메모리 셀(100a,100b)을 선택하기 위해 칼럼 선택 라인(CSL)과 워드라인/워드라인바(WLi/WLib), 기준 워드라인/기준 워드라인바(WLref/WLrefb) 신호를 생성한다.
또한, 도 10에서는 메모리 콘트롤러(103, 즉, 콘트롤 유닛)을 더 포함한다. 메모리 콘트롤러(103)는 메모리 디코더(104)의 일부가 될 수 있으며, 바이어스 제어 신호(LANG)와 이퀄라이징 제어 신호(PEQ)를 생성한다.
도 11은 도 10의 구성을 갖는 DRAM의 데이터 감지 과정을 설명하기 위한 타이밍도로서, 이하에서는 도 10 및 도 11을 참조하여 DRAM의 데이터 감지 과정을 살펴본다.
비트라인(BL)은 '로직 로우'인 데이터 전압에 해당하는 접지전압 레벨(Vss)로 프리차지되어 있다. 또한, 메인 셀의 플레이트 전압(Vp)은 모든 경우 'Vdd/2'로 유지된다. 이는 '로직 하이'와 '로직 로우'의 중간인 'Vdd/2'이 메인 셀 캐패시터 양단의 필드(Field) 차를 최소화 할 수 있기 때문이다.
먼저, 선택되지 않은 블록의 동작을 살펴본다. 메인 셀은 워드라인(WLi_L01)이 저 전압 레벨(Vbb2)을 유지하고 있으며, 기준 셀의 워드라인(WLref_L01)은 고 전압 레벨(Vpp), 플레이트 전압(VPref_L01)은 접지전압 레벨(Vss)을 유지한다. 이 때, 기준 셀 캐패시터의 양단 중 비트라인 방향 노드는 턴-온되어 있는 메인 셀 트랜지스터에 의해 비트라인 프리차지 전압인 접지전압 레벨(Vss)이 공급되고, 기준 플레이트 전압(VPref_L01)은 접지전압 레벨(Vss)을 유지함으로써 양단의 전위차는 "0V"를 유지한다. 따라서, 일반적인 셀 캐패시터에 비해 필드 차로 인한 신뢰성 관점에서 유리하다.
여기서, 고 전압 레벨(Vpp)은 전원전압 레벨(Vdd) 또는 그에 준하거나 그 이상의 전압 레벨을 포함할 수 있으며, 여기서는 그 이상의 전압 레벨을 나타낸다. 저 전압 레벨(Vbb2)은 접지전압 레벨(GND 또는 Vss)에 준하거나 그 이하의 전압 레벨을 포함할 수 있으며, 여기서는 그 이하의 전압 레벨을 나타낸다.
이어서, 선택된 블록(예컨대, 도 10의 블록(BLOCK_L00))의 동작을 살펴본다. 액티브 모드가 되면 쓰기 또는 읽기 동작이 이루어질 메인 셀의 워드라인(WLi_L00)은 '161'과 같이 저 전압 레벨(Vbb2)에서 고 전압 레벨(Vpp)로 천이되고, 이에 따라 해당 메인 셀의 트랜지스터(예컨대, 도 10의 MN106)는 턴-온된다. 기준 셀에 해당하는 기준 워드라인(WLref_L00)은 '162'와 같이 고 전압 레벨(Vpp)에서 저 전압 레벨(Vbb2)로 천이되며, 이에 따라 기준 셀의 해당 트랜지스터(예컨대, 도 10의 MN110)는 턴-오프된다. 따라서, 기준 셀 캐패시터에 차지된 전하가 비트라인 캐패시턴스와 분리된다. 기준 셀 플레이트 전압(VPref_L00)은 '163'과 같이 접지전압 레벨(Vss)을 유지하므로, 기준 셀 캐패시터의 양단 전위차는 "0V"를 유지한다.
프리차지 모드가 되면, 메인 셀은 비활성화되며, 메인 워드라인(WLi_L00)은 '164'와 같이 고 전압 레벨(Vpp)에서 저 전압 레벨(Vbb2)로 천이된다. 기준 워드라인(WLref_L0)은 '165'와 같이 저 전압 레벨(Vbb2)에서 고 전압 레벨(Vpp)로 천이되며, 이에 따라 기준 셀은 활성화(Enable)된다. 기준 셀 캐패시터에 프리차지된 접지전압 레벨(Vss)이 전달된다. 여기서, 기준 셀 캐패시터 양단에 접지전압 레벨(Vss)의 전위차가 인가되는 것을 방지하여 신뢰성을 높이기 위해 감지 동작은 오프시킨다. 즉, 비트라인 이퀄라이징 동작 이후에 활성화된다.
선택된 기준 블록(도 10의 블록(BLOCK_L01)에 인접한 기준 블록)의 동작을 살펴본다. 메인 워드라인(WLi_L01)이 저 전압 레벨(Vbb2)을 유지하므로 L1 블록(Block_L1)의 메인 셀은 비활성 상태를 유지한다. 기준 워드라인(WLref_L01)이 고 전압 레벨(Vpp)을 유지하므로 기준 셀은 활성화 상태를 유지한다. 전술한 '161의 동작(메인 워드라인(WLi_L0)이 고 전압 레벨(Vpp)로 천이)이 이루어질 때 기준 셀의 플레이트 전압(VPref_L1)은 '166'과 같이 접지전압 레벨(Vss)에서 전원전압 레벨(Vdd)과 접지전압 레벨(Vss)의 사이 예컨대, 'Vdd/2' 레벨로 천이된다. 이 때, 셀 캐패시턴스 'CS'와 비트라인 캐패시턴스'CB' 사이에 전술한 용량성 커플링이 발생한다. 이어서, '167'과 같이 기준 셀 플레이트 전압(VPREF_L1)이 'Vdd/2'에서 접지전압 레벨(Vss)로 천이되고 프리차지 모드로 진입한다.
도 12는 전술한 비트라인과 비트라인바의 접지전압 및 전원전압 레벨로의 프리차지에 따른 "0"과 "1"의 감지 시의 동작을 비교 도시한 타이밍도이다.
도 12의 (a)와 (b)는 전원전압 레벨(Vdd) 프리차지 시의 데이터 감지 동작을 나타낸 것으로, 기준 셀의 플레이트 전압이 변동됨에 따라 이에 따라 용량성 커플링에 의해 기준 비트라인의 레벨이 Δ2 만큼 변동됨을 알 수 있다. 따라서, 도 12의 (a)와 같이 데이터 "1"에 대해서는 Δ2 만큼 변동된 기준 비트라인을 통해 데이터 감지가 가능하다. 도 12의 (b)와 같이 데이터 "0"에 대해서는 비트라인과 셀 캐패시터 사이의 전하 공유에 의한 Δ1 만큼의 변화를 통해 데이터를 감지할 수 있다.
도 12의 (c)와 (d)는 접지전압 레벨(Vss) 프리차지 시의 데이터 감지 동작을 나타낸 것으로, 기준 셀의 플레이트 전압이 변동됨에 따라 이에 따라 용량성 커플링에 의해 기준 비트라인의 레벨이 Δ2 만큼 변동됨을 알 수 있다. 따라서, 도 12의 (d)와 같이 데이터 "0"에 대해서는 Δ2 만큼 변동된 기준 비트라인을 통해 데이터 감지가 가능하다. 도 12의 (c)와 같이 데이터 "1"에 대해서는 비트라인과 셀 캐패시터 사이의 전하 공유에 의한 Δ1 만큼의 변화를 통해 데이터를 감지할 수 있다.
전술한 실시 예들에서는 비트라인과 비트라인바에 메인 셀과 동일한 구조(캐패시터와 스위칭 소자(트랜지스터))를 갖는 각각 적어도 하나의 기준 셀을 구비하고, 메인 셀과 기준 셀의 플레이트 라인을 분리하고 기준 셀의 플레이트 라인의 전압을 변동시킴으로써 용량성 커플링을 유도할 수 있었다. 한편, 이러한 기준 셀을 구비하지 않고도 전술한 효과를 얻을 수도 있을 것이며, 이하에서 살펴본다.
도 13은 본 발명의 또 다른 실시 예에 따른 DRAM의 내부를 도시한 회로도이다.
비트라인 감지증폭기는 래치 회로(131)를 구성하도록 상호 연결된 두 개의 PMOS 트랜지스터(MP131, MP132)와 두 개의 NMOS 트랜지스터(MN131, MN132)를 포함한다. PMOS 트랜지스터(MP131, MP132)의 소스는 바이어스 소스(VLA)에 공통으로 연결된다. 구체적인 구성은 전술한 도 3 및 도 10과 실제적으로 동일하므로 생략한다.
바이어싱 NMOS 트랜지스터(MN133)(즉, 바이어싱 스위치)는 바이어스 노드 LAB와 그라운드 소스와 같이 낮은 바이어스 전압(Vss) 사이에 연결되어 있다. 바이어싱 NMOS 트랜지스터(MN133)의 소스는 저 전압 바이어스 소스(Vss)에 연결되고, 그 게이트는 바이어스 제어 신호인 LANG에 의해 제어된다.
PMOS 트랜지스터(MP133)는 비트라인(BL)과 비트라인바(BLB) 사이에 연결되고, 이퀄라이징 제어 신호(PEQ)에 의해 게이트가 제어되어 비트라인(BL)과 비트라인바(BLB)를 이퀄라이징시킨다. PMOS 트랜지스터 MP134와 MP135는 소오스가 바이어스 소스(VEQ)에 공통 연결되고 비트라인(BL)과 비트라인바(BLB) 사이에 직렬 연결되며, 둘의 게이트는 PMOS 트랜지스터(MP133)에 공통 연결되어 이퀄라이징 제어 신호(PEQ)에 의해 제어된다.
도시된 예에서는 셀 블록 두 개의 그 예로 하는 바, 비트라인(BL)에 연결된 메모리 셀 블록(Block_L0)과 비트라인바(BLB)에 연결된 메모리 셀 블록(Block_L1)이 각각 이에 해당한다.
비트라인(BL)에 연결된 메모리 셀 블록(Block_L0)에는 워드라인(WLi)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN136, MN137)와 캐패시터(MC131, MC132)가 각각 쌍을 이루는 1T1C의 복수의 메인 셀(130a) 등이 배치된다. 복수의 메인 셀(130a)의 각 캐패시터(MC131, MC132)의 비트라인(BL) 맞은편 노드는 메인 플레이트 전압 소스(VP)에 공통으로 연결된다.
비트라인바(BLB)에 연결된 메모리 셀 블록(Block_L1)에는 워드라인(WLib)에 의해 게이트가 제어되는 스위칭 트랜지스터(MN138, MN139)와 캐패시터(MC133, MC134)가 각각 쌍을 이루는 1T1C의 복수의 메인 셀(130b) 등이 배치된다. 복수의 메인 셀(130b)의 각 캐패시터(MC133, MC134)의 비트라인바(BLB) 맞은편 노드는 플레이트 전압 소스(VP)에 공통으로 연결된다.
칼럼 선택 NMOS 트랜지스터(MN134)는 비트라인(BL)과 로컬 I/O(LIO) 사이에 연결되고, 칼럼 선택 라인(CSL)에 의해 게이트가 제어된다. 칼럼 선택 NMOS 트랜지스터(MN135)는 비트라인바(BLB)와 로컬 I/O바(LIOB) 사이에 연결되고, 칼럼 선택 라인(CSL)에 의해 게이트가 제어된다.
칼럼 선택 NMOS 트랜지스터 MN34와 MN35는 칼럼 선택 라인(CSL)에 의해 제어되어 턴-온 또는 턴-오프된다. 예컨대, 칼럼 선택 라인이 '로직 하이'의 레벨을 가지면 칼럼 선택 NMOS 트랜지스터 MN34와 MN35는 복수의 메모리 셀(130a)이 메모리 디코더(34)에 의해 액세스되어 선택될 경우 턴-온되어 각각 비트라인(BL), 비트라인바(BLB)와 로컬 I/O(LIO), 로컬 I/O바(LIOB)를 연결시킨다.
예컨대, 메모리 디코더(134)는 리드 동작에서, 어드레스를 디코딩하여 비트라인 감지증폭기에 의해 감지 및 증폭될 어드레스에 해당하는 메모리 셀(130a,130b)을 선택하기 위해 칼럼 선택 라인(CSL)과 워드라인/워드라인바(WLi/WLib) 신호를 생성한다.
또한, 도 13에서는 메모리 콘트롤러(133, 즉, 콘트롤 유닛)을 더 포함한다. 메모리 콘트롤러(133)는 메모리 디코더(134)의 일부가 될 수 있으며, 바이어스 제어 신호(LANG)와 이퀄라이징 제어 신호(PEQ)를 생성한다.
전술한 구성을 갖는 DRAM에서는 IT-IC로 이루어진 DRAM 셀에 비트라인 전압을 예컨대, 전원전압 레벨(Vdd)로 프리차지할 경우 '1V' 이하에서도 동작 가능한 특성을 이용한다.
즉, 셀 캐패시터의 용량이 감소될 경우에도 셀 데이터를 감지할 수 있는 전하 공유 전압(Charge sharing voltage)을 확보하기 위해 프리차지 시에 셀에 리스토어(Restore)되는 고 전압을 전원전압 레벨의 적어도 2배(예컨대, 2*Vdd)로 저장한다.
이렇듯, 프리차지 시에 바이어스 전압(VLA)를 전원전압 레벨(Vdd)에서 그 2배(2Vdd)로 셀에 리스토어 한 후, 비트라인 이퀄라이징 동작 시 다시 바이어스 전압(VLA)를 역으로 (2Vdd에서 Vdd로) 천이시켜 프리차지한다.
도 14는 도 13의 구성을 갖는 DRAM의 데이터 감지 과정을 설명하기 위한 타이밍도로서, 이하에서는 도 13 및 도 14를 참조하여 DRAM의 데이터 감지 과정을 살펴본다.
비트라인(BL)은 '로직 하이'인 데이터 전압에 해당하는 전원전압 레벨(Vdd)로 프리차지되어 있다. 또한, 메인 셀의 플레이트 전압(Vp)은 모든 경우 'Vdd/2'로 유지된다.
선택되지 않은 블록의 경우, 메인 셀의 워드라인(WLi)은 저 전압 레벨(Vbb2)을 유지한다.
여기서, 고 전압 레벨(Vpp)은 전원전압 레벨(Vdd) 또는 그에 준하거나 그 이상의 전압 레벨을 포함할 수 있으며, 여기서는 그 이상의 전압 레벨을 나타낸다. 저 전압 레벨(Vbb2)은 접지전압 레벨(GND 또는 Vss)에 준하거나 그 이하의 전압 레벨을 포함할 수 있으며, 여기서는 그 이하의 전압 레벨을 나타낸다.
선택된 블록(예컨대, 도 13의 블록(Block_L0))의 동작을 살펴본다. 액티브 모드가 되면 쓰기 또는 읽기 동작이 이루어질 메인 셀의 워드라인(WLi)은 '171'과 같이 저 전압 레벨(Vbb2)에서 고 전압 레벨(Vpp)로 천이되고, 이에 따라 해당 메인 셀의 트랜지스터(예컨대, 도 13의 MN137)는 턴-온된다.
전술한 바와 같이, 프리차지 시 메인 셀에 리스토어되는 데이터 "1"에 해당하는 전압을 '2*Vdd'로 저장하므로, 데이터 1을 저장하고 있는 메모리 셀은 'Cell_D1'과 같이 '2Vdd'의 전압 레벨을 갖는다.
전술한 '171'의 동작(메인 워드라인(WLi)이 고 전압 레벨(Vpp)로 천이)이 이루어질 때 셀 캐패시턴스 'CS'와 비트라인 캐패시턴스'CB' 사이에 '174' 또는 '176'과 같이 전하 공유가 이루어진다. 여기서, '174'는 데이터 "1"에 해당하고, '176'는 데이터 "0"에 해당한다.
프리차지 모드가 되면, 메인 셀은 비활성화되며, 메인 워드라인(WLi)은 '172'와 같이 고 전압 레벨(Vpp)에서 저 전압 레벨(Vbb2)로 천이된다. 또한, 바이어스 전압(VLA)은 '173'와 같이 전원전압 레벨(Vdd)에서 '2Vdd' 레벨로 천이되며, '175'와 같이 메모리 셀에 '2Vdd'의 데이터를 리스토어 한다.
한편, 이퀄라이징 시에는 '178'와 같이 바이어스 전압(VLA)이 '2Vdd'에서 'Vdd'로 천이되고 비트라인(BL)은 전원전압 레벨(Vdd)로 프리차지된다.
데이터 "0"에 해당하는 비트라인바(BLB_D0)는 '176'와 같은 전하 공유를 통한 데이터 감지 후 전원전압 레벨(Vdd)을 유지하다가 프리차지 시 '177'와 같이 '2Vdd'의 전압 레벨로 천이된다.
전술한 도 13의 구성을 갖는 DRAM의 경우 데이터 "1"에 대해 '2Vdd', 데이터 "0"에 대해 접지전압 레벨(Vss) 그리고, 기준이 되는 비트라인 예컨대, 비트라인바는 전원전압 레벨(Vdd)을 갖도록 함으로써, 전하 공유 전압이 데이터 "1"에 대해 '2VDD-Δ', 데이터 "0"에 대해 'Vss+Δ'이 된다. 이로 인해, 전원전압 레벨로 프리차지된 비트라인/비트라인바에 의해 자체 기준 레벨을 갖도록(Self-reference) 데이터 감지가 가능하다.
전술한 실시 예에서는 메모리 장치로 DRAM 또는 SRAM의 휘발성 메모리를 그 예로 하였으나, 이외에도 PRAM(Phase Change Random Access Memory)이나 RRAM(Resistance Random Access Memory)과 같은 저항 메모리(Resistive Memory)나, NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), NAND 플래시, NOR 플래시 등을 포함할 수 있다.
전술한 실시 예들에서는 반도체 메모리 장치 중 DRAM의 동작을 그 예로 하였다. 이는 DRAM 뿐 아니라 SRAM(Static Random Access Memory) 등 다른 휘발성 메모리에도 적용이 가능하다. 아울러, 비트라인의 구조가 폴디드(Folded) 또는 오픈(Open) 구조 모두에 적용될 수 있다.
도 15a 및 도 15b는 오픈 비트라인과 폴디드 비트라인 구조의 DRAM 실시 예를 도시한 도면이다.
도 15a는 폴디드 비트라인 구조를 나타낸다. 도 15a를 참조하면, 메인 셀(M)과 기준 셀(R)이 워드라인(WL1, WL2) 및 비트라인(BL1, BL2)과 교번적으로 배치된 비트라인(BL2, BLB2)의 교차 지점에 배치되어 있으며, 각각의 비트라인 쌍과 연결된 비트라인 감지 증폭기(SA)가 셀 블록(B0) 주변에 배치되어 있다.
여기서는 기준 셀(R)이 각 비트라인 쌍의 끝 단에 배치된 것을 그 예로 하였으나, 임의의 위치에 배치되어도 무관할 것이다. 아울러, 기준 셀(R)이 분리된 기준 워드라인(도시하지 않음)에 의해 별도로 제어될 수 있으나, 여기서는 메인 셀(M)과 동일한 워드라인(WL1, WL2)에 의해 제어되는 것을 그 예로 하였다.
도시된 바와 같이 폴디드 비트라인 구조의 DRAM은 비트라인(BL1, BL2)과 비트라인바(BLB1,BLB2)가 동일한 블록(B0, 또는 어레이(Array))에 배치되는 구조로서, 한 쌍의 비트라인/비트라인바는 모두가 동일한 셀 블록에 위치하므로 워드라인(WL1,WL2)과의 커플링 노이즈(Coupling noise)가 비트라인(BL1,BL2)과 비트라인바(BLB1,BLB2)에 모두 동일하고, 기판을 통해 커플링되는 양도 동일하다. 이러한 공통 모드 노이즈(Common mode noise)는 비트라인 감지 증폭기(SA)의 차동 증폭 작용에 의해 제거되므로 감도를 높일 수 있는 장점이 있다.
도 15b는 오픈 비트라인 구조를 나타낸다. 도 15b를 참조하면, 메인 셀(M)과 기준 셀(R)이 워드라인(WL1~WL9) 및 비트라인(BL1, BL2)과 교번적으로 배치된 비트라인(BL2, BLB2)의 교차 지점에 배치되어 있으며, 각각의 비트라인 쌍과 연결된 비트라인 감지 증폭기(SA)가 셀 블록(B1,B2,B3) 주변에 배치되어 있다.
여기서는 기준 셀(R)이 각 비트라인 쌍의 끝 단에 배치된 것을 그 예로 하였으나, 임의의 위치에 배치되어도 무관할 것이다.
도시된 바와 같이 오픈 비트라인 구조의 DRAM은 비트라인(BL1, BL2)과 비트라인바(BLB1, BLB2)가 서로 다른 블록(B1~B3)에 배치되는 구조로서, 한 쌍의 비트라인/비트라인바가 서로 다른 전기적 환경에 놓이게 되므로 미세 신호를 감지 증폭하기 위해서는 보다 정밀한 설계가 필요하다. 오픈 비트라인 구조에서는 워드라인과 비트라인의 각 교차점 마다 메인 셀(M)이 배치되므로(도 15a에서는 기준 셀(R)에 의해 메인 셀(M)이 채워지지 않은 교차점이 채워짐) 비트라인 감지 증폭기(SA)를 중심으로 비트라인(BL1, BL2)과 비트라인바(BLB1, BLB2)가 좌우에 배치된다. 오픈 비트라인 구조는 메인 셀(M)이 비트라인과 워드라인의 모든 교차점에 배치되므로 집적도 측면에서 유리하다.
여기서 기준 셀(R)이 각 비트라인 쌍의 끝 단에 배치된 것을 그 예로 하였으나, 임의의 위치에 배치되어도 무관할 것이다. 아울러, 기준 셀(R)이 분리된 기준 워드라인(도시하지 않음)에 의해 별도로 제어될 수 있으나, 여기서는 메인 셀(M)과 동일한 워드라인(WL1, WL3, WL4, WL6, WL7, WL9)에 의해 제어되는 것을 그 예로 하였다.
도 16은 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다. 도 16을 참조하면, 전자 시스템(1000)은 입력 장치(1100), 출력 장치(1200), 프로세서 장치(1300) 그리고 메모리 장치(1400)를 포함한다.
메모리 장치(1400)는 본 발명의 실시 예에 따른 전압 발생기를 포함할 수 있다. 메모리 장치(1400)는 본 발명의 실시 예에 다른 메모리(1450)를 포함할 수 있다.
프로세서 장치(1300)는 각각 해당하는 인터페이스를 통해서 입력 장치(1100), 출력 장치(1200) 그리고 메모리 장치(1400)를 제어한다.
도 17은 본 발명의 메모리 시스템을 그래픽 메모리 시스템에 응용한 예를 도시한 도면이다.
도 17을 참조하면, 그래픽 메모리 시스템(2000)은 복수의 메모리(2110)와 내부 인터페이스(21030) 및 메모리 인터페이스(2120)를 포함하는 메모리 그룹(2100)과, 메모리 그룹(2100)을 제어하기 위한 콘트롤러(2200, 예컨대 GPU)와, 메모리 그룹(2100)과 콘트롤러(2200) 사이의 시스템 버스(2300)를 포함한다. 복수의 메모리(2110)는 전술한 바와 같이 비트라인을 전원 전압 레벨 또는 접지 전압 레벨로 프리차지하여 센싱 마진을 증가시킬 수 있다.
콘트롤러(2200)는 그래픽 엔진 코어를 포함할 수 있으며, 메모리 그룹(2100)과 데이터를 송수신한다. 전술한 시스템 버스(2300)와 메모리 인터페이스(2120) 및 내부 인터페이스(2130)는 통합하여 하나의 I/O로 구현하거나 혹은 분리할 수 있으며, 응용 시스템의 구성에 따라 SERDES(SERializer DESerializer) 등을 통해 데이터 포맷이 자체적으로 일부 변화될 수 있다.
도 18은 도 16의 메모리 시스템을 그래픽 카드에 응용한 예를 도시한 도면이다.
도 18을 참조하면, 그래픽 카드(3100)는 메모리(3110)와 메모리(3110)를 제어하기 위한 콘트롤러(3120, 예컨대 GPU)와, 메모리(3110)와 콘트롤러(3120) 사이의 시스템 버스(3130)를 포함한다. 콘트롤러(3120)는 제1인터페이스(3500)를 통해 모니터(3300)와 데이터 등을 송수신하는 바, 모니터(3300)를 화상 및 영상 신호를 수신하고 이를 화면으로 표시한다. 또한, 콘트롤러(3120)는 제2인터페이스(3400)를 통해 칩 셋(3200, Chipset)과 데이터 등을 송수신한다.
여기서, 제1 및 제2인터페이스(3500,3400)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 만족한다.
도 19는 도 18의 그래픽 카드를 포함하는 컴퓨팅 시스템의 응용 예를 개략적으로 도시한 도면이다.
도 19를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 시스템 버스(4710, 4720, 4730, 4740, 4750)에 각각 전기적으로 연결된 모니터(4100), 그래픽 카드(4200), 메인 메모리(4300), 칩 셋(4400), 입출력 장치(4600) 및 CPU(4500)를 포함한다.
그래픽 카드(4200)는 전술한 도 18의 구성을 가질 수 있으며, 메인 메모리(4300)는 모듈(Module)의 형태로 실장될 수 있다. 메인 메모리(4300)는 본 발명의 실시 예들에 따른 DRAM으로 구성되어 비트라인을 전원 전압 레벨 또는 접지 전압 레벨로 프리차지하여 감지 마진을 증가시킬 수 있다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩 셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있다.
아울러, 메모리 시스템 또는 컴퓨팅 시스템 등은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
20: 메인 셀 21 : 기준 셀
22 : 비트라인 감지 증폭기 33, 103 : 메모리 콘트롤러
34, 104 : 메모리 디코더

Claims (10)

  1. 제1 워드라인에 의해 제어되는 제1 스위칭 소자와 상기 제1 스위칭 소자의 일측과 자신의 일측이 연결되어 정보를 저장하는 제1 캐패시터를 구비하고, 상기 제1 스위칭 소자의 타측은 제1 비트라인과 연결된 제1 메모리 셀; 및
    제2 워드라인에 의해 제어되는 제2 스위칭 소자와 상기 제2 스위칭 소자의 일측과 자신의 일측이 연결된 제2 캐패시터를 구비하고, 상기 제2 스위칭 소자의 타측은 제2 비트라인과 연결된 제1 기준 전압 발생 유닛을 포함하며,
    상기 제1 캐패시터의 타측은 제1 플레이트 전압이 인가되며, 상기 제2 캐패시터의 타측은 제2 플레이트 전압이 인가되고, 상기 제1 메모리 셀이 활성화되는 경우, 상기 제1 플레이트 전압과 상기 제2 플레이트 전압은 서로 다른 전압 레벨을 가지는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 셀이 활성화되기 전에, 상기 제1 비트라인과 상기 제2 비트라인은 전원전압 또는 접지전압 레벨로 프리차지되는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 비트라인과 상기 제2 비트라인은 서로 상보적으로 동작하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 메모리 셀이 활성화되고 상기 제1 기준 전압 발생 유닛이 제1 기준 전압을 제공함에 따라, 상기 제1 플레이트 전압은 고정된 전압 레벨을 유지하고 상기 제2 플레이트 전압은 변동되는 전압 레벨을 가지는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 메모리 셀이 활성화되고 상기 제1 기준 전압 발생 유닛이 제1 기준 전압을 제공함에 따라, 상기 제1 플레이트 전압은 상기 전원전압과 상기 접지전압 사이의 전압 레벨을 갖고, 상기 제2 플레이트 전압은 상기 전원전압 또는 상기 접지전압 레벨을 유지하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 제1 메모리 셀이 활성화되고 상기 제1 기준 전압 발생 유닛이 제1 기준 전압을 제공함에 따라, 상기 제1 플레이트 전압은 프리차지 동작 시의 프리차지 전압 레벨을 유지하고, 상기 제2 플레이트 전압은 상기 프리차지 전압과 다른 전압 레벨을 갖도록 변동되는 반도체 메모리 장치
  7. 제1항에 있어서,
    제3 워드라인에 의해 제어되는 제3 스위칭 소자와 상기 제3 스위칭 소자의 일측과 자신의 일측이 연결된 제3 캐패시터를 구비하고, 상기 제3 스위칭 소자의 타측은 제3 비트라인과 연결된 제2 기준 전압 발생 유닛을 더 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제2 비트라인과 상기 제3 비트라인은 제어신호에 따라 서로 연결되는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제어신호에 따라 상기 제2 비트라인 및 상기 제3 비트라인을 서로 연결하고 상기 제2 비트라인과 상기 제3 비트라인의 전압 레벨의 평균 값을 구하는 평균화 회로를 더 포함하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 제2 워드라인 및 상기 제3 워드라인은 서로 연결되는 반도체 메모리 장치.
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