CN110782928B - 半导体存储器的存取装置和存取方法 - Google Patents

半导体存储器的存取装置和存取方法 Download PDF

Info

Publication number
CN110782928B
CN110782928B CN201810756341.XA CN201810756341A CN110782928B CN 110782928 B CN110782928 B CN 110782928B CN 201810756341 A CN201810756341 A CN 201810756341A CN 110782928 B CN110782928 B CN 110782928B
Authority
CN
China
Prior art keywords
type transmission
voltage
data line
transmission gate
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810756341.XA
Other languages
English (en)
Other versions
CN110782928A (zh
Inventor
请求不公布姓名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201810756341.XA priority Critical patent/CN110782928B/zh
Publication of CN110782928A publication Critical patent/CN110782928A/zh
Application granted granted Critical
Publication of CN110782928B publication Critical patent/CN110782928B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Dram (AREA)

Abstract

本发明提供一种半导体存储器的存取装置和存取方法，存取装置包括连接于位线的存储单元、N型传输闸和P型传输闸，N型传输闸通过位线连接于存储单元，并连接于第一数据线，P型传输闸通过位线连接于存储单元，并连接于第二数据线；其中，在电荷分享阶段，当存储单元存储高电平资料时，与位线上的寄生电容进行电荷分享，使第二数据线上的电压升高和第一数据线上的电压保持；以及当存储单元存储低电平资料时，与位线上的寄生电容进行电荷分享，使第一数据线上的电压降低和第二数据线上的电压保持。本发明可以仅用位线就能实现正确存取存储资料，避免反位线所造成的版图面积增加。

Description

半导体存储器的存取装置和存取方法
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种半导体存储器的存取装置和存取方法。
背景技术
半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等，通常由第一存储单元110组成的阵列设置。每行的第一存储单元110可以由字线WL′[0]、WL′[1]……WL′[n-1]进行选择，每列的第一存储单元110可以由位线BL′进行选择，如图1所示。
从第一存储单元110中读出信息或者向存储单元写入信息的存取操作可以由两级灵敏放大器执行，第一级灵敏放大器120用于将位线BL′上的电压传输至资料线DL′，将反位线BLB′上的电压传输至反资料线DLB′，由第二级灵敏放大器130感应并放大资料线DL′和反资料线DLB′上的电压差，供后级驱动电路驱动输出。
也就是说，现有技术的存取操作需要有位线BL′和反位线BLB′，并且，反位线BLB′上需要连接与第一存储单元110相同数目的第二存储单元140，多个第二存储单元140分别连接字线WL′[n]、WL′[n+1]……WL′[n+m]以选中第二存储单元140，才能正确存取存储信息，造成版图面积增加。
发明内容
本发明实施例提供一种半导体存储器的存取装置和存取方法，以解决或缓解现有技术中的一项或更多项技术问题。
作为本发明实施例的一个方面，本发明实施例提供一种半导体存储器的存取装置，包括：
存储单元，连接于位线；
N型传输闸，具有第一N型传输端和第二N型传输端，所述第一N型传输端通过所述位线连接于所述存储单元，所述第二N型传输端连接于第一数据线；以及
P型传输闸，具有第一P型传输端和第二P型传输端，所述第一P型传输端通过所述位线连接于所述存储单元，所述第二P型传输端连接于第二数据线；
其中，所述存储单元用于存储高电平资料，以在电荷分享阶段与所述位线上的寄生电容进行电荷分享，使所述P型传输闸开启和所述第二数据线上的电压升高，以及使所述N型传输闸关闭和所述第一数据线上的电压保持；以及所述存储单元还用于存储低电平资料，以在所述电荷分享阶段与所述位线上的寄生电容进行电荷分享，使所述N型传输闸开启和所述第一数据线上的电压降低，以及使所述P型传输闸关闭和所述第二数据线上的电压保持。
优选地，所述存取装置还包括：
第一开关晶体管，所述第一开关晶体管的栅极连接于预充信号线，所述第一开关晶体管的源极连接于预充电压，所述第一开关晶体管的漏极连接于所述第一数据线，
在预充电阶段，所述第一开关晶体管用于在所述预充信号线的控制下导通，以使所述第一数据线上的寄生电容被充电，进而使所述第一数据线上的电压等于所述预充电压，以作为所述第一数据线在所述电荷分享阶段的初始状态。
优选地，所述N型传输闸还具有N型传输控制端，连接于N型传输控制电压，以及所述第一开关晶体管的漏极连接于所述第二N型传输端，
在所述预充电阶段，所述N型传输闸用于在所述N型传输控制电压的控制下开启，使所述位线上的寄生电容被充电，进而使所述位线上的电压等于所述预充电压，以作为所述位线在所述电荷分享阶段的初始状态。
优选地，在所述预充电阶段，所述N型传输控制电压减去所述N型传输闸的导通电压等于所述预充电压。
优选地，所述存取装置还包括：
第二开关晶体管，所述第二开关晶体管的栅极连接于预充信号线，所述第二开关晶体管的源极连接于预充电压，所述第二开关晶体管的漏极连接于所述第二数据线，
在所述预充电阶段，所述第二数据线上的寄生电容被充电，以使所述第二数据线上的电压等于所述预充电压，以作为所述第二数据线在所述电荷分享阶段的初始状态。
优选地，所述P型传输闸还具有P型传输控制端，连接于P型传输控制电压，以及所述第二开关晶体管的漏极连接于所述第二P型传输端，
在所述预充电阶段，所述P型传输闸用于在所述P型传输控制电压的控制下开启，使所述位线上的寄生电容被充电，进而使所述位线上的电压等于所述预充电压，以作为所述位线在所述电荷分享阶段的初始状态。
优选地，在所述预充电阶段，所述P型传输控制电压减去所述P型传输闸的导通电压等于所述预充电压。
优选地，所述N型传输闸包括NMOS晶体管，所述P型传输闸包括PMOS晶体管。
优选地，所述存取装置还包括灵敏放大器，连接于所述第一数据线和所述第二数据线，用于放大所述第一数据线和所述第二数据线之间的电压差。
优选地，所述存储单元还连接于字线，在所述电荷分享阶段，所述字线开启。
作为本发明实施例的另一个方面，本发明实施例还提供一种半导体存储器的存取方法，包括：
提供如上所述的半导体存储器的存取装置；
在电荷分享阶段，当所述存储单元存储高电平资料时，所述存储单元与所述位线上的寄生电容进行电荷分享，使所述P型传输闸开启和所述第二数据线上的电压升高，以及使所述N型传输闸关闭和所述第一数据线上的电压保持；以及当所述存储单元存储低电平资料时，所述存储单元与所述位线上的寄生电容进行电荷分享，使所述N型传输闸开启和所述第一数据线上的电压降低，以及使所述P型传输闸关闭和所述第二数据线上的电压保持。
优选地，在预充电阶段，所述N型传输闸开启，使所述位线上的寄生电容和所述第一数据线上的寄生电容被充电，进而使所述位线上的电压和所述第一数据线上的电压均等于预充电压，以作为所述位线和所述第一数据线在所述电荷分享阶段的初始状态。
优选地，在预充电阶段，所述P型传输闸开启，使所述位线上的寄生电容和所述第二数据线上的寄生电容被充电，进而使所述位线上的电压和所述第二数据线上的电压均等于预充电压，以作为所述位线和所述第二数据线在所述电荷分享阶段的初始状态。
优选地，所述N型传输闸还具有N型传输控制端，连接于N型传输控制电压，在所述预充电阶段，控制所述N型传输控制电压减去所述N型传输闸的导通电压等于所述预充电压，以开启所述N型传输闸；以及
所述P型传输闸还具有P型传输控制端，连接于P型传输控制电压，在所述预充电阶段，控制所述P型传输控制电压减去所述P型传输闸的导通电压等于所述预充电压，以开启所述P型传输闸。
本发明实施例采用上述技术方案，可以仅用位线就能实现正确存取存储资料，避免反位线所造成的版图面积增加。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为现有技术中的半导体存储器的存取装置的电路图。
图2为本发明实施例的半导体存储器的存取装置的电路图。
图3为本发明实施例的半导体存储器的存取装置的部分电路图。
图4-1和图4-2为本发明实施例的半导体存储器的存取装置的N型传输闸的传输原理示意图。
图5-1和图5-2为本发明实施例的半导体存储器的存取装置的P型传输闸的传输原理示意图。
图6-1和图6-2为本发明实施例的半导体存储器的存取方法的时序图。
图7-1和图7-2为本发明实施例的半导体存储器的存取装置在电荷分享阶段的时序图。
附图标记说明：
现有技术：
100：存取装置
110：第一存储单元 120：第一级灵敏放大器
130：第二级灵敏放大器 140：第二存储单元
BL′：位线 DL′：资料线 DLB′：反资料线
WL′[0]、WL′[1]……WL′[n-1]、WL′[n]、WL′[n+1]……WL′[n+m]：字线
本发明实施例：
200：存取装置
210：存储单元 220：传输单元 230：灵敏放大器
211：控制晶体管 212：存储电容
221：N型传输闸 222：P型传输闸 223：第一开关晶体管
224：第二开关晶体管 BL：位线 DL：第一数据线
DLB：第二数据线 EQ：预充信号线
G1、G2、G3、G4、G5：栅极
S1、S2、S3、S4、S5：源极
D1、D2、D3、D4、D5：漏极
WL[0]、WL[1]……WL[n-1]：字线
VN：N型传输控制电压 VP：P型传输控制电压 Vpre：预充电压
V1：第一电压 V2：第二电压 V3：第三电压
V4：第四电压 VBL：BL上的电压 VDL：DL上的电压
VDLB：DLB上的电压 Q1：预充电阶段 Q2：电荷分享阶段
CBL、CDL、CDLB：寄生电容。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
本发明实施例旨在提供一种半导体存储器的存取装置200，通过应用N型传输闸(NType Passing Gate)和P型传输闸(P Type Passing Gate)，实现仅用位线(bit line，BL)对半导体存储器进行存取存储资料。
如图2所示，本实施例的半导体存储器的存取装置200包括n个存储单元210，分别连接于n条字线WL[0]、WL[1]……WL[n-1]，用于对所连接的存储单元进行选择，n个存储单元210还连接于位线BL。
需要说明的是，本实施例中，信号线包括n条字线WL[0]、WL[1]……WL[n-1]和预充信号线EQ。信号线的“开启”通常是指使能有效，如用于使晶体管导通；“关闭”通常是指使能无效，如用于使晶体管关断。例如，在N型晶体管的栅极连接信号线时，信号线的“开启”是指信号线输出的电平信号使N型晶体管导通；信号线的“关闭”是指信号线输出的电平信号使N型晶体管关断。
如图2所示，存取装置200还包括传输单元220和灵敏放大器230，传输单元220用于将位线BL上的电压传输至第一数据线DL(Data line)和第二数据线DLB(Data line Bar)。第一数据线DL和第二数据线DLB连接于传输单元220和灵敏放大器230之间，当第一数据线DL和第二数据线DLB之间的电压差达到阈值时，灵敏放大器230开始工作，放大第一数据线DL和第二数据线DLB之间的电压差，并输出给后级驱动电路。
下面以字线WL[0]所连接的存储单元210为示例，介绍本实施例的存取装置200以及存取方法。
如图3所示，存储单元210包括控制晶体管211和存储电容212，控制晶体管211通常为N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，简称NMOS)晶体管，控制晶体管211的栅极G5连接于字线WL[0]，其漏极D5连接于位线BL，其源极S5通过存储电容212接地。当存储电容212上的电荷被抽空(放电)时，其存储资料为“0”，即存储低电平资料；当存储电容212被充电后(通常是被充电至工作电压VDD)，其存储资料为“1”，即存储高电平资料。字线WL[0]开启，控制晶体管211导通，存储单元210被选中，进而可以对存储单元210的存储资料进行写入或读出的存取操作。
请继续参阅图3，传输单元220包括N型传输闸221、P型传输闸222、第一开关晶体管223和第二开关晶体管224。
N型传输闸221优选为NMOS晶体管，其栅极G1形成N型传输控制端，并连接于N型传输控制电压VN；N型传输闸221的源极S1可以形成第一N型传输端，并通过位线BL连接于控制晶体管211的漏极D5；N型传输闸221的漏极D1可以形成第二N型传输端，连接于第一数据线DL。需要说明的是，第一N型传输端也可以由N型传输闸221的漏极D1形成，第二N型传输端也可以由N型传输闸221的源极S1形成。
如图4-1所示，N型传输闸221的第一N型传输端输入第一电压V1，第二N型传输端输出第二电压V2。当V1为高电平(V1大于VN-VTN)时，V2＝VN-VTN，如图4-2所示，其中，VTN为N型传输闸221的阈值(导通)电压。也就是说，N型传输闸221可以传输低电平电压，而无法完整传输高电平电压。
如图3所示，P型传输闸222优选为P型金属氧化物半导体(Positive channelMetal Oxide Semiconductor，简称PMOS)晶体管，其栅极G2形成P型传输控制端，并连接于P型传输控制电压VP；P型传输闸222的源极S2可以形成第一P型传输端，并通过位线BL连接于控制晶体管211的漏极D5；P型传输闸222的漏极D2可以形成第二P型传输端，连接于第二数据线DLB。需要说明的是，第一P型传输端也可以由P型传输闸222的漏极D2形成，第二P型传输端也可以由P型传输闸222的源极S2形成。
如图5-1所示，P型传输闸222的第一P型传输端输入第三电压V3，第二P型传输端输出第四电压V4。当V3为低电平(V3小于VP-VTP)时，V4＝VP-VTP，如图5-2所示，其中，VTP为P型传输闸222的阈值(导通)电压。也就是说，P型传输闸222可以传输高电平电压，而无法完整传输低电平电压。
继续参阅图3，第一开关晶体管223优选为NMOS晶体管，其栅极G3连接于预充信号线EQ；其源极S3连接于预充电压Vpre；其漏极D3连接于N型传输闸221的第二N型传输端D1，并连接于第一数据线DL。第二开关晶体管224优选为NMOS晶体管，其栅极G4连接于预充信号线EQ；其源极S4连接于预充电压Vpre；其漏极D4连接于P型传输闸222的第二P型传输端D2，并连接于第二数据线DLB。
如图6-1和图6-2所示，存取装置200对存储单元210的存取方法包括预充电(Pre-Charge)阶段Q1和电荷分享(Charge Sharing)阶段Q2。下面结合图3、图6-1和图6-2进行介绍。
(1)预充电阶段Q1
在预充电阶段Q1，字线WL[0]关闭，使Vpre＝VN-VTN＝VP-VTP，预充信号线EQ开启，第一开关晶体管223导通，使第一数据线DL上的寄生电容CDL被充电；第二晶体管224导通，使第二数据线DLB上的寄生电容CDLB被充电；当N型传输闸221导通，可以使位线BL上的寄生电容CBL被充电；当P型传输闸222导通，可以使位线BL上的寄生电容CBL被充电。当预充电阶段Q1结束时，位线BL上的电压VBL、第一数据线DL上的电压VDL、第二数据线DLB上的电压VDLB与预充电压Vpre相等。
(2)电荷分享阶段Q2
如之前所述，存储单元210可以存储低电平资料“0”或高电平资料“1”。
当存储单元210存储高电平资料“1”时，对存储单元210进行存取操作包括在电荷分享阶段Q2，控制字线WL[0]开启以及预充信号线EQ关闭。存储单元210的存储电容212与位线BL上的寄生电容CBL进行电荷分享，进而拉高位线BL上的电压VBL，使VBL＞Vpre。
由于Vpre＝VN-VTN，使VN-VBL＜VTN，即N型传输闸221的栅极G1和源极S1之间的电压差小于其阈值(导通)电压VTN，N型传输闸221关闭(不导通)，位线BL上的电压VBL无法传输至第一数据线DL上，第一数据线DL上的电压VDL保持在预充电压Vpre，如图7-1所示。需要说明的是，由于信号线上有寄生电容的存在，因此会造成部分的电压损失，所以VDL近似等于Vpre。
由于Vpre＝VP-VTP，使VP-VBL＜VTP，所以∣VP-VBL∣＞∣VTP∣(P型传输闸的阈值电压VTP为负数)，即P型传输闸222的栅极G2与源极S2的电压差的绝对值大于其阈值(导通)电压VTP的绝对值，P型传输闸222开启(导通)，将位线BL上的电压VBL传输至第二数据线DLB上，使第二数据线DLB上的电压VDLB上升，最终近似等于VBL，如图7-1所示。
VBL＞Vpre，因此VDLB＜VDL，第一数据线DL和第二数据线DLB之间产生电压差，随后由灵敏放大器230放大并输出给后级驱动电路，以完成对存储单元210的存取操作。
当存储单元210存储高电平资料“0”时，对存储单元210进行存取操作包括在电荷分享阶段Q2，控制字线WL[0]开启以及预充信号线EQ关闭。存储单元210的存储电容212与位线BL上的寄生电容CBL进行电荷分享，进而拉低位线BL上的电压VBL，使VBL＜Vpre。
由于Vpre＝VN-VTN，使VN-VBL＞VTN，即N型传输闸221的栅极G1和源极S1之间的电压差大于其阈值(导通)电压VTN，N型传输闸221导通，位线BL上的电压VBL传输至第一数据线DL上，使第一数据线DL上的电压VDL上升，最终近似等于VBL，如图7-2所示。
由于Vpre＝VP-VTP，使VP-VBL＞VTP，所以∣VP-VBL∣＜∣VTP∣，即P型传输闸222的栅极G2与源极S2的电压差的绝对值小于其阈值(导通)电压VTP的绝对值，P型传输闸222关闭(不导通)，位线BL上的电压VBL无法传输至第二数据线DLB上，使第二数据线DLB上的电压近似保持在Vpre，如图7-2所示。
VBL＜Vpre，因此VDL＜VDLB，第一数据线DL和第二数据线DLB之间产生电压差，随后由灵敏放大器230放大并输出给后级驱动电路，以完成对存储单元210的存取操作。
以上实施例的存取装置200，可以仅使用位线BL存取资料，利用N型传输闸与P型传输闸非对称的传输能力，当存储单元的存储资料为1时，将拉高DLB上的电压，而DL上的电压不变；当存储单元的存储资料为0时，将拉高DL上的电压，而DLB上的电压不变。因此DL与DLB提供了电压差，使灵敏放大器可正确存取资料，从而避免使用反位线所造成的版图面积增加。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种半导体存储器的存取装置，其特征在于，包括：
存储单元，连接于位线，所述存储单元包括控制晶体管和存储电容；
N型传输闸，具有第一N型传输端和第二N型传输端，所述第一N型传输端通过所述位线连接于所述存储单元，所述第二N型传输端连接于第一数据线；以及
P型传输闸，具有第一P型传输端和第二P型传输端，所述第一P型传输端通过所述位线连接于所述存储单元，所述第二P型传输端连接于第二数据线；
其中，所述存储单元用于存储高电平资料，以在电荷分享阶段所述存储电容与所述位线上的寄生电容进行电荷分享，使所述P型传输闸开启和所述第二数据线上的电压升高，以及使所述N型传输闸关闭和所述第一数据线上的电压保持；以及所述存储单元还用于存储低电平资料，以在所述电荷分享阶段所述存储电容与所述位线上的寄生电容进行电荷分享，使所述N型传输闸开启和所述第一数据线上的电压降低，以及使所述P型传输闸关闭和所述第二数据线上的电压保持。
2.根据权利要求1所述的存取装置，其特征在于，所述存取装置还包括：
第一开关晶体管，所述第一开关晶体管的栅极连接于预充信号线，所述第一开关晶体管的源极连接于预充电压，所述第一开关晶体管的漏极连接于所述第一数据线，
在预充电阶段，所述第一开关晶体管用于在所述预充信号线的控制下导通，以使所述第一数据线上的寄生电容被充电，进而使所述第一数据线上的电压等于所述预充电压，以作为所述第一数据线在所述电荷分享阶段的初始状态。
3.根据权利要求2所述的存取装置，其特征在于，所述N型传输闸还具有N型传输控制端，连接于N型传输控制电压，以及所述第一开关晶体管的漏极连接于所述第二N型传输端，
在所述预充电阶段，所述N型传输闸用于在所述N型传输控制电压的控制下开启，使所述位线上的寄生电容被充电，进而使所述位线上的电压等于所述预充电压，以作为所述位线在所述电荷分享阶段的初始状态。
4.根据权利要求3所述的存取装置，其特征在于，在所述预充电阶段，所述N型传输控制电压减去所述N型传输闸的导通电压等于所述预充电压。
5.根据权利要求2所述的存取装置，其特征在于，所述存取装置还包括：
第二开关晶体管，所述第二开关晶体管的栅极连接于预充信号线，所述第二开关晶体管的源极连接于预充电压，所述第二开关晶体管的漏极连接于所述第二数据线，
在所述预充电阶段，所述第二数据线上的寄生电容被充电，以使所述第二数据线上的电压等于所述预充电压，以作为所述第二数据线在所述电荷分享阶段的初始状态。
6.根据权利要求5所述的存取装置，其特征在于，所述P型传输闸还具有P型传输控制端，连接于P型传输控制电压，以及所述第二开关晶体管的漏极连接于所述第二P型传输端，
在所述预充电阶段，所述P型传输闸用于在所述P型传输控制电压的控制下开启，使所述位线上的寄生电容被充电，进而使所述位线上的电压等于所述预充电压，以作为所述位线在所述电荷分享阶段的初始状态。
7.根据权利要求6所述的存取装置，其特征在于，在所述预充电阶段，所述P型传输控制电压减去所述P型传输闸的导通电压等于所述预充电压。
8.根据权利要求1至7任一项所述的存取装置，其特征在于，所述N型传输闸包括NMOS晶体管，所述P型传输闸包括PMOS晶体管。
9.根据权利要求1至7任一项所述的存取装置，其特征在于，所述存取装置还包括灵敏放大器，连接于所述第一数据线和所述第二数据线，用于放大所述第一数据线和所述第二数据线之间的电压差。
10.根据权利要求1至7任一项所述的存取装置，其特征在于，所述存储单元还连接于字线，在所述电荷分享阶段，所述字线开启。
11.一种半导体存储器的存取方法，其特征在于，包括：
提供如权利要求1所述的半导体存储器的存取装置；
在电荷分享阶段，当所述存储单元存储高电平资料时，所述存储单元与所述位线上的寄生电容进行电荷分享，使所述P型传输闸开启和所述第二数据线上的电压升高，以及使所述N型传输闸关闭和所述第一数据线上的电压保持；以及当所述存储单元存储低电平资料时，所述存储单元与所述位线上的寄生电容进行电荷分享，使所述N型传输闸开启和所述第一数据线上的电压降低，以及使所述P型传输闸关闭和所述第二数据线上的电压保持。
12.根据权利要求11所述的存取方法，其特征在于，在预充电阶段，所述N型传输闸开启，使所述位线上的寄生电容和所述第一数据线上的寄生电容被充电，进而使所述位线上的电压和所述第一数据线上的电压均等于预充电压，以作为所述位线和所述第一数据线在所述电荷分享阶段的初始状态。
13.根据权利要求11所述的存取方法，其特征在于，在预充电阶段，所述P型传输闸开启，使所述位线上的寄生电容和所述第二数据线上的寄生电容被充电，进而使所述位线上的电压和所述第二数据线上的电压均等于预充电压，以作为所述位线和所述第二数据线在所述电荷分享阶段的初始状态。
14.根据权利要求12或13所述的存取方法，其特征在于，所述N型传输闸还具有N型传输控制端，连接于N型传输控制电压，在所述预充电阶段，控制所述N型传输控制电压减去所述N型传输闸的导通电压等于所述预充电压，以开启所述N型传输闸；以及
所述P型传输闸还具有P型传输控制端，连接于P型传输控制电压，在所述预充电阶段，控制所述P型传输控制电压减去所述P型传输闸的导通电压等于所述预充电压，以开启所述P型传输闸。
CN201810756341.XA 2018-07-11 2018-07-11 半导体存储器的存取装置和存取方法 Active CN110782928B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810756341.XA CN110782928B (zh) 2018-07-11 2018-07-11 半导体存储器的存取装置和存取方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810756341.XA CN110782928B (zh) 2018-07-11 2018-07-11 半导体存储器的存取装置和存取方法

Publications (2)

Publication Number Publication Date
CN110782928A CN110782928A (zh) 2020-02-11
CN110782928B true CN110782928B (zh) 2024-04-19

Family

ID=69377047

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810756341.XA Active CN110782928B (zh) 2018-07-11 2018-07-11 半导体存储器的存取装置和存取方法

Country Status (1)

Country Link
CN (1) CN110782928B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030013194A (ko) * 2001-08-07 2003-02-14 한국전자통신연구원 전하분배법에 의한 저전력 롬
KR20090110494A (ko) * 2008-04-18 2009-10-22 삼성전자주식회사 반도체 메모리 장치
CN102446540A (zh) * 2010-10-12 2012-05-09 三星电子株式会社 用于数据读出的半导体存储器装置
CN208351934U (zh) * 2018-07-11 2019-01-08 长鑫存储技术有限公司 半导体存储器的存取装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5451281B2 (ja) * 2009-09-16 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル センスアンプ回路及びそれを備えた半導体装置
US9224434B2 (en) * 2012-08-30 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage generating circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030013194A (ko) * 2001-08-07 2003-02-14 한국전자통신연구원 전하분배법에 의한 저전력 롬
KR20090110494A (ko) * 2008-04-18 2009-10-22 삼성전자주식회사 반도체 메모리 장치
CN102446540A (zh) * 2010-10-12 2012-05-09 三星电子株式会社 用于数据读出的半导体存储器装置
CN208351934U (zh) * 2018-07-11 2019-01-08 长鑫存储技术有限公司 半导体存储器的存取装置

Also Published As

Publication number Publication date
CN110782928A (zh) 2020-02-11

Similar Documents

Publication Publication Date Title
US7738306B2 (en) Method to improve the write speed for memory products
JP5106760B2 (ja) プリチャージ及び感知増幅スキームを改善した集積回路メモリ装置のビットライン駆動回路及び駆動方法
US7460388B2 (en) Semiconductor memory device
US8270247B2 (en) Word line driving circuit and semiconductor storage device
JP4305960B2 (ja) 強誘電体メモリ装置
CN102637448B (zh) 放大器感测
US7586804B2 (en) Memory core, memory device including a memory core, and method thereof testing a memory core
EP3396672B1 (en) Memory cell and associated array structure
US9036405B1 (en) Memory sense amplifier with multiple modes of operation
CN109065090B (zh) 灵敏放大器及应用其的存储装置和时序控制方法
US7616471B2 (en) Ferroelectric memory device
US9177637B1 (en) Wide voltage range high performance sense amplifier
JP4374549B2 (ja) 強誘電体メモリ装置、電子機器および強誘電体メモリ装置の駆動方法
US9013914B2 (en) Semiconductor memory device and method for controlling semiconductor memory device
US7266035B2 (en) Self-aligned row-by-row dynamic VDD SRAM
JP5116588B2 (ja) ダイナミック型半導体記憶装置
CN110782928B (zh) 半导体存储器的存取装置和存取方法
JP4186169B2 (ja) 強誘電体記憶装置および電子機器
US8400850B2 (en) Semiconductor storage device and its cell activation method
US7203102B2 (en) Semiconductor memory having tri-state driver device
CN111145799A (zh) 灵敏放大器和半导体存储器
CN108597550B (zh) 灵敏放大器及应用其的存储装置和时序控制方法
US9025403B1 (en) Dynamic cascode-managed high-voltage word-line driver circuit
CN208351934U (zh) 半导体存储器的存取装置
JPH0935476A (ja) 可変プレート電圧発生回路を具備する半導体メモリ装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant