CN102637448B - 放大器感测 - Google Patents

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Abstract

本发明公开了放大器感测，并且，具体公开了一种电路，包括第一读位线、第二读位线、和读出放大器。第一读位线和第二读位线分别连接存储器阵列的多个存储器单元和参考单元。将读出放大器配置为：作为第一输入端连接第一读位线和作为第二输入端连接第二读位线。当读取多个第一存储器单元的存储器单元时，读取激活的存储器单元，第一参考单元配置为截止，第二参考单元配置为导通，并且读出放大器配置为提供输出，该输出基于在第一读位线的第一电压和第二读位线的第二电压之间的电压差反应存储在存储器单元中的数据逻辑。

Description

放大器感测
技术领域
本发明涉及放大器感测(sense)。
背景技术
通常，用于SRAM存储器单元的单端感测需要读位线的全摆幅。然而，对全摆幅进行显影，尤其是在将位线连接至大量存储器单元导致读位线具有大负载的情况下，需要花费时间。在感测之前等待将显影的全摆幅，导致读操作缓慢。
发明内容
为了解决上述问题，本发明提出了一种电路，包括：第一读位线，连接第一存储器阵列的多个第一存储器单元和第一参考单元；第一读位线具有第一读位线电压；第二读位线，连接第二存储器阵列的多个第二存储器单元和第二参考单元；第二读位线具有第二读位线电压；以及读出放大器，被配置为接收第一读位线作为第一输入端并且接收第二读位线作为第二输入端；其中，当读取多个第一存储器单元的存储器单元时：读取激活存储器单元；第一参考单元配置为截止；第二参考单元配置为导通；以及读出放大器配置为提供结果，结果基于第一读位线电压和第二读位线电压之间的电压差反映存储在存储器单元中的数据逻辑。
其中，在读出放大器配置为提供结果以前，将第一读位线和第二读位线配置为充电至高电压电平。
其中，第二参考单元为电流吸收电路，被配置为将第二读位线电压拉至低于充电的高电压电平的电压电平。
其中，第二参考单元包括：
下拉电路，包括：第一晶体管，具有第一漏极、第一源极、以及第一栅极；和第二晶体管，具有第二漏极、第二源极、以及第二栅极；第一漏极连接至第二读位线；第一源极连接至第二漏极；以及电流吸收电路，连接至第二源极并且被配置为吸收流过第二读位线、第一晶体管、以及第二晶体管的电流。
其中，存储器单元包括：存储器读电路，具有第一存储器晶体管，第一存储器晶体管具有第一存储器漏极、第一存储器源极、以及第一存储器栅极；以及第二存储器晶体管，具有第二存储器漏极、第二存储器源极、以及第二存储器栅极；第一存储器漏极连接至第一读位线；以及第一存储器源极连接至第二存储器漏极。
其中，电流吸收电路包括至少一个晶体管，连接至第二源极。
其中，电流吸收电路包括至少一个第一电流吸收电路，第一电流吸收电路包括：第三晶体管，具有第三漏极、第三源极、以及第三栅极；第四晶体管，具有第四漏极、第四源极、以及第四栅极；第五晶体管，具有第五漏极、第五源极、以及第五栅极；以及第六晶体管，具有第六漏极、第六源极、以及第六栅极；
其中，第三漏极、第四漏极、以及第二源极连接在一起，并且用作连接节点；第三源极和第五漏极连接在一起；以及第四源极和第六漏极连接在一起。
其中：至少一个第一电流吸收电路包括：多个第二电流吸收电路；多个第二电流吸收电路的每个第二电流吸收电路对应于存储器阵列的列；以及多个第二电流吸收电路的连接节点连接在一起。
其中，当读取多个第一存储器单元中的存储器单元时，存储器单元被配置为吸收存储器电流，并且第二参考单元被配置为吸收低于存储器电流的参考电流。
本发明还涉及一种方法，包括：将第一位线和第二位线充电至高电压值，其中，第一位线连接至多个第一存储器单元和读出放大器的第一输入端并且第二位线连接至多个第二存储器单元和读出放大器的第二输入端；从而第一位线和第二位线具有第一位线高电压值和第二位线高电压值；降低第一位线高电压值，产生低于第二位线高电压值的参考电压值；使用存储在电连接至第二位线的存储器单元中的数据，以使第二位线高电压值保持不变或者低于参考电压值；以及读出放大器提供输出，输出基于参考电压值和第二位线的电压值之间的电压差反映存储在存储器单元中的数据。
其中，使用数据包括：将存储在存储器单元中的数据传送至晶体管的栅极；数据通过保持晶体管为截止状态使第二位线高电压值保持不变；数据通过具有导通状态的晶体管来使第二位线高电压值低于参考电压值。
其中，降低经由其他晶体管第一位线高电压值包括：使用连接至第一位线的电流吸收电路。
其中，电流吸收电路包括：第一晶体管，具有第一漏极、第一源极、以及第一栅极；第二晶体管，具有第二漏极、第二源极、以及第二栅极；以及至少一个第三晶体管：
其中：第一漏极连接至第一位线；第一源极和第二漏极连接在一起；以及至少一个第三晶体管连接至第二源极。
其中，至少一个第三晶体管包括：第三晶体管，具有连接至第二源极的漏极，以及至少一个第四晶体管，与第三晶体管串联连接、或者并联连接、或者串联且并联连接。
其中，至少一个第三晶体管包括：第三晶体管，具有第三漏极、第三源极、以及第三栅极；第四晶体管，具有第四漏极、第四源极、以及第四栅极；第五晶体管，具有第五漏极、第五源极、以及第五栅极；以及第六晶体管，具有第六漏极、第六源极、以及第六栅极；其中：第三漏极、第四漏极、以及第二源极连接在一起，并且作为连接节点；第三源极和第五漏极连接在一起；以及第四源极和第六漏极连接在一起。
该方法可进一步包括：利用第一电流降低第一位线电压，并且使用第二电流以使第二位线高电压值低于参考电压；第二电流高于第一电流。
本发明还提出了一种存储器，包括：第一存储器阵列，包括：第一参考单元；多个第一存储器单元；以及第一读位线，连接至多个第一存储器单元和第一参考单元；第二存储器阵列，包括：第二参考单元；多个第二存储器单元；以及第二读位线，连接至多个第二存储器单元和第二参考单元；以及读出放大器，被配置为接收第一读位线作为第一输入端，并且接收第二读位线作为第二输入端；其中，多个第一存储器单元和多个第二存储器单元的每个存储器单元包括：第一存储器晶体管，具有第一存储器漏极、第一存储器源极、以及第一存储器栅极；第二存储器晶体管，具有第二存储器漏极、第二存储器源极、以及第二存储器栅极；第一存储器漏极连接至第一读位线；第一存储器源极连接至第二存储器漏极；第一参考单元和第二参考单元中的每个包括：第一参考晶体管，具有第一参考漏极、第一参考源极、以及第一参考栅极；第二参考晶体管，具有第二参考漏极、第二参考源极、以及第二参考栅极，以及至少一个第三参考晶体管，连接至第二源极；第一参考漏极连接至第二读位线；以及第一参考源极连接至第二参考漏极。
其中，至少一个第三参考晶体管包括：以并联和串联之一或者以并联和串联组合方式所连接的多个第三参考晶体管。
其中：至少一个第三参考晶体管，包括：第三晶体管，具有第三漏极、第三源极、以及第三栅极；第四晶体管，具有第四漏极、第四源极、以及第四栅极；第五晶体管，具有第五漏极、第五源极、以及第五栅极；以及第六晶体管，具有第六漏极、第六源极、以及第六栅极；第三漏极、第四漏极、以及第二源极连接在一起，并且作为连接节点；第三源极和第五漏极连接在一起；以及第四源极和第六漏极连接至一起。
其中，第三晶体管、第四晶体管、第五晶体管、以及第六晶体管对应于存储器的行。
附图说明
在附图和以下描述中，说明了本发明的一个或多个实施例的细节。从描述、附图、和权利要求中可以明显发现其它特征和优点。
图1为根据一些实施例的存储器的框图；
图2为根据一些实施例的图1中的存储器的存储器单元的详细电路；
图3A-3D是图1中存储器的参考单元的四个说明性实施例的详细电路；
图4为根据一些实施例示出感测图1中的存储器的存储器单元的配置的读出放大器的示图；
图5为示出根据一些实施例的读取图1的存储器单元的方法的流程图。
在多个附图中，相同的参考标号表示相同的元件。
具体实施方式
以下使用具体的语言公开附图所示出的实施例或实例。然而应该理解，这些实施例和实例不是用于限定。公开的实施例中的任何变化和改变，并且如本领域的普通技术人员通常会想到的，本发明公开的原理的任何进一步应用都是预期的。在整个实施例中，参考数字可能会重复，但是即使这些实施例使用相同的参考数字，也不要求将一个实施例中的部件应用到另一个实施例中。
一些实施例具有以下特征和/或优点之一或者其组合。因为防止了波动，所以生成的参考电压是稳定的。在感测方案中使用读位线存储器访问期间，读位线为空闲。所以，不需要用于参考位线和/或参考电压的额外的电路和管芯区域。参考位单元中的晶体管可配置为用于生成期望的参考电压。参考读位线的电容与读位线的电容大致相同。因此，基于参考读位线和读位线的感测是准确的。在多个实施例中的感测速度约为在另一方法中的感测速度的两倍。
实例性存储器
图1为根据一些实施例的说明性存储器100的框图。
存储器单元100的存储器阵列包括成行和成列设置的多个存储器单元。为了说明，示出了具有存储器阵列ARRY-1和存储器阵列ARRY-2的存储器100。所示出的存储器阵列ARRY-1和ARRY-2中的每个具有一用于说明的列。在一些实施例中，在读周期中，读取在相同行上的不同列的多个存储器单元。具有将读取的数据的存储器单元称为存储器单元RDMC(在图4中示出)。
存储器阵列的读位线RBL连接相同存储器阵列的相同列中的多个存储器单元MC和参考单元REFCELL。例如，存储器阵列ARRY-1的列1的读位线RBL连接存储器阵列ARRY-1的列1中的多个存储器单元MC和参考单元REFCELL。存储器阵列ARRY-1的列2的读位线RBL连接存储器阵列ARRY-1的列2中的多个存储器单元MC和参考单元REFCELL。存储器阵列ARRY-1的列3的读位线RBL连接存储器阵列ARRY-1的列3中的多个存储器单元MC和参考单元REFCELL等。类似地，存储器阵列ARRY-2的列1的读位线RBL连接存储器阵列ARRY-2的列1中的多个存储器单元MC和参考单元REFCELL。存储器阵列ARRY-2的列2的读位线RBL连接存储器阵列ARRY-2的列2中的多个存储器单元MC和参考单元REFCELL。存储器阵列ARRY-2的列3的读位线RBL连接存储器阵列ARRY-2的列3中的多个存储器单元MC和参考单元REFCELL等。
将传送要读取的存储器单元RDMC的数据的读位线RBL称作读位线RDRBL(在图4中示出)。将读位线RDRBL上的电压值称作电压VRDRBL(没有标示出)。将用作参考位线的读位线RBL称作参考位线REFRBL(在图4中示出)。将在参考位线REFRBL上的电压值称作电压VREFRBL(没有标示出)。在一些实施例中，当要读取的存储器单元RDMC位于第一存储器阵列ARRY-1中时，将连接至位于第一存储器阵列ARRY-1中的存储器单元RDMC的读位线RBL用作读位线RDRBL。另外，将位于存储器阵列ARRY-2中的相同列上的相应读位线用作参考读位线REFRBL。此外，将连接至参考读位线REFRBL的参考单元REFCELL用作参考单元，并且称作参考单元RDREFCELL(在图4中示出)。类似地，当要读取的存储器单元RDMC位于第二存储器阵列ARRY-2中时，将连接至位于存储器阵列ARRY-2中存储器单元RDMC的读位线RBL用作读位线RDRBL。另外，将位于存储器阵列ARRY-1中的相同列上的相应读位线RBL和参考单元REFCELL分别用作参考位线REFRBL和参考单元RDREFCELL。
在例如存储器阵列ARRY-1和存储器阵列ARRY-2的两个存储器阵列之间共享读出放大器SA的行。为了说明，仅示出了读出放大器的行的一个读出放大器SA。读出放大器SA接收来自第一存储器阵列ARRY-1的读位线RBL作为第一输入端，并且接收来自第二存储器阵列ARRY-2的读位线RBL作为第二输入端。将用于感测存储器单元RDMC的数据的读出放大器称作读出放大器RDSA(在图4中示出)。当读取存储器单元RDMC时，读出放大器RDSA感测读位线RDRBL的电压VRDRBL和参考位线REFRBL的电压VREFRBL之间的电压差。然后，读出放大器RDSA在输出端OSA处提供适当的数据，该数据反映存储在存储器单元RDMC中的数据。
参考单元REFCELL用于在参考位线REFRBL上生成电压VREFRBL。将电压VREFRBL用作用于读出放大器RDSA的参考电压。存储器阵列与参考单元REFCELL的行相关。在图1中，存储器阵列ARRY-1与参考单元REFCELL的行R1相关，并且存储器阵列ARRY-2与参考单元REFCELL的行R2相关。为了说明，示出的行R1和R2中的每个仅具有一参考单元REFCELL。将与阵列ARRY-1相关的参考单元REFCELL连接至位于阵列ARRY-1的相应列中的多个存储器单元MC。将与阵列ARRY-2相关的参考单元REFCELL连接至位于阵列ARRY-2的列中的多个存储器单元MC。将选择生成参考电压VREFRBL的参考单元REFCELL称作参考单元RDREFCELL。在一些实施例中，参考单元RDREFCELL位于参考位线REFRBL的相同存储器阵列中的相同列中。例如，如果参考位线REFRBL在存储器阵列ARRY-1的列1中，则参考单元RDREFCELL也在存储器阵列ARRY-1的列1中。但是，如果参考位线REFRBL位于存储器阵列ARRY-2的列1中，则参考单元RDREFCELL位于存储器阵列ARRY-2的列1中等。
边缘单元EC的阵列工作使得内部的存储器单元以相同的方式执行。例如，没有边缘单元EC的情况下，位于存储器阵列边缘的存储器单元具有的性能可以与不位于边缘的存储器单元的性能不同。在一些实施例中，边缘单元EC还作为在读取存储器单元中使用的参考单元RDREFCELL的接地路径。
示例性存储器单元
图2为示出根据一些实施例的存储器单元的细节的电路200。
因为电路205包括六个晶体管，所以将本领域中公知的电路205称作6晶体管或者6-T单元。没有描述电路205的功能细节。将电路210称作电路200的读电路。因为电路200包括在6-T单元205中的6个晶体管和在电路210中的两个晶体管N1和N2，所以将电路200称作8晶体管或者8-T存储器单元。
读字线RWL用于激活或者选择连接至读字线RWL的存储器单元。为了说明，当读取存储器单元200时，将读字线RWL称作RDRWL(没有标示出)并且通过施加高(High)来激活该读字线。因为位于晶体管N1的栅极处的读字线RDRWL为高(High)，所以晶体管N1导通。在读或者感测之前，读位线RDRBL预充电至高电压电平(例如，高平(High))。因为在读取以前对读位线RDRBL进行充电，所以使用术语“预充电”代替“充电”。如果在晶体管N2的栅极处出现的存储节点NO处的数据为高(High)，则晶体管N2导通。导通的晶体管N1和N2导致电流IN2通过晶体管N1和N2从读位线RDRBL流至地。晶体管N1和N2也将晶体管N1的漏极处的电压拉向晶体管N2的源极处的电压。因为晶体管N1的漏极连接至读位线RDRBL并且晶体管N2的源极接地或者为低(例如，Low)，所以晶体管N1和N2将读位线RDRBL处的电压电平拉向低(Low)。实际上，在读位线RDRBL处的电压VRDRBL被放电或者从预充电高电压电平降低。相反，当在节点NO处的数据为低(Low)时，晶体管N2关断。所以，晶体管N1和N2用作开路。因此，电压VRDRBL保持在相同的预充电高电压电平。
实例性参考单元
图3A-3D为具有电流吸收电路320A-320D的参考单元REFCELL的四个实施例。当将参考单元REFCELL用于读取存储器单元RDMC时，将参考单元REFCELL称作参考单元RDREFCELL。将连接至参考单元RDREFCELL的读位线RBL称作参考位线REFRBL。在感测以前，将参考位线REFRBL预充电至高(High)。参考单元RDREFCELL用于生成在参考位线REFRBL上的参考电压VREFRBL，该参考电压将由读出放大器用于感测。
图3A为示出根据第一实施例的参考单元REFCELL的细节的电路300A的示图。在一些实施例中，晶体管N1-R和N2-R为在存储器平台上的内核晶体管，并且具有不同尺寸。晶体管N3R具有与晶体管N1-R或者晶体管N2-R相同的尺寸。
下拉电路310对应于存储器单元200的读电路210。除了将晶体管N2-R的栅极连接至工作电压VCC而将晶体管N2的栅极连接至存储节点NO以外，以与电路210中构造晶体管N1和N2的相同方式来构造晶体管N1-R和N2-R。在一些实施例中，电路310的电流吸收电容与电路210的电流吸收电容大致相同。换而言之，晶体管N1-R和N2-R的电流吸收电容与存储器单元RDMC中的晶体管N1和N2的电流吸收电容大致相同。
电流吸收电路320A包括与电路310串联连接的晶体管N3-R。晶体管N3-R的漏极连接至晶体管N2-R的源极。电路320A通过晶体管N3-R对电流IN2-R的电流路径提供附加电阻，该电流从参考位线REFRBL流过晶体管N1-R、晶体管N2-R、以及晶体管N3-R。因此，当访问存储器单元RDMC、并且参考位线REFRBL和读位线RDRBL这两者都从高(High)放电时，通过晶体管N1和N2从读位线RDRBL至地流动的图2中的电流IN2大于通过晶体管N1-R、晶体管N2-R、以及晶体管N3-R从参考位线REFRBL至地流动的电流IN2-R。因此，相比于电压VREFRBL，电压VRDRBL更多地被放电。换句话说，电压VRDRBL低于电压VRERBL。
在一些实施例中，因为晶体管N2-R的栅极连接至高电压VCC，所以晶体管N2-R总是导通。晶体管N1-R的栅极连接至参考字线REFWL。当将参考单元RDREFCELL用于感测相应的存储器单元RDMC时，将参考字线REFWL称作RDREFWL，并且将高(High)施加给该参考字线。所以，晶体管N1-R导通。导通的晶体管N1-R和N2-R将参考位线REFRBL的电压VREFRBL朝下拉向晶体管N2-R的源极或者晶体管N3-R的漏极处的低电压电平。由读出放大器RDSA将在参考位线REFRBL处的电压电平VREFRBL用作参考电压。在一些实施例中，将位于不同列中的相应晶体管N2-R的多个源极连接在一起。
在图3B-图3D中，为了说明，激活了电路310。通过将高(High)施加给参考字线RDREFWL来使晶体管N1-R和N2-R导通。
图3B为示出根据第二实施例的参考单元REFCELL的细节的电路300B的示图。与电路300A相比较，电路300B包括作为电路320A的第二实施例的电路320B。
与电路320A相比较，电路320B另外包括与晶体管N3-R并联连接的晶体管N4-R。即，将晶体管N4-R的漏极连接至晶体管N3-R的漏极。所以，除流过晶体管N3-R以外，电流IN2-R还流过晶体管N4-R。
电路320B用于进行说明，并联和/或串联连接的一个或多个额外的晶体管N4-R在多个实施例的范围内，该一个或多个额外的晶体管与晶体管N3-R并联连接。
图3C为示出根据第三实施例的参考单元REFCELL的细节的电路300C的示图。与电路300A相比较，电路300C包括作为电流吸收电路320A的第三实施例的电路320C。
与电路320A相比较，电路320C另外包括与晶体管N3-R串联连接的晶体管N5-R。将晶体管N5-R的漏极连接至晶体管N3-R的源极。当晶体管N3-R和N5-R导通时，电流IN2-R流过晶体管N3-R和N5-R。
电路320C用于进行说明，并联和/或串联连接的一个或多个额外的晶体管N5-R在多个实施例的范围内，该一个或多个额外的晶体管与晶体管N3-R串联连接。
图3D为示出根据第四实施例的参考单元REFCELL的细节的电路300D的示图。与电路300A相比较，电路300D包括作为电流吸收电路320A的第四实施例的电路320D。在一些实施例中，电路320D为图1的边缘单元EC的实施例。
在电路320D中，晶体管N6-R与晶体管N8-R串联连接，而晶体管N7-R与晶体管N9-R串联连接。晶体管N6-R和N7-R的漏极连接在一起并且形成连接至晶体管N2-R的源极的连接节点CNO。当晶体管N6-R、N8-R、N7-R、以及N9-R导通时，电流IN2-R通过晶体管N6-R、N8-R、N7-R、以及N9-R至地流动。根据应用，多个电路320D经由连接节点CNO连接至晶体管N2-R的源极以作为电路310的接地路径。
在其他实施例中，图3D所示的第一电流吸收电路320D的数量为至少一个，并且每个第一电流吸收电路320D包括：多个第二电流吸收电路；多个第二电流吸收电路的每个第二电流吸收电路对应于存储器阵列的列；以及所述多个第二电流吸收电路的连接节点连接在一起。
电路300A-300D用于进行说明。具有与晶体管N2-R的源极连接的不同并联和/串联配置的不同数量的晶体管在多个实施例的范围内。每种配置产生不同的电阻，影响电流IN2-R的流动，从而影响参考电压VREFRBL的电压电平。在一些实施例中，将参考电压VREFRBL设置为预定值。然后，以并联和/或串联组合的方式配置多个晶体管，以获得预定电压值VREFRBL。在一些实施例中，当存在连接至晶体管N2-R的源极的多个晶体管时，晶体管可编程以被导通或者截止。例如，多个晶体管导通或截止以将参考电压VREFRBL设置为预定值。换句话说，电压VREFRBL的值基于导通以作为电流IN2-R的电流路径的多个晶体管的数量。本领域的技术人员将认识到，晶体管的导通或截止基于施加在晶体管的栅极处的电压。
在一些实施例中，位于不同列中的相应晶体管N2-R的多个源极连接至相同节点CNO，并且同时读取位于多个列中的多个存储器单元。在图3A-3D所示的参考单元REFCELL的不同实施例中，多于1个的晶体管连接至晶体管N2-R的源极并且作为电流IN2-R电流路径。所以，电流IN2-R是稳定的。因为电流IN2-R用于下拉在参考位线REFRBL处的电压VREFRBL或者对该电压放电，并且电流IN2-R是稳定的，所以电压VREFRBL是稳定的。多个实施例通过在电流吸收电路320中配置适当数量的导通和/或截止的晶体管，以防止电压VREFRBL波动。
参考单元300A-300D用于进行说明，用于生成参考电压VREFRBL的其他机构在多个实施例的范围内。电流吸收电路为这种机构的实例。电流吸收电路配置有电流吸收电容以获得预定电压VREFRBL。可选地进行描述的，电流吸收电路为电流源，将该电流源被配置为提供将电压VREFRBL拉至预定值的电流。
在降低位线高电压值时，使用经由其他晶体管连接至该位线的电流吸收电路。
其中，该电流吸收电路包括：第一晶体管，具有第一漏极、第一源极、以及第一栅极；第二晶体管，具有第二漏极、第二源极、以及第二栅极；以及至少一个第三晶体管：
其中：所述第一漏极连接至所述第一位线；所述第一源极和所述第二漏极连接在一起；以及所述至少一个第三晶体管连接至所述第二源极。
其中，所述至少一个第三晶体管包括：第三晶体管，具有连接至所述第二源极的漏极，以及至少一个第四晶体管，与所述第三晶体管串联连接、或者并联连接、或者串联且并联连接。
其中，所述至少一个第三晶体管包括：第三晶体管，具有第三漏极、第三源极、以及第三栅极；第四晶体管，具有第四漏极、第四源极、以及第四栅极；第五晶体管，具有第五漏极、第五源极、以及第五栅极；以及第六晶体管，具有第六漏极、第六源极、以及第六栅极；其中：所述第三漏极、所述第四漏极、以及所述第二源极连接在一起，并且作为连接节点；所述第三源极和所述第五漏极连接在一起；以及所述第四源极和所述第六漏极连接在一起。
放大器感测
图4为根据一些实施例的感测电路400的示图。在该说明中，选择读出放大器SA以感测要读取的存储器单元RDMC，并且将该读出放大器称作读出放大器RDSA(图4中未示出)。要读取的存储器单元RDMC连接至相应的读位线RDRBL。类似地，还选择了连接至相应参考读位线REFRBL的参考单元RDREFCELL以生成参考电压VREFRBL。
为了说明，具有电压VREFRBL的参考位线REFRBL连接至读出放大器RDSA的正极输入端。具有电压VRDRBL的读位线RDRBL提供(feed)至读出放大器RDSA的负极输入端。在感测时，读出放大器RDSA感测电压VREFRBL和电压VRDRBL之间的电压差。如果电压VREFRBL高于电压VRDRBL，则读出放大器RDSA在其输出端OSA提供高(High)。但是如果电压VREFRBL低于电压VRDRBL，则读出放大器RDSA在其输出端OSA提供低(Low)。在这两种情况下，通过读出放大器RDSA所提供的逻辑电平反映存储在存储器单元200中的数据。例如，当存储器单元200中的节点NO处的数据为高(High)时，通过电路200的晶体管N1和N2对读位线RDRBL的电压VRDRBL进行放电。同时，通过电路300的晶体管N1-R和N2-R对在参考位线REFRBL处的电压VREFRBL进行放电。在一些实施例中，从参考位线REFRBL至地的电流路径的电阻大于从读位线RDRBL至地的电流路径的电阻。所以，流过读位线RDRBL的电流IN2约为流过参考位线REFRBL的电流IN2-R的两倍，这导致相比于电压VREFRBL，电压VRDRBL更多地被放电。因此，电压VREFRBL高于电压VRDRBL。因此，读出放大器RDSA提供高(High)。相反，当节点NO处的数据为低(Low)时，在读位线RERBL处的电压VRDRBL保持预充电的高电压电平，而在参考位线REFRBL处的电压VREFRBL放电。实际上，电压VREFRBL低于电压VRDRBL。所以，读出放大器RDSA提供低(Low)。
在一些实施例中，第一存储器阵列ARRY-1的读位线RBL与第二存储器阵列ARRY-2的读位线的电容大致相同。此外，如果读位线RDRBL来自存储器阵列ARRY-1，则参考位线REFRBL来自存储器阵列ARRY-2，并且反之亦然。所以，读位线RDRBL的电容与参考位线REFRBL的电容大致相同。在这种情况下，读出放大器RDSA接收到具有大致相同电容的两个输入信号，并且因此提供可靠的结果，否则，如果读位线RDRBL和参考读位线REFRBL具有不同电容，则读出放大器提供的结果将受到影响。
实例性方法
图5为示出根据一些实施例的读取存储在存储器单元中的数据的方法的流程图500。
在步骤505中，识别用于读取的存储器阵列ARRY-1中的存储器单元。将识别出的存储器单元称作RDMC。为了说明，存储器单元RDMC位于存储器阵列ARRY-1的列1中。
在步骤510中，识别连接至存储器单元RDMC并且传送用于存储器单元RDMC的数据的相应读位线。将该读位线称作读位线RDRBL。因为存储器单元RDMC位于存储器阵列ARRY-1的列1中，所以读位线RDRBL位于存储器阵列ARRY-1的列1中。
在步骤515中，识别与存储器单元RDMC相对应的参考读位线、参考单元、以及读出放大器以生成用于读取存储在存储器单元RDMC中的数据的参考电压。将所识别的参考读位线、参考单元、以及读出放大器分别称作参考位线REFRBL、参考单元RDREFCELL、以及读出放大器RDSA。在该说明中，因为所选择的存储器单元RDMC位于存储器阵列ARRY-1的列1中，所以参考位线REFRBL和参考单元RDREFCELL位于存储器阵列ARRY-2的列1中。此外，读出放大器RDSA也位于列1中并且在存储器阵列ARRY-1和存储器阵列ARRY-2之间共享。实际上，连接至读出放大器RDSA的输入端的存储器阵列ARRY-1的列1的读位线RBL和存储器阵列ARRY-2的列1的读位线RBL分别为读位线RDRBL和参考读位线REFRBL。
在步骤520中，将读位线RDRBL和参考位线REFRBL预充电至高(High)，使电压VRDRBL和VREFRBL为高逻辑电平。
在步骤525中，激活与参考单元RDREFCELL相对应的参考字线RDREFWL以使参考单元RDREFCELL的晶体管N1-R导通。所以，参考单元RDREFCELL的晶体管N1-R和N2-R使参考读位线REFRBL放电。因此，电压VREFRBL从预充电高电压电平降低。然后，将电压VREFRBL用作读出放大器RDSA的参考电压。
在步骤530中，激活与存储器单元RDMC相对应的读字线RDRWL以激活存储器单元RDMC。因此，存储器单元RDMC的晶体管N1导通。所以，如果存储在存储器单元RDMC中的数据为高(High)，则之后存储器单元RDMC的晶体管N1和N2使读位线RDRBL的电压VRDRBL放电。在这种情况下，因为相比于电压VREFRBL，电压VRDRBL更多地被放电，所以电压VRDRBL低于电压VREFRBL。但是如果存储在存储器单元RDMC中的数据为低(Low)，则电压VRDRBL保持在预充电高电压电平。在这种情况下，因为电压VRDRBL保持在相同预充电电压电平而电压VREFRBL放电，所以电压VRDRBL高于电压VREFRBL。
在步骤535中，基于在电压VREFRBL和VRDRBL之间的差，读出放大器RDSA提供反映存储在存储器单元RDMC中的数据的结果。例如，如果参考位线REFRBL连接至读出放大器RDSA的正极输入端而读位线RDRBL连接至读出放大器RDSA的负极输入端，则当电压VREFRBL高于电压VRDRBL时，读出放大器RDSA提供高(High)。但是如果电压VREFRBL低于电压VRDRBL，则读出放大器RDSA提供低(Low)。相反，如果参考位线REFRBL连接至读出放大器RDSA的负极输入端而读位线RDRBL连接至读出放大器RDSA的正极输入端，则当电压VREFRBL高于电压VRDRBL时，读出放大器RDSA提供低(Low)。但是如果电压VREFRBL低于电压VRDRBL，则读出放大器RDSA提供高(High)。
以上方法500中的实例用于进行说明。同时读取均位于不同列中的一个以上的存储器单元在多个实施例的范围内。与图5的实例所说明的对存储器单元的读取类似地，对位于不同列和/或不同阵列中的存储器单元执行读取，并且是本领域的技术人员所能够认识到的。例如，如果要读取的存储器单元RDMC位于阵列ARRY-2的列1中，则连接至存储器单元RDMC的阵列ARRY-2的读位线RBL为读位线RDRBL。然而，位于存储器阵列ARRY-1的列1中的读位线RBL和参考单元REFCELL被分别选择作为各个参考位线REFRBL和参考单元RDREFCELL等。
已经描述了多个实施例。然而，应该理解，在不背离本发明的精神和范围的情况下，可以进行多种修改。例如，将多个晶体管示出为特定掺杂类型(例如，N型或P型金属氧化物半导体(NMOS或PMOS))是为了说明，本发明的实施例不仅限于特定类型。选择用于特定晶体管的不同掺杂类型在多个实施例的范围内。用在以上描述中的多个信号的低或高(例如，Low或High)也是为了说明。当激活和/或去激活信号时，多个实施例不仅限于特定电平，并且选择不同电平在多个实施例的范围内。
一些实施例涉及电路，包括：第一读位线、第二读位线、以及读出放大器。将第一读位线连接第一存储器阵列的多个第一存储器单元和第一参考单元。第一读位线具有第一读位线电压。第二读位线连接第二存储器阵列的多个第二存储器单元和第二参考单元。第二读位线具有第二读位线电压。将读出放大器配置为作为第一输入端连接第一读位线并且作为第二输入端连接第二读位线。当读取多个第一存储器单元的存储器单元时，读激活的存储器单元，将第一参考单元配置为截止，将第二参考单元配置为导通，并且将读出放大器配置为提供结果，该结果反映基于在第一读位线电压和第二读位线电压之间的电压偏差存储在存储器单元中的数据逻辑。
一些实施例涉及存储器，包括：第一存储器阵列、第二存储器阵列、以及读出放大器。第一存储器阵列包括：第一参考单元；多个第一存储器单元；以及第一读位线，连接至该多个第一存储器单元和第一参考单元。第二存储器阵列包括第二参考单元；多个第二存储器单元；以及第二读位线，连接至多个第二存储器单元和第二参考单元。将读出放大器配置为作为第一输入端连接第一读位线并且作为第二输入端连接第二读位线。多个第一存储器单元和多个第二存储器单元的每个存储器单元包括：第一存储器晶体管，具有第一存储器漏极、第一存储器源极、以及第一存储器栅极；和第二存储器晶体管，具有第二存储器漏极、第二存储器源极、以及第二存储器栅极。第一存储器漏极连接至第一读位线。第一存储器源极连接至第二存储器漏极。第一参考单元和第二参考单元的每个包括：第一参考晶体管，具有第一参考漏极、第一参考源极、以及第一参考栅极；第二参考晶体管，具有第二参考漏极、第二参考源极、以及第二参考栅极；以及连接至第二源极的至少一个第三晶体管。将第一参考漏极连接至第二读位线。将第二参考源极连接至第二参考漏极。
一些实施例涉及方法，包括：将第一位线和第二位线充电至高电压值其中，将该第一位线连接至多个第一存储器单元和放大器的第一输入端，并且将该第二位线连接至多个第二存储器单元和放大器的第二输入端；第一位线和第二位线因此具有第一位线高电压值和第二位线高电压值；降低第一位线高电压值，产生低于第二位线高电压值的参考电压值；使用存储在电连接至第二位线的存储器单元中的数据以使第二位线高电压值保持与参考电压值相等或低于参考电压值；以及读出放大器提供输出，该输出反映基于在参考电压值和第二位线上的电压值之间的电压偏差存储在存储器单元中的数据。
以上方法示出了示例性步骤，但是不必按照所示的顺序执行。根据本发明的精神和范围，可以适当地增加、替换、改变顺序和/或删除步骤。

Claims (20)

1.一种电路，包括：
第一读位线，连接第一存储器阵列的多个第一存储器单元和第一参考单元；所述第一读位线具有第一读位线电压；
第二读位线，连接第二存储器阵列的多个第二存储器单元和第二参考单元；所述第二读位线具有第二读位线电压；以及
读出放大器，被配置为接收所述第一读位线作为第一输入端并且接收所述第二读位线作为第二输入端；
其中，当读取所述多个第一存储器单元的存储器单元时：
激活所述存储器单元；
所述第一参考单元配置为截止；
所述第二参考单元配置为导通；以及
所述读出放大器配置为提供结果，所述结果基于所述第一读位线电压和所述第二读位线电压之间的电压差反映存储在所述存储器单元中的数据逻辑。
2.根据权利要求1所述的电路，其中，在所述读出放大器配置为提供所述结果以前，将所述第一读位线和所述第二读位线配置为充电至高电压电平。
3.根据权利要求2所述的电路，其中，所述第二参考单元为电流吸收电路，被配置为将所述第二读位线电压拉至低于充电的所述高电压电平的电压电平。
4.根据权利要求1所述的电路，其中，所述第二参考单元包括：
下拉电路，包括：第一晶体管，具有第一漏极、第一源极、以及第一栅极；和第二晶体管，具有第二漏极、第二源极、以及第二栅极；所述第一漏极连接至所述第二读位线；所述第一源极连接至所述第二漏极；以及
电流吸收电路，连接至所述第二源极并且被配置为吸收流过所述第二读位线、所述第一晶体管、以及所述第二晶体管的电流。
5.根据权利要求4所述的电路，其中，所述存储器单元包括：
存储器读电路，具有第一存储器晶体管，所述第一存储器晶体管具有第一存储器漏极、第一存储器源极、以及第一存储器栅极；以及第二存储器晶体管，具有第二存储器漏极、第二存储器源极、以及第二存储器栅极；
所述第一存储器漏极连接至所述第一读位线；以及
所述第一存储器源极连接至所述第二存储器漏极。
6.根据权利要求4所述的电路，其中，所述电流吸收电路包括至少一个晶体管，连接至所述第二源极。
7.根据权利要求4所述的电路，其中，所述电流吸收电路包括至少一个第一电流吸收电路，所述第一电流吸收电路包括：
第三晶体管，具有第三漏极、第三源极、以及第三栅极；
第四晶体管，具有第四漏极、第四源极、以及第四栅极；
第五晶体管，具有第五漏极、第五源极、以及第五栅极；以及
第六晶体管，具有第六漏极、第六源极、以及第六栅极；其中
所述第三漏极、所述第四漏极、以及所述第二源极连接在一起，并且用作连接节点；
所述第三源极和所述第五漏极连接在一起；以及
所述第四源极和所述第六漏极连接在一起。
8.根据权利要求7所述的电路，其中：
所述至少一个第一电流吸收电路包括：多个第二电流吸收电路；
所述多个第二电流吸收电路的每个第二电流吸收电路对应于存储器阵列的列；以及
所述多个第二电流吸收电路的连接节点连接在一起。
9.根据权利要求1所述的电路，其中，当读取所述多个第一存储器单元中的所述存储器单元时，所述存储器单元被配置为吸收存储器电流，并且所述第二参考单元被配置为吸收低于所述存储器电流的参考电流。
10.一种存储器的操作方法，包括：
将第一位线和第二位线充电至高电压值，其中，所述第一位线连接至多个第一存储器单元和读出放大器的第一输入端并且所述第二位线连接至多个第二存储器单元和所述读出放大器的第二输入端；从而所述第一位线和所述第二位线具有第一位线高电压值和第二位线高电压值；
降低所述第一位线高电压值，产生低于所述第二位线高电压值的参考电压值；
使用存储在电连接至所述第二位线的存储器单元中的数据，以使所述第二位线高电压值保持不变或者低于所述参考电压值；以及
所述读出放大器提供输出，所述输出基于所述参考电压值和所述第二位线的电压值之间的电压差反映存储在所述存储器单元中的所述数据。
11.根据权利要求10所述的方法，其中，使用所述数据包括：
将存储在所述存储器单元中的所述数据传送至晶体管的栅极；所述数据通过保持所述晶体管为截止状态使所述第二位线高电压值保持不变；所述数据通过具有导通状态的所述晶体管来使所述第二位线高电压值低于所述参考电压值。
12.根据权利要求10所述的方法，其中，降低所述第一位线高电压值包括：
使用经由其他晶体管连接至所述第一位线的电流吸收电路。
13.根据权利要求12所述的方法，其中，所述电流吸收电路包括：
第一晶体管，具有第一漏极、第一源极、以及第一栅极；
第二晶体管，具有第二漏极、第二源极、以及第二栅极；以及
至少一个第三晶体管：
其中：
所述第一漏极连接至所述第一位线；
所述第一源极和所述第二漏极连接在一起；以及
所述至少一个第三晶体管连接至所述第二源极。
14.根据权利要求13所述的方法，其中，所述至少一个第三晶体管包括：
第三晶体管，具有连接至所述第二源极的漏极，以及
至少一个第四晶体管，与所述第三晶体管串联连接、或者并联连接、或者串联且并联连接。
15.根据权利要求13所述的方法，其中，所述至少一个第三晶体管包括：
第三晶体管，具有第三漏极、第三源极、以及第三栅极；
第四晶体管，具有第四漏极、第四源极、以及第四栅极；
第五晶体管，具有第五漏极、第五源极、以及第五栅极；以及
第六晶体管，具有第六漏极、第六源极、以及第六栅极；
其中：
所述第三漏极、所述第四漏极、以及所述第二源极连接在一起，并且作为连接节点；
所述第三源极和所述第五漏极连接在一起；以及
所述第四源极和所述第六漏极连接在一起。
16.根据权利要求11所述的方法，进一步包括：
利用第一电流降低所述第一位线高电压值，并且使用第二电流以使所述第二位线高电压值低于所述参考电压值；所述第二电流高于所述第一电流。
17.一种存储器，包括：
第一存储器阵列，包括：
第一参考单元；
多个第一存储器单元；以及
第一读位线，连接至所述多个第一存储器单元和所述第一参考单元；
第二存储器阵列，包括：
第二参考单元；
多个第二存储器单元；以及
第二读位线，连接至所述多个第二存储器单元和所述第二参考单元；以及
读出放大器，被配置为接收所述第一读位线作为第一输入端，并且接收所述第二读位线作为第二输入端；
其中，
所述多个第一存储器单元和所述多个第二存储器单元的每个存储器单元包括：
第一存储器晶体管，具有第一存储器漏极、第一存储器源极、以及第一存储器栅极；
第二存储器晶体管，具有第二存储器漏极、第二存储器源极、以及第二存储器栅极；
所述第一存储器漏极连接至所述第一读位线；
所述第一存储器源极连接至所述第二存储器漏极；
所述第一参考单元和所述第二参考单元中的每个包括：
第一参考晶体管，具有第一参考漏极、第一参考源极、以及第一参考栅极；
第二参考晶体管，具有第二参考漏极、第二参考源极、以及第二参考栅极，以及
至少一个第三参考晶体管，连接至所述第二参考源极；
所述第一参考漏极连接至所述第二读位线；以及
所述第一参考源极连接至所述第二参考漏极。
18.根据权利要求17所述的存储器，其中，所述至少一个第三参考晶体管包括：以并联和串联之一或者以并联和串联组合方式所连接的多个第三参考晶体管。
19.根据权利要求17所述的存储器，其中：
所述至少一个第三参考晶体管，包括：
第三晶体管，具有第三漏极、第三源极、以及第三栅极；
第四晶体管，具有第四漏极、第四源极、以及第四栅极；
第五晶体管，具有第五漏极、第五源极、以及第五栅极；以及
第六晶体管，具有第六漏极、第六源极、以及第六栅极；
所述第三漏极、所述第四漏极、以及所述第二参考源极连接在一起，并且作为连接节点；
所述第三源极和所述第五漏极连接在一起；以及
所述第四源极和所述第六漏极连接至一起。
20.根据权利要求19所述的存储器，其中，所述第三晶体管、所述第四晶体管、所述第五晶体管、以及所述第六晶体管对应于所述存储器的行。
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