CN116580735B - 单端感测放大器以及存储器 - Google Patents

Abstract

本公开实施例涉及半导体技术领域，提供一种单端感测放大器以及存储器，单端感测放大器包括：与位线耦接的第一节点；参考电容和第二节点，参考电容的一端耦接第二节点net2，参考电容的另一端耦接地端，参考电容被配置为，匹配位线上的寄生电容对单端感测放大器的影响；读出放大电路，读出放大电路包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；单端感测放大器被配置为读出并放大位线上的电信号。本公开实施例至少有利于对单个位线上的电信号进行读出和放大，且保证对单个位线上的电信号的感测精度较高。

Description

单端感测放大器以及存储器

技术领域

本公开实施例涉及半导体技术领域，提供一种单端感测放大器以及存储器。

背景技术

存储器装置中的各种操作模式可导致存储器装置上的存储单元的存取。在此类操作期间，感测放大器可感测存储单元的电压并输出对应于感测电压的逻辑1或0。当存取时，存储单元可耦接到数字线（例如位线），而数字线又可耦接到感测放大器。与耦接到存储单元的数字线一起，互补数字线也可耦接到感测放大器。互补数字线的使用可用于提供参考电压电平以更好地区分从存储单元读取/写入到存储单元的值。

然而，这种技术方案中感测放大器需要两个输入端，且两个输入端分别耦接相邻两个存储阵列的两条位线，因此会导致在边缘存储阵列中，至少一半的位线无法与另一存储阵列中的位线匹配，即无法被感测放大器感测（没有参考位线）。

发明内容

本公开实施例提供一种单端感测放大器以及存储器，至少有利于对单个位线上的电信号进行读出和放大，且保证对单个位线上的电信号的感测精度较高。

根据本公开一些实施例，本公开实施例一方面提供一种单端感测放大器，包括：与位线耦接的第一节点；参考电容和第二节点，所述参考电容的一端耦接所述第二节点，所述参考电容的另一端耦接地端，所述参考电容被配置为，匹配所述位线上的寄生电容对所述单端感测放大器的影响；读出放大电路，所述读出放大电路包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其中，所述第一NMOS管的控制端耦接所述第一节点，所述第二NMOS管的控制端耦接所述第二节点，所述第一NMOS管的源端和所述第二NMOS管的源端均与第二控制节点耦接，所述第一NMOS管的漏端和所述第一PMOS管的漏端均与第三节点耦接，所述第二NMOS管的漏端和所述第二PMOS管的漏端均与第四节点耦接，所述第一PMOS管的源端和所述第二PMOS管的源端均与第一控制节点耦接，所述第一PMOS管的控制端耦接所述第四节点，所述第二PMOS管的控制端耦接所述第三节点；所述单端感测放大器被配置为读出并放大所述位线上的电信号。

在一些实施例中，所述参考电容为金属-绝缘体-金属电容。

在一些实施例中，所述参考电容的电容值等于所述位线上的寄生电容的电容值。

在一些实施例中，所述单端感测放大器还包括：第一预充电电路，所述第一预充电电路具有第一端和第二端，所述第一端耦接所述第二节点，所述第二端耦接预充电电压，所述第一预充电电路的控制端接收预充电信号，所述第一预充电电路被配置为对所述参考电容进行预充电。

在一些实施例中，所述单端感测放大器还包括：第三PMOS管，所述第三PMOS管的控制端耦接所述第二节点，所述第三PMOS管的源端和漏端中的一者耦接所述第二控制节点，另一者耦接所述第二节点；第三NMOS管，所述第三NMOS管的控制端耦接所述第二节点，所述第三NMOS管的源端和漏端中的一者耦接所述第一控制节点，另一者耦接所述第二节点。

在一些实施例中，所述单端感测放大器还包括：第四NMOS管和第五NMOS管，所述第四NMOS管的控制端接收隔离信号，所述第四NMOS管的源端和漏端中的一者耦接所述第四节点，另一者耦接所述第五NMOS管的控制端，所述第五NMOS管的源端和漏端中的一者耦接所述第二控制节点，另一者耦接所述第二节点；第四PMOS管和第六NMOS管，所述第六NMOS管的控制端接收所述隔离信号，所述第六NMOS管的源端和漏端中的一者耦接所述第四节点，另一者耦接所述第四PMOS管的控制端，所述第四PMOS管的源端和漏端中的一者耦接所述第一控制节点，另一者耦接所述第二节点。

在一些实施例中，所述单端感测放大器还包括：第二预充电电路，所述第二预充电电路具有第三端和第四端，所述第三端耦接所述第一节点，所述第四端耦接预充电电压，所述第二预充电电路的控制端接收预充电信号，所述第二预充电电路被配置为对所述位线和所述读出放大电路进行预充电；所述读出放大电路还包括：第一隔离晶体管，所述第一隔离晶体管的控制端接收隔离信号，所述第一隔离晶体管的源端和漏端中的一者耦接所述第一节点，另一者耦接所述第四节点；第二隔离晶体管，所述第二隔离晶体管的控制端接收所述隔离信号，所述第二隔离晶体管的源端和漏端中的一者耦接所述第二节点，另一者耦接所述第三节点；第一偏移补偿晶体管，所述第一偏移补偿晶体管的控制端接收偏移补偿信号，所述第一偏移补偿晶体管的源端和漏端中的一者耦接所述第一节点，另一者耦接所述第三节点；第二偏移补偿晶体管，所述第二偏移补偿晶体管的控制端接收所述偏移补偿信号，所述第二偏移补偿晶体管的源端和漏端中的一者耦接所述第二节点，另一者耦接所述第四节点。

在一些实施例中，所述第一控制节点接收第一控制信号，所述第二控制节点接收第二控制信号，所述第一控制信号处于有效状态时的电压为电源电压，所述第二控制信号处于有效状态时的电压为接地电压。

根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括：根据上述任一项所述的单端感测放大器；存储阵列，所述存储阵列包括至少两个边缘子存储阵列和中间子存储阵列，所述中间子存储阵列位于相邻两个所述边缘子存储阵列之间，所述单端感测放大器与所述边缘子存储阵列中的位线耦接。

在一些实施例中，所述边缘子存储阵列中的部分位线与所述单端感测放大器耦接，且所述边缘子存储阵列中的该些位线与所述单端感测放大器一一对应；所述存储器还包括：双端感测放大器，所述双端感测放大器的一端与所述边缘子存储阵列中的剩余位线耦接，所述双端感测放大器的另一端与所述中间子存储阵列中的部分位线耦接。

在一些实施例中，所述存储器为动态随机存取存储器，所述参考电容形成于所述动态随机存取存储器的存储阵列区，且与所述动态随机存取存储器的存储电容相邻。

本公开实施例提供的技术方案至少具有以下优点：

单端感测放大器具有两个节点，即第一节点和第二节点，第一节点与需要进行感测的位线耦接，第二节点与参考电容耦接。可以理解的是，在单端感测放大器对位线上的电信号进行感测时，可以对参考电容进行充电或者放电的操作，即参考电容可以充当参考位线的角色，单端感测放大器可以感测并放大第一节点和第二节点处的电位之差，即感测并放大位线上和参考电容上的电压差，凭借此感测出位线上的逻辑电平值为逻辑电平1还是逻辑电平0。

如此，一方面，利用参考电容的充电或放电功能，对第一节点和第二节点处的电位进行调节，以放大第一节点和第二节点处的电位之差，有利于使得单个位线上的电信号也可以被单端感测放大器读出和放大，以及提高单端感测放大器对位线上的电信号的感测精度；另一方面，位线上的寄生电容大小会影响单端感测放大器读取的位线上的电信号的精度，利用参考电容匹配位线上的寄生电容的充放电能力，即，使得位线上寄生电容对第一节点的影响和参考电容对第二节点的影响相匹配，使得第一节点和第二节点受到的电容的影响相对称，以进一步提高单端感测放大器对位线上的电信号的感测精度。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的单端感测放大器的第一种局部电路图；

图2为本公开一实施例提供的单端感测放大器的第二种局部电路图；

图3为本公开一实施例提供的单端感测放大器的第三种局部电路图；

图4为本公开一实施例提供的单端感测放大器的第四种局部电路图；

图5为本公开一实施例提供的单端感测放大器的第五种局部电路图；

图6为本公开一实施例提供的单端感测放大器的第六种局部电路图；

图7为本公开另一实施例提供的存储器的一种局部俯视结构示意图；

图8为本公开又一实施例提供的存储器的读取控制方法中读取逻辑电平0的一种时序图；

图9为本公开又一实施例提供的存储器的读取控制方法中读取逻辑电平1的一种时序图；

图10为本公开又一实施例提供的存储器的读取控制方法中读取逻辑电平0的另一种时序图；

图11为本公开又一实施例提供的存储器的读取控制方法中读取逻辑电平1的另一种时序图。

具体实施方式

由背景技术可知，单个位线上的电信号也需要被感测放大器感测。

本公开实施提供一种单端感测放大器以及存储器，单端感测放大器中，一方面，利用参考电容的充电或放电功能，对第一节点和第二节点处的电位进行调节，以放大第一节点和第二节点处的电位之差，有利于使得单个位线上的电信号也可以被单端感测放大器读出和放大，以及提高单端感测放大器对位线上的电信号的感测精度；另一方面，位线上的寄生电容大小会影响单端感测放大器读取的位线上的电信号的精度，利用参考电容匹配位线上的寄生电容的充放电能力，即，使得位线上寄生电容对第一节点的影响和参考电容对第二节点的影响相匹配，使得第一节点和第二节点受到的电容的影响相对称，以进一步提高单端感测放大器对位线上的电信号的感测精度。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

本公开一实施例提供一种单端感测放大器，以下将结合附图对本公开一实施例提供的单端感测放大器进行详细说明。图1为本公开一实施例提供的单端感测放大器的第一种局部电路图；图2为本公开一实施例提供的单端感测放大器的第二种局部电路图；图3为本公开一实施例提供的单端感测放大器的第三种局部电路图；图4为本公开一实施例提供的单端感测放大器的第四种局部电路图；图5为本公开一实施例提供的单端感测放大器的第五种局部电路图；图6为本公开一实施例提供的单端感测放大器的第六种局部电路图

参考图1至图6，单端感测放大器100包括：与位线101耦接的第一节点net1；参考电容102和第二节点net2，参考电容102的一端耦接第二节点net2，参考电容102的另一端耦接地端GND，参考电容102被配置为，匹配位线101上的寄生电容对单端感测放大器100的影响；读出放大电路103，读出放大电路103包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2，其中，第一NMOS管MN1的控制端耦接第一节点net1，第二NMOS管MN2的控制端耦接第二节点net2，第一NMOS管MN1的源端和第二NMOS管MN2的源端均与第二控制节点net6耦接，第一NMOS管MN1的漏端和第一PMOS管MP1的漏端均与第三节点net3耦接，第二NMOS管MN2的漏端和第二PMOS管MP2的漏端均与第四节点net4耦接，第一PMOS管MP1的源端和第二PMOS管MP2的源端均与第一控制节点net5耦接，第一PMOS管MP1的控制端耦接第四节点net4，第二PMOS管MP2的控制端耦接第三节点net3；单端感测放大器100被配置为读出并放大位线101上的电信号。

可以理解的是，位线101上的寄生电容会影响单端感测放大器100读取的位线101上的电信号的精度，如果单端感测放大器100仅第一节点net1处受到位线101上的寄生电容的影响，而第二节点net2处没有受到相应的电容的影响，会使得单端感测放大器100中第一节点net1和第二节点net2处的受到的电容的影响不一致，从而影响单端感测放大器100对第一节点net1和第二节点net2处电位之差的感测，例如，在第一节点net1和第二节点net2处电位之差较小，但位线101上的电信号表征的应该是逻辑电平1时，易使得本应感测出位线101上的逻辑电平值为逻辑电平1的情形感测出的是逻辑电平0。

在该种情形下，本公开一实施例中，设计单端感测放大器100中的第一节点net1与位线101耦接的同时，设计第二节点net2与参考电容102耦接，利用参考电容102匹配位线101上的寄生电容对单端感测放大器100的影响，即，使得位线101上寄生电容对第一节点net1的影响和参考电容102对第二节点net2的影响相匹配，使得第一节点net1和第二节点net2受到的寄生电容的影响相对称，以进一步提高单端感测放大器100对位线101上的电信号的感测精度，避免单端感测放大器100对位线101上的电信号的读出错误。

需要说明的是，理想状态下，参考电容102匹配位线101上的寄生电容对单端感测放大器100的影响指的是，参考电容102的电容值等于位线101上的寄生电容的电容值。实际应用中，由于制备工艺的误差等原因，参考电容102的电容值与位线101上的寄生电容的电容值的比值可以为0.9~1.1，即，使得位线101上寄生电容对第一节点net1的影响和参考电容102对第二节点net2的影响基本一致，也表征参考电容102匹配位线101上的寄生电容对单端感测放大器100的影响。

以下将结合附图对本公开实施例进行更为详细的说明。

在一些实施例中，第一控制节点net5接收第一控制信号PCS，第二控制节点net6接收第二控制信号NCS，第一控制信号PCS处于有效状态时的电压为电源电压，第二控制信号NCS处于有效状态时的电压为接地电压。

在一些实施例中，参考电容102可以为金属-绝缘体-金属电容。可以理解的是，MIM（金属-绝缘体-金属，metal-insulator-metal）电容的制作工艺简单，而且从单端感测放大器100的制备角度而言，制备MIM电容和读出放大电路103的制备工艺相兼容，所需材料也相兼容，从而有利于降低单端感测放大器100的制备成本。

在一些实施例中，参考图2至图6，单端感测放大器100还可以包括：第一预充电电路104，第一预充电电路104具有第一端114和第二端124，第一端114耦接第二节点net2，第二端124耦接预充电电压Vpre，第一预充电电路104的控制端接收预充电信号Pre，第一预充电电路104被配置为对参考电容102进行预充电。

可以理解的是，单端感测放大器100在对位线101上的电信号进行读出和放大的步骤中，会对单端感测放大器100中的各个节点进行预充电操作，然而，需要进行预充电操作的节点较多时，会存在预充电操作所耗费的周期较长的问题，因而在参考电容102处设置第一预充电电路104，通过第一预充电电路104对第二节点net2，即参考电容102进行预充电，有利于缩短第二节点net2处被预充电所需经历的时间，从而有利于降低单端感测放大器100整体进行预充电操作所耗费的周期。

在一些实施例中，继续参考图2至图6，第一预充电电路104包括第七NMOS管MN7，第七NMOS管MN7的控制端接收预充电信号Pre，第七NMOS管MN7的源端和漏端中的一者耦接第二节点net2，另一者接收预充电电压Vpre。

在预充电信号Pre处于有效状态时，第七NMOS管MN7基于预充电电压Vpre对第二节点net2，即参考电容102进行预充电，使得第二节点net2处的电压为预充电电压Vpre。需要说明的是，预充电信号Pre处于有效状态即预充电信号Pre为高电平。

在一些实施例中，参考图2至图6，单端感测放大器100还可以包括：第二预充电电路105，第二预充电电路105具有第三端115和第四端125，第三端115耦接第一节点net1，第四端125耦接预充电电压Vpre，第二预充电电路105的控制端接收预充电信号Pre，第二预充电电路105被配置为对位线101和读出放大电路103进行预充电。如此，使得在预充电阶段，位线101上的电压以及读出放大电路103中各个节点处的电压均为预充电电压Vpre。

在一些实施例中，继续参考图2至图6，第二预充电电路105包括第八NMOS管MN8，第八NMOS管MN8的控制端接收预充电信号Pre，第八NMOS管MN8的源端和漏端中的一者耦接第一节点net1，另一者接收预充电电压Vpre。

在预充电信号Pre处于有效状态时，第八NMOS管MN8基于预充电电压Vpre对第一节点net1以及读出放大电路103中各个节点进行预充电。

在一些实施例中，参考图3至图6，读出放大电路103还可以包括：第一隔离晶体管113，第一隔离晶体管113的控制端接收隔离信号iso，第一隔离晶体管113的源端和漏端中的一者耦接第一节点net1，另一者耦接第四节点net4；第二隔离晶体管123，第二隔离晶体管123的控制端接收隔离信号iso，第二隔离晶体管123的源端和漏端中的一者耦接第二节点net2，另一者耦接第三节点net3。

可以理解的是，第一隔离晶体管113的控制端可以基于处于有效状态的隔离信号iso导通，使得第一节点net1和第四节点net4耦接，即第一节点net1处的电位和第四节点net4处的电位逐渐趋于一致；第二隔离晶体管123的控制端可以基于处于有效状态的隔离信号iso导通，使得第二节点net2和第三节点net3耦接，即第二节点net2和处的电位和第三节点net3处的电位逐渐趋于一致。

在一个例子中，继续参考图3至图6，第一隔离晶体管113可以为第九NMOS管MN9，第二隔离晶体管123可以为第十NMOS管MN10。

在一些实施例中，参考图3至图6，读出放大电路103还可以包括：第一偏移补偿晶体管133，第一偏移补偿晶体管133的控制端接收偏移补偿信号Oc，第一偏移补偿晶体管133的源端和漏端中的一者耦接第一节点net1，另一者耦接第三节点net3；第二偏移补偿晶体管143，第二偏移补偿晶体管143的控制端接收偏移补偿信号Oc，第二偏移补偿晶体管143的源端和漏端中的一者耦接第二节点net2，另一者耦接第四节点net4。

可以理解的是，第一偏移补偿晶体管133的控制端可以基于处于有效状态的偏移补偿信号Oc导通，使得第一节点net1和第三节点net3耦接，即第一节点net1处的电位和第三节点net3处的电位逐渐趋于一致；第二偏移补偿晶体管143的控制端可以基于处于有效状态的偏移补偿信号Oc导通，使得第二节点net2和第四节点net4耦接，即第二节点net2和处的电位和第四节点net4处的电位逐渐趋于一致。

在一个例子中，继续参考图3至图6，第一偏移补偿晶体管133可以为第十一NMOS管MN11，第二偏移补偿晶体管143可以为第十二NMOS管MN12。

在一些实施例中，第二预充电电路105被配置为对位线101和读出放大电路103进行预充电指的是，在预充电阶段，预充电信号Pre、偏移补偿信号Oc和隔离信号iso均处于有效状态，使得第一节点net1、第二节点net2、第三节点net3、第四节点net4、第一控制节点net5和第二控制节点net6处的电压均趋近于预充电电压Vpre，以对位线101和读出放大电路103进行预充电。

除上述第一预充电电路104和第二预充电电路105之外，关于对单个位线101上的电信号进行感测和放大的单端感测放大器100至少还包括以下四种实施例：

在一些实施例中，参考图3，除读出放大电路103之外，单端感测放大器100仅包括参考电容102。

在另一些实施例中，参考图4，除读出放大电路103和参考电容102之外，单端感测放大器100还可以包括：第三PMOS管MP3，第三PMOS管MP3的控制端耦接第二节点net2，第三PMOS管MP3的源端和漏端中的一者耦接第二控制节点net6，另一者耦接第二节点net2；第三NMOS管MN3，第三NMOS管MN3的控制端耦接第二节点net2，第三NMOS管MN3的源端和漏端中的一者耦接第一控制节点net5，另一者耦接第二节点net2。

需要说明的是，为了图示的清晰性，图4中以第三PMOS管MP3的源端和漏端中的一者接收第二控制信号NCS，代表其耦接第二控制节点net6，以第三NMOS管MN3的源端和漏端中的一者接收第一控制信号PCS，代表其耦接第一控制节点net5。

可以理解的是，若位线101上需要读出的是逻辑电平1，位线101和与其对应的存储着逻辑电平1的存储单元先进行电荷共享，然后在单端感测放大器100对位线101上的电信号进行读取的阶段，第二节点net2处的电位被逐渐下拉，第三PMOS管MP3基于此阶段第二节点net2处的电位逐渐导通，即第三PMOS管MP3的导通程度逐渐增大，使得参考电容102耦接至第二控制节点net6，即通过逐渐导通的第三PMOS管MP3辅助参考电容102进行放电，以提高第二节点net2处的电位被拉低的速度，从而有利于在增大第一节点net1和第二节点net2处的电位之差的同时，提高单端感测放大器100读取与位线101对应的存储单元中逻辑电平1的速度，以及提高单端感测放大器100对位线101上的电信号的感测精度。此时，第三NMOS管MN3基于此阶段第二节点net2处的电位逐渐关断，即第三NMOS管MN3的导通程度逐渐减小至处于关断状态。

若位线101上需要读出的是逻辑电平0，位线101和与其对应的存储着逻辑电平0的存储单元先进行电荷共享，然后在单端感测放大器100在对位线101上的电信号进行读取的阶段，第二节点net2处的电位被逐渐上拉，第三NMOS管MN3基于此此阶段第二节点net2处的电位逐渐导通，即第三NMOS管MN3的导通程度逐渐增大，使得参考电容102耦接至第一控制节点net5，即通过逐渐导通的第三NMOS管MN3辅助参考电容102进行充电，以提高第二节点net2处的电位被拉高的速度，从而有利于在增大第一节点net1和第二节点net2处的电位之差的同时，提高单端感测放大器100读取与位线101对应的存储单元中逻辑电平0的速度，以及提高单端感测放大器100对位线101上的电信号的感测精度。此时，第三PMOS管MP3基于此阶段第二节点net2处的电位逐渐关断，即第三PMOS管MP3的导通程度逐渐减小至处于关断状态。

在一些实施例中，第三NMOS管MN3的阈值电压的绝对值约为预充电电压Vpre，如此，有利于保证第三NMOS管MN3在其控制端处的电位被上拉的初始阶段就开始逐渐导通，在其控制端处的电位被下拉的初始阶段就开始逐渐关断；第三PMOS管MP3的阈值电压的绝对值约为预充电电压Vpre，如此，有利于保证第三PMOS管MP3在其控制端处的电位被下拉的初始阶段就开始逐渐导通，在其控制端处的电位被上拉的初始阶段就开始逐渐关断。

在一些实施例中，预充电电压Vpre约为电源电压的一半。

在又一些实施例中，参考图5，除读出放大电路103和参考电容102之外，单端感测放大器100还可以包括：第四NMOS管MN4和第五NMOS管MN5，第四NMOS管MN4的控制端接收隔离信号iso，第四NMOS管MN4的源端和漏端中的一者耦接第四节点net4，另一者耦接第五NMOS管MN5的控制端，第五NMOS管MN5的源端和漏端中的一者耦接第二控制节点net6，另一者耦接第二节点net2；第四PMOS管MP4和第六NMOS管MN6，第六NMOS管MN6的控制端接收隔离信号iso，第六NMOS管MN6的源端和漏端中的一者耦接第四节点net4，另一者耦接第四PMOS管MP4的控制端，第四PMOS管MP4的源端和漏端中的一者耦接第一控制节点net5，另一者耦接第二节点net2。

需要说明的是，为了图示的清晰性，图5中以第五NMOS管MN5的源端和漏端中的一者接收第二控制信号NCS，代表其耦接第二控制节点net6，以第四PMOS管MP4的源端和漏端中的一者接收第一控制信号PCS，代表其耦接第一控制节点net5。

可以理解的是，若位线101上需要读出的是逻辑电平1，单端感测放大器100在对位线101上的电信号进行读取的阶段，第二节点net2处的电位被逐渐下拉，第四节点net4处的电位被逐渐上拉，且隔离信号iso处于有效状态，第四NMOS管MN4基于处于有效状态的隔离信号iso导通，使得第四节点net4与第五NMOS管MN5的控制端耦接，则第五NMOS管MN5的控制端处的电位随第四节点net4处的电位一样被逐渐上拉，基于此第五NMOS管MN5逐渐导通，即第五NMOS管MN5的导通程度逐渐增大。

如此，一方面，使得参考电容102耦接至第二控制节点net6，即通过逐渐导通的第五NMOS管MN5辅助参考电容102进行放电，以提高第二节点net2处的电位被拉低的速度，从而有利于在增大第一节点net1和第二节点net2处的电位之差的同时，提高单端感测放大器100读取与位线101对应的存储单元中逻辑电平1的速度，以及提高单端感测放大器100对位线101上的电信号的感测精度；另一方面，第五NMOS管MN5逐渐导通时，第五NMOS管MN5的源端和漏端处的电位分别与此阶段的第二节点net2和第二控制节点net6处的电位趋于一致，则第五NMOS管MN5的源端和漏端处的电位被逐渐下拉，有利于保证第五NMOS管MN5的控制端与源端之间的电压差较大，且保证第五NMOS管MN5的源端和漏端之间的电压差较小，例如为0，使得第五NMOS管MN5工作在饱和区，从而有利于通过逐渐导通的第五NMOS管MN5加速参考电容102的放电过程，进一步保证第一节点net1和第二节点net2处的电位之差较大。

此时，第六NMOS管MN6基于处于有效状态的隔离信号iso导通，使得第四节点net4与第四PMOS管MP4的控制端耦接，则第六NMOS管MN6的控制端处的电位随第四节点net4处的电位一样被逐渐上拉，基于此第四PMOS管MP4逐渐关断，即第四PMOS管MP4的导通程度逐渐减小至处于关断状态。

若位线101需要读出的是逻辑电平0，单端感测放大器100在对位线101上的电信号进行读取的阶段，第二节点net2处的电位被逐渐上拉，第四节点net4处的电位被逐渐下拉，且隔离信号iso处于有效状态，第六NMOS管MN6基于处于有效状态的隔离信号iso导通，使得第四节点net4与第四PMOS管MP4的控制端耦接，则第四PMOS管MP4的控制端处的电位随第四节点net4处的电位一样被逐渐下拉，基于此第四PMOS管MP4逐渐导通，即第四PMOS管MP4的导通程度逐渐增大。

如此，一方面，使得参考电容102耦接至第一控制节点net5，即通过逐渐导通的第四PMOS管MP4辅助参考电容102进行充电，以提高第二节点net2处的电位被拉高的速度，从而在有利于增大第一节点net1和第二节点net2处的电位之差的同时，提高单端感测放大器100读取与位线101对应的存储单元中逻辑电平0的速度，以及提高单端感测放大器100对位线101上的电信号的感测精度；另一方面，第四PMOS管MP4逐渐导通时，第四PMOS管MP4的源端和漏端处的电位分别与此阶段的第二节点net2和第一控制节点net5处的电位趋于一致，则第四PMOS管MP4的源端和漏端处的电位被逐渐上拉，有利于保证第四PMOS管MP4的控制端与源端之间的电压差较大，且保证第四PMOS管MP4的源端和漏端之间的电压差较小，例如为0，使得第四PMOS管MP4工作在饱和区，从而有利于通过逐渐导通的第四PMOS管MP4加速参考电容102的充电过程，进一步保证第一节点net1和第二节点net2处的电位之差较大。

此时，第四NMOS管MN4基于处于有效状态的隔离信号iso导通，使得第四节点net4与第五NMOS管MN5的控制端耦接，则第五NMOS管MN5的控制端处的电位随第四节点net4处的电位一样被逐渐下拉，基于此第五NMOS管MN5逐渐关断，即第五NMOS管MN5的导通程度逐渐减小至处于关断状态。

需要说明的是，在第四节点net4和第五NMOS管MN5之间设置第四NMOS管MN4，在第四节点net4和第四PMOS管MP4之间设置第六NMOS管MN6，使得第四NMOS管MN4在单端感测放大器100中产生的寄生电容影响与第六NMOS管MN6在单端感测放大器100中产生的寄生电容影响匹配，有利于进一步提高单端感测放大器100对位线101上的电信号的感测精度。而且，第四NMOS管MN4和第六NMOS管MN6对称设置，有利于提高单端感测放大器100整体的对称性。

在一些实施例中，第五NMOS管MN5的阈值电压的绝对值约为预充电电压Vpre，如此，有利于保证第五NMOS管MN5在其控制端处的电位被上拉的初始阶段就开始逐渐导通，在其控制端处的电位被下拉的初始阶段就开始逐渐关断；第四PMOS管MP4的阈值电压的绝对值约为预充电电压Vpre，如此，有利于保证第四PMOS管MP4在其控制端处的电位被下拉的初始阶段就开始逐渐导通，在其控制端处的电位被上拉的初始阶段就开始逐渐关断。

在一些实施例中，第四NMOS管MN4的阈值电压的绝对值约为预充电电压Vpre，第六NMOS管MN6的阈值电压的绝对值约为预充电电压Vpre。

在再一些实施例中，参考图6，除读出放大电路103和参考电容102之外，单端感测放大器100还可以包括：第四NMOS管MN4和第五NMOS管MN5，第四NMOS管MN4的控制端接收隔离信号iso，第四NMOS管MN4的源端和漏端中的一者耦接第四节点net4，另一者耦接第五NMOS管MN5的控制端，第五NMOS管MN5的源端和漏端中的一者耦接第二控制节点net6，另一者耦接第二节点net2；第四PMOS管MP4的控制端与第五NMOS管MN5的控制端耦接，第四PMOS管MP4的源端和漏端中的一者耦接第一控制节点net5，另一者耦接第二节点net2。

需要说明的是，为了图示的清晰性，图6中以第五NMOS管MN5的源端和漏端中的一者接收第二控制信号NCS，代表其耦接第二控制节点net6，以第四PMOS管MP4的源端和漏端中的一者接收第一控制信号PCS，代表其耦接第一控制节点net5。可以理解的是，图6中第五NMOS管MN5和第四PMOS管MP4的功能与图5中第五NMOS管MN5和第四PMOS管MP4的功能一样，在此不做赘述。此外，图6中，通过同一NMOS管，即第四NMOS管MN4控制第五NMOS管MN5和第四PMOS管MP4两者的控制端，有利于降低单端感测放大器100整体的布局面积。

需要说明的是，除第二控制信号NCS之外，各种信号处于有效状态时的电平值为第一电平值，信号处于无效状态时的电平值为第二电平值，第一电平值大于第二电平值。例如，信号处于有效状态时表现为高电平，信号处于无效状态时表现为低电平。上述关于高电平以及低电平的描述中，高电平可以为大于或等于电源电压的电平值，低电平可以为小于或等于接地电压的电平值。而且，高电平和低电平是相对而言的，高电平和低电平所包含的具体电平值范围可以根据具体器件确定，例如，对于NMOS管而言，高电平指的是能够使该NMOS管导通的栅极电压的电平值范围，低电平指的是能够使该NMOS管关断的栅极电压的电平值范围；对于PMOS管而言，低电平指的是能够使该PMOS管导通的栅极电压的电平值范围，高电平指的是能够使该PMOS管关断的栅极电压的电平值范围。此外，高电平可以是前述描述中的逻辑电平1，低电平可以是前述描述中的逻辑电平0。此外，第二控制信号NCS处于有效状态时的电平值为第二电平值，信号处于无效状态时的电平值为第一电平值，第一电平值大于第二电平值。

综上所述，利用参考电容102的充电或放电功能，对第一节点net1和第二节点net2处的电位进行调节，以放大第一节点net1和第二节点net2处的电位之差，有利于使得单个位线101上的电信号也可以被单端感测放大器100读出和放大，以及提高单端感测放大器100对位线101上的电信号的感测精度；此外，利用参考电容102匹配位线101上的寄生电容对单端感测放大器100的影响，即，使得位线101上寄生电容对第一节点net1的影响和参考电容102对第二节点net2的影响相匹配，使得第一节点net1和第二节点net2受到的寄生电容的影响相对称，以进一步提高单端感测放大器100对位线101上的电信号的感测精度。

本公开另一实施例还提供一种存储器，包括如本公开一实施例提供的单端感测放大器。图7为本公开另一实施例提供的存储器的一种局部俯视结构示意图。需要说明的是，与前述实施例相同或相应的地方，在此不作赘述。

参考图7，存储器包括：单端感测放大器100；存储阵列106，存储阵列106包括至少两个边缘子存储阵列116和中间子存储阵列126，中间子存储阵列126位于相邻两个边缘子存储阵列116之间，单端感测放大器100与边缘子存储阵列116中的位线101a耦接。

需要说明的是，图7中以三个虚线框分别框出两个边缘子存储阵列116和一个中间子存储阵列126所属的区域，以三个虚线框中的三个不同的矩形块分别示意出各个存储子阵列中存储单元所属的区域，且采用不同的填充方式绘制中间子存储阵列126中的存储单元区域和边缘子存储阵列116中的存储单元区域。可以理解的是，无论是边缘子存储阵列116还是中间子存储阵列126中，字线108和位线相交处均对应有一个存储单元。此处的位线包括：边缘子存储阵列116中的位线101以及中间子存储阵列126中的位线126a。

此外，图7中仅是示意出位于两个边缘子存储阵列116之间的一个中间子存储阵列126，实际应用中，位于两个边缘子存储阵列116之间的中间子存储阵列126的数量可以为多个，例如2、3、8或10个等，本公开另一实施例对中间子存储阵列126的数量不做限制。

在一些实施例中，每一存储单元中包括以一个晶体管和一个存储电容，该晶体管的控制端与字线108耦接，晶体管的源端和漏端中的一者与存储电容的一端耦接，晶体管的源端和漏端中的另一者与位线101耦接，存储电容的另一端与地端耦接。

可以理解的是，无需参考位线，利用单端感测放大器100即可读出边缘子存储阵列116中的部分位线101a上的电信号，避免边缘子存储阵列116中的部分位线101a无法投入正常的使用，从而避免与该部分位线101a对应的存储单元被浪费，有利于提高对存储器中存储单元的利用率。

需要说明的是，边缘子存储阵列116中的部分位线101a指的是，不会耦接至与边缘子存储阵列116相邻的中间子存储阵列126上的位线101。

在一些实施例中，继续参考图7，边缘子存储阵列116中的部分位线101a与单端感测放大器100耦接，且边缘子存储阵列116中的该些位线101a与单端感测放大器100一一对应；存储器还可以包括：双端感测放大器107，双端感测放大器107的一端与边缘子存储阵列116中的剩余位线101b耦接，双端感测放大器107的另一端与中间子存储阵列126中的部分位线126a耦接。

可以理解的是，边缘子存储阵列116中的剩余位线101b通过双端感测放大器107耦接至中间子存储阵列126，对于与同一双端感测放大器107耦接的边缘子存储阵列116中的位线101b和中间子存储阵列126中的位线126a，双端感测放大器107可以读取两者中的任意一者上的电信号，将两者中的另一者作为参考位线。

在一些实施例中，存储器为动态随机存取存储器，参考电容102可以位于动态随机存取存储器的存储阵列区，且与动态随机存取存储器的存储电容相邻。可以理解的是，在存储器中，参考电容102和存储电容为同层结构，参考电容102和存储电容可以通过同一制备工艺制备而成。

在另一些实施例中，参考电容102也可以为MIM电容，则在存储器中，参考电容102存储电容位于不同层。

在一些实施例中，存储器还可以包括：字线驱动器SWD，与子存储阵列一一对应，且用于驱动子存储阵列中的字线108。其中，子存储阵列包括边缘子存储阵列116和中间子存储阵列126。

在一些实施例中，存储器可以为DDR存储器，例如为DDR4存储器、DDR5存储器、DDR6存储器、LPDDR4存储器、LPDDR5存储器或者LPDDR6存储器。

需要说明的是，图7中以不同类型的线条示意出边缘子存储阵列116中与单端感测放大器100耦接的位线101a、边缘子存储阵列116中与双端感测放大器107耦接的位线101b、中间子存储阵列126中的位线126a、以及字线108。此外，图7中以一边缘子存储阵列116中包括4条位线101a、4条位线101b以及4条字线108为示例，以一中间子存储阵列126中包括8条位线126a以及4条字线108为示例，实际应用中，对边缘子存储阵列116和中间子存储阵列126中包含的位线和字线的数量均不做限制。

综上所述，存储器中可以通过单端感测放大器100对边缘子存储阵列116中的单个位线101a上的电信号进行读出和放大，有利于保证对单个位线101a上的电信号的感测精度较高。此外，利用单端感测放大器100即可读出边缘子存储阵列116中的部分位线101a上的电信号，避免边缘子存储阵列116中的部分位线101a无法投入正常的使用，从而避免与该部分位线101a对应的存储单元被浪费，有利于提高对存储器中存储单元的利用率。

本公开又一实施例还提供一种存储器的读取控制方法，用于读取上述存储器中存储单元中存储的数据。需要说明的是，与前述实施例相同或相应的地方，在此不作赘述。

图8为本公开又一实施例提供的存储器的读取控制方法中读取逻辑电平0的一种时序图；图9为本公开又一实施例提供的存储器的读取控制方法中读取逻辑电平1的一种时序图；图10为本公开又一实施例提供的存储器的读取控制方法中读取逻辑电平0的另一种时序图；图11为本公开又一实施例提供的存储器的读取控制方法中读取逻辑电平1的另一种时序图。

参考图8至图11，存储器的读取控制方法依次包括预充电阶段I、偏移补偿阶段II、电荷共享阶段III、预读出阶段IV和读出阶段V。

在一些实施例中，结合图3、图8和图9对存储器的读取控制方法的工作原理进行详细说明。

参考图8或图9，在预充电阶段I，提供处于有效状态的预充电信号Pre、偏移补偿信号Oc、隔离信号iso，以对单端感测放大器100进行预充电。该阶段中，不向第一控制节点net5提供处于有效状态的第一控制信号PCS，不向第二控制节点net6提供处于有效状态的第二控制信号NCS。

需要说明的是，除第二控制信号NCS之外，各种信号处于有效状态时的电平值为第一电平值，信号处于无效状态时的电平值为第二电平值，第一电平值大于第二电平值。例如，信号处于有效状态时表现为高电平，信号处于无效状态时表现为低电平。为了便于描述，后续对各种信号的有效状态均表述为高电平。

结合参考图3、图8和图9，基于处于高电平的预充电信号Pre，第七NMOS管MN7和第八NMOS管MN8导通，使得第一节点net1和第二节点net2处的电压接近于预充电电压Vpre，且基于处于高电平的隔离信号iso，第九NMOS管MN9和第十NMOS管MN10导通，基于处于高电平的偏移补偿信号Oc，第十一NMOS管MN11和第十二NMOS管MN12导通，使得第三节点net3、第四节点net4、第一控制节点net5和第二控制节点net6处的电压接近于预充电电压Vpre。

参考图8或图9，在偏移补偿阶段II，提供处于有效状态的偏移补偿信号Oc，提供处于无效状态的预充电信号Pre和处于无效状态的隔离信号iso，向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，以对单端感测放大器100进行偏移补偿。

在一些实施例中，第一控制信号PCS处于有效状态时的电压为电源电压，第二控制信号NCS处于有效状态时的电压为接地电压。

结合参考图3、图8和图9，基于处于低电平的预充电信号Pre，第七NMOS管MN7和第八NMOS管MN8处于关断状态，基于处于低电平的隔离信号iso，第九NMOS管MN9和第十NMOS管MN10处于关断状态，基于处于高电平的偏移补偿信号Oc，第十一NMOS管MN11和第十二NMOS管MN12导通，使得第一节点net1通过导通的第十一NMOS管MN11与第三节点net3耦接，第二节点net2通过导通的第十二NMOS管MN12与第四节点net4耦接，即第一节点net1处的电位接近于第三节点net3处的电位，第二节点net2处的电位接近于第四节点net4处的电位。

可以理解的是，在读出放大电路103中，例如，由于制造工艺、温度等的变化，第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2彼此可以具有不同的阈值电压。在这种情况下，读出放大电路103可能由于第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2的阈值电压之间的差异而导致偏移噪声。

无论位线101上需要读出的是逻辑电平0还是逻辑电平1，由于读出放大电路103自身器件性能的影响，第三节点nte3和第四节点net4处的电位均有不同幅度的下将，例如，参考图8或图9，第三节点nte3处的电位的下降幅度低于第四节点net4处的电位的下降幅度，使得第一节点net1和第二节点net2处的电位具有一定的电压差，这样的电压差可以解释为由于偏移噪声引起的偏移电压，这意味着读出放大电路103的偏移噪声可以通过使第一节点net1和第二节点net2处的电位差具有与偏移电压相当的差异来消除。

参考图8或图9，在电荷共享阶段III，提供处于有效状态的字线信号WL和隔离信号iso，实现与单端感测放大器100对应的位线101耦接的存储单元的电荷与位线101的电荷共享。

需要说明的是，在电荷共享阶段III，还提供处于无效状态的预充电信号Pre和偏移补偿信号Oc，以及不向第一控制节点net5提供处于有效状态的第一控制信号PCS，不向第二控制节点net6提供处于有效状态的第二控制信号NCS，且在预充电阶段I和偏移补偿阶段II，字线信号WL一直处于无效状态。

结合参考图3、图8和图9，基于处于低电平的预充电信号Pre，第七NMOS管MN7和第八NMOS管MN8处于关断状态，基于处于低电平的偏移补偿信号Oc，第十一NMOS管MN11和第十二NMOS管MN12处于关断状态，基于处于高电平的隔离信号iso，第九NMOS管MN9和第十NMOS管MN10导通，使得第一节点net1通过导通的第九NMOS管MN9与第四节点net4耦接，第二节点net2通过导通的第十NMOS管MN10与第三节点net3耦接，即第一节点net1处的电位接近于第四节点net4处的电位，第二节点net2处的电位接近于第三节点net3处的电位。而且，基于处于有效状态的字线信号WL，位线101和与其对应的存储单元中的存储电容耦接，即，使得位线101上的电荷与存储电容上的电荷共享。

结合参考图3和图8，若位线101上需要读出的是逻辑电平0，位线101上的电压高于与其耦接的存储单元中存储电容上的电压，存储电容处于充电状态，从而下拉位线101，即第一节点net1上的电位，使得第四节点net4上的电位被下拉，第二节点net2和第三节点net3上的电位基本不变。

结合参考图3和图9，若位线101上需要读出的逻辑电平1，位线101上的电压低于与其耦接的存储单元中存储电容上的电压，存储电容处于放电状态，从而上拉位线101，即第一节点net1上的电位，使得第四节点net4上的电位被上拉，第二节点net2和第三节点net3上的电位基本不变。

参考图8或图9，在预读出阶段IV，向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，提供处于无效状态的隔离信号iso，提供处于无效状态的预充电信号Pre，保持字线信号WL处于有效状态，凭借读出放大电路103对第一节点net1、第二节点net2、第三节点net3和第四节点net4处的电位进行调节。

结合参考图3、图8和图9，基于处于低电平的预充电信号Pre，第七NMOS管MN7和第八NMOS管MN8处于关断状态，基于处于低电平的偏移补偿信号Oc，第十一NMOS管MN11和第十二NMOS管MN12处于关断状态，基于处于低电平的隔离信号iso，第九NMOS管MN9和第十NMOS管MN10处于关断状态，使得第一节点net1仅与第一NMOS管MN1的控制端耦接，第二节点net2仅与第二NMOS管MN2的控制端耦接，第一节点net1、第二节点net2、第三节点net3和第四节点net4四者之间两两断开，使得读出放大电路103基于第一节点net1和第二节点net2处的电位差，通过第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2四者调节第三节点net3和第四节点net4处的电位差。

结合参考图3和图8，若位线101上需要读出的逻辑电平0，在电荷共享阶段II，第一节点net1处的电位已经低于第二节点net2处的电位，使得第四节点net4处的电位已经低于第三节点net3处的电位，第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2四者基于第一节点net1和第二节点net2处的电位差，进一步放大第四节点net4和第三节点net3处的电位差，使得第四节点net4处的电位更低，第三节点net3处的电位更高。

结合图3和图9，若位线101上需要读出的逻辑电平1，在电荷共享阶段II，第一节点net1处的电位已经高于第二节点net2处的电位，使得第四节点net4处的电位已经高于第三节点net3处的电位，第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2四者基于第一节点net1和第二节点net2处的电位差，进一步放大第四节点net4和第三节点net3处的电位差，使得第四节点net4处的电位更高，第三节点net3处的电位更低。

参考图8或图9，在读出阶段IV，提供处于有效状态的隔离信号iso，仍向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，单端感测放大器100继续对第三节点net3的电位和第四节点net4处的电位进行调节。

需要说明的是，在读出阶段IV，还提供处于无效状态的预充电信号Pre和偏移补偿信号Oc，保持字线信号WL处于有效状态。

结合参考图3、图8和图9，基于处于低电平的预充电信号Pre，第七NMOS管MN7和第八NMOS管MN8处于关断状态，基于处于低电平的偏移补偿信号Oc，第十一NMOS管MN11和第十二NMOS管MN12处于关断状态，基于处于高电平的隔离信号iso，第九NMOS管MN9和第十NMOS管MN10导通，使得第一节点net1通过导通的第九NMOS管MN9与第四节点net4耦接，第二节点net2通过导通的第十NMOS管MN10与第三节点net3耦接，使得第一节点net1上的电荷与第四节点net4上的电荷共享，第二节点net2上的电荷与第三节点net3上的电荷共享。而且，基于处于有效状态的字线信号WL，位线101上的电荷继续与存储电容上的电荷共享。

结合参考图3和图8，若位线101上需要读出的逻辑电平0，在预读出阶段IV，已经放大第四节点net4处和第三节点net3处的电位差，但第一节点net1和第二节点net2处的电位差还未放大，因而，在读出阶段IV，由于第一节点net1上的电荷与第四节点net4上的电荷共享，第四节点net4上的电位会短暂地被上拉。然后，由于读出放大电路103在继续下拉第四节点net4处的电位以及上拉第三节点net3处的电位，以增大第四节点net4和第三节点net3处的电位差，直至第一节点net1和第四节点net4处的电位接近于逻辑电平0。而且，在读出阶段IV，由于第二节点net2上的电荷与第三节点net3上的电荷共享，第三节点net3上的电位会短暂地被下拉。然后，由于读出放大电路103在继续下拉第四节点net4处的电位以及上拉第三节点net3处的电位，以增大第四节点net4和第三节点net3处的电位差，直至第二节点net2和第三节点net3处的电位接近于逻辑电平1。如此，实现对第一节点net1和第二节点net2处的电位差的放大，实现单端感测放大器100对位线101上的电信号感测到的是逻辑电平0。

结合参考图3和图9，若位线101上需要读出的逻辑电平1，在预读出阶段IV，已经放大第四节点net4处和第三节点net3处的电位差，但第一节点net1和第二节点net2处的电位差还未放大，因而，在读出阶段IV，由于第一节点net1上的电荷与第四节点net4上的电荷共享，第四节点net4上的电位会短暂地被下拉。然后，由于读出放大电路103在继续上拉第四节点net4处的电位以及下拉第三节点net3处的电位，以增大第四节点net4和第三节点net3处的电位差，直至第一节点net1和第四节点net4处的电位接近于逻辑电平1。而且，在读出阶段IV，由于第二节点net2上的电荷与第三节点net3上的电荷共享，第三节点net3上的电位会短暂地被上拉。然后，由于读出放大电路103在继续上拉第四节点net4处的电位以及下拉第三节点net3处的电位，以增大第四节点net4和第三节点net3处的电位差，直至第二节点net2和第三节点net3处的电位接近于逻辑电平0。如此，实现对第一节点net1和第二节点net2处的电位差的放大，实现单端感测放大器100对位线101上的电信号感测到的是逻辑电平1。

在一些实施例中，在读出阶段IV之后，存储器的读取控制方法还包括恢复阶段VI。

参考图8或图9，在恢复阶段VI，使得预充电信号Pre从无效状态转变为有效状态，偏移补偿信号Oc从无效状态转变为有效状态，保持隔离信号iso处于有效状态，并提供处于无效状态的字线信号WL，使得第一节点net1、第二节点net2、第三节点net3、第四节点net4、第一控制节点net5和第二控制节点net6处的电压接近于预充电电压Vpre，便于下一次的存储器的读取操作。

在另一些实施例中，结合图4、图10和图11对存储器的读取控制方法的工作原理进行详细说明。需要说明的是，与前述实施例相同或相应的地方，在此不做赘述。

参考图4、图10和图11，预充电阶段I、偏移补偿阶段II、电荷共享阶段III、预读出阶段IV和恢复阶段VI中，第三节点net3、第四节点net4、第一控制节点net5和第二控制节点net6处的电位的变化均与前述实施例相同或相应的地方，在此不做赘述。

参考图10或图11，在读出阶段IV，提供处于有效状态的隔离信号iso，仍向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，单端感测放大器100继续对第三节点net3的电位和第四节点net4处的电位进行调节。在读出阶段IV，还提供处于无效状态的预充电信号Pre和偏移补偿信号Oc，保持字线信号WL处于有效状态。

结合参考图4和图10，若位线101上需要读出的逻辑电平0，在预读出阶段IV，已经放大第四节点net4处和第三节点net3处的电位差，但第一节点net1和第二节点net2处的电位差还未放大，因而，在读出阶段IV，由于第一节点net1上的电荷与第四节点net4上的电荷共享，第四节点net4上的电位会短暂地被上拉。然后，由于读出放大电路103在继续下拉第四节点net4处的电位以及上拉第三节点net3处的电位，直至第一节点net1和第四节点net4处的电位接近于逻辑电平0。而且，在读出阶段IV，由于第二节点net2上的电荷与第三节点net3上的电荷共享，第三节点net3上的电位会短暂地被下拉。然后，一方面，由于读出放大电路103在继续下拉第四节点net4处的电位以及上拉第三节点net3处的电位，另一方面，由于第二节点net2处的电荷在与处于放电状态的参考电容102中的电荷进行共享，而且此时由于第三NMOS管MN3逐渐导通，加速参考电容102的充电过程，且使得第二节点net2通过逐渐导通的第三NMOS管MN3与第一控制节点net5耦接，有利于加快第二节点net2和第三节点net3处电位的上拉速度（对比参考图8和图10），直至第二节点net2和第三节点net3处的电位接近于逻辑电平1。如此，实现对第一节点net1和第二节点net2处的电位差的放大，实现单端感测放大器100对位线101上的电信号感测到的是逻辑电平0，以及提高单端感测放大器100对位线101上的电信号的读取速度。

结合参考图4和图11，若位线101上需要读出的逻辑电平1，在预读出阶段IV，已经放大第四节点net4处和第三节点net3处的电位差，但第一节点net1和第二节点net2处的电位差还未放大，因而，在读出阶段IV，由于第一节点net1上的电荷与第四节点net4上的电荷共享。然后，由于读出放大电路103在继续上拉第四节点net4处的电位以及下拉第三节点net3处的电位，直至第一节点net1和第四节点net4处的电位接近于逻辑电平1。而且，在读出阶段IV，由于第二节点net2上的电荷与第三节点net3上的电荷共享，第三节点net3上的电位会短暂地被上拉。然后，一方面，由于读出放大电路103在继续上拉第四节点net4处的电位以及下拉第三节点net3处的电位，另一方面，由于第二节点net2处的电荷在与处于充电状态的参考电容102中的电荷进行共享，而且此时由于第三PMOS管MP3逐渐导通，加速参考电容102的放电过程，且使得第二节点net2通过逐渐导通的第三PMOS管MP3与第二控制节点net6耦接，有利于加快第二节点net2和第三节点net3处电位的下拉速度（对比参考图8和图10），直至第二节点net2和第三节点net3处的电位接近于逻辑电平0。如此，实现对第一节点net1和第二节点net2处的电位差的放大，实现单端感测放大器100对位线101上的电信号感测到的是逻辑电平1，以及提高单端感测放大器100对位线101上的电信号的读取速度。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (9)

1.一种单端感测放大器，其特征在于，包括：

与位线耦接的第一节点；

参考电容和第二节点，所述参考电容的一端耦接所述第二节点，所述参考电容的另一端耦接地端，所述参考电容被配置为，匹配所述位线上的寄生电容对所述单端感测放大器的影响；

读出放大电路，所述读出放大电路包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其中，所述第一NMOS管的控制端耦接所述第一节点，所述第二NMOS管的控制端耦接所述第二节点，所述第一NMOS管的源端和所述第二NMOS管的源端均与第二控制节点耦接，所述第一NMOS管的漏端和所述第一PMOS管的漏端均与第三节点耦接，所述第二NMOS管的漏端和所述第二PMOS管的漏端均与第四节点耦接，所述第一PMOS管的源端和所述第二PMOS管的源端均与第一控制节点耦接，所述第一PMOS管的控制端耦接所述第四节点，所述第二PMOS管的控制端耦接所述第三节点；

所述单端感测放大器被配置为读出并放大所述位线上的电信号；

所述单端感测放大器还包括第三PMOS管和第三NMOS管，其中，所述第三PMOS管的控制端耦接所述第二节点，所述第三PMOS管的源端和漏端中的一者耦接所述第二控制节点，另一者耦接所述第二节点，所述第三NMOS管的控制端耦接所述第二节点，所述第三NMOS管的源端和漏端中的一者耦接所述第一控制节点，另一者耦接所述第二节点；

或者，

所述单端感测放大器还包括第四NMOS管、第五NMOS管、第四PMOS管和第六NMOS管，其中，所述第四NMOS管的控制端接收隔离信号，所述第四NMOS管的源端和漏端中的一者耦接所述第四节点，另一者耦接所述第五NMOS管的控制端，所述第五NMOS管的源端和漏端中的一者耦接所述第二控制节点，另一者耦接所述第二节点，所述第六NMOS管的控制端接收所述隔离信号，所述第六NMOS管的源端和漏端中的一者耦接所述第四节点，另一者耦接所述第四PMOS管的控制端，所述第四PMOS管的源端和漏端中的一者耦接所述第一控制节点，另一者耦接所述第二节点。

2.根据权利要求1所述的单端感测放大器，其特征在于，所述参考电容为金属-绝缘体-金属电容。

3.根据权利要求1所述的单端感测放大器，其特征在于，所述参考电容的电容值等于所述位线上的寄生电容的电容值。

4.根据权利要求1所述的单端感测放大器，其特征在于，还包括：第一预充电电路，所述第一预充电电路具有第一端和第二端，所述第一端耦接所述第二节点，所述第二端耦接预充电电压，所述第一预充电电路的控制端接收预充电信号，所述第一预充电电路被配置为对所述参考电容进行预充电。

5.根据权利要求1所述的单端感测放大器，其特征在于，还包括：第二预充电电路，所述第二预充电电路具有第三端和第四端，所述第三端耦接所述第一节点，所述第四端耦接预充电电压，所述第二预充电电路的控制端接收预充电信号，所述第二预充电电路被配置为对所述位线和所述读出放大电路进行预充电；

所述读出放大电路还包括：

第一隔离晶体管，所述第一隔离晶体管的控制端接收隔离信号，所述第一隔离晶体管的源端和漏端中的一者耦接所述第一节点，另一者耦接所述第四节点；

第二隔离晶体管，所述第二隔离晶体管的控制端接收所述隔离信号，所述第二隔离晶体管的源端和漏端中的一者耦接所述第二节点，另一者耦接所述第三节点；

第一偏移补偿晶体管，所述第一偏移补偿晶体管的控制端接收偏移补偿信号，所述第一偏移补偿晶体管的源端和漏端中的一者耦接所述第一节点，另一者耦接所述第三节点；

第二偏移补偿晶体管，所述第二偏移补偿晶体管的控制端接收所述偏移补偿信号，所述第二偏移补偿晶体管的源端和漏端中的一者耦接所述第二节点，另一者耦接所述第四节点。

6.根据权利要求1所述的单端感测放大器，其特征在于，所述第一控制节点接收第一控制信号，所述第二控制节点接收第二控制信号，所述第一控制信号处于有效状态时的电压为电源电压，所述第二控制信号处于有效状态时的电压为接地电压。

7.一种存储器，其特征在于，包括：

根据权利要求1至6中任一项所述的单端感测放大器；

存储阵列，所述存储阵列包括至少两个边缘子存储阵列和中间子存储阵列，所述中间子存储阵列位于相邻两个所述边缘子存储阵列之间，所述单端感测放大器与所述边缘子存储阵列中的位线耦接。

8.根据权利要求7所述的存储器，其特征在于，所述边缘子存储阵列中的部分位线与所述单端感测放大器耦接，且所述边缘子存储阵列中的该些位线与所述单端感测放大器一一对应；所述存储器还包括：

双端感测放大器，所述双端感测放大器的一端与所述边缘子存储阵列中的剩余位线耦接，所述双端感测放大器的另一端与所述中间子存储阵列中的部分位线耦接。

9.根据权利要求7所述的存储器，其特征在于，所述存储器为动态随机存取存储器，所述参考电容位于所述动态随机存取存储器的存储阵列区，且与所述动态随机存取存储器的存储电容相邻。