JPS5935114B2 - 増巾回路 - Google Patents
増巾回路Info
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- JPS5935114B2 JPS5935114B2 JP52029831A JP2983177A JPS5935114B2 JP S5935114 B2 JPS5935114 B2 JP S5935114B2 JP 52029831 A JP52029831 A JP 52029831A JP 2983177 A JP2983177 A JP 2983177A JP S5935114 B2 JPS5935114 B2 JP S5935114B2
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- JP
- Japan
- Prior art keywords
- sense
- transistor
- transistors
- signal
- voltage
- Prior art date
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は増巾回路に関し、特に絶縁ゲート型電界効果ト
ランジスタを用いた記憶回路のセンス増巾回路に関する
ものである。
ランジスタを用いた記憶回路のセンス増巾回路に関する
ものである。
絶縁ゲート型電界効果トランジスタを用いた集積回路は
高密度化が容易であるため大規模集積回路へと発展して
いる。
高密度化が容易であるため大規模集積回路へと発展して
いる。
特に大容量の記憶集積回路は、共通の半導体基体に大容
量のメモリセルを有し、高性能、高信頼の半導体ディバ
イスを実現する。このため好ましいメモリセルは１トラ
ンジスタ型・ランダム・アクセス・メモリ（ＩＴＲ−Ｒ
ＡＭ）と呼ばれるＭＯＳメモリに含まれるようにワード
線とディジット線が交叉するマトリックス交点にスイッ
チング用のトランジスタと情報蓄積用の容量素子を配置
したものである。この１ＴＲ−ＲＡＭは大容量化に伴う
容量素子の容量値の増大を防ぐために、高感度のセンス
増巾回路をディジット線に付加する必要が生じる。かゝ
る従来のセンス回路を用いたＩＴＲ一ＲＡＭの回路例の
一部を第１図に示す。
量のメモリセルを有し、高性能、高信頼の半導体ディバ
イスを実現する。このため好ましいメモリセルは１トラ
ンジスタ型・ランダム・アクセス・メモリ（ＩＴＲ−Ｒ
ＡＭ）と呼ばれるＭＯＳメモリに含まれるようにワード
線とディジット線が交叉するマトリックス交点にスイッ
チング用のトランジスタと情報蓄積用の容量素子を配置
したものである。この１ＴＲ−ＲＡＭは大容量化に伴う
容量素子の容量値の増大を防ぐために、高感度のセンス
増巾回路をディジット線に付加する必要が生じる。かゝ
る従来のセンス回路を用いたＩＴＲ一ＲＡＭの回路例の
一部を第１図に示す。
複数のワード線ｗと複数のディジット線Ｃとが形成する
行列マトリックスの各交点にトランジスタと容量より成
るメモリセルを有する。
行列マトリックスの各交点にトランジスタと容量より成
るメモリセルを有する。
説明の簡易化のために、第１図には２本のワード線Ｗ、
、Ｗ２とセンス回路１０の両側にのびる一対のディジッ
ト線Ｃｌび及びダミーアドレス線Ｒ、、Ｒ２のみを示す
。一方のダミーアドレス信号線Ｒ１は、一方のディジッ
ト線Ｃ’に結合されたメモリセルの情報読出時にダミー
アドレス信号φＲ４で駆動され、ディジット線Ｃに結合
されたダミーセルの情報をそのディジット線Ｃに伝達す
る。即ち、メモリセルのトランジスタＱｓ２はドレイン
及びソースの一方がディジット線Ｃ’に接続され、他方
は容量素子ＣＳ２の一端に結合され、ゲート電極はアド
レス信号φＷ２で駆動される。
、Ｗ２とセンス回路１０の両側にのびる一対のディジッ
ト線Ｃｌび及びダミーアドレス線Ｒ、、Ｒ２のみを示す
。一方のダミーアドレス信号線Ｒ１は、一方のディジッ
ト線Ｃ’に結合されたメモリセルの情報読出時にダミー
アドレス信号φＲ４で駆動され、ディジット線Ｃに結合
されたダミーセルの情報をそのディジット線Ｃに伝達す
る。即ち、メモリセルのトランジスタＱｓ２はドレイン
及びソースの一方がディジット線Ｃ’に接続され、他方
は容量素子ＣＳ２の一端に結合され、ゲート電極はアド
レス信号φＷ２で駆動される。
又、ダミーセルのトランジスタＱＲＩはドレイン・ソー
スの一方がディジット線Ｃに接続され、他方に容量素子
ＣＤ４の一端に結合されゲート電極はダミーアドレス信
号φＲ１で駆動される。トランジスタＱＲＩと容量ＣＤ
Ｉの結合点と基準電源ＶＲとの間には、ゲートにプリチ
ヤージ用信号φＡを印加されたトランジスタＱＤＩが設
けられ、プリチャージ毎に容量ＣＤ４を基準電位にセッ
トする。又、各ディジット線Ｃ３Ｃ’とセンス回路１０
との間にはトランジスタＱＢＩ、ＱＢ２がそれぞれ設け
られ、ディジット線Ｃ、Ｃ’とセンス回路１０のセンス
節点ｎｌ、ｎ２に各トランジスタＱＢ２３ＱＢ２のドレ
イン・ソース領域がそれぞれ結合する。トランジスタＱ
ＢＩ、ＱＢ２は、ゲート電極にタイミング信号φＣが印
加されている。センス回路１０は高電源線ＶＤＤにドレ
インが接続され、ゲートがタイミング信号線φＬに接続
された２個の負荷用トランジスタＱＡｌ，ＱＡ２を有す
る。
スの一方がディジット線Ｃに接続され、他方に容量素子
ＣＤ４の一端に結合されゲート電極はダミーアドレス信
号φＲ１で駆動される。トランジスタＱＲＩと容量ＣＤ
Ｉの結合点と基準電源ＶＲとの間には、ゲートにプリチ
ヤージ用信号φＡを印加されたトランジスタＱＤＩが設
けられ、プリチャージ毎に容量ＣＤ４を基準電位にセッ
トする。又、各ディジット線Ｃ３Ｃ’とセンス回路１０
との間にはトランジスタＱＢＩ、ＱＢ２がそれぞれ設け
られ、ディジット線Ｃ、Ｃ’とセンス回路１０のセンス
節点ｎｌ、ｎ２に各トランジスタＱＢ２３ＱＢ２のドレ
イン・ソース領域がそれぞれ結合する。トランジスタＱ
ＢＩ、ＱＢ２は、ゲート電極にタイミング信号φＣが印
加されている。センス回路１０は高電源線ＶＤＤにドレ
インが接続され、ゲートがタイミング信号線φＬに接続
された２個の負荷用トランジスタＱＡｌ，ＱＡ２を有す
る。
このトランジスタのソースはそれぞれ第１のセンス節点
ｎ１および第２のセンス節点Ｎ２に接続される。第１の
センス節点ｎ１には、センストランジスタＱＡ３のドレ
インおよび第２のセンストランジスタＱＡ４のゲートが
接続されている。同様に第２のセンス節点Ｎ２には、第
２のセンストランジスタＱＡ４のドレインおよび第１の
センストランジスタＱＡ３のゲートが接続されている。
センストランジスタＱＡ３およびＱＡ４のソースは共通
に駆動トランジスタＱＡ５のドレインに結合され、この
トランジスタＱＡＰゲートをセンス信号φ８で駆動する
ことにより電源の低電位（ＧＮＤ）に向つて引きさげら
れる。
ｎ１および第２のセンス節点Ｎ２に接続される。第１の
センス節点ｎ１には、センストランジスタＱＡ３のドレ
インおよび第２のセンストランジスタＱＡ４のゲートが
接続されている。同様に第２のセンス節点Ｎ２には、第
２のセンストランジスタＱＡ４のドレインおよび第１の
センストランジスタＱＡ３のゲートが接続されている。
センストランジスタＱＡ３およびＱＡ４のソースは共通
に駆動トランジスタＱＡ５のドレインに結合され、この
トランジスタＱＡＰゲートをセンス信号φ８で駆動する
ことにより電源の低電位（ＧＮＤ）に向つて引きさげら
れる。
これにより、センス回路１０が活性状態となる。また、
デイジツト線Ｃ，Ｃ′と電源ＶＲとの間にはそれぞれプ
リチヤージ用トランジスタＱＰｌ，ＱＰ２が接続され、
ゲートにプリチャージ信号φＡが印加されることにより
、デイジツト線Ｃ，Ｃ５をそれぞれＶＲにプリチヤージ
する。
デイジツト線Ｃ，Ｃ′と電源ＶＲとの間にはそれぞれプ
リチヤージ用トランジスタＱＰｌ，ＱＰ２が接続され、
ゲートにプリチャージ信号φＡが印加されることにより
、デイジツト線Ｃ，Ｃ５をそれぞれＶＲにプリチヤージ
する。
ここでのトランジスタは全てＮチヤンネル絶縁ゲート型
電界効果トランジスタである。
電界効果トランジスタである。
全てのトランジスタおよび容量素子は同一の半導体基体
に形成された集積回路においてメモリ回路を構成する。
かＸる回路において、プリチャージ信号φＡ及びタイミ
ング信号φ。
に形成された集積回路においてメモリ回路を構成する。
かＸる回路において、プリチャージ信号φＡ及びタイミ
ング信号φ。
を高レベルにしてデイジット線Ｃ，Ｃ′及びセンス節点
Ｎｌ，ｎ２を高レベルの電位（Ｒ）にプリチヤージする
。この時、ダミーセルの容量ＣＤｌ，ＣＤ２は共にトラ
ンジスタＱＤｌ，ＱＤ２により基準電位にセツトされる
。しかる後、信号φ。を低レベルとし、アドレス信号φ
ッ及びダミーアドレス信号φ、を印加して所定のメモリ
セル及びそれに相対するダミーセルの記憶内容がデイジ
ツト線Ｃ，Ｃ′にそれぞれ読み出される。こｋで、メモ
リセルの記憶電圧をＶ、容量値をＣｓ、デイジツト線Ｃ
，Ｃｌの持つ容量をＣｂ、センス回路のインバータ部の
持つ容量をＣとすればセンス・アンプ部に伝達される小
信号電圧ΔＶｓは一般に（１）式で頃つて表わされデイ
ジツト線の持つ容量に強く依存する。
Ｎｌ，ｎ２を高レベルの電位（Ｒ）にプリチヤージする
。この時、ダミーセルの容量ＣＤｌ，ＣＤ２は共にトラ
ンジスタＱＤｌ，ＱＤ２により基準電位にセツトされる
。しかる後、信号φ。を低レベルとし、アドレス信号φ
ッ及びダミーアドレス信号φ、を印加して所定のメモリ
セル及びそれに相対するダミーセルの記憶内容がデイジ
ツト線Ｃ，Ｃ′にそれぞれ読み出される。こｋで、メモ
リセルの記憶電圧をＶ、容量値をＣｓ、デイジツト線Ｃ
，Ｃｌの持つ容量をＣｂ、センス回路のインバータ部の
持つ容量をＣとすればセンス・アンプ部に伝達される小
信号電圧ΔＶｓは一般に（１）式で頃つて表わされデイ
ジツト線の持つ容量に強く依存する。
即ち、デイジツト線の容量が大きければ、ΔＶｓの減少
を惹起し、Ｃｓ即ちセル面積の縮少化は制限される。こ
れは、記憶素子の高集積化、大容量化の主要なる制限要
因となつている。
を惹起し、Ｃｓ即ちセル面積の縮少化は制限される。こ
れは、記憶素子の高集積化、大容量化の主要なる制限要
因となつている。
従つて本発明の目的は、記憶回路の高集積化及び大容量
化を可能にするセンス感度の高いセンス増巾回路を提供
することである。
化を可能にするセンス感度の高いセンス増巾回路を提供
することである。
本発明の増巾回路は、第１及び第２のセンス節点に印加
された微少電位差を増巾して第１及び第２の節点に相補
信号として出力するフリツプフロツプ型の増巾回路であ
つて、第１及び第２の節点とタイミング信号線との間に
それぞれ容量を接続し、第１及び第２の節点に電位差が
印加された後、タイミング信号線に所定信号を印加して
、節点間の電位差をより大きくすることを特徴としてい
る。
された微少電位差を増巾して第１及び第２の節点に相補
信号として出力するフリツプフロツプ型の増巾回路であ
つて、第１及び第２の節点とタイミング信号線との間に
それぞれ容量を接続し、第１及び第２の節点に電位差が
印加された後、タイミング信号線に所定信号を印加して
、節点間の電位差をより大きくすることを特徴としてい
る。
以下、本発明の実施例を図面を用いて説明する。第３図
は本発明の実施例を示す回路図であり、第１図と同等部
分は同一符号をもつて示してある。図において、第１図
と異なる部分は、第１のセンス節点ｎ１及び第２センス
節点Ｎ２とタイミング信号線φ３との間にそれぞれ容量
Ｃ。ｌ，ＣＯ２を設けたことであり、この容量及びタイ
ミング信号φ８が本発明の特徴部分となる。又本発明の
特徴部分ではないが、メモリ素子の読出し書き込みのた
めのトランジスタＱ。及びＱｗより成る出力回路を示し
、トランジスタＱｗはデイジツト線Ｃとゼータ入力線Ｄ
ｉｎ間に接続されゲートに書込み制御信号Ｒ／Ｗが印加
される。トランジスタＱ。はアースとデータ出力線Ｄ。
との間に接続されゲートはディジツト線Ｃに接続される
。かＸる構成において本発明ではセンス・アンプ部に容
量ＣＯｌ，ＣＯ２を挿入しセル部、ダミーセル部から一
度伝達された小信号電圧△Ｖｓを当容量Ｃ。
は本発明の実施例を示す回路図であり、第１図と同等部
分は同一符号をもつて示してある。図において、第１図
と異なる部分は、第１のセンス節点ｎ１及び第２センス
節点Ｎ２とタイミング信号線φ３との間にそれぞれ容量
Ｃ。ｌ，ＣＯ２を設けたことであり、この容量及びタイ
ミング信号φ８が本発明の特徴部分となる。又本発明の
特徴部分ではないが、メモリ素子の読出し書き込みのた
めのトランジスタＱ。及びＱｗより成る出力回路を示し
、トランジスタＱｗはデイジツト線Ｃとゼータ入力線Ｄ
ｉｎ間に接続されゲートに書込み制御信号Ｒ／Ｗが印加
される。トランジスタＱ。はアースとデータ出力線Ｄ。
との間に接続されゲートはディジツト線Ｃに接続される
。かＸる構成において本発明ではセンス・アンプ部に容
量ＣＯｌ，ＣＯ２を挿入しセル部、ダミーセル部から一
度伝達された小信号電圧△Ｖｓを当容量Ｃ。
ｌ，ＣＯ２を介して増大させ、且つメモリセル部、ダミ
ーセル部からの小信号電圧差をより大きくする。この時
、小信号電圧△Ｖ８は（２）式で以つて増加し△Ｖ８′
となる。し、Ｃｌｌはセンスアンプのスイツチング用ト
ランジスタＱＡ３，ＱＡ４のゲート容量を示し、またＣ
２ｌはトランジ３夕ＱＢｌ２ＱＢ２ｙＱＡ３７ＱＡ４，
ＱＡ，，ＱＡ２等のソース、ドレイン等の拡散容量によ
る寄生容量を示す。
ーセル部からの小信号電圧差をより大きくする。この時
、小信号電圧△Ｖ８は（２）式で以つて増加し△Ｖ８′
となる。し、Ｃｌｌはセンスアンプのスイツチング用ト
ランジスタＱＡ３，ＱＡ４のゲート容量を示し、またＣ
２ｌはトランジ３夕ＱＢｌ２ＱＢ２ｙＱＡ３７ＱＡ４，
ＱＡ，，ＱＡ２等のソース、ドレイン等の拡散容量によ
る寄生容量を示す。
又φＢはタイミング信号φ３の電圧を表わす。以下、第
２図の回路の動作説明を第３図の波形図を用いて行う。
２図の回路の動作説明を第３図の波形図を用いて行う。
情報の読み出しは、初めクロツクタイミング信号φｃを
高レベルにしトランジスタＱ３ｌ，ＱＢ２を導通させ、
トランジスタＱＰｌ，ＱＰ２を通しビツト線及びセンス
．アンプ内部を電圧ＶＲにＰｒｅｃｈａｒｇｅした後、
クロツク信号φＡを低レベルとし・ トランジスタＱＰ
ｌ，ＱＰ２，ＱＤｌ，ＱＤ２を閉じると同時にクロツク
タイミング信号φＲｌ，φＷ２を高レベルとしレフアレ
ンス電圧ＶＲでダミーセル容量ＣＤｌに蓄えられた電荷
量とセル容量ＣＳ２に蓄えられた情報等価の電荷量をそ
れぞれトランジスタＱＲｌ，ＱＳ２を通してデイジツト
線Ｃ，Ｃ′に放出する。
高レベルにしトランジスタＱ３ｌ，ＱＢ２を導通させ、
トランジスタＱＰｌ，ＱＰ２を通しビツト線及びセンス
．アンプ内部を電圧ＶＲにＰｒｅｃｈａｒｇｅした後、
クロツク信号φＡを低レベルとし・ トランジスタＱＰ
ｌ，ＱＰ２，ＱＤｌ，ＱＤ２を閉じると同時にクロツク
タイミング信号φＲｌ，φＷ２を高レベルとしレフアレ
ンス電圧ＶＲでダミーセル容量ＣＤｌに蓄えられた電荷
量とセル容量ＣＳ２に蓄えられた情報等価の電荷量をそ
れぞれトランジスタＱＲｌ，ＱＳ２を通してデイジツト
線Ｃ，Ｃ′に放出する。
但しこの際トランジスタＱＡｌ，ＱＡ２，ＱＡ５は閉じ
た状態である。この操作により、図中の左、右のデイジ
ツト線Ｃ，Ｃの電圧はそれぞれ先述の（１）式で与えら
れる電位をとる。この状態は第３図に示したビツト線の
電圧変化ＵＲＬのα状態である。引き続いてクロツク信
号φｃを低レベルとしトランジスタＱＢｌ，ＱＢ２を閉
じた後タイミング信号φＢとして矩形の電圧を加え０．
０１〜１ＰＦの容量Ｃ。，，ＣＯ２を介して節点Ｎ，，
ｎ２の電圧を上げる。この操作による電圧は（２）式で
与えられる。この操作によりＶＲＬは第３図のβ状態に
移り、節点Ｎｌ，ｎ２の電位差はより顕しくなる。この
電位差の増大は、容量Ｃ２ｌ，Ｃ２２が電圧に依存して
いるからである。即ち、容量Ｃ，ｌ，Ｃ２２に拡散容量
を含ませているため、電圧ΔＶｓが大きくなるにつれ容
量Ｃ２ｌ（１＝０、１）は減少し（２）式により△Ｖ８
′は増大する。但しこの場合、トランジスタＱＡ３，Ｑ
Ａ４のゲート容量Ｃｌｌ，Ｃｌ２の電圧依存はないもの
とした。これは、第４図に示したＣ−プロフアイルの（
Ａ）領域を使用することに相当している。次に、クロツ
ク信号φＲ，φ１を高レベルにしトランジスタＱＡ］，
ＱＡ２，ＱＡ５を開きトラン゛ジスタＱＡｌ，ＱＡ２，
ＱＡ５を通し電源ＶＤＤから電流を流しフリツプフロツ
プ部の電圧を決める。この操作によりＵＲＬはα状態と
なる。かくの如くしてフリツプフロツプの電圧が決まる
と共にクロツクφｃを高レベルにしトランジスタＱＢ，
，ＱＢ２を開き、データはセルＣ，２内にトランジスタ
ＱＳ２を通して再書き込みされる。
た状態である。この操作により、図中の左、右のデイジ
ツト線Ｃ，Ｃの電圧はそれぞれ先述の（１）式で与えら
れる電位をとる。この状態は第３図に示したビツト線の
電圧変化ＵＲＬのα状態である。引き続いてクロツク信
号φｃを低レベルとしトランジスタＱＢｌ，ＱＢ２を閉
じた後タイミング信号φＢとして矩形の電圧を加え０．
０１〜１ＰＦの容量Ｃ。，，ＣＯ２を介して節点Ｎ，，
ｎ２の電圧を上げる。この操作による電圧は（２）式で
与えられる。この操作によりＶＲＬは第３図のβ状態に
移り、節点Ｎｌ，ｎ２の電位差はより顕しくなる。この
電位差の増大は、容量Ｃ２ｌ，Ｃ２２が電圧に依存して
いるからである。即ち、容量Ｃ，ｌ，Ｃ２２に拡散容量
を含ませているため、電圧ΔＶｓが大きくなるにつれ容
量Ｃ２ｌ（１＝０、１）は減少し（２）式により△Ｖ８
′は増大する。但しこの場合、トランジスタＱＡ３，Ｑ
Ａ４のゲート容量Ｃｌｌ，Ｃｌ２の電圧依存はないもの
とした。これは、第４図に示したＣ−プロフアイルの（
Ａ）領域を使用することに相当している。次に、クロツ
ク信号φＲ，φ１を高レベルにしトランジスタＱＡ］，
ＱＡ２，ＱＡ５を開きトラン゛ジスタＱＡｌ，ＱＡ２，
ＱＡ５を通し電源ＶＤＤから電流を流しフリツプフロツ
プ部の電圧を決める。この操作によりＵＲＬはα状態と
なる。かくの如くしてフリツプフロツプの電圧が決まる
と共にクロツクφｃを高レベルにしトランジスタＱＢ，
，ＱＢ２を開き、データはセルＣ，２内にトランジスタ
ＱＳ２を通して再書き込みされる。
又同時に第２図のトランジスタＱｃを通してデータの読
み出しは可能である。又データの書き込みはトランジス
タＱｗを通して信号Ｄｉｎで行う。今迄はトランジスタ
ＱＡ３，ＱＡ４のゲート容量Ｃｌｌ，Ｃｌ２は第４図に
於いて（ＡＮ領域の電圧依存のない値を持つものとして
説明したが、ゲート容量Ｃ，ｌ，Ｃｌ２が第４図の（０
領域の値をとるものとして行つても同様の効果があり、
両ディジツト線の電位差を増加させることも可能である
。但しこの場合、クロツク信号φ３により第４図の（ト
）領域に遷移しその結果電圧の増加に伴い容量は増加す
るため、矩形の印加電圧φＢの立ち上がりは急峻である
必要がある。かくの如く、セル内の情報を読み出す時に
、レフアレンスレベルとの電位差を容量Ｃ。
み出しは可能である。又データの書き込みはトランジス
タＱｗを通して信号Ｄｉｎで行う。今迄はトランジスタ
ＱＡ３，ＱＡ４のゲート容量Ｃｌｌ，Ｃｌ２は第４図に
於いて（ＡＮ領域の電圧依存のない値を持つものとして
説明したが、ゲート容量Ｃ，ｌ，Ｃｌ２が第４図の（０
領域の値をとるものとして行つても同様の効果があり、
両ディジツト線の電位差を増加させることも可能である
。但しこの場合、クロツク信号φ３により第４図の（ト
）領域に遷移しその結果電圧の増加に伴い容量は増加す
るため、矩形の印加電圧φＢの立ち上がりは急峻である
必要がある。かくの如く、セル内の情報を読み出す時に
、レフアレンスレベルとの電位差を容量Ｃ。
，，ＣＯ２のブートストラツプ効果で一度増大した後、
センスアンプ部のフリツプフロツプを作動させる方法は
、レフアレンスレベルとセル部からの情報等価電圧との
電位差△Ｖｓが小さくてもよくセンスアンプの感度は上
がる。即ちこのことは、セル容量の減少を可能とし、記
憶素子の大容量化、高集積化を可能とする。
センスアンプ部のフリツプフロツプを作動させる方法は
、レフアレンスレベルとセル部からの情報等価電圧との
電位差△Ｖｓが小さくてもよくセンスアンプの感度は上
がる。即ちこのことは、セル容量の減少を可能とし、記
憶素子の大容量化、高集積化を可能とする。
第１図は従来の１ＴＲ−ＲＡＭの１部を示す図、第２図
は本発明の実施例を示す図、第３図は第２図の動作波形
図、第４図はＭＯＳ構造のＣ−Ｖ特性図である。 図において、Ｃ，Ｃ′はデイジツト線、Ｗｌ，Ｗ．はワ
ード線、Ｒｌ，Ｒ２はダミーアドレス線、Ｎｌ，ｎ２は
センス節点、ＣＯｌ，ＣＯ２は容量、φ３はタイミング
信号、ＱＡ，，ＱＡ２は負荷トランジスタ、ＱＡ３，Ｑ
Ａ４はスイツチングトランジスタをそれぞれ示す。
は本発明の実施例を示す図、第３図は第２図の動作波形
図、第４図はＭＯＳ構造のＣ−Ｖ特性図である。 図において、Ｃ，Ｃ′はデイジツト線、Ｗｌ，Ｗ．はワ
ード線、Ｒｌ，Ｒ２はダミーアドレス線、Ｎｌ，ｎ２は
センス節点、ＣＯｌ，ＣＯ２は容量、φ３はタイミング
信号、ＱＡ，，ＱＡ２は負荷トランジスタ、ＱＡ３，Ｑ
Ａ４はスイツチングトランジスタをそれぞれ示す。
Claims (1)
- １ 第１及び第２の節点に印加された電位差を増巾して
、該第１及び第２の節点に相補信号として出力するフリ
ップフロップ型の増巾回路であつて、前記第１及び第２
の節点とタイミング信号線との間にそれぞれ容量を接続
し、前記第１及び第２の節点に電位差が印加された後、
前記タイミング信号線に所定信号を印加して、前記電位
差をより大きくすることを特徴とする増巾回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52029831A JPS5935114B2 (ja) | 1977-03-17 | 1977-03-17 | 増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52029831A JPS5935114B2 (ja) | 1977-03-17 | 1977-03-17 | 増巾回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53114625A JPS53114625A (en) | 1978-10-06 |
| JPS5935114B2 true JPS5935114B2 (ja) | 1984-08-27 |
Family
ID=12286963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52029831A Expired JPS5935114B2 (ja) | 1977-03-17 | 1977-03-17 | 増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935114B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457921A (en) * | 1977-10-18 | 1979-05-10 | Fujitsu Ltd | Sense amplifier circuit |
| JPS61184794A (ja) * | 1985-02-13 | 1986-08-18 | Toshiba Corp | 半導体記憶装置 |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JP2006179048A (ja) * | 2004-12-21 | 2006-07-06 | Sanyo Electric Co Ltd | 半導体装置 |
| KR101563320B1 (ko) | 2013-10-10 | 2015-10-26 | 현대중공업 주식회사 | 고속 솔레노이드 |
-
1977
- 1977-03-17 JP JP52029831A patent/JPS5935114B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53114625A (en) | 1978-10-06 |
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