JPS61184794A - 半導体記憶装置 - Google Patents
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- JPS61184794A JPS61184794A JP60025676A JP2567685A JPS61184794A JP S61184794 A JPS61184794 A JP S61184794A JP 60025676 A JP60025676 A JP 60025676A JP 2567685 A JP2567685 A JP 2567685A JP S61184794 A JPS61184794 A JP S61184794A
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- G09G2300/04—Structural and physical details of display devices
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- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置、特にＥＰＲＯＭ，Ｉｉ：２Ｐ
ＲＯＭなどの不揮発性メモリに使用して好適なビット線
データセンス系に関する。
ＲＯＭなどの不揮発性メモリに使用して好適なビット線
データセンス系に関する。
第５図は、従来のオープンビットライン形式を採用した
ダイナミック型ランダムアクセスメモＩＪ （ＲＡＭ）
の一部であって、メモリセルアレイにおける各カラムの
うち１つのカラムを代表的に示している。ＢＬおよびＢ
Ｌは中央に位置する同期型センスアンプＳＡに各一端が
接続され各他端が両側方向に延設された一対のビット線
、ＭＣは上記−万のピッ）＠ＢＬに接続された複数のメ
モリセルおよび１個のダミーセルのうち代表的に示され
た１個のメモリセル、ＭＤは同じく前記他方のビット線
ＢＬに接続された複数のメモリセルおよび１個のダミー
セルのうち代表的に示されたダミーセル、ＷＬは前記メ
モリセルＭＣを選択するためのワード線、ＷＤは前記ダ
ミーセルＭＯを選択するためのダミーワード線、ＣＩ＋
Ｃ２は前記各ビット線ＢＬ、■−の負荷容量である。
ダイナミック型ランダムアクセスメモＩＪ （ＲＡＭ）
の一部であって、メモリセルアレイにおける各カラムの
うち１つのカラムを代表的に示している。ＢＬおよびＢ
Ｌは中央に位置する同期型センスアンプＳＡに各一端が
接続され各他端が両側方向に延設された一対のビット線
、ＭＣは上記−万のピッ）＠ＢＬに接続された複数のメ
モリセルおよび１個のダミーセルのうち代表的に示され
た１個のメモリセル、ＭＤは同じく前記他方のビット線
ＢＬに接続された複数のメモリセルおよび１個のダミー
セルのうち代表的に示されたダミーセル、ＷＬは前記メ
モリセルＭＣを選択するためのワード線、ＷＤは前記ダ
ミーセルＭＯを選択するためのダミーワード線、ＣＩ＋
Ｃ２は前記各ビット線ＢＬ、■−の負荷容量である。
第６図は、上記メモリでのセルデータ読出し動作におけ
るシーケンス動作波形を示している。
るシーケンス動作波形を示している。
即ち、先ずプリチャーノ期間に各ワード線および各ダミ
ーワード線が非活性状態のままで図示しないプリチャー
ジ・イコライズ回路によＱヒ、ト線ＢＬ、ＢＬがプリチ
ャージされると共にイコライズされる。矢に、フリーラ
ンニング期間に、たとえば図示のメモリセルＭＣが選択
されるものとすれば、そのワード線ＷＬおよびこれとは
センスアン７’ＳＡを介して反対側に位置するダミーワ
ード線ＷＤが活性化され、メモリセルＭＣおよびダミー
セルＭＤが選択される。
ーワード線が非活性状態のままで図示しないプリチャー
ジ・イコライズ回路によＱヒ、ト線ＢＬ、ＢＬがプリチ
ャージされると共にイコライズされる。矢に、フリーラ
ンニング期間に、たとえば図示のメモリセルＭＣが選択
されるものとすれば、そのワード線ＷＬおよびこれとは
センスアン７’ＳＡを介して反対側に位置するダミーワ
ード線ＷＤが活性化され、メモリセルＭＣおよびダミー
セルＭＤが選択される。
これにより、上記メモリセルＭｅの電荷蓄積状態（デー
タ内容）に応じてビット線ＢＬ、丁工間に微少な電位差
が生じる。次に、センスラッチ期間にセンスアン７’Ｓ
Ａが動作し、上記ビットｉＢＬ、ＢＬ間の電位差がセン
スラッチされ、さらにビット線ＢＬ、ＢＬの一方がｖＤ
Ｄ電源電位、他方が接地電位になるまで増幅される。こ
れにより、データの読み出しが行なわれると共に前記選
択セルに対する再書き込みが行なわれる。
タ内容）に応じてビット線ＢＬ、丁工間に微少な電位差
が生じる。次に、センスラッチ期間にセンスアン７’Ｓ
Ａが動作し、上記ビットｉＢＬ、ＢＬ間の電位差がセン
スラッチされ、さらにビット線ＢＬ、ＢＬの一方がｖＤ
Ｄ電源電位、他方が接地電位になるまで増幅される。こ
れにより、データの読み出しが行なわれると共に前記選
択セルに対する再書き込みが行なわれる。
上記メモリにおいては、セル構造は・臂ツシプであり、
センスアン７’ＳＡとしてたとえばＣＭＯ８（相補性絶
縁ｒ−ト型）回路を用いるものとして、この部分の電力
消費がないものとすれば、センスラッチ動作によりビッ
ト線電位が定まりた後における貫通電流経路は存在しな
いことになる。
センスアン７’ＳＡとしてたとえばＣＭＯ８（相補性絶
縁ｒ−ト型）回路を用いるものとして、この部分の電力
消費がないものとすれば、センスラッチ動作によりビッ
ト線電位が定まりた後における貫通電流経路は存在しな
いことになる。
一方、メモリの大容量化に伴ない、ビット線の寄生容量
が増加し、セルの縮少化に伴なってセルのコンダクタン
スが小さくなると、アクティブなセル構造を持つｇｐＲ
ｏａ （紫外線消去・再書込み可能な続出し専用メモリ
）とかＥ ＰＲＯＭ（電気的消去・再書込み可能な続出
し専用メモリ）などの不揮発性メモリについても、前記
オープンビットライン形式の採用が有望となる。
が増加し、セルの縮少化に伴なってセルのコンダクタン
スが小さくなると、アクティブなセル構造を持つｇｐＲ
ｏａ （紫外線消去・再書込み可能な続出し専用メモリ
）とかＥ ＰＲＯＭ（電気的消去・再書込み可能な続出
し専用メモリ）などの不揮発性メモリについても、前記
オープンビットライン形式の採用が有望となる。
−何故なら、この形式によれば、対称のビット線間で寄
生容量効果が相殺されるので、選択セルとダミーセルと
の比較的小さなコンダクタンス差により決まるビット線
間の微少電位差をセンスすることができる。
生容量効果が相殺されるので、選択セルとダミーセルと
の比較的小さなコンダクタンス差により決まるビット線
間の微少電位差をセンスすることができる。
第７図は、上記説明に基いて、たとえば２トランジスク
構造のメモリセルを有するｇ２ＦＲＯＭに内部同期型の
オープンビットライン形式を採用した場合の一部を示し
ており、第５図に比べてメモリセル１．ダミーセル２の
構造が異なシ、その他は同じであるので第５図中と同一
符号を付してその説明を省略している。なお、上記内部
同期型とは、アドレス切換時にその変化を検出して内部
でパルスを発生し、これをトリガとしてプリチャージ・
イコライズ、フリーランニング、データラッチの読取シ
サイクルをと、る方式である。
構造のメモリセルを有するｇ２ＦＲＯＭに内部同期型の
オープンビットライン形式を採用した場合の一部を示し
ており、第５図に比べてメモリセル１．ダミーセル２の
構造が異なシ、その他は同じであるので第５図中と同一
符号を付してその説明を省略している。なお、上記内部
同期型とは、アドレス切換時にその変化を検出して内部
でパルスを発生し、これをトリガとしてプリチャージ・
イコライズ、フリーランニング、データラッチの読取シ
サイクルをと、る方式である。
第８図は、上記ｇ ＰＲＯＭにおけるメモリセル１のデ
ータの読出し動作に対応するシーケンス動作波形を示し
ている。この動作は、第６図を参照して前述した動作と
殆んど同じであるが、センス増幅後のセルへの再書込み
は行なわれず、ダミーセル２のコンダクタンスは選択セ
ル１のデータ消去状態（高インピーダンス状態）とグロ
グラム状態（低インピーダンス状態）との中間に位置し
ている。
ータの読出し動作に対応するシーケンス動作波形を示し
ている。この動作は、第６図を参照して前述した動作と
殆んど同じであるが、センス増幅後のセルへの再書込み
は行なわれず、ダミーセル２のコンダクタンスは選択セ
ル１のデータ消去状態（高インピーダンス状態）とグロ
グラム状態（低インピーダンス状態）との中間に位置し
ている。
ところで、上記オープンビットライン形式のＥ２ＦＲＯ
Ｍにおいては次に述べるような３つの問題点がある。（
１）センスラッチ動作後のビット線電位が安定した状態
において、選択セルおよびダミーセルが有限のコンダク
タンスを有するので、第７図中に示すようにセンスアン
７°ＳＡ→−万のビット線ＢＬ→選択セル１の直流経路
が生じて電流１１が流れると共に、センスアングＳＡ→
他万のピ、ト線ＢＬ→ダミーセル２の直流経路が生じて
電流１２が流れる。このような電流１１ ｅｌｇは、
メモリセルアレイにおけるビット線分あるいはそれに準
する本数分流れるので膨大な電流消費となる。（２）ま
たは、上記電流’ｌ ＋１２が流れるので、う、テ状
態でのビット線最高電位ｖ、）１はＶ。Ｄ電源電位まで
達しない、即ちセンスアン７°ＳＡの増幅機能が弱い。
Ｍにおいては次に述べるような３つの問題点がある。（
１）センスラッチ動作後のビット線電位が安定した状態
において、選択セルおよびダミーセルが有限のコンダク
タンスを有するので、第７図中に示すようにセンスアン
７°ＳＡ→−万のビット線ＢＬ→選択セル１の直流経路
が生じて電流１１が流れると共に、センスアングＳＡ→
他万のピ、ト線ＢＬ→ダミーセル２の直流経路が生じて
電流１２が流れる。このような電流１１ ｅｌｇは、
メモリセルアレイにおけるビット線分あるいはそれに準
する本数分流れるので膨大な電流消費となる。（２）ま
たは、上記電流’ｌ ＋１２が流れるので、う、テ状
態でのビット線最高電位ｖ、）１はＶ。Ｄ電源電位まで
達しない、即ちセンスアン７°ＳＡの増幅機能が弱い。
このように、ビット線のハイレベル電位ＶＤ、が低いと
、センスアンプＳＡの次段パ、７アへのｒ−）人力レベ
ルが低くなるので読出し速度が遅くなシ、ラッチ速度（
遷移時間）も遅くなる。この問題は、センスアンプＳＡ
のグルアッグ側トランノスタのコンダクタンスｇ を上
げることによっである程度解消できるが、これに伴なっ
て電流消費の増大を招くことは避けられない。（３ンま
た、比較的高電位の前記−・インペル電位ｖＤ１になっ
ている一方のビット線に接続されているメモリセル群、
ダミーセルは、そのトランスファゲートトランジスタＱ
２のドレインに上記ｖＤ１が長時間にわたって印加され
ることによって７０−テイングダートトランジスタＱ１
の電荷放出を生じさせるので好ましくない。
、センスアンプＳＡの次段パ、７アへのｒ−）人力レベ
ルが低くなるので読出し速度が遅くなシ、ラッチ速度（
遷移時間）も遅くなる。この問題は、センスアンプＳＡ
のグルアッグ側トランノスタのコンダクタンスｇ を上
げることによっである程度解消できるが、これに伴なっ
て電流消費の増大を招くことは避けられない。（３ンま
た、比較的高電位の前記−・インペル電位ｖＤ１になっ
ている一方のビット線に接続されているメモリセル群、
ダミーセルは、そのトランスファゲートトランジスタＱ
２のドレインに上記ｖＤ１が長時間にわたって印加され
ることによって７０−テイングダートトランジスタＱ１
の電荷放出を生じさせるので好ましくない。
上述したような問題は、ＷＰＲＯＭにオープンビ、トラ
イン形式を採用した場合にも同様に生じる。
イン形式を採用した場合にも同様に生じる。
本発明は上記の事情に鑑みてなされたもので、データ脱
出し速度を向上でき、センス動作後における電流消費を
抑制でき、メモリ内容の信頼性を向上し得る半導体記憶
装置を提供するものである。
出し速度を向上でき、センス動作後における電流消費を
抑制でき、メモリ内容の信頼性を向上し得る半導体記憶
装置を提供するものである。
即ち、本発明は、メモリセルアレイの各カラムにおける
それぞれメモリセルおよびダミーセルが接続されたビッ
ト線対のビット線間の電位差をセンスアンプによりセン
ス増幅してデータ読出しを行なう半導体記憶装置におい
て、前記センスアンプの両入力端と対応するビット線対
の各ビット線との間に少なくとも各１側設けられ″、前
記ビット線対のプリチャーソ時にはオン状態に制御され
、このビット線対のビット線間の電位差が前記センスア
ンプによりセンスラ。
それぞれメモリセルおよびダミーセルが接続されたビッ
ト線対のビット線間の電位差をセンスアンプによりセン
ス増幅してデータ読出しを行なう半導体記憶装置におい
て、前記センスアンプの両入力端と対応するビット線対
の各ビット線との間に少なくとも各１側設けられ″、前
記ビット線対のプリチャーソ時にはオン状態に制御され
、このビット線対のビット線間の電位差が前記センスア
ンプによりセンスラ。
テされた後にオフ状態に制御されるトランス７γゲート
を具備することを特徴とするものである。
を具備することを特徴とするものである。
したがって、センスラッチ後にセンスアンプとビット線
との間が電気的に分離されるので。
との間が電気的に分離されるので。
センスアンプのセンスデータの遷移時間が短かく、しか
もセンスデータはｖｆ、Ｄ電源電位と接地電位との間で
フルスイングし、データ続出し速度が速くなる。また、
センスラッチ後の電流消費が抑制され、セルのドレイン
に高電位がかかることなく、セルに対する誤った書込み
が行なわれることもなく、セルデータの信頼性が高くな
る。
もセンスデータはｖｆ、Ｄ電源電位と接地電位との間で
フルスイングし、データ続出し速度が速くなる。また、
センスラッチ後の電流消費が抑制され、セルのドレイン
に高電位がかかることなく、セルに対する誤った書込み
が行なわれることもなく、セルデータの信頼性が高くな
る。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はオープンビットライン形式を採用した１２
ＦＲＯＭの一部であって、メモリセルアレイにおける各
カラムのうち１つのカラムを代表的に示している。ＳＡ
はたとえばＣＭＯ８２リップ７０ッデ回路を用いた同期
型センスアンプ、ＢＬおよび８Ｌは上記センスアン７’
ＳＡの左右両側方向に延設された一対のビット線、１は
上記一方のビット線ＢＬに接続された複数のメモリセル
および１個のダミーセルのうち代表的に示された１個の
メモリセル、２は同じく前記他方のビット線ＢＬに接続
された複数のメモリセルおよび１個のグミ−セルのうち
代表的に示されたダミーセル、ＷＬは前記メモリセル１
を選択するためのワード線、ＷＤは前記ダミーセル２を
選択するためのダミーワード線、ＣＩ＋Ｃ２は前記各ビ
ット線ＢＬ 、ＢＬの負荷容量である。前記各セルは、
電気的消去および書込みが可能であって、ビット線にド
レインが接続されたトランスフγケ゛−ト用ＭＯＳトラ
フ’）スタＱｚ トス０−テイングｒ−トトランジスタ
Ｑ１とからなる。
る。第１図はオープンビットライン形式を採用した１２
ＦＲＯＭの一部であって、メモリセルアレイにおける各
カラムのうち１つのカラムを代表的に示している。ＳＡ
はたとえばＣＭＯ８２リップ７０ッデ回路を用いた同期
型センスアンプ、ＢＬおよび８Ｌは上記センスアン７’
ＳＡの左右両側方向に延設された一対のビット線、１は
上記一方のビット線ＢＬに接続された複数のメモリセル
および１個のダミーセルのうち代表的に示された１個の
メモリセル、２は同じく前記他方のビット線ＢＬに接続
された複数のメモリセルおよび１個のグミ−セルのうち
代表的に示されたダミーセル、ＷＬは前記メモリセル１
を選択するためのワード線、ＷＤは前記ダミーセル２を
選択するためのダミーワード線、ＣＩ＋Ｃ２は前記各ビ
ット線ＢＬ 、ＢＬの負荷容量である。前記各セルは、
電気的消去および書込みが可能であって、ビット線にド
レインが接続されたトランスフγケ゛−ト用ＭＯＳトラ
フ’）スタＱｚ トス０−テイングｒ−トトランジスタ
Ｑ１とからなる。
さらに１本発明においては、前記センスアンプＳＡと各
ビット線ＢＬ、ＢＬとの間に所定期間（プリチャージ、
フリーランニング、センスラッチ動作期間）はオン状態
になシ、センスラッチ動作後から次のサイクルのプリチ
ャージが開始するまでの期間はオフ状態に制御されるそ
れぞれ少なくとも１個以上（本例では１個）のＭＯＳ
）ランノスタからなるトランスファゲート３１ｙ３２が
設けられている。
ビット線ＢＬ、ＢＬとの間に所定期間（プリチャージ、
フリーランニング、センスラッチ動作期間）はオン状態
になシ、センスラッチ動作後から次のサイクルのプリチ
ャージが開始するまでの期間はオフ状態に制御されるそ
れぞれ少なくとも１個以上（本例では１個）のＭＯＳ
）ランノスタからなるトランスファゲート３１ｙ３２が
設けられている。
次に、上記メモリにおけるセルデータ読出し動作につい
て第２図（ａ） ＃ （ｂ）を参照して説明する。
て第２図（ａ） ＃ （ｂ）を参照して説明する。
即ち、先ずプリチャージ期間に各ワード線および各ダミ
ーワード線が非活性状態のままで図示しないプリチャー
ソーイコライズ回路によりビット線ＢＬ、ＢＬがプリチ
ャージされると共にイコライズ（等電位化）される。次
に、フリ−ランニング期間にたとえば図示のメモリセル
ノが選択されるものとすれば、そのワード線ＷＬおよび
これとはセンスアン７’ＳＡを介して反対側に位置する
ダミーワード線ＷＤが活性化され、メモリセル１および
ダミーセル２が選択される。
ーワード線が非活性状態のままで図示しないプリチャー
ソーイコライズ回路によりビット線ＢＬ、ＢＬがプリチ
ャージされると共にイコライズ（等電位化）される。次
に、フリ−ランニング期間にたとえば図示のメモリセル
ノが選択されるものとすれば、そのワード線ＷＬおよび
これとはセンスアン７’ＳＡを介して反対側に位置する
ダミーワード線ＷＤが活性化され、メモリセル１および
ダミーセル２が選択される。
これＫよシ、上記メモリセルｌの電荷蓄積状態（データ
内容）に応じてビット線ＢＬ 、ＢＬ間に微少な電位差
が生じる。次に、センスラッチ期間にセンスアンプＳＡ
が動作し、上記ビット線ＢＬ、ＢＬ間の電位差がセンス
ラッチされる。
内容）に応じてビット線ＢＬ 、ＢＬ間に微少な電位差
が生じる。次に、センスラッチ期間にセンスアンプＳＡ
が動作し、上記ビット線ＢＬ、ＢＬ間の電位差がセンス
ラッチされる。
このラッチ動作後に前記ビット線ＢＬ 、ＢＬに直列接
続されているトランス７アデート３ｓｅ３３がオフ状態
になる。これにより、センスアンプＳＡはビット線負荷
から分離するので、その両入力端の各電位Ｖ８． ＝Ｖ
、は第２図（、）に示すように急激にｖＤＤ電源側ある
いは接地電源側へ遷移する。しかも、このときセンスア
ンプＳＡからビット線ＢＬ 、ＢＬを通してセルに流入
する電流は存在しないので、上記各電位遷移はｖＤＤ電
源電位あるいは接地電位までフルスイングし、このよう
にしてセンスデータの電位が定まった後において直流経
路は存在しないので電流消費は生じない。−万、前記し
たようにトランス７アデート３１ ｖ３２がオフ状態に
なった途端、各ビット線ＢＬ、ＢＬの電位はセンスアン
プＳＡの電位遷移には追随しなくなるので、各セルのト
ランス７丁ダート用トランジスタＱ２のドレインに高電
位の負担がかかる現象は避けられる。この場合、選択セ
ル１がハイインピーダンス状態（データが消去された“
１″状態）であるか、あるいはロウインピーダンス状態
（データが書き込まれた１０”状態）であるかに応じて
選択セル側のビット線ＢＬの電位は第２図（ｂ）中に示
すように変化し、ダミーセル側のピッ）ＭＢＬの電位は
図示の如く変化する。
続されているトランス７アデート３ｓｅ３３がオフ状態
になる。これにより、センスアンプＳＡはビット線負荷
から分離するので、その両入力端の各電位Ｖ８． ＝Ｖ
、は第２図（、）に示すように急激にｖＤＤ電源側ある
いは接地電源側へ遷移する。しかも、このときセンスア
ンプＳＡからビット線ＢＬ 、ＢＬを通してセルに流入
する電流は存在しないので、上記各電位遷移はｖＤＤ電
源電位あるいは接地電位までフルスイングし、このよう
にしてセンスデータの電位が定まった後において直流経
路は存在しないので電流消費は生じない。−万、前記し
たようにトランス７アデート３１ ｖ３２がオフ状態に
なった途端、各ビット線ＢＬ、ＢＬの電位はセンスアン
プＳＡの電位遷移には追随しなくなるので、各セルのト
ランス７丁ダート用トランジスタＱ２のドレインに高電
位の負担がかかる現象は避けられる。この場合、選択セ
ル１がハイインピーダンス状態（データが消去された“
１″状態）であるか、あるいはロウインピーダンス状態
（データが書き込まれた１０”状態）であるかに応じて
選択セル側のビット線ＢＬの電位は第２図（ｂ）中に示
すように変化し、ダミーセル側のピッ）ＭＢＬの電位は
図示の如く変化する。
即ち、上記実施例のＥ ＦＲＯＭによれば、センスラッ
チ後にセンスアンプとビット線との間が電気的罠分離さ
れるので、センスアンプＳＡのセンスデータの遷移時間
が短かく、シかもセンスデータはｖＤＤ電源電位と接地
電位との間でフルスイングして次段バッファのダート入
力レベルが高くなシ、データ読出し速度が速くなる。ま
た、センスラッチ後にセンスアンプとビット線との間で
直流電流が流れることもなく、電流消費が抑制される。
チ後にセンスアンプとビット線との間が電気的罠分離さ
れるので、センスアンプＳＡのセンスデータの遷移時間
が短かく、シかもセンスデータはｖＤＤ電源電位と接地
電位との間でフルスイングして次段バッファのダート入
力レベルが高くなシ、データ読出し速度が速くなる。ま
た、センスラッチ後にセンスアンプとビット線との間で
直流電流が流れることもなく、電流消費が抑制される。
また、センスラッチ後にセルのドレインに高電位がかか
ることもなく、セルに対する誤った書込みが行なわれる
こともなく、セルデー夕の信頼性が高い。
ることもなく、セルに対する誤った書込みが行なわれる
こともなく、セルデー夕の信頼性が高い。
なお、前述したようなセンスラッチ後におけるセルドレ
インに対する電圧負担をさら忙軽減するためには、第３
図に示すように各ビット線ＢＬ、ＢＬと接地端との間に
各１個のプルダウン用ＭＯ８）ランソスタ４１ｅ４ｇを
接続し、前記トランスフチゲート３Ｌｅ３２がオフ状態
になった後に次のプリチャージ開始までにわたって上記
トランジスタ４１＊４３をオン状態に制御するようにし
てもよい。なお、第３図において、前記第１図中と同一
部分には同一符号を付しており、４はビット線プリチャ
ーゾおよびビット線電位イコライズ用のプリチャージ・
イコライズ回路を示している。上記したようなトランノ
スタ４１．４２によって、センスアンプＳＡのセンスラ
ッチ後にビット線ＢＬ、３ＬがセンスアンプＳＡから分
離された後でビット線ＢＬ、ＢＬが接地電位になるので
、セルに対する誤った書込みが防止されると共に、セル
のドレイン端がフローティング状態であることに起因す
る誘導ノイズの問題を避けることが可能になる。また、
上記第３図の回路によれば、データセンス感度がさらに
向上するという副次的な効果が得られる。即ち、第４図
は、第３図の回路においてたとえば２回にわたって連続
した反転データの読取シを行なった場合のビット線８Ｌ
、ＢＬの電位変化を示している。ここで、ブリチャーノ
サイクルにおいてプリチャージ動作とイコライズ動作と
が同時に行なわれた段階でビット線間電位差が小さいほ
どデータセンスを高感度で行なうことが可能になるもの
であシ、第３図の回路によれば、グリチャージサイクル
開始時ｔ１＊”２の前に両ビ、ト線ＢＬ 、 ＢＬとも
接地電位になっていて、前サイクルの読み出しデータの
履歴が残っていないのでデータセンスを高感度で行なう
ことができる。
インに対する電圧負担をさら忙軽減するためには、第３
図に示すように各ビット線ＢＬ、ＢＬと接地端との間に
各１個のプルダウン用ＭＯ８）ランソスタ４１ｅ４ｇを
接続し、前記トランスフチゲート３Ｌｅ３２がオフ状態
になった後に次のプリチャージ開始までにわたって上記
トランジスタ４１＊４３をオン状態に制御するようにし
てもよい。なお、第３図において、前記第１図中と同一
部分には同一符号を付しており、４はビット線プリチャ
ーゾおよびビット線電位イコライズ用のプリチャージ・
イコライズ回路を示している。上記したようなトランノ
スタ４１．４２によって、センスアンプＳＡのセンスラ
ッチ後にビット線ＢＬ、３ＬがセンスアンプＳＡから分
離された後でビット線ＢＬ、ＢＬが接地電位になるので
、セルに対する誤った書込みが防止されると共に、セル
のドレイン端がフローティング状態であることに起因す
る誘導ノイズの問題を避けることが可能になる。また、
上記第３図の回路によれば、データセンス感度がさらに
向上するという副次的な効果が得られる。即ち、第４図
は、第３図の回路においてたとえば２回にわたって連続
した反転データの読取シを行なった場合のビット線８Ｌ
、ＢＬの電位変化を示している。ここで、ブリチャーノ
サイクルにおいてプリチャージ動作とイコライズ動作と
が同時に行なわれた段階でビット線間電位差が小さいほ
どデータセンスを高感度で行なうことが可能になるもの
であシ、第３図の回路によれば、グリチャージサイクル
開始時ｔ１＊”２の前に両ビ、ト線ＢＬ 、 ＢＬとも
接地電位になっていて、前サイクルの読み出しデータの
履歴が残っていないのでデータセンスを高感度で行なう
ことができる。
なお、本発明はオープンビットライン形式のＥＰＲＯＭ
に適用した場合にも有効である。また、ＩＥ ２Ｐ Ｒ
ＯＭやＥＰＲＯＭは、各メモリセルの・セター、ンが方
形に近いのでパターンレイアウトの容易性、効率の点で
オープンビットライン形式の採用が有利であるが、これ
に限らずビット線対の各ビ、ト線が対向して平行に設け
られるフォールデッドビットライン形式を採用した場合
にも本発明を適用可能である。
に適用した場合にも有効である。また、ＩＥ ２Ｐ Ｒ
ＯＭやＥＰＲＯＭは、各メモリセルの・セター、ンが方
形に近いのでパターンレイアウトの容易性、効率の点で
オープンビットライン形式の採用が有利であるが、これ
に限らずビット線対の各ビ、ト線が対向して平行に設け
られるフォールデッドビットライン形式を採用した場合
にも本発明を適用可能である。
上述したように本発明の半導体記憶装置によれば、セン
スアンプ両入力端と対応する各ビット線との間にトラン
ス７アグートを挿入してセンスアンプのセンスラッチ後
に上記トランス７アグートをオフ状態に制御することに
よって。
スアンプ両入力端と対応する各ビット線との間にトラン
ス７アグートを挿入してセンスアンプのセンスラッチ後
に上記トランス７アグートをオフ状態に制御することに
よって。
データ読出し速度の向上、センス動作後における電流消
費の抑制、メモリ内容の信頼性の向上を実現できる。
費の抑制、メモリ内容の信頼性の向上を実現できる。
第１図は本発明の−゛実施例に係るＥ ＰＲＯＭの一部
を示す回路図、第２図（ａ） 、 （ｂ）は第１図のメ
モリノセルデータ読出し動作におけるセンスアンプの両
入力端の電位変化およびビット線対の電位変化を示す図
、第３図は第１図のメモリの他の実施例を示す回路図、
第４図は第３図のメモリのデータ読出し動作が２回連続
した場合のビット線対の電位変化を示す図、第５図は従
来のオープンビットライン形式のダイナミック型ＲＡＭ
の一部を示す回路図、第６図は第５図のメモリのセルデ
ータ読出し動作におけるビット線対の電位変化を示す図
、第７図は従来のオープンビットライン形式をそのまま
採用したＥ２ＦＲＯＭの一部を示す回路図、第８図は第
７図のメモリのセルデータ読出し動作におけるビット線
対の電位変化を示す図である。 １・・・メモリセル、２・・・ダミーセル、３１ 。 ３！・・・トランス７アグート、４１ｅ４２・・・ＭＯ
Ｓトランクスタ、ＢＬ、ＢＬ・・・ビット線、ＳＡ・・
・センスアンプ。 出願人代理人 弁理士 鈴 江 武 彦８１図 （ｂ） 第３図 第４図 第５１１ ＳＳ
を示す回路図、第２図（ａ） 、 （ｂ）は第１図のメ
モリノセルデータ読出し動作におけるセンスアンプの両
入力端の電位変化およびビット線対の電位変化を示す図
、第３図は第１図のメモリの他の実施例を示す回路図、
第４図は第３図のメモリのデータ読出し動作が２回連続
した場合のビット線対の電位変化を示す図、第５図は従
来のオープンビットライン形式のダイナミック型ＲＡＭ
の一部を示す回路図、第６図は第５図のメモリのセルデ
ータ読出し動作におけるビット線対の電位変化を示す図
、第７図は従来のオープンビットライン形式をそのまま
採用したＥ２ＦＲＯＭの一部を示す回路図、第８図は第
７図のメモリのセルデータ読出し動作におけるビット線
対の電位変化を示す図である。 １・・・メモリセル、２・・・ダミーセル、３１ 。 ３！・・・トランス７アグート、４１ｅ４２・・・ＭＯ
Ｓトランクスタ、ＢＬ、ＢＬ・・・ビット線、ＳＡ・・
・センスアンプ。 出願人代理人 弁理士 鈴 江 武 彦８１図 （ｂ） 第３図 第４図 第５１１ ＳＳ
Claims (4)
- （１）それぞれメモリセルおよびダミーセルが接続され
たビット線対のビット線間の電位差をセンスアンプによ
りセンス増幅してデータ読出しを行なう半導体記憶装置
において、前記センスアンプの両入力端と対応するビッ
ト線対の各ビット線との間に少なくとも各１個設けられ
、前記ビット線対のプリチャージ時にはオン状態に制御
され、このビット線対のビット線間の電位差が前記セン
スアンプによりセンスラッチされた後にオフ状態に制御
されるトランスファゲートを具備することを特徴とする
半導体記憶装置。 - （２）前記メモリセルおよびダミーセルは不揮発性メモ
リセルであることを特徴とする前記特許請求の範囲第１
項記載の半導体記憶装置。 - （３）前記ビット線対はセンスアンプの両側方向に延設
されるオープンビットライン形式が採用されてなること
を特徴とする前記特許請求の範囲第２項記載の半導体記
憶装置。 - （４）前記ビット線対の各ビット線と接地端との間にそ
れぞれ設けられ、前記トランスファゲートがオフ状態に
なつたのちオン状態に制御されて上記各ビット線を接地
電位にプルダウンするトランジスタをさらに具備するこ
とを特徴とする前記特許請求の範囲第２項記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025676A JPS61184794A (ja) | 1985-02-13 | 1985-02-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025676A JPS61184794A (ja) | 1985-02-13 | 1985-02-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184794A true JPS61184794A (ja) | 1986-08-18 |
| JPH0453040B2 JPH0453040B2 (ja) | 1992-08-25 |
Family
ID=12172386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025676A Granted JPS61184794A (ja) | 1985-02-13 | 1985-02-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184794A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105396A (ja) * | 1987-07-01 | 1989-04-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH023190A (ja) * | 1987-12-01 | 1990-01-08 | Sgs Thomson Microelettronica Spa | Ｃｍｏｓ技術におけるｅｐｒｏｍメモリーセルのビットライン用バイアス及びプリチャージ回路 |
| JPH04119597A (ja) * | 1990-09-07 | 1992-04-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置のセンスアンプ |
| JPH08227586A (ja) * | 1994-11-15 | 1996-09-03 | Sgs Thomson Microelectron Ltd | 集積回路メモリ装置 |
| US6185142B1 (en) | 1998-04-24 | 2001-02-06 | Sharp Kabushiki Kaisha | Apparatus for a semiconductor memory with independent reference voltage |
| KR100295657B1 (ko) * | 1998-08-21 | 2001-08-07 | 김영환 | 반도체메모리의데이터입출력회로 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140442A (en) * | 1975-05-13 | 1976-12-03 | Ncr Co | Memory circuit |
| JPS53114625A (en) * | 1977-03-17 | 1978-10-06 | Nec Corp | Amplifier circuit |
| JPS5813519U (ja) * | 1981-07-20 | 1983-01-27 | ヒタコン写真用品販売株式会社 | 誤発光を防止した閃光発光器 |
| JPS5817594A (ja) * | 1981-07-23 | 1983-02-01 | Seiko Epson Corp | 半導体記憶装置 |
| JPS58128087A (ja) * | 1982-01-25 | 1983-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1985
- 1985-02-13 JP JP60025676A patent/JPS61184794A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140442A (en) * | 1975-05-13 | 1976-12-03 | Ncr Co | Memory circuit |
| JPS53114625A (en) * | 1977-03-17 | 1978-10-06 | Nec Corp | Amplifier circuit |
| JPS5813519U (ja) * | 1981-07-20 | 1983-01-27 | ヒタコン写真用品販売株式会社 | 誤発光を防止した閃光発光器 |
| JPS5817594A (ja) * | 1981-07-23 | 1983-02-01 | Seiko Epson Corp | 半導体記憶装置 |
| JPS58128087A (ja) * | 1982-01-25 | 1983-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105396A (ja) * | 1987-07-01 | 1989-04-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH023190A (ja) * | 1987-12-01 | 1990-01-08 | Sgs Thomson Microelettronica Spa | Ｃｍｏｓ技術におけるｅｐｒｏｍメモリーセルのビットライン用バイアス及びプリチャージ回路 |
| JPH04119597A (ja) * | 1990-09-07 | 1992-04-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置のセンスアンプ |
| JPH08227586A (ja) * | 1994-11-15 | 1996-09-03 | Sgs Thomson Microelectron Ltd | 集積回路メモリ装置 |
| US5764572A (en) * | 1994-11-15 | 1998-06-09 | Sgs-Thomson Microelectronics Limited | Integrated circuit memory device |
| US6185142B1 (en) | 1998-04-24 | 2001-02-06 | Sharp Kabushiki Kaisha | Apparatus for a semiconductor memory with independent reference voltage |
| KR100295657B1 (ko) * | 1998-08-21 | 2001-08-07 | 김영환 | 반도체메모리의데이터입출력회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453040B2 (ja) | 1992-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |