JPH11195300A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11195300A JPH11195300A JP36146497A JP36146497A JPH11195300A JP H11195300 A JPH11195300 A JP H11195300A JP 36146497 A JP36146497 A JP 36146497A JP 36146497 A JP36146497 A JP 36146497A JP H11195300 A JPH11195300 A JP H11195300A
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Abstract
(57)【要約】
【課題】チップ面積の増大を招くことなく、ビット線容
量が増大しても高速な読み出しを実現することができる
不揮発性半導体記憶装置を提供する。 【解決手段】ビット線ＢＬ１〜ＢＬｍ，ＢＬｍ＋１〜Ｂ
Ｌ２ｍの中央にＮＭＯＳトランジスタＴ１〜Ｔｍ，Ｔｍ
＋１〜Ｔ２ｍを接続して、ＮＭＯＳトランジスタＴ１〜
Ｔｍのゲート電極を共通の制御線ＣＴＬ１に接続し、Ｎ
ＭＯＳトランジスタＴｍ＋１〜Ｔ２ｍを共通の制御線Ｃ
ＴＬ２に接続してビット線を半分に分割できるように
し、かつ読み出し時におけるページ内のアドレスは、コ
ントローラ２３の制御によりＮＭＯＳトランジスタＴ１
〜ＴｍまたはＮＭＯＳトランジスタＴｍ＋１〜Ｔ２ｍで
約半分に制御されセンスアンプＳＡ１〜ＳＡｍ，ＳＡｍ
＋１〜ＳＡ２ｍが接続されたビット線に接続されている
ストリング側を下位アドレス側とするように構成する。
量が増大しても高速な読み出しを実現することができる
不揮発性半導体記憶装置を提供する。 【解決手段】ビット線ＢＬ１〜ＢＬｍ，ＢＬｍ＋１〜Ｂ
Ｌ２ｍの中央にＮＭＯＳトランジスタＴ１〜Ｔｍ，Ｔｍ
＋１〜Ｔ２ｍを接続して、ＮＭＯＳトランジスタＴ１〜
Ｔｍのゲート電極を共通の制御線ＣＴＬ１に接続し、Ｎ
ＭＯＳトランジスタＴｍ＋１〜Ｔ２ｍを共通の制御線Ｃ
ＴＬ２に接続してビット線を半分に分割できるように
し、かつ読み出し時におけるページ内のアドレスは、コ
ントローラ２３の制御によりＮＭＯＳトランジスタＴ１
〜ＴｍまたはＮＭＯＳトランジスタＴｍ＋１〜Ｔ２ｍで
約半分に制御されセンスアンプＳＡ１〜ＳＡｍ，ＳＡｍ
＋１〜ＳＡ２ｍが接続されたビット線に接続されている
ストリング側を下位アドレス側とするように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ビット線を容量と
見なしてセル電流によるビット線電圧を変化を検出して
読み出しを行う不揮発性半導体記憶に関するものであ
る。
見なしてセル電流によるビット線電圧を変化を検出して
読み出しを行う不揮発性半導体記憶に関するものであ
る。
【０００２】
【従来の技術】フラッシュストレージ用途の不揮発性半
導体記憶装置としてのフラッシュメモリではビット線を
容量と見なして、セル電流によるビット線電圧の変化を
検出して読出を行っていた。
導体記憶装置としてのフラッシュメモリではビット線を
容量と見なして、セル電流によるビット線電圧の変化を
検出して読出を行っていた。
【０００３】図３は、この種の従来の不揮発性半導体記
憶装置の構成例を示す示す回路図である。この不揮発性
半導体記憶装置１０は、図３に示すように、メモリアレ
イ１１およびメインデコーダ（以下、単にデコーダ）１
２を主構成要素としている。
憶装置の構成例を示す示す回路図である。この不揮発性
半導体記憶装置１０は、図３に示すように、メモリアレ
イ１１およびメインデコーダ（以下、単にデコーダ）１
２を主構成要素としている。
【０００４】メモリアレイ１１は、たとえば直列に接続
された１６個のメモリトランジスタおよびその両端に直
列に接続された２個の選択トランジスタにより構成され
たメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、Ｓ
ＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状
に配置されている。また２ｍ本のビット線ＢＬ１〜ＢＬ
２ｍとデコーダ１２により駆動される複数本のワード線
が格子状に配列されている。そして、同一行に配置され
たメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、Ｓ
ＴＲＧ１１〜ＳＴＲＧ１２ｍのメモリトランジスタのゲ
ート電極は同一のワード線ＷＬに接続されている。な
お、図３では図面の簡単化のため、各行のストリングに
対して１本の計２本のみを図示している。
された１６個のメモリトランジスタおよびその両端に直
列に接続された２個の選択トランジスタにより構成され
たメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、Ｓ
ＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状
に配置されている。また２ｍ本のビット線ＢＬ１〜ＢＬ
２ｍとデコーダ１２により駆動される複数本のワード線
が格子状に配列されている。そして、同一行に配置され
たメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、Ｓ
ＴＲＧ１１〜ＳＴＲＧ１２ｍのメモリトランジスタのゲ
ート電極は同一のワード線ＷＬに接続されている。な
お、図３では図面の簡単化のため、各行のストリングに
対して１本の計２本のみを図示している。
【０００５】そして、各ビット線ＢＬ１〜ＢＬ２ｍに各
列２つのメモリストリングがそれぞれ接続されている。
たとえばビット線ＢＬ１にはメモリストリングＳＴＲＧ
０１とＳＴＲＧ１１が接続され、ビット線ＢＬ２ｍには
メモリストリングＳＴＲＧ０２ｍとＳＴＲＧ１２ｍが接
続されている。
列２つのメモリストリングがそれぞれ接続されている。
たとえばビット線ＢＬ１にはメモリストリングＳＴＲＧ
０１とＳＴＲＧ１１が接続され、ビット線ＢＬ２ｍには
メモリストリングＳＴＲＧ０２ｍとＳＴＲＧ１２ｍが接
続されている。
【０００６】さらに、各ビット線ＢＬ１〜ＢＬ２ｍの端
部にはセンスアンプＳＡ１〜ＳＡ２ｍがそれぞれ接続さ
れているが、たとえばビット線ＢＬ１〜ＢＬｍ用のセン
スアンプＳＡ１〜ＳＡｍはデコーダ１２の配置側と直交
する側のメモリアレイ１１の一側部に配置され、ビット
線ＢＬｍ＋１〜ＢＬ２ｍ用のセンスアンプＳＡｍ＋１〜
ＳＡ２ｍはデコーダ１２の配置側と直交する側のメモリ
アレイ１１の一側部に配置されている。
部にはセンスアンプＳＡ１〜ＳＡ２ｍがそれぞれ接続さ
れているが、たとえばビット線ＢＬ１〜ＢＬｍ用のセン
スアンプＳＡ１〜ＳＡｍはデコーダ１２の配置側と直交
する側のメモリアレイ１１の一側部に配置され、ビット
線ＢＬｍ＋１〜ＢＬ２ｍ用のセンスアンプＳＡｍ＋１〜
ＳＡ２ｍはデコーダ１２の配置側と直交する側のメモリ
アレイ１１の一側部に配置されている。
【０００７】図４は、センスアンプとメモリセルとの具
体的な例を示す回路図である。なお、図４では、説明の
簡単化のため一つのメモリセルがビットに接続されてい
る場合を示している。
体的な例を示す回路図である。なお、図４では、説明の
簡単化のため一つのメモリセルがビットに接続されてい
る場合を示している。
【０００８】センスアンプＳＡｎ（１≦ｎ≦２ｍ）は、
ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１〜
ＮＴ１５、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ
ＰＴ１１、およびインバータの入出力同士を結合してな
るラッチ回路ＬＡＴｎにより構成されている。
ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１〜
ＮＴ１５、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ
ＰＴ１１、およびインバータの入出力同士を結合してな
るラッチ回路ＬＡＴｎにより構成されている。
【０００９】ビット線ＢＬｎとラッチ回路ＬＡＴｎの第
１の記憶ノードＮ１１ａとの間にＮＭＯＳトランジスタ
ＮＴ１１，ＮＴ１５が直列に接続されている。ＮＭＯＳ
トランジスタＮＴ１１とＮＴ１５の接続点がＰＭＯＳト
ランジスタＰＴ１１を介して電源電圧ＶCC（たとえば
３．３Ｖ）の供給ラインに接続され、ＮＭＯＳトランジ
スタＮＴ１２を介して接地され、かつＮＭＯＳトランジ
スタＮＴ１３のゲート電極に接続されている。また、ラ
ッチ回路ＬＡＴｎの第１の記憶ノードＮ１１ｂと接地ラ
インとの間にＮＭＯＳトランジスタＮＴ１３，ＮＴ１４
が直列に接続されている。
１の記憶ノードＮ１１ａとの間にＮＭＯＳトランジスタ
ＮＴ１１，ＮＴ１５が直列に接続されている。ＮＭＯＳ
トランジスタＮＴ１１とＮＴ１５の接続点がＰＭＯＳト
ランジスタＰＴ１１を介して電源電圧ＶCC（たとえば
３．３Ｖ）の供給ラインに接続され、ＮＭＯＳトランジ
スタＮＴ１２を介して接地され、かつＮＭＯＳトランジ
スタＮＴ１３のゲート電極に接続されている。また、ラ
ッチ回路ＬＡＴｎの第１の記憶ノードＮ１１ｂと接地ラ
インとの間にＮＭＯＳトランジスタＮＴ１３，ＮＴ１４
が直列に接続されている。
【００１０】そして、ＮＭＯＳトランジスタＮＴ１１の
ゲート電極に信号ＢＬＳＨＦが供給され、ＮＭＯＳトラ
ンジスタＮＴ１２のゲート電極に信号ＤＩＳが供給さ
れ、ＮＭＯＳトランジスタＮＴ３のゲート電極に信号Ｄ
ＩＳが供給され、ＮＭＯＳトランジスタＮＴ１４のゲー
ト電極に信号ＲＤが供給され、ＰＭＯＳトランジスタＰ
Ｔ１１のゲート電極に信号Ｖref の供給ラインに接続さ
れている。
ゲート電極に信号ＢＬＳＨＦが供給され、ＮＭＯＳトラ
ンジスタＮＴ１２のゲート電極に信号ＤＩＳが供給さ
れ、ＮＭＯＳトランジスタＮＴ３のゲート電極に信号Ｄ
ＩＳが供給され、ＮＭＯＳトランジスタＮＴ１４のゲー
ト電極に信号ＲＤが供給され、ＰＭＯＳトランジスタＰ
Ｔ１１のゲート電極に信号Ｖref の供給ラインに接続さ
れている。
【００１１】次に、図４の回路の読み出し動作を、図５
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
【００１２】読み出し時には、まず信号Ｖｒｅｆが接地
レベル（０Ｖ）に設定されてプリチャージ用ＰＭＯＳト
ランジスタＰＴ１１が導通状態に保持され、また、信号
ＢＬＳＨＦが接地レベルに保持されてＮＭＯＳトランジ
スタＮＴ１１が非導通状態に保持される。これにより、
センスアンプＳＡｎのノードＮSAが電源電圧ＶCCに充電
される。そして、信号ＢＬＳＨＦがたとえば２Ｖ（＜Ｖ
CC）に設定され、ＮＭＯＳトランジスタＮＴ１１が導通
状態に保持される。これにより、ビット線ＢＬｎがＶｃ
ｃ−Ｖｔｈ（＝ＶＢＬ）に充電される。また、信号Ｖｒ
ｅｆがＰＭＯＳトランジスタＰＴ１１からリーク補償電
流が供給されるレベルに設定される。
レベル（０Ｖ）に設定されてプリチャージ用ＰＭＯＳト
ランジスタＰＴ１１が導通状態に保持され、また、信号
ＢＬＳＨＦが接地レベルに保持されてＮＭＯＳトランジ
スタＮＴ１１が非導通状態に保持される。これにより、
センスアンプＳＡｎのノードＮSAが電源電圧ＶCCに充電
される。そして、信号ＢＬＳＨＦがたとえば２Ｖ（＜Ｖ
CC）に設定され、ＮＭＯＳトランジスタＮＴ１１が導通
状態に保持される。これにより、ビット線ＢＬｎがＶｃ
ｃ−Ｖｔｈ（＝ＶＢＬ）に充電される。また、信号Ｖｒ
ｅｆがＰＭＯＳトランジスタＰＴ１１からリーク補償電
流が供給されるレベルに設定される。
【００１３】この状態でワード線ＷＬが活性化される。
このとき、メモリセルが書き込み状態にあるとセル電流
が流れないためビット線電圧は変化せず、センスアンプ
ＳＡｎとビット線ＢＬｎを接続するＮＭＯＳトランジス
タＮＴ１１がオフしたままであるため、ノードＮSAが電
源電圧ＶCCレベルに保持される。一方、メモリセルが消
去状態だとリーク補償電流より大きいセル電流が流れる
ことによりビット線電圧は次第に降下していき、これに
伴ってセンスアンプＳＡｎとビット線ＢＬｎを接続する
ＮＭＯＳトランジスタＮＴ１１が徐々にオンしていき、
最終的には完全にオンして電荷の再分配が起こる。
このとき、メモリセルが書き込み状態にあるとセル電流
が流れないためビット線電圧は変化せず、センスアンプ
ＳＡｎとビット線ＢＬｎを接続するＮＭＯＳトランジス
タＮＴ１１がオフしたままであるため、ノードＮSAが電
源電圧ＶCCレベルに保持される。一方、メモリセルが消
去状態だとリーク補償電流より大きいセル電流が流れる
ことによりビット線電圧は次第に降下していき、これに
伴ってセンスアンプＳＡｎとビット線ＢＬｎを接続する
ＮＭＯＳトランジスタＮＴ１１が徐々にオンしていき、
最終的には完全にオンして電荷の再分配が起こる。
【００１４】ＮＭＯＳトランジスタＮＴ１１がオンする
直前のビット線電圧ＶＢＬ’は次式で与えられる。
直前のビット線電圧ＶＢＬ’は次式で与えられる。
【００１５】
【数１】 Ｑ’＝ＣＢＬ・ＶＢＬ−１ｃｅｌｌ・ｔ＝ＣＢＬ・ＶＢＬ’ ＶＢＬ’＝ＶＢＬ−１ｃｅｌｌ／ＣＢＬ・ｔ …（１）
【００１６】なお、ＣＢＬはビット線容量である。
【００１７】ＮＭＯＳトランジスタ１１がオンした直後
のビット線電圧ＶＢＬ”は、次式で与えられる。
のビット線電圧ＶＢＬ”は、次式で与えられる。
【００１８】
【数２】 ＣＳＡ・Ｖｃｃ＋ＣＢＬ・ＶＢＬ’＝Ｖ”・（ＣＳＡ＋ＣＢＬ） ＶＢＬ”＝ＣＳＡ・Ｖｃｃ＋ＣＢＬ・ＶＢＬ’／ＣＳＡ＋ＣＢＬ …（２）
【００１９】なお、ＣＳＡは、ノードＮSAの容量であ
る。
る。
【００２０】ここでＣＢＬ＞＞ＣＳＡよりＮＭＯＳトラ
ンジスタＮＴ１１がオンした直後のビット線電圧ＶＢ
Ｌ”は、次式のようになる。
ンジスタＮＴ１１がオンした直後のビット線電圧ＶＢ
Ｌ”は、次式のようになる。
【００２１】
【数３】 ＶＢＬ”＝ＣＳＡ／ＣＢＬ・Ｖｃｃ＋ＶＢＬ’ …（３）
【００２２】以上より、センスアンプＳＡｎ側のノード
ＮSAの電圧は、ＮＭＯＳトランジスタＮＴ１１がオンす
るとわずかなセル電流でノードＮSAの電位はＶｃｃ→Ｖ
ＢＬ”に急激に変化するため高速な読み出しが行われ
る。
ＮSAの電圧は、ＮＭＯＳトランジスタＮＴ１１がオンす
るとわずかなセル電流でノードＮSAの電位はＶｃｃ→Ｖ
ＢＬ”に急激に変化するため高速な読み出しが行われ
る。
【００２３】
【発明が解決しようとする課題】しかし、メモリ容量の
増大に伴ってビット線容量（ＣＢＬ）が大きくなると、
上記（１）式よりセンスアンプＳＡｎとビット線ＢＬｎ
を接続するＮＭＯＳトランジスタＮＴ１１がオンするま
での時間が長くなり、結果的に読み出し時間が長くなっ
てしまう。換言すれば。大容量化に伴ってビット線容量
が大きくなるとセル電流によりビット線電圧の変化が小
さくなり、読み出しが遅くなるという問題がある。
増大に伴ってビット線容量（ＣＢＬ）が大きくなると、
上記（１）式よりセンスアンプＳＡｎとビット線ＢＬｎ
を接続するＮＭＯＳトランジスタＮＴ１１がオンするま
での時間が長くなり、結果的に読み出し時間が長くなっ
てしまう。換言すれば。大容量化に伴ってビット線容量
が大きくなるとセル電流によりビット線電圧の変化が小
さくなり、読み出しが遅くなるという問題がある。
【００２４】ビット線容量を半減させるためにＭＡＴ分
割する方法があるが、この方法ではデータラッチ回路が
２倍になりチップ面積の増大をもたらす。
割する方法があるが、この方法ではデータラッチ回路が
２倍になりチップ面積の増大をもたらす。
【００２５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、チップ面積の増大を招くことな
く、ビット線容量が増大しても高速な読み出しを実現す
ることができる不揮発性半導体記憶装置を提供すること
にある。
のであり、その目的は、チップ面積の増大を招くことな
く、ビット線容量が増大しても高速な読み出しを実現す
ることができる不揮発性半導体記憶装置を提供すること
にある。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリセルが少なくとも２行２列のマト
リクス状に配置され、同一列のメモリセルが同一のビッ
ト線に接続され、同一行のメモリセルが同一のワード線
に接続されたメモリアレイ領域と、各ビット線に対応し
て当該メモリアレイ領域を挟んで配置され、読み出し時
に接続されたビットを容量と見なしてセル電流によるビ
ット線電圧を変化を検出するセンスアンプとを備えた不
揮発性半導体記憶であって、上記各ビット線のメモリセ
ルの接続点間に設けられ、制御信号により導通状態が制
御されるスイッチ手段と、読み出し時に、接続された上
記センスアンプの上記メモリアレイ領域に対する配置位
置が同一の複数のビット線群のいずれか一つの上記スイ
ッチ手段を非導通状態に保持する制御手段とを有する。
め、本発明は、メモリセルが少なくとも２行２列のマト
リクス状に配置され、同一列のメモリセルが同一のビッ
ト線に接続され、同一行のメモリセルが同一のワード線
に接続されたメモリアレイ領域と、各ビット線に対応し
て当該メモリアレイ領域を挟んで配置され、読み出し時
に接続されたビットを容量と見なしてセル電流によるビ
ット線電圧を変化を検出するセンスアンプとを備えた不
揮発性半導体記憶であって、上記各ビット線のメモリセ
ルの接続点間に設けられ、制御信号により導通状態が制
御されるスイッチ手段と、読み出し時に、接続された上
記センスアンプの上記メモリアレイ領域に対する配置位
置が同一の複数のビット線群のいずれか一つの上記スイ
ッチ手段を非導通状態に保持する制御手段とを有する。
【００２７】本発明では、上記スイッチ手段は、各ビッ
ト線のメモリセルの接続点間の略中央部に設けらてい
る。
ト線のメモリセルの接続点間の略中央部に設けらてい
る。
【００２８】また、本発明では、読み出し時におけるペ
ージ内のアドレスは、スイッチ手段が非導通状態に保持
されたビット線に接続されているメモリセル側を下位ア
ドレス側とする。
ージ内のアドレスは、スイッチ手段が非導通状態に保持
されたビット線に接続されているメモリセル側を下位ア
ドレス側とする。
【００２９】また、本発明は、メモリセルが複数接続さ
れたメモリストリングが少なくとも２行２列のマトリク
ス状に配置され、同一列のメモリストリングが同一のビ
ット線に接続され、同一行のメモリセルが同一のワード
線に接続されたメモリアレイ領域と、各ビット線に対応
して当該メモリアレイ領域を挟んで配置され、読み出し
時に接続されたビットを容量と見なしてセル電流による
ビット線電圧を変化を検出するセンスアンプとを備えた
不揮発性半導体記憶であって、上記各ビット線のメモリ
ストリングの接続点間に設けられ、制御信号により導通
状態が制御されるスイッチ手段と、読み出し時に、接続
された上記センスアンプの上記メモリアレイ領域に対す
る配置位置が同一の複数のビット線群のいずれか一つの
上記スイッチ手段を非導通状態に保持する制御手段とを
有する。
れたメモリストリングが少なくとも２行２列のマトリク
ス状に配置され、同一列のメモリストリングが同一のビ
ット線に接続され、同一行のメモリセルが同一のワード
線に接続されたメモリアレイ領域と、各ビット線に対応
して当該メモリアレイ領域を挟んで配置され、読み出し
時に接続されたビットを容量と見なしてセル電流による
ビット線電圧を変化を検出するセンスアンプとを備えた
不揮発性半導体記憶であって、上記各ビット線のメモリ
ストリングの接続点間に設けられ、制御信号により導通
状態が制御されるスイッチ手段と、読み出し時に、接続
された上記センスアンプの上記メモリアレイ領域に対す
る配置位置が同一の複数のビット線群のいずれか一つの
上記スイッチ手段を非導通状態に保持する制御手段とを
有する。
【００３０】本発明では、上記スイッチ手段は、各ビッ
ト線のメモリストリングの接続点間の略中央部に設けら
ている。
ト線のメモリストリングの接続点間の略中央部に設けら
ている。
【００３１】また、本発明では、読み出し時におけるペ
ージ内のアドレスは、スイッチ手段が非導通状態に保持
されたビット線に接続されているメモリストリング側を
下位アドレス側とする。
ージ内のアドレスは、スイッチ手段が非導通状態に保持
されたビット線に接続されているメモリストリング側を
下位アドレス側とする。
【００３２】また、上記メモリストリングは複数のメモ
リセルトランジスタが直列接続されたＮＡＮＤ構成を有
する。
リセルトランジスタが直列接続されたＮＡＮＤ構成を有
する。
【００３３】本発明によれば、読み出し時に、一のビッ
ト線群が非導通状態に保持され、他のビット線群が導通
状態に保持される。このとき、他のビット線群に接続さ
れたセンスアンプからみたビット線容量は従来と同じで
第１アクセス時間も同じであるが、一のビット線群が接
続されたセンスアンプからみたビット線容量はたとえば
他のビット線群の場合に比べて約半分である。そして、
ワード線がアクティブに設定されてセンスアンプのビッ
ト線との接続ノードが変化するまでの時間は従来の場合
の半分程度となり、第１アクセス時間が高速化される。
残りの半分のデータの確定は一のビット線が接続された
のシリアルデータ出力が終了するまでで良いので時間的
に余裕がある。すなわち、一側のセンスアンプからみた
ビット線容量は半分となり、ページ内のデータのうち半
分は高速に読み出しができる（残り半分は通常の速
度）。そして、最初に高速に読み出した半分のデータを
シリアル転送している間に残り半分の読出が終了すれば
続けてシリアル転送でき、結局はページとしてみた場
合、第１アクセス時間を従来の半分とでき利点がある。
ト線群が非導通状態に保持され、他のビット線群が導通
状態に保持される。このとき、他のビット線群に接続さ
れたセンスアンプからみたビット線容量は従来と同じで
第１アクセス時間も同じであるが、一のビット線群が接
続されたセンスアンプからみたビット線容量はたとえば
他のビット線群の場合に比べて約半分である。そして、
ワード線がアクティブに設定されてセンスアンプのビッ
ト線との接続ノードが変化するまでの時間は従来の場合
の半分程度となり、第１アクセス時間が高速化される。
残りの半分のデータの確定は一のビット線が接続された
のシリアルデータ出力が終了するまでで良いので時間的
に余裕がある。すなわち、一側のセンスアンプからみた
ビット線容量は半分となり、ページ内のデータのうち半
分は高速に読み出しができる（残り半分は通常の速
度）。そして、最初に高速に読み出した半分のデータを
シリアル転送している間に残り半分の読出が終了すれば
続けてシリアル転送でき、結局はページとしてみた場
合、第１アクセス時間を従来の半分とでき利点がある。
【００３４】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置の一実施形態を示す回路図である。
導体記憶装置の一実施形態を示す回路図である。
【００３５】この不揮発性半導体記憶装置２０は、図１
に示すように、センスアンプＳＡ１〜ＳＡｍ，ＳＡｍ＋
１〜ＳＡ２ｍ、メモリアレイ２１、メインデコーダ２
２、コントローラ（ＣＴＬ）２３、ゲート回路２４ａ，
２４ｂおよび出力回路２５により構成されている。
に示すように、センスアンプＳＡ１〜ＳＡｍ，ＳＡｍ＋
１〜ＳＡ２ｍ、メモリアレイ２１、メインデコーダ２
２、コントローラ（ＣＴＬ）２３、ゲート回路２４ａ，
２４ｂおよび出力回路２５により構成されている。
【００３６】メモリアレイ２１は、たとえば直列に接続
された１６個のメモリトランジスタおよびその両端に直
列に接続された２個の選択トランジスタにより構成され
たメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、Ｓ
ＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状
に配置されている。また２ｍ本のビット線ＢＬ１〜ＢＬ
２ｍとデコーダ２２により駆動される複数本のワード線
が格子状に配列されている。そして、同一行に配置され
たメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、Ｓ
ＴＲＧ１１〜ＳＴＲＧ１２ｍのメモリトランジスタのゲ
ート電極は同一のワード線ＷＬに接続されている。な
お、図１では図面の簡単化のため、各行のストリングに
対して１本の計２本のみを図示している。
された１６個のメモリトランジスタおよびその両端に直
列に接続された２個の選択トランジスタにより構成され
たメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、Ｓ
ＴＲＧ１１〜ＳＴＲＧ１２ｍが２行ｍ列のマトリクス状
に配置されている。また２ｍ本のビット線ＢＬ１〜ＢＬ
２ｍとデコーダ２２により駆動される複数本のワード線
が格子状に配列されている。そして、同一行に配置され
たメモリストリングＳＴＲＧ０１〜ＳＴＲＧ０２ｍ、Ｓ
ＴＲＧ１１〜ＳＴＲＧ１２ｍのメモリトランジスタのゲ
ート電極は同一のワード線ＷＬに接続されている。な
お、図１では図面の簡単化のため、各行のストリングに
対して１本の計２本のみを図示している。
【００３７】そして、各ビット線ＢＬ１〜ＢＬ２ｍに各
列２つのメモリストリングがそれぞれ接続されている。
たとえばビット線ＢＬ１にはメモリストリングＳＴＲＧ
０１とＳＴＲＧ１１が接続され、ビット線ＢＬ２ｍには
メモリストリングＳＴＲＧ０２ｍとＳＴＲＧ１２ｍが接
続されている。
列２つのメモリストリングがそれぞれ接続されている。
たとえばビット線ＢＬ１にはメモリストリングＳＴＲＧ
０１とＳＴＲＧ１１が接続され、ビット線ＢＬ２ｍには
メモリストリングＳＴＲＧ０２ｍとＳＴＲＧ１２ｍが接
続されている。
【００３８】さらに、各ビット線ＢＬ１〜ＢＬ２ｍの端
部にはセンスアンプＳＡ１〜ＳＡ２ｍがそれぞれ接続さ
れているが、たとえばビット線ＢＬ１〜ＢＬｍ用のセン
スアンプＳＡ１〜ＳＡｍはデコーダ２２の配置側と直交
する側のメモリアレイ２１の一側部（上側）に配置さ
れ、ビット線ＢＬｍ＋１〜ＢＬ２ｍ用のセンスアンプＳ
Ａｍ＋１〜ＳＡ２ｍはデコーダ２２の配置側と直交する
側のメモリアレイ２１の他側部（下側）に配置されてい
る。
部にはセンスアンプＳＡ１〜ＳＡ２ｍがそれぞれ接続さ
れているが、たとえばビット線ＢＬ１〜ＢＬｍ用のセン
スアンプＳＡ１〜ＳＡｍはデコーダ２２の配置側と直交
する側のメモリアレイ２１の一側部（上側）に配置さ
れ、ビット線ＢＬｍ＋１〜ＢＬ２ｍ用のセンスアンプＳ
Ａｍ＋１〜ＳＡ２ｍはデコーダ２２の配置側と直交する
側のメモリアレイ２１の他側部（下側）に配置されてい
る。
【００３９】さらに、メモリアレイ２１において、各ビ
ット線ＢＬ１〜ＢＬ２ｍの２つのメモリストリングとの
接続点間（本実施形態では略中央）に、ＮＭＯＳトラン
ジスタＴ１〜Ｔ２ｍが接続されている。具体的には、１
行目のストリング側に配置されたセンスアンプＳＡ１〜
ＳＡｍが接続されているビット線ＢＬ１〜ＢＬｍにＮＭ
ＯＳトランジスタＴ１〜Ｔｍが接続され、２行目のスト
リング側に配置されたセンスアンプＳＡｍ＋１〜ＳＡ２
ｍが接続されているビット線ＢＬｍ＋１〜ＢＬ２ｍにＮ
ＭＯＳトランジスタＴｍ＋１〜Ｔ２ｍが接続されてい
る。そして、ＮＭＯＳトランジスタＴ１〜Ｔｍのゲート
電極が共通の制御線ＣＴＬ１に接続され、ＮＭＯＳトラ
ンジスタＴｍ＋１〜Ｔ２ｍが共通の制御線ＣＴＬ２に接
続されている。
ット線ＢＬ１〜ＢＬ２ｍの２つのメモリストリングとの
接続点間（本実施形態では略中央）に、ＮＭＯＳトラン
ジスタＴ１〜Ｔ２ｍが接続されている。具体的には、１
行目のストリング側に配置されたセンスアンプＳＡ１〜
ＳＡｍが接続されているビット線ＢＬ１〜ＢＬｍにＮＭ
ＯＳトランジスタＴ１〜Ｔｍが接続され、２行目のスト
リング側に配置されたセンスアンプＳＡｍ＋１〜ＳＡ２
ｍが接続されているビット線ＢＬｍ＋１〜ＢＬ２ｍにＮ
ＭＯＳトランジスタＴｍ＋１〜Ｔ２ｍが接続されてい
る。そして、ＮＭＯＳトランジスタＴ１〜Ｔｍのゲート
電極が共通の制御線ＣＴＬ１に接続され、ＮＭＯＳトラ
ンジスタＴｍ＋１〜Ｔ２ｍが共通の制御線ＣＴＬ２に接
続されている。
【００４０】コントローラ（ＣＴＬ）２３は、読み出し
動作時にたとえば１行目のストリング側へのアクセス指
示の場合には制御線ＣＴＬ１をローレベルに設定し、制
御線ＣＴＬ２をハイレベルに設定する。一方、２行目の
ストリング側へのアクセス指示の場合には制御線ＣＴＬ
２をローレベルに設定し、制御線ＣＴＬ１をハイレベル
に設定する。
動作時にたとえば１行目のストリング側へのアクセス指
示の場合には制御線ＣＴＬ１をローレベルに設定し、制
御線ＣＴＬ２をハイレベルに設定する。一方、２行目の
ストリング側へのアクセス指示の場合には制御線ＣＴＬ
２をローレベルに設定し、制御線ＣＴＬ１をハイレベル
に設定する。
【００４１】ゲート回路２４ａは、読み出し時に導通状
態に制御されるＮＭＯＳトランジスタからなる転送ゲー
トＧ１〜Ｇｍを有し、センスアンプＳＡ１〜ＳＡｍに読
み出したデータを出力回路２５に出力する。同様に、ゲ
ート回路２４ｂは、読み出し時に導通状態に制御される
ＮＭＯＳトランジスタからなる転送ゲートＧｍ＋１〜Ｇ
２ｍを有し、センスアンプＳＡｍ＋１〜ＳＡ２ｍに読み
出したデータを出力回路２５に出力する。
態に制御されるＮＭＯＳトランジスタからなる転送ゲー
トＧ１〜Ｇｍを有し、センスアンプＳＡ１〜ＳＡｍに読
み出したデータを出力回路２５に出力する。同様に、ゲ
ート回路２４ｂは、読み出し時に導通状態に制御される
ＮＭＯＳトランジスタからなる転送ゲートＧｍ＋１〜Ｇ
２ｍを有し、センスアンプＳＡｍ＋１〜ＳＡ２ｍに読み
出したデータを出力回路２５に出力する。
【００４２】出力回路２５は、ゲート回路２４ａ，２４
ｂを介して入力したセンスアンプＳＡ１〜ＳＡ２ｍの読
み出しデータをデータ線へ出力する。
ｂを介して入力したセンスアンプＳＡ１〜ＳＡ２ｍの読
み出しデータをデータ線へ出力する。
【００４３】なお、読み出し時におけるページ内のアド
レスは、コントローラ２３の制御によりＮＭＯＳトラン
ジスタＴ１〜ＴｍまたはＮＭＯＳトランジスタＴｍ＋１
〜Ｔ２ｍで約半分に制御されセンスアンプＳＡ１〜ＳＡ
ｍ，ＳＡｍ＋１〜ＳＡ２ｍが接続されたビット線に接続
されているストリング側が下位アドレス側とする。
レスは、コントローラ２３の制御によりＮＭＯＳトラン
ジスタＴ１〜ＴｍまたはＮＭＯＳトランジスタＴｍ＋１
〜Ｔ２ｍで約半分に制御されセンスアンプＳＡ１〜ＳＡ
ｍ，ＳＡｍ＋１〜ＳＡ２ｍが接続されたビット線に接続
されているストリング側が下位アドレス側とする。
【００４４】また、センスアンプＳＡ１〜ＳＡｍ，ＳＡ
ｍ＋１〜ＳＡ２ｍの具体的な構成およびメモリセルＭＣ
との関係は図４と同様である。
ｍ＋１〜ＳＡ２ｍの具体的な構成およびメモリセルＭＣ
との関係は図４と同様である。
【００４５】次に、上記構成による読み出し動作につい
て説明する。、図２のタイミングチャートを参照して説
明する。
て説明する。、図２のタイミングチャートを参照して説
明する。
【００４６】たとえば上側に配置されているストリング
のメモリセルを読み出す場合、コントローラ２３により
制御線ＣＴＬ１がローレベルに設定され、制御線ＣＴＬ
２がハイレベルに設定される。これにより、ビット線Ｂ
Ｌ１〜ＢＬｍに接続されたＮＭＯＳトランジスタＴ１〜
Ｔｍが非導通状態に保持され、ビット線ＢＬｍ＋１〜Ｂ
Ｌ２ｍが導通状態に保持される。このとき、センスアン
プＳＡｍ＋１〜ＳＡ２ｍからみたビット線容量は従来と
同じで第１アクセス時間も同じであるが、センスアンプ
ＳＡ１〜ＳＡｍからみたビット線容量はＮＭＯＳトラン
ジスタＴ１〜Ｔｍが非導通状態に保持されていることか
ら、ビット線ＢＬｍ＋１〜ＢＬ２ｍの場合の約半分であ
る。
のメモリセルを読み出す場合、コントローラ２３により
制御線ＣＴＬ１がローレベルに設定され、制御線ＣＴＬ
２がハイレベルに設定される。これにより、ビット線Ｂ
Ｌ１〜ＢＬｍに接続されたＮＭＯＳトランジスタＴ１〜
Ｔｍが非導通状態に保持され、ビット線ＢＬｍ＋１〜Ｂ
Ｌ２ｍが導通状態に保持される。このとき、センスアン
プＳＡｍ＋１〜ＳＡ２ｍからみたビット線容量は従来と
同じで第１アクセス時間も同じであるが、センスアンプ
ＳＡ１〜ＳＡｍからみたビット線容量はＮＭＯＳトラン
ジスタＴ１〜Ｔｍが非導通状態に保持されていることか
ら、ビット線ＢＬｍ＋１〜ＢＬ２ｍの場合の約半分であ
る。
【００４７】そして、ワード線ＷＬ１がアクティブに設
定されるから、図４に示すセンスアンプのノードＮSAが
変化するまでの時間は従来の場合の半分程度となり、第
１アクセス時間が高速化される。残りの半分のデータの
確定（ビット線ＢＬｍ＋１〜ＢＬ２ｍ側）はセンスアン
プＳＡ１〜ＳＡｍのシリアルデータ出力が終了するまで
で良いので時間的に余裕がある。たとえば１ページの容
量を５１２Ｂｙｔｅ、シリアル転送のサイクルを５０ｎ
ｓとした場合、５０ｎｓ×２５６＝１２. ８μｓの間に
残り半分の読み出しが終了すればよいが、現状の技術か
らみて十分に終了する。
定されるから、図４に示すセンスアンプのノードＮSAが
変化するまでの時間は従来の場合の半分程度となり、第
１アクセス時間が高速化される。残りの半分のデータの
確定（ビット線ＢＬｍ＋１〜ＢＬ２ｍ側）はセンスアン
プＳＡ１〜ＳＡｍのシリアルデータ出力が終了するまで
で良いので時間的に余裕がある。たとえば１ページの容
量を５１２Ｂｙｔｅ、シリアル転送のサイクルを５０ｎ
ｓとした場合、５０ｎｓ×２５６＝１２. ８μｓの間に
残り半分の読み出しが終了すればよいが、現状の技術か
らみて十分に終了する。
【００４８】一方、下側に配置されているストリングの
メモリセルを読み出す場合、コントローラ２３により制
御線ＣＴＬ１がローレベルに設定され、制御線ＣＴＬ２
がハイレベルに設定される。これにより、ビット線ＢＬ
１〜ＢＬｍに接続されたＮＭＯＳトランジスタＴ１〜Ｔ
ｍが導通状態に保持され、ビット線ＢＬｍ＋１〜ＢＬ２
ｍが非導通状態に保持される。そして、センスアンプＳ
Ａｍ＋１〜ＳＡ２ｍが接続されているビット線ＢＬｍ＋
１〜ＢＬ２ｍからみたビット線容量が半分程度となり、
ビット線ＢＬｍ＋１〜ＢＬ２ｍに接続されたメモリセル
の読み出し時間が従来の半分程度になる。そして、セン
スアンプＳＡｍ＋１〜ＳＡ２ｍのデータをシリアル出力
している間に残りのセルの読み出しが行われ、続けて出
力される。
メモリセルを読み出す場合、コントローラ２３により制
御線ＣＴＬ１がローレベルに設定され、制御線ＣＴＬ２
がハイレベルに設定される。これにより、ビット線ＢＬ
１〜ＢＬｍに接続されたＮＭＯＳトランジスタＴ１〜Ｔ
ｍが導通状態に保持され、ビット線ＢＬｍ＋１〜ＢＬ２
ｍが非導通状態に保持される。そして、センスアンプＳ
Ａｍ＋１〜ＳＡ２ｍが接続されているビット線ＢＬｍ＋
１〜ＢＬ２ｍからみたビット線容量が半分程度となり、
ビット線ＢＬｍ＋１〜ＢＬ２ｍに接続されたメモリセル
の読み出し時間が従来の半分程度になる。そして、セン
スアンプＳＡｍ＋１〜ＳＡ２ｍのデータをシリアル出力
している間に残りのセルの読み出しが行われ、続けて出
力される。
【００４９】図２は、図１の回路において図４の構成で
読み出しを行う場合のタイミングチャートである。図２
は、上側のストリングのワード線ＷＬ１に接続されてい
るメモリセルを読み出す時のタイミングを示す。そし
て、センスアンプＳＡ１、ＳＡｍ＋１に着目した時のタ
イミング図である。
読み出しを行う場合のタイミングチャートである。図２
は、上側のストリングのワード線ＷＬ１に接続されてい
るメモリセルを読み出す時のタイミングを示す。そし
て、センスアンプＳＡ１、ＳＡｍ＋１に着目した時のタ
イミング図である。
【００５０】読み出すメモリセルが図１で上側に配置さ
れているのでコントローラ２３により制御線ＣＴＬ１が
ローレベルに設定され、制御線ＣＴＬ２がハイレベルに
設定される。これにより、ビット線ＢＬ１〜ＢＬｍに接
続されたＮＭＯＳトランジスタＴ１〜Ｔｍが非導通状態
に保持され、ビット線ＢＬｍ＋１〜ＢＬ２ｍが導通状態
に保持される。これにより、センスアンプＳＡ１に接続
されたビット線ＢＬ１の容量を半分とする。
れているのでコントローラ２３により制御線ＣＴＬ１が
ローレベルに設定され、制御線ＣＴＬ２がハイレベルに
設定される。これにより、ビット線ＢＬ１〜ＢＬｍに接
続されたＮＭＯＳトランジスタＴ１〜Ｔｍが非導通状態
に保持され、ビット線ＢＬｍ＋１〜ＢＬ２ｍが導通状態
に保持される。これにより、センスアンプＳＡ１に接続
されたビット線ＢＬ１の容量を半分とする。
【００５１】ここで、信号Ｖｒｅｆが接地レベル（０
Ｖ）に設定されてプリチャージ用ＰＭＯＳトランジスタ
ＰＴ１１が導通状態に保持され、また、信号ＢＬＳＨＦ
が接地レベルに保持されてＮＭＯＳトランジスタＮＴ１
１が非導通状態に保持される。これにより、センスアン
プＳＡｎのノードＮSAが電源電圧ＶCCに充電される。そ
して、信号ＢＬＳＨＦがたとえば２Ｖ（＜ＶCC）に設定
され、ＮＭＯＳトランジスタＮＴ１１が導通状態に保持
される。これにより、ビット線ＢＬｎがＶｃｃ−Ｖｔｈ
（＝ＶＢＬ）に充電される。また、信号ＶｒｅｆがＰＭ
ＯＳトランジスタＰＴ１１からリーク補償電流が供給さ
れるレベルに設定される。
Ｖ）に設定されてプリチャージ用ＰＭＯＳトランジスタ
ＰＴ１１が導通状態に保持され、また、信号ＢＬＳＨＦ
が接地レベルに保持されてＮＭＯＳトランジスタＮＴ１
１が非導通状態に保持される。これにより、センスアン
プＳＡｎのノードＮSAが電源電圧ＶCCに充電される。そ
して、信号ＢＬＳＨＦがたとえば２Ｖ（＜ＶCC）に設定
され、ＮＭＯＳトランジスタＮＴ１１が導通状態に保持
される。これにより、ビット線ＢＬｎがＶｃｃ−Ｖｔｈ
（＝ＶＢＬ）に充電される。また、信号ＶｒｅｆがＰＭ
ＯＳトランジスタＰＴ１１からリーク補償電流が供給さ
れるレベルに設定される。
【００５２】この状態でワード線ＷＬが活性化される。
このとき、メモリセルが書き込み状態にあるとセル電流
が流れないためビット線電圧は変化せずプリチャージ電
圧に保持され、センスアンプＳＡｎとビット線ＢＬｎを
接続するＮＭＯＳトランジスタＮＴ１１がオフしたまま
であるため、ノードＮSAが電源電圧ＶCCレベルに保持さ
れる。一方、ビット線ＢＬ１，ＢＬｍ＋１につながるメ
モリセルが消去状態だと、両セルにはほぼ同じ値のセル
電流が流れるが、ＮＭＯＳトランジスタＴ１によりビッ
ト線ＢＬ１のビット線容量は通常（ビット線ＢＬｍ＋
１）の半分であるため，ビット線の電位の変化は大きく
なる。したがって、ノードＮSAの電圧が降下するタイミ
ングも早くなり、これがセンスされシリアル転送され、
これにより高速な第１アクセスがが実現される。ビット
線ＢＬｍ＋１につながるセルを含む残り半分の読み出し
は最初に読み出したセルのシリアル出力が行われている
間には終了して続けて出力可能である。
このとき、メモリセルが書き込み状態にあるとセル電流
が流れないためビット線電圧は変化せずプリチャージ電
圧に保持され、センスアンプＳＡｎとビット線ＢＬｎを
接続するＮＭＯＳトランジスタＮＴ１１がオフしたまま
であるため、ノードＮSAが電源電圧ＶCCレベルに保持さ
れる。一方、ビット線ＢＬ１，ＢＬｍ＋１につながるメ
モリセルが消去状態だと、両セルにはほぼ同じ値のセル
電流が流れるが、ＮＭＯＳトランジスタＴ１によりビッ
ト線ＢＬ１のビット線容量は通常（ビット線ＢＬｍ＋
１）の半分であるため，ビット線の電位の変化は大きく
なる。したがって、ノードＮSAの電圧が降下するタイミ
ングも早くなり、これがセンスされシリアル転送され、
これにより高速な第１アクセスがが実現される。ビット
線ＢＬｍ＋１につながるセルを含む残り半分の読み出し
は最初に読み出したセルのシリアル出力が行われている
間には終了して続けて出力可能である。
【００５３】以上のようにして、この構成を採ることに
より第１アクセス時間は従来の約半分にできる。
より第１アクセス時間は従来の約半分にできる。
【００５４】以上説明したように、本実施形態によれ
ば、ビット線ＢＬ１〜ＢＬｍ，ＢＬｍ＋１〜ＢＬ２ｍの
中央にＮＭＯＳトランジスタＴ１〜Ｔｍ，Ｔｍ＋１〜Ｔ
２ｍを接続して、ＮＭＯＳトランジスタＴ１〜Ｔｍのゲ
ート電極を共通の制御線ＣＴＬ１に接続し、ＮＭＯＳト
ランジスタＴｍ＋１〜Ｔ２ｍを共通の制御線ＣＴＬ２に
接続してビット線を半分に分割できるようにし、かつ読
み出し時におけるページ内のアドレスは、コントローラ
２３の制御によりＮＭＯＳトランジスタＴ１〜Ｔｍまた
はＮＭＯＳトランジスタＴｍ＋１〜Ｔ２ｍで約半分に制
御されセンスアンプＳＡ１〜ＳＡｍ，ＳＡｍ＋１〜ＳＡ
２ｍが接続されたビット線に接続されているストリング
側を下位アドレス側とするようにしたので、一方のセン
スアンプからみたビット線容量は半分となり、ページ内
のデータのうち半分は高速に読み出しができる（残り半
分は通常の速度）。そして、最初に高速に読み出した半
分のデータをシリアル転送している間に残り半分の読出
が終了すれば続けてシリアル転送でき、結局はページと
してみた場合、第１アクセス時間を従来の半分とでき利
点がある。
ば、ビット線ＢＬ１〜ＢＬｍ，ＢＬｍ＋１〜ＢＬ２ｍの
中央にＮＭＯＳトランジスタＴ１〜Ｔｍ，Ｔｍ＋１〜Ｔ
２ｍを接続して、ＮＭＯＳトランジスタＴ１〜Ｔｍのゲ
ート電極を共通の制御線ＣＴＬ１に接続し、ＮＭＯＳト
ランジスタＴｍ＋１〜Ｔ２ｍを共通の制御線ＣＴＬ２に
接続してビット線を半分に分割できるようにし、かつ読
み出し時におけるページ内のアドレスは、コントローラ
２３の制御によりＮＭＯＳトランジスタＴ１〜Ｔｍまた
はＮＭＯＳトランジスタＴｍ＋１〜Ｔ２ｍで約半分に制
御されセンスアンプＳＡ１〜ＳＡｍ，ＳＡｍ＋１〜ＳＡ
２ｍが接続されたビット線に接続されているストリング
側を下位アドレス側とするようにしたので、一方のセン
スアンプからみたビット線容量は半分となり、ページ内
のデータのうち半分は高速に読み出しができる（残り半
分は通常の速度）。そして、最初に高速に読み出した半
分のデータをシリアル転送している間に残り半分の読出
が終了すれば続けてシリアル転送でき、結局はページと
してみた場合、第１アクセス時間を従来の半分とでき利
点がある。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
チップ面積の増大を招くことなく、ビット線容量が増大
しても高速な読み出しを実現できる利点がある。
チップ面積の増大を招くことなく、ビット線容量が増大
しても高速な読み出しを実現できる利点がある。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。
形態を示す回路図である。
【図２】図１の回路において図４の構成で読み出しを行
う場合のタイミングチャートである。
う場合のタイミングチャートである。
【図３】従来の不揮発性半導体記憶装置の構成例を示す
示す回路図である。
示す回路図である。
【図４】センスアンプとメモリセルとの具体的な例を示
す回路図である。
す回路図である。
【図５】図４の回路の従来の読み出し動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
２０…不揮発性半導体記憶装置、２１…メモリアレイ、
２２…メインデコーダ、２３…コントローラ、２４ａ，
２４ｂ…ゲート回路、２５…出力回路、ＳＡ１〜ＳＡ
ｍ，ＳＡｍ＋１〜ＳＡ２ｍ…センスアンプ、ＢＬ１〜Ｂ
Ｌｍ，ＢＬｍ＋１〜ＢＬ２ｍ…ビット線、Ｔ１〜Ｔｍ，
Ｔｍ＋１〜Ｔ２ｍ…ＮＭＯＳトランジスタ。
２２…メインデコーダ、２３…コントローラ、２４ａ，
２４ｂ…ゲート回路、２５…出力回路、ＳＡ１〜ＳＡ
ｍ，ＳＡｍ＋１〜ＳＡ２ｍ…センスアンプ、ＢＬ１〜Ｂ
Ｌｍ，ＢＬｍ＋１〜ＢＬ２ｍ…ビット線、Ｔ１〜Ｔｍ，
Ｔｍ＋１〜Ｔ２ｍ…ＮＭＯＳトランジスタ。
Claims (8)
- 【請求項１】 メモリセルが少なくとも２行２列のマト
リクス状に配置され、同一列のメモリセルが同一のビッ
ト線に接続され、同一行のメモリセルが同一のワード線
に接続されたメモリアレイ領域と、各ビット線に対応し
て当該メモリアレイ領域を挟んで配置され、読み出し時
に接続されたビットを容量と見なしてセル電流によるビ
ット線電圧を変化を検出するセンスアンプとを備えた不
揮発性半導体記憶であって、 上記各ビット線のメモリセルの接続点間に設けられ、制
御信号により導通状態が制御されるスイッチ手段と、 読み出し時に、接続された上記センスアンプの上記メモ
リアレイ領域に対する配置位置が同一の複数のビット線
群のいずれか一つの上記スイッチ手段を非導通状態に保
持する制御手段とを有する不揮発性半導体記憶装置。 - 【請求項２】 上記スイッチ手段は、各ビット線のメモ
リセルの接続点間の略中央部に設けらている請求項１記
載の不揮発性半導体記憶装置。 - 【請求項３】 読み出し時におけるページ内のアドレス
は、スイッチ手段が非導通状態に保持されたビット線に
接続されているメモリセル側を下位アドレス側とする請
求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 読み出し時におけるページ内のアドレス
は、スイッチ手段が非導通状態に保持されたビット線に
接続されているメモリセル側を下位アドレス側とする請
求項２記載の不揮発性半導体記憶装置。 - 【請求項５】 メモリセルが複数接続されたメモリスト
リングが少なくとも２行２列のマトリクス状に配置さ
れ、同一列のメモリストリングが同一のビット線に接続
され、同一行のメモリセルが同一のワード線に接続され
たメモリアレイ領域と、各ビット線に対応して当該メモ
リアレイ領域を挟んで配置され、読み出し時に接続され
たビットを容量と見なしてセル電流によるビット線電圧
を変化を検出するセンスアンプとを備えた不揮発性半導
体記憶であって、 上記各ビット線のメモリストリングの接続点間に設けら
れ、制御信号により導通状態が制御されるスイッチ手段
と、 読み出し時に、接続された上記センスアンプの上記メモ
リアレイ領域に対する配置位置が同一の複数のビット線
群のいずれか一つの上記スイッチ手段を非導通状態に保
持する制御手段とを有する不揮発性半導体記憶装置。 - 【請求項６】 上記スイッチ手段は、各ビット線のメモ
リストリングの接続点間の略中央部に設けらている請求
項５記載の不揮発性半導体記憶装置。 - 【請求項７】 読み出し時におけるページ内のアドレス
は、スイッチ手段が非導通状態に保持されたビット線に
接続されているメモリセル側を下位アドレス側とする請
求項５記載の不揮発性半導体記憶装置。 - 【請求項８】 上記メモリストリングは複数のメモリセ
ルトランジスタが直列接続されたＮＡＮＤ構成を有する
請求項５記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36146497A JPH11195300A (ja) | 1997-12-26 | 1997-12-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36146497A JPH11195300A (ja) | 1997-12-26 | 1997-12-26 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195300A true JPH11195300A (ja) | 1999-07-21 |
Family
ID=18473701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36146497A Pending JPH11195300A (ja) | 1997-12-26 | 1997-12-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195300A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001574A1 (fr) * | 2000-06-29 | 2002-01-03 | Fujitsu Limited | Memoire a semi-conducteurs |
| FR2825829A1 (fr) * | 2001-06-11 | 2002-12-13 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteur ayant des reseaux de cellules de memoire permettant un acces selectif |
| JP2005093044A (ja) * | 2003-09-19 | 2005-04-07 | Samsung Electronics Co Ltd | 半導体メモリでのデータリード回路及びデータリード方法 |
| JP2014026705A (ja) * | 2012-07-27 | 2014-02-06 | Toshiba Corp | 不揮発性半導体記憶装置およびその使用方法 |
-
1997
- 1997-12-26 JP JP36146497A patent/JPH11195300A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001574A1 (fr) * | 2000-06-29 | 2002-01-03 | Fujitsu Limited | Memoire a semi-conducteurs |
| EP1310963A1 (en) * | 2000-06-29 | 2003-05-14 | Fujitsu Limited | Semiconductor memory device |
| EP1310963A4 (en) * | 2000-06-29 | 2005-08-10 | Fujitsu Ltd | SEMICONDUCTOR MEMORY MODULE |
| US7102928B2 (en) | 2000-06-29 | 2006-09-05 | Shouichi Kawamura | Semiconductor memory apparatus |
| FR2825829A1 (fr) * | 2001-06-11 | 2002-12-13 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteur ayant des reseaux de cellules de memoire permettant un acces selectif |
| JP2005093044A (ja) * | 2003-09-19 | 2005-04-07 | Samsung Electronics Co Ltd | 半導体メモリでのデータリード回路及びデータリード方法 |
| JP2014026705A (ja) * | 2012-07-27 | 2014-02-06 | Toshiba Corp | 不揮発性半導体記憶装置およびその使用方法 |
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