FR2825829A1 - Dispositif de memoire a semiconducteur ayant des reseaux de cellules de memoire permettant un acces selectif - Google Patents
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Abstract
Un dispositif de mémoire à semiconducteur non volatil ayant un réseau de cellules de mémoire principal (100) formé d'une pluralité de chaînes de cellules NON-ET comprend un sous-réseau de cellules de mémoire (200) ayant une pluralité de chaînes de cellules NON-ET contenant des transistors de cellules de mémoire. Le nombre des transistors de cellules de mémoire dans le sous-réseau de cellules de mémoire (200) est inférieur à celui des transistors de cellules de mémoire dans les chaînes de cellules NON-ET du réseau de cellules de mémoire principal (100). Le sous-réseau de cellules de mémoire (200) est connecté fonctionnellement à des conducteurs de bit principaux (MB/ L1-MB/ L8192) du réseau de cellules de mémoire principal (200) pendant des opérations de programmation et d'effacement, et il est déconnecté électriquement de ceux-ci pendant une opération de lecture, en ayant ainsi un chemin de lecture séparé qui est indépendant de celui du réseau de cellules de mémoire principal (100).
Description
Cet exposé concerne un dispositif de mémoire à semiconducteur non volatil
ayant une fonction d' effacement/ programmation électrique, et il concerne plus particulièrement un dispositif de mémoire à semiconducteur non volatil à Structure NON-ET ayant des cellules de
mémoire effaçables et programmables de façon électrique.
De façon générale, des dispositifs de mémoire à semiconducteur sont classés en deux groupes, c'est-à-dire les dispositifs de mémoire à semiconducteur volatils et les dispositifs de mémoire à semiconducteur non volatils. Les dispositifs de mémoire à semiconducteur volatils peuvent en outre être classés en une mémoire vive dynamique et une mémoire vive statique. Les dispositifs de mémoire à semiconducteur volatils ont une vitesse élevée d'écriture et de lecture mais ont un inconvénient consistant en ce que le contenu stocké dans des cellules de mémoire est effacé
lorsque l'alimentation électrique est coupée.
Les dispositifs de mémoire à semiconducteur non volatils sont classés en mémoires mortes à masque (MROM), mémoires mortes programmables (PROM), mémoires mortes programmables et effaçables (EPROM), et mémoires mortes
programmables et effaçables de façon électrique (EEPROM).
Du fait qu'un dispositif de mémoire à semiconducteur non volatil stocke de façon permanente un contenu quelconque dans les cellules de mémoire même si une alimentation électrique externe est coupée, le dispositif est utilisé principalement pour stocker un contenu qui doit obligatoirement rester à l'intérieur, indépendamment du
fait que de l'énergie électrique soit fournie ou non.
Cependant, un utilisateur ne peut pas effectuer la lecture et l'écriture (ou programmation) sans contrainte au moyen d'un système électronique fourni avec les mémoires MROM, PROM et EPROM. Ainsi, il n'est pas aisé pour un utilisateur d' effacer ou de reprogrammer sur la carte le contenu programmé. Au contraire, du fait que la mémoire EEPROM peut effectuer des opérations d'effacement et d'écriture de manière électrique dans son système lui-même, elle a été appliquée et sera continuellement appliquée à titre de dispositif de stockage de programme de système ou de dispositif de mémoire auxiliaire dont le contenu doit être continuellement renouvelé. En d'autres termes, divers systèmes électroniques commandés par un ordinateur ou un microprocesseur récent ont exigé une mémoire EEPROM perfectionnée ayant des fonctions permettant d'effectuer l 'effacement et la programmation de manière exacte. En outre, du fait qu'un système d'ordinateur alimenté par batterie ayant une taille d' agenda ou une taille d'ordinateur portable emploie à titre de dispositif de mémoire supplémentaire un disque à disque dur ayant un disque magnétique tournant occupant une relativement grande étendue, des concepteurs concevant de tels systèmes se sont fortement intéressés au développement d'une mémoire EEPROM fortement intégré et à hautes
performances, ayant une taille relativement petite.
Il est très important de réduire l'aire occupée par des cellules de mémoire afin de réaliser une mémoire EEPROM fortement intogrée. Pour résoudre un tel problème, on a développé une mémoire EEPROM ayant des cellules de mémoire avec une structure NON-ET, par laquelle il est possible de réduire le nombre de transistors de sélection par cellule et le nombre de trous de contact venant en contact avec des conducteurs de bit. A titre d'exemple, une telle cellule à structure NON-ET a été décrite aux pages 412 à 415 du document IEDM, sous le titre "NEW DEVICE TECHNOLOGIES EOR V-ONLY 4Mb EPPROM WITH NAND STRUCTURE CELL". On expliquera ci-dessous une telle cellule à structure NON-ET pour permettre une meilleure compréhension
de la présente invention qui sera expliquée ultérieurement.
La cellule de structure NON-ET mentionnce ci-dessus consiste en un premier transistor de sélection, un second transistor de sélection dont une source est couplée à un conducteur de source commun, et huit transistors de mémoire dont les canaux sont connectés en série entre la source du premier transistor de sélection et le drain du second transistor de sélection. Les cellules à structure NON-ET sont formées sur un substrat semiconducteur de type P. et chacun des transistors de mémoire a une grille flottante formée en formant une pellicule d'oxyde de grille sur une région de canal entre la région de source et la région de drain, et une grille de commande formée sur la grille flottante avec interposition d'une couche isolante inter couche. Pour programmer un transistor de mémoire sélectionné dans l'unité de cellule NON-ET, on efface tous les transistors de mémoire à l'intérieur de l'unité de cellule, et on effectue ensuite des opérations de programmation. Les opérations d' effacement de tous les transistors de mémoire (qu'on appelle de façon générale une opération d' effacement flash) sont effectuces en même temps en appliquant 0 volt à des conducteurs de bit et approximativement 17 volts à une grille du premier transistor de sélection et à des grilles de commande de tous les transistors de mémoire. Ainsi, tous les transistors de mémoire sont convertis en transistors à mode d'enrichissement, qui sont supposés être des transistors
programmés par un chiffre binaire "1".
Pour programmer les transistors de mémoire sélectionnés avec un chiffre binaire "1", environ 22 volts sont appliqués à des conducteurs de bit, une grille du premier transistor de sélection et une grille de commande de chacun des transistors de mémoire entre le premier transistor de sélection et les transistors de mémoire sélectionnés. De plus, 0 volt est appliqué à une grille de commande du transistor de mémoire sélectionné, une grille du second transistor de sélection et une grille de commande de chacun des transistors de mémoire entre des conducteurs de source et les transistors de mémoire sélectionnés. Par conséquent, le transistor de mémoire sélectionné est programmé par passage de trous par effet tunnel de Fowler Nordbeim (F-N) à partir d'un drain de ce transistor vers
une grille floUtante.
Cependant, un tel procédé de programmation a un problème consistant en ce qu'une pellicule d'oxyde de grille est soumise à une contrainte par une tension élevée appliquée à un drain du transistor de mémoire sélectionné, et la couche d'oxyde de grille soumise à une contrainte produit ainsi une fuite de courant à travers elle. Il en résulte que l 'aptitude à la rétention de données dans la cellule de mémoire est diminuée au fur et à mesure que l' effacement et la programmation sont continuellement répétés, ce qui entraîne une diminution de la fiabilité d'une mémoire EEPROM. Pour résoudre un tel problème, une technique d' effacement et de programmation emplayant un dispositif perfectionné, dans lequel des unités de cellule NON-ET sont formées sur une région de caisson de type P formée sur un substrat semiconducteur de type N. a été exposée aux pages 129 à 130 du document "Symposium on VLSI Technology" publié en 1990 sous le titre "A NAND STRUCTURED
CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE
V-ONLY FLASH EPPROM. Dans les exposés, les opérations d' effacement des cellules de mémoire, portant sur tous les transistors de mémoire dans l'unité de cellule NON-ET, sont effectuées en appliquant 0 volt à toutes les grilles de commande et 20 volts à la région de caisson de type P et au substrat de type N. Des électrons sont déchargés uniformément à partir de grilles floLtantes de tous les transistors de mémoire vers les caissons de type P. Il en résulte que la tension de seuil de tous les transistors de mémoire est convertie en une tension négative de -4 V, et les transistors passent dans un état de mode de déplétion dans lequel on considère qu'une valeur logique binaire "0" est stockée à l'intérieur. Pour programmer les transistors de mémoire sélectionnés dans l'unité de cellule NON-ET, une tension élevoe de 20 V est appliquée à une grille du premier transistor de sélection et à une grille de commande du transistor de mémoire sélectionné, 0 V est appliqué à une grille du second transistor de sélection, et une tension intermédiaire de 7 V est appliquée à une grille de commande de chacun des transistors de mémoire non sélectionnés, respectivement. Si le transistor de mémoire sélectionné est programmé par une valeur logique binaire "1", 0 V est appliqué à des conducteurs de bit couplés à l'unité de cellule NON-ET, ce qui occasionne une implantation d'électrons dans la grille flottante du transistor de mémoire sélectionné, et le transistor de mémoire sélectionné est converti en un état de mode d'enrichissement. Au contraire, si le transistor de mémoire sélectionné est programmé par une valeur logique binaire "0", une tension intermédiaire de 7 V pour empêcher la programmation est appliquée aux conducteurs de bit correspondants, ce qui fait que l'opération de programmation du transistor de mémoire sélectionné est empêchée. Du fait qu'une telle opération de programmation permet d'implanter des électrons de manière uniforme dans la grille flottante, à travers la couche d'oxyde de grille, à partir du caisson de type P. une contrainte partielle n'est pas crcée dans la couche mince d'oxyde de grille, ce qui empêche une fuite de courant dans la couche d'oxyde de grille. Un problème apparaît lorsque des concepteurs de système désirent effectuer une opération d' effacement pour reprogrammer une partie ou un bloc de cellules de mémoire programmées ou écrites. Dans ce cas, un procédé généralement utilisé consiste à effacer simultanément (par exemple par effacement flash) tous les transistors de mémoire dans le réseau de cellules de mémoire et ensuite à reprogrammer la totalité du contenu déjà programmé et du
nouveau contenu à programmer.
Par conséquent, du fait que même la partie ou le bloc de cellules de mémoire qui peut encore être utilisé avec le nouveau programme est effacé simultanément, plusieurs itérations sont nécessaires pour reprogrammer le nouveau programme et le programme existant, et ceci est malcommode. Un tel inconvénient se manifestera sévèrement avec la nécessité d' augmenter de plus en plus la capacité d'une mémoire. Le fait d' effacer tous les transistors de mémoire seulement à l'intérieur du bloc de mémoire
sélectionné supprime la majorité de ces problèmes.
Cependant, dans le cas de la mémoire EEPROM employant la technique d'effacement et de programmation perfectionnée précédente, une tension élevée supérieure à 18 V ou égale à la tension d' effacement doit être appliquée à une grille de commande de chacun des transistors de mémoire dans le bloc non sélectionné, pour empêcher que les transistors de
mémoire soient effacés.
Comme décrit ci-dessus, la technique de conception de mémoires EEPROM a été continuellement améliorée depuis relativement longtemps, et la mémoire EEPROM Flash de type NON-ET ainsi créée pour avoir une fonction d' effacement flash, peut avantageusement être appliquée en tant que dispositif de mémoire auxiliaire de grande capacité, à cause du degré d'intégration élevé en comparaison avec une mémoire EEPROM courante. Conformément au type du réseau de cellules de mémoire élémentaire de la mémoire EEPROM flash, la mémoire EEPROM flash est divisée en un type NONET, un type NON-OU et un type ET. Le type NON-ET a un dogré d'intégration plus élevé que le type NON-OU ou ET, comme
décrit ci-dessus.
La cellule de mémoire EEPROM flash NON-ET est fabriquée de manière que des régions de type n devant fonctionner comme des régions de source et de drain soient formées sur un substrat de type P en étant mutuellement séparées d'un espace prédéterminé, après quoi une grille floÉtante et une grille de commande qui sont séparées par une couche isolante sont formoes, dans l'ordre, sur une partie supérieure d'une région de canal placée entre les régions de source et de drain. Des charges qui fonctionnent comme des données de programmation sont accumulées dans la grille floUtante (FG) conductrice qui est entourée par la couche isolante, en réponse à une tension de programmation
appliquée à la grille de commande (CG).
On va maintenant expliquer ci-dessous les opérations d' effacement, d'écriture et de lecture de la
mémoire EEPROM flash de type NON-ET.
Les opérations d' effacement et d'écriture sont
effectuées en utilisant un courant d'effet tunnel de F-N.
Par exemple, pendant une opération d' effacement, une tension élevée est appliquée à un substrat et une tension basse est appliquée à une grille de commande (CG). Dans ce cas, une tension est déterminée en réponse au rapport de la capacité entre la grille de commande et la grille floUtante, et de la capacité entre la grille flottante et
le substrat, et la tension est appliquée à la grille flobtante.
Lorsque la différence de potentiel entre la tension de grille flottante (Vfg) appliquée à la grille flottante et la tension de substrat (Vsub) appliquée au substrat est supérieure à la différence de potentiel qui occasionne l'effet tunnel de F-N, des électrons dans la région de grille floÉtante commencent à circuler vers le substrat. Il en résulte que la tension de seuil (Vt) du transistor de cellule de mémoire constitué de la grille de commande, la grille flobtante, la source et le drain, change. Bien que 0 V soit appliqué à la grille de commande et à la source dans un état dans lequel la tension Vt est suffisamment abaissoe, si un courant circule lorsqu'une tension élevée de façon approprice est appliquée au drain, un tel état est
appelé "EFFACE" et indiqué au point de vue logique par "1".
D'autre part, pour écrire des données dans une cellule, 0 V est appliqué à une source et un drain et une tension très élevée est appliquée à la grille de commande. A ce moment, une couche d' inversion est formée dans la région de canal et la source et le drain conservent un potentiel électrique de 0 V. Lorsque la différence de potentiel électrique qui est appliquée entre Vfg et la tension de canal Vcanal (O V), qui est déterminée par le rapport de capacité entre la grille de commande et la grille floUtante et entre la grille floUtante et la région de canal, devient suffisamment grande pour produire un effet tunnel de F-N, des électrons circulent vers la grille floLtante à partir de la région de canal. Dans ce cas, la tension Vt augmente, et si un courant électrique ne circule pas lorsqu'un niveau de tension prédéterminé est appliqué à la grille de commande, O V est appliqué à la source et un niveau de tension approprié est appliqué au drain, cet état est
appelé "PROGRAMME" et indiqué par une valeur logique "O".
Même dans la mémoire flash NON-ET décrite ci-
dessus, l'unité de base d'un réseau de cellules de mémoire, comme la structure décrite précédemment, comprend un premier transistor de sélection, un second transistor de sélection et une chaîne de cellules formée d'une pluralité de transistors de cellules de mémoire dans lesquels des canaux drain-source sont connectés les uns aux autres en série, et leurs grilles floLtantes sont formées entre les premier et second transistors. Il faut noter ici que la chaîne de cellules peut également être appelée dans ce domaine une unité de cellules NON-ET. La mémoire flash NON ET courante comprend un réseau de cellules de mémoire ayant une pluralité de chaînes de cellules, des conducteurs de bit pour introduire des données dans les chaînes de cellules et pour recevoir des données à partir de la chaîne de cellules, des conducteurs de mot disposés de manière croisée par rapport aux conducteurs de bit pour commander des grilles des transistors de cellules de mémoire et des transistors de sélection dans la chaîne de cellules, un décodeur X pour sélectionner les conducteurs de mot, des tampons de page connectés aux conducteurs de bit pour détecter et stocker des données d'entrée/sortie des transistors de cellules de mémoire, et un circuit décodeur Y pour commander l'entrée/sortie de données en relation
avec les tampons de page.
L'unité de page dans la structure de réseau de cellules de mémoire indique les transistors de cellules de mémoire qui sont connectés en commun à un conducteur de mot par leurs grilles de commande. La pluralité de pages incluant une pluralité de transistors de cellules de mémoire est appelée un bloc de cellules. Une unité de bloc de cellules comprend généralement une ou plusieurs chaînes de cellules par conducteur de bit. Une mémoire flash NON-ET du type décrit ci-dessus a un mode de programmation de page pour une opération de programmation rapide. L'opération de programmation de page comprend une opération de chargement de données et une opération de programmation. L'opération de chargement de données est une opération pour mémoriser et stocker dans des registres de données des données de la taille d'un octet provenant de bornes d'entrée/sortie. Le registre de données est établi en correspondance avec chacun des conducteurs de mot. L'opération de programmation est une opération par laquelle des données stockées dans les registres de données sont enregistrées simultanément dans des transistors de mémoire sur un conducteur de mot sélectionné, en passant par les conducteurs de bit. La technique de programmation de page dans une mémoire EEPROM ayant des unités de cellules NON-ET est exposée aux pages 417 à 423 du document IEEE JOURNAL OF SOLID-STATE CIRCUITS,
VOL.25, N 2, publié en avril 1990.
Comme décrit ci-dessus, la mémoire flash NON-ET accomplit généralement une opération de lecture et une opération de programmation par unité de page, et une opération d' effacement par unité de bloc. En pratique, le phénomène selon lequel des électrons circulent entre la grille flottante et le canal du transistor de cellule de mémoire a lieu seulement dans des opérations d'effacement et de programmation. Dans une opération de lecture, une opération consistant à lire des données stockées dans des transistors de cellules de mémoire sans endommager les
données a lieu après la terminaison des opérations ci-
dessus. Dans l'opération de lecture, une grille de commande non sélectionnce d'une mémoire flash NON-ET recoit une tension supérieure à celle qui est appliquée à une grille de commande d'un transistor de mémoire sélectionné. Il en résulte qu'un courant électrique circule ou ne circule pas dans les conducteurs de bit correspondants en réponse à un état programmé du transistor de cellule de mémoire sélectionné. Dans une condition de tension prédéterminée, si la tension de seuil de la cellule de mémoire programmée est supérieure à une tension de référence, la cellule de mémoire est identifiée comme une cellule à l'état bloqué et de ce fait le conducteur de bit correspondant est chargé à un niveau de tension haut. Au contraire, si la tension de seuil de la cellule de mémoire programmée est inférieure à une tension de référence, la cellule de mémoire est lue comme étant une cellule à l'état conducteur, et de ce fait le conducteur de bit correspondant est déchargé vers un niveau de tension bas. Un tel état de conducteur de bit est lu finalement comme un état "O" ou "1" par un amplificateur
de lecture qu'on appelle un tampon de page.
Dans ce cas, du fait qu'il y a de nombreuses chaînes de cellules qui sont couplées à un conducteur de bit, la valeur de charge sur le conducteur de bit devient grande et la valeur du courant qui circule à travers la cellule à l'état conducteur pendant la détection de la cellule à l'état conducteur est faible. Par conséquent, lorsque le temps de développement de tension devient relativement plus grand, le temps de détection devient plus long. I1 en résulte que le temps de lecture nécessaire pour que le tampon de page lise les données stockées augmente également, ce qui conduit à une opération de lecture longue. Pour éviter un tel état indésirable, la mémoire flash NON-ET effectue une opération portant sur une unité de page pendant une opération de lecture. Dans l'opération portant sur une unité de page, toutes les données des cellules dans une page sont lues en même temps et les résultats sont émis dans l'ordre, ceci étant ce qu'on appelle un accès en série. Il en résulte que lorsque la quantité de données est grande, le temps de lecture de donnces par bit est réduit de façon similaire, ce qui permet de compenser le temps de détection relativement long. Cependant, du fait que l'opération par unité de page sélectionne de façon aléatoire des adresses à lire, son efficacité est considérablement réduite au moment de l'accès à des données ou de la lecture d'une petite quantité de données. En effet, le temps d'accès nécessaire pour lire des données d'un bit est presque le même que
celui pour lire des données d'une page.
Du fait des caractéristiques de l'opération de lecture d'une mémoire flash NON-ET, il existe un problème consistant en ce que la mémoire flash NON-ET est limitée dans son utilisation dans un domaine d'application de mémoire qui exige un accès sélectif rapide. Par exemple, l'utilisation de la mémoire flash NON-ET est limitée dans le cas o une petite quantité de données, comme une information de table en mémoire morte ou une information d'indexage concernant des données stockées dans un réseau de cellules de mémoire principal, doit être lue avec une vitesse supérieure à celle correspondant au temps de lecture du réseau de cellules de mémoire flash. Des techniques perfect ionnées sont donc exigées pour l ire des données plus rapidement que dans un accès sélectif rapide
ou un accès à une petite quantité de données.
Des modes de réalisation de la présente invention procurent une mémoire à semiconducteur non volatile par laquelle des données peuvent être lues plus rapidement que dans un accès sélectif rapide ou un accès à une petite
quantité de donnces.
Des modes de réalisation de la présente invention procurent une structure de réseau de cellules de mémoire à semiconducteur non volatile ayant un temps d'opération de lecture réduit, qui est utilisable dans des domaines exigeant un accès sélectif rapide, dans un réscau de
mémoire flash de type NON-ET.
Conformément à des modes de réal i sat ion de l'invention, un accès sélectif rapide est effectué sélectivement dans une même mémoire. La structure peut être utilisée dans le domaine d' application de mémoire qui exige une vitesse élevée dans la lecture sélective de petites quantités de données et de tables en mémoire morte prévues
pour une lecture rapide.
D'autres caractéristiques et avantages de l' invention seront mieux compris à la lecture de la
description détaillée qui va suivre de modes de réalisation
préférés, donnés à titre d'exemples non limitatifs. La
suite de la description se réfère aux dessins annexés, dans
lesquels: la figure 1 est un schéma synoptique d'un réseau de cellules de mémoire d'une dispositif de mémoire à semiconducteur conforme à un mode de réalisation de la présente invention; la figure 2 est un schéma synoptique détaillé montrant la structure de blocs de réscau principal pour l'accès série représentés sur la figure 1; la figure 3 est un schéma de circuit détaillé montrant l'un des réseaux principaux d'entrée/sortie (E/S) représentés sur la figure 2; la figure 4 est un schéma synoptique détaillé montrant une structure des blocs de sous-réscau pour l'accès sélectif représentés sur la figure 1; la figure 5 est un schéma synoptique détaillé montrant une autre structure des blocs de sous-réseau pour l'accès sélectif représentés sur la figure 1; la figure 6 est un schéma de circuit détaillé montrant l'un des sous-réseaux d'E/S représentés sur la figure 4 ou 5; la figure 7 est un schéma de circuit illustrant la structure du tampon de page représenté sur la figure 1; la figure 8 est un schéma de circuit détaillé montrant l'une des unités du tampon de page représentées sur la figure 7; la figure 9 est un schéma de circuit détaillé du sélecteur de colonne de sous-réseau représenté sur la figure 1; la figure 10 est un schéma de circuit détaillé illustrant une relation de connexion entre l'unité de commande d'alimentation virtuelle et l'amplificateur de lecture représentés sur la figure 1; la figure 11 est un schéma de circuit détaillé montrant le tampon d'entrée de données représenté sur la figure 1; la figure 12 est un schéma de circuit détaillé du multiplexeur de sortie de donnces de la figure 1; et la figure 13 est un schéma synoptique détaillé illustrant l'opération de lecture du bloc de sous-réseau
sur la figure 1.
Dans ce qui suit, on décrira en détail des modes de réalisation de la présente invention en se référant aux dessins annexés. Il faut noter que des numéros de référence semblables sont utilisés dans tous les dessins annexés pour désigner des parties ou des composants semblables ou équivalents, pour la simplicité de l' illustration et de
l'explication. De plus, dans la description suivante, on
indiquera des spécifications pour permettre une compréhension approfondie de la présente invention. Il apparaîtra à l'homme de l'art que la présente invention peut être mise en oeuvre sans les spécifications. La
description détaillée de fonctions et de structures bien
connues sera omise pour faire apparaître clairement des
points clés de la présente invention.
La figure 1 est un schéma synoptique d'un réseau de cellules de mémoire d'un dispositif de mémoire à semiconducteur conforme à un mode de réalisation de la présente invention. En se référant à la figure 1, on note que le réseau de cellules de mémoire comprend un réseau de cellules de mémoire principal 100 pour l'accès série et un sous-réseau de cellules de mémoire 200 pour l'accès sélectif. Le sous-réseau de cellules de mémoire 200 a été conçu pour être utilisé seulement dans une opération d'accès sélectif qui exige une lecture de données à une vitesse plus élevée que dans le réseau de cellules de mémoire principal 100, pour tenter d'obtenir les avantages décrits ci-dessus. Le sous-réseau de cellules de mémoire 200 peut stocLer une information d'indexage concernant des données stockées dans le réseau de cellules de mémoire principal 100. De plus, le sous-réseau de cellules de mémoire 200 peut stocker, à titre de données, une information de table en mémoire morte qui exige un accès sélectif rapide ou une information qui exige une opération de lecture de données rapide. Entre le réseau de cellules de mémoire principal 100 et le sous-réseau de cellules de mémoire 200, il existe un sélecteur de sous-conducteurs de bit 70 formé de transistors de déconnexion. Dans l'exemple de réseau de cellules de mémoire de la figure 1, le sélecteur de sous-conducteurs de bit 70 connecte sélectivement les sous-conducteurs de bit SB/L1-SB/L8192 du sous-réseau de cellules de mémoire 200 aux conducteurs de bit principaux MB/L1-MB/L8192 du réseau de cellules de mémoire principal 100. Lorsque les transistors de cellules de mémoire dans le sous-réseau de mémoire 200 sont programmés ou effacés électriquement, les grilles des transistors de déconnexion reçoivent une tension supérieure à une tension appliquée aux sous-conducteurs de bit. Il en résulte que les sous-conducteurs de bit sont connectés aux conducteurs de bit principaux correspondants, grâce à quoi des données dans lesous-réscau de cellules de mémoire 200 sont programmées ou effacées de la même manière que dans le
réseau de cellules de mémoire principal 100.
Dans le cas o des données stockées dans les transistors de cellules de mémoire dans le sous-réseau de cellules de mémoire 200 sont lues, le signal de déconnexion appliqué au sélecteur de sous-conducteurs de bit 70 devient
O V. Par conséquent, les sous-conducteurs de bit SB/L1-
SB/L8192 du sous-réseau de cellules de mémoire 200 sont déconnectés électriquement des conducteurs de bit principaux MB/L1-MB/L8192 du réscau de cellules de mémoire principal 100. Le chemin de lecture du sous-réseau de cellules de mémoire 200 est séparé du chemin de lecture du réseau de cellules de mémoire principal 100. Ainsi, dans le cas du réscau de cellules de mémoire principal 100, des données sont lues en utilisant à titre d'amplificateur de lecture un tampon de page 90 connecté aux conducteurs de bit principaux MB/L1-MB/L8192. Au contraire, dans le cas du sous-réseau de cellules de mémoire 200, le tampon de page 90 est utilisé dans une opération de programmation et une opération d' effacement, mais n'est pas utilisé dans une opération de lecture. Ainsi, un amplificateur de lecture
séparé est utilisé.
Le sous-réseau de cellules de mémoire 200 est formé d'une pluralité de sous-réseaux d'E/S, chacun d'eux étant connecté à l'amplificateur de lecture 30 correspondant. Sur le dessin, un sélecteur de colonne de sousréscau 50 a pour fonction de connecter chacune des colonnes du sous-réseau
de cellules de mémoire 200 à l'amplificateur de lecture 30.
Le sélecteur de colonne de sous-réseau 50 est connecté entre les conducteurs de bit principaux SB/L1-SB/L8192 et les sous-conducteurs de données SD/L1-SD/L8. Une unité de commande d'alimentation virtuelle 10 commande une tension d'alimentation de façon que les sous-conducteurs de bit SB/L1-SB/L8192 puissent recevoir la tension d'alimentation par l'intermédiaire des sous-conducteurs de données SD/L1 SD/L8 pendant des opérations de programmation et d' effacement, et l'amplificateur de lecture 30 connecté aux sous-conducteurs de données SD/L1-SD/L8 peut recevoir des
données pendant une opération de lecture.
Un multiplexeur de sortie de données 120 a pour fonction d'émettre sélectivement des données qui apparaissent sur les sous-conducteurs de donnces SD/L1
SD/L8 et des conducteurs de donnces principaux MD/L1-MD/L8.
Un tampon d'entrée 130 accomplit une fonction de mémorisation et d' amplification/séparation d' entrée, de façon que des données introduites à partir de l'extérieur puissent être écrites dans une cellule sélectionnée parmi le réscau de cellules de mémoire principal 100 et le sous réseau de cellules de mémoire 200 au cours d'une opération
de programmation.
La figure 2 est un schéma synoptique détaillé montrant la structure générale de blocs de réseau principal pour l'accès série représentés sur la figue 1, et la figure 3 est un schéma de circuit détaillé montrant l'un des réseaux principaux d'E/S représentés sur la figure 2. En se référant à la figure 2, on note que chacun de la pluralité de blocs de réscau principal 110, 120 dans le réseau de cellules de mémoire principal 100 est formé de 8 réseaux principaux d'E/S, de façon que huit ensembles de données puissent être appliqués en entrée et fournis en sortie en même temps. Comme représenté sur la figure 3, chacun des réseaux principaux d'E/S comprend un premier transistor de sélection S1 ayant un drain connecté au conducteur de bit correspondant parmi les conducteurs de bit MB/L1-MB/L1024, et une source connectée à un drain d'un transistor de cellule de mémoire ayant une grille floUtante; un second transistor de sélection G1 ayant un drain connecté à une source du transistor de cellule de mémoire ayant une grille flobLante, et une source connectée à un conducteur de source commun (CSL); et une chaîne de cellules formoe d'une pluralité de transistors de cellules de mémoire C1-Cn ayant des canaux drain-source connectés en série entre les premier et second transistors de sélection. Les transistors de cellules de mémoire C1-Cn ont chacun des grilles
flobLantes (FG).
L'unité de page désigne les transistors de cellules de mémoire, disposés dans une direction horizontale sur la figure 3, qui sont connectés par leurs grilles à un seul
conducteur de mot, par exemple W/Ll-l.
La pluralité de pages qui comprennent une pluralité de transistors de cellules de mémoire est appelée un bloc de cellules. Une unité de bloc de cellules contient une chaîne de cellules ou une pluralité de chaînes de cellules par conducteur de bit. Dans la structure représentée dans les dessins, des opérations de lecture et de programmation sont effectuées par unité de page, et une opération d' effacement est effectuée par unité de bloc, comme dans la
manière classique.
La figure 4 est un schéma synoptique détaillé montrant une structure des blocs de sous-réscau pour l'accès sélectif, comme représenté sur la figure 1, et la figure 5 est un schéma synoptique détaillé mont rant une autre structure des blocs de sous-réseau pour l'accès sélectif représentés sur la figure 1. La figure 6 est un schéma de circuit détaillé montrant l'un des sous-réseaux d'E/S représentés sur la figure 4 ou 5. En se référant aux figures 4 et 5, on note que comme les blocs de réseau principal, chacun de la pluralité de blocs de sous-réscau 210, 220 dans le sous-réseau de cellules de mémoire 200 est formé de 8 sous- réseaux d'E/S, de facon que huit ensembles de données puissent être appliqués en entrée et fournis en sortie en même temps. Chacun des sous- réseaux d'E/S, comme représenté sur la figure 6, comprend un premier transistor de sélection S1 ayant un drain connocté au conducteur de bit correspondant parmi les sous-conducteurs de bit SB/L1 SB/L 1024, et une source connectée à un drain d'un transistor de cellule de mémoire ayant une grille floLtante, et sa grille est connectée à un conducteur de sélection de chaîne SSL1; un second transistor de sélection G1 ayant un drain connecté à une source du transistor de cellule de mémoire ayant une grille flottante, et une source connectée à un conducteur de source commun (CSL) et sa grille connoctée à un conducteur de sélection de masse GSL1; et une chaîne de cellules formée d'un transistor de cellule de mémoire C1 ayant une grille floLtante connecté
entre les premier et second transistors de sélection.
Les dessins montrent que la chaîne a un seul transistor de cellule de mémoire, et un conducteur de mot est connecté à des grilles de commande des transistors de
cellules de mémoire dans la pluralité de chaînes.
Cependant, si nécessaire, la chaîne du sous-réseau de cellules de mémoire peut avoir une pluralité de transistors de cellules de mémoire, bien que le nombre de ceux-ci soit inférieur à celui des transistors de cellules de mémoire dans la chaîne de cellules du réseau de cellules de mémoire principal. Pour faire en sorte qu'une opération d'accès sélectif soit plus rapide, le conducteur de sélection de chaîne SSL ou le conducteur de sélection de masse GSL peut être constitué d'un conducteur en métal ayant une bonne conductivité, par exemple un siliciure tel que du siliciure de tungstène. Un tel conducteur en métal réduit la résistance pendant le fonctionnement. De plus, du fait de la formation du sous-réseau de cellules de mémoire constitué de blocs de sous-réseau ayant une pluralité de sous-réssaux d'E/S, comme représenté sur la figure 6, la charge imposée au sous-conducteur de bit est réduite pendant une opération de lecture et le temps de lecture est ainsi fortement réduit. Il en résulte qu'il est possible de
réaliser un accès sélectif rapide.
A titre d'exemple de formation des conducteurs de sélection avec un métal bon conducteur, sur la figure 4, le conducteur de sélection de chaîne SSL1-SSLn est formé d'un conducteur en métal L1. Dans ce cas, on obtient un avantage lorsqu'un signal de sélection est appliqué au conducteur de sélection de chaîne SSL, pour ainsi accéder à des données dans le transistor de cellule de mémoire C1. Dans le cas o le signal de sélection est appliqué au conducteur de sélection de chaîne SSL et des données sont lues de façon correspondante, lorsque le sous-réseau d'EtS est dans un état non opérationnel, la tension de conducteur de mot est inférieure à la tension de seuil de cellule qui est dans un état non conducteur, et la tension appliquée au conducteur de sélection de chaîne GSL est à un niveau par lequel le
premier transistor de sélection S1 peut être débloqué.
Sur la figure 5, le conducteur de sélection de masse GSL1-GSLn est formé avec le conducteur en métal L1, ce qui convient pour le cas dans lequel on accède à des données en appliquant le signal de sélection au conducteur de sélection de masse GSL. Dans le cas o on accède à des données en appliquant le signal de sélection au conducteur de sélection de masse GSL, pendant que le sous-réseau d'E/S est dans un état non opérationnel, la tension de conducteur de mot est inférieure à la tension de seuil d'une cellule à l'état bloqué, et la tension appliquée au conducteur de sélection de masse GSL est à un niveau suffisamment élevé pour que le second transistor de sélection S1 puisse être
débloqué.
Conformément au mode de réalisation de la présente invention décrit cidessus, le sous-réseau de cellules de mémoire 200 est formé des blocs de sous-réseau 210, 220 ayant la multiplicité de sous-réseaux d'E/S représentés sur la figure 6, grâce à quoi le nombre des transistors de cellules de mémoire dans une chaîne de cellules devient inférieur à celui des transistors de cellules de mémoire dans la chaîne de cellules du réseau de cellules de mémoire principal 100, et il en résulte que la charge imposée aux conducteurs de bit est diminuée. De plus, du fait que la quantité de courant électrique circulant à travers des cellules à l'état conducteur pendant la détection des cellules à l'état conducteur est relativement plus élevée que dans le cas du réseau de cellules de mémoire principal, le temps de développement de tension peut être réduit. En dautres termes, le temps de détection d'une opération de lecture peut être réduit et par conséquent un accès
sélectif rapide est réalisé.
La figure 7 est un schéma de circuit illustrant la structure du tampon de page 90 représenté sur la figure 1, et la figure 8 est un schéma de cTrcuit détaillé montrant l'une des unités de tampon de page représentées sur la
figue 7.
En se référant à la figure 7, on notera qu'un conducteur de données principal MD/L1 est connecté aux unités de tampon de page. Le tampon de page lui-même
comprend une pluralité d'unités de tampon de page 90-1, 90-
4, chacune d'elles étant connectée aux deux conducteurs correspondants parmi les conducteurs de bit principaux MB/L1, MB/L2, MB/L1023, MB/L1024, pour effectuer une opération de mémorisation de données, et les transistors de sélection T1-T22 commandés de façon que des données émises par les unités de tampon de page 90-1, 90-4 soient appliquées au conducteur de donnces principal MD/L1. Les grilles des transistors de sélection T1-T22 sont connectées aux sorties du décodeur Y et les données qui sont émises par les unités de tampon de page 90-1, 90-4 sont transmises
sélectivement au conducteur de données principal.
En se référant à la figure 8, on note que chacune des unités de tampon de page 90-l, 90-4 comprend une bascule LA1 formée d'inverseurs I1, I2, et des transistors N1-N5, P1 qui sont nécessaires pour stocker des données et
émettre les données stockées.
La figure 9 est un schéma de circuit détaillé du sélecteur de colonne de sous-réseau 50 représenté sur la figure 1. Le sélecteur de colonne de sous-réseau 50 comprend une pluralité de transistors N1-N10, de façon que les sous-conducteurs de bit SL/L1-SB/L8192 puissent être connectés sélectivement au sous-conducteur de données SUB D/L qui est une borne d'entrée de l'amplificateur de
lecture 30.
La pluralité de transistors N1-N10 sont débloqués en réponse aux signaux qui sont appliqués par chacune des grilles, pour transmettre ainsi aux sous-conducteurs de données SUB D/L les données qui apparaissent sur les sous conducteurs de bit SB/L1-SB/L8192 du sous-réseau de
cellules de mémoire 200.
La figure 10 est une représentation de circuit détaillée illustrant la relation entre l'unité de commande d'alimentation virtuelle 10 et l'amplificateur de lecture représentés sur la figure 1. L'unité de commande d'alimentation virtuelle 10 est formée d'un inverseur comprenant des transistors P1, N1. L'unité de commande d'alimentation virtuelle 10 a pour fonction de fournir une tension d'alimentation de façon que les sousconducteurs de bit SB/L1-Ss/L8192 puissent recevoir la tension d'alimentation par l'intermédiaire des sous-conducteurs de données SD/L1SD/L8 pendant des opérations d' effacement et de programmation, et de fournir une tension d'alimentation aux sous-conducteurs de données SD/L1SD/L8 de façon que l'amplificateur de lecture 30 connecté aux sousconducteurs de données SD/L1-SD/L8 puisse recevoir des données pendant une opération de lecture. L'amplificateur de lecture 30 comprend des transistors MOS de type P et de type N. P2, N2, et un inverseur I1 connecté à des bornes de sortie des transistors MOS de type N et de type P. P2, N2. Le drain du transistor NMOS N2 est connecté à un conducteur correspondant parmi les sous-conducteurs de donnces SD/L1 SD/L8, et sa grille repoit une tension de polarisation. Les signaux de sortie de l'inverseur I1 sont des données émises au cours d'un accès sélectif et transmises au multiplexeur de sortie de données 120 par le conducteur L10 représenté
sur la figure 1.
La figure 11 est une représentation de circuit détaillée du tampon d'entrce de données 130 représenté sur la figure 1. Il y a un total de 8 tampons d'entrée de données, un pour chaque E/S. Le tampon d'entrée de données 130 comprend un tampon ayant une bascule de type D, D1, et des inverseurs I1 et I2, et un amplificateur-séparateur à trois états constitué de transistors MOS de type N et de type P. P1, P2, N1, N2, comme représenté sur la figure 11, de façon que des données de programmation introduites à partir de l'E/S par l'intermédiaire de la borne d'entrée Dinl soient appliquées au conducteur de données principal correspondant en réponse à l'application du signal dhorloge CLOCK. Dans une opération de programmation, le signal de commande nDINen est appliqué à un niveau bas à une grille du transistor MOS de type P. P1, et le signal de commande DINen est appliqué à un niveau haut à une grille du transistor NMOS N1, grâce à quoi des données émises par le tampon sont transmises au conducteur de données
principal MD/L1.
La figure 12 est une représentation de circuit détaillée du multiplexeur de sortie de données 120 représenté sur la figure 1. Comme pour le tampon d'entrée de données 130, il y a un total de 8 multiplexeurs de sortie de données, un pour chaque E/S. Chacun des multiplexeurs 120 a un inverseur I1 pour inverser un signal de commande de multiplexage nRandom, une première porte NON-OU NOR1 pour recevoir une donnée de sortie SAO1 de l'amplificateur de lecture 30 et le signal de commande de multiplexage nRandom, pour générer ainsi une réponse NON OU, une seconde porte NON-OU NOR2 pour recevoir un signal de sortie de linverseur I1 et le signal de sortie du conducteur de données principal MD/L1 pour générer ainsi une réponse NON-OU, et une troisième porte NON-OU NOR3 pour recevoir des signaux de sortie des première et seconde portes NON-OU, pour générer ainsi une réponse NON-OU et pour l'émettre vers le conducteur de sortie de données DouLl, de façon que des données qui apparaissent sur les sousconducteurs de données SD/L1-SD/L8 et les conducteurs de données principaux MD/L1-MD/L8 soient émises sélectivement. En définitive, la structure représentée sur la figure 12 est une structure de connexion dans laquelle un conducteur est sélectionné parmi les conducteurs L10 et L20 conformément à un niveau logique du signal de commande de multiplexage nRandom, et les données résultantes sont
appliquées au conducteur de sortie de données Doutl.
La figure 13 est un schéma synoptique plus détaillé de la figue 1 qui est utilisé pour illustrer une opération de lecture du bloc de sous-réseau représenté sur la figure 1. Lorsque des données de transistor de cellule de mémoire de sous-réseau d'E/S dans les blocs de sous-réseau 210, 220 sont programmées, ou les données déjà stockéss sont effacées, le signal de déconnexion SHUTOFF est appliqué sous la forme d'un niveau de tension plus élevé que la tension appliquée aux sous-conducteurs de bit. De plus, pendant que l'unité de commande d'alimentation virtuelle 10 est activée, les sous-conducteurs de bit SB/L1-SB/L8192 sont commandés pour recevoir une tension d'alimentation. De ce fait, les sous-conducteurs de bit SB/L1SB/L8192 et les conducteurs de bit principaux MB/L1-MB/L8192 sont connectés électriquement les uns aux autres et des données du sous réseau de cellules de mémoire 200 sont également programmées ou effacées, de la même manière que pour l'opération de programmation ou d' effacement du réseau de
cellules de mémoire principal 100.
En d'autres termes, en établissant les mêmes conditions d'entrée de tension que dans l'opération de programmation ou d' effacement du réseau de cellules de mémoire principal 100, des données de transistor de cellule de mémoire dans le sous-réseau de cellules de mémoire 200 sont programmées, ou des données stockées dans le
transistor de cellule de mémoire sont effacées.
Lorsqu'il est nécessaire de lire des données d'une table en mémoire morte pour une lecture rapide ou une petite quantité de donnces à une vitesse plus élevée que celle correspondant à un temps de lecture du réseau de cellules de mémoire principal 100, de telles données passent, dans l'ordre, par le tampon d'entrée 130 - le conducteur de données principal L20 - le tampon de page 90
- le conducteur de bit principal - le sélecteur de sous-
conducteur de bit 70 - le sous-conducteur de bit, et elles sont ensuite stockées dans le transistor de cellule de
mémoire de la chaîne de cellules sélectionnée dans le sous-
réseau de cellules de mémoire 200 pendant l'opération de programmation mentionnée ci-dessus. On expliquera ensuite ci-dessous l'opération de lecture pour l'accès sélectif
conformément à la présente invention.
Au moment de la lecture de données stockées dans les transistors de cellules de mémoire dans le sous-réseau de cellules de mémoire 200, le niveau du signal de déconnexion SHUTOFF qui est appliqué au sélecteur de sous conducteur de bit 70 devient 0 V. Dans ce cas, l'unité de
commande d'alimentation virtuelle 10 est également activée.
Les sous-conducteurs de bit SB/L1-SB/L8192 du sous-réseau de cellules de mémoire 200 sont électriquement séparés des conducteurs de bit principaux MB/L1-MB/L8192 du réseau de
cellules de mémoire principal 100.
Comme représenté sur la figure 13, les transistors de sélection de chaîne dans le sous-réseau 200 sont débloqués, et dans -une opération de lecture dans laquelle des donnces stockées dans les transistors de cellules de mémoire sont développées sur des sous-conducteurs de bit correspondants, lorsque les signaux sur les conducteurs SSL1, W/L1, GSL1 et CSL sont appliqués, dans l'ordre, respectivement comme une tension d'alimentation VDD, 0 V, un niveau de signal et 0 V, et lorsque les signaux de
sélection SYbl, SYal, SYa2 du sélecteur de colonne de sous-
réseau 50 sont respectivement appliqués comme la tension d'alimentation VDD, la tension d'alimentation VDD, 0 V, les signaux qui sont développés sur les sous-conducteurs de bit SB/L1-SB/L8192 dans le sous-réscau de cellules de mémoire , par exemple des donnses stockées dans les transistors de cellules de mémoire, passent ensuite par le sélecteur de
colonne de sous-réseau 50 - le sous-conducteur de données -
l'amplificateur de lecture 30 - le conducteur de sortie d'amplificateur de lecture L10, pour être ainsi appliqués
au multiplexeur de sortie de données 120.
Le sous-réseau de cellules de mémoire 200 comporte des chaînes de cellules NON-ET, chacune d'elles ayant un nombre prédéterminé de transistors de cellules de mémoire qui est inférieur au nombre de transistors de cellules de mémoire inclus dans la chaîne de cellules NON- ET du réseau de cellules de mémoire principal 100, et le sous-réseau de cellules de mémoire 200 a des conducteurs en métal L1 comme représenté sur la figure 4, ce qui fait que la charge imposée au sous-conducteur de bit est réduite par rapport à celle du conducteur de bit principal, et une opération de lecture est effectuée avec un temps de détection de données plus court que celui du réseau de cellules de mémoire
principal 100.
De plus, du fait que la vitesse de fonctionnement de l'amplificateur de lecture 30 représenté sur la figure 10 devient plus élevée que celle de l'amplificateur représenté sur la figure 8, une opération d'accès sélectif rapide peut être effectuée. Le multiplexeur de sortie de données 120, dont le nombre total est de 8, c'est-à-dire un pour chaque E/S, sélectionne des données émises par le conducteur de sortie d'amplificateur de lecture L10 pendant l'opération de lecture de données, pour les émettre ainsi vers le conducteur de sortie de données commun Dout à 8 bits, grâce à quoi l'accès sélectif rapide, par exemple l'opération de lecture de données rapide, peut être
effectué.
Bien que l 'invention ait été décrite en termes de modes de réalisation prétérés, l'homme de l'art reconnaîtra que l' invention peut être mise en oeuvre avec des modifications entrant dans l' esprit et le cadre des
revendications annexces. Par exemple, la structure du sous-
réseau de cellules de mémoire et de l'unité de commande correspondante peut être modifice ou changée en fonction de conditions imposées quelconques. De facon spécifique, bien que le réseau de mémoire ait été représenté avec une taille spécifique, on peut lui donner n'importe quelle taille tout
en restant dans le cadre des concepts de l'invention.
Claims (33)
1. Dispositif de mémoire à semiconducteur non volatil, caractérisé en ce qu'il comprend: un réseau de cellules de mémoire principal (100) formé d'une pluralité de chaînes de cellules NON-ET, chaque chaîne de cellules étant formée d'un certain nombre de transistors de cellules de mémoire (C1-Cn); un sous-réseau de cellules de mémoire (200) ayant une pluralité de chaînes de cellules NON-ET, formées chacune d'un certain nombre de transistors de cellules de mémoire (Cl-Cn), le nombre de transistors de
cellules de mémoire dans les chaînes de cellules du sous-
réscau de cellules de mémoire (200) étant inférieur au nombre de transistors de cellules de mémoire (C1-Cn) dans les chaînes de cellules NON-ET du réseau de cellules de mémoire principal (100), le sous-réseau de cellules de mémoire (200) étant connocté fonctionnellement à des conducteurs de bit principaux (MB/L1 -MB/L8192) du réscau de cellules de mémoire principal (100) pendant des opérations de programmation et d' effacement, le sous-réseau de cellules de mémoire (200) étant déconnecté électriquement des conducteurs de bit principaux (MB/L1-MB/L8192) pendant une opération de lecture, et le sous-réseau de cellules de mémoire (200) ayant un chemin de lecture séparé qui est indépendant d'un chemin de lecture du réseau de cellules de
mémoire principal (100).
2. Dispositif selon la revendication 1, caractérisé en ce que le sousréseau de cellules de mémoire (200) comprend une pluralité de blocs de sous-réseau (210, 220), chaque bloc de sous-réseau comprend une pluralité de sous réseaux d'entrée/sortie (E/S), et chaque sous-réseau d'E/S
comprend une pluralité de chaînes de cellules NON-ET.
3. Dispositif selon la revendication 2, caractérisé en ce que chaque sousréseau d'E/S est connecté à un seul
conducteur de mot (W/L1-1,...).
4. Dispositif selon la revendication 2, caractérisé en ce que l'une des chaînes de cellules NON-ET du sous réscau de cellules de mémoire (200) comprend: un premier transistor de sélection (S1) ayant un drain connecté à un sous-conducteur de bit respectif (SB/Ll-SB/L1024), une source connectée à un drain d'un transistor de cellule de mémoire (C1-Cn) ayant une grille floLtante, et ayant une grille connoctée à un conducteur de sélection de chaîne (SSL1); un second transistor de sélection (G1) ayant un drain connecté à une source du transistor de cellule de mémoire (C1-Cn) , une source connectée à un conducteur de source commun (CSL), et ayant une grille connectée à un conducteur de sélection de masse (GSL1); et en ce que le transistor de cellule de mémoire (C1-Cn) est connecté entre
les premier et second transistors de sélection (S1, G1).
5. Dispositif selon la revendication 1, caractérisé en ce que le sousréseau de cellules de mémoire (200) est capable d'effectuer une lecture de données avec accès sélectif qui est plus rapide qu'une lecture de données dans
le réseau de cellules de mémoire principal (100).
6. Dispositif selon la revendication 1, caractérisé en ce que le sousréseau de cellules de mémoire (200) est capable de stocker des données qui indexent des donnces stockées dans le réseau de cellules de mémoire principal
(100).
7. Dispositif selon la revendication 1, caractérisé en ce qu'une table en mémoire morte est stockée dans le
sous-réseau de cellules de mémoire (200).
8. Structure de réseau de cellules de mémoire d'une mémoire à semiconducteur non volatile, caractérisoe en ce qu'elle comprend: un premier réseau de cellules de mémoire (100) ayant des blocs de réseau principal formés d'une pluralité de réseaux principaux d' E/S formés à leur tour d'une pluralité de chaînes de cellules NON-ET; un second réseau de cellules de mémoire (200) ayant une pluralité de chaînes de cellules NON-ET, chaque chaîne de cellules étant formoe d'un certain nombre de transistors de cellules de mémoire (C1-Cn), le nombre des transistors de cellules de mémoire dans le second réseau de cellules de mémoire (200) étant inférieur à un nombre de transistors de cellules de mémoire dans les chaînes de cellules NON-ET du premier réseau de cellules de mémoire (100), le second réseau de cellules de mémoire (200) étant connecté fonctionnellement à des conducteurs de bit principaux (MB/L1-MB/L8192) du premier réseau de cellules de mémoire (100) pendant des opérations de programmation et d' effacement, le second réseau de cellules de mémoire (200) étant déconnecté électriquement des conducteurs de bit principaux pendant une opération de lecture, le second réseau de cellules de mémoire ( 200) ayant un chemin de lecture séparé qui est indépendant d'un chemin de lecture du premier réseau de cellules de mémoire (100), et le second réseau de cellules de mémoire (200) ayant un temps de détection qui est plus court qu'un temps de détection dans le premier réseau de cellules de mémoire (100) au cours d'une opération de lecture.
9. Structure selon la revendication 8, caractérisée en ce que l'un d'un chemin de lecture du premier réseau de cellules de mémoire (100) et d'un chemin de lecture du second réseau de cellules de mémoire (200) est connecté à un conducteur de sortie de donnces (Douti) par un multiplexcur de sortie de donnces (120), en réponse à un
niveau logique d'un signal de commande de multiplexage.
10. Structure selon la revendication 9, caractérisée en ce que l'une au moins des chaînes de cellules NON-ET du second réscau de cellules de mémoire (200) comprend: un premier transistor de sélection (S1)
ayant un drain connecté à un sous-conducteur de bit (SB/L1-
SB/L1024), une source connectée à un drain d'un transistor de cellule de mémoire (C1-Cn) ayant une grille flottante, et une grille connectée à un conducteur de sélection de chaîne (SSL1); un second transistor de sélection (G1) ayant un drain connecté à une source du transistor de cellule de mémoire (C1-Cn), une source connectée à un conducteur de source commun (CSL), et une grille connoctée à un conducteur de sélection de masse (GSL1); et le transistor de cellule de mémoire (C1-Cn) ayant un canal drain-source connecté entre les premier et second transistors de sélection (S1, G1) et ayant une grille de commande
connectée à un conducteur de mot (W/Ll-l,...).
11. Structure selon la revendication 10, caractérisée en ce que le conducteur de sélection de masse (GSL1) est formé d'un conducteur en métal ou connecté à un conducteur en métal, ayant une conductivité électrique
supérieure à celle du conducteur de mot (W/Ll-l,...).
12. Structure selon la revendication 10, caractérisée en ce que le conducteur de sélection de chaîne (SSL1) est formé d'un conducteur en métal, ou connecté à un conducteur en métal, ayant une conductivité électrique
supérieure à celle du conducteur de mot (W/Ll-l,...).
13. Dispositif de mémoire à semiconducteur non volatil programmable et effapable de façon électrique, caractérisé en ce qu'il comprend: un réseau de cellules de mémoire principal (100) ayant une pluralité de blocs de réseau principal, chacun de la pluralité de blocs de réseau principal incluant une pluralité de chaînes de cellules NON-ET dans lesquelles des transistors de cellules de mémoire (C1-Cn) sont connectés entre des transistors de sélection de chaîne (SSL1) et des transistors de sélection de masse (GSL1) qui sont respectivement connectés à un conducteur de bit principal (MB/L1-MB/L8192) et une masse virtuelle, les chaînes de cellules NON-ET ayant deux transistors de cellules de mémoire, ou plus, connectés à des conducteurs de bit, les transistors de cellules de mémoire (C1-Cn) ayant des canaux drain-source connoctés en série, et chacun des transistors de cellule de mémoire ayant une grille de commande et une grille floLtante pour stocker des données; un sous-réscau de cellules de mémoire (200) incluant des blocs de sous-réseau ayant une pluralité de chaînes de cellules NON-ET, chacune des chaînes de cellules du sous-réseau de cellules de mémoire (200) incluant des transistors de cellules de mémoire (C1-Cn), le nombre des transistors de cellules de mémoire étant inférieur à un nombre des transistors de cellules de mémoire dans les chaînes de cellules NON-ET du réseau de cellules de mémoire principal (100), le réseau de cellules
de mémoire secondaire (200) étant connecté fonctionnel-
lement aux conducteurs de bit principaux (MB/L1-MB/L8192) du réseau de cellules de mémoire principal (100) pendant
des opérations de programmation et d' effacement, le sous-
réseau de cellules de mémoire (200) étant déconnecté électriquement des conducteurs de bit principaux pendant une opération de lecture et ayant un chemin de lecture séparé qui est indépendant d'un chemin de lecture du réseau de mémoire principal (100); des sélecteurs de sous conducteurs de bit (70) pour connecter sélectivement des sous-conducteurs de bit (SB/L1SB/L8192) aux conducteurs de bit principaux (MB/L1-MB/L8192) en réponse à un signal de déconnexion; des tampons de page (90) connectés entre les conducteurs de bit principaux (M /L1-MB/L8192) et les conducteurs de données principaux (MD/L1-MD/L8) pour accéder à des données de transistors de cellules de mémoire sélectionnés, et pour appliquer une tension de program mation aux conducteurs de bit principaux (MB/L1- MB/L8192) pendant une opération de programmation; des sélecteurs de colonne de sous-réseau (50) connectés entre les sous conducteurs de bit (SB/L1-SB/L8192) et les sous-conducteurs de données (SD/L1-SD/L8); des amplificateurs de lecture (30) connectés aux sous-conducteurs de données (SD/L1 SD/L8) pour accéder à des données de transistors de mémoire sélectionnés dans le sous-réscau de cellules de mémoire (200); une unité de commande d'alimentation virtuelle (10)
pour appliquer une tension d'alimentation aux sous-
conducteurs de données (SD/L1-SD/L8); un multiplexeur de sortie de données (120) pour émettre sélectivement par un conducteur de sortie commun (Douti) des donnces qui sont appliquées aux sous-conducteurs de données (SD/L1-SD/L8) et aux conducteurs de données principaux (MD/L1- MD/L8); et un tampon d'entrce (130) pour exercer une action de tampon dentrée sur des données introduites à partir d'un circuit externe pendant une opérat ion de programmat ion, pour les fournir aux conducteurs de données principaux (MD/L1
MD/L8).
14. Dispositif selon la revendication 13, caractérisé en ce que le sousréseau de cellules de mémoire (200) comprend une pluralité de blocs de sous-réseau, chaque bloc de sous-réseau comprend 8 sous- réseaux d'E/S, et chaque sous-réseau d' E/S comprend une pluralité de
chaînes de cellules NON-ET.
15. Dispositif selon la revendication 14, caractérisé en ce que le sousréseau dE/S est connecté à
un seul conducteur de mot (W/Ll-l,...).
16. Dispositif selon la revendication 14,
caractérisé en ce que la chaîne de cellules NON-ET du sous-
réseau de cellules de mémoire (200) comprend: un premier transistor de sélection (S1) ayant un drain connecté à un sous-conducteur de bit (SB/L1SB/L8192), une source connectée à un drain d'un transistor de cellule de mémoire (C1-Cn) ayant une grille flottante, et une grille connectée à un conducteur de sélection de chaîne (SSL1); un second transistor de sélection (G1) ayant un drain connecté à une source du transistor de cellule de mémoire (C1-Cn), une source connectée à un conducteur de source commun (CSL), et une grille connectée à un conducteur de sélection de masse (GSL1); et en ce que le transistor de cellule de mémoire est connecté à un conducteur de mot (W/Ll-l,...) par sa grille de commande, et son canal drain-source est connecté entre les premier et second transistors de sélection (S1, G1).
17. Dispositif selon la revendication 13, caractérisé en ce que le sous-réseau de cellules de mémoire (200) peut être employé pendant un accès sélectif qui exige une opération de lecture de données plus rapide que dans le
réseau de cellules de mémoire principal (100).
18. Dispositif selon la revendication 13, caractérisé en ce que le sousréseau de cellules de mémoire (100) est capable de stocker des donnces d' index concernant des données stockées dans le réseau de cellules de mémoire
principal (100).
19. Dispositif selon la revendication 13, caractérisé en ce que le sousréseau de cellules de mémoire (200) est capable de stocker une information de table en
mémoire morte.
20. Dispositif selon la revendication 16, caractérisé en ce que le conducteur de sélection de masse (GSL1) est formé d'un conducteur en métal, ou est connecté à un conducteur en métal, ayant une conductivité électrique
supérieure à celle du conducteur de mot (W/L1-1,...).
21. Dispositif selon la revendication 16, caractérisé en ce que le conducteur de sélection de chaîne (SSL1) est formé d'un conducteur en métal, ou est connecté à un conducteur en métal, ayant une conductivité électrique
supérieure à celle du conducteur de mot (W/L1-1,...).
22. Procédé pour accéder à un réseau de cellules de mémoire d'un dispositif de mémoire à semiconducteur non volatil ayant un réseau de cellules de mémoire principal (100) formé d'une pluralité de chaînes de cellules NON-ET, et ayant un sous-réseau de cellules de mémoire (200) incluant une pluralité de chaînes de cellules NON-ET formées de transistors de cellules de mémoire (C1-Cn), un nombre des transistors de cellules de mémoire dans le sous réseau de cellules de mémoire (200) étant inférieur à un nombre de transistors de cellules de mémoire dans les chaînes de cellules NON-ET du réscau de cellules de mémoire principal (100), caractérisé en ce qu'il comprend les étapes suivantes: on effectue dans le sous-réseau de cellules de mémoire (200) les mêmes opérations de programmation et d'effacement que dans le réseau de cellules de mémoire principal (100) en connectant
fonctionnellement des sous-conducteurs de bit (SB/L1-
SB/L8192) du sous-réseau de cellules de mémoire (200) à des conducteurs de bit principaux (MB/L1-MB/L8192) du réseau de cellules de mémoire principal (100) pendant des opérations de programmation et d' effacement du sous-réscau de cellules de mémoire (200); et on effectue une opération de lecture avec un temps de détection de données plus court que celui du réseau de cellules de mémoire principal (100) en déconnectant électriquement les sous-conducteurs de bit
(SB/L1-SB/L8192) des conducteurs de bits principaux (MB/L1-
MB/L8192) pendant une opération de lecture avec accès
sélectif du sous-réseau de cellules de mémoire (200).
23. Dispositif de mémoire flash NON-ET caractérisé en ce qu'il comprend: un réseau de cellules de mémoire principal (100) ayant une pluralité de blocs de réseau principal comportant à l'intérieur une pluralité de chaînes de cellules NON-ET dans lesquelles des transistors de cellules de mémoire (C1-Cn) sont connectés entre des transistors de sélection de chaîne (S1) et des transistors de sélection de masse (G1) qui sont respectivement connoctés à un conducteur de bit principal (MB/L1-MB/L8192) et une masse virtuelle, les chaînes de cellules NON-ET ayant deux transistors de cellules de mémoire, ou plus, connectés à des conducteurs de bit, dans lesquels des canaux drain-source sont connectés en série, chaque transistor de cellule de mémoire (C1-Cn) ayant une grille de commande et une grille flottante pour stocker des données, les grilles de commande des transistors de cellules de mémoire (C1-Cn) étant connectées à une pluralité respective de conducteurs de mot (W/L1-1,...), et les drains de transistors de sélection de chaîne (S1) étant connectés à une pluralité de conducteurs de bit qui croisent les conducteurs de mot; un sous-réseau de cellules de mémoire (200) comportant des blocs de sous- réseau ayant une pluralité de chaînes de cellules NON-ET dans lesquelles il existe des transistors de cellules de mémoire (C1-Cn), un nombre des transistors de cellules de mémoire dans le sous-réseau de mémoire (200) étant inférieur à un nombre des transistors de cellules de mémoire dans les chaînes de cellules NON-ET du réseau de cellules de mémoire principal (100), le sous-réscau de cellules de mémoire (200) étant connocté fonctionnellement aux conducteurs de bit principaux (MB/L1-MB/L8192) du réseau de cellules de mémoire principal (100) pendant des opérations de programmation et d' effacement, le sous-réseau de cellules de mémoire (200) étant déconnocté électriquement des conducteurs de bit principaux (MB/L1-MB/L8192) pendant une opération de lecture, et le sous-réseau de cellules de mémoire (200) ayant un chemin de lecture séparé qui est indépendant d'un chemin de lecture du réseau de mémoire principal (100), le sous-réseau de cellules de mémoire (200) ayant un temps de détection plus court que dans le réseau de cellules de mémoire principal (100) pendant une opération de lecture; des moyens d'accès pour accéder à des données du réscau de cellules de mémoire principal (100) et du sous- réseau de cellules de mémoire (200); et des moyens de sortie communs (120) pour émettre sélectivement l'une
des données émises par les moyens d'accès.
24. Dispositif de mémoire à semiconducteur non volatil programmable et effaçable de façon électrique, caractérisé en ce qu'il comprend: une pluralité de chaînes de cellules NON-ET dans lesquelles une cellule de mémoire ou une pluralité de cellules de mémoire (C1-Cn) ayant une grille de commande et une grille floLtante sont couplées de manière que leurs canaux soient connectés en série, les cellules de mémoire étant connectées en série à un conducteur de bit et une masse virtuelle par l'intermédiaire respectivement de moyens de sélection de chaîne (S1) et de moyens de sélection de masse (G1); une pluralité de conducteurs de mot (W/L1-1) respectivement couplés à des grilles de commande de la pluralité de chaînes de cellules NON-ET; une pluralité de blocs de cellules NON-ET ayant des conducteurs de bit; un réseau de cellules NON-ET dans lequel la pluralité de blocs de cellules NON-ET sont couplés à des conducteurs de bit respectifs; un réseau principal de cellules NON-ET (100) ayant la même structure que le réseau de cellules NON-ET; un sous-réseau de cellules NON-ET (200) ayant des blocs de cellules NON-ET, le nombre des blocs de cellules NON-ET étant inférieur à celui des blocs de cellules NON-ET dans le réseau principal de cellules NON-ET (100); des moyens de sélection de sous-conducteurs de bit (70) pour connecter ou déconnecter des conducteurs de bit à chacun des deux réseaux (100, 200); un tampon de page (90) connocté à un conducteur de bit du réscau principal de cellules NON-ET (100) pour ainsi lire un état d'une cellule de mémoire et appliquer une tension de programmation au conducteur de bit pendant une opérat ion de programmat ion; un sélecteur de colonne de sous-réseau (50) connecté à un conducteur de bit du sous-réseau de cellules NON-ET (100) pour ainsi sélectionner la totalité ou une partie de la pluralité de conducteurs de bit du sous-réseau de cellules NON-ET (200), de façon que le conducteur de bit sélectionné soit connecté à un circuit séparé; un amplificateur de lecture (30) pour lire un état de cellule des conducteurs de bit sélectionnés par l'intermédiaire du sélecteur de colonne de sous-réscau (50); et une unité de commande d'alimentation virtuelle (10) pour appliquer une tension d'alimentation aux conducteurs de bit sélectionnés par l'intermédiaire du
sélecteur de colonne de sous-réseau (50).
25. Dispositif selon la revendication 24, caractérisé en ce qu'un conducteur de bit principal (MB/L1 MB/L8192) est structuré de façon à être connecté électriquement à un sous-conducteur de bit (SB/L1-SB/L8192) par les moyens de sélection de sous-conducteur de bit (70) pendant une programmation du sous-réseau de cellules NON-ET
(200).
26. Dispositif selon la revendication 25, caractérisé en ce que le conducteur de bit principal
(MB/L1-MB/L8192) est déconnecté électriquement du sous-
conducteur de bit (SB/L1-SB/L8192) par les moyens de sélection de sousconducteur de bit (70) pendant une opération de lecture du sous-réseau de cellules NON-ET
(200).
27. Dispositif selon la revendication 26, caractérisé en ce que le bloc de cellules NON-ET dans le sous-réseau de cellules NON-ET (200) est connecté à un
conducteur de mot.
28. Dispositif selon la revendication 24, caractérisé en ce que les moyens de sélection de chaîne du bloc de cellules NON-ET dans le sous- réseau de cellules NON-T (200) reçoivent un signal par l'intermédiaire d'un ou de plusieurs moyens de connexion (SSL1, GSL1) ayant une résistance électrique inférieure à celle du conducteur de mot.
29. Dispositif selon la revendication 24, caractérisé en ce qu'une tension de conducteur de mot
(W/Ll-l,...) pendant un état non opérationnel du sous-
réseau de cellules NON-ET (200) est appliquce à un niveau
inférieur à celui d'une tension de seuil de la cellule NON-
ET dans un état bloqué, et en ce qu'une tension appliquée aux moyens de sélection de masse (G1) est appliquce à un niveau suffisant pour que les moyens de sélection de masse
puissent être déLloqués.
30. Dispositif selon la revendication 27, caractérisé en ce que les moyens de sélection de masse du bloc de cellules NON-ET dans le sous- réseau de cellules NON-ET (200) reçoivent un signal par l'intermédiaire d'un ou de plusieurs moyens de connexion (GSL1) ayant une résistance électrique inférieure à celle du conducteur de
mot (W/Ll-l,...).
31. Dispositif selon la revendication 24, caractérisé en ce qu'une tension de conducteur de mot pendant l'état non opérationnel du sous- réseau de cellules NON-ET (200) est appliquée à un niveau inférieur à celui de la tension de seuil de la cellule NON-ET dans un état bloqué, et en ce que la tension appliquée aux moyens de sélection de chaîne (SSL1) est appliquce à un niveau suffisamment élevé pour que les moyens de sélection de
masse puissent être débloqués.
32. Dispositif selon la revendication 28, caractérisé en ce que le conducteur de sélection est couplé aux moyens de connexion dans trois parties de connexion de
celui-ci, ou plus.
33. Dispositif selon la revendication 32, caractérisé en ce que les parties de connexion sont
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Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6925008B2 (en) * | 2001-09-29 | 2005-08-02 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors |
| US6862223B1 (en) * | 2002-07-05 | 2005-03-01 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| JP4136646B2 (ja) * | 2002-12-20 | 2008-08-20 | スパンション エルエルシー | 半導体記憶装置及びその制御方法 |
| US7505321B2 (en) * | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
| KR100515060B1 (ko) * | 2003-08-13 | 2005-09-14 | 삼성전자주식회사 | 비트 라인의 프리차지 레벨을 일정하게 유지하는 불휘발성반도체 메모리 장치 |
| EP1610343B1 (fr) * | 2004-06-24 | 2007-12-19 | STMicroelectronics S.r.l. | Tampon de page amélioré pour un dispositif mémoire programmable |
| US7042765B2 (en) * | 2004-08-06 | 2006-05-09 | Freescale Semiconductor, Inc. | Memory bit line segment isolation |
| JP4515878B2 (ja) * | 2004-10-06 | 2010-08-04 | 株式会社東芝 | フラッシュメモリ及びその書き込み・ベリファイ方法 |
| US7177190B2 (en) * | 2004-11-26 | 2007-02-13 | Aplus Flash Technology, Inc. | Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications |
| DE112004003160B3 (de) | 2004-11-30 | 2022-07-28 | Spansion Llc (N.D.Ges.D. Staates Delaware) | Halbleiterbauelement und Verfahren zum Steuern des Halbleiterbauelements |
| KR100635176B1 (ko) * | 2005-01-28 | 2006-10-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그것의 라이트 데이터 멀티플렉싱방법 |
| JP2006216136A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
| EP1713083B1 (fr) | 2005-04-11 | 2018-02-21 | Micron Technology, Inc. | Circuit intégré à mémoire non volatile de structure NAND |
| ITMI20050608A1 (it) * | 2005-04-11 | 2006-10-12 | St Microelectronics Srl | Dispositivo elettronico di memoria non volatile a struttura cnand integrato monoliticamente su semiconduttore |
| US7397700B2 (en) | 2005-04-11 | 2008-07-08 | Stmicroelectronics S.R.L. | Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor |
| US7272040B2 (en) * | 2005-04-29 | 2007-09-18 | Infineon Technologies Ag | Multi-bit virtual-ground NAND memory device |
| KR100706248B1 (ko) * | 2005-06-03 | 2007-04-11 | 삼성전자주식회사 | 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치 |
| DE602005006791D1 (de) * | 2005-07-28 | 2008-06-26 | St Microelectronics Srl | Halbleiterspeicher und sein Seitenpufferspeicher mit verbessertem Layout |
| KR100717113B1 (ko) * | 2005-09-12 | 2007-05-10 | 삼성전자주식회사 | 반도체 메모리 모듈 및 반도체 메모리 시스템 |
| JP5020608B2 (ja) * | 2005-11-23 | 2012-09-05 | 三星電子株式会社 | 低負荷ビットライン構造を有する不揮発性半導体メモリ及びそのプログラミング方法 |
| KR100666184B1 (ko) * | 2006-02-02 | 2007-01-09 | 삼성전자주식회사 | 하부 비트라인들과 상부 비트라인들이 전압제어블락을공유하는 3-레벨 불휘발성 반도체 메모리 장치 |
| DE102006009746B3 (de) * | 2006-03-02 | 2007-04-26 | Infineon Technologies Ag | Speicherzellenanordnung |
| US7733681B2 (en) * | 2006-04-26 | 2010-06-08 | Hideaki Miyamoto | Ferroelectric memory with amplification between sub bit-line and main bit-line |
| KR100843707B1 (ko) * | 2006-05-11 | 2008-07-04 | 삼성전자주식회사 | 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템 |
| KR100733952B1 (ko) * | 2006-06-12 | 2007-06-29 | 삼성전자주식회사 | 플래그 셀들 사이의 커플링을 최소화시킬 수 있는멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US7573744B2 (en) * | 2006-09-29 | 2009-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having different capacity areas |
| JP2008084499A (ja) * | 2006-09-29 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
| KR100816755B1 (ko) * | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
| US7817470B2 (en) | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
| KR100850510B1 (ko) * | 2007-01-17 | 2008-08-05 | 삼성전자주식회사 | 분리된 스트링 선택 라인 구조를 갖는 플래시 메모리 장치 |
| KR100854972B1 (ko) | 2007-02-13 | 2008-08-28 | 삼성전자주식회사 | 메모리 시스템 및 그것의 데이터 읽기 방법 |
| US7505298B2 (en) * | 2007-04-30 | 2009-03-17 | Spansion Llc | Transfer of non-associated information on flash memory devices |
| KR100853481B1 (ko) * | 2007-11-01 | 2008-08-21 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 독출방법 |
| US7724577B2 (en) | 2008-05-08 | 2010-05-25 | Micron Technology, Inc. | NAND with back biased operation |
| US7983089B2 (en) * | 2008-06-06 | 2011-07-19 | Spansion Llc | Sense amplifier with capacitance-coupled differential sense amplifier |
| US7830716B2 (en) * | 2008-06-06 | 2010-11-09 | Spansion Llc | Non-volatile memory string module with buffer and method |
| US7838342B2 (en) * | 2008-06-06 | 2010-11-23 | Spansion Llc | Memory device and method |
| JP2012533140A (ja) * | 2009-07-10 | 2012-12-20 | アプルス フラッシュ テクノロジー アイエヌシー | 新たな高速高密度ｎａｎｄベース２ｔ−ｎｏｒフラッシュメモリ設計 |
| JP5377131B2 (ja) | 2009-07-17 | 2013-12-25 | 株式会社東芝 | 半導体記憶装置 |
| JP2011227976A (ja) | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
| KR20120119321A (ko) * | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US8432746B2 (en) * | 2011-05-05 | 2013-04-30 | Macronix International Co., Ltd. | Memory page buffer |
| US9111619B2 (en) * | 2011-10-17 | 2015-08-18 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of manufacturing the same |
| US8504106B2 (en) * | 2011-11-01 | 2013-08-06 | Kt Corporation | Smart card and method for managing data of smart card, and mobile terminal |
| US9430735B1 (en) * | 2012-02-23 | 2016-08-30 | Micron Technology, Inc. | Neural network in a memory device |
| US9165680B2 (en) * | 2013-03-11 | 2015-10-20 | Macronix International Co., Ltd. | Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks |
| US20160218286A1 (en) | 2015-01-23 | 2016-07-28 | Macronix International Co., Ltd. | Capped contact structure with variable adhesion layer thickness |
| US9514815B1 (en) | 2015-05-13 | 2016-12-06 | Macronix International Co., Ltd. | Verify scheme for ReRAM |
| US9691478B1 (en) | 2016-04-22 | 2017-06-27 | Macronix International Co., Ltd. | ReRAM array configuration for bipolar operation |
| US9959928B1 (en) | 2016-12-13 | 2018-05-01 | Macronix International Co., Ltd. | Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses |
| KR102530327B1 (ko) * | 2018-06-01 | 2023-05-08 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 동작 방법 |
| US10636487B2 (en) | 2018-06-05 | 2020-04-28 | Sandisk Technologies Llc | Memory device with bit lines disconnected from NAND strings for fast programming |
| US11360704B2 (en) * | 2018-12-21 | 2022-06-14 | Micron Technology, Inc. | Multiplexed signal development in a memory device |
| US10777286B2 (en) | 2018-12-28 | 2020-09-15 | Micron Technology, Inc. | Apparatus and methods for determining data states of memory cells |
| KR20220106991A (ko) | 2019-11-11 | 2022-08-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 정보 처리 장치 및 정보 처리 장치의 동작 방법 |
| US11126548B1 (en) * | 2020-03-19 | 2021-09-21 | Micron Technology, Inc. | Accelerated in-memory cache with memory array sections having different configurations |
| KR20210117612A (ko) * | 2020-03-19 | 2021-09-29 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114794A (ja) * | 1993-10-19 | 1995-05-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH11195300A (ja) * | 1997-12-26 | 1999-07-21 | Sony Corp | 不揮発性半導体記憶装置 |
| US5969990A (en) * | 1997-01-31 | 1999-10-19 | Sony Corporation | Nonvolatile memory array with NAND string memory cell groups selectively connected to sub bit lines |
| JP2000222895A (ja) * | 1998-11-26 | 2000-08-11 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| US5748538A (en) * | 1996-06-17 | 1998-05-05 | Aplus Integrated Circuits, Inc. | OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array |
| KR100248868B1 (ko) | 1996-12-14 | 2000-03-15 | 윤종용 | 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법 |
| KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
| US6282145B1 (en) * | 1999-01-14 | 2001-08-28 | Silicon Storage Technology, Inc. | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system |
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Patent Citations (5)
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|---|---|---|---|---|
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| JPH11195300A (ja) * | 1997-12-26 | 1999-07-21 | Sony Corp | 不揮発性半導体記憶装置 |
| JP2000222895A (ja) * | 1998-11-26 | 2000-08-11 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US6295227B1 (en) * | 1998-11-26 | 2001-09-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
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