KR20020094354A - 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치 - Google Patents

랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치 Download PDF

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Abstract

랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성 반도체 메모리 장치가 개시된다. 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치의 메모리 셀 어레이 구조는, 프로그램 및 소거동작에서는 상기 메인 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결되며, 리드동작에서는 상기 메인 비트라인과 전기적으로 차단되어 상기 메인 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 이루고, 상기 메인 메모리 셀 어레이의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지는 서브 메모리 셀 어레이를 구비함에 의해, 메인 메모리 셀 어레이의 경우보다 고속의 데이터 리드를 필요로 하는 랜덤억세스 시에 상기 서브 메모리 셀 어레이를 구동하여 상기 메인 메모리 셀 어레이의 저장데이터에 대한 인덱싱 정보 또는 고속의 랜덤 억세스가 요구되는 롬 테이블 정보를 고속으로 리드하는 효과를 갖는다.

Description

랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성 반도체 메모리 장치{semiconductor memory device having memory cell arrays capable of accomplishing random access}
본 발명은 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 낸드 구조로된 메모리 셀들을 가지는 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리장치에 관한 것이다.
통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 끊기면 메모리 셀에 저장된 내용이 사라져 버리게 되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM) 등으로 분류된다.
상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.
즉, 최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있는 것이다. 더우기, 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가져왔다.
고밀도 EEPROM을 달성하기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 주로 중요한 과제이다. 그러한 과제를 해결하기 위하여 셀당 선택 트랜지스터의 갯수와 비트라인과의 접속 개구(contact hole)들의 갯수를 줄일 수 있는 낸드 구조로된 메모리 셀들을 가지는 EEPROM이 개발되었다. 그러한 낸드구조 셀은 1988년에 발행된 IEDM, 페이지 412 내지 415에서 제목 "NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL"하에 개시되어 있다. 후술될 본 발명에 대한 철저한 이해를 제공할 의도외에는 다른 의도 없이 상기 낸드 구조셀을 이하에서 설명한다.
상기 낸드 구조셀은 드레인이 대응 비트라인에 접속 개구를 통해 접속된 제1선택 트랜지스터와, 소오스가 공통소오스라인에 접속된 제2선택 트랜지스터와, 상기 제1선택 트랜지스터의 소오스와 상기 제2선택 트랜지스터의 드레인 사이에 채널들이 직렬로 접속된 8개의 메모리 트랜지스터들로 구성되어 있다. 낸드셀 유??은 P형 반도체 기판상에 형성되고 각각의 메모리 트랜지스터는 그 소오스와 드레인 영역 사이의 채널 영역상에 게이트 산화막을 개재하여 형성된 플로팅 게이트와, 층간 절연막을 통하여 이 플로팅 게이트상에 형성된 제어 게이트를 가지고 있다. 이 낸드셀 유닛내에 선택된 메모리 트랜지스터를 프로그램하기 위해서는 이 셀 유닛내의 모든 메모리 트랜지스터들을 일시에 소거시킨 후 프로그래밍 동작이 행해진다. 모든 메모리 트랜지스터들의 동시 소거 동작(통상적으로 플래쉬(flash)소거라고 알려져 있음)은 0볼트를 비트라인에, 17볼트를 제1선택 트랜지스터의 게이트와 모든 메모리 트랜지스터들의 제어게이트들에 인가하는 것에 의해 이루어진다. 즉 모든메모리 트랜지스터들은 인헨스멘트 모우드의 트랜지스터들로 되고 이것을 이진수 "1"로 프로그램된 트랜지스터들이라고 가정한다. 선택된 메모리 트랜지스터를 이진수 "0"으로 프로그램하기 위해서는 비트라인과 제1선택 트랜지스터의 게이트 및 제1선택 트랜지스터와 선택된 메모리 트랜지스터 사이의 각각의 메모리 트랜지스터의 제어게이트로 22볼트가 인가되고, 선택된 메모리 트랜지스터의 제어게이트와 선택된 메모리 트랜지스터와 소오스라인 사이에 있는 각각의 메모리 트랜지스터의 제어게이트 및 제2선택 트랜지스터의 게이트에는 0볼트가 인가된다. 그러므로 선택된 메모리 트랜지스터는 이 트랜지스터의 드레인으로 부터 플로팅 게이트로 정공(hole)들의 파울러 노드하임(Fowler-Nordheim) 터널링 (F-N 터널링)에 의해 프로그램된다. 그러나 이러한 방식으로 프로그래밍하는 것의 문제점은 선택된 메모리 트랜지스터의 드레인에 고전압이 인가되는 것에 의해 야기된 스트레스를 받은 게이트 산화막이 얇은 게이트 산화막 누설 전류의 원인이 된다는 점이고 그래서, 메모리 셀의 데이터 보유(data retention)능력이 소거와 프로그램 횟수의 증가에 따라 점점 더 감퇴되고, 그 결과로서 EEPROM의 신뢰성이 떨어지게 된다. 이러한 문제점을 해결하기 위하여 낸드셀 유닛들이 N형 반도체기판에 형성된 P형 웰 영역상에 형성되는 개량된 장치 구조와 이 장치 구조를 사용하는 개량된 소거 및 프로그램 기술이 1990년에 발행된 Symposium on VLSI Technology, 페이지 129 내지 130에서 제목 "A NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLASH EEPROM"하에 개시되었다. 이 낸드셀 유닛내에 있는 모든 메모리 트랜지스터들 즉 메모리 셀들의 소거 동작은 모든 제어게이트에 0볼트를 인가하고 P형 웰 영역과 N형 기판에 20볼트의 고전압을 인가하는 것에 의해 행해지고, 모든 메모리 트랜지스터들의 플로팅 게이트로 부터 전자가 P형 웰로 균일하게 방출되게 한다. 그결과 각각의 메모리 트랜지스터의 드레쉬 홀드 전압은 약 -4볼트의 음의 전압으로 되고 이진 논리 "0"이 저장된 상태라고 가정되는 디플레숀 모우드의 트랜지스터의 상태로 된다. 낸드 셀 유닛내의 선택된 메모리 트랜지스터를 프로그램하기 위해서 제1선택 트랜지스터의 게이트와 선택된 메모리 트랜지스터의 제어 게이트에는 20볼트의 고전압을 인가하고, 제2선택 트랜지스터의 게이트에는 0볼트를 그리고 비선택된 메모리 트랜지스터들의 각각의 제어게이트에는 7볼트의 중간전압을 인가한다. 만약 상기 선택된 메모리 트랜지스터를 이진 논리 "1"로 쓰기 또는 프로그램한다면, 상기 낸드 셀 유닛과 접속된 비트라인에 0볼트가 인가되고 이에 의해 상기 선택된 메모리 트랜지스터의 플로팅 게이트로 전자가 주입되고 인헨스멘트 모우드의 트랜지스터 상태로 된다. 그 반면 상기 선택된 메모리 트랜지스터를 이진논리"0"으로 프로그램한다면 상기 대응 비트 라인에는 프로그램 방지전압인 중간전압 7볼트가 인가되고 상기 선택된 메모리 트랜지스터의 프로그램 동작은 방지된다. 이러한 프로그램 동작은 P형 웰로 부터 게이트 산화막을 통해 플로팅 게이트로 전자를 균일하게 주입하기 때문에 얇은 게이트 산화막의 부분적 스트레스는 일어나지 않고 이에 의해 게이트 산화막 누설전류가 방지될 수 있는 것이다. 시스템 설계자들이 이미 프로그램 또는 쓰기된 메모리셀의 일부분 또는 블럭을 재 프로그램하기 위하여 소거하기를 원할때 특히 문제가 발생한다. 이 경우 통상의 방법은 메모리셀 어레이 내에 있는 모든 메모리 트랜지스터들을 일시에 소거하는것 즉 플래쉬 소거하는 것이고 그후 모든 프로그램의 내용을 재프로그램하는 것이다. 그러므로 재사용할 수 있는 메모리의 부분들 또는 블럭들이 동시에 소거되기 때문에 재프로그램하기 위해 긴 시간이 소모될 뿐만 아니라 불편하다. 이러한 불이익은 메모리의 용량이 점점더 고밀도로 될때 심각하게 발생된다고 평가될 수 있다. 이러한 문제들을 해결하기 위해서 선택된 메모리블럭내에 있는 모든 메모리 트랜지스터들만을 소거하는 것이다. 그러나 전술한 개량된 소거 및 프로그램 기술을 사용하는 EEPROM의 경우 비선택된 블럭내에 있는 메모리 트랜지스터들의 소거를 방지하기 위하여, 이들 각각의 제어게이트에는 소거전압과 동일한 전압 또는 약 18볼트 이상의 높은 고전압이 인가되는 것이 필요하다.
상기한 바와 같이 EEPROM 설계기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 낸드타입 플래쉬(Flash) EEPROM은 통상의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리한 것이다. 상기 플래쉬 EEPROM은 단위 메모리 셀 어레이 구성을 어떤 형태로 가지느냐에 따라 NAND 타입(type), NOR 타입, 또는 AND 타입으로 구별되는데, NAND 타입(type)이 NOR나 AND 타입에 비해 높은 집적도를 갖는다는 것은 상술한 설명을 통해 이해될 수 있었을 것이다.
상기 낸드 플래쉬 EEPROM의 메모리 셀은, 일반적으로 p-타입(type)기판의 상면에 소오스(source), 드레인(drain) 영역으로서 기능할 n-타입의 영역들을 일정한 간격을 두고 형성한 후, 상기 소오스와 드레인 영역사이에 위치되는 채널(channel)영역의 상부에 서로 절연층으로 격리된 플로팅 게이트 및 콘트롤 게이트를 차례로 형성하는 것에 의해 만들어진다. 상기 절연층으로 에워쌓여지는 도전층인 플로팅게이트(floating gate :FG)에는 상기 콘트롤 게이트(control gate:CG)에 인가되는 프로그램 전압에 의해 프로그램 데이터로서 기능하는 전하가 축적된다.
NAND 타입 플래쉬 EEPROM의 동작중 소거, 쓰기, 및 읽기동작을 설명하면 다음과 같다. 소거와 쓰기 동작은 상기한 바와 같이 보통 F-N터널링 전류(tunneling current)를 이용함으로써 달성된다. 예컨대, 소거시에는 기판에 매우 높은 전위를 인가하고 상기 CG에 낮은 전위를 인가한다. 이 경우에 CG와 FG사이의 커패시턴스와 FG와 기판사이의 커패시턴스와의 비에 의해 결정된 전위가 상기 FG에 인가된다. 상기 FG에 인가된 플로팅 게이트 전압 Vfg와 기판에 인가된 기판전압 Vsub간의 전위차가 F-N 터널링을 일으킬 수 있는 전위차보다 크면 상기 FG에 모여 있던 전자들이 FG에서 기판으로 이동하게 된다. 이와 같은 동작이 일어나면 CG, FG와 소오스 및 드레인으로 구성된 메모리 셀 트랜지스터의 문턱전압 Vt가 낮아지게 된다. 상기 Vt가 충분히 낮아져서 CG와 소오스에 0 V를 인가하더라도 드레인에 적당히 높은 양의 전압을 가했을 때 전류가 흐르게 되면 우리는 이것을 "ERASE"되었다 라고 하고, 논리적으로(logically) "1" 로 써 표시한다. 한편, 쓰기시에는 소오스와 드레인에 0 V를 인가하고 CG에 매우 높은 전압을 인가하게 된다. 이 때 채널 영역엔 반전층(inversion layer)이 형성되면서 소오스와 드레인이 모두 0 V의 전위를 갖게 된다. CG와 FG사이 그리고 FG와 채널 영역사이의 커패시턴스의 비에 의해 결정된 Vfg와 Vchannel (0 V)사이에 인가된 전위차가 F-N 터널링을 일으킬 수 있을 만큼 충분히 커지면 전자가 채널영역에서 FG로 이동하게 된다. 이 경우 Vt가 증가하게 되며 미리 설정한 양의 전압을 CG에 가하고 소오스에는 0 V를 가하고 드레인에 적당한 양의 전압을 가했을 때 전류가 흐르지 않게 되면 우리는 이것을 "PROGRAM" 되었다 라고 하고 논리적으로 "0" 으로 표시한다.
상기한 NAND 플래쉬 메모리에서도 메모리 셀 어레이의 기본단위는, 상기한 바와 동일하게, 제1 선택 트랜지스터와, 제2 선택 트랜지스터와, 상기 제1 및 제2선택 트랜지스터들 사이에서 FG를 각기 가지며 드레인-소오스 채널이 서로 직렬로 연결된 복수개의 메모리 셀 트랜지스터들로 구성된 셀 스트링을 단위구조로서 갖는다. 여기서, 상기 셀 스트링은 본 분야에서 낸드 셀 유닛으로도 칭해짐을 주목하여야 한다. 통상의 NAND 플래쉬 메모리는 상기 셀 스트링을 복수로 가지는 메모리 셀 어레이와, 상기 셀 스트링에 데이터를 주고 받기 위한 비트라인들과, 상기 비트라인들과 교차하며 상기 셀 스트링내의 메모리 셀 트랜지스터들 및 상기 선택 트랜지스터들의 게이트를 제어하기 위한 워드라인들과, 상기 워드라인들을 선택하기 위한 X 디코더와,상기 메모리 셀 트랜지스터들의 입출력 데이터를 감지하고 저장하기 위해 상기 비트라인들에 연결된 페이지 버퍼(Page Buffer)들과, 상기 페이지 버퍼들로 데이터 입출력을 조절하는 Y 디코더 회로를 포함한다.
상기 메모리 셀 어레이의 구성에서 페이지 단위는 하나의 워드라인에 콘트롤 게이트가 공통으로 연결된 메모리 셀 트랜지스터들을 말한다. 복수개의 메모리 셀 트랜지스터들을 포함하는 복수개의 페이지들은 셀 블록이라고 칭해지며, 하나의 셀 블럭 의 단위는 통상적으로 비트라인당 한개 또는 복수개의 셀 스트링들을 포함한다. 상기 한 낸드 플래쉬 메모리는 고속프로그래밍을 위하여 페이지 프로그램 모우드를 가지고 있다. 페이지 프로그램 동작은 데이터 로딩동작과 프로그램 동작으로구성된다. 데이터 로딩동작은 입출력 단자들로 부터 바이트 크기의 데이터를 순차적으로 데이터 레지스터들에 래치 및 저장하는 동작이다. 데이터 레지스터는 각 비트라인에 대응할 수 있게 제공되어 있다. 프로그램 동작은 상기 데이터 레지스터들에 저장된 데이터를 비트라인들을 통해 선택된 워드라인상의 메모리 트랜지스터들로 일시에 기입하는 동작이다. 낸드셀 유닛들을 가지는 EEPROM에서 페이지 프로그램 기술은 1990년 4월에 발행된 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.25, NO.2, 페이지 417∼423에 개시되어 있다.
상기한 바와 같은 NAND 플래쉬 메모리는 일반적으로 리드(read, 읽기), 프로그램(program, 쓰기)동작을 페이지 단위로 수행하고, 소거(erase)동작을 블록 단위로 수행한다. 실제적으로, 상기 메모리 셀 트랜지스터의 FG와 채널간에 전자가 이동되는 현상은 프로그램과 소거동작에서만 일어나며, 리드동작에서는 상기 동작들이 종료된 후 메모리 셀 트랜지스터에 저장된 데이터를 해침이 없이 그대로 읽기만 하는 동작이 일어난다.
상기 리드(read )동작에서 NAND 플래쉬 메모리의 비선택된 CG에는 선택된 메모리 셀의 CG에 인가되는 전압보다 더 높은 전압이 인가된다. 그러면 선택된 메모리 셀 트랜지스터의 프로그램 상태에 따라 대응되는 비트라인상에는 전류가 흐르거나 흐르지 않게 된다. 정해진 전압조건에서 프로그램된 메모리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프셀(off-cell)로 판독되어 대응되는 비트라인 상에는 높은 레벨의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은온셀(on-cell)로 판독되어 해당하는 비트라인은 낮은 레벨로 방전된다. 이러한 비트라인의 상태는 상기 페이지 버퍼라고 불리우는 센스앰프(sense amplifier)를 통하여 "0" 이나 "1"로 최종적으로 판독되는 것이다.
그런데, 하나의 비트라인에 접속되어 있는 셀 스트링의 개수가 많은 까닭에 비트라인의 로딩(loading)이 크고, 온셀을 감지하는 과정에서 온셀을 통하여 흐르는 전류의 양이 적다. 따라서, 전압 디벨롭 타임(voltage developing time)을 비교적 길게 하여야 하므로 센싱타임이 길어진다. 결국, 페이지 버퍼에서 데이터를 판독해내는 시간이 그만큼 길게 되어 리드동작이 상대적으로 늦게 된다. 상기한 사항을 다소 해결하기 위해 NAND 플래쉬 메모리는 리드동작시 페이지 단위의 동작을 한다. 상기 페이지 단위의 동작에서는 한 페이지에 있는 모든 셀들의 데이터를 한꺼번에 판독하여 순차적으로 그 결과를 내보내는 동작, 즉 시리얼 억세스(serial access)동작이 일어난다. 그러므로 데이터의 용량이 많을 때 한 비트당 데이터 판독 시간이 결과적으로 줄어들어단위 셀에서의 상대적으로 긴 센싱타임을 보상할 수 있게 된다.
그러나, 상기한 페이지 단위의 동작은 읽어낼 어드레스를 랜덤(random)하게 지정하여 데이터를 판독할 때(random access)나 소수의 데이터를 읽어낼 때는 그 효율이 현저히 줄어든다. 즉, 한 비트의 데이터를 읽을 때와 한 페이지의 데이터를 읽을 때의 데이터 판독 시간이 거의 비슷하다는 것이다.
상기한 NAND 플래쉬 메모리의 리드동작의 특징에 기인하여 고속의 랜덤 억세스를 필요로 하는 메모리 응용분야에서 상기 NAND 플래쉬 메모리는 사용에 제한이뒤따르는 문제가 있다. 예컨대, 고속의 랜덤 억세스가 요구되는 롬 테이블 정보나 메인 메모리 셀 어레이의 저장데이터에 대한 인덱싱 정보등과 같은 소수의 데이터를 상기 플래쉬 메모리 셀 어레이의 리드타임보다 더 고속으로 리드하고자 하는 경우에 상기 NAND 플래쉬 메모리는 사용에 제한이 있게 된다.
따라서, 고속의 랜덤 억세스나 소수의 데이터를 억세스시에 보다 빠르게 데이터를 리드할 수 있는 개선된 기술이 절실히 필요하게 된다.
따라서, 본 발명의 목적은 고속의 랜덤 억세스나 소수의 데이터를 억세스시에 보다 빠르게 데이터를 리드할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 다른 목적은 리드동작에 걸리는 시간을 최소화할 수 있는 불휘발성 반도체 메모리 셀 어레이 구조를 제공함에 있다.
본 발명의 또 다른 목적은 랜덤 억세스가 고속으로 요구되는 응용분야에서도 사용 가능한 NAND 타입 플래쉬 메모리를 제공함에 있다.
본 발명의 또 다른 목적은 NAND 타입 플래쉬 메모리의 고속 랜덤 억세스 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치의 메모리 셀 어레이 구조는, 프로그램 및 소거동작에서는 상기 메인 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결되며, 리드동작에서는 상기 메인 비트라인과 전기적으로 차단되어 상기 메인 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 이루고, 상기 메인 메모리 셀 어레이의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지는 서브 메모리 셀 어레이를 구비함을 특징으로 한다.
본 발명의 다른 양상에 따라, 전기적으로 프로그램 및 소거 가능한 불휘발성 반도체 메모리 장치는, 드레인-소오스 채널이 서로 직렬로 연결되고 워드라인에 연결되는 콘트롤 게이트와 데이터 저장용 플로팅 게이트를 각기 갖는 적어도 둘 이상의 메모리 셀 트랜지스터를 가지며 메인 비트라인과 가상접지에 각각 연결된 스트링 선택 트랜지스터와 접지 선택 트랜지스터간에 상기 메모리 셀 트랜지스터들이 연결된 구조의 낸드 셀 스트링을, 복수로 구비한 메인 어레이 블록들을 복수로 가지는 메모리 셀 어레이; 프로그램 및 소거동작에서는 상기 메인 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결되며, 리드동작에서는 상기 메인 비트라인과 전기적으로 차단되어 상기 메인 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 이루고, 상기 메인 메모리 셀 어레이의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지는 서브 어레이 블록들을 구비한 서브 메모리 셀 어레이; 셧 오프 신호에 응답하여 상기 서브 비트라인들을 상기 메인 비트라인들에 선택적으로 연결하는 서브 비트라인 셀렉터; 상기 메인 비트라인과 메인 데이터 라인간에 접속되어 선택된 메모리 셀 트랜지스터의 데이터를 판독하며 프로그램동작에서 상기 메인 비트라인에 프로그램 전압을 공급하는 페이지 버퍼; 상기 서브 비트라인들과 서브 데이터라인들간에 연결된 서브 어레이 컬럼 셀렉터; 상기 서브 데이터 라인에 접속되어 상기 서브 메모리 셀 어레이내의 선택된 메모리 셀 트랜지스터의 데이터를 판독하는 센스앰프; 상기 서브 데이터라인들에 전원공급전압을 제공하는 가상파워 콘트롤부; 상기 서브 데이터 라인들과 메인 데이터 라인들상에 제공되는 데이터들을 공통출력라인을 통해 선택적으로 출력하는 데이터 출력 멀티플렉서; 프로그램 동작시 외부에서 인가되는 데이터를 입력 버퍼링하여 상기 메인 데이터라인에 제공하여 입력버퍼를 구비함을 특징으로 한다.
본 발명의 또 다른 양상에 따라, 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치의 메모리 셀 어레이를 억세스 하는 방법은, 상기 메인 메모리 셀 어레이의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지는 서브 메모리 셀 어레이를 독립적으로 준비하고, 상기 서브 메모리 셀 어레이의 프로그램 및 소거동작에서는 상기 서브 메모리 셀 어레이의 서브 비트라인을 상기 메인 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결함에 의해 상기 메인 메모리 셀 어레이와 동일한 프로그램 및 소거동작을 행하고, 상기 서브 메모리 셀 어레이의 랜덤 억세스 리드동작에서는 상기 서브 비트라인을 상기 메인 비트라인과 전기적으로 차단하고 상기 메인 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 형성함에 의해, 상기 메인 메모리 셀 어레이의 데이터 센싱타임보다 빠른 센싱타임으로 리드동작을 행하는 것을 특징으로 한다.
상기한 구성에 따라, 동일한 메모리 내에서 고속의 랜덤 억세스가 선택적으로 수행된다. 따라서, 고속의 리드용 롬 테이블이나 소수의 데이터를 고속으로 랜덤하게 리드하는 것이 필요한 메모리 응용분야에서 사용이 확장된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 관련 블록도
도 2는 도 1중 시리얼 억세스용 메인 어레이 블록들의 구성을 보인 세부블록도
도 3은 도 2중 I/O 메인 어레이들중 하나를 보인 구체 회로도
도 4는 도 1중 랜덤 억세스용 서브 어레이 블록들의 일 예의 구성을 보인 세부블록도
도 5는 도 1중 랜덤 억세스용 서브 어레이 블록들의 또 다른 예의 구성을 보인 세부블록도
도 6은 도 4 또는 도 5내의 I/O 서브 어레이들중 하나를 보인 구체회로도
도 7은 도 1중 페이지 버퍼의 구성을 보인 회로도
도 8은 도 7중 페이지 버퍼 유닛들중의 하나를 보인 구체회로도
도 9는 도 1중 서브 어레이 컬럼 셀렉터의 구체회로도
도 10은 도 1중 가상파워 콘트롤부 및 센스앰프의 연결관계를 보인 구체회로도
도 11은 도 1중 데이터 입력버퍼의 구체회로도
도 12는 도 1중 데이터 출력 멀티플렉서의 구체회로도
도 13은 도 1중 서브 어레이 블록의 리드동작을 설명하기 위해 도시된 도 1의 구체도
이하에서는 본 발명에 따른 반도체 메모리에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 다른 도면에 표시되어 있더라도 동일내지 유사한 기능을 수행하는 구성요소들은 동일한 참조부호로서 나타나 있다.
도 1에는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 관련 블록도가 도시된다. 도 1을 참조하면, 메모리 셀 어레이는 시리얼 억세스를 위한 메인 메모리 셀 어레이(100)와 랜덤 억세스를 위한 서브 메모리 셀 어레이(200)로 구성된다. 상기 서브 메모리 셀 어레이(200)는 본 발명의 고유한 목적을 달성하기 위해 상기 메인 메모리 셀 어레이(100)의 경우보다 고속의 데이터 리드를 필요로 하는 랜덤억세스 시에 구동되는 랜덤 억세스 전용으로 마련된 것이다. 여기서, 상기 서브 메모리 셀 어레이(200)에는 상기 메인 메모리 셀 어레이(100)의 저장 데이터에 대한 인덱싱 정보가 저장될 수 있으며, 이외에도 고속의 랜덤 억세스가 요구되는 롬 테이블 정보 나 고속으로 데이터 리드를 행하여야 하는 정보가 데이터로서 저장될 수 있다. 상기 메인 메모리 셀 어레이(100)와 서브 메모리 셀 어레이(200)사이에는 셧 오프 트랜지스터들로 구성된 서브 비트라인 셀렉터(70)가 존재한다. 상기 서브 비트라인 셀렉터(70)는 셧 오프 신호(SHUTOFF)에응답하여 상기 서브 메모리 셀 어레이(200)의 서브 비트라인들(SB/L1-SB/L8192)을 메인 메모리 셀 어레이(100)의 메인 비트라인들(MB/L1-MB/L8192)에 선택적으로 연결하는 기능을 한다. 상기의 서브 메모리 셀 어레이(200)내의 메모리 셀 트랜지스터들에 데이터를 프로그램 또는 소거할 경우 상기 셧 오프 트랜지스터들의 게이트에는 상기 서브 비트라인들에 인가되는 전압보다 높은 전압이 인가된다. 이에 따라, 상기 서브 비트라인들이 대응되는 메인 비트라인들과 각기 연결되어 메인 메모리 셀 어레이와 동일하게 서브 메모리 셀 어레이에도 데이터가 프로그램되거나 소거된다. 상기 서브 메모리 셀 어레이(200)내의 메모리 셀 트랜지스터들에 저장된 데이터를 리드할 경우에는 상기 서브 비트라인 셀렉터(70)에 인가되는 셧 오프 신호(SHUTOFF)는 0V가 된다. 이에 따라, 상기 상기 서브 메모리 셀 어레이(200)의 서브 비트라인들(SB/L1-SB/L8192)은 메인 메모리 셀 어레이(100)의 메인 비트라인들(MB/L1-MB/L8192)과는 전기적으로 분리된다. 상기 서브 메모리 셀 어레이(200)의 리드 경로는 상기 메인 메모리 셀 어레이(100)의 리드경로와는 별도로 구별되어 있다. 즉, 상기 메인 메모리 셀 어레이(100)의 경우에는 메인 비트라인들(MB/L1-MB/L8192)에 연결된 페이지 버퍼(90)를 센스앰프로서 사용하여 데이터 감지를 행하지만, 상기 서브 메모리 셀 어레이(200)의 경우는 프로그램 및 소거동작시에 상기 페이지 버퍼(90)를 사용하지만, 리드동작시에는 상기 페이지 버퍼(90)가 사용되지 않는다. 즉, 별도의 독립적인 센스앰프가 이용된다. 상기 서브 메모리 셀 어레이(200)는 복수 개의 I/O 서브 어레이들로 이루어져 있으며, 상기 I/O 서브 어레이들 각각은 대응되는 센스앰프(30)에 연결된다. 도면에서 상기 서브 메모리 셀어레이(200)의 각각의 컬럼들을 별도로 마련된 센스앰프(30)와 연결해주는 서브 어레이 컬럼 셀렉터(50)가 보여진다. 상기 서브 어레이 컬럼 셀렉터(50)는 상기 서브 메모리 셀 어레이(200)의 서브 비트라인들(SB/L1-SB/L8192)과 서브 데이터라인들(SD/L1-SD/L8)간에 연결된다. 가상파워 콘트롤부(Virtual Power Controller:10)는 전원공급전압을 공급함에 의해 프로그램과 소거동작시에는 상기 서브 데이터라인들(SD/L1-SD/L8)을 통해 상기 서브 비트라인들(SB/L1-SB/L8192)에 전원공급전압이 제공되도록 하고, 리드동작시에는 상기 서브 데이터 라인들(SD/L1-SD/L8)을 통해 연결된 센스앰프(30)에 데이터가 제공되도록 하는 역할을 한다. 데이터 출력 멀티플렉서(120)는 상기 서브 데이터 라인들(SD/L1-SD/8)과 메인 데이터 라인들(MD/L1-MD/L8)상에 나타나는 데이터들을 선택적으로 출력하는 기능을 하며, 입력버퍼(130)는 프로그램 동작시 외부에서 인가되는 데이터가 상기 메인 메모리 셀 어레이(100)와 서브 메모리 셀 어레이(200)중의 선택된 셀에 쓰여질 수 있도록 하기 위해 입력 버퍼링 기능을 수행한다.
도 2 는 도 1중 시리얼 억세스용 메인 어레이 블록들의 통상적인 구성을 보인 세부블록도이고, 도 3 은 도 2중 I/O 메인 어레이들중 하나를 보인 구체 회로도이다. 도 2를 참조하면, 메인 메모리 셀 어레이(100)내에서 복수의 메인 어레이 블록들(110,120)은 한꺼번에 8개의 데이터를 동시에 입출력할 수 있도록 각기 8개의 I/O 메인 어레이로 구성된다. 각 I/O 메인 어레이는 도 3에서 보여지는 바와 같이, 드레인이 비트라인들(MB/L1-MB/L 1024)중 대응 비트라인에 연결되고 소오스가 FG를 가지는 메모리 셀 트랜지스터의 드레인에 연결되어 있는 제1 선택 트랜지스터(S1)와, 드레인이 FG를 가지는 상기 메모리 셀 트랜지스터의 소오스에 연결되고 소오스가 공통소오스라인(이하 CSL)에 연결되어 있는 제 2 선택 트랜지스터(G1)와, 상기 제1 및 제2선택 트랜지스터들 사이에서 FG를 각기 가지며 드레인-소오스 채널이 서로 직렬로 연결된 복수개의 메모리 셀 트랜지스터들(C1-Cn)로 구성된 셀 스트링을 단위구조로서 갖는다. 도 3에서 페이지단위는 하나의 워드라인 예컨대 W/L1-1에 콘트롤 게이트가 공통으로 연결된 가로방향의 메모리 셀 트랜지스터들을 말한다. 복수개의 메모리 셀 트랜지스터들을 포함하는 복수개의 페이지들은 셀 블록이라고 칭해지며, 하나의 셀 블럭의 단위는 비트라인당 한개 또는 복수개의 셀 스트링들을 포함한다. 도면들과 같은 구성에서 리드(read, 읽기), 프로그램(program, 쓰기)동작은 페이지 단위로 수행되고, 소거(erase)동작은 블록 단위로 종래와 동일하게 수행될 수 있다.
도 4에는 도 1중 랜덤 억세스용 서브 어레이 블록들의 일 예의 구성을 보인 세부블록도가 도시된다. 또한, 도 5에는 도 1중 랜덤 억세스용 서브 어레이 블록들의 또 다른 예의 구성을 보인 세부블록도가 도시된다. 도 6은 도 4 또는 도 5내의 I/O 서브 어레이들중 하나를 보인 구체회로도 이다. 먼저, 도 4 및 도 5를 참조하면, 상기의 메인 어레이 블록들과 마찬가기로 서브 메모리 셀 어레이(200)내에서 복수의 서브 어레이 블록들(210,220)은 한꺼번에 8개의 데이터를 동시에 입출력할 수 있도록 각기 8개의 I/O 서브 어레이로 구성된다. 각 I/O 서브 어레이는 도 6에서 보여지는 바와 같이, 드레인이 서브 비트라인들(SB/L1-SB/L 1024)중 대응 서브 비트라인에 연결되고 소오스가 FG를 가지는 메모리 셀 트랜지스터의 드레인에 연결되며 게이트가 스트링 선택라인(SSL1)에 연결된 제1 선택 트랜지스터(S1)와, 드레인이 FG를 가지는 상기 메모리 셀 트랜지스터의 소오스에 연결되고 소오스가 공통소오스라인(이하 CSL)에 연결되며 게이트가 그라운드 선택라인(GSL1)에 연결된 제 2선택 트랜지스터(G1)와, 상기 제1 및 제2선택 트랜지스터들 사이에서 연결된 FG를 갖는 메모리 셀 트랜지스터(C1)로 구성된 셀 스트링을 단위구조로서 갖는다. 도면에서는 하나의 스트링이 하나의 메모리 셀 트랜지스터를 가지고 하나의 워드라인에 복수의 스트링내의 메모리 셀 트랜지스터들의 콘트롤 게이트가 연결되는 것으로 나타나 있지만 필요한 경우에, 메인 메모리 셀 어레이의 셀 스트링내에 존재하는 메모리 셀 트랜지스터들 보다는 작은 수이지만, 복수의 메모리 셀 트랜지스터들을 가질 수 있음은 물론이다. 랜덤 억세스 동작을 보다 빠르게 하기 위해, 상기 스트링 선택라인(SSL)이나 그라운드 선택라인(GSL)은 도전성이 양호한 메탈라인 예컨대 텡스텐등과 같은 고용융 금속 실리사이드 물질로 제조될 수 있다. 상기 메탈라인의 구현에 의해 동작시 로딩(loading)이 줄어든다. 또한, 도 6과 같은 I/O 서브 어레이를 복수로 가지는 서브 어레이 블록들로 이루어진 서브 메모리 셀 어레이를 구성하는 것에 의해 리드 동작시에 서브 비트라인 로딩이 줄어들어, 그 만큼 센싱타임을 빨리할 수 있게 된다. 따라서, 고속의 랜덤 억세스를 행할 수 있는 고유한 효과를 달성하게 되는 것이다. 상기 선택 라인들을 도전성이 양호한 메탈라인으로 제조함에 있어, 상기 도 4의 경우에는 스트링 선택라인(SSL1-SSLn)이 메탈라인(L1)으로 구현된다. 이는 상기 스트링 선택라인(SSL)에 선택신호를 인가하여 상기 메모리 셀 트랜지스터(C1)내의 데이터를 판독하는 경우에 유리하다. 상기 스트링선택라인(SSL)에 선택신호를 인가하여 데이터를 리드하는 경우에 있어, 상기 I/O 서브 어레이가 비동작 상태일 때는 상기 워드라인 전압은 "off"상태의 셀의 문턱전압 보다 낮은 전압이고 상기 스트링 선택라인(GSL)에 인가되는 전압은 상기 제 1선택 트랜지스터(S1)를 턴온시킬 수 있는 레벨을 가진다. 한편, 도 5의 경우에는 그라운드 선택라인(GSL1-GSLn)이 메탈라인(L1)으로 구현된다. 이는 상기 그라운드 선택라인(GSL)에 선택신호를 인가하여 데이터를 판독하는 경우에 적합하다. 상기 그라운드 선택라인(GSL)에 선택신호를 인가하여 데이터를 리드하는 경우에 있어, 상기 I/O 서브 어레이가 비동작 상태일 때는 상기 워드라인 전압은 "off"상태의 셀의 문턱전압 보다 낮은 전압이고 상기 그라운드 선택라인(GSL)에 인가되는 전압은 상기 제 2선택 트랜지스터(G1)를 턴온시킬 수 있는 레벨을 가진다.
결국, 본 발명의 실시예에서는 상기도 6과 같은 I/O 서브 어레이를 복수로 가지는 서브 어레이 블록들(210,220)로 이루어진 서브 메모리 셀 어레이(200)를 구성하는 것에 의해, 하나의 셀 스트링내에 존재하는 메모리 셀 트랜지스터의 개수가 메인 메모리 셀 어레이(100)내의 셀 스트링에 있는 메모리 셀 트랜지스터의 개수보다 적으므로, 비트라인의 로딩(loading)이 작아진다. 따라서, 온셀을 감지하는 과정에서 온셀을 통하여 흐르는 전류의 양이 메인 메모리 셀 어레이의 경우에 비해 상대적으로 많으므로, 전압 디벨롭 타임(voltage developing time)을 훨씬 짧게 할 수 있다. 결국, 리드동작시 센싱타임을 짧게 하므로 리드동작에 걸리는 시간이 짧게 되어 고속의 랜덤 억세스가 달성되는 것이다.
도 7에는 도 1중 페이지 버퍼의 구성을 보인 회로도가 도시되며, 도 8 은 도7중 페이지 버퍼 유닛들중의 하나를 보인 구체회로도이다. 도 7을 참조하면, 하나의 대응되는 메인 데이터 라인(MD/L1)과 연결되는 관계를 알 수 있다. 데이터 래치동작을 수행하기 위해 두 개의 메인 비트라인들(MB/L1,MB/L2,..,MB/L1023,MB/L1023)마다 연결된 복수의 페이지 버퍼유닛들(90-1,..,90-4)과, 상기 페이지 버퍼유닛들(90-1,..,90-4)로부터 출력되는 데이터를 상기 메인 데이터 라인(MD/L1)에 제공하기 위해 제어되는 선택 트랜지스터들(T1-T22)로 구성된다. 상기 선택 트랜지스터들(T1-T22)의 게이트는 전술한 Y 디코더의 출력에 연결됨에 의해 상기 페이지 버퍼유닛들(90-1,..,90-4)로부터 출력된 데이터 POi(i=1,2,...,512)는 선택적으로 상기 메인 데이터 라인에 전송된다. 도 8을 참조하면, 페이지 버퍼유닛들(90-1,..,90-4)은 각기, 서로의 출력단이 입력단에 연결된 인버터들(I1,I2)로 이루어진 래치(LA1)와, 상기 래치(LA1)에 데이터를 저장하고 그 저장된 데이터를 출력하기 위해 필요한 트랜지스터 들(N1-N5, P1)이 도 8과 같은 접속관계를 가지고서 구성된다.
도 9는 도 1중 서브 어레이 컬럼 셀렉터(50)의 구체회로도를 보인 것이다. 상기 서브 어레이 컬럼 셀렉터(50)는 상기 서브 메모리 셀 어레이(200)의 서브 비트라인들(SB/L1-SB/L8192)을 상기 센스앰프(30)의 입력단인 서브 데이터 라인들(SUB D/L)에 선택적으로 연결하기 위해, 도 9와 같은 연결구성을 가지는 복수의 트랜지스터들(N1-N10)로 이루어진다. 상기 복수의 트랜지스터들(N1-N10)은 각각의 게이트를 통해 인가되는 신호들에 응답하여 턴온되어 상기 서브 메모리 셀 어레이(200)의 서브 비트라인들(SB/L1-SB/L8192)에 나타나는 데이터를 상기 서브 데이터 라인들(SUB D/L)에 전송한다.
도 10은 도 1중 가상파워 콘트롤부(10) 및 센스앰프(30)의 연결관계를 보인 구체회로도이다. 가상파워 콘트롤부(10)는 트랜지스터들(P1,N1)로 이루어진 인버터로 구성된다. 가상파워 콘트롤부(10)는 전원공급전압을 공급함에 의해 프로그램과 소거동작시에는 상기 서브 데이터라인들(SD/L1-SD/L8)을 통해 상기 서브 비트라인들(SB/L1-SB/L8192)에 전원공급전압이 제공되도록 하고, 리드동작시에는 상기 서브 데이터 라인들(SD/L1-SD/L8)을 통해 연결된 센스앰프(30)에 데이터가 제공되도록 하기 위해 상기 서브 데이터라인들(SD/L1-SD/L8)에 전원공급전압을 제공한다. 상기 센스앰프(30)는 도 8의 구성보다는 간단하게 피형 및 엔형 모오스 트랜지스터(P2,N2)와, 인버터 접속을 이루는 상기 피형 및 엔형 모오스 트랜지스터(P2,N2)의 출력단에 연결된 인버터(I1)로 구성된다. 여기서, 상기 엔형 모오스 트랜지스터(N2)의 드레인은 상기 서브 데이터라인들(SD/L1-SD/L8)중 대응되는 라인에 접속되고, 그의 게이트는 바이어스 전압을 수신한다. 상기 인버터(I1)의 출력은 랜덤 억세스시 출력되는 데이터가 되며, 이는 도 1의 라인(L10)을 통해 데이터 출력 멀티플렉서(120)로 전송된다.
도 11은 도 1중 데이터 입력버퍼의 구체회로도를 보인 것이다. I/O 마다 하나씩 존재하여 총 8개로 구성되는 데이터 입력버퍼는 I/O에서부터 입력단(Dini)을 통해 들어온 프로그램용 데이터를 인가되는 클럭신호(CLOCK)에 따라 대응되는 메인 데이터라인에 제공하기 위해, 도면에서와 같이 각기, D 플립플롭(D1)과, 인버터들(I1,I2)로 이루어진 버퍼와, 피형 및 엔형 모오스트랜지스터들(P1,P2,N1,N2)로 이루어진 트라이 스테이트 버퍼로 구성된다. 프로그램 동작에서 상기 피형 모오스 트랜지스터(P1)의 게이트에 인가되는 제어신호(nDINen)는 로우레벨로 인가되고, 상기 엔형 모오스 트랜지스터(N1)의 게이트에 인가되는 제어신호(DINen)는 하이레벨로 인가되어, 상기 버퍼에서 출력되는 데이터가 상기 메인 데이터라인(MD/L1)에 전송된다.
도 12는 도 1중 데이터 출력 멀티플렉서의 구체회로도이다. 상기 데이터 입력버퍼와 마찬가지로, 상기 데이터 출력 멀티플렉서도 I/O마다 하나씩 존재하여 총 8개로 이루어진다. 각각의 데이터 출력 멀티플렉서(120)는 상기 서브 데이터 라인들(SD/L1-SD/L8)과 메인 데이터 라인들(MD/L1-MD/L8)상에 나타나는 데이터들을 선택적으로 출력하기 위해, 멀티플렉싱 제어신호(nRandom)를 반전하기 위한 인버터(I1), 상기 센스 앰프(30)의 출력 데이터(SAO1)와 상기 멀티플렉싱 제어신호(nRandom)를 수신하여 노아응답을 생성하는 제1 노아게이트(NOR1), 상기 인버터(I1)의 출력과 상기 메인 데이터라인(MD/L1)의 출력을 수신하여 노아응답을 생성하는 제2 노아게이트(NOR2), 상기 제1,2노아 게이트의 출력을 받아 노아응답을 생성하여 데이터 출력라인(Dout1)으로 제공하는 제3 노아게이트(NOR3)로 구성되어 있다. 결국, 상기 도 12의 구성은 상기 멀티플렉싱 제어신호(nRandom)의 논리레벨에 따라 라인(L10)과 라인(L20)중 선택된 라인의 데이터가 상기 데이터 출력라인(Dout1)으로 제공되는 연결구조임을 알 수 있다.
도 13은 도 1중 서브 어레이 블록의 리드동작을 설명하기 위해 도시된 도 1의 구체도이다. 도 13의 서브 메모리 셀 어레이(200)에서 서브 어레이블록들(210,220)내의 I/O 서브 어레이의 메모리 셀 트랜지스터에 데이터를 프로그램하거나 이미 저장된 데이터를 소거하는 경우에, 상기 셧 오프 신호(SHUTOFF)는 상기 서브 비트라인들에 인가되는 전압보다 높은 전압 레벨로서 인가된다. 또한, 가상파워 콘트롤부(10)가 구동되어 상기 서브 비트라인들(SB/L1-SB/L8192)에 전원공급전압이 제공되도록 한다. 이에 따라, 상기 서브 비트라인들(SB/L1-SB/L8192)과 메인 비트라인들(MB/L1-MB/L8192)이 전기적으로 연결되어, 메인 메모리 셀 어레이(100)의 프로그램이나 소거동작과 동일하게 서브 메모리 셀 어레이(200)에도 데이터가 프로그램되거나 소거된다. 결국, 프로그램이나 소거동작에서는 상기 메인 메모리 셀 어레이(100)의 프로그램이나 소거동작과 같은 전압인가 조건을 제공하여 서브 메모리 셀 어레이(200)의 메모리 셀 트랜지스터에 데이터를 프로그램하거나 메모리 셀 트랜지스터에 저장된 데이터를 소거하는 것이다. 고속의 리드용 롬 테이블을 구성하는 데이터나 소수의 데이터를 상기 메인 메모리 셀 어레이(100)의 리드타임보다 고속으로 리드하는 것이 필요한 경우, 그러한 상기 데이터들은 상기한 프로그램 동작에서 입력버퍼(130)-메인 데이터 라인(L20)-페이지 버퍼(90)-메인 비트라인-서브 비트라인 셀렉터(70)-서브 비트라인을 차례로 통하여 상기 서브 메모리 셀 어레이(200)내의 선택된 셀 스트링내의 메모리 셀 트랜지스터에 저장된다.
중요하게도, 본 발명에 따라 랜덤 억세스를 달성하는 리드동작이 이하에서 설명된다. 상기 서브 메모리 셀 어레이(200)내의 메모리 셀 트랜지스터들에 저장된 데이터를 리드할 경우에는 상기 서브 비트라인 셀렉터(70)에 인가되는 셧 오프 신호(SHUTOFF)의 레벨이 0V로 된다. 물론 이 경우에 상기 가상파워 콘트롤부(10)도구동된다. 이에 따라, 상기 서브 메모리 셀 어레이(200)의 서브 비트라인들(SB/L1-SB/L8192)은 메인 메모리 셀 어레이(100)의 메인 비트라인들(MB/L1-MB/L8192)과는 전기적으로 분리된다. 도 13에서와 같이, 상기 서브 어레이(200)내의 스트링 선택 트랜지스터를 턴온시켜 메모리 셀 트랜지스터에 저장된 데이터가 대응되는 서브 비트라인에 디벨롭되게 하는 리드동작에서 SSL1, W/L1, GSL1, CSL을 각기 전원공급전압(VDD),0볼트, 신호 레벨, 0볼트로 하여 차례로 인가하고, 서브 어레이 컬럼 셀렉터(50)의 선택신호들 SYb1,SYa1,SYa2를 각기 전원공급전압(VDD),전원공급전압(VDD),0볼트로 하여 인가하면, 서브 메모리 셀 어레이(200)내의 상기 서브 비트라인들(SB/L1-SB/L8192)에 디벨롭되는 전압 신호 즉, 메모리 셀 트랜지스터에 저장된 데이터가 상기 서브 어레이 컬럼 셀렉터(50)-서브 데이터 라인-센스앰프(30)-센스앰프 출력라인(L10)을 차례로 통하여 상기 데이터 출력 멀티플렉서(120)에 인가된다. 여기서, 상기 서브 메모리 셀 어레이(200)는 상기 메인 메모리 셀 어레이(100)의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 가지며, 상기 도 4의 경우와 같은 구성되는 메탈라인(L1)을 가짐에 의해, 서브 비트라인의 로딩이 메인 비트라인의 로딩에 비해 대폭적으로 줄어들어 상기 메인 메모리 셀 어레이(100)의 데이터 센싱타임보다 빠른 센싱타임으로 리드동작이 행해진다. 또한, 도 10과 같은 구성을 가지는 센스앰프(30)의 동작속도는 도 8의 경우에 비해 빠르게 되어 더욱더 고속의 랜덤 억세스 동작이 유리해진다. I/O마다 하나씩 존재하여 총 8개로 이루어지는 상기 데이터 출력 멀티플렉서(120)는 상기한 데이터 리드의 경우에 상기 센스앰프 출력라인(L10)을 통해 제공되는 데이터를 선택하여 8비트로 구성된 공통 데이터 출력라인(Dout)로 출력한다. 이에 따라, 고속의 랜덤 억세스 동작 즉 고속의 데이터 리드동작이 달성된다.
상기한 설명에서 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만 본 발명의 기술적 사상의 범위 내에서 본 발명을 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경 역시 본 발명의 특허청구범위에 속한다 할 것이다. 예를 들어, 사안이 다른 경우에 서브 메모리 셀 어레이의 구조 및 그 제어구조를 확장 또는 가감이나 변경할 수 있음은 물론이다.
상기한 바와 같이, 비트라인 로딩이 줄어드는 서브 메모리 셀 어레이를 메인 메모리 셀 어레이와는 별도로 구성하고 센싱 타임이 상대적으로 짧은 리드패스를 독립적으로 가지는 본 발명에 따르면, 동일한 메모리 내에서 고속의 랜덤 억세스를 선택적으로 수행하는 효과를 갖는다. 따라서, 고속의 리드용 롬 테이블이나 소수의 데이터를 고속으로 랜덤하게 리드하는 것이 필요한 메모리 응용분야에서 사용이 확장되는 장점이 있다.

Claims (34)

  1. 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치의 메모리 셀 어레이 구조에 있어서:
    프로그램 및 소거동작에서는 상기 메인 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결되며, 리드동작에서는 상기 메인 비트라인과 전기적으로 차단되어 상기 메인 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 이루고, 상기 메인 메모리 셀 어레이의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지는 서브 메모리 셀 어레이를 구비함을 특징으로 하는 구조.
  2. 제1항에 있어서, 상기 서브 메모리 셀 어레이는 복수의 서브 어레이 블록으로 구성되고, 상기 서브 어레이 블록은 복수의 I/O 서브 어레이로 구성되며, 상기 I/O 서브 어레이는 복수의 낸드 셀 스트링을 포함하는 것을 특징으로 하는 구조.
  3. 제2항에 있어서, 상기 I/O 서브 어레이는 단일의 워드라인에 연결된 것을 특징으로 하는 구조.
  4. 제2항에 있어서, 상기 서브 메모리 셀 어레이의 상기 낸드 셀 스트링은,
    드레인이 서브 비트라인들중 대응 서브 비트라인에 연결되고 소오스가 플로팅 게이트를 가지는 메모리 셀 트랜지스터의 드레인에 연결되며 게이트가 스트링 선택라인에 연결된 제1 선택 트랜지스터와,
    드레인이 상기 메모리 셀 트랜지스터의 소오스에 연결되고 소오스가 공통소오스라인에 연결되며 게이트가 그라운드 선택라인에 연결된 제2 선택 트랜지스터와,
    상기 제1 및 제2선택 트랜지스터들 사이에서 연결된 상기 메모리 셀 트랜지스터로 구성된 것을 특징으로 하는 구조.
  5. 제1항에 있어서, 상기 서브 메모리 셀 어레이는 상기 메인 메모리 셀 어레이의 경우보다 고속의 데이터 리드를 필요로 하는 랜덤억세스 시에 구동됨을 특징으로 하는 구조.
  6. 제1항에 있어서, 상기 서브 메모리 셀 어레이에는 상기 메인 메모리 셀 어레이의 저장데이터에 대한 인덱싱 정보가 저장되어 있는 것을 특징으로 하는 구조.
  7. 제1항에 있어서, 상기 서브 메모리 셀 어레이에는 고속의 랜덤 억세스가 요구되는 롬 테이블 정보 또는 상기 메인 메모리 셀 어레이의 저장데이터에 대한 인덱싱 정보가 저장되어 있는 것을 특징으로 하는 구조.
  8. 복수의 낸드 셀 스트링으로 이루어진 I/O 메인 어레이를 복수로 구비한 메인 어레이 블록들을 가지는 제1 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치의 메모리 셀 어레이 구조에 있어서:
    프로그램 및 소거동작에서는 상기 제1 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결되며, 리드동작에서는 상기 메인 비트라인과 전기적으로 차단되어 상기 제1 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 이루고, 상기 제1 메모리 셀 어레이내의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지며, 리드동작시 상기 제1 메모리 셀 어레이의 센싱타임보다 빠른 센싱타임을 갖는 제2 메모리 셀 어레이를 구비함을 특징으로 하는 구조.
  9. 제8항에 있어서, 상기 제1 메모리 셀 어레이의 리드패스와 상기 제2 메모리 셀 어레이의 리드패스는, 멀티플렉싱 제어신호의 논리레벨에 따라 상기 리드패스들중의 하나를 데이터 출력라인으로 제공하는 데이터 출력 멀티플렉서에 의해 상기 출력라인과 연결됨을 특징으로 하는 구조.
  10. 제9항에 있어서, 상기 서브 메모리 셀 어레이의 상기 낸드 셀 스트링은,
    드레인이 서브 비트라인들중 대응 서브 비트라인에 연결되고 소오스가 플로팅 게이트를 가지는 메모리 셀 트랜지스터의 드레인에 연결되며 게이트가 스트링 선택라인에 연결된 제1 선택 트랜지스터와,
    드레인이 상기 메모리 셀 트랜지스터의 소오스에 연결되고 소오스가 공통소오스라인에 연결되며 게이트가 그라운드 선택라인에 연결된 제2 선택 트랜지스터와,
    상기 제1 및 제2선택 트랜지스터들 사이에서 드레인-소오스 채널이 연결되고 콘트롤 게이트가 워드라인에 연결된 상기 메모리 셀 트랜지스터로 구성된 것을 특징으로 하는 구조.
  11. 제10항에 있어서, 상기 그라운드 선택라인은 상기 워드라인의 전기전도도 보다 높은 전기전도도를 갖는 메탈라인으로 형성 또는 연결됨을 특징으로 하는 구조.
  12. 제10항에 있어서, 상기 스트링 선택라인은 상기 워드라인의 전기전도도 보다 높은 전기전도도를 갖는 메탈라인으로 형성 또는 연결됨을 특징으로 하는 구조.
  13. 전기적으로 프로그램 및 소거 가능한 불휘발성 반도체 메모리 장치에 있어서:
    드레인-소오스 채널이 서로 직렬로 연결되고 워드라인에 연결되는 콘트롤 게이트와 데이터 저장용 플로팅 게이트를 각기 갖는 적어도 둘 이상의 메모리 셀 트랜지스터를 가지며 메인 비트라인과 가상접지에 각각 연결된 스트링 선택 트랜지스터와 접지 선택 트랜지스터간에 상기 메모리 셀 트랜지스터들이 연결된 구조의 낸드 셀 스트링을, 복수로 구비한 메인 어레이 블록들을 복수로 가지는 메모리 셀 어레이;
    프로그램 및 소거동작에서는 상기 메인 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결되며, 리드동작에서는 상기 메인 비트라인과 전기적으로 차단되어 상기 메인 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 이루고, 상기 메인 메모리 셀 어레이의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지는 서브 어레이 블록들을 구비한 서브 메모리 셀 어레이;
    셧 오프 신호에 응답하여 상기 서브 비트라인들을 상기 메인 비트라인들에 선택적으로 연결하는 서브 비트라인 셀렉터;
    상기 메인 비트라인과 메인 데이터 라인간에 접속되어 선택된 메모리 셀 트랜지스터의 데이터를 판독하며 프로그램동작에서 상기 메인 비트라인에 프로그램 전압을 공급하는 페이지 버퍼;
    상기 서브 비트라인들과 서브 데이터라인들간에 연결된 서브 어레이 컬럼 셀렉터;
    상기 서브 데이터 라인에 접속되어 상기 서브 메모리 셀 어레이내의 선택된 메모리 셀 트랜지스터의 데이터를 판독하는 센스앰프;
    상기 서브 데이터라인들에 전원공급전압을 제공하는 가상파워 콘트롤부;
    상기 서브 데이터 라인들과 메인 데이터 라인들상에 제공되는 데이터들을 공통출력라인을 통해 선택적으로 출력하는 데이터 출력 멀티플렉서;
    프로그램 동작시 외부에서 인가되는 데이터를 입력 버퍼링하여 상기 메인 데이터라인에 제공하여 입력버퍼를 구비함을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 서브 메모리 셀 어레이는 복수의 서브 어레이 블록으로 구성되고, 상기 서브 어레이 블록은 8개의 I/O 서브 어레이로 구성되며, 상기 I/O 서브 어레이는 복수의 낸드 셀 스트링을 포함하는 것을 특징으로 하는 장치.
  15. 제14항에 있어서, 상기 I/O 서브 어레이는 단일의 워드라인에 연결된 것을특징으로 하는 장치.
  16. 제14항에 있어서, 상기 서브 메모리 셀 어레이의 상기 낸드 셀 스트링은,
    드레인이 서브 비트라인들중 대응 서브 비트라인에 연결되고 소오스가 플로팅 게이트를 가지는 메모리 셀 트랜지스터의 드레인에 연결되며 게이트가 스트링 선택라인에 연결된 제1 선택 트랜지스터와,
    드레인이 상기 메모리 셀 트랜지스터의 소오스에 연결되고 소오스가 공통소오스라인에 연결되며 게이트가 그라운드 선택라인에 연결된 제2 선택 트랜지스터와,
    상기 제1 및 제2선택 트랜지스터들 사이에서 드레인-소오스 채널이 연결되고 콘트롤 게이트가 워드라인에 연결된 상기 메모리 셀 트랜지스터로 구성된 것을 특징으로 하는 장치.
  17. 제13항에 있어서, 상기 서브 메모리 셀 어레이는 상기 메인 메모리 셀 어레이의 경우보다 고속의 데이터 리드를 필요로 하는 랜덤억세스 시에 구동됨을 특징으로 하는 장치.
  18. 제13항에 있어서, 상기 서브 메모리 셀 어레이에는 상기 메인 메모리 셀 어레이의 저장데이터에 대한 인덱싱 정보가 저장되어 있는 것을 특징으로 하는 장치.
  19. 제13항에 있어서, 상기 서브 메모리 셀 어레이에는 고속의 랜덤 억세스가 요구되는 롬 테이블 정보 또는 상기 메인 메모리 셀 어레이의 저장데이터에 대한 인덱싱 정보가 저장되어 있는 것을 특징으로 하는 장치.
  20. 제16항에 있어서, 상기 그라운드 선택라인은 상기 워드라인의 전기전도도 보다 높은 전기전도도를 갖는 메탈라인으로 형성 또는 연결됨을 특징으로 하는 장치.
  21. 제16항에 있어서, 상기 스트링 선택라인은 상기 워드라인의 전기전도도 보다 높은 전기전도도를 갖는 메탈라인으로 형성 또는 연결됨을 특징으로 하는 장치.
  22. 복수의 낸드 셀 스트링으로 이루어진 메인 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치의 메모리 셀 어레이를 억세스 하는 방법에 있어서:
    상기 메인 메모리 셀 어레이의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지는 서브 메모리 셀 어레이를 독립적으로 준비하고,
    상기 서브 메모리 셀 어레이의 프로그램 및 소거동작에서는 상기 서브 메모리 셀 어레이의 서브 비트라인을 상기 메인 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결함에 의해 상기 메인 메모리 셀 어레이와 동일한 프로그램 및 소거동작을 행하고,
    상기 서브 메모리 셀 어레이의 랜덤 억세스 리드동작에서는 상기 서브 비트라인을 상기 메인 비트라인과 전기적으로 차단하고 상기 메인 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 형성함에 의해, 상기 메인 메모리 셀 어레이의 데이터 센싱타임보다 빠른 센싱타임으로 리드동작을 행하는 것을 특징으로 하는 방법.
  23. 드레인-소오스 채널이 직렬로 연결되고 콘트롤 게이트와 플로팅 게이트를 각기 갖는 적어도 둘 이상의 메모리 셀 트랜지스터를 가지며 비트라인과 가상접지에 각각 연결된 스트링 선택 트랜지스터와 접지 선택 트랜지스터간에 상기 메모리 셀 트랜지스터들이 연결된 낸드 셀 스트링을 복수로 구비한 메인 어레이 블록들을 포함하며, 복수의 워드라인들에는 상기 메모리 셀 트랜지스터의 콘트롤 게이트들이 접속되며, 상기 워드라인들과 교차하는 복수의 비트라인들에는 상기 스트링 선택 트랜지스터들의 드레인이 각기 대응되게 연결되는 메인 메모리 셀 어레이를 구비한낸드 플래쉬 메모리 장치에 있어서:
    프로그램 및 소거동작에서는 상기 메인 메모리 셀 어레이의 메인 비트라인과 동작적으로 연결되며, 리드동작에서는 상기 메인 비트라인과 전기적으로 차단되어 상기 메인 메모리 셀 어레이의 리드패스와는 별도의 리드패스를 이루고, 상기 메인 메모리 셀 어레이내의 낸드 셀 스트링이 갖는 메모리 셀 트랜지스터들의 갯수보다 적은 개수로 이루어진 낸드 셀 스트링을 복수로 가지며, 리드동작시 상기 메인 메모리 셀 어레이의 센싱타임보다 빠른 센싱타임을 갖는 서브 메모리 셀 어레이와;
    상기 메인 및 서브 메모리 셀 어레이의 데이터를 각기 판독하기 위한 판독수단과;
    상기 판독수단을 통해 독립적으로 출력되는 데이터중 하나를 선택적으로 출력하는 공통 출력수단을 구비함을 특징으로 하는 낸드 플래쉬 메모리 장치.
  24. 콘트롤 게이트와 플로팅 게이트를 갖는 한 개 또는 복수개의 메모리 셀을 채널이 직렬로 연결되도록 접속하고 비트라인과 가상접지에 각각 스트링 선택 수단과 접지 선택 수단을 통하여 직렬로 연결되도록 한 한 개 또는 복수개의 낸드 셀 스트링과, 복수개의 낸드 셀 스트링의 콘트롤 게이트를 일대일로 공통으로 접속한 복수개의 워드라인과, 비트라인을 갖는 낸드 셀 블록, 상기 복수개의 낸드 셀 블록을 상기 비트라인에 일대일로 접속한 낸드 셀 어레이를 구성한 전기적으로 프로그램 및 소거 가능한 불휘발성 반도체 메모리 장치에 있어서:
    상기 낸드 셀 어레이와 같은 구성의 낸드 셀 메인 어레이;
    상기 낸드 셀 메인 어레이보다 상기 낸드 셀 블록 개수가 적은 낸드 셀 서브 어레이;
    상기 두 어레이의 각각에 비트라인을 일대일로 연결 또는 차단할 수 있는 서브 비트라인 선택수단;
    상기 낸드 셀 메인 메모리 어레이의 비트라인에 접속되어 메모리 셀의 상태를 판독하고 프로그램시 상기 비트라인에 프로그램 전압을 공급하는 페이지 버퍼;
    상기 낸드 셀 서브 어레이의 비트라인에 접속되어 상기 낸드 셀 서브 어레이의 복수개 비트라인중 일부 또는 전부를 선택하여 별도의 구비된 회로에 상기 선택된 비트라인을 연결하는 서브 어레이 컬럼셀렉터;
    상기 서브 어레이 컬럼 셀렉터를 통해 선택된 비트라인의 셀 상태를 판독하기 위한 센스앰프;
    상기 서브 어레이 컬럼셀렉터를 통하여 선택된 비트라인에 소정의 전원공급전압을 제공하는 가상파워 콘트롤부를 갖는 불휘발성 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 낸드 셀 서브 어레이 프로그램시 상기 서브 비트라인 셀렉터에 의해 상기 메인 비트라인과 서브 비트라인이 서로 전기적으로 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  26. 제25항에 있어서, 상기 낸드 셀 서브 어레이 리드시 상기 서브 비트라인 셀렉터에 의해 상기 메인 비트라인과 서브 비트라인이 서로 전기적으로 차단되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  27. 제26항에 있어서, 상기 낸드 셀 서브 어레이내의 낸드 셀 블록에 연결되는 워드라인은 1개임을 특징으로 하는 불휘발성 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 낸드 셀 서브 어레이내의 낸드 셀 블록의 스트링 선택수단에 인가되는 신호는 상기 워드라인보다 저항이 적은 적어도 하나이상의 연결수단을 통하여 제공됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  29. 제24항에 있어서, 상기 낸드 셀 서브 어레이 비동작 시 워드라인 전압은 오프상태를 갖는 낸드 셀의 문턱전압 보다 낮은 레벨로 인가되고, 상기 접지 선택 수단에 인가되는 전압은 상기 접지 선택수단을 턴온시킬 수 있는 정도의 레벨로 인가됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  30. 제27항에 있어서, 상기 낸드 셀 서브 어레이내의 낸드 셀 블록의 접지 선택수단에 인가되는 신호는 상기 워드라인보다 저항이 적은 적어도 하나이상의 연결수단을 통하여 제공됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  31. 제24항에 있어서, 상기 낸드 셀 서브 어레이 비동작 시 워드라인 전압은 오프상태를 갖는 낸드 셀의 문턱전압 보다 낮은 레벨로 인가되고, 상기 스트링 선택 수단에 인가되는 전압은 상기 접지 선택수단을 턴온시킬 수 있는 정도의 레벨로 인가됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  32. 제28항 또는 제30항에 있어서, 상기 연결수단이 접속되는 부분의 선택라인은 최소 3부분 이상으로 콘택됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 접속 부분은 I/O 어레이 단위에 의해 구분되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  34. 메인 메모리 셀 어레이와는 별도로 리드동작시 억세스되는 규모가 상대적으로 작은 서브 메모리 셀 어레이를 내장한 것을 특징으로 하는 반도체 메모리.
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