KR100790823B1 - 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치 - Google Patents

리드 디스터브를 개선한 불휘발성 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 불휘발성 메모리의 리드 디스터브 문제를 개선한다. 본 발명에서는 리드동작 모드에서 비선택된 셀 스트링에 속해 있는 메모리 셀들에 가해지는 전기적 스트레스를 약화시키기 위하여, 비선택 비트라인에 연결되어 있는 상기 메모리 셀들의 채널 전압이 동작전원 전압 이상의 레벨로 유지되도록 하기 위한 플로팅 형성 스위칭부를 메모리 셀 어레이 내에 구비함에 의해, 리드동작 모드에서 비선택 메모리 셀들이 받는 전기적 스트레스가 약화된다. 결국, 불휘발성 메모리 셀 트랜지스터의 리드 디스터브 발생에 기인되는 리드 에러가 예방 또는 최소화되므로 불휘발성 반도체 메모리 장치의 리드동작에 대한 신뢰성이 개선된다.
불휘발성 반도체 메모리, 낸드 셀 스트링, 리드 디스터브, 셀프 부스팅

Description

리드 디스터브를 개선한 불휘발성 반도체 메모리 장치{Non-volatile semiconductor memory device with minimized read disturbance}
도 1은 통상적인 불휘발성 반도체 메모리 장치의 블록도
도 2a는 도 1중 메모리 셀 어레이내의 메모리 셀들에 대한 연결 구조를 보인 등가회로도
도 2b는 리드동작 모드에서 도 2a의 등가회로에 인가되는 바이어스 전압 관계를 보여주는 도면
도 3은 도 2b내의 선택된 비트라인과 비선택된 비트라인에 연결된 메모리 셀에 각기 나타나는 전압 스트레스를 설명하기 위해 제시된 도면
도 4는 본 발명에 따른 메모리 셀 스트링의 연결구조를 보여주는 도면
도 5는 도 4의 구현 예를 보여주는 등가회로도
도 6은 도 5의 등가회로에 인가되는 리드동작 바이어스 전압 관계를 보여주는 도면
도 7은 도 4의 또 다른 구현 예를 보여주는 등가회로도
도 8은 도 4에 따라 비선택된 메모리 셀에 나타나는 전압 스트레스를 설명하기 위해 제시된 도면
도 9는 도 4에 따른 리드 디스터브 방지를 위한 채널전압 부스팅 효과를 보여주는 시뮬레이션 그래프도
본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 플로팅 게이트에 전하를 주입하거나 방출하는 것에 의해 데이터를 저장하는 불휘발성 반도체 메모리에 관한 것이다.
근래에 컴퓨터 등과 같은 정보처리 장치의 급속한 발전에 따라 정보처리 장치의 중요 부품으로서 채용되는 반도체 메모리 장치도 고속 동작화 및 대용량화되는 추세이다.
통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 끊기면 메모리 셀에 저장된 내용이 사라져 버리게 되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모 리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM) 등으로 분류된다.
상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.
최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있는 것이다. 더우기, 디지털 카메라 등의 데이터 저장장치는 사이즈가 컴팩트할 것이 요구되며, 또한 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에, 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가 진다.
EEPROM 설계 및 제조기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 낸드타입 플래쉬(Flash) EEPROM은 통상의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리하다. 상기 플래쉬 EEPROM은 단위 메모리 셀 어레이 구성을 어떤 형태로 가지느냐에 따라 NAND 타입(type), NOR 타입, 또는 AND 타입으로 구별되는데, NAND 타입(type)이 NOR나 AND 타입에 비해 높은 집적도를 갖는다는 것은 본 분야에서 널리 알려져 있다.
도 1은 통상적인 불휘발성 반도체 메모리 장치의 블록도이다. 상기 도 1에 보여지는 장치 블록들은 2004년 4월 22일자로 일본에서 공개된 일본특허공개번호 2004-127346호에 개시된 바 있다.
도 1에서, 메모리 셀 어레이(1), 메모리 셀 트랜지스터들의 입출력 데이터를 감지하고 저장하는 센스앰프 및 래치(2), 비트라인들을 선택하기 위한 컬럼 디코더(3), 입출력 버퍼(4), 워드라인들을 선택하기 위한 로우 디코더(5), 어드레스 레지스터(6), 동작전원 전압보다 높은 고전압을 생성하는 고전압 발생회로(8), 및 메모리 장치의 동작을 제어하는 제어회로(7)를 구비한 NAND 타입 EEPROM의 블록 연결구성이 보여진다.
도 2a는 도 1중 메모리 셀 어레이(1)내의 메모리 셀들에 대한 연결 구조를 보인 등가회로도이다. 상기 메모리 셀 어레이(1)는 셀 스트링(또는 낸드 셀 유닛)을 복수로 가지지만, 도면에서는 편의상 이븐 비트라인(BLe)에 연결된 제1 셀 스트링(1a)과 오드 비트라인(BLo)에 연결된 제2 셀 스트링(1b)만이 도시되어 있다.
상기 제1 셀 스트링(1a)은, 드레인이 비트라인(BLe)에 접속된 스트링 선택 트랜지스터(SST1)와, 소오스가 공통 소오스 라인(CSL)에 접속된 그라운드 선택 트랜지스터(GST1)와, 상기 스트링 선택 트랜지스터(SST1)의 소오스와 상기 그라운드 선택 트랜지스터(GST1)의 드레인 사이에 드레인-소오스 채널들이 직렬로 접속된 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a)로 이루어져 있다. 유사하게, 상기 제2 셀 스트링(1b)은, 드레인이 비트라인(BLo)에 접속된 스트링 선택 트랜지스터(SST2)와, 소오스가 공통 소오스 라인(CSL)에 접속된 그라운드 선택 트랜지스터(GST2)와, 상기 스트링 선택 트랜지스터(SST2)의 소오스와 상기 그라운드 선택 트랜지스터(GST2)의 드레인 사이에 드레인-소오스 채널들이 직렬로 접속된 복수의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC0b)로 이루어져 있다.
스트링 선택 라인(SSL)에 인가되는 신호는 상기 스트링 선택 트랜지스터들(SST1,SST2)의 게이트에 공통으로 인가되고, 그라운드 선택 라인(GSL)에 인가되는 신호는 그라운드 선택 트랜지스터들(GST1,GST2)의 게이트에 공통으로 인가된다. 워드라인들(WL0-WL31)은 동일 행에 속하는 메모리 셀 트랜지스터들의 콘트롤 게이트에 등가적으로 공통으로 연결된다. 도 1의 센스앰프 및 래치(2)와 동작적으로 연결되는 비트라인들(BLe,BLo)은 상기 워드라인들(WL0-WL31)과는 다른 층에서 교차로 배치되며 비트라인들끼리는 동일층에서 서로 평행하게 배치된다.
도 2b는 리드동작 모드에서 도 2a의 등가회로에 인가되는 바이어스 전압 관계를 보여주는 도면이다. 리드동작 모드에서, 이븐 비트라인(BLe)이 선택된 경우라고 하면 선택된 이븐 비트라인(BLe)에는 예를 들어 0.7V가 프리차아지 전압으로서 인가되고, 비선택된 오드 비트라인(BLo)에는 예를 들어 노이즈 쉴딩을 위한 전압으로서 0V가 인가된다. 이 경우에 제1 셀 스트링(1a)내의 메모리 셀 트랜지스터(MC0a)가 선택된 경우라고 하면, 선택된 워드라인(WL0)에는 선택 리드전압(Vr)이 인가되고, 비선택된 워드라인들((WL1-WL31)과 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에는 리드전압(Vread)이 인가된다. 또한, 공통 소오스 라인(CSL)에는 OV가 인가된다.
상기와 같은 예의 전압 바이어싱에 의해, 선택된 제1 셀 스트링(1a)내의 메모리 셀 트랜지스터(MC0a)에 저장된 데이터가 감지되어 리드동작이 달성된다. 보다 구체적으로, 스트링 선택 트랜지스터(SST1)와 그라운드 선택 트랜지스터(GST1) 및 메모리 셀 트랜지스터들(MC01-MC31a)이 턴온 상태로 될 때 상기 메모리 셀 트랜지스터(MC0a)의 문턱전압(threshold voltage) 값에 따라 선택 비트라인(BLe)의 전압은 0V의 레벨로 방전되거나 설정된 전압을 거의 그대로 유지하게 된다. 만약, 선택된 메모리 셀 트랜지스터의 문턱전압이 기준치보다 낮은 경우라면 선택 비트라인(BLe)에서 공통 소오스라인(CSL)까지의 전류 통로가 형성되어 선택 비트라인(BLe)은 낮은 레벨로 방전된다. 따라서, 선택 비트라인(BLe)에 연결된 센스앰프는 선택된 메모리 셀 트랜지스터를 온셀(on-cell, 데이터 0 또는 1)이라고 감지한다. 만약, 선택된 메모리 셀의 플로팅 게이트에 전자가 주입되어 문턱전압이 기준치보다 높은 경우라면 선택 비트라인(BLe)에서 공통 소오스라인(CSL)까지의 전류 통로가 형성되지 않아 선택 비트라인(BLe)에 프리차아지된 전압은 거의 그 레벨상태를 유지하게 된다. 이 경우에 선택 비트라인(BLe)에 연결된 센스앰프는 선택된 메모리 셀을 오프 셀(off-cell, 데이터 1 또는 0)이라고 감지한다.
위와 같은 리드동작 모드에서 비선택된 비트라인(BLo)에 연결된 제2 셀 스트링(1b)내의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 콘트롤 게이트에도 에도 상기 리드전압(Vread)이 인가되므로, 비선택된 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b:A)은 전기적 스트레스를 받게 된다. 전기적 스트레스에 의해 유발되는 리드 디스터브 문제는 도 3을 참조시 보다 명확해질 것이다.
도 3은 도 2b내의 선택된 비트라인과 비선택된 비트라인에 연결된 메모리 셀에 각기 나타나는 전압 스트레스를 설명하기 위해 제시된 도면이다. 도 3에서 도면을 기준으로 좌측에 보여지는 메모리 셀 트랜지스터(MCib)는 도 2b의 제2 셀 스트링(1b)내의 비선택된 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b:A)중 어느 하나를 나타낸다. 또한, 도면을 기준으로 우측에 보여지는 메모리 셀 트랜지스터(MCia)는 도 2b의 선택된 비트라인(BLe)에 연결된 비선택된 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC1a)중 어느 하나를 나타낸다.
메모리 셀 트랜지스터의 문턱전압이 약 -3V 이고, 콘트롤 게이트(20)의 하부에 형성되어 있는 ONO 등과 같은 층간 유전막(19)과 플로팅 게이트(18)의 하부에 형성되어 있는 게이트 산화막 등과 같은 게이트 절연막(16)에 의한 커패시터들의 비를 가리키는 커플링 비가 약 0.5라고 하자. 그리고, 게이트 절연막(16)의 두께를 약 80Å이라고 하고, 콘트롤 게이트(20)에 약 6.5V의 리드전압(Vread)이 인가된다고 하면, 상기 메모리 셀 트랜지스터(MCib)는 메모리 셀 트랜지스터(MCia)에 비해 드레인-소오스 채널 전압이 0.7V 만큼 낮으므로 게이트 절연막 예컨대 게이트 산화 막(16)에는 상대적으로 강한 전계가 작용하게 된다. 예컨대, 도면에서 보여지는 바와 같이, 상기 메모리 셀 트랜지스터(MCib)의 게이트 산화막(16)이 받는 전기적 스트레스 즉 전계는 약 6MV/cm 이고, 상기 메모리 셀 트랜지스터(MCia)의 게이트 산화막(16)이 받는 전계는 약 5.1MV/cm 이다. 도 3에서와 같이 종래의 리드동작 모드에서 전기적 스트레스를 가장 많이 받게 되는 메모리 셀들은 인접 비트라인에 대하여 노이즈 쉴딩 역할을 하기 위해 0V가 인가되는 비트라인에 연결된 비선택 메모리 셀 트랜지스터들(MCib)이다. 한편, 선택된 비트라인에 연결된 비선택 메모리 셀들(MCia)은 채널 전압이 0.5V 내지 0.7V 로 유지되므로, 상대적으로 리드 디스터브를 덜 받는다.
상술한 바와 같이, 리드동작 모드에서 비선택된 비트라인에 연결된 비선택 메모리 셀 트랜지스터들은 낮은 채널 전압에 기인하여 상대적으로 많은 전기적 스트레스를 받게 됨을 알 수 있다. 그러한 전기적 스트레스는 보다 고집적화되는 최근의 메모리 제조공정에서 리드 디스터브를 유발할 수 있는 확률을 보다 크게 한다. 게이트 산화막이 보다 얇은 두께로 제조되고, 콘트롤 게이트의 하부와 액티브 영역과의 거리가 짧아지는 경우에, 위와 같은 전기적 스트레스는 메모리 셀 트랜지스터의 문턱전압 값을 조금씩 시프팅 시킬 수 있다. 따라서, 리드동작 모드에서 문턱전압 값이 변화된 메모리 셀 트랜지스터가 선택된 경우에, 리드 디스터브에 의한 리드 에러가 초래될 수 있다.
더욱이, 플래쉬 EEPROM의 메모리 셀 영역 중에서 리드 동작이 주로 수행되는 영역은 고속의 억세스가 요구되는 롬 테이블 정보나 메인 메모리 셀 어레이의 저장 데이터에 대한 인덱싱 정보등과 같은 소수의 코드 데이터가 들어있는 영역일 수 있다. 그러한 영역에 속해 있는 메모리 셀들에 대하여는 리드 동작에 의한 리드 디스터브(disturbance)가 발생되는 경우에, 매우 심각한 상황이 초래된다. 메모리 셀들의 문턱 전압의 변동을 야기하는 리드 디스터브에 의해 리드 에러가 발생된 경우, 에러 코렉션 코드 등의 로직에 의해서도 리드 에러를 갖는 데이터는 정상적으로 구제되기 어려우므로, 메모리 장치의 전체불량을 야기할 수 있다.
따라서, 불휘발성 반도체 메모리에서 리드 디스터브 문제를 최소화 또는 줄일 수 있는 대책이 고집적 추세에 있는 본 분야에서 강력히 요망된다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 다른 목적은 리드 디스터브에 기인하는 리드 에러를 방지 또는 최소화할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 또 다른 목적은 낸드 타입 플래쉬 메모리에서 비선택된 비트라인에 연결된 비선택 메모리 셀들에 대한 리드 디스터브를 최소화 또는 줄일 수 있는 불휘발성 반도체 메모리 장치 및 그에 따른 리드동작 수행방법을 제공함에 있다.
본 발명의 또 다른 목적은 셀프 부스팅 동작을 이용한 리드 디스터브 최소화 방법을 제공함에 있다.
본 발명의 또 다른 목적은 리드동작 모드에서 비선택된 셀 스트링에 속해 있 는 메모리 셀들에 가해지는 전기적 스트레스를 약화시킬 수 있는 플래시 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 불휘발성 메모리 셀 트랜지스터의 리드 디스터브 발생에 기인되는 리드 에러를 예방 또는 최소화할 수 있는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 플래쉬 EEPROM의 메모리 셀 영역 중에서 리드 동작이 주로 수행되는 영역에 대한 리드 에러 발생을 효과적으로 방지할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 리드동작 시 비선택 셀 스트링내의 비선택 메모리 셀 트랜지스터들이 부스팅된 채널 전압을 유지토록 하여 리드 디스터브 문제로부터 보다 자유로울 수 있는 낸드 타입 불휘발성 반도체 메모리 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따른 불휘발성 반도체 메모리는, 비선택 비트라인에 연결되어 있는 상기 메모리 셀들의 채널 전압이 동작전원 전압 이상의 레벨로 유지되도록 하기 위한 플로팅 형성 스위칭부를 메모리 셀 어레이 내에 구비한다.
바람직하기로, 상기 플로팅 형성 스위칭부는 상기 메모리 셀 어레이 내의 셀 스트링 마다 존재하며, 그라운드 선택 트랜지스터와 상기 메모리 셀들 중 비트라인으로부터 가장 먼 곳에 위치된 메모리 셀사이에 연결된 스위칭 트랜지스터를 포함할 수 있다. 여기서, 상기 스위칭 트랜지스터는, 상기 메모리 셀과 같은 타입의 트랜지스터 또는 상기 그라운드 선택 트랜지스터와 같은 타입의 트랜지스터로 형성될 수 있다.
또한 바람직하기로, 상기 동작전원 전압 이상의 레벨은 상기 메모리 셀들의 셀프 부스팅 동작에 의해 얻어질 수 있으며, 상기 플로팅 형성 스위칭부는, 그라운드 선택 트랜지스터와 상기 메모리 셀들중 비트라인으로부터 가장 먼 곳에 위치된 메모리 셀사이에서 서로의 채널이 직렬로 연결되고 서로 다른 문턱전압을 갖는 제1 및 제2 스위칭 트랜지스터를 포함할 수 있다. 여기서, 상기 제1 및 제2 스위칭 트랜지스터는, 이븐 셀 스트링에 속해 있는 지 아니면 오드 셀 스트링에 속해 있는 지의 여부에 따라 상기 그라운드 선택 트랜지스터에 연결되는 순서가 서로 바뀌어 질 수 있다.
본 발명의 실시예적 양상에 따라, 드레인이 비트라인에 접속된 스트링 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 그라운드 선택 트랜지스터와, 상기 스트링 선택 트랜지스터의 소오스와 상기 그라운드 선택 트랜지스터의 드레인 사이에 채널들이 직렬로 접속된 복수의 메모리 셀 트랜지스터들로 구성된 셀 스트링을 복수로 가지는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리는,
상기 메모리 셀 어레이 내의 셀 스트링들 중에서 하나의 셀 스트링이 리드동작 모드에서 선택된 경우에 비선택된 셀 스트링에 속한 메모리 셀 트랜지스터들이 받는 전기적 스트레스를 줄이기 위하여, 비선택된 비트라인에 연결되어 있는 상기 메모리 셀 트랜지스터들의 채널 전압이 동작전원 전압 이상의 레벨로 유지되도록 하기 위한 플로팅 형성 스위칭부를 상기 셀 스트링 마다 구비한다.
상기 전기적 스트레스는 상기 메모리 셀 트랜지스터들의 리드 디스터브를 일으킬 수 있는 전기적 스트레스이며, 상기 동작전원 전압 이상의 레벨은, 상기 플로 팅 형성 스위칭부의 스위칭 동작에 의해 상기 공통 소오스 라인이 셀 스트링으로부터 플로팅되었을 때, 상기 메모리 셀 트랜지스터들이 셀프 부스팅 동작을 행함에 의해 얻어진 것이다.
본 발명의 다른 실시예적 양상에 따른 불휘발성 반도체 메모리 장치는,
드레인이 비트라인에 접속된 제1 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들과, 상기 복수의 메모리 셀 트랜지스터들 중 마지막 메모리 셀 트랜지스터의 소오스와 상기 제2 선택 트랜지스터의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터로 구성된 셀 스트링을 복수로 가지는 메모리 셀 어레이와;
상기 메모리 셀 어레이 내의 셀 스트링들 중에서 하나의 셀 스트링이 리드동작 모드에서 선택된 경우에 비선택된 셀 스트링에 속한 메모리 셀 트랜지스터들이 받게 되는 전기적 스트레스를 줄이기 위하여, 상기 제3 및 제4 선택 트랜지스터 중의 하나가 턴오프되도록 하고 비선택된 비트라인에 연결되어 있는 상기 메모리 셀 트랜지스터들의 채널 전압이 동작전원 전압 이상의 레벨로 셀프 부스팅되도록 하는 리드동작 제어부를 구비한다.
상기 제3 및 제4 선택 트랜지스터는, 상기 메모리 셀 트랜지스터와 같은 타입의 트랜지스터이거나 상기 제1,2 선택 트랜지스터와 같은 타입의 트랜지스터로 형성될 수 있으며, 상기 제3 및 제4 선택 트랜지스터는, 이븐 셀 스트링에 속해 있 는 지 아니면 오드 셀 스트링에 속해 있는 지의 여부에 따라 상기 제2 선택 트랜지스터에 연결되는 순서가 서로 바뀌어 질 수 있다.
상기 리드동작 제어부는,
비선택 비트라인에는 동작전원 전압을 선택 비트라인에는 상기 동작전원 전압보다 낮은 전압을 인가하고,
상기 제1 선택 트랜지스터의 게이트에는 상기 동작 전원전압을 상기 제2,3 선택 트랜지스터의 게이트에는 리드 전압을 상기 제4 선택 트랜지스터의 게이트에는 상기 선택 비트라인에 인가되는 전압보다는 높고 상기 동작전원 전압보다는 낮은 전압을 인가하며,
비선택 워드라인들에는 리드 전압을 선택 워드라인에는 리드 선택 전압을 인가하여,
부스팅된 채널 전압에 의해 워드라인들에 인가되는 리드 전압과의 차이가 감소되도록 하여 메모리 셀 트랜지스터의 리드 디스터브를 방지토록 한다.
본 발명의 또 다른 양상에 따라, 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치는,
드레인이 비트라인에 접속된 제1 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들과, 상기 복수의 메모리 셀 트랜지스터들 중 마지막 메모리 셀 트랜지스터의 소오스와 상기 제2 선택 트랜지스터의 드레인 사이에서 채널이 서로 직렬로 연결되 고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터로 구성된 셀 스트링을 복수로 가지는 메모리 셀 어레이와;
상기 메모리 셀 어레이 내의 셀 스트링들 중에서 하나의 셀 스트링이 리드동작 모드에서 선택된 경우에 상기 제3 및 제4 선택 트랜지스터를 모두 턴온시켜 선택된 셀 스트링에 속한 선택 메모리 셀 트랜지스터에 대한 리드 동작이 정상적으로 이루어지게 하는 한편,
비선택된 셀 스트링에 속한 비선택 메모리 셀 트랜지스터들이 받게 되는 전기적 스트레스를 줄이기 위하여, 상기 제3 및 제4 선택 트랜지스터 중의 적어도 하나를 턴오프시켜 플로팅 상태를 형성함에 의해, 상기 비선택 메모리 셀 트랜지스터들의 채널 전압이 동작전원 전압 이상의 레벨로 셀프 부스팅되도록 하는 리드동작 제어부를 구비한다.
상기 셀프 부스팅 전압은 상기 메모리 셀 트랜지스터의 콘트롤 게이트와 플로팅 게이트의 커패시티브 커플링 비에 의해 대부분 결정된다.
본 발명의 또 다른 실시예적 양상에 따라, 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에서의 리드동작 수행방법은:
드레인이 비트라인에 접속된 제1 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들과, 상기 복수의 메모리 셀 트랜지스터들 중 마지막 메모리 셀 트랜지스터의 소오스와 상기 제2 선택 트랜지스터의 드레인 사이에서 채널이 연결된 제3 선택 트 랜지스터를 포함하여 이루어진 셀 스트링을 복수로 가지는 메모리 셀 어레이를 준비하는 단계와;
상기 메모리 셀 어레이 내의 셀 스트링들 중에서 하나의 셀 스트링이 리드동작 모드에서 지정되는 경우에 선택 셀 스트링 내의 상기 제3 선택 트랜지스터를 턴온시켜 선택된 셀 스트링에 속한 선택 메모리 셀 트랜지스터에 대한 리드 동작이 상기 비트라인을 통하여 이루어지게 하는 노말 리드 단계와;
비선택 셀 스트링들 내에 각기 속한 제3 트랜지스터들을 턴오프시켜 플로팅 상태를 형성함에 의해, 상기 비선택 메모리 셀 트랜지스터들의 채널 전압이 동작전원 전압 이상으로 셀프 부스팅되도록 하여, 비선택된 셀 스트링에 속한 비선택 메모리 셀 트랜지스터들에 대한 리드 디스터브가 줄어들게 하는 리드 디스터브 방지단계를 가진다.
상기한 바와 같은 본 발명의 장치적 방법적 구성에 따르면, 리드동작 모드에서 비선택 비트라인에 연결된 비선택 메모리 셀들이 받는 전기적 스트레스가 상대적으로 약화된다. 따라서, 불휘발성 메모리 셀 트랜지스터의 리드 디스터브 발생에 기인되는 리드 에러가 예방 또는 최소화되므로 불휘발성 반도체 메모리 장치의 리드동작에 대한 신뢰성이 개선된다.
이하에서는 본 발명의 바람직한 실시 예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서, 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 4 내지 도 9를 참조로 설명되어질 것이다.
먼저, 도 4는 본 발명에 따른 메모리 셀 스트링의 연결구조를 보여주는 도면이고, 도 5는 도 4의 구현 예를 보여주는 등가회로도이다.
도 6은 도 5의 등가회로에 인가되는 리드동작 바이어스 전압 관계를 보여주는 도면이고, 도 7은 도 4의 또 다른 구현 예를 보여주는 등가회로도이다.
도 8은 도 4에 따라 비선택된 메모리 셀에 나타나는 전압 스트레스를 설명하기 위해 제시된 도면이고, 도 9는 도 4에 따른 리드 디스터브 방지를 위한 채널전압 부스팅 효과를 보여주는 시뮬레이션 그래프이다.
본 발명의 기술적 사상의 핵심은 비선택 셀 스트링 내의 비선택 메모리 셀들의 드레인-소오스 채널 전압을 셀프 부스팅의 동작원리로 상승시키는 것이다. 이를 위해, 비선택된 비트라인에는 종래보다 높은 전압이 셀프 부스팅을 위한 프리차아지 전압으로서 인가되고 리드동작 모드에서 공통 소오스 라인을 셀 스트링과 전기적으로 분리시키기 위한 플로팅 형성 스위칭부가 마련된다.
이제 도 4를 참조한다. 도 4에서, 메모리 셀 어레이를 구성하는 셀 스트링의 내부 연결 구성이 도 2a에 비해 특이함을 알 수 있다. 즉, 각 셀 스트링의 내부에는 플로팅 형성 스위칭부(110,120)가 설치되어 있다. 상기 플로팅 형성 스위칭부(110,120)중에서 리드동작 모드에서 비선택된 셀 스트링에 속해 있는 플로팅 형성 스위칭부는, 비선택 비트라인에 연결되어 있는 메모리 셀들의 채널 전압이 동작전원 전압 이상의 레벨로 유지되도록 하기 위한 역할을 한다.
결국, 상기 플로팅 형성 스위칭부는 상기 메모리 셀 어레이 내의 셀 스트링 마다 존재하게 되는데, 선택된 셀 스트링에 속해 있는 경우에는 스위칭 온되고, 비선택된 셀 스트링에 속해 있는 경우에는 스위칭 오프된다. 따라서, 오드 비트라인(BLo)이 비선택된 경우에 상기 비트라인(BLo)에는 동작전원 전압(Vcc)이 인가되고 플로팅 형성 스위칭부(120)는 제어전압(S1)에 의해 스위칭 오프된다. 이에 따라 공통 소오스 라인(CSL)과 제2 셀 스트링(10b)은 전기적으로 격리된다. 이 때, 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 채널에는 도 4의 하단에 보여지는 그래프에서와 같이 VCC-Vth(SST2의 문턱전압)만큼의 전압이 채널 전압으로서 프리차아지 된 상태이다. 상기 플로팅 형성 스위칭부(120)가 스위칭 오프된 시점 이후에 상기 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 콘트롤 게이트 에 상기 리드전압(Vread)이 인가되면, 상기 메모리 셀 트랜지스터들의 셀프 부스팅 동작에 의해 채널 전압은 상기 그래프에서 보여지는 바와 같이 상승된다. 여기서, 셀프 부스팅에 의해 상승된 전압(Vboosting)은 메모리 셀 트랜지스터들이 각기 갖는 커플링 비에 의존하게 되며, 약 4V 이상의 전압레벨로 나타난다. 따라서, 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 게이트 산화막(16)이 받는 전기적 스트레스 즉 전계는 도 8에서 보여지는 바와 같이 약 1.0MV/cm 이하로 된다. 그럼에 의해, 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)이 받는 전기적 스트레스는 상기 선택된 비트라인에 연결된 비선택 메모리 셀 트랜지스터들이 받는 전기적 스트레스보다 훨씬 더 약하게 되어, 리드 디스터브가 최소화 또는 방지된다.
도 4에서, 설명의 이해를 돕기 위해 오드 비트라인(BLo)이 비선택된 경우라고 가정하였으나, 이븐 비트라인(BLe)이 비선택된 경우에는 리드동작 모드에서 이븐 비트라인(BLe)에 동작전원 전압(Vcc)이 인가되고, 오드 비트라인(BLe)에 0.7V의 전압이 인가된다. 또한, 이 경우에 스위치들(SW1,SW2)의 온/오프 동작은 도 4에서 보여지는 상태와는 반대로 된다. 즉, 스위치(SW1)가 오프되고, 스위치(SW2)가 온된다.
도 5는 도 4의 일 구현 예를 보여주는 등가회로도이다. 도 5를 참조하면, 도 1의 메모리 셀 어레이(1)의 일부를 구성하는 제1 셀 스트링(20a)은 드레인이 비트라인(BLe)에 접속된 제1 선택 트랜지스터(SST1)와, 소오스가 공통 소오스 라인(CSL)에 접속된 제2 선택 트랜지스터(GST1)와, 상기 제1 선택 트랜지스터(SST1)의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a)과, 상기 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a) 중 마지막 메모리 셀 트랜지스터(MC0a)의 소오스와 상기 제2 선택 트랜지스터(GST1)의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터(DMC12,DMC21)로 구성된다.
유사하게, 제2 셀 스트링(20b)은 드레인이 비트라인(BLo)에 접속된 제1 선택 트랜지스터(SST2)와, 소오스가 공통 소오스 라인(CSL)에 접속된 제2 선택 트랜지스터(GST2)와, 상기 제1 선택 트랜지스터(SST2)의 소오스에 채널들이 서로 직렬로 접 속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC0b)과, 상기 복수의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC0b) 중 마지막 메모리 셀 트랜지스터(MC0b)의 소오스와 상기 제2 선택 트랜지스터(GST2)의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터(DMC22,DMC11)로 구성된다.
상기 플로팅 형성 스위칭부를 구성하는 더미 셀부(100)내에서, 상기 더미 셀 트랜지스터들(DMC11,DMC12)은 약 0.6V의 문턱전압을 가지도록 설정되며, 상기 더미 셀 트랜지스터들(DMC21,DMC22)은 약 -2V의 문턱전압을 가지도록 설정된다. 이에 따라, 제2 셀 스트링(20b)이 비선택되고, 제어전압(Dummy2)이 리드전압(Vread)으로서 인가되고, 제어전압(Dummy1)이 약 1V로서 인가된 경우에, 상기 더미 셀 트랜지스터(DMC22)는 턴온되어도 상기 더미 셀 트랜지스터(DMC11)는 턴오프 되기 때문에, 공통 소오스 라인(CSL)은 상기 제2 셀 스트링(20b)을 통해 비트라인(BLo)과 전기적으로 연결되지 않는다. 한편, 선택된 셀 스트링(20a)내의 상기 더미 셀 트랜지스터들(DMC12, DMC21)는 모두 턴온되어 선택된 메모리 셀 트랜지스터에 대한 리드동작이 정상적으로 수행되도록 하는 조건을 제공한다.
도 5의 등가회로에 인가되는 리드동작 바이어스 전압 관계를 보여주는 도 6을 참조하면, 비선택된 비트라인에 연결된 비선택 메모리 셀들에 대한 채널 전압이 셀프 부스팅에 의해 상승되는 것이 보여진다.
상기 도 5의 더미 셀부(100)내에서, 상기 더미 셀 트랜지스터들(DMC11,DMC12)이 약 0.6V의 문턱전압을 가지도록 조정되고, 상기 더미 셀 트랜지 스터들(DMC21,DMC22)은 약 -2V의 문턱전압을 가지도록 조정된 경우에, 리드동작 모드에서 회로 각부에 인가되는 바이어스 전압관계는 다음과 같이 될 수 있다.
리드 명령이 인가된 후, 도 6의 오른쪽 그래프에서 보여지는 바와 같이 타임 포인트 t1에서 선택 비트라인(BLe)에는 0.7V가 인가되고, 비선택 비트라인(BLo)에는 약 2.6V 정도의 동작전원 전압(Vcc)이 인가된다. 타임 포인트 t2에서 스트링 선택 라인(SSL)에 동작전원 전압(Vcc)가 인가된다. 종래의 경우에 상기 SSL에는 리드전압(Vread)이 인가되었다. 상기 타임 포인트 t2에서, 선택된 워드라인 예컨대 WL0에는 선택 리드전압(Vread)이 인가되고, 제어전압(Dummy2)이 리드전압(Vread)으로서 인가되고, 제어전압(Dummy1)이 약 1V로서 인가된다. 따라서, 상기 더미 셀 트랜지스터(DMC22)는 턴온되고, 상기 더미 셀 트랜지스터(DMC11)는 턴오프되어, 상기 제2 셀 스트링(20b)은 비트라인(BLo)과 전기적으로 격리된다. 한편, 선택된 셀 스트링(20a)내의 상기 더미 셀 트랜지스터들(DMC12, DMC21)는 모두 턴온되어 선택된 메모리 셀 트랜지스터(MC0a)의 채널이 비트라인(BLe)과 상기 공통 소오스 라인(CSL)사이에서 전기적으로 연결되도록 한다. 결국, 상기 제1 셀 스트링(20a)은 방전 경로를 가지며, 제2 셀 스트링(20b)은 방전 경로가 차단되어 플로팅 상태로 된다.
상기한 바와 같은 바이어스(Bias)조건에 의해, 상기 타임 포인트 t2 이후에는 비선택 비트라인(BLo)의 비선택 메모리 셀들의 각 채널에는 Vcc-Vth(SST2의 문턱전압)에 해당되는 만큼의 전압이 프리차아지(Precharge)되어 있게 된다. 이러한 상태에서 타임 포인트 t3에서 비선택된 워드라인들(WL1-WL31) 및 그라운드 선택라 인(GSL)에 리드 전압(Vread)을 인가하면, 셀프 부스팅 동작에 의한 채널 전압 상승이 나타난다.
결국, 상기 비선택 비트라인에 연결된 비선택 메모리 셀들의 채널 전압은 상기 리드 전압(Vread)에 의해 셀프 부스팅되므로, Vcc-Vth에서 부스팅 비(Boosting Ratio)만큼 상승한 부스팅 전압(Vboost)으로서 나타난다. 상기 부스팅 비는 결국, 메모리 셀 트랜지스터의 커플링 비에 대부분 의존하며, 여기서, 커플링 비는 CG와 FG사이의 커패시턴스(C2라고 칭함)와 FG와 벌크/기판사이의 커패시턴스(C1이라고 칭함)와의 비를 말하며, 커플링 비 (Cr)는 C2/C1+C2 로서 나타난다. 본 발명의 실시예의 경우에는 상기 커플링 비 (Cr)는 0.5이고, 메모리 셀 트랜지스터들은 소거 상태에서 약 -3V의 문턱전압을 가진다.
도 6의 바이어싱 전압 파형에서, 상기 타임 포인트 t1 과 t2는 설명의 편의상 구별되었으며, 동시에 바이어싱이 실행되어도 동작의 결과에는 별 무리가 없다.
이와 같이, 셀프 부스팅에 의해 상승된 채널 전압에 기인하여 비선택된 비트라인에 연결된 비선택 메모리 셀 트랜지스터들은 종래의 경우에 비해 전기적 스트레스를 현저히 덜 받게 된다. 따라서, 리드 디스터브가 방지 또는 최소화 되어 리드 에러를 유발할 확률이 낮아진다.
도 7은 도 4의 또 다른 구현 예를 보여주는 등가회로도로서, 도 5와는 달리 더미 트랜지스터부(102)내의 더미 트랜지스터들(DMC11,DMC12,DMC21,DMC22)을 스트링 선택 트랜지스터(SST) 또는 그라운드 선택 트랜지스터(GST)와 같은 트랜지스터로 구현한 경우를 나타낸다. 즉, 플로팅 게이트를 갖는 메모리 셀 트랜지스터가 아 닌 통상의 모오스 트랜지스터로 상기 더미 트랜지스터부(102)를 구성한 경우이다. 마찬가지로, 상기 더미 셀 트랜지스터들(DMC11,DMC12)은 약 0.6V의 문턱전압을 가지도록 조정되고, 상기 더미 셀 트랜지스터들(DMC21,DMC22)은 약 -2V의 문턱전압을 가지도록 조정된다.
도 7의 경우에도, 리드동작 모드에서 회로 각부에 인가되는 바이어스 전압관계는 도 6의 경우와 동일하다. 결국, 메모리 셀 트랜지스터로 플로팅 형성 스위칭부를 구성하는 대신에 스트링 선택 트랜지스터와 같은 트랜지스터로 구성하는 것만이 다를 뿐, 비선택된 비트라인에 연결된 비선택 메모리 셀들에 대한 채널 전압이 셀프 부스팅에 의해 상승되는 작용은 실질적으로 동일하다.
첨족 같지만, 도 8은 도 4에 따라 비선택된 비트라인에 연결된 비선택된 메모리 셀에 나타나는 전압 스트레스를 설명하기 위해 제시된 도면이다. 도 3의 메모리 셀 트랜지스터(MCib)와 비교할 경우에, 소오스(12)-드레인(14)사이의 채널 전압(Vch)은 셀프 부스팅 효과에 의해 약 4V 이상으로 됨을 알 수 있다. 이를 종래의 경우와 비교하면, 종래에는 게이트 산화막(16)에 약 6MV/cm의 전계가 걸려지던 것에 비해, 본 발명의 실시예의 경우에는 약 1MV/cm의 전계가 걸린다. 도 8에서 화살부호(AR1)를 경계로 비교하면, 이러한 전계 강도의 차이가 효과로서 명백히 나타나 있다.
또한, 첨족 같지만 이해의 편의를 도모할 의도로서 만, 본 실시예의 효과 확인용 그래프를 도 9에 나타내었다. 도 9는 도 4에 따른 리드 디스터브 방지를 위한 채널전압 부스팅 효과를 보여주는 시뮬레이션 그래프이다. 도 9에서 가로축은 32개 의 메모리 셀 트랜지스터들을 갖는 하나의 셀 스트링을 미크론 단위로 나타낸 것이고, 세로축은 비선택 비트라인에 연결된 비선택 메모리 셀 트랜지스터의 채널 전압을 가리키고 있다. 보다 신속한 이해를 제공하기 위해, 그래프 부호(G10)와 그래프 부호(G6)가 부여된 그래프들을 서로 비교하면, 리드 디스터브 문제가 초래될 수 있는 종래의 경우와 셀프 부스팅에 의해 리드 디스터브 문제를 해결한 본 발명의 실시예의 경우가 확연히 구별된다. 결국, 그래프 부호(G10)에서 보여지는 드레인-소오스 간 채널 전압은 셀프 부스팅 효과에 의해 시뮬레이션의 경우 약 5V 이상으로 나타나 종래 대비하여 약 4V 이상 더 높은 것을 알 수 있다. 그래프 부호(G8)는 본 발명에 의한 셀프 부스팅 동작 이전에 프리차아지된 채널 전압을 나타내고, 그래프 부호(G4)는 종래의 초기동작 및 전원전압 인가 후의 동작, 그리고 본 실시예의 초기 동작에 따른 채널 전압을 합성적으로 보여주고 있다.
이와 같이, 리드동작 모드에서 비선택 셀 스트링내의 비선택 메모리 셀 트랜지스터들은 셀프 부스팅 동작을 가지기 때문에, 채널 전압은 상기 그래프에서 보여지는 바와 같이 상승된다. 따라서, 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 게이트 산화막(16)이 받는 전기적 스트레스 즉 전계는 도 8에서 보여지는 바와 같이 약 1.0MV/cm 이하로 되어, 리드 디스터브가 최소화 또는 방지된다.
바람직하기로, 상기한 바와 같은 도 5 또는 도 7과 같은 메모리 셀 어레이 구성을 갖는 불휘발성 메모리 장치는, 상기 메모리 셀들에 대한 데이터 보유 특성을 초기 상태로 돌리기 위해 소거동작을 행하는 소거회로를 도 1의 제어회로(7)에 더 구비할 수 있다. 또한, 상기 장치는 상기 소거동작이 수행된 상기 노말 메모리 셀들에 데이터를 저장하기 위한 프로그램 회로를 도 1의 제어회로(7)에 더 구비할 수 있다.
NAND 타입 EEPROM의 동작 중 소거, 쓰기, 및 리드 동작은 다음과 같이 일반적으로 수행된다. 소거와 프로그램(또는 쓰기)동작은 공지의 F-N터널링 전류(tunneling current)를 이용함으로써 달성된다. 예컨대, 소거 시에는 기판에 매우 높은 전위를 인가하고 상기 CG(콘트롤 게이트)에 낮은 전위를 인가한다. 이 경우에 CG와 FG(플로팅 게이트)사이의 커패시턴스와 FG와 기판사이의 커패시턴스와의 커플링 비에 의해 결정된 전위가 상기 FG에 인가된다. 상기 FG에 인가된 플로팅 게이트 전압 Vfg와 기판에 인가된 기판전압 Vsub간의 전위차가 F-N 터널링을 일으킬 수 있는 전위차보다 크면 상기 FG에 모여 있던 전자들이 FG에서 기판으로 이동하게 된다. 이와 같은 동작이 일어나면 CG, FG와 소오스 및 드레인으로 구성된 메모리 셀 트랜지스터의 문턱전압 Vt가 낮아지게 된다. 상기 Vt가 충분히 낮아져서 CG와 소오스에 0 V를 인가하더라도 드레인에 적당히 높은 양의 전압을 가했을 때 전류가 흐르게 되면 우리는 이것을 "ERASE"되었다 라고 하고, 논리적으로(logically) "1" 로서 흔히 표시한다.
한편, 쓰기 시에는 소오스와 드레인에 0 V를 인가하고 CG에 매우 높은 전압을 인가하게 된다. 이 때 채널 영역엔 반전층(inversion layer)이 형성되면서 소오스와 드레인이 모두 0 V의 전위를 갖게 된다. CG와 FG사이 그리고 FG와 채널 영역사이의 커패시턴스의 비에 의해 결정된 Vfg와 Vchannel (0 V)사이에 인가된 전위차 가 F-N 터널링을 일으킬 수 있을 만큼 충분히 커지면 전자가 채널영역에서 FG로 이동하게 된다. 이 경우 Vt가 증가하게 되며 미리 설정한 양의 전압을 CG에 가하고 소오스에는 0 V를 가하고 드레인에 적당한 양의 전압을 가했을 때 전류가 흐르지 않게 되면 우리는 이것을 "PROGRAM" 되었다 라고 하고 논리적으로 "0" 으로 흔히 표시한다.
상기 제1,2 셀 스트링과 같은 셀 스트링을 복수로 갖는 메모리 셀 어레이의 구성에서 페이지 단위는 하나의 워드라인에 콘트롤 게이트가 공통으로 연결된 메모리 셀 트랜지스터들을 말한다. 복수개의 메모리 셀 트랜지스터들을 포함하는 복수개의 페이지들은 셀 블록이라고 칭해지며, 하나의 셀 블럭의 단위는 통상적으로 비트라인 당 한개 또는 복수개의 셀 스트링들을 포함한다. 상기 한 낸드 플래쉬 메모리는 고속프로그래밍을 위하여 페이지 프로그램 모우드를 가지고 있다. 페이지 프로그램 동작은 데이터 로딩동작과 프로그램 동작으로 구성된다. 데이터 로딩동작은 입출력 단자들로부터 바이트 크기의 데이터를 순차적으로 데이터 레지스터들에 래치 및 저장하는 동작이다. 데이터 레지스터는 각 비트라인에 대응할 수 있게 제공되어 있다. 프로그램 동작은 상기 데이터 레지스터들에 저장된 데이터를 비트라인들을 통해 선택된 워드라인상의 메모리 트랜지스터들로 일시에 기입하는 동작이다.
상기한 바와 같은 NAND 타입 EEPROM은 일반적으로 리드(read, 읽기), 프로그램(program, 쓰기)동작을 페이지 단위로 수행하고, 소거(erase)동작을 블록 단위로 수행한다. 실제적으로, 상기 메모리 셀 트랜지스터의 FG와 채널간에 전자가 이동되 는 현상은 프로그램과 소거동작에서만 일어나며, 리드동작에서는 상기 동작들이 종료된 후 메모리 셀 트랜지스터에 저장된 데이터를 해침이 없이 그대로 읽기만 하는 동작이 일어난다.
리드(read )동작에서, 도 6에서 설명된 바와 같은 바이어스 전압 조건이 주어진다. 메모리 셀 트랜지스터의 비선택된 CG에는 선택된 메모리 셀 트랜지스터의 CG에 인가되는 선택 리드 전압(Vr)보다 더 높은 전압(통상적으로 리드전압)이 인가된다. 그러면 선택된 메모리 셀 트랜지스터의 프로그램 상태에 따라 대응되는 비트라인 상에는 전류가 흐르거나 흐르지 않게 된다. 정해진 전압조건에서 프로그램된 메모리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프셀(off-cell)로 판독되어 대응되는 비트라인 상에는 높은 레벨의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은 온셀(on-cell)로 판독되어 해당하는 비트라인은 낮은 레벨로 방전된다. 이러한 비트라인의 상태는 상기 페이지 버퍼라고 불리우는 센스앰프를 통하여 "0" 이나 "1"로 최종적으로 판독되는 것이다.
상기 EEPROM 셀 트랜지스터들로서의 복수의 메모리 셀 트랜지스터들은 초기에 예를 들면, 약 -3V 이하의 문턱 전압을 갖도록 소거된다. 메모리 셀을 프로그램하기 위해서, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압을 인가하면, 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 프로그램시 선택되지 않은 메모리 셀들의 문턱 전압들은 변화되지 않는다.
상기한 바와 같은 본 발명의 실시예에 따르면, 리드동작 모드에서 비선택 비 트라인에 연결된 비선택 메모리 셀 트랜지스터들에 대한 리드 디스터브가 최소화 또는 방지되어 리드 에러가 초래될 확률이 줄어든다.
상기한 실시예에서의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 메모리 셀 스트링을 형성하는 트랜지스터들의 개수나 플로팅 형성 스위칭부를 다르게 변경 또는 변형하거나, 장치의 구성이나 동작조건을 다르게 변경할 수 있음은 물론이다.
상기한 바와 같은 본 발명의 불휘발성 반도체 메모리 및 그 구동방법에 따르면, 리드동작 모드에서 비선택 비트라인에 연결된 비선택 메모리 셀들이 받는 전기적 스트레스가 상대적으로 약화되는 효과가 있다. 따라서, 불휘발성 메모리 셀 트랜지스터의 리드 디스터브 발생에 기인되는 리드 에러가 예방 또는 최소화되므로 불휘발성 반도체 메모리 장치의 리드동작에 대한 신뢰성이 개선되는 이점이 있다.

Claims (30)

  1. 리드동작 모드에서 비선택된 셀 스트링에 속해 있는 메모리 셀들에 가해지는 전기적 스트레스를 약화시키기 위하여, 비선택 비트라인에 연결되어 있는 상기 메모리 셀들의 채널 전압이 동작전원 전압 이상의 레벨로 유지되도록 하기 위한 플로팅 형성 스위칭부를 메모리 셀 어레이 내에 구비함을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 플로팅 형성 스위칭부는 상기 메모리 셀 어레이 내의 셀 스트링 마다 존재함을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 동작전원 전압 이상의 레벨은 상기 메모리 셀들의 셀프 부스팅 동작에 의해 얻어짐을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제2항에 있어서,
    상기 플로팅 형성 스위칭부는,
    그라운드 선택 트랜지스터와 상기 메모리 셀들 중 비트라인으로부터 가장 먼 곳에 위치된 메모리 셀사이에 연결된 스위칭 트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제4항에 있어서,
    상기 스위칭 트랜지스터는, 상기 메모리 셀과 같은 타입의 트랜지스터 또는 상기 그라운드 선택 트랜지스터와 같은 타입의 트랜지스터로 형성됨을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제2항에 있어서,
    상기 플로팅 형성 스위칭부는,
    그라운드 선택 트랜지스터와 상기 메모리 셀들중 비트라인으로부터 가장 먼 곳에 위치된 메모리 셀사이에서 서로의 채널이 직렬로 연결된 제1 및 제2 스위칭 트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제6항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터는, 상기 메모리 셀과 같은 타입의 트랜지스터이거나 상기 그라운드 선택 트랜지스터와 같은 타입의 트랜지스터로 형성됨을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제7항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터는, 서로 다른 문턱전압을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  9. 제8항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터는, 이븐 셀 스트링에 속해 있는 지 아니면 오드 셀 스트링에 속해 있는 지의 여부에 따라 상기 그라운드 선택 트랜지스터에 연결되는 순서가 서로 바뀌어 지는 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제9항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터는,
    상기 리드동작 모드에서, 셀 스트링이 비선택된 경우에 적어도 하나는 턴오 프되고, 셀 스트링이 선택된 경우에는 모두 턴온되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  11. 드레인이 비트라인에 접속된 스트링 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 그라운드 선택 트랜지스터와, 상기 스트링 선택 트랜지스터의 소오스와 상기 그라운드 선택 트랜지스터의 드레인 사이에 채널들이 직렬로 접속된 복수의 메모리 셀 트랜지스터들로 구성된 셀 스트링을 복수로 가지는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리에 있어서:
    상기 메모리 셀 어레이 내의 셀 스트링들 중에서 하나의 셀 스트링이 리드동작 모드에서 선택된 경우에 비선택된 셀 스트링에 속한 메모리 셀 트랜지스터들이 받는 전기적 스트레스를 줄이기 위하여, 비선택된 비트라인에 연결되어 있는 상기 메모리 셀 트랜지스터들의 채널 전압이 동작전원 전압 이상의 레벨로 유지되도록 하기 위한 플로팅 형성 스위칭부를 상기 셀 스트링 마다 구비함을 특징으로 하는 불휘발성 반도체 메모리.
  12. 제11항에 있어서, 상기 전기적 스트레스는 상기 메모리 셀 트랜지스터들의 리드 디스터브를 일으킬 수 있는 전기적 스트레스임을 특징으로 하는 불휘발성 반도체 메모리.
  13. 제11항에 있어서,
    상기 동작전원 전압 이상의 레벨은, 상기 플로팅 형성 스위칭부의 스위칭 동작에 의해 상기 공통 소오스 라인이 셀 스트링으로부터 플로팅되었을 때, 상기 메모리 셀 트랜지스터들이 셀프 부스팅 동작을 행함에 의해 얻어진 것을 특징으로 하는 불휘발성 반도체 메모리.
  14. 제11항에 있어서,
    상기 플로팅 형성 스위칭부는,
    상기 그라운드 선택 트랜지스터와 상기 메모리 셀 트랜지스터들 중 비트라인으로부터 가장 먼 곳에 위치된 메모리 셀 트랜지스터 사이에 연결된 스위칭 트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체 메모리.
  15. 제14항에 있어서,
    상기 스위칭 트랜지스터는, 상기 메모리 셀 트랜지스터와 같은 타입의 트랜지스터 또는 상기 스트링 선택 트랜지스터와 같은 타입의 트랜지스터로 형성됨을 특징으로 하는 불휘발성 반도체 메모리.
  16. 제11항에 있어서,
    상기 플로팅 형성 스위칭부는,
    상기 그라운드 선택 트랜지스터와 상기 메모리 셀 트랜지스터들 중 비트라인으로부터 가장 먼 곳에 위치된 메모리 셀 트랜지스터사이에서 서로의 채널이 직렬로 연결된 제1 및 제2 스위칭 트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체 메모리.
  17. 제16항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터는, 상기 메모리 셀 트랜지스터와 같은 타입의 트랜지스터이거나 상기 스트링 선택 트랜지스터와 같은 타입의 트랜지스터로 형성됨을 특징으로 하는 불휘발성 반도체 메모리.
  18. 제17항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터는, 서로 다른 문턱전압을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  19. 제18항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터는, 이븐 셀 스트링에 속해 있는 지 아니면 오드 셀 스트링에 속해 있는 지의 여부에 따라 상기 그라운드 선택 트랜지스터에 연결되는 순서가 서로 바뀌어 지는 것을 특징으로 하는 불휘발성 반도체 메모리.
  20. 제19항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터는,
    상기 리드동작 모드에서, 셀 스트링이 비선택된 경우에 적어도 하나는 턴오프되고, 셀 스트링이 선택된 경우에는 모두 턴온되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  21. 제20항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터 중 적어도 하나가 턴오프된 경우에 비선택된 셀 스트링내의 상기 메모리 셀 트랜지스터들은 상기 공통 소오스 라인과는 전기적으로 격리되고 각기 대응되는 워드라인 인가전압에 의해 각각의 채널 전압이 셀프 부스팅되어 게이트 산화막이 받는 전압 스트레스가 감소되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  22. 제20항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터의 게이트 단자에 인가되는 제어전압은 서로 다른 레벨임을 특징으로 하는 불휘발성 반도체 메모리.
  23. 제20항에 있어서,
    상기 스트링 선택 트랜지스터의 게이트 단자에 인가되는 스트링 선택라인 전압은 비선택된 비트라인에 인가되는 비선택 비트라인 전압보다 낮거나 같은 레벨임을 특징으로 하는 불휘발성 반도체 메모리.
  24. 드레인이 비트라인에 접속된 제1 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들과, 상기 복수의 메모리 셀 트랜지스터들 중 마지막 메모리 셀 트랜지스터의 소오스와 상기 제2 선택 트랜지스터의 드레인 사이에서 채널이 서로 직렬로 연결되 고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터로 구성된 셀 스트링을 복수로 가지는 메모리 셀 어레이와;
    상기 메모리 셀 어레이 내의 셀 스트링들 중에서 하나의 셀 스트링이 리드동작 모드에서 선택된 경우에 비선택된 셀 스트링에 속한 메모리 셀 트랜지스터들이 받게 되는 전기적 스트레스를 줄이기 위하여, 상기 제3 및 제4 선택 트랜지스터 중의 하나가 턴오프되도록 하고 비선택된 비트라인에 연결되어 있는 상기 메모리 셀 트랜지스터들의 채널 전압이 동작전원 전압 이상의 레벨로 셀프 부스팅되도록 하는 리드동작 제어부를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 제3 및 제4 선택 트랜지스터는, 상기 메모리 셀 트랜지스터와 같은 타입의 트랜지스터이거나 상기 제1,2 선택 트랜지스터와 같은 타입의 트랜지스터로 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 제3 및 제4 선택 트랜지스터는, 이븐 셀 스트링에 속해 있는 지 아니면 오드 셀 스트링에 속해 있는 지의 여부에 따라 상기 제2 선택 트랜지스터에 연결되는 순서가 서로 바뀌어 지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 리드동작 제어부는,
    비선택 비트라인에는 동작전원 전압을 선택 비트라인에는 상기 동작전원 전압보다 낮은 전압을 인가하고,
    상기 제1 선택 트랜지스터의 게이트에는 상기 동작 전원전압을 상기 제2,3 선택 트랜지스터의 게이트에는 리드 전압을 상기 제4 선택 트랜지스터의 게이트에는 상기 선택 비트라인에 인가되는 전압보다는 높고 상기 동작전원 전압보다는 낮은 전압을 인가하며,
    비선택 워드라인들에는 리드 전압을 선택 워드라인에는 리드 선택 전압을 인가하여,
    부스팅된 채널 전압에 의해 워드라인들에 인가되는 리드 전압과의 차이가 감소되도록 하여 메모리 셀 트랜지스터의 리드 디스터브를 방지토록 하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  28. 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에 있어서:
    드레인이 비트라인에 접속된 제1 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들과, 상기 복수의 메모리 셀 트랜지스터들 중 마지막 메모리 셀 트랜지스터의 소오스와 상기 제2 선택 트랜지스터의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터로 구성된 셀 스트링을 복수로 가지는 메모리 셀 어레이와;
    상기 메모리 셀 어레이 내의 셀 스트링들 중에서 하나의 셀 스트링이 리드동작 모드에서 선택된 경우에 상기 제3 및 제4 선택 트랜지스터를 모두 턴온시켜 선택된 셀 스트링에 속한 선택 메모리 셀 트랜지스터에 대한 리드 동작이 정상적으로 이루어지게 하는 한편,
    비선택된 셀 스트링에 속한 비선택 메모리 셀 트랜지스터들이 받게 되는 전기적 스트레스를 줄이기 위하여, 상기 제3 및 제4 선택 트랜지스터 중의 적어도 하나를 턴오프시켜 플로팅 상태를 형성함에 의해, 상기 비선택 메모리 셀 트랜지스터들의 채널 전압이 동작전원 전압 이상의 레벨로 셀프 부스팅되도록 하는 리드동작 제어부를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 셀프 부스팅 전압은 상기 메모리 셀 트랜지스터의 콘트롤 게이트와 플로팅 게이트의 커패시티브 커플링 비에 의해 대부분 결정됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  30. 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에서의 리드동작 수행방법에 있어서:
    드레인이 비트라인에 접속된 제1 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들과, 상기 복수의 메모리 셀 트랜지스터들 중 마지막 메모리 셀 트랜지스터의 소오스와 상기 제2 선택 트랜지스터의 드레인 사이에서 채널이 연결된 제3 선택 트랜지스터를 포함하여 이루어진 셀 스트링을 복수로 가지는 메모리 셀 어레이를 준비하는 단계와;
    상기 메모리 셀 어레이 내의 셀 스트링들 중에서 하나의 셀 스트링이 리드동작 모드에서 지정되는 경우에 선택 셀 스트링 내의 상기 제3 선택 트랜지스터를 턴온시켜 선택된 셀 스트링에 속한 선택 메모리 셀 트랜지스터에 대한 리드 동작이 상기 비트라인을 통하여 이루어지게 하는 노말 리드 단계와;
    비선택 셀 스트링들 내에 각기 속한 제3 트랜지스터들을 턴오프시켜 플로팅 상태를 형성함에 의해, 상기 비선택 메모리 셀 트랜지스터들의 채널 전압이 동작전원 전압 이상으로 셀프 부스팅되도록 하여, 비선택된 셀 스트링에 속한 비선택 메모리 셀 트랜지스터들에 대한 리드 디스터브가 줄어들게 하는 리드 디스터브 방지단계를 가짐을 특징으로 하는 방법.
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