KR20190137284A - 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

비휘발성 메모리 및 그 동작 방법이 제공된다. 비휘발성 메모리는 제1 스트링 선택 라인과 제1 워드 라인에 의해 정의되는 제1 서브 블록; 상기 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인과, 상기 제1 워드 라인과 다른 제2 워드 라인에 의해 정의되는 제2 서브 블록; 상기 제1 스트링 선택 라인과 상기 제2 워드 라인에 의해 정의되는 제1 공백 블록; 및 상기 제2 스트링 선택 라인과 상기 제1 워드 라인에 의해 정의되는 제2 공백 블록을 포함하고, 상기 제1 서브 블록에는 제1 데이터가 프로그램되고, 상기 제2 서브 블록에는 제2 데이터가 프로그램되고, 상기 제1 공백 블록 및 상기 제2 공백 블록에는 데이터가 프로그램되지 않는다.

Description

비휘발성 메모리 장치 및 그 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
전원 공급이 차단되더라도 저장하고 있던 데이터가 소멸되지 않고 유지되는 대표적인 비휘발성 메모리 장치로는 플래시 메모리를 들 수 있다. 특히 집적도를 높이기 위해 3차원 구조를 갖는 플래시 메모리 장치가 사용될 수 있는데, 플래시 메모리 장치는 복수의 메모리 블록으로 구분되는 메모리 셀을 포함한다.
메모리 셀의 복수의 메모리 블록은 일반 데이터가 저장되는 메모리 블록과, 메타 데이터가 저장되는 메모리 블록으로 구분되어 운용되는 것이 일반적이다. 예를 들어 메모리 셀이 n 개(여기서 n은 자연수)의 메모리 블록을 포함하는 경우, 2 개의 지정된 메모리 블록에는 메타 데이터가 저장되고 n-2개의 지정된 메모리 블록에는 일반 데이터가 저장될 수 있다. 그리고 메타 데이터가 저장되는 2 개의 메모리 블록 중 1 개의 메모리 블록에는 제1 타입의 메타 데이터가 저장되고, 다른 1 개의 메모리 블록에는 제1 타입과 다른 제2 타입의 메타 데이터가 저장될 수 있다. 다시 말해서, 메타 데이터는 일반 데이터가 저장되지 않는 미리 정해진 메모리 블록에만 저장이 되고, 하나의 메모리 블록에는 한 종류의 메타 데이터만 저장될 수 있다.
3차원 구조의 플래시 메모리 장치의 스트링 선택 라인(string select line) 및 워드 라인(word line)의 수가 증가함에 따라 메모리 블록의 사이즈가 증가하고 있다. 그러나 메타 데이터의 사이즈는 증가하지 않는 경우 위에서 언급한 방식에 따르면 메타 데이터가 저장되는 메모리 블록에서 낭비되는 영역이 커지게 된다. 따라서 이를 개선하기 위한 방안이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 메모리 블록에서 낭비되는 영역을 최소화하기 위한 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 메모리 블록에서 낭비되는 영역을 최소화하기 위한 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 스트링 선택 라인과 제1 워드 라인에 의해 정의되는 제1 서브 블록; 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인과, 제1 워드 라인과 다른 제2 워드 라인에 의해 정의되는 제2 서브 블록; 제1 스트링 선택 라인과 제2 워드 라인에 의해 정의되는 제1 공백 블록; 및 제2 스트링 선택 라인과 제1 워드 라인에 의해 정의되는 제2 공백 블록을 포함하고, 제1 서브 블록에는 제1 데이터가 프로그램되고, 제2 서브 블록에는 제2 데이터가 프로그램되고, 제1 공백 블록 및 제2 공백 블록에는 데이터가 프로그램되지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 어드레스 디코더(address decoder) 및 리드/라이트 로직(read/write logic)을 제어하는 제어 로직(control logic); 및 복수의 메모리 블록을 포함하는 셀 어레이를 포함하고, 제어 로직은, 복수의 메모리 블록 중 하나의 메모리 블록에 정의된 제1 서브 블록에 제1 데이터를 프로그램하고, 하나의 메모리 블록에 정의되고, 제1 서브 블록과 스트링 선택 라인 및 워드 라인을 공유하지 않는 제2 서브 블록에 제2 데이터를 프로그램한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 하나의 물리 블록 내에 제1 서브 블록과, 제1 서브 블록과 스트링 선택 라인 및 워드 라인을 공유하지 않는 제2 서브 블록을 정의하고, 제1 서브 블록에 제1 데이터를 프로그램하고, 제2 서브 블록에 제2 데이터를 프로그램하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀을 설명하기 위한 개략도이다.
도 4는 도 3의 메모리 셀의 일 메모리 블록을 설명하기 회로도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 비휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
메모리 장치(10)는 호스트(20)로부터 리드(read) 또는 라이트(write) 요청을 수신할 수 있다. 메모리 장치(10)는 호스트(20)로부터의 상기 요청을 컨트롤러(200)에 전달하거나, 컨트롤러(200)로부터 제공되는 데이터를 호스트(20)에 제공하기 위한 인터페이스를 더 포함할 수 있다.
컨트롤러(200)는 호스트(20)로부터의 리드 또는 라이트 요청에 응답하여 비휘발성 메모리 장치(100)를 액세스할 수 있다. 예를 들어, 컨트롤러(200)는 리드 요청에 대한 응답으로 비휘발성 메모리 장치(100)에 저장된 데이터를 리드하여 호스트(20)에 제공할 수 있다. 또한 컨트롤러(200)는 라이트 요청에 대한 응답으로 호스트(20)로부터 제공받은 데이터를 비휘발성 메모리 장치(100)에 프로그램할 수 있다. 또한 컨트롤러(200)는 비휘발성 메모리 장치(100)에 이레이즈(erase) 동작을 수행할 수도 있다.
컨트롤러(200)는 플래시 변환 계층(Flash Translation Layer, FTL)을 포함할 수 있다. 플래시 변환 계층은 논리 어드레스를 물리 어드레스로 변환하기 위해 사용될 수 있다. 예를 들어, 컨트롤러(200)는 플래시 변환 계층을 이용하여 호스트(20)로부터 수신되는 리드 또는 라이트 요청에 따른 논리 어드레스를 비휘발성 메모리 장치(100)의 물리 어드레스로 변환할 수 있다. 이를 위해, 컨트롤러(200)는 논리 어드레스와 물리 어드레스의 매핑 관계를 저장하는 어드레스 매핑 테이블을 관리할 수도 있다.
이제 도 2를 참조하여 비휘발성 메모리 장치(100)에 대해 더 구체적으로 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 셀 어레이(cell array)(110), 어드레스 디코더(address decoder)(120), 리드/라이트 로직(read/write logic)(130), 제어 로직(140) 및 입출력 버퍼(I/O buffer)(150)를 포함한다.
셀 어레이(110)는 행 라인(row line, RL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인(bit line, BL)을 통해 리드/라이트 로직(130)에 연결된다. 여기서 행 라인은 복수의 스트링 선택 라인(string select line), 복수의 워드 라인(word line), 복수의 접지 선택 라인(ground select line) 등을 포함한다.
어드레스 디코더(120)는 셀 어레이(110), 제어 로직(140) 및 입출력 버퍼(150)에 연결된다. 어드레스 디코더(120)는 입출력 버퍼(150)를 통해 어드레스(ADDR)을 수신하고, 제어 로직(140)의 제어 하에, 수신된 어드레스(ADDR)를 디코딩한다. 예를 들어, 어드레스 디코더(120)는 수신된 어드레스(ADDR)를 디코딩하여 블록 어드레스를 획득하고, 이를 이용하여 셀 어레이(110)의 메모리 블록을 접근할 수 있다.
어드레스 디코더(120)는 행 디코더를 더 포함할 수 있다. 어드레스 디코더(120)는 행 디코더를 이용하여, 수신된 어드레스(ADDR)를 디코딩함으로써 행 어드레스를 획득하고, 이를 이용하여 셀 어레이(110)에서 선택된 블록의 복수의 워드 라인 중 하나를 선택할 수 있다.
또한, 어드레스 디코더(120)는 열 디코더를 더 포함할 수 있다. 어드레스 디코더(120)는 열 디코더를 이용하여, 수신된 어드레스(ADDR)를 디코딩함으로써 열 어드레스를 획득하고, 이를 리드/라이트 로직(140)에 전달할 수 있다.
리드/라이트 로직(130)은 비트 라인(BL)을 통해 셀 어레이(110)에 연결되고, 어드레스 디코더(120)에 의해 디코딩된 열 어드레스를 수신한다. 리드/라이트 로직(130)은, 제어 로직(140)의 제어 하에, 디코딩된 열 어드레스를 이용하여 비트 라인(BL)을 선택한다.
예를 들어, 리드/라이트 로직(130)은 입출력 버퍼(150)를 통해 수신된 데이터(DATA)를 셀 어레이(110) 중 선택된 워드 라인에 해당하는 메모리 셀에 프로그램할 수 있다. 한편, 리드/라이트 로직(130)은 셀 어레이(110) 중 디코딩된 열 어드레스에 대응하는 데이터(DATA)를 리드하여 입출력 버퍼(150)에 전달할 수 있다. 또한, 리드/라이트 로직(130)은 셀 어레이(110)의 일 영역에서 리드한 데이터를 타 영역에 라이트하는 카피 백(copy-back) 동작을 수행할 수도 있다.
리드/라이트 로직(130)은 페이지 버퍼, 페이지 레지스터, 열 선택 회로, 감지 증폭기, 라이트 드라이버 등과 같은 요소들을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 리드/라이트 회로(130) 및 입출력 버퍼(150)에 연결된다. 제어 로직(140)은 외부로부터 제공되는 제어 신호(CTL)에 따라 비휘발성 메모리 장치(100)의 전반적인 동작을 제어할 수 있다.
입출력 버퍼(150)는 어드레스 디코더(120), 제어 로직(140) 및 리드/라이트 회로(130)에 연결된다. 입출력 버퍼(150)는 외부로부터 제공되는 어드레스(ADDR) 및 제어 신호(CTL)를 어드레스 디코더(120) 및 제어 로직(140)에 각각 전달할 수 있다.
또한, 입출력 버퍼(150)는 예컨대 호스트(20)로부터 라이트 요청과 함께 수신된 데이터(DATA)를 리드/라이트 회로(130)에 전달하거나, 리드/라이트 회로(130)가 셀 어레이(110)로부터 리드한 데이터(DATA)를 예컨대 호스트(20)로 전송할 수 있다.
이제 도 3을 참조하여 셀 어레이(110)에 대해 더 구체적으로 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀을 설명하기 위한 개략도이다.
셀 어레이(110)는 복수의 메모리 블록(BLK1, BLK2, ..., BLKz)(여기서 z는 2 이상의 정수)을 포함할 수 있다. 복수의 메모리 블록(BLK1, BLK2, ..., BLKz) 각각은 3차원 수직 구조를 가질 수 있다. 예를 들면, 복수의 메모리 블록(BLK1, BLK2, ..., BLKz) 각각은 제2 방향(Y)을 따라 신장되고, 제1 방향(X) 및 제3 방향(Z)을 따라 배치된 복수의 셀 스트링을 포함한다. 복수의 메모리 블록(BLK1, BLK2, ..., BLKz) 각각은 복수의 비트 라인(BL), 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL) 및 하나 이상의 접지 선택 라인(GSL)을 통해 연결될 수 있는데, 이에 대한 더욱 구체적인 내용은 도 4를 참조하여 후술하도록 한다.
본 발명의 다양한 실시예에서, 복수의 메모리 블록(BLK1, BLK2, ..., BLKz)은 일반 데이터가 저장되는 메모리 블록과 메타 데이터가 저장되는 메모리 블록을 포함할 수 있다. 예를 들어, 메모리 블록(BLK1, BLK2)은 메타 데이터가 저장되는 블록으로 지정되고, 메모리 블록(BLK3 내지 BLKz)은 일반 데이터가 저장되는 메모리 블록으로 지정될 수 있다.
여기서 일반 데이터는, 호스트(20)로부터의 라이트 요청에 따라 셀 어레이(110)에 저장되는 데이터를 포함한다. 예를 들어, 일반 데이터는 텍스트 데이터, 음성 데이터, 영상 데이터, 임의의 소프트웨어를 실행시키기 위한 데이터 등을 포함할 수 있다.
한편 메타 데이터는 호스트(20)로부터의 요청과 무관하게 셀 어레이(110)에 저장되는 데이터를 포함한다. 예를 들어, 메타 데이터는 비휘발성 메모리 장치(100)를 관리하기 위한 데이터를 포함할 수 있다.
구체적으로, 메타 데이터는 비휘발성 메모리 장치(100)의 제조 시에 프로그램된 후 변경되지 않는 데이터를 포함할 수 있다. 이와 같은 데이터의 예로서, 비휘발성 메모리 장치(100) 또는 컨트롤러(200)의 동작에 필요한 알고리즘 데이터, 비휘발성 메모리 장치(100)의 초기 동작에 필요한 데이터, 메모리 장치(100) 또는 컨트롤러(200)의 동작 환경을 설정하기 위한 데이터 등을 들 수 있다.
한편, 메타 데이터는 비휘발성 메모리 장치(100)의 관리를 위해 추후 변경될 수도 있는 데이터를 포함할 수 있다. 이와 같은 데이터의 예로서, 논리 어드레스와 물리 어드레스의 매핑 관계를 저장하는 어드레스 매핑 테이블 데이터, 웨어 레벨링 데이터(wear-leveling data), 배드 메모리 블록을 관리하기 위한 데이터 등을 들 수 있다.
즉, 메타 데이터는 일반 데이터가 저장되지 않는 미리 정해진 메모리 블록(BLK1, BLK2)에만 저장될 수 있다. 또한, 메타 데이터의 종류가 여러 가지인 경우 하나의 메모리 블록에는 한 종류의 메타 데이터만 저장될 수 있다. 예를 들어, 메타 데이터가 제1 타입 메타 데이터 및 제2 타입 메타 데이터를 포함하는 경우, 제1 타입 메타 데이터는 메모리 블록(BLK1)에 저장되고, 제2 타입 메타 데이터는 메모리 블록(BLK2)에 저장될 수 있다.
그런데 비휘발성 메모리 장치(100)의 스트링 선택 라인(SSL) 및 워드 라인(WL)의 수가 증가함에 따라, 복수의 메모리 블록(BLK1, BLK2, ..., BLKz) 각각의 사이즈도 증가한다. 반면, 복수의 메모리 블록(BLK1, BLK2, ..., BLKz)의 사이즈가 증가한다고 해서, 메타 데이터의 사이즈도 증가하는 것은 아니다. 따라서 메타 데이터가 사이즈는 증가하지 않는데 복수의 메모리 블록(BLK1, BLK2, ..., BLKz)의 사이즈만 증가하게 된다면, 메모리 블록(BLK1, BLK2)에서 낭비되는 영역이 커지게 된다. 이하 도 4 내지 도 9를 참조하여 메모리 블록에서 낭비되는 영역을 최소화하기 위한 비휘발성 메모리 장치(100)에 관해 설명하도록 한다.
도 4는 도 3의 메모리 셀의 일 메모리 블록을 설명하기 회로도이다.
도 4를 참조하면, 비트 라인(BL0)과 공통 소오스 라인(common source line)(CSL) 사이에 복수의 셀 스트링이 형성된다. 본 실시예에서, 셀 스트링 각각은 최하단에 접지 선택 라인(GSL0)의 전압에 의해 게이팅되는 접지 선택 트랜지스터를 포함하고, 최상단에 스트링 선택 라인(SSL0, SSL1, SSL2, SSL3)의 전압에 의해 게이팅되는 스트링 선택 트랜지스터를 포함한다. 셀 스트링의 접지 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 수직으로 배치된 셀 트랜지스터들은 각각 워드 라인(WL0 내지 WL15)의 전압에 의해 게이팅되며, 데이터가 저장되는 메모리 셀로 동작한다.
이와 유사한 구조로, 비트 라인(BL1)과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링이 형성된다. 마찬가지로, 비트 라인(BL2)과 공통 소오스 라인(CSL) 사이 및 비트 라인(BL3)과 공통 소오스 라인(CSL) 사이에도 복수의 셀 스트링이 형성된다.
동일한 행의 셀 스트링은 스트링 선택 라인을 공유한다. 그리고 상이한 행의 셀 스트링은 상이한 스트링 선택 라인에 각각 연결된다. 예를 들어, 스트링 선택 라인(SSL0)을 선택하고 스트링 선택 라인(SSL1)을 비선택하면, 스트링 선택 라인(SSL0)을 공유하는 동일 행의 셀 스트링은 비트 라인(BL0, BL1, BL2, BL3)에 연결되고, 스트링 선택 라인(SSL1)을 공유하는 동일 행의 셀 스트링은 비트 라인(BL0, BL1, BL2, BL3)으로부터 전기적으로 분리된다.
또한 비트 라인(BL0, BL1)을 선택하고 비트 라인(BL2, BL3)을 비선택하면, 스트링 선택 라인(SSL0)을 공유하는 동일 행의 셀 스트링 중 비트 라인(BL0, BL1)에 연결되는 2 개의 열을 선택하고, 스트링 선택 라인(SSL0)을 공유하는 동일 행의 셀 스트링 중 비트 라인(BL2, BL3)에 연결되는 2 개의 열을 비선택할 수 있다.
데이터의 프로그램 및 리드 동작은 페이지 단위로 수행될 수 있다. 즉, 동일한 스트링 선택 라인에 연결된 셀 스트링 중 동일한 워드 라인에 연결된 메모리 셀들은 한 번에 프로그램되고, 한 번에 리드될 수 있다.
예를 들어, 스트링 선택 라인(SSL0)에 연결된 셀 스트링들이 선택되고, 선택된 워드 라인(WL8 내지 WL11)에 프로그램 전압이 인가되고, 비선택된 워드 라인(WL0 내지 WL7, WL12 내지 WL15)에 비선택 전압이 인가되면, 선택된 워드 라인(WL8 내지 WL11)의 전압에 게이팅되는 메모리 셀의 문턱 전압이 변동 가능하게 되어, 해당 메모리 셀에 데이터를 프로그램할 수 있다.
또 다른 예로, 스트링 선택 라인(SSL1)에 연결된 셀 스트링들이 선택되고, 선택된 워드 라인(WL4 내지 WL7)에 리드 전압이 인가되고, 비선택된 워드 라인(WL0 내지 WL3, WL8 내지 WL15)에 비선택 전압이 인가되면, 선택된 워드 라인(WL4 내지 WL7)의 전압에 게이팅되는 메모리 셀에 저장된 데이터를 리드할 수 있다.
데이터의 이레이즈 동작은 메모리 블록 단위로 수행될 수 있다. 즉, 워드 라인(WL0 내지 WL15)의 전압에 게이팅되는 메모리 셀의 데이터는 한 번에 이레이즈될 수 있다.
나아가, 본 발명의 다양한 실시예에 따른 비휘발성 메모리 장치(100)는 부분 이레이즈(partial erase) 동작을 지원한다. 예를 들어, 워드 라인(WL0 내지 WL7)의 전압에 게이팅되는 메모리 셀의 데이터는 한 번에 이레이즈될 수 있고, 워드 라인(WL8 내지 WL15)의 전압에 게이팅되는 메모리 셀의 데이터는 한 번에 이레이즈될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다. 도 5는 도 4의 3차원 구조를 측면 방향에서 바라본 측면도에 해당한다. 즉, 도 5는 도 4의 비트 라인(BL0)에 연결된 4 개의 스트링 선택 트랜지스터, 4 개의 접지 선택 트랜지스터, 그리고 이들 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 배치된 셀 트랜지스터를 나타낸다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 메모리 블록은 복수의 서브 블록(SB0, SB1, SB2, SB3)을 포함한다.
제1 서브 블록(SB0)은 제1 스트링 선택 라인(SSL0)과 제1 워드 라인(WL0 내지 WL3)에 의해 정의된다.
제2 서브 블록(SB1)은 제1 스트링 선택 라인(SSL0)과 다른 제2 스트링 선택 라인(SSL1)과, 제1 워드 라인(WL0 내지 WL3)과 다른 제2 워드 라인(WL4 내지 WL7)에 의해 정의된다.
제3 서브 블록(SB2)은 제1 스트링 선택 라인(SSL0) 및 제2 스트링 선택 라인(SSL1)과 다른 제3 스트링 선택 라인(SSL2)과, 제1 워드 라인(WL0 내지 WL3) 및 제2 워드 라인(WL4 내지 WL7)과 다른 제3 워드 라인(WL8 내지 WL11)에 의해 정의된다.
제4 서브 블록(SB3)은 제1 스트링 선택 라인(SSL0) 내지 제3 스트링 선택 라인(SSL2)과 다른 제4 스트링 선택 라인(SSL3)과, 제1 워드 라인(WL0 내지 WL3) 내지 제3 워드 라인(WL8 내지 WL11)과 다른 제4 워드 라인(WL12 내지 WL15)에 의해 정의된다.
즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 메모리 블록은, 하나의 물리 블록 내에서, 서로 스트링 선택 라인 및 워드 라인을 공유하지 않는 복수의 서브 블록(SB0, SB1, SB2, SB3)을 포함할 수 있다.
한편, 복수의 서브 블록(SB0, SB1, SB2, SB3) 사이에는 복수의 공백 블록(VB0, VB1, VB2, VB3)이 정의될 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL0)과 제1 워드 라인(WL0 내지 WL3)에 의해 정의되는 제1 서브 블록(SB0)과, 제2 스트링 선택 라인(SSL1)과 제2 워드 라인(WL4 내지 WL7)에 의해 정의되는 제2 서브 블록(SB1) 사이에는, 제1 스트링 선택 라인(SSL0)과 제2 워드 라인(WL4 내지 WL7)에 의해 정의되는 제1 공백 블록(VB1) 및 제2 스트링 선택 라인(SSL1)과 제1 워드 라인(WL0 내지 WL3)에 의해 정의되는 제2 공백 블록(VB0)이 정의될 수 있다. 다시 말해서, 제1 공백 블록(VB0)은 제1 서브 블록(SB0)과 스트링 선택 라인은 공유하지 않고 워드 라인만 공유하며, 제2 공백 블록(VB1)은 제2 서브 블록(SB1)과 스트링 선택 라인은 공유하지 않고 워드 라인만 공유하지 않도록 정의될 수 있다. 이와 같은 방식으로, 도 5에 도시된 것과 같은 복수의 공백 블록(VB0, VB1, VB2, VB3)이 정의될 수 있다.
복수의 서브 블록(SB0, SB1, SB2, SB3)에는 데이터가 프로그램될 수 있다. 다시 말해서, 비휘발성 메모리 장치(100)의 제어 로직(140)은 하나의 메모리 블록에 정의되고, 서로 스트링 선택 라인 및 워드 라인을 공유하지 않는 복수의 서브 블록(SB0, SB1, SB2, SB3)에 데이터를 프로그램할 수 있다.
특히, 복수의 서브 블록(SB0, SB1, SB2, SB3) 각각에는 서로 다른 타입의 데이터가 프로그램될 수 있다. 예를 들어, 제1 서브 블록(SB0)에는 제1 데이터가 프로그램되고, 제2 서브 블록(SB1)에는 제2 데이터가 프로그램될 수 있다. 특히, 제1 데이터는 제1 타입의 메타 데이터를 포함하고, 제2 데이터는 제1 타입과 다른 제2 타입의 메타 데이터를 포함할 수 있다.
한편, 복수의 공백 블록(VB0, VB1, VB2, VB3)에는 데이터가 프로그램되지 않을 수 있다. 다시 말해서, 비휘발성 메모리 장치(100)의 제어 로직(140)은 복수의 공백 블록(VB0, VB1, VB2, VB3)에 데이터를 프로그램하지 않을 수 있다.
본 발명의 몇몇의 실시예에서, 복수의 공백 블록(VB0, VB1, VB2, VB3)은 이레이즈 상태로 유지될 수 있다. 이와 다르게, 본 발명의 다른 몇몇의 실시예에서, 복수의 공백 블록(VB0, VB1, VB2, VB3)은 이레이즈 상태로 유지되지 않을 수도 있다.
복수의 서브 블록(SB0, SB1, SB2, SB3) 각각 부분 이레이즈될 수 있다. 즉, 비휘발성 메모리 장치(100)의 제어 로직(140)은 복수의 서브 블록(SB0, SB1, SB2, SB3) 각각 부분 이레이즈할 수 있다.
예를 들어, 제1 서브 블록(SB0)에 프로그램된 제1 데이터와, 제2 서브 블록(SB1)에 프로그램된 제2 데이터는 독립적으로 부분 이레이즈될 수 있다. 구체적으로, 스트링 선택 라인(SSL0)에 연결된 셀 스트링들을 선택하고, 워드 라인(WL0 내지 WL4)을 선택하여, 선택된 메모리 셀의 데이터를 한 번에 이레이즈할 수 있다. 또한 스트링 선택 라인(SSL1)에 연결된 셀 스트링들을 선택하고, 워드 라인(WL5 내지 WL7)을 선택하여, 선택된 메모리 셀의 데이터를 한 번에 이레이즈할 수 있다.
이와 같이 하나의 물리 블록을 복수의 서브 블록(SB0, SB1, SB2, SB3)으로 나누어 운용함으로써, 메모리 블록 사이즈의 증가에 따라 메모리 블록에서 낭비되는 영역을 최소화할 수 있다. 나아가 해당 서브 블록(SB0, SB1, SB2, SB3) 별로 부분 이레이즈를 수행함으로써, 이레이즈 동작의 효율 또한 높일 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 6을 참조하면, 워드 라인(WL9)에 불량(DF)이 발생한 경우를 고려할 수 있다. 이와 같은 경우, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 메모리 블록은, 제1 스트링 선택 라인(SSL0)과 제1 워드 라인(WL0 내지 WL3)에 의해 정의된 제1 서브 블록(SB0), 제2 스트링 선택 라인(SSL1)과 제2 워드 라인(WL4 내지 WL7)에 의해 정의된 제2 서브 블록(SB1), 제4 스트링 선택 라인(SSL3)과 제3 워드 라인(WL8 내지 WL11)에 의해 정의된 제3 서브 블록(SB2) 및 제3 스트링 선택 라인(SSL2)과 제4 워드 라인(WL12 내지 WL15)에 의해 정의된 제4 서브 블록(SB3)을 포함할 수 있다.
그리고 복수의 서브 블록(SB0, SB1, SB2, SB3) 사이에는 복수의 공백 블록(VB0, VB1, VB2, VB3)이 정의될 수 있다.
즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 메모리 블록은, 하나의 물리 블록 내에서, 불량(DF)이 발생한 영역이 공백 블록으로 정의되고, 나머지 영역에서 서로 스트링 선택 라인 및 워드 라인을 공유하지 않는 복수의 서브 블록(SB0, SB1, SB2, SB3)이 정의될 수 있다.
이에 따라 결함이 존재하는 하나의 물리 블록을 복수의 서브 블록(SB0, SB1, SB2, SB3)으로 나누어 정상적으로 운용함으로써, 메모리 블록의 사용 효율을 더욱 높일 수 있다.
나아가, 기 정의된 서브 블록 내에 결함(DF)이 존재하는 경우, 데이터는 다른 서브 블록에 프로그램될 수도 있다.
예를 들어, 도 5를 다시 참조하면, 제1 스트링 선택 라인(SSL0)과 제1 워드 라인(WL0 내지 WL3)에 의해 정의된 제1 서브 블록(SB0)에 결함이 존재하는 경우, 데이터는 제1 스트링 선택 라인(SSL0)과 다른 제3 스트링 선택 라인(SS2) 및 제1 워드 라인(WL0 내지 WL3)과 다른 제3 워드 라인(WL8 내지 WL11)에 의해 정의되는 제3 서브 블록(SB2)에 프로그램될 수 있다.
이 경우, 만일 제3 서브 블록(SB2)에 다른 타입의 메타 데이터가 기 저장되어 있고, 제3 스트링 선택 라인(SSL2)과 제4 워드 라인(WL12 내지 WL15)에 의해 정의된 제4 서브 블록(SB3)이 공백인 경우라면, 데이터는 제4 서브 블록(SB3)에 프로그램될 수 있다.
이 때, 본 발명의 몇몇의 실시예에서, 제1 서브 블록(SB0) 내의 결함이 존재하는 경우, 제1 서브 블록(SB0)을 정의하는 워드 라인 중 상기 결함이 존재하는 워드 라인에 의해 게이팅되는 메모리 셀은 이레이즈 상태로 유지될 수도 있다.
이에 따라 복수의 서브 블록(SB0, SB1, SB2, SB3) 중 일부에 결함이 발생하더라도 최대한 정상적으로 운용함으로써, 메모리 블록의 사용 효율을 더욱 높일 수 있다.
또 나아가, 앞서 언급한 결함(DF)이 존재하는 경우의 실시예들은 메모리 셀(110)의 일부가 열화된 경우에도 동일하게 적용할 수 있다. 즉, 일부과 열화된 하나의 물리 블록을 복수의 서브 블록(SB0, SB1, SB2, SB3)으로 나누어 정상적으로 운용하고, 기 정의된 서브 블록 내에 일부 열화가 발생한 경우 데이터를 다른 서브 블록에 프로그램함으로써, 메모리 블록의 사용 효율을 더욱 높일 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 7을 참조하면, 복수의 서브 블록(SB0, SB1, SB2, SB3) 사이에는 공백 워드 라인(vacant word line)(VWL3, VWL7, VWL11)이 정의될 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 메모리 블록은, 제1 스트링 선택 라인(SSL0)과 제1 워드 라인(WL0 내지 WL2)에 의해 정의된 제1 서브 블록(SB0), 제2 스트링 선택 라인(SSL1)과 제2 워드 라인(WL4 내지 WL6)에 의해 정의된 제2 서브 블록(SB1), 제3 스트링 선택 라인(SSL2)과 제3 워드 라인(WL8 내지 WL10)에 의해 정의된 제3 서브 블록(SB2) 및 제4 스트링 선택 라인(SSL3)과 제4 워드 라인(WL12 내지 WL15)에 의해 정의된 제4 서브 블록(SB3)을 포함할 수 있다.
그리고 메모리 블록은, 제1 서브 블록(SB0)과 제2 서브 블록(SB1) 사이에 제1 공백 워드 라인(VWL3)을 더 포함할 수 있다. 또한, 메모리 블록은, 제2 서브 블록(SB1)과 제3 서브 블록(SB2) 사이에 제2 공백 워드 라인(VWL7)을 더 포함하고, 제3 서브 블록(SB2)과 제4 서브 블록(SB3) 사이에 제3 공백 워드 라인(VWL11)을 더 포함할 수 있다.
복수의 서브 블록(SB0, SB1, SB2, SB3) 사이에 공백 워드 라인(VWL3, VWL7, VWL11)을 정의함에 따라, 프로그램 동작 시 선택되지 않은 메모리 셀까지 프로그램되는 디스터번스(disturbance) 현상을 최소화 또는 방지할 수 있다.
본 실시예에서, 공백 워드 라인은 하나의 워드 라인으로 표현되었으나, 본 발명의 다른 실시예에서, 공백 워드 라인은 2 이상의 워드 라인을 포함하도록 정의될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 메모리 블록은 복수의 서브 블록(SB0, SB1)을 포함한다.
제1 서브 블록(SB0)은 제1 스트링 선택 라인(SSL0, SSL1)과 제1 워드 라인(WL0 내지 WL7)에 의해 정의된다.
제2 서브 블록(SB1)은 제1 스트링 선택 라인(SSL0, SSL1)과 다른 제2 스트링 선택 라인(SSL2, SSL3)과, 제1 워드 라인(WL0 내지 WL7)과 다른 제2 워드 라인(WL8 내지 WL15)에 의해 정의된다.
즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 메모리 블록은, 하나의 물리 블록 내에서, 서로 스트링 선택 라인 및 워드 라인을 공유하지 않는 복수의 서브 블록(SB0, SB1)을 포함할 수 있다. 이 때, 복수의 서브 블록(SB0, SB1) 각각은 복수의 스트링 선택 라인을 포함할 수 있다.
한편, 복수의 서브 블록(SB0, SB1) 사이에는 복수의 공백 블록(VB0, VB1)이 정의될 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL0, SSL1)과 제1 워드 라인(WL0 내지 WL7)에 의해 정의되는 제1 서브 블록(SB0)과, 제2 스트링 선택 라인(SSL2, SSL3)과 제2 워드 라인(WL8 내지 WL15)에 의해 정의되는 제2 서브 블록(SB1) 사이에는, 제1 스트링 선택 라인(SSL0, SSL1)과 제2 워드 라인(WL8 내지 WL15)에 의해 정의되는 제1 공백 블록(VB1) 및 제2 스트링 선택 라인(SSL2, SSL3)과 제1 워드 라인(WL0 내지 WL7)에 의해 정의되는 제2 공백 블록(VB0)이 정의될 수 있다. 다시 말해서, 제1 공백 블록(VB0)은 제1 서브 블록(SB0)과 스트링 선택 라인은 공유하지 않고 워드 라인만 공유하며, 제2 공백 블록(VB1)은 제2 서브 블록(SB1)과 스트링 선택 라인은 공유하지 않고 워드 라인만 공유하지 않도록 정의될 수 있다.
복수의 서브 블록(SB0, SB1)에는 데이터가 프로그램될 수 있다. 특히, 복수의 서브 블록(SB0, SB1) 각각에는 서로 다른 타입의 데이터가 프로그램될 수 있다. 예를 들어, 제1 서브 블록(SB0)에는 제1 데이터가 프로그램되고, 제2 서브 블록(SB1)에는 제2 데이터가 프로그램될 수 있다. 특히, 제1 데이터는 제1 타입의 메타 데이터를 포함하고, 제2 데이터는 제1 타입과 다른 제2 타입의 메타 데이터를 포함할 수 있다.
한편, 복수의 공백 블록(VB0, VB1)에는 데이터가 프로그램되지 않을 수 있다. 본 발명의 몇몇의 실시예에서, 복수의 공백 블록(VB0, VB1)은 이레이즈 상태로 유지될 수 있다. 이와 다르게, 본 발명의 다른 몇몇의 실시예에서, 복수의 공백 블록(VB0, VB1)은 이레이즈 상태로 유지되지 않을 수도 있다.
복수의 서브 블록(SB0, SB1) 각각 부분 이레이즈될 수 있다. 즉, 비휘발성 메모리 장치(100)의 제어 로직(140)은 복수의 서브 블록(SB0, SB1) 각각 부분 이레이즈할 수 있다.
예를 들어, 제1 서브 블록(SB0)에 프로그램된 제1 데이터와, 제2 서브 블록(SB1)에 프로그램된 제2 데이터는 독립적으로 부분 이레이즈될 수 있다. 구체적으로, 스트링 선택 라인(SSL0, SSL1)에 연결된 셀 스트링들을 선택하고, 워드 라인(WL0 내지 WL7)을 선택하여, 선택된 메모리 셀의 데이터를 한 번에 이레이즈할 수 있다. 또한 스트링 선택 라인(SSL2, SSL3)에 연결된 셀 스트링들을 선택하고, 워드 라인(WL8 내지 WL15)을 선택하여, 선택된 메모리 셀의 데이터를 한 번에 이레이즈할 수 있다.
이와 같이 하나의 물리 블록을 복수의 서브 블록(SB0, SB1)으로 나누어 운용함으로써, 메모리 블록 사이즈의 증가에 따라 메모리 블록에서 낭비되는 영역을 최소화할 수 있다. 나아가 해당 서브 블록(SB0, SB1) 별로 부분 이레이즈를 수행함으로써, 이레이즈 동작의 효율 또한 높일 수 있다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 블록을 설명하기 위한 회로도이다.
도 9를 참조하면, 복수의 서브 블록(SB0, SB1) 사이에는 공백 워드 라인(VWL7)이 정의될 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 메모리 블록은, 제1 스트링 선택 라인(SSL0, SSL1)과 제1 워드 라인(WL0 내지 WL6)에 의해 정의된 제1 서브 블록(SB0) 및 제2 스트링 선택 라인(SSL2, SSL3)과 제2 워드 라인(WL8 내지 WL15)에 의해 정의된 제2 서브 블록(SB1)을 포함할 수 있다.
그리고 메모리 블록은, 제1 서브 블록(SB0)과 제2 서브 블록(SB1) 사이에 공백 워드 라인(VWL7)을 더 포함할 수 있다.
복수의 서브 블록(SB0, SB1) 사이에 공백 워드 라인(VWL7)을 정의함에 따라, 프로그램 동작 시 선택되지 않은 메모리 셀까지 프로그램되는 디스터번스 현상을 최소화 또는 방지할 수 있다.
본 실시예에서, 공백 워드 라인은 하나의 워드 라인으로 표현되었으나, 본 발명의 다른 실시예에서, 공백 워드 라인은 2 이상의 워드 라인을 포함하도록 정의될 수도 있다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 하나의 물리 블록 내에 제1 서브 블록과, 제1 서브 블록과 스트링 선택 라인 및 워드 라인을 공유하지 않는 제2 서브 블록을 정의하는 것(S1001)을 포함한다.
또한 상기 방법은, 제1 서브 블록에 제1 데이터(즉, 제1 타입의 메타 데이터)를 프로그램하는 것(S1003)을 포함한다.
또한 상기 방법은, 제2 서브 블록에 제2 데이터(즉, 제2 타입의 메타 데이터)를 프로그램하는 것(S1005)을 포함한다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 하나의 물리 블록 내에 제1 서브 블록과, 제1 서브 블록과 스트링 선택 라인 및 워드 라인을 공유하지 않는 제2 서브 블록을 정의하는 것(S1101)을 포함한다.
또한 상기 방법은, 제1 서브 블록에 제1 데이터(즉, 제1 타입의 메타 데이터)를 프로그램하는 것(S1103)을 포함한다.
또한 상기 방법은, 제2 서브 블록에 제2 데이터(즉, 제2 타입의 메타 데이터)를 프로그램하는 것(S1105)을 포함한다.
또한 상기 방법은, 제1 서브 블록에 프로그램된 제1 데이터와, 제2 서브 블록에 프로그램된 제2 데이터를 독립적으로 부분 이레이즈하는 것(S1107)을 포함한다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 하나의 물리 블록 내에 제1 서브 블록과, 제1 서브 블록과 스트링 선택 라인 및 워드 라인을 공유하지 않는 제2 서브 블록과, 제1 서브 블록 및 제2 서브 블록과 스트링 선택 라인 및 워드 라인을 공유하지 않는 제3 서브 블록을 정의하는 것(S1201)을 포함한다.
또한 상기 방법은, 제1 서브 블록에서 결함을 검출하는 것(S1203)을 포함한다.
또한 상기 방법은, 제1 데이터를 제3 서브 블록에 프로그램하는 것(S1205)을 포함한다.
이제까지 설명한 본 발명의 다양한 실시예에 따르면, 비휘발성 메모리 장치의 하나의 물리 블록을 복수의 서브 블록으로 나누어 운용함으로써, 메모리 블록 사이즈의 증가에 따라 메모리 블록에서 낭비되는 영역을 최소화할 수 있다. 나아가 해당 서브 블록 별로 부분 이레이즈를 수행함으로써, 이레이즈 동작의 효율 또한 높일 수 있다.
또한, 복수의 서브 블록 중 일부에 결함 또는 열화가 발생하더라도 최대한 정상적으로 운용함으로써, 메모리 블록의 사용 효율을 더욱 높일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 메모리 장치 20: 호스트
100: 비휘발성 메모리 장치 110: 셀 어레이
120: 어드레스 디코더 130: 리드/라이트 로직
140: 제어 로직 150: 입출력 버퍼
200: 컨트롤러

Claims (10)

  1. 제1 스트링 선택 라인과 제1 워드 라인에 의해 정의되는 제1 서브 블록;
    상기 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인과, 상기 제1 워드 라인과 다른 제2 워드 라인에 의해 정의되는 제2 서브 블록;
    상기 제1 스트링 선택 라인과 상기 제2 워드 라인에 의해 정의되는 제1 공백 블록; 및
    상기 제2 스트링 선택 라인과 상기 제1 워드 라인에 의해 정의되는 제2 공백 블록을 포함하고,
    상기 제1 서브 블록에는 제1 데이터가 프로그램되고, 상기 제2 서브 블록에는 제2 데이터가 프로그램되고, 상기 제1 공백 블록 및 상기 제2 공백 블록에는 데이터가 프로그램되지 않는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 스트링 선택 라인 및 상기 제2 스트링 선택 라인은 각각 하나 이상의 스트링 선택 라인을 포함하고,
    상기 제1 워드 라인 및 상기 제2 워드 라인은 각각 하나 이상의 워드 라인을 포함하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 서브 블록과 상기 제2 서브 블록 사이에 공백 워드 라인을 더 포함하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 서브 블록에 프로그램된 상기 제1 데이터와, 상기 제2 서브 블록에 프로그램된 상기 제2 데이터는 독립적으로 부분 이레이즈(partial erase)되는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 데이터는 제1 타입의 메타 데이터를 포함하고, 상기 제2 데이터는 제1 타입과 다른 제2 타입의 메타 데이터를 포함하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 스트링 선택 라인과 다른 제3 스트링 선택 라인 및 상기 제1 워드 라인과 다른 제3 워드 라인에 의해 정의되는 제3 서브 블록을 더 포함하고,
    상기 제1 서브 블록 내에 결함이 존재하는 경우, 상기 제1 데이터를 상기 제3 서브 블록에 프로그램하는 비휘발성 메모리 장치.
  7. 어드레스 디코더(address decoder) 및 리드/라이트 로직(read/write logic)을 제어하는 제어 로직(control logic); 및
    복수의 메모리 블록을 포함하는 셀 어레이를 포함하고,
    상기 제어 로직은,
    상기 복수의 메모리 블록 중 하나의 메모리 블록에 정의된 제1 서브 블록에 제1 데이터를 프로그램하고,
    상기 하나의 메모리 블록에 정의되고, 상기 제1 서브 블록과 스트링 선택 라인 및 워드 라인을 공유하지 않는 제2 서브 블록에 제2 데이터를 프로그램하는 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 제어 로직은 상기 제1 서브 블록에 프로그램된 상기 제1 데이터와, 상기 제2 서브 블록에 프로그램된 상기 제2 데이터를 독립적으로 부분 이레이즈(partial erase)하는 비휘발성 메모리 장치.
  9. 제7항에 있어서,
    상기 제1 데이터는 제1 타입의 메타 데이터를 포함하고, 상기 제2 데이터는 제1 타입과 다른 제2 타입의 메타 데이터를 포함하는 비휘발성 메모리 장치.
  10. 하나의 물리 블록 내에 제1 서브 블록과, 상기 제1 서브 블록과 스트링 선택 라인 및 워드 라인을 공유하지 않는 제2 서브 블록을 정의하고,
    상기 제1 서브 블록에 제1 데이터를 프로그램하고,
    상기 제2 서브 블록에 제2 데이터를 프로그램하는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11282582B2 (en) 2020-06-12 2022-03-22 Micron Technology, Inc. Short program verify recovery with reduced programming disturbance in a memory sub-system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020094354A (ko) * 2001-06-11 2002-12-18 삼성전자 주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
KR20150119457A (ko) * 2013-02-28 2015-10-23 마이크론 테크놀로지, 인크. 3d 메모리에서 서브 블록 비활성화

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249465B1 (en) * 2000-02-18 2001-06-19 Hewlett-Packard Company Redundancy programming using addressable scan paths to reduce the number of required fuses
US6763424B2 (en) 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7952928B2 (en) * 2008-05-27 2011-05-31 Sandisk Il Ltd. Increasing read throughput in non-volatile memory
KR20130059007A (ko) 2011-11-28 2013-06-05 삼성전자주식회사 불휘발성 메모리 및 그것을 포함하는 메모리 장치
KR101997572B1 (ko) 2012-06-01 2019-07-09 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 쓰기 방법
KR101988434B1 (ko) * 2012-08-31 2019-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법
US9218890B2 (en) * 2013-06-03 2015-12-22 Sandisk Technologies Inc. Adaptive operation of three dimensional memory
US8923054B1 (en) 2013-06-14 2014-12-30 Sandisk Technologies Inc. Pseudo block operation mode in 3D NAND
JP2015097245A (ja) 2013-11-15 2015-05-21 株式会社東芝 不揮発性半導体記憶装置、及びメモリシステム
KR20160006866A (ko) * 2014-07-09 2016-01-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
US9418751B1 (en) * 2015-01-23 2016-08-16 Sandisk Technologies Llc Pre-program detection of threshold voltages of select gate transistors in a memory device
US9595319B2 (en) 2015-04-24 2017-03-14 Peter Wung Lee Partial/full array/block erase for 2D/3D hierarchical NAND
KR20170056072A (ko) * 2015-11-12 2017-05-23 삼성전자주식회사 멀티 플레인을 포함하는 불 휘발성 메모리 장치
KR20170056766A (ko) * 2015-11-13 2017-05-24 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10275156B2 (en) * 2016-09-29 2019-04-30 Intel Corporation Managing solid state drive defect redundancies at sub-block granularity
US10224107B1 (en) * 2017-09-29 2019-03-05 Intel Corporation Method and apparatus for dynamically determining start program voltages for a memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020094354A (ko) * 2001-06-11 2002-12-18 삼성전자 주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
KR20150119457A (ko) * 2013-02-28 2015-10-23 마이크론 테크놀로지, 인크. 3d 메모리에서 서브 블록 비활성화

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