KR20140133268A - 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치 - Google Patents
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Abstract
본 발명의 실시 예에 따른 3차원 플래시 메모리 장치는 접지 선택 라인과 메인 워드 라인 사이에 위치한 제 1 더미 워드 라인; 및 스트링 선택 라인과 상기 메인 워드 라인 사이에 위치한 제 2 더미 워드 라인을 포함한다. 여기에서, 상기 제 1 및 제 2 더미 워드 라인의 수는 서로 다르다. 상기 제 1 및 제 2 더미 워드 라인은 서로 다른 수를 가짐으로, 프로그램 동작 시에 프로그램 금지 셀의 부스팅 채널과 비트 라인 사이의 전계(Es)와 상기 부스팅 채널과 공통 소스 라인 사이의 전계(Eg)의 전계 차이(Es-Eg)를 줄일 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 데이터 저장 장치이 데이터 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 소비자가 요구하는 우수한 성능 및 가격 경쟁력을 유지하기 위해 집적도를 증가시키고 있다. 그러나 종래의 2차원 플래시 메모리는 제조 공정상 집적도를 증가시키는 데에는 제한이 있다. 이러한 제약을 극복하기 위해, 3차원 플래시 메모리가 제안되고 있다. 3차원 플래시 메모리는 집적도를 높일 수 있지만, 프로그램 동작 시에 프로그램 디스터번스(program disturbance)로 인해, 데이터 신뢰성을 떨어뜨릴 수 있다.
본 발명의 목적은 스트링 선택 라인과 접지 선택 라인에 있는 더미 워드 라인의 수를 다르게 함으로, 셀 스트링의 부스팅 채널을 기준으로 두 선택 라인 쪽의 전계(electric field) 차이로 인한 프로그램 디스터번스를 줄이고 데이터 신뢰성을 높일 수 있는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 3차원 플래시 메모리 장치는 기판과 수직 방향으로 배열된 복수의 셀 스트링을 갖고, 비트 라인과 공통 소스 라인 사이에 연결되고, 프로그램 셀을 포함하는 제 1 셀 스트링; 상기 비트 라인과 상기 공통 소스 라인 사이에 연결되고, 상기 프로그램 셀과 동일한 워드 라인에 연결되는 프로그램 금지 셀을 포함하는 제 2 셀 스트링; 상기 제 1 셀 스트링을 선택하기 위한 제 1 스트링 선택 라인; 상기 제 2 셀 스트링을 선택하기 위한 제 2 스트링 선택 라인; 접지 선택 라인과 메인 워드 라인 사이에 위치한 제 1 더미 워드 라인; 및 상기 제 1 및 제 2 스트링 선택 라인과 상기 메인 워드 라인 사이에 위치한 제 2 더미 워드 라인을 포함한다. 여기에서, 상기 제 1 및 제 2 더미 워드 라인은 프로그램 동작 시에 상기 제 2 셀 스트링의 부스팅 채널과 상기 비트 라인 사이의 전계(Es)와 상기 부스팅 채널과 상기 공통 소스 라인 사이의 전계(Eg)의 전계 차이(Es-Eg)를 줄이도록 비대칭 구조를 갖는다.
실시 예로서, 상기 제 1 및 제 2 더미 워드 라인의 수는 서로 다르다. 상기 제 2 더미 워드 라인의 수는 상기 제 1 더미 워드 라인의 수보다 많다.
다른 실시 예로서, 상기 접지 선택 라인과 상기 제 1 더미 워드 라인 사이의 길이는 상기 제 1 및 제 2 스트링 선택 라인과 상기 제 2 더미 워드 라인 사이의 길이와 다르다. 상기 제 1 및 제 2 스트링 선택 라인과 상기 제 2 더미 워드 라인 사이의 길이는 상기 접지 선택 라인과 상기 제 1 더미 워드 라인 사이의 길이 보다 더 길다.
또 다른 실시 예로서, 상기 제 1 및 제 2 더미 워드 라인은 동일한 수이고, 상기 제 1 및 제 2 더미 워드 라인의 길이는 서로 다르다.
또 다른 실시 예로서, 상기 3차원 플래시 메모리 장치는 소거 동작 시에, 상기 제 1 더미 워드 라인 중에서, 상기 접지 선택 라인에 인접한 더미 워드 라인(DWL11)과 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL1x)에는 다른 레벨의 전압이 인가된다. 그리고 상기 제 2 더미 워드 라인 중에서, 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL21)과 상기 제 1 및 제 2 스트링 선택 라인에 인접한 더미 워드 라인(DWL2y)에는 다른 레벨의 전압이 인가된다.
본 발명의 실시 예에 따른 3차원 플래시 메모리 장치의 다른 일면은, 접지 선택 라인과 메인 워드 라인 사이에 위치한 제 1 더미 워드 라인; 및 스트링 선택 라인과 상기 메인 워드 라인 사이에 위치한 제 2 더미 워드 라인을 포함하되, 상기 제 1 및 제 2 더미 워드 라인의 수는 서로 다르다.
실시 예로서, 상기 제 1 및 제 2 더미 워드 라인은 서로 다른 수를 가짐으로, 프로그램 동작 시에 프로그램 금지 셀의 부스팅 채널과 비트 라인 사이의 전계(Es)와 상기 부스팅 채널과 공통 소스 라인 사이의 전계(Eg)의 전계 차이(Es-Eg)를 줄일 수 있다. 여기에서, 상기 프로그램 금지 셀은 프로그램 셀과 동일한 워드 라인 및 동일한 비트 라인에 연결된다.
다른 실시 예로서, 상기 3차원 플래시 메모리 장치는 소거 동작 시에, 상기 제 1 더미 워드 라인 중에서, 상기 접지 선택 라인에 인접한 더미 워드 라인(DWL11)과 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL1x)에는 다른 레벨의 전압이 인가된다. 또한, 상기 제 2 더미 워드 라인 중에서, 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL21)과 상기 스트링 선택 라인에 인접한 더미 워드 라인(DWL2y)에는 다른 레벨의 전압이 인가된다.
본 발명의 실시 예에 따른 데이터 저장 장치는 기판과 수직 방향으로 배열된 복수의 셀 스트링을 갖는 3차원 플래시 메모리; 및 상기 3차원 플래시 메모리를 제어하기 위한 메모리 컨트롤러를 포함한다. 여기에서, 상기 3차원 플래시 메모리는 접지 선택 라인과 메인 워드 라인 사이에 위치한 제 1 더미 워드 라인; 및 스트링 선택 라인과 상기 메인 워드 라인 사이에 위치한 제 2 더미 워드 라인을 포함하고, 프로그램 동작 시에, 프로그램 금지 셀의 부스팅 채널과 비트 라인 사이의 전계(Es)와 상기 부스팅 채널과 공통 소스 라인 사이의 전계(Eg)의 전계 차이(Es-Eg)를 줄이기 위하여, 상기 제 1 및 제 2 더미 워드 라인의 수를 다르게 한다. 상기 프로그램 금지 셀은 프로그램 셀과 동일한 워드 라인 및 동일한 비트 라인에 연결된다.
실시 예로서, 상기 3차원 플래시 메모리 장치는 소거 동작 시에, 상기 제 1 더미 워드 라인 중에서 상기 접지 선택 라인에 인접한 더미 워드 라인(DWL11)과 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL1x)에는 다른 레벨의 전압이 인가되고; 상기 제 2 더미 워드 라인 중에서 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL21)과 상기 스트링 선택 라인에 인접한 더미 워드 라인(DWL2y)에는 다른 레벨의 전압이 인가된다.
본 발명의 실시 예에 따른 3차원 플래시 메모리 장치는 스트링 선택 라인과 접지 선택 라인에 위치하는 더미 워드 라인이 비대칭 구조를 갖는다. 본 발명에 의하면, 프로그램 동작 시에 프로그램 금지 셀의 부스팅 채널과 비트 라인 사이의 전계(Es)와 부스팅 채널과 공통 소스 라인 사이의 전계(Eg)의 전계 차이(Es-Eg)를 줄일 수 있고, 이를 통해 프로그램 디스터번스를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 5는 2차원 플래시 메모리의 메모리 블록을 예시적으로 보여주는 회로도이다.
도 6은 도 5에 도시된 2차원 플래시 메모리의 프로그램 바이어스 조건을 예시적으로 보여주는 회로도이다.
도 7은 2차원 플래시 메모리에서 프로그램 금지 셀(Q)을 포함하는 셀 스트링의 부스팅 레벨을 설명하기 위한 도면이다.
도 8은 도 4에 도시된 3차원 플래시 메모리의 프로그램 바이어스 조건을 보여주는 회로도이다.
도 9 및 도 10은 도 8의 제 1 비트 라인(BL1)에 연결된 프로그램 금지 셀(C)의 바이어스 조건을 보여주는 도면이다.
도 11 내지 도 13은 본 발명의 실시 예에 따른 3차원 플래시 메모리의 워드 라인 구조를 보여주는 개념도이다.
도 14는 도 1에 도시된 플래시 메모리의 다른 실시 예를 보여주는 블록도이다.
도 15는 도 14에 도시된 3차원 플래시 메모리의 워드 라인 구조를 보여주는 개념도이다.
도 16은 3차원 플래시 메모리의 소거 동작 시 더미 워드 라인 전압 레벨의 한 예를 보여주는 그래프이다.
도 17은 도 15에 도시된 3차원 플래시 메모리의 소거 동작 시 더미 워드 라인 전압 레벨의 한 예를 보여주는 그래프이다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다.
도 19는 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 20은 도 19에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 5는 2차원 플래시 메모리의 메모리 블록을 예시적으로 보여주는 회로도이다.
도 6은 도 5에 도시된 2차원 플래시 메모리의 프로그램 바이어스 조건을 예시적으로 보여주는 회로도이다.
도 7은 2차원 플래시 메모리에서 프로그램 금지 셀(Q)을 포함하는 셀 스트링의 부스팅 레벨을 설명하기 위한 도면이다.
도 8은 도 4에 도시된 3차원 플래시 메모리의 프로그램 바이어스 조건을 보여주는 회로도이다.
도 9 및 도 10은 도 8의 제 1 비트 라인(BL1)에 연결된 프로그램 금지 셀(C)의 바이어스 조건을 보여주는 도면이다.
도 11 내지 도 13은 본 발명의 실시 예에 따른 3차원 플래시 메모리의 워드 라인 구조를 보여주는 개념도이다.
도 14는 도 1에 도시된 플래시 메모리의 다른 실시 예를 보여주는 블록도이다.
도 15는 도 14에 도시된 3차원 플래시 메모리의 워드 라인 구조를 보여주는 개념도이다.
도 16은 3차원 플래시 메모리의 소거 동작 시 더미 워드 라인 전압 레벨의 한 예를 보여주는 그래프이다.
도 17은 도 15에 도시된 3차원 플래시 메모리의 소거 동작 시 더미 워드 라인 전압 레벨의 한 예를 보여주는 그래프이다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다.
도 19는 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 20은 도 19에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(1000)는 플래시 메모리(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 데이터 저장 장치(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
플래시 메모리(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 플래시 메모리(1100)는 전원 라인을 통해 전원(PWR)을 입력받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다.
각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 하나의 워드 라인에는 복수의 메모리 셀이 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 플래시 메모리(1100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 동작 시에 워드 라인을 선택한다. 선택된 워드 라인으로 프로그램 전압 또는 읽기 전압이 제공된다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성될 수 있다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결되나, 두 개 또는 그 이상의 비트 라인이 연결될 수도 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용될 수 있다.
계속해서 도 2를 참조하면, 전압 발생기(1150)는 Vpgm 발생기(1151), Vpass 발생기(1152), 그리고 Vsl 발생기(1153)를 포함할 수 있다. Vpgm 발생기(1151)는 프로그램 동작 시에 선택 워드 라인에 제공되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압(Vpgm)은 프로그램 루프가 진행됨에 따라 증가할 수 있다. Vpass 발생기(1152)는 프로그램 동작 시에 선택 및 비선택 워드 라인에 제공되는 패스 전압(Vpass)을 생성한다. 패스 전압(Vpass)은 일반적으로 프로그램 루프가 진행되어도 일정하게 유지된다. Vsl 발생기(1153)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(selection line voltage)을 생성한다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지에 프로그램 데이터가 제공되도록 할 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.
게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
계속해서 도 3을 참조하면, 메모리 블록(BLK1)의 워드 라인(WL)에는 메인 워드 라인(MWL; Main Word Line)과 더미 워드 라인(DWL; Dummy Word Line)이 포함될 수 있다. 더미 워드 라인(DWL)은 메인 워드 라인(MWL)을 보호하고 메모리 셀의 패턴을 균일하게 하기 위한 것이다. 제 1 더미 워드 라인(DWL1)은 접지 선택 라인(GSL)과 메인 워드 라인(MWL) 사이에 위치하고, 제 2 더미 워드 라인(DWL2)은 스트링 선택 라인(SSL)과 메인 워드 라인(MWL) 사이 위치한다.
도 3의 예에서, 제 1 더미 워드 라인(DWL1)은 제 1 워드 라인(WL1)이고, 제 2 더미 워드 라인(DWL2)은 제 7 및 제 8 워드 라인(WL7, WL8)이다. 본 발명의 실시 예에 따른 3차원 플래시 메모리(1100)는 도 3에서 보는 바와 같이, 제 1 및 제 2 더미 워드 라인(DWL1, DWL2)의 수를 다르게 한다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 4를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 여기에서, 낸드 스트링(nand string)은 셀 스트링(cell string)이라고 하기도 한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 동일 높이의 워드 라인(예를 들면, WL4)은 공통으로 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
계속해서 도 4를 참조하면, 메모리 블록(BLK1)의 메모리 셀(MC)에는 메인 메모리 셀(MMC; Main Memory Cell)과 더미 메모리 셀(DMC; Dummy Memory Cell)이 포함될 수 있다. 더미 메모리 셀(DMC)은 더미 워드 라인(도 3 참조, DWL)에 연결되고, 메인 메모리 셀(MMC)은 메인 워드 라인(도 3 참조, MWL)에 연결된다. 도 4에서, 제 1 더미 메모리 셀(DMC1)은 제 1 메모리 셀(MC1)이고, 접지 선택 트랜지스터(GST)와 메인 메모리 셀(MMC) 사이에 연결된다. 제 2 더미 메모리 셀(DMC2)은 제 7 및 제 8 메모리 셀(MC7, MC8)이고, 스트링 선택 트랜지스터(SST)와 메인 메모리 셀(MMC) 사이에 연결된다.
본 발명의 실시 예에 따른 3차원 플래시 메모리(도 2 참조, 1100)는 각각의 셀 스트링에서 제 1 더미 메모리 셀(DMC1)과 제 2 더미 메모리 셀(DMC2)의 수를 달리함으로, 프로그램 디스터번스를 줄일 수 있고 데이터 신뢰성을 높일 수 있다. 그 이유는 아래에서 좀 더 상세하게 설명될 것이다.
도 5는 2차원 플래시 메모리의 메모리 블록을 예시적으로 보여주는 회로도이다. 2차원 플래시 메모리는 3차원 플래시 메모리와 마찬가지로 셀 스트링 구조(cell string structure)로 되어 있다. 도 5의 예에서, 2차원 플래시 메모리는 제 1 내지 제 m 비트 라인(BL1~BLm)에 각각 연결되는 m개의 셀 스트링으로 구성된다.
도 5를 참조하면, 제 1 비트 라인(BL1)에 연결된 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인(WL1~WLn)에 연결되는 복수의 메모리 셀(MC1~MCn), 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL1)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
도 6은 도 5에 도시된 2차원 플래시 메모리의 프로그램 바이어스 조건을 예시적으로 보여주는 회로도이다. 도 6을 참조하면, 프로그램 동작 시 프로그램을 원하는 메모리 셀(이하, '프로그램 셀'이라 함)에 연결된 비트 라인에는 0V가 인가되고, 프로그램을 윈하지 않은 메모리 셀(이하, '프로그램 금지 셀'이라함)에 연결된 비트 라인에는 전원 전압(Vcc)이 인가된다. 이하에서는 프로그램 셀(P)이 연결된 비트 라인을 프로그램 비트 라인(BLpgm)이라 하고, 프로그램 금지 셀(Q)이 연결된 비트 라인을 프로그램 금지 비트 라인(BLinh)이라고 정의한다.
프로그램 동작 시 스트링 선택 라인(SSL)에는 전원 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에는 0V가 인가된다. 그리고 공통 소스 라인(CSL)에는 0V보다 높은 전압(예를 들면, Vcc)이 인가될 수 있다. 그리고 선택 워드 라인(selected WL; WL2)에는 프로그램 전압(예를 들면, Vpgm=18V)이 인가되고, 비선택 워드 라인(non-selected WLs)에는 패스 전압(예를 들면, Vpass=8V)이 인가된다.
프로그램 바이어스 조건에서, 프로그램 셀(P)의 게이트에는 Vpgm이 인가되고, 채널(channel) 전압은 OV이기 때문에, 프로그램 셀(P)의 게이트와 채널 사이에 강한 전계(electric field)가 형성된다. 이때, 프로그램 셀(P)의 채널에 있는 전자는 F-N 터널링에 의해 플로팅 게이트로 주입된다.
한편, 프로그램 금지 셀(Q)의 게이트에 프로그램 전압(Vpgm)이 인가될 때, 프로그램 금지 셀(Q)의 채널은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 게이트와 채널 사이에 형성된 커패시티브 부스팅 효과(capacitive boosting effect)에 의해 부스팅 레벨(Vb, 약 8V)까지 상승한다. 프로그램 금지 셀(Q)의 게이트와 채널 사이에는 F-N 터널링이 일어나기에 충분한 전계가 형성되지 않기 때문에, 프로그램 금지 셀(Q)은 프로그램되지 않는다.
도 7은 2차원 플래시 메모리에서 프로그램 금지 셀(Q)을 포함하는 셀 스트링의 채널 부스팅 레벨을 보여주는 도면이다. 도 7을 참조하면, 프로그램 동작 시에 프로그램 금지 비트 라인(BLinh)과 공통 소스 라인(CSL)은 전원 전압(Vcc) 레벨을 갖고, 채널은 부스팅 레벨(Vb)을 갖는다.
하나의 메모리 셀의 길이가 d라고 하면, 채널과 프로그램 금지 비트 라인(BLinh) 사이의 전계(Es)는 다음 수학식 1과 같이 표현될 수 있다.
그리고 채널과 공통 소스 라인(CSL) 사이의 전계(Eg)는 다음 수학식 2와 같이 표현될 수 있다.
수학식 1과 2를 보면, Es와 Eg는 동일하다는 것을 알 수 있다. 2차원 플래시 메모리는 부스팅 레벨(Vb)을 갖는 채널을 기준으로, 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 방향으로 대칭적인 전압 레벨을 갖는다. 즉, 2차원 플래시 메모리는 프로그램 동작 시에 프로그램 금지 셀을 기준으로 대칭적인 바이어스 전압 레벨을 갖기 때문에, 어느 특정한 방향(SSL 또는 GSL)으로 과도한 프로그램 디스터번스(program disturbance)를 받지 않는다.
이러한 이유로 워드 라인을 보호하고 메모리 셀의 패턴을 균일하게 하기 위한 더미 워드 라인(dummy wordline)도 대칭적 구조를 가질 수 있다. 도 7에 도시된 바와 같이, 제 1 및 제 2 더미 워드 라인(DWL1, DWL2)이 각각 접지 선택 라인(GSL) 쪽과 스트링 선택 라인(SSL) 쪽에서 동일한 수로 설계될 수 있다. 도 7의 예에서, 제 1 더미 워드 라인(DWL1)은 제 1 워드 라인(WL1)이고, 제 2 더미 워드 라인(DWL2)은 제 n 워드 라인(WLn)이다.
메인 워드 라인(MWL)의 부스팅 채널과 프로그램 금지 비트 라인(BLinh) 또는 공통 소스 라인(CSL) 사이의 전계(electric field)는 다음 수학식 3과 같이 표현될 수 있다.
여기에서, k는 제 1 또는 제 2 더미 워드 라인(DWL1, DWL2)의 수이다. 예를 들어, 제 1 더미 워드 라인(DWL1)의 수가 1이고 제 2 더미 워드 라인(DWL2)의 수가 1이면, 수학식 3은 다음 수학식 4와 같이 표현될 수 있다.
이상에서 설명한 바와 같이, 2차원 플래시 메모리는 프로그램 금지 셀의 부스팅 채널을 기준으로 두 선택 라인(SSL, GSL) 사이에서 전계 차이가 없기 때문에, 어느 특정한 방향(SSL 또는 GSL)으로 과도한 프로그램 디스터번스(program disturbance)를 받지 않는다. 그러나 3차원 플래시 메모리는 구조적 특성상 부스팅 채널을 기준으로 두 선택 라인 사이에서 전계 차이가 있기 때문에, 어느 한 방향(SSL 또는 GSL)로 과도한 프로그램 디스터번스를 받을 수 있다.
본 발명의 실시 예에 따른 3차원 플래시 메모리는 이러한 프로그램 디스터번스 영향을 줄이기 위하여, 접지 선택 라인(GSL)에 인접한 제 1 더미 워드 라인(DWL1)과 스트링 선택 라인(SSL)에 인접한 제 2 더미 워드 라인(DWL2)의 수를 다르게 한다.
도 8은 도 4에 도시된 3차원 플래시 메모리의 프로그램 바이어스 조건을 보여주는 회로도이다. 도 8에서는 제 1 비트 라인(BL1)에 연결된 셀 스트링(NS11, NS21)과 제 2 비트 라인(BL2)에 연결된 셀 스트링(NS12, NS22)을 보여준다.
제 1 비트 라인(BL1)은 0V가 인가되는 프로그램 비트 라인(BLpgm)이고, 제 2 비트 라인(BL2)은 전원 전압(Vcc)이 인가되는 프로그램 금지 비트 라인(BLinh)이다. 제 1 비트 라인(BL1)에 연결된 셀 스트링들(NS11, NS21) 중에서, 셀 스트링 NS21이 선택된다고 가정하면, 프로그램 동작시 제 1 스트링 선택 라인(SSL1)에는 0V가 인가되고, 제 2 스트링 선택 라인(SSL2)에는 전원 전압(Vcc)이 인가된다.
접지 선택 라인(GSL)에는 0V가 인가된다. 그리고 공통 소스 라인(CSL)에는 0V보다 높은 전압(예를 들면, Vcc)이 인가될 수 있다. 선택 워드 라인(예를 들면, WL5)에는 프로그램 전압(Vpgm=18V)이 인가되고, 비선택 워드 라인(예를 들면, WL4, WL6)에는 패스 전압(Vpass=8V)이 인가된다.
이러한 프로그램 바이어스 조건에서, 메모리 셀(A)의 게이트에는 18V가 인가되고, 채널(channel) 전압은 OV이다. 메모리 셀(A)의 게이트와 채널 사이에 강한 전계(electric field)가 형성되기 때문에, 메모리 셀(A)은 프로그램된다. 한편, 메모리 셀 (B, C, D)의 채널은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 부스팅 레벨(Vb, 약 8V)까지 상승하고, 메모리 셀(B, C, D)은 프로그램되지 않는다.
도 8에서, 제 2 비트 라인(BL2)에 연결된 프로그램 금지 셀(B, D)은 도 7에 도시된 2차원 플래시 메모리의 셀 스트링과 동일 또는 유사한 채널 부스팅 레벨을 갖는다. 즉, 프로그램 동작 시에 프로그램 금지 셀(B, D)의 부스팅 채널을 기준으로 대칭적인 전압 레벨을 갖기 때문에, 부스팅 채널과 비트 라인(BL2) 사이 또는 부스팅 채널과 공통 소스 라인(CSL) 사이의 전계 차이는 거의 없다.
그러나 제 1 비트 라인(BL1)에 연결된 프로그램 금지 셀(C)은, 도 7에 도시된 2차원 플래시 메모리의 셀 스트링과 달리, 프로그램 동작 시에 비대칭적인 전압 레벨을 갖는다. 즉, 프로그램 동작 시에 비트 라인(BL1)에는 0V가 인가되지만, 공통 소스 라인(CSL)에는 전원 전압(Vcc)이 인가된다. 셀 스트링 NS11은 부스팅 채널을 기준으로 비대칭적인 전압 레벨을 갖기 때문에, 부스팅 채널과 비트 라인(BL1) 사이 또는 부스팅 채널과 공통 소스 라인(CSL) 사이에 전계 차이가 발생한다. 이러한 전계 차이로 인해, 셀 스트링 NS11은 어느 한 방향(SSL 또는 GSL 방향)으로 과도한 프로그램 디스터번스(program disturbance)를 받을 수 있다.
도 9 및 도 10은 도 8의 제 1 비트 라인(BL1)에 연결된 셀 스트링 NS11의 채널 부스팅 레벨과 두 선택 라인 방향으로의 전계(Es, Eg)를 보여주는 도면이다. 도 9는 제 1 및 제 2 더미 워드 라인(DWL1, DWL2)의 수가 동일한 경우를 보여주고, 도 10은 다른 경우를 보여준다.
도 9를 참조하면, 제 1 더미 워드 라인(DWL1)은 제 1 워드 라인(WL1)이고, 제 2 더미 워드 라인(DWL2)은 제 8 워드 라인(WL8)이며, 메인 워드 라인(MWL)은 제 2 내지 제 7 워드 라인(WL2~WL7)이다. 그리고 프로그램 금지 셀(C)은 제 5 워드 라인(WL5)에 연결된 메모리 셀이다.
프로그램 동작 시 제 1 비트 라인(BL1)에는 0V가 인가되고, 공통 소스 라인(CSL)에는 전원 전압(Vcc)이 인가된다. 그리고 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가될 때, 채널 전압은 부스팅 레벨(Vb)이 된다.
하나의 메모리 셀의 길이가 d라고 하면, 메인 워드 라인(MWL)의 채널과 제 1 비트 라인(BL1) 사이의 전계(Es)는 다음 수학식 5와 같이 표현될 수 있다.
그리고 메인 워드 라인(MWL)의 채널과 공통 소스 라인(CSL) 사이의 전계(Eg)는 다음 수학식 6과 같이 표현될 수 있다.
도 9 및 수학식 5와 6을 참조하면, Es와 Eg 사이의 전계 차이는 다음 수학식 7과 같이 계산될 수 있다.
이러한 전계 차이는, 3차원 플래시 메모리가 2차원 플래시 메모리와 달리, 프로그램 금지 셀(C)에 연결된 비트 라인(BL1)에 0V의 전압이 인가되는 경우가 있기 때문이다. 다시 말하면, 프로그램 비트 라인(BL1)에 프로그램 금지 셀(C)을 포함하는 셀 스트링(NS11)이 존재하기 때문이다. 이러한 이유로, 3차원 플래시 메모리는 프로그램 동작 시에 부스팅 채널을 기준으로 비대칭적인 전압 레벨을 갖게 되며, 어느 특정한 방향(SSL 또는 GSL)으로 과도한 프로그램 디스터번스(program disturbance)를 받게 된다.
도 10을 참조하면, 제 1 더미 워드 라인(DWL1)은 제 1 워드 라인(WL1)이고, 제 2 더미 워드 라인(DWL2)은 제 7 및 제 8 워드 라인(WL7, WL8)이며, 메인 워드 라인(MWL)은 제 2 내지 제 6 워드 라인(WL2~WL6)이다. 이 경우에 메인 워드 라인(MWL)의 채널과 제 1 비트 라인(BL1) 사이의 전계(Es)는 다음 수학식 8과 같이 표현될 수 있다.
그리고 메인 워드 라인(MWL)의 채널과 공통 소스 라인(CSL) 사이의 전계(Eg)는 다음 수학식 9와 같이 표현될 수 있다.
도 10 및 수학식 8과 9를 참조하면, Es와 Eg 사이의 전계 차이는 다음 수학식 10과 같이 계산될 수 있다.
수학식 7과 10을 비교하면, 제 1 및 제 2 더미 워드 라인(DWL1, DWL2)의 수를 다르게 할 때, Es와 Eg 사이의 전계 차이(Es-Eg)가 Vb/6d 만큼 줄어듦을 알 수 있다.
본 발명의 실시 예에 따른 3차원 플래시 메모리는, 도 10에 도시된 바와 같이, 제 1 더미 워드 라인(DWL1)과 제 2 더미 워드 라인(DWL2)의 수를 다르게 함으로, 전계 차이로 인한 프로그램 디스터번스 영향을 줄일 수 있다.
도 11 내지 도 13은 본 발명의 실시 예에 따른 3차원 플래시 메모리의 워드 라인 구조를 보여주는 개념도이다. 도 11 내지 도 13에서, 빗금 친 워드 라인은 더미 워드 라인(DWL1~DWL3)이고, 나머지 워드 라인은 메인 워드 라인(MWL1~MWLn)이다.
도 11을 참조하면, 접지 선택 라인(GSL)과 제 1 메인 워드 라인(MWL1) 사이에 하나의 더미 워드 라인(DWL1)이 위치하고, 스트링 선택 라인(SSL1~SSL3)과 제 n 메인 워드 라인(MWLn) 사이에 두 개의 더미 워드 라인(DWL2, DWL3)이 위치한다. 본 발명은 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 있는 더미 워드 라인의 수를 다르게 함으로, 전계 차이를 줄일 수 있고 특정 방향으로 받는 프로그램 디스터번스 영향을 줄일 수 있다.
한편, 본 발명의 실시 예에 따른 3차원 플래시 메모리는 선택 라인(SSL 또는 GSL)과 더미 워드 라인 사이의 간격을 다르게 함으로, 전계 차이를 줄일 수도 있다. 도 12를 참조하면, 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1) 사이의 길이는 L1이고, 스트링 선택 라인(SSL)과 제 2 더미 워드 라인(DWL2) 사이의 길이는 L2이다. 도 12의 예에서, L2는 L1보다 길다.
또한, 본 발명의 실시 예에 따른 3차원 플래시 메모리는 더미 워드 라인(DWL)의 길이를 다르게 함으로, 전계 차이를 줄일 수도 있다. 도 13을 참조하면, 제 1 더미 워드 라인(DWL1)의 길이는 W1이고, 제 2 더미 워드 라인(DWL2)의 길이는 W2이다. 도 13의 예에서, W2는 W1보다 길다.
도 11 내지 도 13에 도시된 3차원 플래시 메모리의 워드 라인 구조에 의하면, 메인 워드 라인(MWL)과 두 선택 라인(GSL, SSL) 사이의 길이를 다르게 함으로, 두 선택 라인 방향으로의 전계 차이를 줄일 수 있다. 구체적으로, 본 발명은 메인 워드 라인(MWL)과 비트 라인(BL) 사이의 길이를 길게 함으로, 양 방향으로의 전계 차이를 줄일 수 있고, 전계 차이로 인한 프로그램 디스터번스를 줄일 수 있다.
본 발명의 실시 예에 따른 3차원 플래시 메모리는 위의 실시 예 이외에도, 공통 소스 라인(CSL)의 전압을 조절함으로 전계 차이를 줄일 수도 있다. 즉, 공통 소스 라인(CSL)에 전원 전압(Vcc)보다 낮은 전압을 인가함으로, 양 방향으로의 전계 차이를 줄일 수도 있다.
도 14는 도 1에 도시된 플래시 메모리의 다른 실시 예를 보여주는 블록도이다. 도 14를 참조하면, 플래시 메모리(2100)는 메모리 셀 어레이(2110), 어드레스 디코더(2120), 페이지 버퍼 회로(2130), 데이터 입출력 회로(2140), 전압 발생기(2150), 그리고 제어 로직(2160)을 포함한다.
메모리 셀 어레이(2110)는 3차원 구조를 갖는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 어드레스 디코더(2120)는 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 메인 워드 라인(MWLs), 그리고 더미 워드 라인(DWLs)을 통해 메모리 셀 어레이(2110)와 연결된다. 페이지 버퍼 회로(2130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(2110)와 연결된다. 데이터 입출력 회로(2140)는 데이터 라인(DL)을 통해 페이지 버퍼 회로(2130)와 연결된다. 제어 로직(2160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(2100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다.
계속해서 도 14를 참조하면, 전압 발생기(2150)는 Vers 발생기(2151), Vmwl 발생기(2152), Vdwl 발생기(2153), 그리고 Vsl 발생기(2154)를 포함할 수 있다. Vers 발생기(2151)는 소거 전압(예를 들면, Vers=17V)을 생성하고, 소거 동작 시에 기판(SUB, 도 3 참조)을 통해 채널로 소거 전압을 제공한다. Vmwl 발생기(2152)는 소거 동작 시에 메인 워드 라인(MWL)으로 제공되는 메인 워드 라인 전압(Vmwl)을 생성한다. Vdwl 발생기(2153)는 소거 동작 시에 더미 워드 라인(DWL)으로 제공되는 더미 워드 라인 전압(Vdwl)을 생성한다. Vsl 발생기(2154)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(Vsl)을 생성한다.
도 15는 도 14에 도시된 3차원 플래시 메모리의 워드 라인 구조를 보여주는 개념도이다. 도 15를 참조하면, 제 1 더미 워드 라인(DWL11~DWL1x)은 접지 선택 라인(GSL)과 제 1 메인 워드 라인(MWL1) 사이에 위치하고, 제 2 더미 워드 라인(DWL21~DWL2y)은 스트링 선택 라인(SSL1~SSL3)과 제 n 메인 워드 라인(MWLn) 사이에 위치한다. 제 1 및 제 2 더미 워드 라인의 수는 다르거나 같을 수 있다.
도 15에 도시된 바와 같이, 3차원 플래시 메모리(도 14 참조, 2100)는 많은 수의 제 1 및 제 2 더미 워드 라인을 가질 수 있다. 이 경우에 3차원 플래시 메모리(2100)는 소거 동작 시에 각각의 더미 워드 라인(DWL)에 제공되는 더미 워드 라인 전압(Vdwl)을 조절함으로, 메인 메모리 셀의 소거 속도를 빠르게 함과 동시에, 반복된 소거 동작으로 인한 더미 메모리 셀의 스트레스를 완화할 수 있다.
도 16은 3차원 플래시 메모리의 소거 동작 시 더미 워드 라인 전압 레벨의 한 예를 보여주는 그래프이다. 도 16을 참조하면, 제 1 더미 워드 라인(DWL1)은 접지 선택 라인(GSL)과 제 1 메인 워드 라인(MWL1) 사이에 있고, 제 2 더미 워드 라인(DWL2)은 스트링 선택 라인(SSL)과 제 n 메인 워드 라인(MWLn) 사이에 있다.
일반적으로 3차원 플래시 메모리는 소거 동작 시에 메인 메모리 셀과 함께 더미 메모리 셀을 소거하거나, 더미 메모리 셀을 소거하지 않기 위해 플로팅(floating) 한다. 또는 3차원 플래시 메모리는 채널 안으로 소거 바이어스를 유도하기 위해 특정 소거 전압에 맞추어 더미 워드 라인 전압을 0V에서 플로팅 레벨(floating level)로 만들 수도 있다. 즉, 3차원 플래시 메모리는 시간 간격을 두고 더미 워드 라인(DWL)에 전압을 인가할 수도 있다. 지연 시간에 따라 플로팅 시점을 조절함으로, 일정 전압을 인가하는 것과 같은 효과를 얻을 수 있다.
도 16을 참조하면, 소거 동작 동안에 t0에서 메인 워드 라인(MWL1~MWLn)에는 0V의 전압이 인가된다. t1에서, 접지 선택 라인(GSL)과 제 1 더미 워드 라인(DWL1)에는 V1 전압이 인가된다. 여기에서, V1 전압은 OV보다 높고 V2보다 낮다. 기판(SUB), 스트링 선택 라인(SSL), 그리고 제 2 더미 워드 라인(DWL2)에는 V2의 소거 전압(Vers)이 인가된다.
도 17은 도 15에 도시된 3차원 플래시 메모리의 소거 동작 시 더미 워드 라인 전압 레벨의 한 예를 보여주는 그래프이다. 도 17을 참조하면, 접지 선택 라인(GSL)과 제 1 메인 워드 라인(MWL1) 사이에 x개의 제 1 더미 워드 라인(DWL11~DWL1x)이 위치하고, 스트링 선택 라인(SSL)과 제 n 메인 워드 라인(MWLn) 사이에 y개의 제 2 더미 워드 라인(DWL21~DWL2y)이 위치한다.
도 17을 참조하면, 소거 동작 동안에 t0에서 메인 워드 라인(MWL1~MWLn)에는 0V의 전압이 인가된다. ta에서 접지 선택 라인(GSL)과 인접한 더미 워드 라인(DWL11)에는 0V에서 플로팅 레벨(V1)로 하는 지연 스킴(delayed scheme)을 사용한다. 3차원 플래시 메모리는 지연 스킴을 사용하여 소거 전압(Vers)이 채널 내로 용이하게 제공되도록 한다. 스트링 선택 라인(SSL)과 인접한 더미 워드 라인(DWL2y)에는 소거 전압(Vers)이 제공된다.
그리고 메인 워드 라인(MWL1~MWLn)과 인접한 내부 더미 워드 라인(inner dummy wordlines; DWL1x, DWL21)에는 소거 전압(Vers) 대비 오프셋(offset) 값을 갖는 Va 전압을 제공한다. 3차원 플래시 메모리는 지연 스킴을 사용하여 Va 전압을 제공함으로, 인접한 메인 메모리 셀의 소거 속도를 빠르게 할 수 있다. 여기에서, Va는 V1보다 높고 V2보다 낮다. 본 발명은 이를 통해 반복된 소거 동작으로 인한 더미 메모리 셀의 소거 스트레스를 완화할 수 있고, 더 많은 수의 P/E 사이클을 보장할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 데이터 저장 장치는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다. 여기에서, 플래시 메모리(3230)는 앞에서 설명한 3차원 플래시 메모리로 구현된다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 19는 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 19를 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다.
SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 플래시 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다.
복수의 플래시 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 20을 참조하여 상세하게 설명된다.
보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
도 20은 도 19 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), ECC 회로(4213), 중앙 처리 장치(CPU, 4214), 그리고 버퍼 메모리(4215)를 포함한다.
NVM 인터페이스(4211)는 버퍼 메모리(4215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(4211)는 플래시 메모리(4201~420n)로부터 읽은 데이터를 버퍼 메모리(4215)로 전달한다. 여기에서, NVM 인터페이스(4211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(4210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(4213)는 플래시 메모리(4201~420n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(4201~420n)의 스페어 영역(spare area)에 저장된다. ECC 회로(4213)는 플래시 메모리(4201~420n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(4213)는 검출된 에러를 정정한다.
중앙 처리 장치(4214)는 호스트(4100, 도 17 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 플래시 메모리(4201~420n)를 제어한다. 중앙 처리 장치(4214)는 SSD(4200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리(4201~420n)의 동작을 제어한다.
버퍼 메모리(4215)는 호스트(4100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4215)는 플래시 메모리(4201~420n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(4215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(4201~420n)에 저장된다. 버퍼 메모리(4215)에는 DRAM, SRAM 등이 포함될 수 있다.
도 21은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 21을 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 데이터 저장 장치 1100: 플래시 메모리
1110: 메모리 셀 어레이 1120: 어드레스 디코더
1130: 페이지 버퍼 회로 1140: 데이터 입출력 회로
1150: 전압 발생기 1151: 프로그램 전압 발생기
1152: 패스 전압 발생기 1153: 선택 라인 전압 발생기
1160: 제어 로직
1110: 메모리 셀 어레이 1120: 어드레스 디코더
1130: 페이지 버퍼 회로 1140: 데이터 입출력 회로
1150: 전압 발생기 1151: 프로그램 전압 발생기
1152: 패스 전압 발생기 1153: 선택 라인 전압 발생기
1160: 제어 로직
Claims (20)
- 기판과 수직 방향으로 배열된 복수의 셀 스트링을 갖는 3차원 플래시 메모리 장치에 있어서:
비트 라인과 공통 소스 라인 사이에 연결되고, 프로그램 셀을 포함하는 제 1 셀 스트링;
상기 비트 라인과 상기 공통 소스 라인 사이에 연결되고, 상기 프로그램 셀과 동일한 워드 라인에 연결되는 프로그램 금지 셀을 포함하는 제 2 셀 스트링;
상기 제 1 셀 스트링을 선택하기 위한 제 1 스트링 선택 라인;
상기 제 2 셀 스트링을 선택하기 위한 제 2 스트링 선택 라인;
접지 선택 라인과 메인 워드 라인 사이에 위치한 제 1 더미 워드 라인; 및
상기 제 1 및 제 2 스트링 선택 라인과 상기 메인 워드 라인 사이에 위치한 제 2 더미 워드 라인을 포함하되,
상기 제 1 및 제 2 더미 워드 라인은 프로그램 동작 시에 상기 제 2 셀 스트링의 부스팅 채널과 상기 비트 라인 사이의 전계(Es)와 상기 부스팅 채널과 상기 공통 소스 라인 사이의 전계(Eg)의 전계 차이(Es-Eg)를 줄이도록 비대칭 구조를 갖는 3차원 플래시 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 더미 워드 라인의 수는 서로 다른 것을 특징으로 하는 3차원 플래시 메모리 장치. - 제 2 항에 있어서,
상기 제 2 더미 워드 라인의 수는 상기 제 1 더미 워드 라인의 수보다 많은 것을 특징으로 하는 3차원 플래시 메모리 장치. - 제 1 항에 있어서,
상기 접지 선택 라인과 상기 제 1 더미 워드 라인 사이의 길이는 상기 제 1 및 제 2 스트링 선택 라인과 상기 제 2 더미 워드 라인 사이의 길이와 다른 것을 특징으로 하는 3차원 플래시 메모리 장치. - 상기 제 4 항에 있어서,
상기 제 1 및 제 2 스트링 선택 라인과 상기 제 2 더미 워드 라인 사이의 길이는 상기 접지 선택 라인과 상기 제 1 더미 워드 라인 사이의 길이보다 더 긴 것을 특징으로 하는 3차원 플래시 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 더미 워드 라인은 동일한 수이고,
상기 제 1 및 제 2 더미 워드 라인의 길이는 서로 다른 것을 특징으로 하는 3차원 플래시 메모리 장치. - 제 1 항에 있어서,
소거 동작 시에, 상기 제 1 더미 워드 라인 중에서, 상기 접지 선택 라인에 인접한 더미 워드 라인(DWL11)과 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL1x)에는 다른 레벨의 전압이 인가되는 3차원 플래시 메모리 장치. - 제 7 항에 있어서,
소거 동작 시에, 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL1x)은 상기 접지 선택 라인에 인접한 더미 워드 라인(DWL11)보다 더 높은 전압 레벨이 인가되는 3차원 플래시 메모리 장치. - 제 7 항에 있어서,
소거 동작 시에, 상기 제 2 더미 워드 라인 중에서, 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL21)과 상기 제 1 및 제 2 스트링 선택 라인에 인접한 더미 워드 라인(DWL2y)에는 다른 레벨의 전압이 인가되는 3차원 플래시 메모리 장치. - 제 9 항에 있어서,
소거 동작 시에, 상기 제 1 및 제 2 스트링 선택 라인에 인접한 더미 워드 라인(DWL2y)은 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL21)보다 더 높은 전압 레벨이 인가되는 3차원 플래시 메모리 장치. - 기판과 수직 방향으로 배열된 복수의 셀 스트링을 갖는 3차원 플래시 메모리 장치에 있어서:
접지 선택 라인과 메인 워드 라인 사이에 위치한 제 1 더미 워드 라인; 및
스트링 선택 라인과 상기 메인 워드 라인 사이에 위치한 제 2 더미 워드 라인을 포함하되,
상기 제 1 및 제 2 더미 워드 라인의 수는 서로 다른 것을 특징으로 하는 3차원 플래시 메모리 장치. - 제 11 항에 있어서,
상기 제 1 및 제 2 더미 워드 라인은 서로 다른 수를 가짐으로, 프로그램 동작 시에 프로그램 금지 셀의 부스팅 채널과 비트 라인 사이의 전계(Es)와 상기 부스팅 채널과 공통 소스 라인 사이의 전계(Eg)의 전계 차이(Es-Eg)를 줄이는 것을 특징으로 3차원 플래시 메모리 장치. - 제 12 항에 있어서,
상기 프로그램 금지 셀은 프로그램 셀과 동일한 워드 라인 및 동일한 비트 라인에 연결되는 3차원 플래시 메모리 장치. - 제 11 항에 있어서,
소거 동작 시에, 상기 제 1 더미 워드 라인 중에서, 상기 접지 선택 라인에 인접한 더미 워드 라인(DWL11)과 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL1x)에는 다른 레벨의 전압이 인가되는 3차원 플래시 메모리 장치. - 제 14 항에 있어서,
소거 동작 시에, 상기 제 2 더미 워드 라인 중에서, 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL21)과 상기 스트링 선택 라인에 인접한 더미 워드 라인(DWL2y)에는 다른 레벨의 전압이 인가되는 3차원 플래시 메모리 장치. - 기판과 수직 방향으로 배열된 복수의 셀 스트링을 갖는 3차원 플래시 메모리; 및
상기 3차원 플래시 메모리를 제어하기 위한 메모리 컨트롤러를 포함하되,
상기 3차원 플래시 메모리는,
접지 선택 라인과 메인 워드 라인 사이에 위치한 제 1 더미 워드 라인; 및
스트링 선택 라인과 상기 메인 워드 라인 사이에 위치한 제 2 더미 워드 라인을 포함하고,
프로그램 동작 시에, 프로그램 금지 셀의 부스팅 채널과 비트 라인 사이의 전계(Es)와 상기 부스팅 채널과 공통 소스 라인 사이의 전계(Eg)의 전계 차이(Es-Eg)를 줄이기 위하여, 상기 제 1 및 제 2 더미 워드 라인의 수를 다르게 하는 것을 특징으로 하는 데이터 저장 장치. - 제 16 항에 있어서,
상기 프로그램 금지 셀은 프로그램 셀과 동일한 워드 라인 및 동일한 비트 라인에 연결되는 데이터 저장 장치. - 제 16 항에 있어서,
소거 동작 시에, 상기 제 1 더미 워드 라인 중에서 상기 접지 선택 라인에 인접한 더미 워드 라인(DWL11)과 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL1x)에는 다른 레벨의 전압이 인가되고;
상기 제 2 더미 워드 라인 중에서 상기 메인 워드 라인에 인접한 더미 워드 라인(DWL21)과 상기 스트링 선택 라인에 인접한 더미 워드 라인(DWL2y)에는 다른 레벨의 전압이 인가되는 데이터 저장 장치. - 제 16 항에 있어서,
상기 3차원 플래시 메모리 장치와 상기 메모리 컨트롤러는 메모리 카드 형태로 구현되는 데이터 저장 장치. - 제 16 항에 있어서,
상기 3차원 플래시 메모리 장치와 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브(SSD) 형태로 구현되는 데이터 저장 장치.
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