KR20220049395A - 히든 최하위 비트(hlsb)를 이용하는 고 레졸루션 zq 캘리브레이션 방법 - Google Patents

히든 최하위 비트(hlsb)를 이용하는 고 레졸루션 zq 캘리브레이션 방법 Download PDF

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Abstract

히든 최하위 비트(HLSB)를 이용하는 고 레졸루션 ZQ 캘리브레이션 방법이 개시된다. 고 레졸루션 ZQ 캘리브레이션 방법은, 임피던스 조정(ZQ) 패드의 ZQ 캘리브레이션 동작에서 출력되는 n 비트들의 ZQ 코드에다가 히든 최하위 비트(HLSB)를 추가하여 캘리브레이션 시간 증가 없이 n+1 비트들의 DQ 코드를 생성한다. n+1 비트들의 DQ 코드에 의해 DQ 패드의 터미네이션 저항 변화가 가능한 작게 감소된다.

Description

히든 최하위 비트(HLSB)를 이용하는 고 레졸루션 ZQ 캘리브레이션 방법 {High resolution ZQ calibration method using hidden least significant bit(HLSB)}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 캘리브레이션 시간 증가 없이 히든 최하위 비트(HLSB)를 이용하는 고 레졸루션 ZQ 캘리브레이션 방법 및 그것을 채용하는 메모리 장치에 관한 것이다.
전자 기기는 복수의 반도체 집적 회로들(또는 반도체 칩들)을 포함하면서 그 하드웨어 구성이 복잡해지고 있다. 전자 기기의 소형 경량화 요구에 따라, 실장 부품 수의 절감을 위해 복수의 반도체 칩들을 하나의 패키지에 실장하는 멀티 칩 패키지가 제공된다. 그리고, 반도체 칩들 사이에 인터페이스되는 신호들의 전송 시간을 최소화하기 위하여, 신호들의 스윙폭이 줄어들고 있다. 신호들의 스윙 폭이 작아질수록, 반도체 칩들은 외부 노이즈에 대한 영향이 커지고, 인터페이스에서는 임피던스 부정합(impedance mismatch)에 의해 유발되는 신호 반사가 심각해진다. 임피던스 부정합을 해결하기 위하여, 반도체 칩들은 ZQ 핀을 구비하고 외부로부터 ZQ 캘리브레이션 명령을 입력받아 ZQ 캘리브레이션 동작을 수행함으로써 임피던스 매칭을 제어한다.
고용량 메모리 요구 추세에 따라, 하나의 패키지 내에 서로 다른 채널을 통해 독립적으로 동작하는 메모리 칩(또는 다이)이 복수개 실장되는 멀티 칩 패키지가 제공된다. 멀티 칩 패키지 채널에서, 메모리 칩들 각각은 해당 메모리 칩의 커맨드, 어드레스 및 데이터를 전송하는 신호 라인들에 대한 ZQ 캘리브레이션 동작을 수행한다. 이 경우, 멀티 칩 패키지에 실장된 메모리 칩들의 개수만큼 ZQ 캘리브레이션 동작이 수행되어야 한다. 예컨대, 멀티 칩 패키지에 8개의 메모리 칩들이 실장되었다면 8번의 ZQ 캘리브레이션 동작이 수행되어야 하고, 멀티 칩 패키지는 표준(Specification)에 규정된 ZQ 캘리브레이션 시간 동안 ZQ 캘리브레이션 동작을 완료해야 할 것이다.
한편, 멀티 칩 패키지의 동작 속도가 빨라짐에 따라, 멀티 칩 패키지의 메모리 칩들로 전송되는 데이터는 데이터 아이 다이어그램(data eye diagram) 상태를 갖는다. 데이터 아이 다이어그램은 노이즈에 의한 지터(jitter)를 나타내는 다수의 데이터 천이들의 중첩으로 보여지는데, 데이터가 전송되는 신호 라인 또는 채널의 환경에 의해 왜곡된 파형으로 나타날 수 있다.
이에 따라, 멀티 칩 패키지의 메모리 칩들로 전송되는 데이터의 신호 무결성(Signal Integrity: SI)이 중요하다. 데이터의 SI 특성은 데이터 드라이버에서 결정되는 터미네이션 저항 변화에 영향을 받는데, 터미네이션 저항 변화를 작게 하는 것이 바람직하다.
멀티 칩 패키지의 메모리 칩들로 데이터를 전송할 때, 데이터의 터미네이션 저항 변화를 줄일 수 있도록 정밀한 캘리브레이션 레졸루션을 가질 수 있다면, 이러한 기능(facility)이 가능하다면, 데이터 아이 다이어그램의 아이 오프닝 영역이 대칭적이고 최대 아이인 상태를 찾을 수 있을 것이므로 데이터 SI 특성을 개선하는 데 유익할 것이다.
본 발명의 목적은 캘리브레이션 시간 증가 없이 히든 최하위 비트(HLSB)를 이용하여 데이터의 터미네이션 저항 변화를 줄일 수 있는 고 레졸루션 ZQ 캘리브레이션 방법 및 이를 멀티 칩 패키지에 채용하는 데 있다.
본 발명의 실시예들에 따른 ZQ 캘리브레이션 방법은, 임피던스 조정(ZQ) 패드의 ZQ 캘리브레이션 동작을 수행하는 단계, 상기 ZQ 패드에는 ZQ 저항이 연결되고, 상기 ZQ 캘리브레이션 동작에 의해 n (n 은 자연수)비트들의 ZQ 코드가 생성되고; 상기 n 비트들의 ZQ 코드를 n+1 비트들의 데이터 입출력(DQ) 코드로 변환하는 단계, 상기 n 비트들의 ZQ 코드는 제 n번째 최상위 비트(MSB) 내지 제1번째 최하위 비트(LSB)로 구성되고, 상기 n 비트들의 ZQ 코드에 제0번째 히든 최하위 비트(HLSB)가 추가되어 n+1 비트들의 결합된 ZQ 코드가 생성되고, 상기 결합된 ZQ 코드에 기초하여 상기 DQ 코드가 생성되고, 상기 DQ 코드는 상기 MSB 내지 상기 LSB 그리고 상기 HLSB를 포함하고; 및 상기 DQ 코드에 기초하여 DQ 패드의 터미네이션 저항값을 제어하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, 임피던스 조정(ZQ) 패드에 연결되는 ZQ 캘리브레이션 회로, 상기 ZQ 캘리브레이션 회로는 상기 ZQ 패드에 연결된 ZQ 저항을 이용하여 ZQ 캘리브레이션 동작을 수행하고 n (n 은 자연수)비트들의 ZQ 코드를 생성하고; 상기 n 비트들의 ZQ 코드를 n+1 비트들의 데이터 입출력(DQ) 코드로 변환하는 코드 변환 회로, 상기 코드 변환 회로는 제 n번째 최상위 비트(MSB) 내지 제1번째 최하위 비트(LSB)로 구성되는 상기 n 비트들의 ZQ 코드에다가 제0번째 히든 최하위 비트(HLSB)를 추가하여 n+1 비트들의 결합된 ZQ 코드를 생성하고, 상기 결합된 ZQ 코드에 기초하여 상기 DQ 코드를 생성하고, 상기 DQ 코드는 상기 MSB 내지 상기 LSB 그리고 상기 HLSB를 포함하고; 및 상기 DQ 코드에 기초하여 DQ 패드의 터미네이션 저항값을 제어하는 DQ 드라이버 회로를 포함한다.
본 발명의 실시예들에 따른 멀티-칩 패키지는, 인쇄 회로 기판; 및 상기 인쇄 회로 기판 상에 적층되고, 임피던스 조정(ZQ) 패드와 데이터 입출력(DQ) 패드들을 갖는 복수개의 메모리 칩들을 포함한다. 복수개의 메모리 칩들 각각은, 상기 ZQ 패드에 연결되는 ZQ 캘리브레이션 회로, 상기 ZQ 캘리브레이션 회로는 상기 ZQ 패드에 연결된 상기 멀티-칩 패키지 외부의 ZQ 저항을 이용하여 ZQ 캘리브레이션 동작을 수행하며 n (n 은 자연수)비트들의 ZQ 코드를 생성하고; 상기 n 비트들의 ZQ 코드를 n+1 비트들의 데이터 입출력(DQ) 코드로 변환하는 코드 변환 회로, 상기 코드 변환 회로는 제 n번째 최상위 비트(MSB) 내지 제1번째 최하위 비트(LSB)로 구성되는 상기 n 비트들의 ZQ 코드에다가 제0번째 히든 최하위 비트(HLSB)를 추가하여 n+1 비트들의 결합된 ZQ 코드를 생성하고, 상기 결합된 ZQ 코드에 기초하여 상기 DQ 코드를 생성하고, 상기 DQ 코드는 상기 MSB 내지 상기 LSB 그리고 상기 HLSB를 포함하고; 및 상기 DQ 코드에 기초하여 상기 DQ 패드들의 터미네이션 저항값을 제어하는 DQ 드라이버 회로를 포함한다.
본 발명의 실시예들에 따르면, ZQ 캘리브레이션 동작 결과로 얻어진 n 비트들의 ZQ 코드에 히든 최하위 비트(HLSB)를 추가해서 생성된 n+1 비트들의 DQ 코드를 이용하여 데이터의 터미네이션 저항 변화를 가능한 작게 감소시킴에 따라, 추가적인 캘리브레이션 시간 증가 없이 데이터 SI 특성을 개선할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 고 레졸루션 ZQ 캘리브레이션 방법을 적용하는 멀티-칩 패키지를 설명하는 도면이다.
도 2는 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법을 수행하는 메모리 장치를 설명하는 도면이다.
도 3은 도 2의 ZQ 캘리브레이션 회로를 설명하는 회로 다이어그램이다.
도 4는 도 2의 코드 변환 회로를 설명하는 회로 다이어그램이다.
도 5는 도 2의 DQ 드라이버 회로를 설명하는 회로 다이어그램이다.
도 6은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법을 설명하는 차트이다.
도 7은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법에서 DQ 코드가 변할 수 있는 방법을 도시한 차트이다.
도 8은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법을 수행하는 메모리 장치를 설명하는 도면이다.
도 9는 도 8의 코드 변환 회로를 설명하는 회로 다이어그램이다.
도 10은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법을 설명하는 차트이다.
도 11은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법에서 DQ 코드가 변할 수 있는 방법을 도시한 차트이다.
도 12은 도 1의 메모리 장치들을 설명하는 블락 다이어그램이다.
도 13은 도 1의 메모리 장치들을 설명하는 블락 다이어그램이다.
도 14는 도 1의 메모리 장치들을 설명하는 블락 다이어그램이다.
도 15는 도 1의 메모리 장치들의 구조를 설명하는 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 1은 본 발명의 예시적인 실시예들에 따른 고 레졸루션 ZQ 캘리브레이션 방법을 적용하는 멀티-칩 패키지를 설명하는 도면(diagram)이다.
도 1을 참조하면, 멀티-칩 패키지(100)에는 인쇄 회로 기판(120) 상에 적층된 복수개의 메모리 장치들(141-148)을 포함한다. 인쇄 회로 기판(120)은 그 내부에 절연층에 의해 분리되는 복수개의 도전층들과 관통 전극들(Through-Silicon Via: TSV, 122)을 포함할 수 있다. 인쇄 회로 기판(120)의 도전층들과 관통 전극들(122)은 멀티-칩 패키지(100)의 외부 단자들(110)과 연결될 수 있다. 예시적으로, 멀티-칩 패키지(100)의 외부 단자들(110)은 패키지 볼들 또는 리드들로 구현될 수 있다.
일부 예는 "연결된(connected)" 및 "결합된(coupled)" 이라는 표현을 그들의 파생어들과 함께 사용하여 설명될 수 있다. 이들 용어가 서로에 대해 꼭 동의어로서 의도된 것은 아니다. 예를 들어, "연결된" 및/또는 "결합된" 이라는 용어들을 이용한 설명은, 2개 이상의 요소가 서로 직접적으로 물리적 또는 전기적 접촉하는 것을 나타낼 수 있다. 또한, 용어 "연결" 및/또는 "결합"은 2개 이상의 요소가 서로 직접 접촉하고 있지 않지만 여전히 서로 협력하거나 상호 작용하는 것도 의미할 수 있다.
멀티-칩 패키지(100)는, 예를 들어, PoP(Package On Package), BGA(Ball Grid Arrays), CSP(Chip Scale Package), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(CERamic Dual In-line Package), MQFP(Metric Quad Flat Package), TQFP(Thin Quad FlatPack), Small Outline(SOIC), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-level processed Stack Package) 등과 같은 패키지로 구현될 수 있다.
멀티-칩 패키지(100)는 고용량 및 고속의 메모리 장치들을 제공하는 메모리 시스템일 수 있다. 메모리 장치들(141-148)은 불휘발성 메모리 장치들로 구성될 수 있다. 불휘발성 메모리 장치들은 비제한적인 예시로서, 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), 등일 수 있다. 일부 실시예들에서, 멀티-칩 패키지(100)는 불휘발성 메모리 장치들과 불휘발성 메모리 장치들을 제어하는 버퍼 칩(또는 메모리 콘트롤러)를 포함하는 SSD(Solid State Drive), 임베디드 UFS(Universal Flash Storage) 메모리 카드, eMMC(embedded Multi-Media Card), CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick) 일 수 있다.
실시예에 따라, 메모리 장치들(141-148)은 복수개의 휘발성 메모리 장치들로 구성될 수 있다. 휘발성 메모리 장치는 비제한적인 예시로서, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등일 수 있다. 일부 실시예들에서, 멀티-칩 패키지(100)는 DRAM MCP(Multi-Chip Package) 또는 HBM(High Bandwidth Memory) 일 수 있다.
실시예에 따라, 메모리 장치들(141-148)은 불휘발성 메모리 장치들과 휘발성 메모리 장치들을 포함하는 이종의 메모리 장치들로 구성될 수 있다. 이하에서, 메모리 장치들(141-148)은 낸드 플래시 메모리인 것으로서 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 인정될 것이다.
메모리 장치들(141-148)이 낸드 플래시 메모리로 구성될 수 있다. 낸드 플래시 메모리는 행들 (워드라인들) 및 열들 (비트라인들)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이를 포함한다. 각 메모리 셀은 메모리 콘트롤러의 제어에 따라 싱글 레벨 셀(SLC) 모드, 멀티 레벨 셀(MLC) 모드, 트리플 레벨 셀(TLC) 모드 및 쿼드 레벨 셀(QLC) 모드 중 하나로 동작할 수 있다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀, 또는 가변 저항 소자를 갖는 메모리 셀 등으로 구현될 수 있다.
메모리 셀 어레이는 단층 어레이 구조(single-layer array structure, 또는 2차원 어레이 구조) 또는 다층 어레이 구조(multi-layer array structure, 또는 3 차원 (3D) 어레이 구조)를 갖도록 구현될 수 있다. 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0334232호 및 미국특허공개공보 제8,488,381호는 본 명세서에 인용 형식으로 결합된다.
본 발명의 기술적 사상에 의한 다른 실시예에서, 상기 3D 메모리 어레이는 씨오피(COP: Cell Over Peri) 구조를 가질 수 있다. COP 구조는 주변 회로 상에 메모리 셀 구조물이 적층된 구조를 말하고, 메모리 셀 구조물은 실리콘 기판 상면에 수직한 방향으로 연장되는 채널을 포함할 수 있다. 미국 특허공개공보 제9,666,289호 및 제9,548,316호는 COP 구조에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
멀티-칩 패키지(100)는 예컨대, SSD에 장착될 수 있다. SSD는 채널들이라 불리는 독립된 인터페이스들을 복수개 포함할 수 있다. 하나의 채널에는 복수개의 플래시 메모리 장치들이 연결될 수 있고, 하나의 채널에 연결되는 복수개의 플래시 메모리 장치들의 개수는 웨이(Way) 또는 뱅크(Bank)로 정의될 수 있다. 멀티-칩 패키지(100)는 SSD의 하나의 채널로서 동작할 수 있고, 복수개의 메모리 장치들(141-148)은 뱅크들로 구성될 수 있다.
메모리 장치들(141-148)은 본딩 와이어들(B1-B7)을 통해 이웃한 메모리 장치들(141-148)에 연결될 수 있다. 예를 들어, 제1 메모리 장치(141)은 B1 본딩 와이어를 통해 제2 메모리 장치(142)에 연결될 수 있다. 제2 메모리 장치(142)은 B2 본딩 와이어를 통해 제3 메모리 장치(143)에 연결될 수 있다. 제3 메모리 장치(143)은 B3 본딩 와이어를 통해 제4 메모리 장치(144)에 연결될 수 있다. 제4 메모리 장치(144)은 B4 본딩 와이어를 통해 제5 메모리 장치(145)에 연결될 수 있다. 제5 메모리 장치(145)은 B5 본딩 와이어를 통해 제6 메모리 장치(146)에 연결될 수 있다. 제6 메모리 장치(146)은 B6 본딩 와이어를 통해 제7 메모리 장치(147)에 연결될 수 있다. 제7 메모리 장치(147)은 B7 본딩 와이어를 통해 제8 메모리 장치(148)에 연결될 수 있다. 본 실시예에서는 멀티-칩 패키지(100)에 8개의 메모리 장치들이 포함되는 것으로 설명하고 있으나, 이는 예시적인 것이며 메모리 장치들의 개수에 한정되지 않는다.
제1 내지 제8 메모리 장치들(141-148)은 복수의 입출력 패드들을 포함할 수 있다. 복수의 입출력 패드들에는 데이터 입출력 패드들(이하 "DQ 패드들"라고 칭한다), 임피던스 조정 패드(이하 "ZQ 패드"라고 칭한다), 커맨드 패드들, 어드레스 패드들이 포함될 수 있다. 도 1 에서는, 본원 발명의 개념적 설명과 도면의 간소화를 위하여, 제1 내지 제8 메모리 장치들(141-148)이 ZQ 패드(1411, 1421, 1431, 1441, 1451, 1461, 1471, 1481)와 하나의 DQ 패드(1412, 1422, 1432, 1442, 1452, 1462, 1472, 1482)를 포함하고, ZQ 패드(1411, 1421, 1431, 1441, 1451, 1461, 1471, 1481)가 제1 내지 제8 메모리 장치들(141-148)의 일 모서리에 인접하여 배치되고 본딩 와이어들(B1-B2)에 의해 서로 연결되는 것으로 표시한다. ZQ 패드(1411, 1421, 1431, 1441, 1451, 1461, 1471, 1481)가 본딩 와이어링을 위해 노출되도록 제1 내지 제8 메모리 장치들(141-148)이 계단 형태로 적층될 수 있다.
본 실시예에서, "패드"라는 용어는 집적 회로에 대한 전기적 상호 접속을 폭넓게 가리키는 것으로서, 예를 들어, 핀 또는 집적 회로 상의 다른 전기적 접촉점을 포함할 수 있다.
제1 메모리 장치(141)은 적층된 메모리 장치들(141-148) 중 최하단에 배치되어 있고, 인쇄 회로 기판(120)의 도전층들과 관통 전극들(122)과 연결되어 멀티-칩 패키지(100)의 외부 단자들(110)과 결합될 수 있다. 제1 메모리 장치(141)의 ZQ 패드(1411)는 본딩 와이어(A1)를 통해 인쇄 회로 기판(120)의 도전 전극 및 관통 전극(122)과 연결되고 멀티-칩 패키지(100)의 외부 단자(110)와 결합될 수 있다. ZQ 패드(1411)와 연결되는 외부 단자(110)는 ZQ 단자(110)로 지칭될 수 있다. ZQ 단자(110)와 접지 전압(VSS) 사이에 외부 저항(RZQ)이 연결될 수 있다. 외부 저항(RZQ) 값은 예시적으로, 300Ω 정도일 수 있다.
메모리 장치들(141-148) 각각에서 고 레졸루션 ZQ 캘리브레이션 방법이 수행될 수 있다. 고 레졸루션 ZQ 캘리브레이션 방법은, ZQ 패드(1411, 1421, 1431, 1441, 1451, 1461, 1471, 1481)의 ZQ 캘리브레이션 동작을 수행하여 n 비트들의 ZQ 코드를 생성하고, 캘리브레이션 시간 증가 없이 n 비트들의 ZQ 코드에 히든 최하위 비트(HLSB)를 추가하여 n+1 비트들의 DQ 코드로 변환하고, n+1 비트들의 DQ 코드에 의해 DQ 패드(1412, 1422, 1432, 1442, 1452, 1462, 1472, 1482)의 터미네이션 저항값을 제어한다. 이에 따라, DQ 패드(1412, 1422, 1432, 1442, 1452, 1462, 1472, 1482)의 터미네이션 저항 변화가 가능한 작게 감소될 수 있다. 히든 최하위 비트(HLSB)는 ZQ 패드(1411, 1421, 1431, 1441, 1451, 1461, 1471, 1481)의 ZQ 캘리브레이션 동작에는 사용되지 않는 비트로서, 가장 낮은 최하위 비트(LSB)이다.
이하에서, 메모리 장치들(141-148) 중에서 대표적으로 제1 메모리 장치(141)에서 수행되는 고 레졸루션 ZQ 캘리브레이션 방법이 상세하게 설명될 것이다. 이하의 실시예들에서 제1 메모리 장치(141)와 메모리 장치의 용어는 혼용되어 사용 가능할 것이고, 참조 번호에 붙은 첨자(예컨대, 141a 의 a, 141b의 b)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.
도 2는 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법을 수행하는 메모리 장치를 설명하는 도면이다. 도 2에는 메모리 장치(141a)에 포함되는 개념적인 다수의 하드웨어 구성이 도시되어 있으나, 이에 한정되지 않으며 다른 구성들도 가능하다.
도 2를 참조하면, 메모리 장치(141a)는 ZQ 패드(1411)에 연결되는 ZQ 캘리브레이션 회로(210), 코드 변환 회로(220) 및 DQ 패드(1412)에 연결되는 DQ 드라이버 회로(230)를 포함할 수 있다.
ZQ 캘리브레이션 회로(210)는 ZQ 패드(1411)에 연결된 외부 저항(RZQ)을 이용하여 캘리브레이션 동작을 반복 수행하여 수렴하는 n 비트들의 ZQ 코드(ZQ[n-1:0])를 생성할 수 있다. ZQ 캘리브레이션 회로(210)는 캘리브레이션 동작 동안 외부 저항(RZQ)에 연결된 ZQ 패드(1411)의 전압 레벨과 기준 전압(VREF) 레벨을 비교하여 비교 신호(CMPO)를 출력할 수 있다.
코드 변환 회로(220)는 ZQ 캘리브레이션 회로(210)에서 출력되는 n 비트들의 ZQ 코드(ZQ[n-1:0])와 비교 신호(COMP)를 수신하고, n 비트들의 ZQ 코드(ZQ[n-1:0])를 n+1 비트들의 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])로 변환하고, 비교 신호(COMP)에 기초하여 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])를 제어하여 n+1 비트들의 DQ 코드(DQC[n-1:0],[HLSB])로 생성할 수 있다.
DQ 드라이버 회로(230)는 n+1 비트들의 DQ 코드(DQ[n-1:0],[HLSB])에 기초하여 DQ 패드(1412)의 터미네이션 저항값을 결정할 수 있다.
도 3은 도 2의 ZQ 캘리브레이션 회로를 설명하는 회로 다이어그램이다.
도 3을 참조하면, ZQ 캘리브레이션 회로(210)는 ZQ 패드(1411)에 연결된 외부 저항(RZQ)을 이용하여 캘리브레이션 동작을 반복 수행하고, 그 결과로서 n 비트들의 ZQ 코드(ZQ[n-1:0])를 생성할 수 있다. ZQ 캘리브레이션 회로(210)는 비교부(310), 카운터(320), 그리고 풀-업 회로부(330)를 포함할 수 있다. 이하의 실시예들에서 풀-업 회로부(330)와 풀-업부의 용어는 혼용되어 사용 가능할 것이다.
풀-업 회로부(330)는 전원 전압(VDDQ)과 ZQ 패드(1411) 사이에 ZQ 코드(ZQ[n-1:0]) 각각이 자신의 게이트에 입력되는 피모스 트랜지스터들(331, 333, 335)과, 피모스 트랜지스터들(331, 333, 335)과 직렬로 연결되는 저항들(332, 334, 336)을 포함할 수 있다. 피모스 트랜지스터들(331, 333, 335)의 사이즈 비율 및/또는 저항들(332, 334, 336)의 저항값 비율은 해당 ZQ 코드(ZQ[n-1:0])의 바이너리 웨이트에 따라 서로 다른 값으로 설정될 수 있다.
예시적으로, ZQ 코드 ZQ[n-1]이 입력되는 피모스 트랜지스터(331)의 사이즈는 2n-1W너비를 갖거나 저항(332)은 2n-1R 저항값을 갖도록 설정될 수 있다. ZQ 코드 ZQ[n-2]이 입력되는 피모스 트랜지스터(333)의 사이즈는 2n-2W너비를 갖거나 저항(334)은 2n-2R 저항값을 갖도록 설정될 수 있다. ZQ 코드 ZQ[0]이 입력되는 피모스 트랜지스터(335)의 사이즈는 20*W, 즉, W너비를 갖거나 저항(336)은 20*R, 즉 R 저항값을 갖도록 설정될 수 있다. 여기에서, W는 트랜지스터의 너비 단위로 표현되고, R은 저항값의 단위로 표현된다.
비교부(310)는 외부 저항(RZQ)에 연결된 ZQ 패드(1411)의 전압 레벨과 기준 전압(VREF) 레벨을 비교할 수 있다. 기준 전압(VREFQ)은 전원 전압(VDDQ) 레벨의 절반(VDDQ/2)에 상응하는 전압 레벨을 가질 수 있다. 비교부(310)는 ZQ 패드(1411)의 전압 레벨과 기준 전압(VREFQ) 레벨을 비교하여 비교 신호(CMPO)를 출력할 수 있다. 비교 신호(CMPO)는 카운터(320)로 제공되어 카운터(320)의 카운팅 동작을 업시키거나 다운시킬 수 있다. 카운터(320)는 비교 신호(CMPO)에 기초하여 카운팅 동작을 수행하여 ZQ 코드(ZQ[n-1:0])를 증가(또는 업)시키거나 감소(또는 다운)시킬 수 있다.
예시적으로, 비교부(310)는 ZQ 패드(1411)의 전압 레벨이 기준 전압(VREFQ) 레벨보다 높을 경우, 예컨대, 로직 하이레벨의 비교 신호(CMPO)를 출력할 수 있다. 로직 하이레벨의 비교 신호(CMPO)는 카운트 업하도록 카운터(320)를 제어하여 ZQ 코드(ZQ[n-1:0])를 증가시키고, 풀-업 회로부(330)에서 턴온되는 피모스 트랜지스터들(331, 333, 335)의 수를 감소시켜서 전원 전압(VDDQ)과 ZQ 패드(1411) 사이에 연결되는 저항(332, 334, 336) 개수를 감소시킬 수 있다. 풀-업 회로부(330) 내 병렬 연결된 저항(332, 334, 336) 개수의 감소로 인하여, 풀-업 회로부(330)의 저항값이 커짐에 따라 ZQ 패드(1411)의 전압 레벨이 낮아진다. 이러한 캘리브레이션 동작은 ZQ 패드(1411)의 전압 레벨이 낮아져서 기준 전압(VREFQ) 레벨과 같아질 때까지 반복 수행될 수 있다.
비교부(310)는 ZQ 패드(1411)의 전압 레벨이 기준 전압(VREFQ) 레벨보다 낮을 경우, 예컨대, 로직 로우레벨의 비교 신호(CMPO)를 출력할 수 있다. 로직 로우레벨의 비교 신호(CMPO)는 카운트 다운하도록 카운터(320)를 제어하여 ZQ 코드(ZQ[n-1:0])를 감소시키고, 풀-업 회로부(330)에서 턴온되는 피모스 트랜지스터들(331, 333, 335)의 수를 증가시켜서 전원 전압(VDDQ)과 ZQ 패드(1411) 사이에 연결되는 저항(332, 334, 336) 개수를 증가시킬 수 있다. 풀-업 회로부(330) 내 병렬 연결된 저항(332, 334, 336) 개수의 증가로 인하여, 풀-업 회로부(330)의 저항값이 작아짐에 따라 ZQ 패드(1411)의 전압 레벨이 높아진다. 이러한 캘리브레이션 동작은 ZQ 패드(1411)의 전압 레벨이 높아져서 기준 전압(VREFQ) 레벨과 같아질 때까지 반복 수행될 수 있다.
ZQ 캘리브레이션 회로(210)의 캘리브레이션 동작 결과로 수렴하는 ZQ 코드(ZQ[n-1:0])가 생성되고, ZQ 코드(ZQ[n-1:0])는 코드 변환 회로(220)로 제공될 수 있다.
도 4는 도 2의 코드 변환 회로를 설명하는 회로 다이어그램이다.
도 4를 참조하면, 코드 변환 회로(220)는 n 비트들의 ZQ 코드(ZQ[n-1:0])와 비교 신호(COMP)를 수신하여 n+1 비트들의 DQ 코드(DQC[n-1:0],[HLSB])로 변환할 수 있다. 코드 변환 회로(220)는 비트 결합부(410), 가산기(420), 감산기(430) 및 선택부(440)를 포함할 수 있다.
비트 결합부(410)는 제1번째 비트(ZQ[0]) 내지 제n번째 비트(ZQ[n-1])로 구성되는 ZQ 코드(ZQ[n-1:0])에다가 제0 번째 ZQ 코드(ZQ[HLSB])를 결합할 수 있다. 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])는 n+1 비트들로 구성될 수 있다. 예시적으로, n 비트들의 ZQ 코드(ZQ[n-1:0])가 [xx...x]로 구성되는 경우, ZQ[HLSB] 코드는 '0' 비트로 셋팅될 수 있다. ZQ[n-1:0] 코드의 x는 '0' 비트 또는 '1' 비트일 것이다. 설명의 편의를 위하여, 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])에서 ZQ[0]은 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])의 최하위 비트(LSB)로 칭하고, ZQ[HLSB] 코드는 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])의 히든 최하위 비트(HLSB)라 칭한다. n+1 비트들의 결합된 ZQ 코드(ZQ[n-1:0],[HLSB]) [xx??x],[0]는 가산기(420)와 감산기(430)로 제공될 수 있다.
가산기(420)는 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])를 수신하는 제1 입력(I1), 제1 신호 코드(A[n-1:0],[HLSB])를 입력하는 제2 입력(I2), 그리고 출력(O)을 포함할 수 있다. 제1 신호 코드((A[n-1:0],[HLSB]))는 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])와 동일하게 n+1 비트들로 구성될 수 있다. 제1 신호 코드((A[n-1:0],[HLSB])의 제1번째 비트(A[0]) 내지 제n번째 비트(A[n-1])는 '0' 비트로 셋팅되고, 제0번째 제1 신호 코드(A[HLSB])는 '1' 비트로 셋팅되어, 제1 신호 코드(A[n-1:0],[HLSB]) [00...0],[1]로 셋팅될 수 있다. 가산기(420)는 n+1 비트들의 결합된 ZQ 코드(ZQ[n-1:0],[HLSB]) [xx??x],[0]와 n+1 비트들의 제1 신호 코드(A[n-1:0],[HLSB]) [00...0],[1]를 비트별로 가산하여 출력할 수 있다.
감산기(430)는 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])를 수신하는 제1 입력(I1), 제1 신호 코드(A[n-1:0],[HLSB])를 입력하는 제2 입력(I2), 그리고 출력(O)을 포함할 수 있다. 감산기(430)는 n+1 비트들의 결합된 ZQ 코드(ZQ[n-1:0],[HLSB]) [xx??x],[0]와 n+1 비트들의 제1 신호 코드(A[n-1:0],[HLSB]) [00...0],[1]를 비트별로 감산하여 출력할 수 있다.
선택부(440)는 가산기(420)의 출력(O)을 입력하는 제1 입력(I1), 감산기(430)의 출력(O)을 입력하는 제2 입력(I2), 비교 신호(CMPO)를 입력하는 제3 입력(S), 그리고 출력(O)을 포함할 수 있다. 선택부(440)의 출력(O)은 DQ 코드(DQ[n-1:0],[HLSB])로 출력될 수 있다. 선택부(440)는 제3 입력(S)의 비교 신호(CMPO)에 응답하여 제1 입력(I1) 및 제2 입력(I2) 중 하나를 선택하여 DQ 코드(DQ[n-1:0],[HLSB])로 출력하는 멀티플렉서일 수 있다. 선택부(440)는 비교 신호(CMPO)가 로직 하이레벨일 때 제1 입력(I1)의 가산기(420)의 출력(O)을 선택하여 DQ 코드(DQ[n-1:0],[HLSB]))로 출력하고, 비교 신호(CMP)가 로직 로우레벨일 때 제2 입력(I2)의 감산기(430)의 출력(O)을 선택하여 DQ 코드(DQ[n-1:0],[HLSB])로 출력할 수 있다. DQ 코드(DQ[n-1:0],[HLSB])는 DQ 드라이버 회로(230)로 제공될 수 있다.
도 5는 도 2의 DQ 드라이버 회로를 설명하는 회로 다이어그램이다.
도 5를 참조하면, DQ 드라이버 회로(230)는 DQ 코드(DQ[n-1:0],[HLSB])에 기초하여 DQ 패드(1412)의 터미네이션 저항값을 제어할 수 있다. DQ 드라이버 회로(230)는 전원 전압(VDDQ)과 DQ 패드(1412) 사이에 DQ 코드(DQ[n-1:0],[HLSB]) 각각이 자신의 게이트에 입력되는 피모스 트랜지스터들(501, 503, 505, 507)과, 피모스 트랜지스터들(501, 503, 505, 507)과 직렬로 연결되는 저항들(502, 504, 506, 508)을 포함할 수 있다. 피모스 트랜지스터들(501, 503, 505, 507)의 사이즈 비율 및/또는 저항들(502, 504, 506, 508)의 저항값 비율은 해당 DQ 코드(DQ[n-1:0],[HLSB])의 바이너리 웨이트에 따라 서로 다른 값으로 설정될 수 있다.
예시적으로, DQ 코드 DQ[n-1]이 입력되는 피모스 트랜지스터(501)의 사이즈는 2n-1W너비를 갖거나 저항(502)은 2n-1R 저항값을 갖도록 설정될 수 있다. DQ 코드 DQ[n-2]이 입력되는 피모스 트랜지스터(503)의 사이즈는 2n-2W너비를 갖거나 저항(504)은 2n-2R 저항값을 갖도록 설정될 수 있다. DQ 코드 DQ[0]이 입력되는 피모스 트랜지스터(505)의 사이즈는 20*W, 즉 W 너비를 갖거나 저항(506)은 20*R, 즉 R 저항값을 갖도록 설정될 수 있다. DQ 코드 DQ[HLSB]이 입력되는 피모스 트랜지스터(507)의 사이즈는 0.5*W너비를 갖거나 저항(504)은 0.5*R저항값을 갖도록 설정될 수 있다.
DQ 드라이버 회로(230)에서, DQ 코드(DQ[n-1:0],[HLSB])에 기초하여 턴온되는 피모스 트랜지스터들(501, 503, 505, 507)과 병렬 연결되는 저항들(502, 504, 506, 508)에 의해 DQ 패드(1412)의 터미네이션 저항값이 결정될 수 있다.
도 6은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법을 설명하는 차트(chart)이다.
도 2 내지 도 5와 연계하여, 도 6을 참조하면, ZQ 캘리브레이션 회로(210)에서 ZQ 패드(1411)의 전압 레벨과 기준 전압(VREFQ) 레벨을 비교한 결과, 4 비트들의 ZQ 코드(ZQ[3:0])를 생성하고 ZQ 코드(ZQ[3:0])가 [1010]과 [1011] 로 수렴한다고 가정하자.
ZQ 캘리브레이션 회로(210)에서, ZQ 코드(ZQ[3:0])가 [1010]로 출력되고 있으면, 다음 ZQ 코드(ZQ[3:0])는 [1011]로 증가될 것이므로 비교 신호(CMPO)는 로직 하이레벨로 출력될 것이다. 또는, ZQ 코드(ZQ[3:0])가 [1011]로 출력되고 있으면, 다음 ZQ 코드(ZQ[3:0])가 [1010]으로 감소될 것이므로 비교 신호(CMPO)는 로직 로우레벨로 출력될 것이다.
코드 변환 회로(220)는 4 비트들의 ZQ 코드(ZQ[3:0])를 5 비트들의 결합된 ZQ 코드(ZQ[3:0],[HLSB]) 및 DQ 코드(DQC[3:0],[HLSB])로 변환할 수 있다. ZQ 코드(ZQ[3:0])가 [1010]로 출력되는 경우, 결합된 ZQ 코드(ZQ[3:0],[HLSB])는 ZQ 코드(ZQ[3:0]) [1010]에다가 ZQ[HLSB] '0' 이 셋팅되어 [10100]로 출력될 수 있다. 비교 신호(CMPO)의 로직 하이레벨에 의해 결합된 ZQ 코드(ZQ[3:0],[HLSB]) [10100]의 히든 최하위 비트(HLSB)에 '1' 비트 가산되어 DQ 코드(DQC[3:0],[HLSB]) [10101]가 출력될 수 있다.
ZQ 코드(ZQ[3:0])가 [1011]로 출력되는 경우, 결합된 ZQ 코드(ZQ[3:0],[HLSB])는 ZQ 코드(ZQ[3:0]) [1011]에다가 ZQ[HLSB] '0' 이 셋팅되어 [10110]로 출력될 수 있다. 비교 신호(CMPO)의 로직 로우레벨에 의해 결합된 ZQ 코드(ZQ[3:0],[HLSB]) [10110]의 히든 최하위 비트(HLSB)에 '1' 비트 감산되어 DQ 코드(DQC[3:0],[HLSB]) [10101]로 출력될 수 있다.
코드 변환 회로(220)는 ZQ 코드(ZQ[3:0])가 [1010] 또는 [1011]로 출력되더라도, DQ 코드(DQC[3:0],[HLSB]) [10101]로 실제적으로 동일하게 변환되도록 동작한다. 즉, ZQ 코드(ZQ[3:0])가 [1010] 또는 [1011]로 변동되면서 수렴할 때, DQ 코드(DQC[3:0],[HLSB])는 [10101]로 락킹되기 때문에 DQ 패드(1412)의 터미네이션 저항값은 변화되지 않는다. 이러한 고 레줄루션 ZQ 캘리브레이션 동작은, 4 비트들의 ZQ 코드(ZQ[3:0])를 출력하는 캘리브레이션 동작으로 하여금 5 비트들의 ZQ 코드에 해당하는 고 레졸루션을 갖게 하는 것과 실질적으로 동일하다. 이에 따라, 캘리브레이션 시간 증가 없이 고 레줄루션 ZQ 캘리브레이션 동작이 수행되고, DQ 패드(1412)의 터미네이션 저항값이 동일하게 유지될 수 있다.
도 7은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법에서 DQ 코드가 변할 수 있는 방법을 도시한 차트이다.
도 1 및 도 7을 참조하면, 멀티-칩 패키지(100)의 제1 메모리 장치(141)과 제8 메모리 장치(148) 각각에서 수행된 고 레줄루션 ZQ 캘리브레이션 동작의 결과로 얻어진 DQ 패드(1412, 1418)의 터미네이션 임피던스들을 도시한다.
Ta 구간 동안, 제1 및 제8 메모리 장치들(141, 148)의 DQ 패드들(1412, 1482)의 터미네이션 임피던스가 타겟 값(TARGET)을 기준으로 제1 업 값(U1) 또는 제1 다운 값(D1)으로 변동되면서 수렴한다. 이 때, DQ 패드들(1412, 1482)의 터미네이션 임피던스는 전체적으로 2A% 정도의 변화율을 가질 수 있다. A%는 타겟 값(TARGET) 기준으로 제1 업 값(U1) 또는 제1 다운 값(D1)에 따른 DQ 패드들(1412, 1482)의 터미네이션 저항값 변화율의 단위로 표시된다.
Tb 구간 동안, 제1 및 제8 메모리 장치들(141, 148)의 채널의 환경에 노이즈가 유발될 수 있다. 이에 따라, 제1 및 제8 메모리 장치들(141, 148)의 DQ 패드들(1412, 1482)의 터미네이션 임피던스가 제2 업 값(U2) 또는 제2 다운 값(D2)으로 크게 변동될 수 있다. 이 때, 제1 메모리 장치(141)는 고 레줄루션 ZQ 캘리브레이션 동작을 통해 제2 업 값(U2)을 DQ 코드(DQC[n-1:0],[HLSB])의 히든 최하위 비트(HLSB)을 '1' 비트 감산한 만큼 낮게 감소시킬 수 있다. 제8 메모리 장치(148)도 고 레줄루션 ZQ 캘리브레이션 동작을 통해 제2 다운 값(D2)을 DQ 코드(DQC[n-1:0],[HLSB])의 히든 최하위 비트(HLSB)을 '1' 비트 가산한 만큼 높게 증가시킬 수 있다. 이에 따라, 노이즈에 따른 제1 및 제8 메모리 장치들(141, 148)의 DQ 패드들(1412, 1482)의 터미네이션 저항값이 전체적으로 4A% 정도의 변화율에서 3A% 정도로 감소될 수 있다. 즉, 멀티-칩 패키지(100)의 제1 및 제8 메모리 장치들(141, 148)의 DQ 패드들(1412, 1482)로 전송되는 데이터의 SI 특성을 위하여 터미네이션 저항값 변화율을 감소시키는 것이 바람직할 수 있다.
도 8은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법을 수행하는 메모리 장치를 설명하는 도면이다. 도 8의 메모리 장치(141b)는 도 2에서 설명된 메모리 장치(141a)와 비교하여, 코드 변환 회로(820)만 다르고 나머지 구성 요소들은 동일하다. . 이하, 메모리 장치(141b)에 관해 도 2와 중복되는 설명은 생략한다.
도 8을 참조하면, 메모리 장치(141b)는 ZQ 패드(1411)에 연결되는 ZQ 캘리브레이션 회로(210), 코드 변환 회로(820) 및 DQ 패드(1412)에 연결되는 DQ 드라이버 회로(230)를 포함할 수 있다.
ZQ 캘리브레이션 회로(210)는 ZQ 패드(1411)에 연결된 외부 저항(RZQ)을 이용하여 캘리브레이션 동작을 반복 수행하여 수렴하는 n 비트들의 ZQ 코드(ZQ[n-1:0])를 생성할 수 있다.
코드 변환 회로(820)는 ZQ 캘리브레이션 회로(210)에서 출력되는 n 비트들의 ZQ 코드(ZQ[n-1:0])를 n+1 비트들의 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])로 변환하고, k개의 결합된 ZQ 코드들(ZQ[n-1:0],[HLSB])을 평균하고, k개의 결합된 ZQ 코드들([n-1:0],[HLSB])의 평균치를 DQ 코드(DQ[n-1:0],[HLSB])로 출력할 수 있다. 코드 변환 회로(820)는 n 비트들의 ZQ 코드(ZQ[n-1:0])에다가 제0 번째 ZQ 코드(ZQ[HLSB])를 결합하여 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])를 생성하고, ZQ[HLSB] 코드를 '0' 비트로 셋팅될 수 있다.
DQ 드라이버 회로(230)는 n+1 비트들의 DQ 코드(DQ[n-1:0],[HLSB])에 기초하여 DQ 패드(1412)의 터미네이션 저항값을 결정할 수 있다.
도 9는 도 8의 코드 변환 회로를 설명하는 회로 다이어그램이다.
도 9를 참조하면, 코드 변환 회로(820)는 n 비트들의 ZQ 코드(ZQ[n-1:0])를 수신하여 n+1 비트들의 DQ 코드(DQC[n-1:0],[HLSB])로 변환할 수 있다. 코드 변환 회로(820)는 플립플롭 회로(910) 및 평균기 회로(920)를 포함할 수 있다.
플립플롭 회로(910)는 클럭 신호(ZQ_CLK)에 응답하여 k (k는 자연수) 개의 ZQ 코드들([n-1:0])을 입력받아 래치한 후 출력할 수 있다. 플립플롭 회로(910)는 직렬 연결된 k개의 플립플롭들(911, 912, 913, 914)을 포함하고, 플립플롭들(911, 912, 913, 914) 각각에 n 비트의 ZQ 코드([n-1:0])를 저장할 수 있다.
평균기 회로(920)는 플립플롭 회로(910)로부터 출력되는 k개의 ZQ 코드들([n-1:0]) 각각을 결합된 ZQ 코드([n-1:0],[HLSB])로 변환하고, k개의 결합된 ZQ 코드들([n-1:0],[HLSB])을 평균하여 DQ 코드(DQ[n-1:0],[HLSB])를 생성할 수 있다. 평균기 회로(920)는 k개의 결합된 ZQ 코드들([n-1:0],[HLSB])을 1 코드씩 쉬프트시키고 이웃한 ZQ 코드들끼리의 평균치를 구할 수 있다. 예컨대, 평균기 회로(920)는 클럭 신호(ZQ_CLK)의 제1 클럭 사이클에서 제1 및 제2 결합된 ZQ 코드들의 제1 평균치를 구한 다음, 제2 클럭 사이클에서 제1 평균치와 제3 결합된 ZQ 코드의 제2 평균치를 구할 수 있다. 이와 같은 방식으로 평균기 회로(920)는 k개의 결합된 ZQ 코드들([n-1:0],[HLSB])을 평균하고, k개의 결합된 ZQ 코드들([n-1:0],[HLSB])의 평균치를 DQ 코드(DQ[n-1:0],[HLSB])로 출력할 수 있다.
도 10은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법을 설명하는 차트이다.
도 8 및 도 9와 연계하여, 도 10을 참조하면, ZQ 캘리브레이션 회로(210)에서 ZQ 패드(1411)의 전압 레벨과 기준 전압(VREFQ) 레벨을 비교한 결과, 4 비트들의 ZQ 코드(ZQ[3:0])를 생성하고, 생성된 k개의 ZQ 코드들([3:0]) 중 4개를 도시한다. ZQ 캘리브레이션 회로(210)에서, 클럭 신호(ZQ_CLK)의 4 클럭 사이클 동안 제k-3번째 내지 제k번째 ZQ 코드들([3:0]) [1011], [1100], [1011], [1010]이 순차적으로 출력된다고 가정하자.
코드 변환 회로(820)는 4개의 ZQ 코드들([3:0]) [1011], [1100], [1011], [1010] 각각을 5 비트들의 결합된 ZQ 코드(ZQ[3:0],[HLSB])로 변환하고, 4개의 결합된 ZQ 코드들([3:0],[HLSB])을 평균하고, 4개의 결합된 ZQ 코드들([3:0],[HLSB])의 평균치를 DQ 코드(DQ[3:0],[HLSB]) [10110]으로 출력할 수 있다.
도 11은 본 발명의 실시예들에 따른 고 레줄루션 ZQ 캘리브레이션 방법에서 DQ 코드가 변할 수 있는 방법을 도시한 차트이다.
도 1, 도 8 내지 도 11을 참조하면, 멀티-칩 패키지(100)의 제1 및 제8 메모리 장치들(141, 148) 각각에서 n 비트들의 ZQ 코드(ZQ[n-1:0])를 n+1 비트들의 결합된 ZQ 코드(ZQ[n-1:0],[HLSB])로 변환하고, k개의 결합된 ZQ 코드들(ZQ[n-1:0],[HLSB])을 평균하고, k개의 결합된 ZQ 코드들([n-1:0],[HLSB])의 평균치를 DQ 코드(DQ[n-1:0],[HLSB])로 출력하는 고 레줄루션 ZQ 캘리브레이션 동작의 결과로 얻어진 DQ 패드(1412, 1418)의 터미네이션 임피던스들은, 도 7의 3A% 정도의 변화율에서 A% 정도의 변화율로 더욱 낮출 수 있음을 볼 수 있다. 즉, 멀티-칩 패키지(100)의 제1 및 제8 메모리 장치들(141, 148)의 DQ 패드들(1412, 1482)로 전송되는 데이터의 터미네이션 저항값 변화율이 크게 감소하여 데이터의 SI 특성이 더욱 개선될 수 있다.
도 12은 도 1의 메모리 장치들(141-148)을 설명하는 블락 다이어그램이다.
도 12를 참조하면, ZQ 패드(1411)와 접지 전압(VSS) 사이에 외부 저항(RZQ)이 연결될 수 있다. 메모리 장치들(141-148) 각각은, ZQ 패드에 연결되는 ZQ 캘리브레이션 회로(210_12), 코드 변환 회로(220), DQ 패드들(DQ0-DQ7)에 연결되는 DQ 드라이버 회로들(2300, 2307)을 포함하고, 고 레줄루션 ZQ 캘리브레이션 동작을 수행할 수 있다. 도면의 간결성을 위하여, DQ 패드들(DQ0-DQ7) 중 DQ0 패드에 연결되는 DQ 드라이버 회로(2300)와 DQ7 패드에 연결되는 DQ 드라이버 회로(2307)가 도시된다. DQ1-DQ6 패드들에도 DQ 드라이버 회로(2300, 2307)와 동일한 DQ 드라이버 회로가 연결될 수 있다. DQ 드라이버 회로(2300, 2307) 각각은, 풀-업부(2300u, 2307u) 및 풀-다운부(2300d, 2307d)를 포함할 수 있다.
ZQ 캘리브레이션 회로(210_12)는 해당 메모리 칩의 ZQ 캘리브레이션 동작을 수행할 수 있다. ZQ 캘리브레이션 동작은 풀-업 캘리브레이션 동작과 풀-다운 캘리브레이션 동작을 포함할 수 있다. ZQ 캘리브레이션 회로(210_12)는 제1 풀-업부(330a), 제1 비교부(310), 제1 카운터(320), 제2 풀-업부(330b), 풀-다운부(340), 제2 비교부(350) 및 제2 카운터(360)를 포함할 수 있다.
제1 비교부(310)는 ZQ 패드의 전압과 기준 전압(VREFQ)을 비교할 수 있다. 제1 비교부(310)의 출력은 제1 카운터(320)로 제공되어 제1 카운터(320)의 카운팅 동작을 제어할 수 있다. 제1 풀-업부(330a)는 제1 카운터(320)의 출력에 기초하여 풀-업 캘리브레이션 동작을 수행할 수 있다. 제1 풀-업부(330a)는 제1 비교부(310) 및 제1 카운터(320)의 출력에 기초하여 풀-업 ZQ 코드를 생성하는데, ZQ 패드의 전압과 기준 전압(VREFQ)이 같아질 때까지 풀-업 ZQ 코드를 변경해가면 풀-업 캘리브레이션 동작을 수행할 수 있다. 제1 풀-업부(330a)는 ZQ 패드의 전압과 기준 전압(VREFQ)이 같아지는 시점의 n 비트들의 풀-업 ZQ 코드를 제2 풀-업부(330b) 및 코드 변환 회로(220)로 제공할 수 있다.
제2 풀-업부(330b)는 제1 풀-업부(330a)와 실질적으로 동일한 구성을 가질 수 있다. 풀-업 ZQ 코드에 의해 제2 풀-업부(330b)의 임피던스가 조정될 수 있다. 이에 따라, 제2 풀-업부(330b)의 임피던스는 제1 풀-업부(330a)의 임피던스와 실질적으로 동일할 수 있다. 제2 비교부(350)는 제2 풀-업부(330b)와 풀-다운부(340) 사이의 연결 노드의 전압과 기준 전압(VREFQ)을 비교할 수 있다. 제2 비교부(350)의 출력은 제2 카운터(360)로 제공되어 제2 카운터(360)의 카운팅 동작을 제어할 수 있다. 풀-다운부(340)는 제2 카운터(360)의 출력에 기초하여 풀-다운 캘리브레이션 동작을 수행할 수 있다. 풀-다운부(340)는 제2 비교부(350) 및 제2 카운터(360)의 출력에 기초하여 풀-다운 ZQ 코드를 생성하는데, 제2 풀-업부(330b)와 풀-다운부(340) 사이의 연결 노드의 전압과 기준 전압(VREFQ)이 같아질 때까지 풀-다운 ZQ 코드를 변경해가면 풀-다운 캘리브레이션 동작을 수행할 수 있다. 풀-다운부(340)는 제2 풀-업부(330b)와 풀-다운부(340) 사이의 연결 노드의 전압과 기준 전압(VREFQ)이 같아지는 시점의 n 비트들의 풀-다운 ZQ 코드를 코드 변환 회로(220)로 제공할 수 있다.
코드 변환 회로(220)는 풀-업 코드 변환 회로(220u)와 풀-다운 코드 변환 회로(220d)를 포함할 수 있다. 풀-업 코드 변환 회로(220u)는 n 비트들의 풀-업 ZQ 코드를 n+1 비트들의 풀-업 DQ 코드로 변환할 수 있다. n+1 비트들의 풀-업 DQ 코드에는 히든 LSB가 포함될 수 있다. n+1 비트들의 풀-업 DQ 코드는 DQ 드라이버 회로(2300, 2307) 각각의 풀-업부(2300u, 2307u)로 제공될 수 있다.
풀-다운 코드 변환 회로(220d)는 n 비트들의 풀-다운 ZQ 코드를 n+1 비트들의 풀-다운 DQ 코드로 변환할 수 있다. n+1 비트들의 풀-다운 DQ 코드에는 히든 LSB가 포함될 수 있다. n+1 비트들의 풀-다운 DQ 코드는 DQ 드라이버 회로(2300, 2307) 각각의 풀-다운부(2300d, 2307d)로 제공될 수 있다.
DQ 드라이버 회로(2300, 2307) 각각의 풀-업부(2300u, 2307u) 및 풀-다운부(2300d, 2307d)은 n+1 비트들의 풀-업 DQ 코드 및 n+1 비트들의 풀-다운 DQ 코드를 이용하여 DQ0 내지 DQ7 패드들의 터미네이션 저항값을 조절될 수 있다. 풀-업부(2300u, 2307u)에서, 풀-업 DQ 코드의 히든 LSB가 입력되는 제1 피모스 트랜지스터의 사이즈 및 제1 피모스 트랜지스터와 연결되는 제1 저항의 저항값은 풀-업 DQ 코드의 LSB가 입력되는 제2 피모스 트랜지스터의 사이즈 및 제2 피모스 트랜지스터와 연결되는 제2 저항의 저항값의 0.5 정도로 설정될 수 있다. 풀-다운부(2300d 2307d)에서, 풀-다운 DQ 코드의 히든 LSB가 입력되는 제1 엔모스 트랜지스터의 사이즈 및 제1 엔모스 트랜지스터와 연결되는 제1 저항의 저항값은 풀-업 DQ 코드의 LSB가 입력되는 제2 엔모스 트랜지스터의 사이즈 및 제2 엔모스 트랜지스터와 연결되는 제2 저항의 저항값의 0.5 정도로 설정될 수 있다.
메모리 장치들(141-148) 각각은, 이러한 고 레줄루션 ZQ 캘리브레이션 동작의 결과로, DQ0 내지 DQ7 패드들의 터미네이션 저항값 변화율을 감소시켜 데이터의 SI 특성을 개선할 수 있다.
도 13은 도 1의 메모리 장치들(141-148)을 설명하는 블락 다이어그램이다.
도 13을 참조하면, ZQ 패드(1411)와 전원 전압(VDDQ) 사이에 외부 저항(RZQ)이 연결될 수 있다. 메모리 장치들(141-148) 각각은, 도 12와 비교하여, 풀-업 캘리브레이션 동작과 풀-다운 캘리브레이션 동작을 수행하는 ZQ 캘리브레이션 회로(210_13)에서 제1 풀-업부(330a), 제2 풀-업부(330b) 및 풀-다운부(340) 각각을 대신하여, 제1 풀-다운부(340a), 제2 풀-다운부(340b) 및 풀-업부(330)를 포함한다는 점에서 차이가 있다. 이하, 메모리 장치들(141-148)에 관해 도 12와 중복되는 설명은 생략한다.
제1 비교부(310)는 ZQ 패드의 전압과 기준 전압(VREFQ)을 비교하여 제1 카운터(320)의 카운팅 동작을 제어할 수 있다. 제1 풀-다운부(340a)는 제1 카운터(320)의 출력에 기초하여 풀-다운 캘리브레이션 동작을 수행하여 풀-다운 ZQ 코드를 생성할 수 있다. 제1 풀-다운부(340a)는 ZQ 패드의 전압과 기준 전압(VREFQ)이 같아지는 시점의 n 비트들의 풀-다운 ZQ 코드를 제2 풀-다운부(340b) 및 코드 변환 회로(220)로 제공할 수 있다.
제2 풀-다운부(340b)는 제1 풀-다운부(340a)와 실질적으로 동일한 구성을 가질 수 있다. 풀-다운 ZQ 코드에 의해 제2 풀-다운부(340b)의 임피던스가 조정될 수 있다. 이에 따라, 제2 풀-다운부(340b)의 임피던스는 제1 풀-다운부(340a)의 임피던스와 실질적으로 동일할 수 있다. 제2 비교부(350)는 제2 풀-다운부(340b)와 풀-업부(330) 사이의 연결 노드의 전압과 기준 전압(VREFQ)을 비교할 수 있다. 제2 비교부(350)의 출력은 제2 카운터(360)로 제공되어 제2 카운터(360)의 카운팅 동작을 제어할 수 있다. 풀-업부(330)는 제2 카운터(360)의 출력에 기초하여 풀-업 캘리브레이션 동작을 수행하여 풀-업 ZQ 코드를 생성할 수 있다. 풀-업부(330)는 제2 풀-다운부(340b)와 풀-업부(330) 사이의 연결 노드의 전압과 기준 전압(VREFQ)이 같아질 때까지 풀-업 ZQ 코드를 변경해가면 풀-업 캘리브레이션 동작을 수행할 수 있다. 풀-다운부(340)는 제2 풀-업부(330b)와 풀-다운부(340) 사이의 연결 노드의 전압과 기준 전압(VREFQ)이 같아지는 시점의 n 비트들의 풀-업 ZQ 코드를 코드 변환 회로(220)로 제공할 수 있다.
코드 변환 회로(220)는 n 비트들의 풀-업 ZQ 코드를 n+1 비트들의 풀-업 DQ 코드로 변환하고, n 비트들의 풀-다운 ZQ 코드를 n+1 비트들의 풀-다운 DQ 코드로 변환할 수 있다. DQ 드라이버 회로(2300, 2307) 각각의 풀-업부(2300u, 2307u) 및 풀-다운부(2300d, 2307d)은 n+1 비트들의 풀-업 DQ 코드 및 n+1 비트들의 풀-다운 DQ 코드를 이용하여 DQ0 내지 DQ7 패드들의 터미네이션 저항값을 조절될 수 있다. 메모리 장치들(141-148) 각각은, 이러한 고 레줄루션 ZQ 캘리브레이션 동작의 결과로, DQ0 내지 DQ7 패드들의 터미네이션 저항값 변화율을 감소시켜 데이터의 SI 특성을 개선할 수 있다.
도 14는 도 1의 메모리 장치들(141-148)을 설명하는 블락 다이어그램이다.
도 14를 참조하면, 메모리 장치들(141-148) 각각은 ZQ 캘리브레이션 회로(210), 메모리 셀 어레이(1421), 로우 디코더(1394), 제어 회로부(1424), 페이지 버퍼부(1393), 입출력 회로부(1426) 그리고 전압 생성부(1427)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치들(141-148)은 입출력 인터페이스를 더 포함할 수 있다.
ZQ 캘리브레이션 회로(210)는 ZQ 패드(1411, 1421, 1431, 1441, 1451, 1461, 1471, 1481)에 연결된 외부 저항(RZQ)을 이용하여 캘리브레이션 동작을 반복 수행하여 수렴하는 n 비트들의 ZQ 코드를 생성할 수 있다.
메모리 셀 어레이(1421)는 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(1421)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(1394)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼부(1393)에 연결될 수 있다. 메모리 셀 어레이(1421)는 복수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
로우 디코더(1394)는 메모리 셀 어레이(1421)의 복수의 메모리 블록들(BLK1 내지 BLKn) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다.
제어 회로부(1424)는 콘트롤러에서 전송되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(1421)에 대한 프로그램, 읽기 및 소거 동작을 수행하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 회로부(1424)는 로우 디코더(1394)에 로우 어드레스(R_ADDR)를 제공할 수 있고, 입출력 회로부(1426)에 칼럼 어드레스를 제공할 수 있고, 전압 생성부(1427)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있다. 제어 회로부(1424)는 메모리 장치들(141-148)의 고 레줄루션 ZQ 캘리브레이션 동작을 수행하기 위하여 n 비트들의 ZQ 코드를 n+1 비트들의 DQ 코드로 변환하는 코드 변환 회로(220)를 포함할 수 있다.
페이지 버퍼부(1393)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 읽기 동작시, 페이지 버퍼부(1393)는 제어 회로부(1424)의 제어에 따라 선택된 메모리 셀의 비트라인(BL)을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼부(1393) 내부에 구비되는 래치에 저장될 수 있다. 페이지 버퍼부(1393)는 제어 회로부(1424)의 제어에 따라 래치에 저장된 데이터를 데이터 라인(DL)을 통해 입출력 회로부(1426)로 덤핑할 수 있다.
입출력 회로부(1426)는 메모리 장치들(141-148)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 일시 저장할 수 있다. 입출력 회로부(1426)는 메모리 장치들(141-148)의 읽기 데이터를 일시 저장하고, 지정된 시점에 입출력 라인(I/O)을 통해서 외부로 출력할 수 있다. 입출력 회로부(1426)는 n+1 비트들의 DQ 코드에 의해 데이터(DATA)의 터미네이션 저항값을 결정하는 DQ 드라이버 회로(230)를 포함할 수 있다.
전압 생성부(1427)는 전압 제어 신호(CTRL_VOL)를 기초로 하여 메모리 셀 어레이(1421)에 대한 프로그램, 읽기 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(1427)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 검출 읽기 전압, 읽기 전압, 패스 전압, 소거 전압, 소거 검증 전압 등을 생성할 수 있다.
도 15는 도 1의 메모리 장치들(141-148)의 구조를 설명하는 도면이다.
도 15를 참조하면, 메모리 장치들(141-148)은 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bondng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치들(141-148)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 전기적 비저항이 높은 텅스텐(W)으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적 비저항이 낮은 구리(Cu)로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄(Al) 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 제3 방향(Z축 방향)을 따라 복수의 워드라인들(1331-338; 330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 15에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제1 방향(Y축 방향)에 수직하면서 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-347; 340)와 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 15를 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 15에서, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제 2 입출력 패드(1305)는 회로 소자(1220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1330)과 오버랩되지 않을 수 있다. 도 15를 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치들(141-148)은 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1310)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치들(141-148)은 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치들(141-148)은 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1273a)과 동일한 형태의 상부 메탈 패턴(1372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 16을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터를 통해 호스트(2100)와 신호(SIG)를 주고 받으며, 전원 커넥터(PWR)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 메모리 장치들(2230, 2240, 2250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(2200)는 도 1 내지 도 15를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 임피던스 조정(ZQ) 패드의 ZQ 캘리브레이션 동작을 수행하는 단계, 상기 ZQ 패드에는 ZQ 저항이 연결되고, 상기 ZQ 캘리브레이션 동작에 의해 n (n 은 자연수)비트들의 ZQ 코드가 생성되고;
    상기 n 비트들의 ZQ 코드를 n+1 비트들의 데이터 입출력(DQ) 코드로 변환하는 단계, 상기 n 비트들의 ZQ 코드는 제 n번째 최상위 비트(MSB) 내지 제1번째 최하위 비트(LSB)로 구성되고, 상기 n 비트들의 ZQ 코드에 제0번째 히든 최하위 비트(HLSB)가 추가되어 n+1 비트들의 결합된 ZQ 코드가 생성되고, 상기 결합된 ZQ 코드에 기초하여 상기 DQ 코드가 생성되고, 상기 DQ 코드는 상기 MSB 내지 상기 LSB 그리고 상기 HLSB를 포함하고; 및
    상기 DQ 코드에 기초하여 DQ 패드의 터미네이션 저항값을 제어하는 단계를 포함하는 ZQ 캘리브레이션 방법.
  2. 제1항에 있어서, 상기 ZQ 패드의 상기 ZQ 캘리브레이션 동작을 수행하는 단계는,
    상기 ZQ 패드의 전압 레벨과 기준 전압 레벨을 비교하여 비교 신호를 출력하는 단계; 및
    상기 비교 신호에 기초하여 카운터를 업 또는 다운시키는 카운팅 동작을 제어하는 단계; 및
    상기 카운터의 상기 카운팅 동작을 수행하여 상기 ZQ 코드를 생성하는 단계를 포함하는 ZQ 캘리브레이션 방법.
  3. 제2항에 있어서, 상기 n 비트들의 ZQ 코드를 상기 n+1 비트들의 DQ 코드로 변환하는 단계는,
    상기 비교 신호의 제1 로직 레벨에 응답하여 상기 결합된 ZQ 코드에 대하여 상기 HLSB에 1 비트 가산하는 단계; 및
    상기 결합된 ZQ 코드의 상기 HLSB에 대한 상기 1 비트 가산한 결과로 출력되는 상기 결합된 ZQ 코드를 상기 DQ 코드로 출력하는 단계를 포함하는 ZQ 캘리브레이션 방법.
  4. 제2항에 있어서, 상기 n 비트들의 ZQ 코드를 상기 n+1 비트들의 DQ 코드로 변환하는 단계는,
    상기 비교 신호의 제2 로직 레벨에 응답하여 상기 결합된 ZQ 코드에 대하여 상기 HLSB에 1 비트 감산하는 단계; 및
    상기 결합된 ZQ 코드의 상기 HLSB에 대한 상기 1비트 감산한 결과로 출력되는 상기 결합된 ZQ 코드를 상기 DQ 코드로 출력하는 단계를 포함하는 ZQ 캘리브레이션 방법.
  5. 제1항에 있어서, 상기 DQ 코드에 기초하여 상기 DQ 패드의 상기 터미네이션 저항값을 제어하는 단계는,
    상기 DQ 코드의 상기 HLSB가 입력되는 제1 트랜지스터의 사이즈는 상기 DQ 코드의 상기 LSB가 입력되는 제2 트랜지스터의 사이즈보다 작게 설정되는 단계인 ZQ 캘리브레이션 방법.
  6. 제5항에 있어서,
    상기 제1 트랜지스터에 연결되는 제1 저항의 저항값은 상기 제2 트랜지스터에 연결되는 제2 저항의 저항값보다 작게 설정되는 ZQ 캘리브레이션 방법.
  7. 제1항에 있어서, 상기 n 비트들의 ZQ 코드를 상기 n+1 비트들의 DQ 코드로 변환하는 단계는,
    클럭 신호에 응답하여 상기 ZQ 코드를 수신하는 단계;
    상기 클럭 신호의 k (k는 자연수)번 클럭 사이클 동안 상기 ZQ 코드 k개를 래치하는 단계;
    상기 k개의 ZQ 코드들 각각을 상기 결합된 ZQ 코드로 변환하는 단계;
    상기 k개의 결합된 ZQ 코드들을 평균하는 단계; 및
    상기 k개의 결합된 ZQ 코드들의 평균치를 상기 DQ 코드로 출력하는 단계를 포함하는 ZQ 캘리브레이션 방법.
  8. 제7항에 있어서, 상기 k개의 결합된 ZQ 코드들을 평균하는 단계는,
    상기 k개의 결합된 ZQ 코드들을 1 코드씩 쉬프트시키고 이웃한 ZQ 코드들끼리의 평균치를 구하는 단계인 ZQ 캘리브레이션 방법.
  9. 제7항에 있어서, 상기 DQ 코드에 기초하여 상기 DQ 패드의 터미네이션 저항값을 제어하는 단계는,
    상기 DQ 코드의 상기 HLSB가 입력되는 제1 트랜지스터의 사이즈는 상기 DQ 코드의 상기 LSB가 입력되는 제2 트랜지스터의 사이즈보다 작게 설정되는 단계인 ZQ 캘리브레이션 방법.
  10. 제9항에 있어서,
    상기 제1 트랜지스터의 사이즈는 상기 제2 트랜지스터의 사이즈보다 0.5로 설정되는 단계인 ZQ 캘리브레이션 방법.
  11. 제9항에 있어서,
    상기 제1 트랜지스터에 연결되는 제1 저항의 저항값은 상기 제2 트랜지스터에 연결되는 제2 저항의 저항값보다 작게 설정되는 ZQ 캘리브레이션 방법.
  12. 제11항에 있어서,
    상기 제1 저항의 저항값은 상기 제2 저항의 저항값보다 작게 0.5로 설정되는 ZQ 캘리브레이션 방법.
  13. 제1항에 있어서,
    상기 ZQ 저항은 상기 ZQ 패드와 접지 전압 라인 사이에 연결되고,
    상기 ZQ 코드는 풀-업 ZQ 코드 또는 풀-다운 ZQ 코드를 포함하고,
    상기 풀-업 ZQ 코드에 의해 생성되는 상기 DQ 코드에 기초하여 전원 전압 라인과 상기 DQ 패드 사이의 풀-업 터미네이션 저항값이 결정되고,
    상기 풀-다운 ZQ 코드에 의해 생성되는 상기 DQ 코드에 기초하여 상기 DQ 패드와 상기 접지 전압 라인 사이의 풀-다운 터미네이션 저항값이 결정되는 ZQ 캘리브레이션 방법.
  14. 제1항에 있어서,
    상기 ZQ 저항은 상기 ZQ 패드와 전원 전압 라인 사이에 연결되고,
    상기 ZQ 코드는 풀-업 ZQ 코드 또는 풀-다운 ZQ 코드를 포함하고,
    상기 풀-업 ZQ 코드에 의해 생성되는 상기 DQ 코드에 기초하여 상기 전원 전압 라인과 상기 DQ 패드 사이의 풀-업 터미네이션 저항값이 결정되고,
    상기 풀-다운 ZQ 코드에 의해 생성되는 상기 DQ 코드에 기초하여 상기 DQ 패드와 접지 전압 라인 사이의 풀-다운 터미네이션 저항값이 결정되는 ZQ 캘리브레이션 방법.
  15. 임피던스 조정(ZQ) 패드에 연결되는 ZQ 캘리브레이션 회로, 상기 ZQ 캘리브레이션 회로는 상기 ZQ 패드에 연결된 ZQ 저항을 이용하여 ZQ 캘리브레이션 동작을 수행하고 n (n 은 자연수)비트들의 ZQ 코드를 생성하고;
    상기 n 비트들의 ZQ 코드를 n+1 비트들의 데이터 입출력(DQ) 코드로 변환하는 코드 변환 회로, 상기 코드 변환 회로는 제 n번째 최상위 비트(MSB) 내지 제1번째 최하위 비트(LSB)로 구성되는 상기 n 비트들의 ZQ 코드에다가 제0번째 히든 최하위 비트(HLSB)를 추가하여 n+1 비트들의 결합된 ZQ 코드를 생성하고, 상기 결합된 ZQ 코드에 기초하여 상기 DQ 코드를 생성하고, 상기 DQ 코드는 상기 MSB 내지 상기 LSB 그리고 상기 HLSB를 포함하고; 및
    상기 DQ 코드에 기초하여 DQ 패드의 터미네이션 저항값을 제어하는 DQ 드라이버 회로를 포함하는 메모리 장치.
  16. 제15항에 있어서, 상기 ZQ 캘리브레이션 회로는,
    상기 ZQ 패드의 전압 레벨과 기준 전압 레벨을 비교하여 비교 신호를 출력하는 비교기;
    상기 비교 신호에 기초하여 업 또는 다운되는 카운팅 동작을 수행하여 상기 n 비트들의 ZQ 코드를 출력하는 카운터; 및
    전원 전압 라인과 상기 ZQ 패드 사이에 연결되는 풀-업 회로부, 상기 풀-업 회로부는 상기 ZQ 코드의 비트 각각이 입력되는 제1 트랜지스터들과 상기 제1 트랜지스터들 각각에 연결되는 제1 저항들을 포함하고,
    상기 제1 트랜지스터들의 사이즈 또는 상기 제1 저항들의 저항값은 상기 ZQ 코드의 바이너리 웨이트에 따라 서로 다른 값으로 설정되는 메모리 장치.
  17. 제15항에 있어서, 상기 코드 변환 회로는,
    상기 결합된 ZQ 코드에 대하여 상기 HLSB에 1 비트 가산하는 가산기;
    상기 결합된 ZQ 코드에 대하여 상기 HLSB에 1 비트 감산하는 감산기; 및
    상기 비교 신호에 응답하여 상기 가산기 또는 상기 감산기에서 출력되는 상기 결합된 ZQ 코드를 상기 DQ 코드로 출력하는 선택부를 포함하는 메모리 장치.
  18. 제15항에 있어서, 상기 코드 변환 회로는,
    클럭 신호에 응답하여 상기 ZQ 코드를 수신하는 플립플롭 회로, 상기 플롭플롭 회로는 상기 클럭 신호의 k (k는 자연수)번 클럭 사이클 동안 상기 ZQ 코드 k개를 래치하고; 및
    상기 k개의 ZQ 코드들을 평균하여 상기 DQ 코드로 출력하는 평균기 회로, 상기 평균기 회로는 상기 k개의 ZQ 코드들 각각을 상기 결합된 ZQ 코드로 변환하고, 상기 k개의 결합된 ZQ 코드들을 평균하고, 상기 k개의 결합된 ZQ 코드들의 평균치를 상기 DQ 코드로 출력하는 메모리 장치.
  19. 제18항에 있어서, 상기 평균기 회로는,
    상기 k개의 결합된 ZQ 코드들을 1 코드씩 쉬프트시키고 이웃한 ZQ 코드들끼리의 평균치를 구하는 메모리 장치.
  20. 제15항에 있어서, 상기 DQ 드라이버 회로는,
    상기 DQ 코드의 비트 각각이 입력되는 제3 트랜지스터들과 상기 제3 트랜지스터들 각각에 연결되는 제3 저항들을 포함하고,
    상기 제3 트랜지스터들과 상기 제3 저항들은 전원 전압 라인과 상기 DQ 패드 사이에 연결되고,
    상기 제3 트랜지스터들의 사이즈 또는 상기 제3 저항들의 저항값은 상기 DQ 코드의 바이너리 웨이트에 따라 서로 다른 값으로 설정되고,
    상기 DQ 코드의 상기 HLSB가 입력되는 제3 트랜지스터의 사이즈 또는 제3 저항의 저항값은 상기 DQ 코드의 상기 LSB가 입력되는 제3 트랜지스터의 사이즈 또는 제3 저항의 저항값보다 작게 설정되는 메모리 장치.
KR1020200132977A 2020-10-14 2020-10-14 히든 최하위 비트(hlsb)를 이용하는 고 레졸루션 zq 캘리브레이션 방법 KR20220049395A (ko)

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