KR102070619B1

KR102070619B1 - 온다이 터미네이션 회로, 이를 포함하는 반도체 장치 및 온다이 터미네이션 방법

Info

Publication number: KR102070619B1
Application number: KR1020130026947A
Authority: KR
Inventors: 설호석; 배승준; 손영수; 송호성
Original assignee: 삼성전자주식회사
Priority date: 2013-03-13
Filing date: 2013-03-13
Publication date: 2020-01-30
Also published as: US9264039B2; KR20140113782A; US20140266299A1

Abstract

ZQ 캘리브레이션 결과값에 따라 ZQ 캘리브레이션 회로의 오프셋 코드가 변화되는 온다이 터미네이션 회로 및 이를 포함하는 반도체 장치가 개시된다. 온다이 터미네이션 회로는 캘리브레이션부, 오프셋 코드 발생부, 가산부 및 온다이 터미네이션부를 포함할 수 있다. 캘리브레이션부는 풀업 코드 및 풀다운 코드를 발생한다. 오프셋 코드 발생부는 모드 레지스터 셋 신호, 풀업 코드 및 풀다운 코드에 기초하여 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생한다. 가산부는 풀업 오프셋 코드 및 풀다운 오프셋 코드를 각각 풀업 코드 및 풀다운 코드에 더하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 발생한다. 온다이 터미네이션부는 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드에 응답하여 온다이 터미네이션 저항 값을 변화시킨다.

Description

온다이 터미네이션 회로, 이를 포함하는 반도체 장치 및 온다이 터미네이션 방법{CIRCUIT AND METHOD OF ON-DIE TERMINATION, SEMICONDUCTOR DEVICE INCLUDING THE SAME}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 온다이 터미네이션 회로 및 온다이 터미네이션 방법에 관한 것이다.

반도체 메모리 장치는 버스를 통해 메모리 컨트롤러와 데이터 및 제어신호를 송수신한다. 메모리 컨트롤러와 반도체 메모리 장치 사이에 전송되는 신호의 주파수가 높을수록 신호의 왜곡이 증가한다.

메모리 컨트롤러와 반도체 메모리 장치 사이에 전송되는 신호의 왜곡을 방지하기 위하여 저항 등을 사용하여 종단(termination) 처리를 한다. 종단 처리를 수행하면, 종단 저항이 신호의 반사(reflection)를 흡수하므로 신호의 왜곡을 감소시켜준다.

본 발명의 목적은 ZQ 캘리브레이션의 오프셋 코드를 ZQ 캘리브레이션의 결과값에 따라 변화시킬 수 있는 온다이 터미네이션 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 온다이 터미네이션 회로를 포함하는 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 ZQ 캘리브레이션의 오프셋 코드를 ZQ 캘리브레이션의 결과값에 따라 변화시킬 수 있는 온다이 터미네이션 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 온다이 터미네이션 회로는 캘리브레이션부, 오프셋 코드 발생부, 가산부 및 온다이 터미네이션부를 포함할 수 있다.

캘리브레이션부는 풀업 코드 및 풀다운 코드를 발생한다. 오프셋 코드 발생부는 모드 레지스터 셋 신호, 상기 풀업 코드 및 상기 풀다운 코드에 기초하여 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생한다. 가산부는 상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드를 각각 상기 풀업 코드 및 상기 풀다운 코드에 더하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 발생한다. 온다이 터미네이션부는 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드에 응답하여 온다이 터미네이션 저항 값을 변화시킨다.

본 발명의 하나의 실시예에 의하면, 상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드는 ZQ 캘리브레이션 결과값에 따라 변화될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드는 공정, 전압 및 온도의 변화에 따라 변화될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 회로는 메모리 시스템의 데이터 버스의 임피던스를 보상할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 온다이 터미네이션 회로는 메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 오프셋 코드 발생부는 분할기(divider) 및 선택 회로를 포함할 수 있다.

분할기는 상기 풀업 코드 및 풀다운 코드를 설정된 분할 비로 나누어 분할된 풀업 코드 및 분할된 풀다운 코드를 발생한다. 선택 회로는 상기 모드 레지스터 셋 신호를 선택하거나 또는 상기 분할된 풀업 코드 및 분할된 풀다운 코드를 선택하여 상기 풀업 오프셋 코드 및 풀다운 오프셋 코드로서 출력한다.

본 발명의 하나의 실시형태에 따른 온다이 터미네이션 방법은 풀업 코드 및 풀다운 코드를 발생하는 단계; 모드 레지스터 셋 신호, 상기 풀업 코드 및 상기 풀다운 코드에 기초하여 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생하는 단계; 상기 풀업 오프셋 코드 및 풀다운 오프셋 코드를 각각 상기 풀업 코드 및 상기 풀다운 코드에 더하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 발생하는 단계; 및 상기 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드에 응답하여 온다이 터미네이션 저항 값을 변화시키는 단계를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생하는 단계는 상기 풀업 코드 및 풀다운 코드를 설정된 분할 비로 나누어 분할된 풀업 코드 및 분할된 풀다운 코드를 발생하는 단계; 및 상기 모드 레지스터 셋 신호를 선택하거나 또는 상기 분할된 풀업 코드 및 분할된 풀다운 코드를 선택하여 상기 풀업 오프셋 코드 및 풀다운 오프셋 코드로서 출력하는 단계를 포함할 수 있다.

본 발명의 실시예들에 따른 온다이 터미네이션 회로는 ZQ 캘리브레이션 결과값에 따라 ZQ 캘리브레이션 회로의 오프셋 코드가 변화될 수 있다. 따라서, ZQ 캘리브레이션 회로의 오프셋 코드는 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따라 변화될 수 있다.

따라서, 온다이 터미네이션 회로는 공정(process), 전압(voltage) 및 온도(temperature)의 변화하더라도 정확하고 안정된 ZQ 캘리브레이션을 수행할 수 있다.

도 1은 본 발명의 하나의 실시 예에 따른 온다이 터미네이션 회로를 나타내는 블록도이다.
도 2는 도 1의 온다이 터미네이션 회로에 포함된 ZQ 캘리브레이션부의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 온다이 터미네이션 회로에 포함된 오프셋 코드 발생부의 하나의 예를 나타내는 블록도이다.
도 4는 도 1의 온다이 터미네이션 회로에 포함된 온다이 터미네이션부의 하나의 예를 나타내는 회로도이다.
도 5는 도 2의 ZQ 캘리브레이션부에 포함된 풀업 저항부의 하나의 예를 나타내는 회로도이다.
도 6은 도 2의 ZQ 캘리브레이션부에 포함된 풀다운 저항부의 하나의 예를 나타내는 회로도이다.
도 7은 도 4의 온다이 터미네이션부에 포함된 풀업 저항부의 하나의 예를 나타내는 회로도이다.
도 8은 도 4의 온다이 터미네이션부에 포함된 풀다운 저항부의 하나의 예를 나타내는 회로도이다.
도 9는 본 발명의 하나의 실시예에 따른 온다이 터미네이션 회로를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 온다이 터미네이션 방법을 나타내는 흐름도들이다.
도 12는 본 발명의 하나의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 13은 본 발명의 다른 하나의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 적층 구조의 반도체 장치를 나타내는 간략화된 투시도이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 정보처리 시스템의 다른 하나의 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 1은 본 발명의 하나의 실시 예에 따른 온다이 터미네이션 회로(1000)를 나타내는 블록도이다.

도 1을 참조하면, 온다이 터미네이션 회로(1000)는 ZQ 캘리브레이션 회로(1800) 및 온다이 터미네이션부(1700)를 포함할 수 있다. ZQ 캘리브레이션 회로(1800)는 ZQ 캘리브레이션부(1100), 오프셋 코드 발생부(1300) 및 가산부(1500)를 포함할 수 있다.

ZQ 캘리브레이션부(1100)는 풀업 코드(PCODE<0:N-1>) 및 풀다운 코드(NCODE<0:N-1>)를 발생한다. 오프셋 코드 발생부(1300)는 모드 레지스터 셋 신호(MRS), 풀업 코드(PCODE<0:N-1>) 및 풀다운 코드(NCODE<0:N-1>)에 기초하여 풀업 오프셋 코드(POFSC<0:N-1>) 및 풀다운 오프셋 코드(NOFSC<0:N-1>)를 발생한다. 가산부(1500)는 풀업 오프셋 코드(POFSC<0:N-1>) 및 풀다운 오프셋 코드(NOFSC<0:N-1>)를 각각 풀업 코드(PCODE<0:N-1>) 및 풀다운 코드(NCODE<0:N-1>)에 더하여 풀업 캘리브레이션 코드(ZQP<0:N-1>) 및 풀다운 캘리브레이션 코드(ZQN<0:N-1>)를 발생한다. 온다이 터미네이션부(1700)는 풀업 캘리브레이션 코드(ZQP<0:N-1>) 및 풀다운 캘리브레이션 코드(ZQN<0:N-1>)에 응답하여 온다이 터미네이션 저항 값을 변화시킨다.

풀업 오프셋 코드(POFSC<0:N-1>) 및 풀다운 오프셋 코드(NOFSC<0:N-1>)는 ZQ 캘리브레이션 결과값에 따라 변화될 수 있다. 따라서, 풀업 오프셋 코드(POFSC<0:N-1>) 및 풀다운 오프셋 코드(NOFSC<0:N-1>)는 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따라 변화될 수 있다.

도 2는 도 1의 온다이 터미네이션 회로(1000)에 포함된 ZQ 캘리브레이션부(1100)의 하나의 예를 나타내는 회로도이다.

도 2를 참조하면, ZQ 캘리브레이션부(1100)는 ZQ 패드(15), 풀업 저항부(1110), 풀업 저항부(1120), 풀다운 저항부(1130), 기준전압 발생회로(1140), 풀업 카운터(1150), 풀다운 카운터(1160), 제 1 비교회로(1170) 및 제 2 비교회로(1180)를 포함할 수 있다. ZQ 패드(15)에는 온다이 터미네이션 회로(1000)를 포함하는 반도체 메모리 장치의 외부에 있는 외부 저항(18)이 연결될 수 있다.

풀업 저항부(1110)는 PMOS 트랜지스터들, NMOS 트랜지스터들, 또는 저항 소자를 포함할 수 있으며, 풀업 코드(PCODE<0:N-1>)에 응답하여 턴온될 수 있다. 풀다운 저항부(1130)는 PMOS 트랜지스터들, NMOS 트랜지스터들, 또는 저항 소자를 포함할 수 있으며, 풀다운 코드(NCODE<0:N-1>)에 응답하여 턴온될 수 있다. 풀업 저항부(1120)는 풀업 저항부(1110)와 동일한 회로 구성을 가지며, 풀다운 저항부(1130)에 전기적으로 연결되어 있다. 풀업 저항부(1110)는 외부 저항(18)에 전기적으로 연결될 수 있다.

기준전압 발생회로(1140)는 기준전압(VREF)을 발생한다. 제 1 비교회로(1170)는 기준전압(VREF)과 패드(15)의 전압을 비교하고, 제 2 비교회로(1180)는 기준전압(VREF)과 풀업 저항부(1120)와 풀다운 저항부(1130)의 연결 노드(NB)의 전압을 비교한다. 풀업 카운터(1150)는 제 1 비교회로(1170)의 출력신호에 기초하여 풀업 코드(PCODE<0:N-1>)를 발생하고, 풀다운 카운터(1160)는 제 2 비교회로(1180)의 출력신호에 기초하여 풀다운 코드(NCODE<0:N-1>)를 발생한다.

ZQ 캘리브레이션부(1100)는 제 1 비교회로(1170) 및 제 2 비교회로(1180)에 의한 비교 동작을 반복하고, 풀업 저항부(1110), 풀다운 저항부(1130) 및 풀업 저항부(1120)의 저항 값을 조절한다. 이러한 보정 과정을 통해 풀업 저항부(1110)의 저항 값은 ZQ 패드(15)에 연결된 외부 저항(18)의 저항 값과 동일해진다. 예를 들어, 외부 저항(18)의 저항 값은 240 ohm일 수 있다.

도 3은 도 1의 온다이 터미네이션 회로(1000)에 포함된 오프셋 코드 발생부(1300)의 하나의 예를 나타내는 블록도이다.

도 3을 참조하면, 오프셋 코드 발생부(1300)는 분할기(divider)(1320) 및 선택 회로(1340)를 포함할 수 있다.

분할기(divider)(1320)는 풀업 코드(PCODE) 및 풀다운 코드(NCODE)를 설정된 분할 비로 나누어 분할된 풀업 코드(DPCODE) 및 분할된 풀다운 코드(DNCODE)를 발생한다. 선택 회로(1340)는 모드 레지스터 셋 신호(MRS)를 선택하거나 또는 분할된 풀업 코드(DPCODE) 및 분할된 풀다운 코드(DNCODE)를 선택하여 풀업 오프셋 코드(POFSC<0:N-1>) 및 풀다운 오프셋 코드(NOFSC<0:N-1>)로서 출력한다.

예를 들어, 출력 임피던스를 1/8배 변화시려면 분할 비를 8로 설정하고, 출력 임피던스를 1/16배 변화시려면 분할 비를 16으로 설정할 수 있다.

본 발명의 실시예에 따른 온다이 터미네이션 회로(1000)는 ZQ 캘리브레이션을 위한 오프셋 코드를 ZQ 캘리브레이션 결과에 따라 변화시킬 수 있다. 따라서, 온다이 터미네이션 회로(1000)는 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따라 고정되지 않고 변화될 수 있다.

도 4는 도 1의 온다이 터미네이션 회로(1000)에 포함된 온다이 터미네이션부(1700)의 하나의 예를 나타내는 회로도이다.

도 4를 참조하면, 온다이 터미네이션부(1700)는 제 1 내지 제 N 온다이 터미네이션부(1710, 1730)를 포함할 수 있다. 제 1 온다이 터미네이션부(1710)는 출력 패드(DQ0)에 연결된 풀업 저항 회로(1712)와 풀다운 저항 회로(1714)를 포함하며, 풀업 저항 회로(1712)에는 풀업 캘리브레이션 코드(ZQP<0:N-1>)가 인가되며, 풀다운 저항 회로(1714)에는 풀다운 캘리브레이션 코드(ZQN<0:N-1>)가 인가된다. 풀업 저항 회로(1712)는 복수의 풀업 저항부(PU_R)를 포함할 수 있으며, 풀다운 저항 회로(1714)는 복수의 풀다운 저항부(PD_R)를 포함할 수 있다. 제 N 온다이 터미네이션부(1730)는 출력 패드(DQ(N-1))에 연결된 풀업 저항 회로(1732)와 풀다운 저항 회로(1734)를 포함하며, 풀업 저항 회로(1732)에는 풀업 캘리브레이션 코드(ZQP<0:N-1>)가 인가되며, 풀다운 저항 회로(1734)에는 풀다운 캘리브레이션 코드(ZQN<0:N-1>)가 인가된다.

도 5는 도 2의 ZQ 캘리브레이션부(1100)에 포함된 풀업 저항부(PU_R)의 하나의 예를 나타내는 회로도이고, 도 6은 도 2의 ZQ 캘리브레이션부(1100)에 포함된 풀다운 저항부(PD_R)의 하나의 예를 나타내는 회로도이다.

도 5를 참조하면, 풀업 저항부(10)는 서로 직렬 연결되고 ZQ 패드 또는 노드(NB)에 연결된 저항과 PMOS 트랜지스터를 복수 개 포함할 수 있다. PMOS 트랜지스터들 각각에는 풀업 코드(PCODE<0:N-1>)의 한 비트가 인가될 수 있다.

도 6을 참조하면, 풀다운 저항부(20)는 서로 직렬 연결되고 노드(NB)에 연결된 저항과 NMOS 트랜지스터를 복수 개 포함할 수 있다. NMOS 트랜지스터들 각각에는 풀다운 코드(NCODE<0:N-1>)의 한 비트가 인가될 수 있다.

도 7은 도 4의 온다이 터미네이션부(1700)에 포함된 풀업 저항부(PU_R)의 하나의 예를 나타내는 회로도이고, 도 8은 도 4의 온다이 터미네이션부(1700)에 포함된 풀다운 저항부(PD_R)의 하나의 예를 나타내는 회로도이다.

도 7을 참조하면, 풀업 저항부(30)는 서로 직렬 연결되고 출력 패드(DQ)에 연결된 저항과 PMOS 트랜지스터를 복수 개 포함할 수 있다. PMOS 트랜지스터들 각각에는 풀업 캘리브레이션 코드(ZQP<0:N-1>)의 한 비트가 인가될 수 있다.

도 8을 참조하면, 풀다운 저항부(20)는 서로 직렬 연결되고 출력 패드(DQ)에 에 연결된 저항과 NMOS 트랜지스터를 복수 개 포함할 수 있다. NMOS 트랜지스터들 각각에는 풀다운 캘리브레이션 코드(ZQN<0:N-1>)의 한 비트가 인가될 수 있다.

도 9는 본 발명의 하나의 실시예에 따른 온다이 터미네이션 회로를 포함하는 메모리 시스템(2000)을 나타내는 블록도이다.

도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함할 수 있다.

메모리 컨트롤러(2200)는 어드레스 신호(ADDR) 및 제어신호(CNTR)를 발생하고, 버스들을 통해 어드레스 신호(ADDR) 및 제어신호(CNTR)를 반도체 메모리 장치(2100)에 제공한다. 데이터(DATA)는 버스를 통해서 메모리 컨트롤러(2200)에서 반도체 메모리 장치(2100)로 전송되거나, 버스를 통해서 반도체 메모리 장치(2100)에서 메모리 컨트롤러(2200)로 전송된다.

반도체 메모리 장치(2100)는 메모리 셀 어레이(2110), 로우 디코더(2120), 칼럼 디코더(2130), ZQ 캘리브레이션 회로(2140) 및 출력 회로(2150)를 포함할 수 있다. 출력 회로(2150)는 출력 드라이버(2160)를 포함할 수 있다. 반도체 메모리 장치(2100)는 ZQ 캘리브레이션 회로(2140)를 외부 저항(도 2의 18)에 전기적으로 연결하기 위한 패드(미도시)를 포함할 수 있다.

ZQ 캘리브레이션 회로(2140)의 오프셋 코드는 ZQ 캘리브레이션 결과값에 따라 변화될 수 있다. 따라서, ZQ 캘리브레이션 회로(2140)의 오프셋 코드는 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따라 변화될 수 있다.

도 9에 도시된 반도체 메모리 장치(2000)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.

도 10 및 도 11은 본 발명의 실시예들에 따른 온다이 터미네이션 방법을 나타내는 흐름도들이다.

도 10을 참조하면, 반도체 장치의 온다이 터미네이션 방법은 다음의 동작을 포함할 수 있다.

1) 풀업 코드 및 풀다운 코드를 발생한다 (S1).

2) 모드 레지스터 신호, 풀업 코드 및 풀다운 코드에 기초하여 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생한다 (S2).

3) 풀업 오프셋 코드 및 풀다운 오프셋 코드를 각각 풀업 코드 및 풀다운 코드에 더하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 발생한다. (S3).

4) 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드에 응답하여 온다이 터미네이션 저항 값을 변화시킨다 (S4).

도 11을 참조하면, 도 10의 반도체 장치의 온다이 터미네이션 방법에서 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생하는 동작은 다음의 동작을 포함할 수 있다.

1) 풀업 코드 및 풀다운 코드를 설정된 분할 비로 나누어 분할된 풀업 코드 및 분할된 풀다운 코드를 발생한다 (S21).

2) 모드 레지스터 신호, 풀업 코드 및 풀다운 코드에 기초하여 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생한다 (S22).

도 12는 본 발명의 다른 하나의 실시예에 따른 메모리 시스템(3100)을 나타내는 블록도이다.

도 12를 참조하면, 메모리 시스템(3100)은 메모리 컨트롤러(3110) 및 메모리 모듈(3120)을 포함한다.

메모리 컨트롤러(3110)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생한다. 메모리 모듈(3120)은 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈(3120)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(3101)를 위한 종단 회로(3125, 3126, 3127 또는 3128)를 갖는 복수의 반도체 메모리 장치(3121, 3122, 3123, 3124)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.

도 12에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(3120)이 도시되어 있지만, 메모리 모듈(3120)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(3120)의 기판의 양쪽 면에 장착될 수 있다.

데이터 신호(DQ)는 데이터 버스(3103)를 통해 메모리 컨트롤러(3110)와 메모리 모듈(3120)을 구성하는 반도체 메모리 장치들(3121, 3122, 3123, 3124) 사이에 송수신된다.

커맨드/어드레스 버스(3101)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(3121, 3122, 3123, 3124)을 서로 전기적으로 연결한다. 또한, 반도체 메모리 장치들(3121, 3122, 3123, 3124) 각각에 포함된 종단 회로들(3125, 3126, 3127 또는 3128)은 각각 커맨드/어드레스 버스(3101)와 종단 전압(VTT) 사이에 결합되고, 커맨드/어드레스 버스(3101)의 종단 저항 값을 변화시킨다.

도 13은 본 발명의 또 다른 하나의 실시예에 따른 메모리 시스템(3200)을 나타내는 블록도이다.

도 132을 참조하면, 메모리 시스템(3200)은 메모리 컨트롤러(3210) 및 메모리 모듈(3220)을 포함한다.

메모리 컨트롤러(3210)는 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)를 발생한다. 메모리 모듈(3220)은 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈(3220)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(5201)를 위한 종단 회로(3225, 3227, 3229, 3231)를 갖는 복수의 반도체 메모리 장치(3221, 3222, 3223 및 3224)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다. 또한, 반도체 메모리 장치(3221, 3222, 3223 및 3224)는 데이터 신호(DQ)가 전송되는 데이터 버스(3203)를 위한 종단 회로(3226, 3228, 3230, 3232)를 포함한다.

도 13에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(3220)이 도시되어 있지만, 메모리 모듈(3220)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(3220)의 기판의 양쪽 면에 장착될 수 있다.

데이터 신호(DQ)는 데이터 버스(3203)를 통해 메모리 컨트롤러(3210)와 메모리 모듈(3220)을 구성하는 반도체 메모리 장치들(3221, 3222, 3223 및 3224) 사이에 송수신된다.

커맨드/어드레스 버스(3201)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(3221, 3222, 3223 및 3224)을 서로 전기적으로 연결한다. 반도체 메모리 장치들(3221, 3222, 3223 및 3224) 각각에 포함된 종단 회로들(3225, 3227, 3229, 3231)은 각각 커맨드/어드레스 버스(3201)와 제 1 종단 전압(VTT1) 사이에 결합되고, 커맨드/어드레스 버스(3201)의 종단 저항 값을 변화시킨다. 또한, 반도체 메모리 장치들(3221, 3222, 3223 및 3224) 각각에 포함된 종단 회로들(3226, 3228, 3230, 3232)은 각각 데이터 버스(3203)와 제 2 종단 전압(VTT2) 사이에 결합되고, 데이터 버스(3203)의 종단 저항 값을 변화시킨다.

제 1 종단 전압(VTT1)은 종단 회로들(3225, 3227, 3229, 3231)에 제공되고, 제 2 종단 전압(VTT2)은 종단 회로들(3226, 3228, 3230, 3232)에 제공된다.

도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.

도 14를 참조하면, 메모리 모듈(3300)은 인쇄회로기판(3310), 복수의 반도체 메모리 장치(3320) 및 커넥터(3330)를 포함한다. 복수의 반도체 메모리 장치(3320)는 인쇄 회로 기판(3310)의 상면과 하면에 결합될 수 있다. 커넥터(3330)는 도전선들(미도시)을 통해 복수의 반도체 메모리 장치(3320)과 전기적으로 연결된다. 또한, 커넥터(3330)는 외부 호스트의 슬롯에 연결될 수 있다.

도 15을 참조하면, 메모리 모듈(3400)은 인쇄회로기판(3410), 복수의 반도체 메모리 장치(3420), 커넥터(3430) 및 복수의 버퍼들(3440)을 포함한다. 복수의 버퍼들(3440)은 각각 반도체 메모리 장치(3420)와 커넥터(3430) 사이에 배치될 수 있다.

복수의 반도체 메모리 장치(3420)와 버퍼들(3440)은 인쇄 회로 기판(3410)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3410)의 상면 및 하면에 형성되는 반도체 메모리 장치들(3420)과 버퍼들(3440)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.

도 16을 참조하면, 메모리 모듈(3500)은 인쇄회로기판(3510), 복수의 반도체 메모리 장치(3520), 커넥터(3530), 복수의 버퍼들(3540) 및 컨트롤러(3550)를 포함한다.

반도체 메모리 장치들(3520)과 버퍼들(3540)은 인쇄 회로 기판(3510)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3510)의 상면 및 하면에 형성되는 반도체 메모리 장치들(3420)과 버퍼들(3540)은 복수의 비아 홀들을 통해 연결될 수 있다.

도 17은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치(3600)를 도시한 개략도이다. 도 14 내지 도 16의 모듈구조에서 반도체 메모리 장치들 각각은 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.

적층 구조의 반도체 장치(3600)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 3620)을 통해 상호 연결될 수 있다.

도 18은 본 발명의 실시예에 따른 반도체 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템(3700)의 하나의 예를 나타내는 블록도이다.

도 18을 참조하면, 메모리 시스템(3700)은 컨트롤러(3720), 반도체 메모리 장치(3730) 및 컨트롤러(3720)와 반도체 메모리 장치(3730)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 3710a 및 3710b)를 포함한다. 컨트롤러(3720)는 컨트롤 유닛(3721). 제 1 송신부(3722), 제 1 수신부(3723)를 포함한다. 컨트롤 유닛(3721)은 제어 신호(SN1)를 제 1 송신부(3722)로 전송한다.

제 1 송신부(3722)는 제 1 광 변조기(3722_1)를 포함할 수 있으며, 제 1 광 변조기(3722-1)는 전기 신호인 제어 신호(SN1)를 제 1 관 송신 신호(OTP1)로 변환하여 광 연결장치(3710a)로 전송한다.

제 1 수신부(3723)는 제 1 광 복조기(3723_1)를 포함할 수 있으며, 제 1 광 복조기(3723_1)는 광 연결장치(3710b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(3721)으로 전송한다.

반도체 메모리 장치(3730)는 제 2 수신부(3731), 메모리 셀 어레이(3732) 및 제 2 송신부(3733)를 포함한다. 제 2 수신부(3731)은 제 2광 복조기(3733_1)를 포함할 수 있으며, 제 2 광 복조기(3731_1)는 광 연결장치(3710A)로부터 제 1 광 수신 신호(OPT')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(3732)으로 전송한다.

메모리 셀 어레이(3732)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트 하거나 메모리 셀 어레이(3732)로부터 출력된 데이터 신호(SN2)를 제 2 송신부(3733)으로 전송한다.

제 2 송신부(3733)는 제 2 광 변조기(3733_1)를 포함할 수 있으며, 제 2 광 변조기(3733_1)는 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(3710b)로 전송한다.

도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 정보처리 시스템(3800)의 하나의 예를 나타내는 블록도이다.

도 19를 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 정보처리 시스템(3800)에 반도체 메모리 장치(3810)가 장착될 수 있다. 정보처리 시스템(3800)은 시스템 버스(3860)에 전기적으로 연결되는 반도체 메모리 장치(3810), 중앙 처리장치(3850) 및 유저 인터페이스(3830)를 구비할 수 있다.

본 발명은 반도체 장치 및 이를 포함하는 시스템에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

1000; 온다이 터미네이션 회로
1100: ZQ 캘리브레이션부
1300: 오프셋 코드 발생회로
1500: 가산기
1700: 온다이 터미네이션부
2000, 3100, 3200: 메모리 시스템
3300, 3400, 3500: 메모리 모듈
3600: 적층 반도체 장치
3700: 메모리 시스템
3800: 정보처리 시스템

Claims

풀업 코드 및 풀다운 코드를 발생하는 캘리브레이션부;
모드 레지스터 셋 신호 그리고 상기 캘리브레이션부로부터 발생된 상기 풀업 코드 및 상기 풀다운 코드에 기초하여 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생하는 오프셋 코드 발생부;
상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드를 각각 상기 풀업 코드 및 상기 풀다운 코드에 더하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 발생하는 가산부; 및
상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드에 응답하여 온다이 터미네이션 저항 값을 변화시키는 온다이 터미네이션부를 포함하는 온다이 터미네이션 회로.
제 1 항에 있어서,
상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드는 ZQ 캘리브레이션 결과값에 따라 변화되는 온다이 터미네이션 회로.
제 1 항에 있어서,
상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드는 공정, 전압 및 온도의 변화에 따라 변화되는 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 온다이 터미네이션 회로는
메모리 시스템의 데이터 버스의 임피던스를 보상하는 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 온다이 터미네이션 회로는
메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상하는 온다이 터미네이션 회로.
제 1 항에 있어서,
상기 오프셋 코드 발생부는
상기 풀업 코드 및 상기 풀다운 코드를 설정된 분할 비로 나누어 분할된 풀업 코드 및 분할된 풀다운 코드를 발생하는 분할기(divider); 및
상기 모드 레지스터 셋 신호를 선택하거나 또는 상기 분할된 풀업 코드 및 상기 분할된 풀다운 코드를 선택하여 상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드로서 출력하는 선택 회로를 포함하는 온다이 터미네이션 회로.
출력 패드; 및
상기 출력 패드에 연결된 온다이 터미네이션 회로를 포함하되,
상기 온다이 터미네이션 회로는:
풀업 코드 및 풀다운 코드를 발생하는 캘리브레이션부;
모드 레지스터 셋 신호 그리고 상기 캘리브레이션부로부터 발생된 상기 풀업 코드 및 상기 풀다운 코드에 기초하여 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생하는 오프셋 코드 발생부;
상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드를 각각 상기 풀업 코드 및 상기 풀다운 코드에 더하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 발생하는 가산부; 및
상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드에 응답하여 온다이 터미네이션 저항 값을 변화시키는 온다이 터미네이션부를 포함하는 반도체 장치.
제 7 항에 있어서,
상기 반도체 장치는
관통 전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치인 반도체 장치.
풀업 코드 및 풀다운 코드를 발생하는 단계;
모드 레지스터 셋 신호, 상기 풀업 코드 및 상기 풀다운 코드에 기초하여 풀업 오프셋 코드 및 풀다운 오프셋 코드를 발생하는 단계;
상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드를 각각 상기 풀업 코드 및 상기 풀다운 코드에 더하여 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 발생하는 단계; 및
상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드에 응답하여 온다이 터미네이션 저항 값을 변화시키는 단계를 포함하는 온다이 터미네이션 방법.
제 9 항에 있어서,
상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드를 발생하는 단계는
상기 풀업 코드 및 상기 풀다운 코드를 설정된 분할 비로 나누어 분할된 풀업 코드 및 분할된 풀다운 코드를 발생하는 단계; 및
상기 모드 레지스터 셋 신호를 선택하거나 또는 상기 분할된 풀업 코드 및 상기 분할된 풀다운 코드를 선택하여 상기 풀업 오프셋 코드 및 상기 풀다운 오프셋 코드로서 출력하는 단계를 포함하는 온다이 터미네이션 방법.