JP2011187115A - 半導体装置 - Google Patents

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Abstract

【課題】一の動作の契機を他の動作の契機として利用する場合に、２つの動作が互いに影響し合うことを防止する。
【解決手段】
半導体装置は、制御回路１０７を備える。制御回路１０７は、例えば、少なくとも外部及び内部タイマのいずれか一方からコマンドデコーダ１０９を介して特定信号が供給される度に第１の動作（リフレッシュカウンタ１０５等）を引き起こし、第１の動作が所定回数に達すると、次に供給される特定信号に応じて、第１の動作に替えて第２の動作（ＤＬＬの更新１１４またはキャリブレーション１１５）を引き起こす。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば、リフレッシュ機能を有する半導体装置及びその制御方法に関する。
揮発性メモリ素子を含む半導体装置では、リフレッシュ動作を周期的に行う必要がある。そして、このような周期的な動作は、他の動作の契機として利用される場合がある。
例えば、特許文献１には、リフレッシュサイクルに合わせてリフレッシュ動作と共に外部端子のインピーダンス調整（ＺＱキャリブレーション）を実行することが記載されている。
また、特許文献２には、リフレッシュ動作に同期してリフレッシュ動作と共にＤＬＬ（ディレイドロックループ）からの可変遅延データを更新することが記載されている。
特開２００７−１２３９８７号公報（特に、段落０００５） 特開２００５−２９２９４７号公報（特に、請求項１）
揮発性メモリセルを有する半導体装置においてリフレッシュ動作を行う場合、その半導体装置に含まれる複数のバンクにおいて同時にセンス動作が行われるため、その消費電流は半導体装置の全体消費電流の中で比較的大きなものとなる。また、ＺＱキャリブレーションやＤＬＬの遅延値の更新などの動作に要するそれぞれの消費電力も半導体装置の全体消費電流の中で比較的大きい。そして、これら消費電力の大きいそれぞれの動作は、チップ内（半導体装置内）にノイズを発生させ、互いの動作（他の動作）に影響を与えるおそれがある。特に、これら消費電力の大きいそれぞれの動作が複数同時に行われると、チップ内ノイズが大きくなる。通常動作では、これら動作が同時に半導体装置の中で実行されることはない。その結果、リフレッシュ動作、ＺＱキャリブレーション動作及びＤＬＬ調整動作の各々のセンシング動作に誤動作を生じさせるおそれがある。
本発明は、ある動作を実行させる契機を利用して他の動作を実行させる場合に、２つの異なる動作間相互の影響を抑制できる半導体装置を提供しようとするものである。
本発明の一実施の形態に係る半導体装置は、特定信号が供給される度に第１の動作を引き起こし、第１の動作が所定回数に達すると、次に供給される特定信号に応じて、第１の動作に替えて第２の動作を引き起こす制御回路、を備えることを特徴とする。
特定信号の入力に応じて実施される第１の動作が所定回数に達すると、次に入力される特定信号に応じて第１の動作に替えて第２の動作を行うようにしたことで、第２の動作を、周期的にかつ第１の動作と異なるタイミング（第１の動作が実行されない時間）で実施することができる。これにより、第１の動作と第２の動作との相互間の影響を抑制又は除去することができる。
本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。 図１の半導体装置に含まれるＤＬＬの一構成例を示すブロック図である。 図１の半導体装置に含まれるＺＱキャリブレーション回路の一構成例を示すブロック図である。 図１の半導体装置に含まれるコントロールロジックのリフレッシュ実施信号生成部の一構成例を示す回路図である。 図４のリフレッシュ実施信号生成部の動作を説明するための図である。 本発明の第２の実施の形態に係る半導体装置が備える調整動作実施信号分岐回路の一構成例を示すブロック図である。 本発明の第３の実施の形態に係る半導体装置が備える経路選択部の一構成例を示す回路図である。 本発明の第４の実施の形態に係る半導体装置の概略図である。 図８の半導体装置に含まれる各メモリ装置が備えるリフレッシュ実施信号生成部の一構成例を示す回路図である。 本発明の第５の実施の形態に係る半導体装置の一構成例を示すブロック図である。 リフレッシュタイマーを説明するためのブロック図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることはいうまでもない。
本発明の一形態に係る半導体装置は、少なくとも外部及び内部タイマのいずれか一方からコマンドデコーダ１０９を介して特定信号が供給される度に第１の動作（リフレッシュカウンタ１０５等）を引き起こし、第１の動作が所定回数に達すると、次に供給される特定信号に応じて、第１の動作に替えて第２の動作（ＤＬＬの更新１１４またはキャリブレーション１１５）を引き起こす。特定信号は、例えばリフレッシュコマンド信号であり、第１の動作はリフレッシュ動作である。第１の動作が２ｎ回（ｎ：自然数）実施される毎に、次に入力される特定信号に応じて、第１の動作に替えて第２の動作を実施する。言い換えれば、第２の動作が実施されるときには、第１の動作は実施されない。第２の動作は、例えば、ＤＬＬ（Delay Locke Loop）の遅延値更新動作もしくはＺＱキャリブレーション動作である。一例を挙げれば、リフレッシュ動作を３２回（ｎ＝５）行う毎に、次のリフレッシュコマンド信号に応じて、リフレッシュ動作に替えてＤＬＬの遅延値更新又はＺＱキャリブレーションを行う。仮に３２回のリフレッシュコマンドに対応するリフレッシュ動作でリフレッシュ対象の３２本のワード線（リフレッシュアドレス）が一巡するとすれば、本願発明では３３回のリフレッシュコマンドでリフレッシュアドレスが一巡する。ＤＬＬの遅延値更新又はＺＱキャリブレーションは、３３回のリフレッシュコマンドで一回実行される。ＤＬＬの遅延値更新又はＺＱキャリブレーションは、リフレッシュコマンドの３３回目で実行される。これらの動作は、半導体装置が備える制御回路による制御下で実施される。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１に本発明の第１の実施の形態に係る半導体装置の一構成例を示す。図示の半導体装置はメモリ装置、具体的にはＤＲＡＭ（Dynamic Random Access Memory）であるが、本発明は、ＤＲＡＭに限らず他の半導体装置にも適用可能である。
図１のＤＲＡＭは、複数バンク（ここでは８バンク）構成のメモリセルアレイ１０１と、各バンクに対応するロウデコーダ１０２及びセンスアンプ１０３と、カラムデコーダ１０４と、ロウアドレスバッファ及びリフレッシュカウンタ１０５と、カラムアドレス及びバーストカウンタ１０６と、コントロールロジック（制御回路）１０７と、モードレジスタ１０８と、コマンドデコーダ１０９と、クロックジェネレータ１１０と、データ制御回路１１１と、データラッチ回路１１２と、入出力バッファ１１３と、ＤＬＬ１１４と、ＺＱキャリブレーション回路１１５とを備えている。
メモリセルアレイ１０１は、配列形成され、かつワード線（不図示）及びビット線（不図示）に接続された複数のメモリセル（不図示）を備える。
ロウデコーダ１０２は、ロウアドレスバッファ及びリフレッシュカウンタ１０５から出力されるロウアドレスをデコードし、メモリセルアレイ１０１のワード線を選択的に駆動する。
センスアンプ１０３は、メモリセルから読み出されたデータによってビット線対に生じる電位差を増幅する。
カラムデコーダ１０４は、カラムアドレスバッファ及びバーストカウンタ１０６から出力されるカラムアドレスをデコードし、メモリセルアレイ１０１のビット線を選択的にＩＯ線（入出力線、不図示）に接続する。
ロウアドレスバッファ及びリフレッシュカウンタ１０５は、コントロールロジック１０７の制御の下、入力されたアドレス信号又はリフレッシュカウンタのカウント値に対応するロウアドレスをロウデコーダ１０２へ出力する。
カラムアドレス及びバーストカウンタ１０６は、コントロールロジック１０７の制御の下、入力されたアドレス信号及びバーストカウンタのカウント値に対応するカラムアドレスをカラムデコーダ１０４へ出力する。
モードレジスタ１０８は、ＤＲＡＭの動作を規定するデータセットを保持する。データセットの設定及び変更にはアドレス信号（バンクアドレス信号ＢＡ０〜２を含む）が用いられる。
コマンドデコーダ１０９は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥを受け、これら信号の組み合わせからなるコマンドをデコードし、コントロールロジック１０７へ渡す。
コントロールロジック１０７は、コマンドデコーダ１０９からのコマンド及びモードレジスタ１０８に設定されたデータセットに基づいて各部を制御する。
クロックジェネレータ１１０は、相補の外部クロックＣＫ及び／ＣＫと、クロックイネーブル信号ＣＫＥを受け、ＤＲＡＭ内で使用される内部クロックを生成し、また、その生成を停止する。
データ制御回路１１１は、書き込みデータと読み出しデータの入出力を制御する。
データラッチ回路１１２は、データストローブ信号ＤＱＳ及び／ＤＱＳに応じて、書き込みデータ及び読み出しデータをラッチする。
入出力バッファ１１３は、データ端子ＤＱからの書き込みデータ及びデータ端子ＤＱへの読み出しデータを一時的に保持する。書き込み動作時に、データマスク信号ＤＭを受けると、入出力バッファ１１３は入力データをマスクする。また、入出力バッファ１１３は、オンダイターミネーション信号ＯＤＴを受けて、データ端子ＤＱ、データストローブ信号ＤＱＳ及び／ＤＱＳ用端子、ターミネーションデータストローブＴＤＱＳ及び／ＴＤＱＳ用の端子の各々について終端抵抗をオン、オフさせる。
ＤＬＬ１１４は、外部クロックＣＫ及び／ＣＫを受け、外部クロックに遅延同期した信号を生成し、入出力バッファ１１３へ供給する。
ＺＱキャリブレーション回路１５５は、ＺＱ端子に接続される外部抵抗を利用して出力ドライバの出力抵抗及び上記各端子の終端抵抗を調整する抵抗制御信号ＤＲＺＱを生成し、入出力バッファ１１３へ出力する。
次に、図２を参照して、ＤＬＬ１１４の一構成例について説明する。
図２のＤＬＬ１１４は、その出力信号の立ち上がりエッジと立ち下がりエッジを各々調整するように構成されている。概ね、図２の上側に描かれた部分が立ち上がりエッジの調整を担う部分であり、下側に描かれた部分が立ち下がりエッジの調整を担う部分である。
図２のＤＬＬ１１４は、入力回路２０１と、遅延回路２０２と、インターポレータ２０３Ｒ及び２０３Ｆと、シンセサイザ２０４と、レプリカ回路２０５と、位相検出器２０６Ｒ及び２０６Ｆと、位相調整回路２０７Ｒ及び２０７Ｆとを有している。
入力回路２０１は、外部クロックＣＫ及び／ＣＫを受け、シングルエンドのクロック信号ＤＬＣＬＫＡを出力する。
遅延回路２０２は、立ち上がりエッジ検出用の遅延ライン（不図示）と立ち下がりエッジ検出用の遅延ライン（不図示）とを有している。遅延ラインの各々は、遅延素子を多段接続して構成されている。これら遅延ラインに、入力回路２０１からのクロック信号ＤＬＣＬＫＡが分岐供給される。遅延回路２０２は、位相調整回路２０７Ｒからの遅延選択信号に応じて、立ち上がりエッジ検出用の遅延ラインの偶数番目の遅延素子の一つとそのすぐ後段の奇数番目の遅延素子の出力を、遅延信号ＯＵＴＲＥ及びＯＵＴＲＯとして出力する。また、遅延回路２０２は、位相調整回路２０７Ｆからの遅延選択信号に応じて、立ち下がりエッジ検出用の遅延ラインの偶数番目の遅延素子の一つとそのすぐ後段の奇数番目の遅延素子の出力を、それぞれインバータにより論理反転して、遅延信号ＯＵＴＲＥ及びＯＵＴＲＯとして出力する。なお、インバータによる論理反転は、その後の処理を容易にするためである。即ち、遅延信号ＯＵＴＲＥ及びＯＵＴＲＯは、検出した立ち下がりエッジに対応する立ち上がりエッジをもつ信号として出力される。
インターポレータ２０３Ｒ及び２０３Ｆは、位相調整回路２０７Ｒ及び２７Ｆからのバイアス信号ＢＩＡＳＲＥ／Ｏ及びＢＩＡＳＦＥ／Ｏに応じて、遅延回路２０２からの遅延信号をそれぞれ遅延合成する。つまり、インターポレータ２０３Ｒは、遅延信号ＯＵＴＲＥとＯＵＴＲＯを合成し、インターポレータ２０３Ｆは、遅延信号ＯＵＴＦＥとＯＵＴＦＯを合成する。ここで、インターポレータ２０３Ｒは、その出力ＮＲの立ち上がりタイミングが、遅延信号ＯＵＴＲＥの立ち上がりタイミングからＯＵＴＲＯの立ち上がりタイミングまでの間で、バイアス信号ＢＩＡＳＲＥ／Ｏにより定まるタイミングとなるように、遅延信号ＯＵＴＲＥとＯＵＴＲＯを合成する。また、インターポレータ２０３Ｆは、その出力ＮＦの立ち上がりタイミングが、遅延信号ＯＵＴＦＥの立ち上がりタイミングからＯＵＴＦＯの立ち上がりタイミングまでの間で、バイアス信号ＢＩＡＳＦＥ／Ｏにより定まるタイミングとなるように、遅延信号ＯＵＴＦＥとＯＵＴＦＯを合成する。
シンセサイザ２０４は、インターポレータ２０３Ｒの出力ＮＲの立ち上がりタイミングで立ち上がる立ち上がりエッジを持ち、インターポレータ２０３Ｆの出力ＮＦの立ち上がりタイミングで立ち下がる立ち下がりエッジを持つＤＬＬ出力を生成する。シンセサイザ２０４からのＤＬＬ出力は、入出力バッファ１１３に含まれる出力回路２０８に供給されるとともに、レプリカ回路２０５に供給される。
レプリカ回路２０５は、シンセサイザ２０４からＤＬＬ出力が出力されてからＤＱ端子にデータが出力されるまでの実際の信号ルートの遅延と等価の遅延を持つ回路である。レプリカ回路２０５は、ＤＬＬ出力を遅延させるとともに、立ち上がり側クロックＲＣＬＫ及び立ち下がり側クロックＦＣＬＫを生成して、それぞれ位相検出器２０６Ｒ及び２０６Ｆへ供給する。立ち上がり側クロックＲＣＬＫは、ＤＬＬ出力の立ち上がりエッジと同一タイミングの立ち上がりエッジを有する信号であり、立ち下がり側クロックＦＣＬＫは、ＤＬＬ出力の立ち下がりエッジと同一タイミングの立ち上がりエッジを有する信号である。
位相検出器２０６Ｒは、立ち上がり側クロックＲＣＬＫの立ち上がりエッジと、外部クロックＣＫの立ち上がりエッジとの位相差を検出し、検出結果を位相調整回路２０７Ｒへ出力する。
位相検出器２０６Ｆは、立ち下がり側クロックＦＣＬＫの立ち上がりエッジと、外部クロック／ＣＫの立ち上がりエッジとの位相差を検出し、検出結果を位相調整回路２０７Ｆへ出力する。
位相調整回路２０７Ｒは、制御部２０９Ｒ、カウンタ２１０Ｒ、デコーダ２１１Ｒ及びディジタルアナログ変換器２１２Ｒを有している。
制御部２０９Ｒは、位相検出器２０６Ｒからの検出結果に応じて、クロックＲＣＬＫの位相を進めるか遅らせるかを示す制御信号をカウンタ２１０Ｒへ出力する。
カウンタ２１０Ｒは、制御部２０９Ｒからの制御信号に応じてカウントアップ又はカウントダウンを行う。
デコーダ２１１Ｒは、カウンタ２１０Ｒの所定の上位ビットをデコードし、遅延選択信号として遅延回路２０２へ出力する。
ディジタルアナログ変換器２１２Ｒは、カウンタ２１０Ｒの所定の下位ビットをアナログ電圧信号に変換してバイアス信号ＢＩＡＳＲＥ／Ｏとしてインターポレータ２０３Ｒへ出力する。
位相調整回路２０７Ｆは、位相調整回路２０７Ｆと同様に構成される。
以上の構成により、ＤＬＬ１１４は、外部クロックに遅延同期したＤＬＬ出力を生成する。ＤＬＬ１１４は、コントロールロジック１０７からの制御信号（調整動作実施信号）に応じて、カウンタ２１０Ｒ及び２１０Ｆ（及び位相検出器２０６Ｒ，２０６Ｆと制御部２０９Ｒ，２０９Ｆ）を動作させ、カウンタ２１０Ｒ及び２１０Ｆのカウント値（遅延値）を更新する。それ以外は、カウンタ２１０Ｒ及び２１０Ｆのカウント値（遅延値）を固定し（動作を停止し）、省電力を実現する。
次に、図３を参照して、ＺＱキャリブレーション回路１１５の一構成例について説明する。
図３のＺＱキャリブレーション回路１１５は、プルアップ回路３０１及び３０２と、プルダウン回路３０３と、カウンタ３０４及び３０５と、コンパレータ３０６及び３０７と、抵抗３０８及び３０９とを有している。
プルアップ回路３０２とプルダウン回路３０３とは、入出力バッファ１１３の出力回路を模したものである。また、プルアップ回路３０１は、プルアップ回路３０２と同一に構成されている。プルアップ回路３０１及び３０２のインピーダンスは、ともに制御信号ＤＲＺＱＰにより制御される。また、プルダウン回路３０３のインピーダンスは、制御信号ＤＲＺＱＮにより制御される。これら制御信号ＤＲＺＱＰ及びＤＲＺＱＮは、入出力バッファ１１３の出力回路のインピーダンスを制御するインピーダンス制御信号ＤＲＺＱとして入出力バッファ１１３へ供給される。
ＺＱ端子は、所定の抵抗値を持つ外部抵抗Ｒを介して接地される。プルアップ回路３０１は、図示しない電源電位ＶＤＤとＺＱ端子との間に接続される。プルアップ回路３０１のインピーダンスが外部抵抗Ｒの抵抗値に等しいとき、ＺＱ端子の電位は電源電位ＶＤＤの１／２に等しい。
抵抗３０８及び３０９は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列接続され、その接続点に電源電位ＶＤＤの１／２に等しい基準電位Ｖｒｅｆを発生させる。
コンパレータ３０６は、ＺＱ端子の電位と基準電位Ｖｒｅｆとを比較し、比較結果ＣＯＭＰ１を出力する。
カウンタ３０４は、制御信号ＡＣＴ１またはＳＥＬＦＥＸ１が活性化されると、コンパレータ３０６からの比較結果ＣＯＭＰ1に従いカウント動作を行う。そして、カウンタ３０４は、カウント値に応じた制御信号ＤＲＺＱＰを出力し、プルアップ回路３０１及び３０２のインピーダンスを外部抵抗Ｒの抵抗値に一致させる。制御信号ＤＲＺＱＰは、入出力バッファ１１３の出力回路の負荷側のトランジスタのインピーダンス制御に用いられ、出力回路の負荷側のトランジスタのインピーダンスを外部抵抗Ｒの抵抗値に一致させる。
プルアップ回路３０２は、電源電位ＶＤＤと接点Ａとの間に接続され、プルダウン回路３０３は接点Ａと接地電位ＧＮＤとの間に接続される。プルアップ回路３０２のインピーダンスが外部抵抗Ｒの抵抗値に等しいとき、接点Ａの電位が電源電位ＶＤＤの１／２に等しいならば、プルダウン回路３０３のインピーダンスは外部抵抗Ｒの抵抗値に等しい。
コンパレータ３０７は、接点Ａの電位と基準電位Ｖｒｅｆとを比較し、比較結果ＣＯＭＰ２を発生する。
カウンタ３０５は、制御信号ＡＣＴ２またはＳＥＬＦＥＸ２が活性化されると、コンパレータ３０７からの比較結果ＣＭＯＰ２に従いカウント動作を行う。そして、カウンタ３０５は、カウント値に応じた制御信号ＤＲＺＱＮを出力し、プルダウン回路３０３のインピーダンスをプルアップ回路３０２のインピーダンスに一致させる。プルアップ回路３０２のインピーダンスは、先に外部抵抗Ｒの抵抗値に一致させてあるので、プルダウン回路３０３のインピーダンスは結果的に外部抵抗Ｒの抵抗値に一致する。制御信号ＤＲＺＱＮは、入出力バッファ１１３の出力回路のドライバー側のトランジスタのインピーダンス制御に用いられ、出力回路のドライバー側のトランジスタのインピーダンスを外部抵抗Ｒの抵抗値に一致させる。
以上のようにして、ＺＱキャリブレーション回路１１５は、制御信号ＡＣＴ１及びＡＣＴ２又はＳＥＬＦＥＸ１及びＳＥＬＦＥＸ２に応じて、ＺＱキャリブレーション（入出力バッファ１１３の出力回路の出力インピーダンス調整）を随時実行する。なお、ＡＣＴ１及びＡＣＴ２は、コマンドに基づく制御信号であり、ＳＥＬＦＥＸ１及びＳＥＬＦＥＸ２は、所定の条件を満たす場合にコントロールロジック１０７が生成する制御信号である。
次に、図４を参照してコントロールロジック１０７について説明する。ここでは、コントロールロジック１０７の内部構成のうち、本発明に直接関係する部分について説明し、それ以外の部分についての説明は省略する。また、以下では、リフレッシュ（Ｒｅｆ）コマンド信号を利用する場合（リフレッシュ実施信号生成回路）について説明するが、これに限らず他の信号（特定信号）を利用することも可能である。特定信号として利用できる信号は、繰返し生成される信号であればよく、必ずしも一定の周期で生成される必要は無い。
図４は、コントロールロジック１０７に含まれるリフレッシュ（Ｒｅｆ）実施信号生成回路４００の一構成例を示す図である。このＲｅｆ実施信号生成回路４００は、コマンドデコーダ１０９からのリフレッシュ（Ｒｅｆ）コマンド信号に応じて、リフレッシュ（Ｒｅｆ）実施信号又は調整動作実施信号を出力する回路である。なお、Ｒｅｆコマンド信号、Ｒｅｆ実施信号及び調整動作実施信号は、方形パルス信号である。
Ｒｅｆ実施信号生成回路４００は、実施信号出力部４０１と、カウンタ４０２と、選択指示部４０３とを有している。
実施信号出力部４０１は、Ｒｅｆコマンド信号が入力されると、選択指示部４０３からの選択指示信号に従い、Ｒｅｆ実施信号及び調整動作実施信号のうちのいずれか一方を選択的に出力する。
Ｒｅｆ実施信号は第１の動作を引き起こすため第１の端子４０４へ出力され、調整動作実施信号は第１の動作とは異なる第２の動作を引き起こすため第１の端子４０４とは異なる第２の端子４０５へ出力される。
具体的には、Ｒｅｆ実施信号は、第１の端子４０４からロウアドレスバッファ及びリフレッシュカウンタ１０５等のリフレッシュ動作を実行する各部へ供給されると共に、カウンタ４０２へ供給される。
調整動作実施信号は、第２の端子４０５から、後述するように、ＤＬＬ１１４又はＺＱキャリブレーション回路１１５のいずれか一方へ供給される。
カウンタ４０２は、１ビットカウンタ（例えば、Ｄフリップフロップ）を多段（ここでは６段、Ｃ１〜Ｃ６）接続して構成され、Ｒｅｆ実施信号の出力回数（パルス数）をカウント（ここではカウントダウン）する。このカウンタ４０２は、ロウアドレスバッファ及びリフレッシュカウンタ１０５が備えるリフレッシュカウンタ（の一部）を利用するものであってもよい。この場合リフレッシュカウンタは、制御回路の一部として機能する。
カウンタ４０２のカウント値は、選択指示部４０３へ送られる。選択指示部４０３へ送られるカウント値の桁数（ビット数）により、Ｒｅｆコマンド信号に対する調整動作実施信号が出力される割合が決まる。図４においては、５ビットのカウント値が選択指示部４０３へ供給されているので、調整動作実施信号は、後述するように、Ｒｅｆコマンド信号が３３回入力される毎に１回出力される。即ち、Ｒｅｆコマンド信号が３３回入力される間に、Ｒｅｆ実施信号が３２回出力され、調整動作実施信号が１回出力される。
選択指示部４０３は、２サイクル計測部４１１と、ＮＯＲゲート４１２と、ＡＮＤゲート４１３と、を有している。
２サイクル計測部４１１は、カウンタ４０２の下位１ビットとＲｅｆコマンド信号とを受け、カウンタ４０２の下位１ビットが“１”になった次のＲｅｆコマンド信号に応じてその出力Ａを“ハイ”にする。また、カウンタ４０２の下位１ビットが“０”になった次のＲｅｆコマンド信号に応じてその出力Ａを“ロー”にする。
ＮＯＲゲート４１２は、カウンタ４０２が所定数をカウントすると、即ち、入力される全てのビットが“０”になると、その出力Ｂを“ハイ”にする。つまり、ＮＯＲゲート４１２は、カウンタ４０２がＲｅｆ実施信号の出力を３２回数えるまで“ロー”を維持し、Ｒｅｆ実施信号の出力を３２回数えると“ハイ”に変わる。
ＡＮＤゲート４１３は、２サイクル計測部４１１の出力Ａと、ＮＯＲゲート４１２の出力Ｂとが、ともに“ハイ”のとき、選択指示信号として“ハイ”を出力し、それ以外は“ロー”を出力する。
実施信号出力部４０１は、選択指示信号が“ロー”の間、Ｒｅｆコマンド信号をそのままＲｅｆ実施信号として出力する。一方、選択指示信号が“ハイ”のとき、実施信号出力部４０１は、Ｒｅｆコマンド信号に応じて調整動作実施信号を出力する。
図５に、Ｒｅｆコマンド信号と、カウンタ４０２のカウンタ値と、Ｒｅｆ実施信号と、調整動作実施信号と、２サイクル計測部４１１の出力Ａと、ＮＯＲゲート４１２の出力Ｂとの関係を示す。
図５から理解されるように、本実施の形態によれば、Ｒｅｆ実施信号が３２回出力される毎に、調整動作実施信号が１回出力される。つまり、Ｒｅｆコマンドが入力される周期の３３サイクルに１度の割合で調整動作実施信号が出力される。
調整動作実施信号をＤＬＬ１１４に供給すれば、ＤＬＬ１１４を周期的に動作させることができる。即ち、ＤＬＬ１１４の遅延値を周期的に更新することができる。また、調整動作実施信号をＺＱキャリブレーション回路１１５に供給すれば、ＺＱキャリブレーション（出力段の能力調整）を周期的に実行させることができる。ただし、ＺＱキャリブレーション回路１１５へ供給する場合には、調整操作実施信号から、時間差を持つ２つの信号ＳＥＬＦＥＸ１及びＳＥＬＦＥＸ２を生成する必要がある。
こうして、本実施の形態では、消費電力を低減しつつ、温度変化や電圧変動に対応した安定動作を実現することができる。しかも、これらＤＬＬ１１４やＺＱキャリブレーション回路１１５の動作は、リフレッシュ動作が行われていないときに行われるので、リフレッシュ動作によって生じる内部ノイズの影響を受けず、高精度で行うことができる。また、リフレッシュ動作中には、ＤＬＬ１１４やＺＱキャリブレーション回路１１５の動作が停止しているので、本来のリフレッシュ動作における誤動作の発生も抑制される。
また、本実施の形態では、調整動作実施信号を出力する際には、カウンタ４０２へのＲｅｆコマンド信号の入力が阻止され、カウンタ４０２のカウント動作が停止する。したがって、カウンタ４０２をリフレッシュカウンタと兼用しても、リフレッシュすべきセル（アドレス）を飛ばしてリフレッシュが行われてしまうこともない。また、本実施の形態では、リフレッシュに要する時間が増加するが、その増加は、３％程度（６６／６４≒１．０３）なので、特に問題となることもない。
次に、本発明の第２の実施の形態について説明する。
本実施の形態に係る半導体装置は、上述した第１の実施の形態に係る半導体装置の構成に加えて、図６に示すリフレッシュ（Ｒｅｆ）実施信号生成回路４００に含まれる調整動作実施信号分岐回路６００を備えている。
調整動作信号分岐回路６００は、図４のＲｅｆ実施信号生成回路４００の第２の端子４０５に接続された１ビットカウンタ（例えば、Ｄフリップフロップ）６０１及び６０２と、ワンショットパルス生成器６０３及び６０４を有している。
一方の１ビットカウンタ６０１は、実施信号出力部４０１からの調整動作実施信号をカウントする。他方の１ビットカウンタ６０２は、実施信号出力部４０１からの調整動作実施信号を論理反転した信号をカウントする。
この構成により、実施信号出力部４０１から調整動作実施信号が出力されるたびに、２つの１ショットパルス生成器６０３及び０４から交互にパルス信号が出力される。１ショットパルス生成器６０３及び０４からの出力パルス信号は、第３の端子６０５及び第４の端子６０６へそれぞれ出力される。
第３の端子６０５及び第４の端子６０６の一方の端子へ出力されたパルス信号を第１の調整動作実施信号（ＤＬＬ調整動作実施信号）としてＤＬＬ１１４へ、他方の端子へ出力されたパルス信号を第２の調整動作実施信号（ＺＱキャリブレーション実施信号）としてＺＱキャリブレーション回路１１５へそれぞれ供給することで、ＤＬＬ１１４とＺＱキャリブレーション回路１１５とを周期的にかつ交互に動作させることができる。ＤＬＬの調整は６６サイクルに１度の割合で実施される。ＺＱキャリブレーションの調整は６６サイクルに１度の割合で実施される。ＤＬＬの調整とＺＱキャリブレーションの調整は、３３サイクル毎に交互に実施される。
次に、本発明の第３の実施の形態について説明する。
本実施の形態に係る半導体装置は、図７（ａ）に示すように、第２の実施の形態に係る半導体装置の構成に加え、リフレッシュ（Ｒｅｆ）実施信号生成回路４００に含まれる選択スイッチ部７００を有している。
選択スイッチ部７００は、Ｒｅｆ実施信号生成回路４００の第２の端子４０５に出力された調整動作実施信号を、調整動作信号分岐回路６００を経ることなく被制御回路であるＤＬＬ１１４に供給する経路と、同じく調整動作信号分岐回路６００を経ることなくＺＱキャリブレーション回路１１５に供給する経路と、調整動作信号分岐回路６００に供給する経路を提供する。
選択スイッチ部７００は、複数（ここでは４個）のスイッチ（例えば、トランジスタスイッチ）７０１〜７０４を用いて構成される。これらのスイッチ７０１〜７０４のオン・オフは、コントロールロジック１０７により制御される。「オン」は電気的な導通を示し。「オフ」は電気的な非導通を示す。コントロールロジック１０７は、半導体装置の外部から設定されるモードレジスタ１０８に格納されている調整動作実施信号制御用データセットに基づいて、各スイッチを制御する。
図７（ｂ）に調整動作実施信号制御用データセットの一例を示す。データセットの値が“１”のとき、ＤＬＬ１１４又はＺＱキャリブレーション回路１１５へ、調整動作実施信号が周期的に供給される。
詳述すると、スイッチ７０１は、データセット“ＤＬＬ,ＺＱ”が“０,０”のときオフ、それ以外のときオンとなる。スイッチ７０２は、データセット“ＤＬＬ,ＺＱ”が“１,０”のときオン、それ以外のときオフとなる。スイッチ７０３は、データセット“ＤＬＬ,ＺＱ”が“０,１”のときオン、それ以外のときオフとなる。スイッチ７０４は、データセット“ＤＬＬ,ＺＱ”が“１,１”のときオン、それ以外のときオフとなる。
以上により、ＤＬＬ１１４及びＺＱキャリブレーション回路１１５のいずれにも調整動作実施信号を供給しない第１の状態、ＤＬＬ１１４に調整動作実施信号を供給し、ＺＱキャリブレーション回路１１５には調整動作実施信号を供給しない第２の状態、ＤＬＬ１１４には調整動作実施信号を供給せず、ＺＱキャリブレーション回路１１５に調整動作実施信号を供給する第３の状態、及びＤＬＬ１１４及びＺＱキャリブレーション回路１１５に交互に調整動作実施信号を供給する第４の状態を、選択的に実現することができる。ＤＬＬ１１４は、第２の状態及び第４の状態に対応するそれぞれ複数のスイッチ（７０２、７０４）の出力ノードからの複数の信号を入力する不図示の論理和ゲートを有し、論理輪ゲートの出力によって動作と非動作が制御される。よって、いずれかのスイッチがオンすれば、ＤＬＬ１１４は動作する。ＺＱキャリブレーション回路１１５は、第３の状態及び第４の状態に対応するそれぞれ複数のスイッチ（７０３、７０４）の出力ノードからの複数の信号を入力する不図示の論理和ゲートを有し、論理輪ゲートの出力によって動作と非動作が制御される。よって、いずれかのスイッチがオンすれば、ＺＱキャリブレーション回路１１５は動作する。尚、選択スイッチ部７００は、少なくともスイッチ７０２及びスイッチ７０３を備えれば、本願の作用効果が発揮できることに注意が必要である。
なお、スイッチ７０１をＮＯＲゲート４１２とＡＮＤゲート４１３との間に設け、スイッチ７０２〜７０４を第２の端子４０５に接続するようにすれば、データセット“ＤＬＬ,ＺＱ”が“０,０”のとき、カウンタ４０２の動作を止めることなくリフレッシュ動作を行うことができる。
次に、本発明の第４の実施の形態について、図８を参照して説明する。
本実施の形態に係る半導体装置は、第１乃至第３の実施の形態のいずれかに係るメモリ装置（ＤＲＡＭ）を複数備えたメモリモジュール８００である。このメモリモジュール８００は、複数のＤＲＡＭ８０１と、それを搭載するモジュール基板８０２とを有している。
複数のＤＲＡＭ８０１には、共通のコマンド（ＣＭＤ）が供給される。したがって、これら複数のＤＲＡＭ８０１は、Ｒｅｆコマンドが与えられると、同時にリフレッシュ動作を行うはずである。しかしながら、各ＤＲＡＭ８０１のカウンタ（図４の４０２）の値が異なっていると、あるＤＲＡＭでは、ＤＬＬの遅延値の更新が行われ、他のＤＲＡＭではリフレッシュ動作が行われるという状況が発生し得る。これら複数のＤＲＡＭ８０１の電源は共通なので、各ＤＲＡＭは他のＤＲＡＭの動作による電源電圧の変動の影響を受けるおそれがある。つまり、あるＤＲＡＭでは、他のＤＲＡＭにおけるリフレッシュ動作によって電源電圧が不安定となった状態で、ＤＬＬ１１４の遅延値の更新を行わなければならないという状況が発生し得る。そこで、本実施の形態では、全てのＤＲＡＭ８０１のカウンタ（図４の４０２）を、予めリセットする。このリセットには、たとえばＭＲＳ（モードレジスタセット）コマンド等が利用できる。具体的には、図９に示すように、カウンタ４０２を構成する１ビットカウンタの各々のリセット端子ＲにＭＲＳコマンド信号を供給するようにする。これにより、全てのＤＲＡＭ８０１のカウンタのカウント値を同じにすることができ、全てのＤＲＡＭ８０１において、Ｒｅｆコマンドに応じて同一の動作（リフレッシュ、ＤＬＬの遅延値更新及びＺＱキャリブレーションのいずれか）を行なわせることができる。
次に、本発明の第５の実施の形態について、図１０を参照して説明する。
本実施の形態は、第１乃至第３の実施の形態のいずれかに係るＤＲＡＭを少なくとも一つ搭載したメモリモジュールを備えた情報処理システムである。
図１０の情報処理システム１０００は、データプロセッサ１００１、メモリモジュール１００２、ＲＯＭ（Read Only Memory）１００３、ストレージデバイス１００４、Ｉ／Ｏ（入出力）デバイス１００５、及びこれらを相互接続するシステムバス１００６を有している。
データプロセッサ１００１は、例えば、マイクロプロセッサ（ＭＰＵ）やディジタルシグナルプロセッサ（ＤＳＰ）であってよいが、これらに限定されない。
ストレージデバイス１００４としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。
Ｉ／Ｏデバイス１００５としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
なお、ＲＯＭ１００３、ストレージデバイス１００４及びＩ／Ｏデバイス１００５は、必ずしも必須の構成要素ではない。これらは、情報処理システムの使用目的に応じて適宜１つ又は２つ以上接続され、あるいは接続されない。
システム構成に応じて、データプロセッサ１００１とメモリモジュール１００２との間は、ローカルバスにより接続されてもよい。また、各構成要素間を複数のバスを用いて接続するようにしてもよい。
以上、本発明についていくつか実施の形態に即して説明したが、本発明は上記実施の形態に検定されるものではなく、種々の変形、変更が可能である。
例えば、上記実施の形態では、特定信号としてＲｅｆコマンドを利用する場合について説明したが、リフレッシュタイマーからのリフレッシュクロックを利用するようにしてもよい。リフレッシュタイマーは、例えば、図１１に示すように、ロウアドレスバッファ及びリフレッシュカウンタ１０５内に設けられており、セルフリフレッシュ期間中、リフレッシュカウンタにリフレッシュクロックを提供する。この構成によれば、リフレッシュ期間中であっても、ＤＬＬの遅延値調整及びＺＱキャリブレーションを周期的に実行することができる。その結果、セルフリフレッシュイグジット後の外部コマンド投入時刻可能時間（パワーダウンからアクティブへの復帰レイテンシ数）を縮小化を実現することができる。なお、この場合においても、リフレッシュカウンタをＲｅｆ実施信号生成回路４００のカウンタ４０２として利用することができる。その場合、リフレッシュタイマーは、コントロールロジック１０７側に設けるようにしてもよい。尚、リフレッシュタイマーは、半導体装置内でその他の目的で使用する内部タイマと兼用することができる。
更に、選択指示部４０３において、例えば、２サイクル計測部４１１を３サイクル計測部とすることにより、調整動作実施信号分岐回路６００は、所定回数のリフレッシュ動作の後に２回供給されるリフレッシュ（Ｒｅｆ）コマンド信号に対応してＤＬＬ１１４とＺＱキャリブレーション回路１１５を動作させる。つまり、調整動作実施信号分岐回路６００は、連続して２回出力される調整動作実施信号に対応して、ＤＬＬ調整動作実施信号とＺＱキャリブレーション実施信号をそれぞれ一回ずつ連続で発生させる。ＤＬＬ調整動作実施信号とＺＱキャリブレーション実施信号と順序は問わない。
また、モードレジスタ１０８は、揮発性及び不揮発性のいずれであってもよい。
また、上記実施形態では揮発性メモリセルのリフレッシュを行うＲｅｆコマンドに応じてＤＬＬ又はＺＱキャリブレーション回路を動作させる例について説明したが、本発明の基本的技術思想はこれに限られず、メモリセルの情報保持特性が温度に依存する不揮発性メモリにも適用できる。この場合、Ｒｅｆコマンドに替えて他の周期的なコマンドを特定信号として利用することができる。
また、図４、図６及び図７等に示す回路構成は一例であって、その目的とする動作を実現できるものであれば図示の構成に限られず、他の構成を採用することができる。
本発明の基本的技術思想は、様々な半導体装置に適用することができる。例えば、それぞれ記憶機能を有するＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、本発明に使用されるトランジスタは、電界効果トランジスタ（Field Effect Transistor;ＦＥＴ）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴを使用することができる。更に半導体装置の一部にバイポーラ型トランジスタを含んでいても良いし、ＦＥＴ以外のトランジスタを用いてもよい。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０１ メモリセルアレイ
１０２ ロウデコーダ
１０３ センスアンプ
１０４ カラムデコーダ
１０５ ロウアドレスバッファ及びリフレッシュカウンタ
１０６ カラムアドレスバッファ及びバーストカウンタ
１０７ コントロールロジック
１０８ モードレジスタ
１０９ コマンドデコーダ
１１０ クロックジェネレータ
１１１ データ制御回路
１１２ データラッチ回路
１１３ 入出力バッファ
１１４ ＤＬＬ
１１５ ＺＱキャリブレーション回路
２０１ 入力回路
２０２ 遅延回路
２０３Ｒ，２０３Ｆ インターポレータ
２０４ シンセサイザ
２０５ レプリカ回路
２０７Ｒ，２０７Ｆ 位相調整回路
２０８ 出力回路
２０９Ｒ，２０９Ｆ 制御部
２１０Ｒ，２１０Ｆ カウンタ
２１１Ｒ，２１１Ｆ デコーダ
２１２Ｒ，２１２Ｆ ディジタルアナログ変換器
３０１，３０２ プルアップ回路
３０３ プルダウン回路
３０４，３０５ カウンタ
３０６，３０７ コンパレータ
３０８，３０９ 抵抗
４００ リフレッシュ実施信号生成部
４０１ 実施信号出力部
４０２ カウンタ
４０３ 選択指示部
４０４ 第１の端子
４０５ 第２の端子
４１１ ２サイクル計測部
４１２ ＮＯＲゲート
４１３ ＡＮＤゲート
６００ 調整動作実施信号分岐回路
６０１，６０２ １ビットカウンタ
６０３，６０４ １ショットパルス生成器
６０５ 第３の端子
６０６ 第４の端子
７００ 選択スイッチ部
７０１〜７０４ スイッチ
８００ メモリモジュール
８０１ ＤＲＡＭ
８０２ モジュール基板
１０００ 情報処理システム
１００１ データプロセッサ
１００２ メモリモジュール
１００３ ＲＯＭ
１００４ ストレージデバイス
１００５ Ｉ／Ｏデバイス
１００６ システムバス

Claims (18)

  1. 特定信号が供給される度に第１の動作を引き起こし、前記第１の動作が所定回数に達すると、次に供給される前記特定信号に応じて、前記第１の動作に替えて第２の動作を引き起こす制御回路、を備えることを特徴とする半導体装置。
  2. 前記制御回路は、更に、前記所定回数に関する前記第１の動作回数をカウントするカウンタを含む、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記特定信号は、メモリセルの情報を維持させるリフレッシュコマンドであり、
    前記第１の動作は、前記メモリセルをアクセスするリフレッシュ動作であり、
    前記第２の動作は、ＤＬＬの遅延値の更新を実施する動作である、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記特定信号は、メモリセルの情報を維持させるリフレッシュコマンドであり、
    前記第１の動作は、前記メモリセルをアクセスするリフレッシュ動作であり、
    前記第２の動作は、前記半導体装置の外部端子のインピーダンス調整であるＺＱキャリブレーションを実施する動作である、ことを特徴とする請求項２に記載の半導体装置。
  5. 前記特定信号は、メモリセルの情報を維持させるリフレッシュコマンドであり、
    前記第１の動作は、前記メモリセルをアクセスするリフレッシュ動作であり、
    前記第２の動作は、少なくともＤＬＬの遅延値の更新を実施する第３の動作及び前記半導体装置の外部端子のインピーダンス調整であるＺＱキャリブレーションを実施する第４の動作のいずれか一方である、ことを特徴とする請求項２に記載の半導体装置。
  6. 前記制御回路は、更に、前記第３の動作及び前記第４の動作のいずれか一方を、複数回の前記特定信号によらず固定的に選択するスイッチを含む、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記制御回路は、更に、前記第３の動作及び前記第４の動作を、複数回の前記特定信号にそれぞれ対応して交互に活性化する調整動作実施信号分岐回路を含む、ことを特徴とする請求項５に記載の半導体装置。
  8. 前記制御回路は、更に、
    前記第３の動作及び前記第４の動作を、複数回の前記特定信号にそれぞれ対応して交互に活性化する調整動作実施信号分岐回路と、
    前記特定信号を、前記第３の動作を行う第１の被制御回路及び前記第４の動作を行う第２の被制御回路並びに前記調整動作実施信号分岐回路のいずれか一方に供給するスイッチと、を含むことを特徴とする請求項５に記載の半導体装置。
  9. 前記制御回路は、更に、
    前記第１の動作が所定回数に達すると、次に供給される前記特定信号に応じて前記第３と第４の動作の一方を引き起こし、更に次に供給される前記特定信号に応じて前記第３と第４の動作の他方を引き起こすサイクル計測部を含む、ことを特徴とする請求項５、７及び８のいずれか一項に記載の半導体装置。
  10. 前記制御回路は、
    前記特定信号と選択指示信号とに基づいて、前記特定信号を前記第１の動作を引き起こす第１の実施信号として第１の端子へ出力する及び前記特定信号を前記第２の動作を引き起こす第２の実施信号として第２の端子へ出力する、のいずれか一方を選択的に出力する実施信号出力部と、
    前記第１の実施信号が前記第１の端子に出力された回数をカウントする前記カウンタと、
    前記カウンタのカウント値に基づいて生成された前記いずれか一方の選択を指示する制御信号を前記選択指示信号として前記実施信号出力部に出力する選択指示部と、を備えることを特徴とする請求項２に記載の半導体装置。
  11. 前記第２の端子に接続され、前記第２の実施信号が供給される度に、前記第２の実施信号を第１の調整動作実施信号として第３の端子へ出力する及び前記第２の実施信号を第２の調整動作実施信号として第４の端子へ出力する、を交互に行う調整動作実施信号分岐回路をさらに備える、ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２の端子に入力ノードが接続し、前記第２の実施信号を第１の調整動作実施信号として出力ノードへ出力する第１のスイッチと、
    前記第２の端子に入力ノードが接続し、前記第２の実施信号を第２の調整動作実施信号として出力ノードへ出力する第２のスイッチと、
    前記第１のスイッチの出力ノードに接続する第１の被制御回路と、
    前記第２のスイッチの出力ノードに接続する第２の被制御回路と、
    前記第１及び第２のスイッチのうちいずれか一つのスイッチを選択するモードレジスタと、を更に備えることを特徴とする請求項１０に記載の半導体装置。
  13. 更に、前記第２の端子に入力ノードが接続する第３のスイッチと、
    前記第３のスイッチの出力ノードに接続し、前記第２の実施信号が供給される度に、前記第２の実施信号を第１の調整動作実施信号として第３の端子へ出力する及び前記第２の実施信号を第２の調整動作実施信号として第４の端子へ出力する、を交互に行う調整動作実施信号分岐回路と、を備え、
    前記第１の被制御回路及び前記第２の被制御回路は、それぞれ対応する前記第３の端子及び前記第４の端子に接続し、
    前記モードレジスタは、前記第１乃至第３のスイッチのうちいずれか一つのスイッチを選択する、ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記特定信号が、メモリセルの情報を維持させるリフレッシュコマンド信号であり、
    前記第１の実施信号が、前記メモリセルをアクセスするリフレッシュ実施信号であり、
    前記第２の実施信号がＤＬＬの遅延値の更新を実施させる及び前記半導体装置の外部端子のインピーダンス調整であるＺＱキャリブレーションを実施させる信号のいずれか一方の信号である、ことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置。
  15. 前記特定信号が、前記外部端子に替えて前記半導体装置が更に含むリフレッシュタイマーからのメモリセルの情報を維持させるリフレッシュクロック信号であり、
    前記第１の実施信号が前記メモリセルをアクセスするリフレッシュ実施信号であり、
    前記第２の実施信号がＤＬＬの遅延値更新を実施させ及び前記半導体装置の外部端子のインピーダンス調整であるＺＱキャリブレーションを実施させる信号である、ことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置。
  16. 前記半導体装置が半導体メモリ装置である、ことを特徴とする請求項１乃至１５のいずれか一項に記載の半導体装置。
  17. 前記特定信号は、前記半導体装置の外部から供給される信号、及び前記半導体装置が含む内部タイマから供給される信号の少なくともいずれか一方である、ことを特徴とする請求項１６に記載の半導体装置。
  18. 請求項１６または１７の前記半導体メモリ装置及び前記特定信号を前記半導体メモリに供給するコントローラを備える、ことを特徴とする情報処理システム。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014123081A1 (ja) * 2013-02-08 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR20150063758A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 장치
JP2019212294A (ja) * 2018-06-06 2019-12-12 インテル・コーポレーション メモリデバイスセルフリフレッシュ中の定期的キャリブレーション
KR102707765B1 (ko) * 2023-11-14 2024-09-20 삼성전자주식회사 메모리 장치, 메모리 장치를 포함하는 메모리 시스템, 그리고 메모리 장치의 동작 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5696546B2 (ja) * 2011-03-18 2015-04-08 株式会社リコー スイッチ装置システム、およびスイッチ装置システムを備えたスイッチ装置機器
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
KR102050474B1 (ko) * 2012-09-26 2019-11-29 삼성전자주식회사 휘발성 메모리 장치 및 메모리 컨트롤러
KR102070619B1 (ko) * 2013-03-13 2020-01-30 삼성전자주식회사 온다이 터미네이션 회로, 이를 포함하는 반도체 장치 및 온다이 터미네이션 방법
US9293176B2 (en) * 2014-02-18 2016-03-22 Micron Technology, Inc. Power management
KR102226370B1 (ko) 2015-01-13 2021-03-15 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
KR20160147517A (ko) * 2015-06-15 2016-12-23 에스케이하이닉스 주식회사 반도체시스템
US10381055B2 (en) * 2015-12-26 2019-08-13 Intel Corporation Flexible DLL (delay locked loop) calibration
KR102635549B1 (ko) * 2016-10-25 2024-02-13 에스케이하이닉스 주식회사 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치
US10325659B1 (en) * 2018-01-08 2019-06-18 Micron Technology, Inc. I/O buffer offset mitigation
US10622055B2 (en) * 2018-08-21 2020-04-14 Micron Technology, Inc. Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell
US11049543B2 (en) * 2019-09-03 2021-06-29 Micron Technology, Inc. Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices
US10923177B1 (en) * 2019-12-23 2021-02-16 Nanya Technology Corporation Delay-locked loop, memory device, and method for operating delay-locked loop
US11196418B1 (en) * 2020-04-07 2021-12-07 Xilinx, Inc. Calibration of transmitter output impedance and receiver termination impedance using a single reference pin
US11145383B1 (en) * 2020-04-14 2021-10-12 Micron Technology, Inc. Impedance calibration via a number of calibration circuits, and associated methods, devices, and systems
CN112881962A (zh) * 2021-03-15 2021-06-01 江苏时代全芯存储科技股份有限公司 校准装置
US11579797B2 (en) * 2021-04-29 2023-02-14 Micron Technology, Inc. Memory sub-system refresh
US12027198B2 (en) * 2021-11-22 2024-07-02 Nvidia Corporation Mitigating duty cycle distortion degradation due to device aging on high-bandwidth memory interface

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005292947A (ja) 2004-03-31 2005-10-20 Hitachi Ltd データ処理装置、遅延回路及び遅延素子
JP4916699B2 (ja) 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
KR101605463B1 (ko) * 2009-03-04 2016-03-22 삼성전자 주식회사 피브이티 변동에 둔감한 딜레이 라인을 갖는 지연 고정 루프회로
US8144529B2 (en) * 2009-03-31 2012-03-27 Intel Corporation System and method for delay locked loop relock mode

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014123081A1 (ja) * 2013-02-08 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR20150063758A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 장치
KR102088453B1 (ko) 2013-12-02 2020-03-12 에스케이하이닉스 주식회사 반도체 장치
JP2019212294A (ja) * 2018-06-06 2019-12-12 インテル・コーポレーション メモリデバイスセルフリフレッシュ中の定期的キャリブレーション
JP7556185B2 (ja) 2018-06-06 2024-09-26 インテル・コーポレーション メモリデバイスセルフリフレッシュ中の定期的キャリブレーション
KR102707765B1 (ko) * 2023-11-14 2024-09-20 삼성전자주식회사 메모리 장치, 메모리 장치를 포함하는 메모리 시스템, 그리고 메모리 장치의 동작 방법

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