KR20150063758A - 반도체 장치 - Google Patents

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KR20150063758A KR1020130148513A KR20130148513A KR20150063758A KR 20150063758 A KR20150063758 A KR 20150063758A KR 1020130148513 A KR1020130148513 A KR 1020130148513A KR 20130148513 A KR20130148513 A KR 20130148513A KR 20150063758 A KR20150063758 A KR 20150063758A
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Abstract

본 발명의 실시 예에 따른 반도체 장치는 입력 신호 및 스트로브 신호를 출력하는 송신부를 포함하는 로직 메모리 칩 및 상기 로직 메모리 칩과 적층된 복수의 메모리 칩들을 포함하되, 상기 복수의 메모리 칩들 각각은 복수의 수신부들을 포함하고, 상기 복수의 수신부들 각각은, 입력 신호 및 스트로브 신호를 수신하고, 상기 입력 신호 및 상기 스트로브 신호 간의 위상 차이를 조정하기 위해 상기 입력 신호 및 상기 스트로브 신호 중 어느 하나의 위상을 조정한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 전송되는 신호의 위상을 조정하는 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 복수개의 메모리 칩을 적층하고 패키징하는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 메모리 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 메모리 칩을 복수개 적층시키고, 적층된 메모리 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 메모리 칩들을 실리콘 비아로 관통시켜 모든 칩을 전기적으로 연결하는 관통 실리콘 비아(Through Silicon Via, 이하, TSV) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 메모리 칩들을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
각각의 메모리 칩들은 데이터 신호, 커맨드 신호 및 각종 제어 신호들을 수신할 수 있다. 전송되는 신호들은 다양한 원인들에 의해 위상이 조정되어야 할 필요성이 존재한다. 예를 들어, 송신부에서 수신부까지의 거리가 상대적으로 긴 신호는 상대적으로 짧은 신호보다 지연되어 수신될 수 있으므로, 위상이 조정될 수 있다. 다른 예로서, 프로세스, 전압 또는 온도 변화에 따라서 신호가 지연되어 수신될 수 있으므로, 위상이 조정될 수 있다.
본 발명의 실시 예는 신호의 위상을 효율적으로 조정할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 장치는 입력 신호 및 스트로브 신호를 출력하는 송신부를 포함하는 로직 메모리 칩 및 상기 로직 메모리 칩과 적층된 복수의 메모리 칩들을 포함하되, 상기 복수의 메모리 칩들 각각은 복수의 수신부들을 포함하고, 상기 복수의 수신부들 각각은, 입력 신호 및 스트로브 신호를 수신하고, 상기 입력 신호 및 상기 스트로브 신호 간의 위상 차이를 조정하기 위해 상기 입력 신호 및 상기 스트로브 신호 중 어느 하나의 위상을 조정할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 입력 신호 및 스트로브 신호를 출력하는 송신부를 구비하는 제1 메모리 칩 및 전송 중에 위상 차이가 변동된 상기 입력 신호 및 상기 스트로브 신호를 수신하는 수신부를 구비하는 제2 메모리 칩을 포함하되, 상기 송신부는, 위상 조정 모드일 경우 상기 입력 신호 및 상기 스트로브 신호를 설정된 횟수만큼 동시에 인에이블되도록 출력하고, 상기 수신부는, 상기 위상 조정 모드일 경우 상기 입력 신호 및 상기 스트로브 신호 중 어느 하나에 대한 지연량을 설정할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 신호의 위상을 효율적으로 조정할 수 있다.
도1은 본 발명의 실시 예에 따른 반도체 장치를 예시적으로 도시한 도면,
도2는 도1의 반도체 장치에서 전송 중에 신호가 지연되어 위상 차이가 변동되는 경우를 설명하기 위한 도면,
도3은 도1의 제1 수신부의 세부 구성을 도시한 블록도,
도4는 도1의 제1 수신부를 상세하게 도시한 회로도,
도5는 도4의 지연부에 대한 제1 지연 코드와 지연량 사이의 관계를 도시한 도면,
도6은 도1의 제1 수신부의 동작 방법을 설명하기 위한 타이밍도,
도7은 도1의 제2 수신부의 동작 방법을 설명하기 위한 타이밍도,
도8은 도4의 지연부의 다른 실시 예를 상세하게 도시한 회로도,
도9는 도8의 지연부에 대한 제1 지연 코드와 지연량 사이의 관계를 도시한 도면,
도10은 도8의 지연부를 포함하는 제1 수신부의 동작 방법을 설명하기 위한 타이밍도,
도11은 본 발명의 다른 실시 예에 따른 반도체 장치를 예시적으로 도시한 도면,
도12는 도11의 반도체 장치에서 전송 중에 신호가 지연되어 위상 차이가 변동되는 경우를 설명하기 위한 도면,
도13은 도11의 제3 수신부의 구성을 예시적으로 도시한 블럭도,
도14는 본 발명의 다른 실시 예에 따른 수신부를 예시적으로 도시한 블럭도,
도15는 도14의 수신부의 구성을 상세하게 도시한 회로도,
도16은 본 발명의 실시 예에 따른 또 다른 수신부의 구성을 예시적으로 도시한 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 반도체 장치를 예시적으로 도시한 도면이다.
반도체 장치(10)는 제1 메모리 칩(chip1) 및 제2 메모리 칩(chip2)을 포함할 수 있다.
제1 메모리 칩(chip1)은 제2 메모리 칩(chip2)을 제어하도록 구성될 수 있다. 즉, 제1 메모리 칩(chip1)은 로직 메모리 칩일 수 있다. 제1 메모리 칩(chip1)은 제2 메모리 칩(chip2)을 제어하기 위해 외부의 컨트롤러(미도시)와 통신할 수 있다.
제1 메모리 칩(chip1)은 송신부(11)를 포함할 수 있다. 송신부(11)는 스트로브 신호 라인(15), 제1 데이터 입력 신호 라인(16) 및 제2 데이터 입력 신호 라인(17)을 통해서 스트로브 신호(str), 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)를 각각 출력할 수 있다. 스트로브 신호(str)는 상승 에지에서 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)를 캡쳐하기 위한 제어 신호일 수 있다.
제2 메모리 칩(chip2)은 제1 메모리 칩(chip1)의 제어를 받아 외부로부터 라이트 요청된 데이터를 저장할 수 있다. 즉, 제2 메모리 칩(chip2)은 코어 메모리 칩일 수 있다.
제2 메모리 칩(chip2)은 제1 수신부(100) 및 제2 수신부(200)를 포함할 수 있다. 제1 수신부(100)는 스트로브 신호 라인(15) 및 제1 데이터 입력 신호 라인(16)을 통해 송신부(11)로부터 출력된 스트로브 신호(str) 및 제1 데이터 입력 신호(d_in1)를 수신할 수 있다. 제1 수신부(100)는 제1 데이터 입력 신호(d_in1) 및 스트로브 신호(str) 간의 위상 차이를 조정하기 위해 제1 데이터 입력 신호(d_in1) 및 스트로브 신호(str) 중 어느 하나의 위상을 조정하도록 구성될 수 있다. 제2 수신부(200)는 스트로브 신호 라인(15) 및 제2 데이터 입력 신호 라인(17)을 통해 송신부(11)로부터 출력된 스트로브 신호(str) 및 제2 데이터 입력 신호(d_in2)를 수신할 수 있다. 제2 수신부(200)는 제2 데이터 입력 신호(d_in2) 및 스트로브 신호(str) 간의 위상 차이를 조정하기 위해 제2 데이터 입력 신호(d_in2) 및 스트로브 신호(str) 중 어느 하나의 위상을 조정하도록 구성될 수 있다.
제1 메모리 칩(chip1) 및 제2 메모리 칩(chip2)은, 예를 들어 도1에 도시된 바와 같이, TSV들(12, 13, 14)을 통해 전기적으로 연결될 수 있다. 스트로브 신호 라인(15), 제1 데이터 입력 신호 라인(16) 및 제2 데이터 입력 신호 라인(17)은 TSV를 통해 제1 메모리 칩(chip1) 및 제2 메모리 칩(chip2) 간에 연결되어 신호를 전송할 수 있다.
도2는 도1의 반도체 장치에서 전송 중에 신호가 지연되어 위상 차이가 변동되는 경우를 설명하기 위한 도면이다.
송신부(11)는, 예를 들어, 스트로브 신호(str), 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)를 동시에 인에이블되도록 출력할 수 있다(도2의(a)). 즉, 송신부(11)는 스트로브 신호(str), 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)를 위상이 동일하고 위상 차이가 없도록 출력할 수 있다.
제1 수신부(100) 및 제2 수신부(200)는 라인 및 유닛들의 배치 구조에 따라 위상 차이가 변동된 신호들을 수신할 수 있다. 예를 들어, 도2에 도시된 바와 같이, 제1 수신부(100)가 TSV(13) 근처에 배치되고 제2 수신부(200)가 TSV(14) 근처에 배치된 경우, 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)가 전송되는 시간은 스트로브 신호(str)가 전송되는 시간보다 상대적으로 짧을 수 있다. 또한, 제1 수신부(100)가 제2 수신부(200)보다 TSV(12)에서 더 가깝게 배치된 경우, 스트로브 신호(str)가 송신부(11)로부터 제1 수신부(100)로 전송되는 시간은 제2 수신부(200)로 전송되는 시간보다 상대적으로 짧을 수 있다. 결과적으로, 제1 수신부(100)는 제1 데이터 입력 신호(d_in1)보다 위상이 t1만큼 지연된 스트로브 신호(str)를 수신할 수 있고, 제2 수신부(200)는 제2 데이터 입력 신호(d_in2)보다 위상이 t2(단, t2>t1)만큼 지연된 스트로브 신호(str)를 수신할 수 있다(도2의(b)). 즉, 제1 수신부(100) 및 제2 수신부(200)는 신호들 간의 위상 차이가 변동된 신호들을 수신할 수 있다.
따라서, 스트로브 신호(str)가 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)를 정확하게 캡쳐할 수 있도록 신호들 간의 위상 차이가 조정될 필요가 있다. 예를 들어, 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)의 위상이 도시된 바와 같이 적절하게 조정될 수 있다(도2의(c)).
다시 도1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치(10)는 위상 조정 모드와 노멀 모드에서 동작하도록 구성될 수 있다. 위상 조정 모드는 전송 중에 위상 차이가 변동된 신호들 간의 위상 차이를 적절하게 조정하기 위한 모드일 수 있다. 다시 말하면, 위상 조정 모드는 신호들의 위상을 조정하기 위해 해당 신호들에 대한 지연량을 설정하기 위한 모드일 수 있다. 위상 조정 모드는, 예를 들어, 외부로부터의 데이터 저장 요청이 없는 유휴 시간 중에 동작하도록 설정될 수 있다. 다른 예로서, 위상 조정 모드는 반도체 장치의 동작 개시 직후 동작하도록 설정될 수 있다.
송신부(11)는 위상 조정 모드일 경우 스트로브 신호(str), 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)를 설정된 횟수만큼 동시에 인에이블되도록, 즉, 위상이 동일하도록 출력할 수 있다.
제1 수신부(100) 및 제2 수신부(200)는 위상 조정 모드일 경우 위상 차이를 조정하기 위해 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)에 대한 지연량을 설정할 수 있다. 구체적으로, 제1 수신부(100) 및 제2 수신부(200)는 위상 조정 모드일 경우 위상이 조정된 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)의 인에이블 구간에서 스트로브 신호(str)의 상승 에지가 존재하도록 지연량을 설정할 수 있다.
또는, 제1 수신부(100) 및 제2 수신부(200)는 위상 조정 모드일 경우 위상 차이를 조정하기 위해 스트로브 신호(str)에 대한 지연량을 설정할 수 있다. 구체적으로, 제1 수신부(100) 및 제2 수신부(200)는 위상 조정 모드일 경우 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)의 인에이블 구간에서 위상이 조정된 스트로브 신호(str)의 상승 에지가 존재하도록 지연량을 설정할 수 있다.
이하, 제1 수신부(100) 및 제2 수신부(200)가 위상 차이를 조정하기 위해 제1 데이터 입력 신호(d_in1) 및 제2 데이터 입력 신호(d_in2)에 대한 지연량을 설정하는 경우를 상세하게 설명한다.
도3은 도1의 제1 수신부의 세부 구성을 도시한 블록도이다.
제1 수신부(100)는 지연부(110), 감지부(120) 및 지연 조정부(130)를 포함할 수 있다.
지연부(110)는 제1 데이터 입력 신호(d_in1)를 수신하고, 제1 지연 코드(code1[1:0])에 응답하여 설정된 지연량에 따라 위상을 조정하여 제1 데이터 출력 신호(d_out1)로 출력할 수 있다.
감지부(120)는 스트로브 신호(str)에 의해 제1 데이터 출력 신호(d_out1)를 캡쳐하여 제1 감지 신호(det1)로 출력할 수 있다. 구체적으로, 감지부(120)는 위상 조정 모드에서 위상 차이가 변동된 경우, 디스에이블되는 제1 감지 신호(det1)를 출력할 수 있다. 감지부(120)는 위상 조정 모드에서 위상 조정이 완료된 경우, 인에이블되는 제1 감지 신호(det1)를 출력할 수 있다. 감지부(120)는 노멀 모드에서 스트로브 신호(str)에 의해 제1 데이터 출력 신호(d_out1)를 캡쳐한 제1 감지 신호(det1)를 메모리 영역(미도시)에 저장되도록 전송할 수 있다.
지연 조정부(130)는 위상 조정 모드에서 인에이블되는 모드 신호(mode)에 응답하여, 지연량을 설정하기 위한 제1 지연 코드(code1[1:0])를 생성하여 지연부(110)로 출력할 수 있다. 지연 조정부(130)는 위상 조정 모드에서 제1 감지 신호(det1)가 디스에이블될 경우, 스트로브 신호(str)에 응답하여 제1 지연 코드(code1[1:0])를 증가시켜 출력할 수 있다. 지연 조정부(130)는 위상 조정 모드에서 제1 감지 신호(det1)가 인에이블될 경우, 그 때의 제1 지연 코드(code1[1:0])를 유지하여 출력할 수 있다. 그리고, 지연 조정부(130)는 노멀 모드에서, 생성된 제1 지연 코드(code1[1:0])를 계속 유지하여 지연부(110)로 출력할 수 있다.
도4는 도1의 제1 수신부를 상세하게 도시한 회로도이다.
지연부(110)는 제1 지연 코드(code1[1:0])의 각각의 비트에 대응하는 하위 비트 신호(code1[0]) 및 상위 비트 신호(code1[1])에 응답하여, 제1 데이터 입력 신호(d_in1)의 위상을 조정하는 제1 서브 지연부(111a) 및 제2 서브 지연부(111b)들을 포함할 수 있다.
제1 서브 지연부(111a)는 제1 버퍼부(112a) 및 제2 서브 지연부(111b)로 출력하는 제1 먹스(113a)를 포함할 수 있다. 제1 버퍼부(112a)는 제1 데이터 입력 신호(d_in1)를 지연시켜 출력할 수 있다. 제1 먹스(113a)는 하위 비트 신호(code1[0])가 논리 로우이면 제1 데이터 입력 신호(d_in1)를 출력하고, 논리 하이이면 제1 버퍼부(112a)의 출력 신호를 출력할 수 있다.
제2 서브 지연부(111b)는 제2 버퍼부(112b) 및 제1 데이터 출력 신호(d_out1)를 출력하는 제2 먹스(113b)를 포함할 수 있다. 제2 버퍼부(112b)는 제1 서브 지연부(111a)의 출력 신호를 지연시켜 출력할 수 있다. 제2 먹스(113b)는 상위 비트 신호(code1[1])가 논리 로우이면 제1 서브 지연부(111a)의 출력 신호를 출력하고, 논리 하이이면 제2 버퍼부(112b)의 출력 신호를 출력할 수 있다.
감지부(120)는 제1 데이터 출력 신호(d_out1)가 논리 하이로 인에이블되는 구간에서 스트로브 신호(str)의 상승 에지가 입력되는 경우, 논리 하이로 인에이블되는 제1 감지 신호(det1)를 출력할 수 있다. 그리고, 감지부(120)는 제1 데이터 출력 신호(d_out1)가 논리 로우로 디스에이블되는 구간에서 스트로브 신호(str)의 상승 에지가 입력되는 경우, 논리 로우로 디스에이블되는 제1 감지 신호(det1)를 출력할 수 있다. 감지부(120)는, 예를 들어, 플립플롭을 포함할 수 있다.
지연 조정부(130)는 모드 설정부(132), 스트로브 신호 지연부(135), 제1 지연 코드 생성부(131a) 및 제2 지연 코드 생성부(131b)를 포함할 수 있다.
모드 설정부(132)는 제3 먹스(133)를 포함할 수 있다. 제3 먹스(133)는 모드 신호(mode)가 논리 하이로 인에이블되는 경우, 제1 감지 신호(det1)를 출력할 수 있다. 제3 먹스는 모드 신호(mode)가 논리 로우로 디스에이블되는 경우 논리 하이, 예를 들어, 외부 전압 레벨의 신호를 출력할 수 있다.
스트로브 신호 지연부(135)는 스트로브 신호(str)를 지연시켜 스트로브 지연 신호(str_b)로 출력할 수 있다.
제1 지연 코드 생성부(131a)는 위상 조정 모드에서 동작을 개시할 때, 기 설정된 값인 논리 로우의 하위 비트 신호(code1[0]=0)를 출력할 수 있다. 제1 지연 코드 생성부(131a)는 모드 설정부(132)의 출력 신호가 디스에이블될 경우, 스트로브 지연 신호(str_b)에 응답하여 논리 하이의 신호(예를 들어, 외부 전압 레벨의 신호)를 하위 비트 신호(즉, code1[0]=1)로 출력할 수 있다. 제1 지연 코드 생성부(131a)는 모드 설정부(132)의 출력 신호가 인에이블될 경우 출력 중인 하위 비트 신호(code1[0]=1)를 유지하여 출력할 수 있다.
제2 지연 코드 생성부(131b)는 위상 조정 모드에서 동작을 개시할 때, 기 설정된 값인 논리 로우의 상위 비트 신호(code1[1]=0)를 출력할 수 있다. 제2 지연 코드 생성부(131b)는 모드 설정부(132)의 출력 신호가 디스에이블될 경우, 스트로브 지연 신호(str_b)에 응답하여 하위 비트 신호(code1[0]=1)를 상위 비트 신호(즉, code1[1]=1)로 출력할 수 있다. 제2 지연 코드 생성부(131b)는 모드 설정부(132)의 출력 신호가 인에이블될 경우 출력 중인 상위 비트 신호(code1[1]=1)를 유지하여 출력할 수 있다.
도5는 도4의 지연부에 대한 제1 지연 코드와 지연량 사이의 관계를 도시한 도면이다.
제1 데이터 입력 신호(d_in1)에 대한 지연량은 제1 지연 코드(code1[1:0])가 증가할수록 증가할 수 있다.
도4 및 도5를 참조하면, 제1 지연 코드(code1[1:0])가 00일 경우, 제1 서브 지연부(111a) 및 제2 서브 지연부(111b)는 입력된 신호를 그대로 출력할 수 있다. 즉, 제1 데이터 입력 신호(d_in1)는 최소한의 지연량에 따라 위상이 조정되어 제1 데이터 출력 신호(d_out1)로 출력될 수 있다.
제1 지연 코드(code1[1:0])가 01일 경우, 제1 서브 지연부(111a)는 제1 데이터 입력 신호(d_in1)를 지연시켜 출력할 수 있고, 제2 서브 지연부(111b)는 제1 서브 지연부(111a)의 출력 신호를 그대로 출력할 수 있다. 즉, 제1 데이터 입력 신호(d_in1)는 제1 지연 코드(code1[1:0])가 00일 경우보다 증가한 지연량에 따라 위상이 조정되어 제1 데이터 출력 신호(d_out1)로 출력될 수 있다.
제1 지연 코드(code1[1:0])가 11경우, 제1 서브 지연부(111a)는 제1 데이터 입력 신호(d_in1)를 지연시켜 출력할 수 있고, 제2 서브 지연부(111b)는 제1 서브 지연부(111a)의 출력 신호를 지연시켜 출력할 수 있다. 즉, 제1 데이터 입력 신호(d_in1)는 최대한의 지연량에 따라 위상이 조정되어 제1 데이터 출력 신호(d_out1)로 출력될 수 있다.
지금까지, 제1 수신부(100) 및 제2 수신부(200)는 각각 2 비트의 제1 지연 코드(code1[1:0])를 생성하는 두 개의 지연 코드 생성부들(131a, 131b) 및 두 개의 서브 지연부들(113a, 113b)을 포함하는 것으로 도시되고 설명되었으나, 본 발명은 이에 한정되지 않는다. 제1 수신부(100) 및 제2 수신부(200)는 복수 비트의 제1 지연 코드(code1[n:0])를 생성하는 복수의 지연 코드 생성부들 및 복수의 서브 지연부들을 포함할 수 있다. 이러한 경우, 복수의 지연 코드 생성부들 및 복수의 서브 지연부들의 구성 및 동작 방법은 제1 지연 코드 생성부(131a), 제2 지연 코드 생성부(131b), 제1 서브 지연부(113a) 및 제2 서브 지연부(113b)들과 유사할 수 있다.
도6은 도1의 제1 수신부의 동작 방법을 설명하기 위한 타이밍도이다.
이하, 도4 및 도6을 참조하여 제1 수신부(100)의 동작 방법을 상세하게 설명한다.
우선, 위상 조정 모드에서 제1 수신부(100)의 동작 방법을 설명하면 다음과 같다. 설명하기에 앞서, 송신부(도1의 11)는 스트로브 신호(str) 및 제1 데이터 입력 신호(d_in1)를 설정된 횟수만큼 동시에 인에이블되도록 출력한 것으로 가정한다.
제1 수신부(100)는 인에이블된 제1 데이터 입력 신호(d_in1)를 수신하고, t1 후에 인에이블된 스트로브 신호(str)를 수신할 수 있다. 지연부(110)는 제1 지연 코드(code1[1:0]=00)에 응답하여, 제1 데이터 입력 신호(d_in1)를 최소한의 지연량에 따라 위상이 조정된 제1 데이터 출력 신호(d_out1, 601)로 출력할 수 있다. 감지부(120)는 제1 데이터 출력 신호(d_out1)가 논리 로우로 디스에이블되는 구간에서 스트로브 신호(str)의 상승 에지가 존재하므로, 논리 로우로 디스에이블되는 제1 감지 신호(det1)를 출력할 수 있다. 모드 설정부(132)는 모드 신호(mode)가 논리 하이이므로, 디스에이블된 제1 감지 신호(det1)를 그대로 출력할 수 있다. 제1 지연 코드 생성부(131a)는 디스에이블된 제1 감지 신호(det1)와 인에이블된 스트로브 지연 신호(str_b)에 응답하여, 논리 하이의 하위 비트 신호(code1[0]=1)를 출력할 수 있다. 제2 지연 코드 생성부(131b)는 디스에이블된 제1 감지 신호(det1)와 인에이블된 스트로브 지연 신호(str_b)에 응답하여, 논리 로우의 상위 비트 신호(code1[1]=0)를 출력할 수 있다.
이어서, 제1 수신부(100)는 그 다음 인에이블된 제1 데이터 입력 신호(d_in1)를 수신하고, t1 후에 인에이블된 스트로브 신호(str)를 수신할 수 있다. 지연부(110)는 제1 지연 코드(code1[1:0]=01)에 응답하여, 제1 데이터 입력 신호(d_in1)를 위상이 조정된 제1 데이터 출력 신호(d_out1, 602)로 출력할 수 있다. 감지부(120)는 제1 데이터 출력 신호(d_out1)가 논리 하이로 인에이블되는 구간에서 스트로브 신호(str)의 상승 에지가 존재하므로, 논리 하이로 인에이블되는 제1 감지 신호(det1)를 출력할 수 있다. 모드 설정부(132)는 모드 신호(mode)가 논리 하이이므로 인에이블된 제1 감지 신호(det1)를 그대로 출력할 수 있다. 제1 지연 코드 생성부(131a)는 인에이블된 제1 감지 신호(det1) 응답하여, 논리 하이의 하위 비트 신호(code1[0]=1)를 유지하여 출력할 수 있다. 제2 지연 코드 생성부(131b)는 인에이블된 제1 감지 신호(det1)에 응답하여, 논리 로우의 상위 비트 신호(code1[1]=0)를 유지하여 출력할 수 있다.
제1 감지 신호(det1)가 인에이블될 경우 위상 조정 모드는 종료하도록 설정될 수 있다. 모드 신호(mode)신호는 위상 조정 모드가 종료한 경우, 디스에이블될 수 있다.
위상 조정 모드가 종료된 뒤, 노멀 모드에서 제1 수신부(100)의 동작 방법을 설명하면 다음과 같다.
지연 조정부(130)는 디스에이블된 모드 신호(mode)에 응답하여 생성된 제1 지연 코드(code1[1:0]=01)를 계속 유지하여 출력할 수 있다. 지연부(110)는 제1 지연 코드(code1[1:0]=01)에 응답하여 설정된 지연량에 따라 제1 데이터 입력 신호(d_in1)를 제1 데이터 출력 신호(d_out1)로 출력할 수 있다. 감지부(120)는 스트로브 신호(str)에 의해 제1 데이터 출력 신호(d_out1)를 캡쳐하여 제1 감지 신호(det1)로 출력할 수 있다. 제1 감지 신호(det1)는 데이터가 메모리 영역에 저장되도록 전송될 수 있다.
도3 내지 도6을 참조하여 설명된 제1 수신부(도3의 100)의 구성 및 동작 방법은 제2 수신부(도1의 200)의 구성 및 동작 방법과 유사할 수 있다. 다만, 앞서 도2를 참조하여 설명한 바와 같이, 그리고 후술될 바와 같이, 제2 데이터 입력 신호(d_in2)에 대한 지연량은 제1 데이터 입력 신호(d_in1)에 대한 지연량보다 더 크도록 설정될 수 있다.
도7은 도1의 제2 수신부의 동작 방법을 설명하기 위한 타이밍도이다.
도7을 참조하면, 위상 조정 모드에서, 제2 수신부(200)는 인에이블된 제2 데이터 입력 신호(d_in2)를 수신하고, t2 후에 인에이블된 스트로브 신호(str)를 수신할 수 있다. 지연 조정부는 스트로브 지연 신호(str_d)에 응답하여, 제2 지연 코드(code2[1:0])를 00, 01, 11 순으로 생성하여 출력할 수 있다. 지연부는 제2 지연 코드(code2[1:0])에 응답하여, 제2 데이터 입력 신호(d_in2)의 위상이 조정된 제2 데이터 출력 신호(d_out2)를 출력할 수 있다. 이러한 경우, 제2 지연 코드(code2[1:0])가 11일 때 출력된 제2 데이터 출력 신호(d_out2, 700)가 논리 하이로 인에이블되는 구간에서, 스트로브 신호(str)의 상승 에지가 존재할 수 있다. 이때, 감지부는 논리 하이로 인에이블되는 제2 감지 신호(det2)를 출력할 수 있다. 위상 조정 모드는 종료할 수 있다.
이후의 또는 그 밖의 제2 수신부(200)의 동작 방법은 제1 수신부(100)의 동작 방법과 유사할 수 있으므로 상세한 설명은 생략될 것이다.
도8은 도4의 지연부의 다른 실시 예를 상세하게 도시한 회로도이다. 도8에 도시된 지연부(110)에서, 제1 먹스(113a)는 하위 비트 신호(code1[0])가 논리 로우이면 제1 버퍼부(112a)의 출력을 출력하고, 논리 하이이면 제1 데이터 입력 신호(d_in1)를 출력할 수 있다. 또한, 제2 먹스(113b)는 상위 비트 신호(code1[1])가 논리 로우이면 제2 버퍼부(112b)의 출력을 제1 데이터 출력 신호(d_out1)로 출력하고, 논리 하이이면 제1 서브 지연부(111a)의 출력을 제1 데이터 출력 신호(d_out1)로 출력할 수 있다.
도9는 도8의 지연부에 대한 제1 지연 코드와 지연량 사이의 관계를 도시한 도면이다.
제1 데이터 입력 신호(d_in1)에 대한 지연량은 제1 지연 코드(code1[1:0])가 증가할수록 감소할 수 있다.
도8 및 도9를 참조하면, 제1 지연 코드(code1[1:0])가 00일 경우, 제1 서브 지연부(111a)는 제1 데이터 입력 신호(d_in1)를 지연시켜 출력할 수 있고, 제2 서브 지연부(111b)는 제1 서브 지연부(111a)의 출력 신호를 지연시켜 출력할 수 있다. 즉, 제1 데이터 입력 신호(d_in1)는 최대한의 지연량에 따라 위상이 조정되어 제1 데이터 출력 신호(d_out1)로 출력될 수 있다.
제1 지연 코드(code1[1:0])가 01일 경우, 제1 서브 지연부(111a)는 제1 데이터 입력 신호(d_in1)를 그대로 출력할 수 있고, 제2 서브 지연부(111b)는 제1 서브 지연부(111a)의 출력 신호를 지연시켜 출력할 수 있다. 즉, 제1 데이터 입력 신호(d_in1)는 지연 코드(code1[1:0])가 00일 경우보다 감소한 지연량에 따라 위상이 조정되어 제1 데이터 출력 신호(d_out1)로 출력될 수 있다.
제1 지연 코드(code1[1:0])가 11 경우, 제1 서브 지연부(111a) 및 제2 서브 지연부(111b)는 입력된 신호를 그대로 출력할 수 있다. 즉, 제1 데이터 입력 신호(d_in1)는 최소한의 지연량에 따라 위상이 조정되어 제1 데이터 출력 신호(d_out1)로 출력될 수 있다.
도10은 도8의 지연부를 포함하는 제1 수신부의 동작 방법을 설명하기 위한 타이밍도이다. 도8의 지연부를 포함하는 것을 제외하고 제1 수신부(도1의 100)의 다른 구성은 도4에 도시된 제1 수신부의 구성과 유사한 것으로 가정한다.
도10을 참조하면, 위상 조정 모드에서, 지연부(도8의 110)는 제1 지연 코드(code1[1:0])에 응답하여, 제1 데이터 입력 신호(d_in1)의 위상이 조정된 제1 데이터 출력 신호(d_out1)를 출력할 수 있다. 제1 지연 코드(code1[1:0])가 01일 때 출력된 제1 데이터 출력 신호(d_out1, 1100)가 논리 하이로 인에이블되는 구간에서, 스트로브 신호(str)의 상승 에지가 존재할 수 있다. 이때, 감지부는 논리 하이로 인에이블되는 제1 감지 신호(det1)를 출력할 수 있다. 위상 조정 모드는 종료할 수 있다.
도11은 본 발명의 다른 실시 예에 따른 반도체 장치를 예시적으로 도시한 도면이다.
도11의 반도체 장치(1000)는 제1 메모리 칩(chip1) 및 제2 메모리 칩(chip2)을 포함할 수 있다.
제1 메모리 칩(chip1)은 송신부(11)를 포함할 수 있다. 송신부(11)는 스트로브 신호 라인(15), 제1 데이터 입력 신호 라인(16), 제2 데이터 입력 신호 라인(17) 및 제3 데이터 입력 신호 라인(19)을 통해서 스트로브 신호(str), 제1 데이터 입력 신호(d_in1), 제2 데이터 입력 신호(d_in2) 및 제3 데이터 입력 신호(d_in3)를 각각 출력할 수 있다.
제2 메모리 칩(chip2)은 제1 수신부(100), 제2 수신부(200) 및 제3 수신부(300)를 포함할 수 있다. 제3 수신부(300)는 스트로브 신호 라인(15) 및 제3 데이터 입력 신호 라인(19)을 통해 송신부(11)로부터 출력된 스트로브 신호(str) 및 제3 데이터 입력 신호(d_in3)를 수신할 수 있다. 제3 수신부(200)는 제3 데이터 입력 신호(d_in3) 및 스트로브 신호(str) 간의 위상 차이를 조정하기 위해 제3 데이터 입력 신호(d_in3) 및 스트로브 신호(str) 중 어느 하나의 위상을 조정하도록 구성될 수 있다.
도12는 도11의 반도체 장치(1000)에서 전송 중에 신호가 지연되어 위상 차이가 변동되는 경우를 설명하기 위한 도면이다.
송신부(11)는, 예를 들어, 스트로브 신호(str), 제1 데이터 입력 신호(d_in1), 제2 데이터 입력 신호(d_in2) 및 제3 데이터 입력 신호(d_in3)를 동시에 인에이블되도록 출력할 수 있다(도12의(a)). 즉, 송신부(11)는 스트로브 신호(str), 제1 데이터 입력 신호(d_in1), 제2 데이터 입력 신호(d_in2) 및 제3 데이터 입력 신호(d_in3)를 위상이 동일하고 위상 차이가 없도록 출력할 수 있다.
제3 수신부(300)는, 제1 수신부(100) 및 제2 수신부(200)와 마찬가지로, 위상 차이가 변동된 신호들을 수신할 수 있다. 다만, 제3 수신부(300)는 제1 수신부(100)와 유사한 신호 지연 특성을 가질 수 있다. 제3 수신부(300)는 위상 차이가 제1 수신부(100)의 경우와 유사하게 변동된 신호들을 수신할 수 있다(도12의(b)).
이러한 경우, 제3 수신부(300)는 제1 수신부(100)와 유사하게 위상을 조정할 수 있다(도12의(c)).
도13은 도11의 제3 수신부의 구성을 예시적으로 도시한 블럭도이다. 도13을 참조하면, 제1 수신부(100)로부터 생성된 제1 지연 코드(code1[1:0])에 응답하여, 수신한 제3 데이터 입력 신호(d_in3)의 위상을 조정하는 제3 수신부(300)가 도시된다. 설명하기에 앞서, 도11의 제1 수신부(100) 및 제2 수신부(200)은 도3 및 도4의 제1 수신부와 유사하게 구성된 것으로 가정한다.
앞서 살펴본 바와 같이, 제3 수신부(300)는 제1 수신부(100)와 유사하게 위상을 조정할 수 있다. 즉, 제3 수신부(300)는 제1 수신부(100)가 제1 데이터 입력 신호(d_in1)를 지연시킨 만큼 제3 데이터 입력 신호(d_in3)를 지연시킬 수 있다. 이러한 경우, 제3 수신부(300)는 위상 조정 모드가 별도로 수행될 필요가 없을 것이다. 그리고, 제3 수신부(300)는 위상 조정 모드에서 제1 수신부(100)에서 설정된 지연량을 그대로 적용할 수 있다. 이를 위해, 제3 수신부(300)는 제1 수신부(100)에서 생성된 제1 지연 코드(code1[1:0])를 전송받을 수 있다.
구체적으로, 제3 수신부(300)는 도11의 제1 수신부(100)와 달리 제1 지연 코드(code1[1:0])를 생성하는 지연 조정부를 포함하지 않을 수 있다. 대신에, 지연부(310)는 노멀 모드에서 제1 수신부(100)로부터 생성된 제1 지연 코드(code1[1:0])를 전송받을 수 있다. 지연부(810)는 제1 지연 코드(code1[1:0])에 응답하여 설정된 지연량에 따라, 수신된 제3 데이터 입력 신호(d_in3)의 위상을 조정하여 제3 데이터 출력 신호(d_out3)로 출력할 수 있다. 감지부(320)는 스트로브 신호(str)에 의해 제3 데이터 출력 신호(d_out3)를 캡쳐하여 제3 감지 신호(det3)로 출력할 수 있다. 감지부는 캡쳐한 제3 감지 신호(det3)를 메모리 영역(미도시)에 저장되도록 전송할 수 있다.
지연부(310) 및 감지부(320)의 구성 및 동작 방법은 도4의 지연부(110) 및 감지부(120)의 구성 및 동작 방법과 유사할 수 있고, 따라서, 상세한 설명은 생략될 것이다.
지금까지, 본 발명의 실시 예에 따른 반도체 장치는 하나의 코어 메모리 칩(즉, 도1의 제2 메모리 칩(chip2))을 포함하는 것으로 도시되고 설명되었으나, 본 발명은 이에 한정되지 않는다. 반도체 장치는 복수의 코어 메모리 칩들을 포함할 수 있다. 복수의 코어 메모리 칩들 각각은 송신부로부터 스트로브 신호와 복수의 데이터 입력 신호들을 수신할 수 있다. 이러한 경우, 복수의 코어 메모리 칩들은 각각 제1 수신부(도3의 100) 및 제3 수신부(도13의 300)와 유사하게 구성될 수 있는 복수의 수신부들을 포함할 수 있다.
도14는 본 발명의 다른 실시 예에 따른 수신부를 예시적으로 도시한 블럭도이다.
도1 내지 도13을 참조하여 설명된 본 발명의 실시 예는 데이터 입력 신호 및 스트로브 신호를 수신하는 수신부가, 변동된 신호들 간의 위상 차이를 조정하기 위해서 데이터 입력 신호에 대한 위상을 조정하였다. 그러나, 예를 들어, 배치 구조 상의 이유 등으로 데이터 입력 신호가 스트로브 신호보다 지연되어 수신되는 경우에는, 스트로브 신호에 대한 위상을 조정할 수도 있다.
도14를 참조하면, 수신부(1200)는 도3의 수신부(100)와 마찬가지로 지연부(1210), 감지부(1220), 지연 조정부(1230)를 포함할 수 있다. 지연부(1210)는 스트로브 신호(str)를 수신하고 설정된 지연량에 따라 위상을 조정하여 스트로브 출력 신호(str_out)로 출력할 수 있다. 감지부(1220)는 스트로브 출력 신호(str_out)에 의해 제4 데이터 입력 신호(d_in4)를 캡쳐하여 제4 감지 신호(det4)로 출력할 수 있다. 지연 조정부(1230)는 위상 조정 모드에서 인에이블되는 모드 신호(mode)에 응답하여, 지연량을 설정하기 위한, 예를 들어, 2비트의 제4 지연 코드(code4[1:0])를 생성하여 지연부(1210)로 출력할 수 있다.
도15는 도14의 수신부의 구성을 상세하게 도시한 회로도이다.
지연 조정부(1230)는 위상 조정 모드에서 제4 감지 신호(det4)가 디스에이블될 경우, 스트로브 출력 신호(str_out)에 응답하여 제4 지연 코드(code4[1:0])를 증가시켜 출력할 수 있다. 지연 조정부(1230)는 위상 조정 모드에서 제4 감지 신호(det4)가 인에이블될 경우, 그 때의 제4 지연 코드(code4[1:0])를 유지하여 출력할 수 있다. 지연 조정부(1230)는 제4 지연 코드(code4[1:0])의 각각의 비트들에 대응하는 비트 신호들을 각각 출력하는 서브 지연 조정부(1231a, 1231b)들을 포함하고, 지연부(1210)는 비트 신호들 각각에 응답하여 스트로브 신호(str)의 위상을 조정하는 서브 지연부(1213a, 1213b)들을 포함할 수 있다.
도15에 도시된 수신부의 동작 방법은 앞서 설명한 도4에 도시된 수신부의 동작 방법과 유사할 수 있다. 따라서, 상세한 설명은 생략될 것이다.
반도체 장치가 복수의 수신부들을 포함하는 경우, 어떤 수신부는 도14의 수신부(1200)로부터 생성된 제4 지연 코드(code4[1:0])를 그대로 수신하여 스트로브 신호(str)의 위상을 조정할 수 있다. 도16은 본 발명의 실시 예에 따른 또 다른 수신부의 구성을 예시적으로 도시한 블록도이다. 도16에 도시된 수신부(1400)의 구성 및 동작 방법은 도13에 도시된 제3 수신부(300)의 구성 및 동작 방법과 유사할 수 있다. 따라서, 상세한 설명은 생략될 것이다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 반도체 장치
11: 송신부
100: 제1 수신부
200: 제2 수신부
110: 지연부
120: 감지부
130: 지연 조정부
300: 제3 수신부
310: 지연부
320: 감지부

Claims (20)

  1. 입력 신호 및 스트로브 신호를 출력하는 송신부를 포함하는 로직 메모리 칩; 및
    상기 로직 메모리 칩과 적층된 복수의 메모리 칩들을 포함하되,
    상기 복수의 메모리 칩들 각각은 복수의 수신부들을 포함하고,
    상기 복수의 수신부들 각각은,
    입력 신호 및 스트로브 신호를 수신하고, 상기 입력 신호 및 상기 스트로브 신호 간의 위상 차이를 조정하기 위해 상기 입력 신호 및 상기 스트로브 신호 중 어느 하나의 위상을 조정하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 수신부들 각각은,
    상기 입력 신호를 수신하고 설정된 지연량에 따라 위상을 조정하여 출력 신호로 출력하는 지연부; 및
    상기 스트로브 신호에 의해 상기 출력 신호를 캡쳐하여 감지 신호로 출력하는 감지부를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 송신부는,
    위상 조정 모드일 경우, 상기 복수의 수신부들 중 적어도 하나에 설정된 횟수만큼 동시에 인에이블되도록 상기 입력 신호 및 상기 스트로브 신호를 출력하는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 수신부들 중 상기 적어도 하나는,
    상기 위상 조정 모드에서 인에이블되는 모드 신호에 응답하여, 상기 지연량을 설정하기 위한 지연 코드를 생성하여 상기 지연부로 출력하는 지연 조정부를 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 지연 조정부는,
    상기 위상 조정 모드에서 상기 감지 신호가 디스에이블될 경우 상기 스트로브 신호에 응답하여 상기 지연 코드를 증가시켜 출력하고, 상기 위상 조정 모드에서 상기 감지 신호가 인에이블될 경우 상기 지연 코드를 유지하여 출력하는 반도체 장치.
  6. 제4항에 있어서,
    상기 지연 조정부는 상기 지연 코드의 각각의 비트들에 대응하는 비트 신호들을 각각 출력하는 서브 지연 조정부들을 포함하고,
    상기 지연부는 상기 비트 신호들 각각에 응답하여 상기 입력 신호의 위상을 조정하는 서브 지연부들을 포함하는 반도체 장치.
  7. 제4항에 있어서,
    상기 복수의 수신부들 중 상기 적어도 하나를 제외한 나머지는,
    상기 지연 코드에 응답하여 상기 입력 신호의 위상을 조정하는 반도체 장치.
  8. 제1항에 있어서,
    상기 복수의 수신부들 각각은,
    상기 스트로브 신호를 수신하고 설정된 지연량에 따라 위상을 조정하여 스트로브 출력 신호로 출력하는 지연부; 및
    상기 스트로브 출력 신호에 의해 상기 입력 신호를 캡쳐하여 감지 신호로 출력하는 감지부를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 송신부는,
    위상 조정 모드일 경우, 상기 복수의 수신부들 중 적어도 하나에 설정된 횟수만큼 동시에 인에이블되도록 상기 입력 신호 및 상기 스트로브 신호를 출력하는 반도체 장치.
  10. 제9항에 있어서,
    상기 복수의 수신부들 중 상기 적어도 하나는,
    상기 위상 조정 모드에서 인에이블되는 모드 신호 및 상기 스트로브 출력 신호에 응답하여, 상기 지연량을 설정하기 위한 지연 코드를 생성하여 상기 지연부로 출력하는 지연 조정부를 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 지연 조정부는,
    상기 위상 조정 모드에서 상기 감지 신호가 디스에이블될 경우 상기 스트로브 출력 신호에 응답하여 상기 지연 코드를 증가시켜 출력하고, 상기 위상 조정 모드에서 상기 감지 신호가 인에이블될 경우 상기 지연 코드를 유지하여 출력하는 반도체 장치.
  12. 제10항에 있어서,
    상기 지연 조정부는 상기 지연 코드의 각각의 비트들에 대응하는 비트 신호들을 각각 출력하는 서브 지연 조정부들을 포함하고,
    상기 지연부는 상기 비트 신호들 각각에 응답하여 상기 스트로브 신호의 위상을 조정하는 서브 지연부들을 포함하는 반도체 장치.
  13. 제10항에 있어서,
    상기 복수의 수신부들 중 상기 적어도 하나를 제외한 나머지는,
    상기 지연 코드에 응답하여 상기 스트로브 신호의 위상을 조정하는 반도체 장치.
  14. 입력 신호 및 스트로브 신호를 출력하는 송신부를 구비하는 제1 메모리 칩; 및
    전송 중에 위상 차이가 변동된 상기 입력 신호 및 상기 스트로브 신호를 수신하는 수신부를 구비하는 제2 메모리 칩을 포함하되,
    상기 송신부는, 위상 조정 모드일 경우 상기 입력 신호 및 상기 스트로브 신호를 설정된 횟수만큼 동시에 인에이블되도록 출력하고,
    상기 수신부는, 상기 위상 조정 모드일 경우 상기 입력 신호 및 상기 스트로브 신호 중 어느 하나에 대한 지연량을 설정하는 반도체 장치.
  15. 제14항에 있어서,
    상기 수신부는,
    상기 입력 신호를 수신하고 설정된 지연량에 따라 위상을 조정하여 출력 신호로 출력하는 지연부;
    상기 스트로브 신호에 의해 상기 출력 신호를 캡쳐하여 감지 신호로 출력하는 감지부; 및
    위상 조정 모드에서 인에이블되는 모드 신호 및 상기 스트로브 신호에 응답하여, 상기 지연량을 설정하기 위한 지연 코드를 생성하여 상기 지연부로 출력하는 지연 조정부를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 지연 조정부는,
    상기 위상 조정 모드에서 상기 감지 신호가 디스에이블될 경우 상기 스트로브 신호에 응답하여 상기 지연 코드를 증가시켜 출력하고, 상기 위상 조정 모드에서 상기 감지 신호가 인에이블될 경우 상기 지연 코드를 유지하여 출력하는 반도체 장치.
  17. 제15항에 있어서,
    상기 지연 조정부는 상기 지연 코드의 각각의 비트들에 대응하는 비트 신호들을 각각 출력하는 서브 지연 조정부들을 포함하고,
    상기 지연부는 상기 비트 신호들 각각에 응답하여 상기 입력 신호의 위상을 조정하는 서브 지연부들을 포함하는 반도체 장치.
  18. 제14항에 있어서,
    상기 수신부는,
    상기 스트로브 신호를 수신하고 설정된 지연량에 따라 위상을 조정하여 스트로브 출력 신호로 출력하는 지연부;
    상기 스트로브 출력 신호에 의해 상기 입력 신호를 캡쳐하여 감지 신호로 출력하는 감지부; 및
    위상 조정 모드에서 인에이블되는 모드 신호 및 상기 스트로브 출력 신호에 응답하여, 상기 지연량을 설정하기 위한 지연 코드를 생성하여 상기 지연부로 출력하는 지연 조정부를 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 지연 조정부는,
    상기 위상 조정 모드에서 상기 감지 신호가 디스에이블될 경우 상기 스트로브 출력 신호에 응답하여 상기 지연 코드를 증가시켜 출력하고, 상기 위상 조정 모드에서 상기 감지 신호가 인에이블될 경우 상기 지연 코드를 유지하여 출력하는 반도체 장치.
  20. 제18항에 있어서,
    상기 지연 조정부는 상기 지연 코드의 각각의 비트들에 대응하는 비트 신호들을 각각 출력하는 서브 지연 조정부들을 포함하고,
    상기 지연부는 상기 비트 신호들 각각에 응답하여 상기 스트로브 신호의 위상을 조정하는 서브 지연부들을 포함하는 반도체 장치.
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