JP4382842B2 - メモリ制御回路，遅延時間制御装置，遅延時間制御方法および遅延時間制御プログラム - Google Patents

Description

本発明は、ＤＤＲ３メモリインタフェイス等のような、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なう技術に関する。

近年、ＪＥＤＥＣ（Joint Electron Device Engineering Council）において、ＤＤＲ３（Double Data Rate 3）メモリインタフェイスが、DRAM（Dynamic Random Access Memory）の規格として標準化された（例えば、非特許文献１参照）。このＤＤＲ３メモリインタフェイスでは、従来のＤＤＲ（Double Data Rate）メモリインタフェイスやＤＤＲ２（Double Data Rate 2）メモリインタフェイスと違い（例えば、特許文献１〜３参照）、メモリコントローラとＤＩＭＭ（Dual Inline Memory Module）モジュールとの接続にフライバイトポロジが採用されている。

図１９は従来のＤＤＲ３メモリインタフェイスの構成例を模式的に示す図、図２０はそのライトレベリング動作を説明するための図である。
このフライバイトポロジにおいては、例えば、図１９に示すように、クロック信号ＣＫ，アドレス信号Ａｄｄおよびコマンド信号ＣＭＤのデータ信号線については、メモリコントローラ９０とＤＩＭＭモジュール９１上の複数（ｎ個；ｎは２以上の自然数）のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）９２−１〜９２−ｎとがデイジーチェーンで配線され、データ信号ＤＱおよびデータストローブ信号ＤＱＳのデータ信号線については、メモリコントローラ９０からＤＩＭＭ９１上の複数のＳＤＲＡＭ９２−１〜９２−ｎにそれぞれ配線されている。

なお、以下、ＳＤＲＡＭを示す符号としては、複数のＳＤＲＡＭのうち１つを特定する必要があるときは符号９２−１〜９２−ｎを用いるが、任意のＳＤＲＡＭを指すときには符号９２を用いる。
また、以下、データ信号を示す符号としては、複数のデータ信号のうち１つを特定する必要があるときは符号ＤＱ−１〜ＤＱ−ｎを用いるが、任意のデータ信号を指すときには符号ＤＱを用いる。

なお、以下、データストローブ信号を示す符号としては、複数のデータストローブ信号のうち１つを特定する必要があるときは符号ＤＱＳ−１〜ＤＱＳ−ｎを用いるが、任意のデータストローブ信号を指すときには符号ＤＱＳを用いる。
このように、ＤＤＲ３メモリインタフェイスにおいては、クロック信号ＣＫのデータ信号線が複数のＳＤＲＡＭ９２−１〜９２−ｎに対してデイジーチェーンで配線されており伝播遅延が生じるので、メモリコントローラ９０から出力されたクロック信号ＣＫは、全てのＳＤＲＡＭ９２−１〜９２−ｎに同時刻に到達することができない。例えば、ＪＥＤＥＣの規格では、ＤＩＭＭモジュール９１の外形寸法の長さＬ１が１３３ｍｍと決められており、ＤＩＭＭモジュール９１における長さ方向の一方端に配置されたＳＤＲＡＭ９２−１と他方端に配置されたＳＤＲＡＭ９２−ｎとでは、データ送信速度が７ｐｓ／ｍｍである場合には、１ｎｓ近い到達時刻差が生じることとなる（７ｐｓ／ｍｍ×１３３ｍｍ＝９３１ｐｓ)。

そのため、ＤＤＲ３メモリインタフェイスについて、ＪＥＤＥＣの規格では、ライトレベリング機能を用いることが規定されている。
このライトレベリング機能とは、メモリコントローラ９０から出力されるデータストローブ信号ＤＱＳでクロック信号ＣＫをサンプリングすることによって、データストローブ信号ＤＱＳとクロック信号ＣＫの位相関係を検出し、データストローブ信号ＤＱＳの遅延時間の調整（補正）を行なう機能であり、図２０に示すように、各データストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎの遅延時間を変えることのできる可変遅延回路９３−１〜９３−ｎを、メモリコントローラ９０内に、複数のＳＤＲＡＭ９２−１〜９２−ｎに対応してそれぞれ内蔵することにより実現される。

なお、以下、遅延回路を示す符号としては、複数の遅延回路のうち１つを特定する必要があるときは符号９３−１〜９３−ｎを用いるが、任意の遅延回路を指すときには符号９３を用いる。
具体的には、ＣＰＵ（Central Processing Unit；図示省略）が、クロック信号線がデイジーチェーンで配線された複数のＳＤＲＡＭ９２−１〜９２−ｎのそれぞれに対して出力されるデータストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎに対して、これらのＳＤＲＡＭ９２−１〜９２−ｎから出力される各データ信号ＤＱ−１〜ＤＱ−ｎに基づいてそれぞれ遅延時間ｔ１−１〜ｔ１−ｎを設定することにより、各データストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎが、複数のＳＤＲＡＭ９２−１〜９２−ｎのそれぞれに対して、クロック信号ＣＫとほぼ同じ時間に入力するように調整される。

つまり、例えば、ライトレベリングが完了した時点では、ＤＩＭＭ９１上の全てのＳＤＲＡＭ９２−１〜９２−ｎにそれぞれ対応する遅延回路９３−１〜９３−ｎにおいて、それぞれ、遅延時間ｔ１−１〜ｔ１−ｎだけデータストローブ信号ＤＱＳを遅延させることにより、これらのＳＤＲＡＭ９２−１〜９２−ｎには、データストローブ信号ＤＱＳとクロック信号ＣＫとの位相が揃って入力される。

これにより、ＤＤＲ３メモリインタフェイスにおいては、ライトレベリング機能を用いて、メモリコントローラ９０とＳＤＲＡＭ９２との間のライト（write）動作時の遅延時間差の調整を行なうのである。
なお、この場合においては、デイジーチェーンで配線されたデータ信号線を介してクロック信号ＣＫがＳＤＲＡＭ９２−１〜９２−ｎに入力されることから、遅延時間ｔ１−１〜ｔ１−ｎは一致していない。
ＪＤＥＣ ＳＴＡＮＤＡＲＤ（ＪＥＳＤ７９−３；ＤＤＲ３ ＳＤＲＡＭ Ｓｔａｎｄａｒｄ） 特開２００３−９９３２１号公報 特開２００５−７８５４７号公報 特開２００５−２０９１６８号公報

しかしながら、ＪＥＤＥＣ規格では、上述したように、ライト動作時において各データストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎが各ＳＤＲＡＭ９２−１〜９２−ｎに到達する時間の調整を行なうことは規定されているが、リード（read）動作時に関しては規定されておらず、一切論じられていない。
図２１は従来のＤＤＲ３メモリインタフェイスにおけるリード動作を説明するための図である。

リード動作時においては、図２１に示すように、各ＳＤＲＡＭ９２−１〜９２−ｎは、メモリコントローラ９０からのクロック信号ＣＫがデイジーチェーンで配線されたデータ信号線を介して入力されると、データ信号ＤＱ−１〜ＤＱ−ｎおよびデータストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎをメモリコントローラ９０に出力するようになっている。
そのため、クロック信号ＣＫが最後に入力されるＳＤＲＡＭ９２−ｎから出力されるデータ信号ＤＱ−ｎおよびデータストローブ信号ＤＱＳ−ｎは、例えば、データ送信速度が上記と同様に７ｐｓ／ｍｍである場合には、クロック信号ＣＫが最初に入力されるＳＤＲＡＭ９２−１から出力されるデータ信号ＤＱ−１およびデータストローブ信号ＤＱＳ−１に比べ、１ｎｓ近く遅延してメモリコントローラ９０に到達することとなる（７ｐｓ／ｍｍ×１３３ｍｍ＝９３１ｐｓ)。

この１ｎｓ近い遅延は、ＤＤＲ３メモリインタフェイスの一般的なデータ周期(最小で０．６２５ｎｓ)より大きくなるため、ＳＤＲＡＭ９２のデータを読み込む際に影響を与えるおそれがある。
本発明は、このような課題に鑑み創案されたもので、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、リード（read）動作の制御を行なう場合において、複数のメモリから出力されたデータ信号の入力時間を容易に揃えることを目的とする。

上記目的を達成するために、本発明のメモリ制御回路（請求項１）は、ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路であって、前記複数のメモリに対応してそれぞれ、該ライト動作時において、該メモリに出力するデータストローブ信号を、該ライトレベリング機能を用いて設定された第１遅延時間だけ遅延させる第１可変遅延部と、該リード動作時において、該メモリから入力されるデータ信号を、該第１遅延時間に基づいて設定された第２遅延時間だけ遅延させる第２可変遅延部とをそなえることを特徴としている。

また、該メモリ制御回路と前記複数のメモリとの間をつなぐ複数のデータ信号線が等長に形成されることが好ましい（請求項２）。
さらに、一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、予め設定された設定値になるように設定されてもよい（請求項３）。

また、一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、他の該メモリに対応する該第１遅延時間と該第２遅延時間との和と等しくなるように設定されることが好ましい（請求項４）。
さらに、一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と前記複数のメモリに対応する複数の第１遅延時間のうちの最大遅延時間との差分であってもよい（請求項５）。

また、該第１可変遅延部および該第２可変遅延部が、デジタル遅延回路で構成されることが好ましい（請求項６）。
さらに、該第１可変遅延部は、複数の単位回路を直列に接続して構成され、前記メモリに出力するデータ信号を、所定数の該単位回路を通過させることにより該第１遅延時間だけ遅延させるデジタル遅延回路で構成され、該第２可変遅延部は、複数の単位回路を直列に接続して構成され、前記メモリから入力されるデータ信号を、所定数の該単位回路を通過させることにより該第２遅延時間だけ遅延させるデジタル遅延回路で構成されることが好ましい（請求項７）。

なお、本発明の遅延時間制御装置（請求項８）は、ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御装置であって、該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御部と、該第１遅延時間制御部によって設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御部とをそなえることを特徴としている。

また、本発明の遅延時間制御方法（請求項９）は、ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御方法であって、該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御ステップと、該第１遅延時間制御ステップにおいて設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御ステップとをそなえることを特徴としている。

さらに、本発明の遅延時間制御プログラム（請求項１０）は、ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御機能をコンピュータに実行させるための遅延時間制御プログラムであって、該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御部と、該第１遅延時間制御部によって設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御部として、該コンピュータを機能させることを特徴としている。

本発明によれば、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、ライトレベリング機能を用いて設定された第１遅延時間に基づいて、リード動作時においてメモリから入力されるデータ信号の第２遅延時間を設定することにより、クロック信号線がデイジーチェーンで配線された複数のメモリから出力されたデータ信号の入力時間を容易に揃えることができ、従って、リード（read）動作の制御を行なう場合において、データ信号の伝播遅延による不具合を防止することができる（請求項１，８〜１０）。

また、ライトレベリング機能を用いて設定された第１遅延時間に基づいて第２遅延時間だけ遅延させる第２可変遅延部をそなえることにより、クロック信号線がデイジーチェーンで配線された複数のメモリから出力されたデータ信号の入力時間を揃えることが可能なメモリインタフェイスを、ＦＩＦＯ等のような特別な機構を設けることなく簡易に実現することができる（請求項１，６，７）。

さらに、メモリ制御回路と複数のメモリとの間をつなぐデータ信号線が等長に形成されることにより、第２遅延時間の計算式が簡略化され、リード動作時においてメモリから入力されるデータ信号の第２遅延時間を容易に得ることができる（請求項２）。
また、一のメモリに対応する第１遅延時間と第２遅延時間との和が、予め設定された設定値になるように設定したり、一のメモリに対応する第１遅延時間と第２遅延時間との和が、他のメモリに対応する第１遅延時間と第２遅延時間との和と等しくなるように設定したりすることにより、複数のメモリのそれぞれについての第２遅延時間を容易に得ることができる（請求項３，４）。

さらに、一のメモリに対応する第２遅延時間を、当該メモリに対応する第１遅延時間と複数のメモリに対応する複数の第１遅延時間のうちの最大遅延時間との差分とすることにより、第２遅延時間の計算式が一般化され、複数のメモリのそれぞれについての第２遅延時間をより容易に得ることができる（請求項５）。

以下、図面を参照しながら本発明の実施の形態について説明する。
〔１〕本発明の第１実施形態の説明
図１は本発明の第１実施形態としての情報処理装置の構成例を模式的に示す図、図２はそのＳＤＲＡＭ−１に対応するメモリコントローラの回路構成例を模式的に示す図、図３はそのＳＤＲＡＭ−ｎに対応するメモリコントローラの回路構成例を模式的に示す図である。

本実施形態に係る情報処理装置（遅延時間制御装置）１０は、図１に示すように、ＤＩＭＭ（Dual Inline Memory Module）１１，メモリコントローラ（メモリ制御回路）１２およびＣＰＵ（Central Processing Unit）１３をそなえたコンピュータとして構成されている。
ＤＩＭＭ１１は、複数のメモリを搭載したメモリモジュールであって、本実施形態においては、図１に示すように、複数（ｎ個；ｎは２以上の自然数）のＳＤＲＡＭ（Synchronous DRAM；メモリ）−１〜ＳＤＲＡＭ−ｎをそなえて構成されている。又、ｎはｃｈ（チャンネル）の数を示しており、図中においては、便宜上、ＳＤＲＡＭ−１とＳＤＲＡＭ−ｎのみを示している。なお、ＳＤＲＡＭは既知の技術であり、その詳細な説明を省略する。

また、以下、ＳＤＲＡＭを示す符号としては、複数のＳＤＲＡＭのうち１つを特定する必要があるときは符号ＳＤＲＡＭの後に“−（ハイフン）”とともに符号１〜ｎを付して表わすが、任意のＳＤＲＡＭを指すときには単にＳＤＲＡＭという。
そして、本実施形態においては、メモリコントローラ１２と複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎとの配線にフライバイトポロジが採用されている。

フライバイトポロジとは、メモリコントローラ１２と複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎとの配線の一部をデイジーチェーンで配線することをいう。
従って、本実施形態においては、後述する第１クロック信号生成部１４によって生成されるクロック信号ＣＫ１を出力（供給）するためのクロック信号線がＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対してデイジーチェーンで配線されており、図１に示すように、第１クロック信号生成部１４に接続されたクロック信号線が、ＳＤＲＡＭ−１からＳＤＲＡＭ−ｎにかけて数珠つなぎに接続されている。又、アドレス信号Ａｄｄおよびコマンド信号ＣＭＤを出力するための信号線についても、クロック信号線と同様に、ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対してデイジーチェーンで配線されている。

そして、メモリコントローラ１２と複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎとの間をつなぐデータ信号線は、メモリコントローラ１２から複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに並列に接続されており、図２に示す例では、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎには、メモリコントローラ１２から、データストローブ信号ＤＱＳを伝送するための１本のＤＱＳ信号線（データ信号線）とデータ信号ＤＱを伝送するためのｋ本（ｋは２以上の自然数）のＤＱ信号線（データ信号線）とがそれぞれ並列に接続されており、又、これらのデータ信号線は互いに等しい線長（等長）に構成されている。即ち、メモリコントローラ１２と複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎとの間をつなぐ複数のデータ信号線は、等長接続されている。

メモリコントローラ１２は、クロック信号線がデイジーチェーンで接続された複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対して、クロック信号線を介してクロック信号ＣＫを供給することにより、リード（read）／ライト（write）動作の制御を行なうＤＤＲ３（Double Data Rate 3）メモリインタフェイスであって、例えば、図１に示すように、第１クロック信号生成部１４および複数の制御回路ユニット１５−１〜１５−ｎをそなえて構成されている。

また、メモリコントローラ１２は、ライトレベリング機能をそなえている。なお、ライトレベリング機能の詳細については後述する。
複数の制御回路ユニット１５−１〜１５−ｎは、上述した複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対応して構成されている。即ち、メモリコントローラ１２は、例えば、図１に示すように、ＳＤＲＡＭ−１に対応する制御回路ユニット１５−１や、ＳＤＲＡＭ−ｎに対応する制御回路ユニット１５−ｎをそなえて構成されている。

なお、以下、制御回路ユニットを示す符号としては、複数の制御回路ユニットのうち１つを特定する必要があるときは符号１５の後に“−（ハイフン）”とともに符号１〜ｎを用いるが、任意の制御回路ユニットを指すときには符号１５を用いる。
また、図中においては、便宜上、制御回路ユニット１５−１と制御回路ユニット１５−ｎのみを示している。

第１クロック信号生成部１４は、後述するＣＰＵ１３から入力されるクロック信号ＣＬＫに基づいて所定周期のクロック信号ＣＫ１を生成・出力するものであって、例えば、図２および図３に示すように、クロック信号線を介してＤＩＭＭ１１（ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎ）に出力するとともに、複数の制御回路ユニット１５−１〜１５−ｎのそれぞれにも出力するようになっている。この第１クロック信号生成部１４は、クロック信号ＣＬＫと同じクロック周期のクロック信号をクロック信号ＣＫ１として出力してもよく、又、クロック信号ＣＬＫを１／２や１／４等の他のクロック周期に変換したクロック信号ＣＫ１を出力してもよい。

制御回路ユニット１５は、データストローブ信号ＤＱＳやデータ信号ＤＱの入出力を制御するものであって、例えば、図１〜図３に示すように、ＤＱＳ信号生成部１６，複数（ｋ個；ｋは２以上の自然数）のＤＱ信号制御部１７−１〜１７−ｋおよび論理和回路ＯＲ（図２，図３参照）をそなえて構成されている。
なお、以下、ＤＱ信号制御部を示す符号としては、ＤＱ信号制御部のうち１つを特定する必要があるときは符号１７の後に“−（ハイフン）”とともに符号１〜ｋを用いるが、任意のＤＱ信号制御部を指すときには符号１７を用いる。

また、図中においては、便宜上、ＤＱ信号制御部１７−１とＤＱ信号制御部１７−ｋのみを示している。
ＤＱＳ信号生成部１６は、データストローブ信号ＤＱＳを生成するものであって、制御回路ユニット１５に１つそなえられ、例えば、制御回路ユニット１５−１においては、図２に示すように、データストローブ信号ＤＱＳ−１を生成してＳＤＲＡＭ−１に出力するようになっており、制御回路ユニット１５−ｎにおいては、図３に示すように、データストローブ信号ＤＱＳ−ｎを生成してＳＤＲＡＭ−ｎに出力するようになっている。

なお、以下、データストローブ信号を示す符号としては、複数のデータストローブ信号のうち１つを特定する必要があるときは符号ＤＱＳ−１〜ＤＱＳ−ｎを用いるが、任意のデータストローブ信号を指すときには符号ＤＱＳを用いる。
このＤＱＳ信号生成部１６は、例えば、図２および図３に示すように、第１可変遅延回路（第１可変遅延部）ＤＷ０，第２クロック信号生成部１８およびフリップフロップＦＦ０をそなえて構成されている。

第１可変遅延回路ＤＷ０は、後述する第１遅延時間制御部２３からの第１制御信号ｄ１に基づいて、後述するＣＰＵ１３から入力されたクロック信号ＣＬＫを所定時間だけ遅延させて出力するものであって、例えば、後述するＣＰＵ１３から入力されたクロック信号ＣＬＫを、後述する第１遅延時間制御部２３によって設定された第１遅延時間だけ遅延させて第２クロック信号生成部１８に出力するようになっている。

なお、本実施形態においては、複数の制御回路ユニット１５−１〜１５−ｎに対してそれぞれ第１遅延時間が設定されている。具体的には、制御回路ユニット１５−１における第１可変遅延回路ＤＷ０には第１遅延時間Ｄｔ１−１が設定されており、同様に、制御回路ユニット１５−ｎにおける第１可変遅延回路ＤＷ０には第１遅延時間Ｄｔ１−ｎが設定されている。

なお、以下、第１遅延時間を示す符号としては、複数の第１遅延時間のうち１つを特定する必要があるときは符号Ｄｔ１−１〜Ｄｔ１−ｎを用いるが、任意の第１遅延時間を指すときには符号Ｄｔ１を用いる。
第２クロック信号生成部１８は、後述するＣＰＵ１３から入力されるクロック信号ＣＬＫに基づいてクロック信号ＣＫ２を生成・出力（供給）するものであって、例えば、図２および図３に示すように、クロック信号ＣＬＫが入力されると、所定周期のクロック信号ＣＫ２をフリップフロップＦＦ０および後述するフリップフロップＦＦ２，ＦＦ４に出力するようになっている。この第２クロック信号生成部１８は、クロック信号ＣＬＫと同じクロック周期のクロック信号をクロック信号ＣＫ２として出力してもよく、又、クロック信号ＣＬＫを１／２や１／４等の他のクロック周期に変換したクロック信号ＣＫ２を出力してもよい。

フリップフロップＦＦ０は、第２クロック信号生成部１８から入力されたクロック信号ＣＫ２に基づいて、データストローブ信号ＤＱＳを生成して出力するものであって、例えば、図２および図３に示すように、クロック信号ＣＫ２が入力されると、データストローブ信号ＤＱＳを生成してＳＤＲＡＭに出力するようになっている。
ＤＱ信号制御部１７は、データ信号ＤＱの入出力を制御するものであって、例えば、図２および図３に示すように、ＤＱ信号入力制御部１９とＤＱ信号出力制御部２０とをそなえて構成されている。具体的には、図２および図３に示すように、複数（ｎ個）の制御回路ユニット１５−１〜１５−ｎのそれぞれにおいて、ＤＱ信号制御部１７−１には、ＤＱ信号入力制御部１９−１とＤＱ信号出力制御部２０−１とがそなえられており、同様に、ＤＱ信号制御部１７−ｋには、ＤＱ信号入力制御部１９−ｋとＤＱ信号出力制御部２０−ｋとがそなえられている。

なお、以下、ＤＱ信号入力制御部を示す符号としては、複数（ｋ個）のＤＱ信号入力制御部のうち１つを特定する必要があるときは符号１９−１〜１９−ｋを用いるが、任意のＤＱ信号入力制御部を指すときには符号１９を用いる。又、以下、ＤＱ信号出力制御部を示す符号としては、複数のＤＱ信号出力制御部のうち１つを特定する必要があるときは符号２０−１〜２０−ｋを用いるが、任意のＤＱ信号出力制御部を指すときには符号２０を用いる。

ＤＱ信号入力制御部１９は、ライト動作時において、後述するＣＰＵ１３から入力されたデータ信号ＤＱをＳＤＲＡＭに出力する制御を行なうものであって、例えば、制御回路ユニット１５−１においては、図２に示すように、複数（ｋ個）のＤＱ信号入力制御部１９−１〜１９−ｋに対応してそれぞれ、後述するＣＰＵ１３から入力された第１のデータ信号I_DQe-1 [1]および第２のデータ信号I_DQo-1 [1]をデータ信号DQ-1[1]としてＳＤＲＡＭ−１に出力する制御を行なうようになっており、同様に、後述するＣＰＵ１３から入力された第１のデータ信号I_DQe-1 [k]および第２のデータ信号I_DQo-1 [k]をデータ信号DQ-1[k]としてＳＤＲＡＭ−１に出力する制御を行なうようになっている。

また、ＤＱ信号入力制御部１９は、例えば、制御回路ユニット１５−ｎにおいては、図３に示すように、複数のＤＱ信号入力制御部１９−１〜１９−ｋに対応してそれぞれ、後述するＣＰＵ１３から入力された第１のデータ信号I_DQe-n [1]および第２のデータ信号I_DQo-n [1]をデータ信号DQ-n[1]としてＳＤＲＡＭ−ｎに出力する制御を行なうようになっており、同様に、後述するＣＰＵ１３から入力された第１のデータ信号I_DQe-n [k]および第２のデータ信号I_DQo-n [k]をデータ信号DQ-n[k]としてＳＤＲＡＭ−ｎに出力する制御を行なうようになっている。
なお、以下、第１のデータ信号を示す符号としては、複数の第１のデータ信号のうち１つを特定する必要があるときは符号I_DQe-1 [1]〜I_DQe-1 [k]や、符号I_DQe-n [1]〜I_DQe-n [k]を用いるが、任意の第１のデータ信号を指すときには符号I_DQeを用いる。又、以下、第２のデータ信号を示す符号としては、複数の第２のデータ信号のうち１つを特定する必要があるときは符号I_DQo-1 [1]〜I_DQo-1 [k]や、I_DQo-n [1]〜I_DQo-n [k]を用いるが、任意の第２のデータ信号を指すときには符号I_DQoを用いる。

そして、以下、データ信号を示す場合において、第１のデータ信号および第２のデータ信号を特定する必要があるときは、第１のデータ信号を示す符号I_DQeおよびI_DQe-1 [1]〜I_DQe-1 [k]， I_DQe-n [1]〜I_DQe-n [k]や、第２のデータ信号を示す符号I_DQoおよびI_DQo-1 [1]〜I_DQo-1 [k]，I_DQo-n [1]〜I_DQo-n [k]を用いるが、第１のデータ信号および第２のデータ信号を特定する必要がないときは、ＳＤＲＡＭ−1〜ＳＤＲＡＭ−ｎのそれぞれに対応するデータ信号を示す符号DQ-1[1]〜DQ-1[k]，DQ-n[1]〜DQ-n[k]を用い、更に、任意のデータ信号を指すときには符号ＤＱを用いる。又、第１のデータ信号および第２のデータ信号を特定する必要がない場合において、便宜上、ＳＤＲＡＭ−1〜ＳＤＲＡＭ−ｎのそれぞれに対応するデータ信号を示す符号DQ-1 [1]〜DQ-1 [k]，DQ-n [1]〜DQ-n [k]に代えて符号ＤＱ−１〜ＤＱ−ｎを用いる場合もある。

即ち、ＳＤＲＡＭ−1に対応する第１のデータ信号I_DQe-1 [1]〜I_DQe-1 [k]が、第１のデータ信号I_DQe，データ信号DQ-1[1]〜DQ-1[k]，データ信号ＤＱ−１およびデータ信号ＤＱに対応しており、ＳＤＲＡＭ−ｎに対応する第１のデータ信号I_DQe-n [1]〜I_DQe-n [k]が、第１のデータ信号I_DQe，データ信号DQ-n[1]〜DQ-n[k]，データ信号ＤＱ−ｎおよびデータ信号ＤＱに対応している。又、ＳＤＲＡＭ−1に対応する第２のデータ信号I_DQo-1 [1]〜I_DQo-1 [k]が、第２のデータ信号I_DQo，データ信号DQ-1[1]〜DQ-1[k]，データＤＱ−１およびデータ信号ＤＱに対応しており、ＳＤＲＡＭ−ｎに対応する第２のデータ信号I_DQo-n [1]〜I_DQo-n [k]が、第２のデータ信号I_DQo，データ信号DQ-n[1]〜DQ-n[k]，データＤＱ−ｎおよびデータ信号ＤＱに対応している。

このＤＱ信号入力制御部１９は、例えば、図２および図３に示すように、フリップフロップＦＦ１，第１可変遅延回路（第１可変遅延部）ＤＷ１，フリップフロップＦＦ２，フリップフロップＦＦ３，第１可変遅延回路（第１可変遅延部）ＤＷ２およびフリップフロップＦＦ４をそなえて構成されている。
フリップフロップＦＦ１は、第１クロック信号生成部１４から入力されたクロック信号ＣＫ１が入力されると、後述するＣＰＵ１３から入力された第１の入力データ信号I_DQeを第１可変遅延回路ＤＷ１に出力するようになっている。

第１可変遅延回路ＤＷ１は、後述する第１遅延時間制御部２３からの第１制御信号ｄ１に基づいて、フリップフロップＦＦ１から入力された第１の入力データ信号I_DQeを遅延させてフリップフロップＦＦ２に出力するデジタル遅延回路であって、例えば、フリップフロップＦＦ１から入力された第１の入力データ信号I_DQeを、後述する第１遅延時間制御部２３によって設定された第１遅延時間Ｄｔ１だけ遅延させてフリップフロップＦＦ２に出力するようになっている。

フリップフロップＦＦ２は、第２クロック信号生成部１８からクロック信号ＣＫ２が入力されると、第１可変遅延回路ＤＷ１から入力された第１の入力データ信号I_DQeをセレクタ２１を介してＳＤＲＡＭに出力するようになっている。
フリップフロップＦＦ３は、第１クロック信号生成部１４からクロック信号ＣＫ１が入力されると、後述するＣＰＵ１３から入力された第２の入力データ信号I_DQoを第１可変遅延回路ＤＷ２に出力するようになっている。

第１可変遅延回路ＤＷ２は、後述する第１遅延時間制御部２３からの第１制御信号ｄ１に基づいて、フリップフロップＦＦ３から入力された第２の入力データ信号I_DQoを遅延させてフリップフロップＦＦ４に出力するデジタル遅延回路であって、例えば、フリップフロップＦＦ３から入力された第１の入力データ信号I_DQoを、後述する第１遅延時間制御部２３によって設定された第１遅延時間Ｄｔ１だけ遅延させてフリップフロップＦＦ４に出力するようになっている。

なお、本実施形態においては、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対応して同じ第１遅延時間Ｄｔ１が設定されているものとする。
具体的には、図２に示す制御回路ユニット１５−１にそなえられた各第１可変遅延回路ＤＷ０，ＤＷ１およびＤＷ２には、第１遅延時間Ｄｔ１−１が設定されており、同様に、図３に示す制御回路ユニット１５−ｎにそなえられた各第１可変遅延回路ＤＷ０，ＤＷ１およびＤＷ２には、第１遅延時間Ｄｔ１−ｎが設定されている。

また、以下、第１可変遅延回路を示す符号としては、複数の第１可変遅延回路のうち１つを特定する必要があるときは符号ＤＷ０，ＤＷ１，ＤＷ２等を用いるが、任意の第１可変遅延回路を指すときには符号ＤＷを用いる。
なお、以下の説明においては、便宜上、１ｃｈのＳＤＲＡＭ−１に対応する第１可変遅延回路として符号ＤＷ−１を用いる場合があり、同様に、ｎｃｈのＳＤＲＡＭ−ｎに対応する第１可変遅延回路として符号ＤＷ−ｎを用いる場合もある。

フリップフロップＦＦ４は、第２クロック信号生成部１８からクロック信号ＣＫ２が入力されると、第１可変遅延回路ＤＷ２から入力された第２の入力データ信号I_DQoをセレクタ２１を介してＳＤＲＡＭに出力するようになっている。
ＤＱ信号出力制御部２０は、リード動作時において、ＳＤＲＡＭから入力されたデータ信号ＤＱを後述するＣＰＵ１３に出力する制御を行なうものであって、例えば、制御回路ユニット１５−１においては、図２に示すように、複数のＤＱ信号出力制御部２０−１〜２０−ｋに対応してそれぞれ、ＳＤＲＡＭ−1から入力されたデータ信号DQ-1[1]を第３のデータ信号O_DQe-1 [1]または第４のデータ信号O_DQo-1 [1]として後述するＣＰＵ１３に出力する制御を行なうようになっており、同様に、ＳＤＲＡＭ−1から入力されたデータ信号DQ-1[k]を第３のデータ信号O_DQe-1 [k]または第４のデータ信号O_DQo-1 [k]として後述するＣＰＵ１３に出力する制御を行なうようになっている。

また、ＤＱ信号出力制御部２０は、例えば、制御回路ユニット１５−ｎにおいては、図３に示すように、複数のＤＱ信号出力制御部２０−１〜２０−ｋに対応してそれぞれ、ＳＤＲＡＭ−ｎから入力されたデータ信号DQ-n[1]を第３のデータ信号O_DQe-n [1]または第４のデータ信号O_DQo-n [1]として後述するＣＰＵ１３に出力する制御を行なうようになっており、同様に、ＳＤＲＡＭ−nから入力されたデータ信号DQ-n[k]を第３のデータ信号O_DQe-n [k]または第４のデータ信号O_DQo-n [k]として後述するＣＰＵ１３に出力する制御を行なうようになっている。

なお、以下、第３のデータ信号を示す符号としては、複数の第３のデータ信号のうち１つを特定する必要があるときは符号O_DQe-1 [1]〜O_DQe-1 [k]や、符号O_DQe-n [1]〜O_DQe-n [k]を用いるが、任意の第３のデータ信号を指すときには符号O_DQeを用いる。又、以下、第４のデータ信号を示す符号としては、複数の第４のデータ信号のうち１つを特定する必要があるときは符号O_DQo-1 [1]〜O_DQo-1 [k]や、O_DQo-n [1]〜O_DQo-n [k]を用いるが、任意の第４のデータ信号を指すときには符号O_DQoを用いる。

そして、以下、データ信号を示す場合において、第３のデータ信号および第４のデータ信号を特定する必要があるときは、第３のデータ信号を示す符号O_DQeおよびO_DQe-1 [1]〜O_DQe-1 [k]， O_DQe-n [1]〜O_DQe-n [k]や、第４のデータ信号を示す符号O_DQoおよびO_DQo-1 [1]〜O_DQo-1 [k]，O_DQo-n [1]〜O_DQo-n [k]を用いるが、第３のデータ信号および第４のデータ信号を特定する必要がないときは、ＳＤＲＡＭ−1〜ＳＤＲＡＭ−ｎのそれぞれに対応するデータ信号を示す符号DQ-1 [1]〜DQ-1 [k]，DQ-n[1]〜DQ-n [k]を用い、更に、任意のデータ信号を指すときには符号ＤＱを用いる。又、第３のデータ信号および第４のデータ信号を特定する必要がない場合において、便宜上、ＳＤＲＡＭ−1〜ＳＤＲＡＭ−ｎのそれぞれに対応するデータ信号を示す符号DQ-1 [1]〜DQ-1 [k]，DQ-n [1]〜DQ-n [k]に代えて符号ＤＱ−１〜ＤＱ−ｎを用いる場合もある。

即ち、ＳＤＲＡＭ−1に対応する第３のデータ信号O_DQe-1 [1]〜O_DQe-1 [k]が、第３のデータ信号O_DQe，データ信号DQ-1[1]〜DQ-1[k]，データ信号ＤＱ−１およびデータ信号ＤＱに対応しており、ＳＤＲＡＭ−ｎに対応する第３のデータ信号O_DQe-n [1]〜O_DQe-n [k]が、第３のデータ信号O_DQe，データ信号DQ-n[1]〜DQ-n[k]，データ信号ＤＱ−ｎおよびデータ信号ＤＱに対応している。又、ＳＤＲＡＭ−1に対応する第４のデータ信号O_DQo-1 [1]〜O_DQo-1 [k]が、第４のデータ信号O_DQo，データ信号DQ-1[1]〜DQ-1[k]，データＤＱ−１およびデータ信号ＤＱに対応しており、ＳＤＲＡＭ−ｎに対応する第４のデータ信号O_DQo-n [1]〜O_DQo-n [k]が、第４のデータ信号O_DQo，データ信号DQ-n[1]〜DQ-n[k]，データＤＱ−ｎおよびデータ信号ＤＱに対応している。

このＤＱ信号出力制御部２０は、例えば、図２および図３に示すように、フリップフロップＦＦ５，第２可変遅延回路（第２可変遅延部）ＤＲ１，フリップフロップＦＦ６，フリップフロップＦＦ７，第２可変遅延回路（第２可変遅延部）ＤＲ２およびフリップフロップＦＦ８をそなえて構成されている。
フリップフロップＦＦ５は、ＳＤＲＡＭからデータストローブ信号ＤＱＳが入力されると、ＳＤＲＡＭから入力された第３のデータ信号O_DQeを第２可変遅延回路ＤＲ１に出力するようになっている。

第２可変遅延回路ＤＲ１は、後述する第２遅延時間制御部２４からの第２制御信号ｄ２に基づいて、フリップフロップＦＦ５から入力された第３のデータ信号O_DQeを遅延させてフリップフロップＦＦ６に出力するデジタル遅延回路であって、例えば、フリップフロップＦＦ５から入力された第３のデータ信号O_DQeを、後述する第２遅延時間制御部２４によって設定された第２遅延時間だけ遅延させてフリップフロップＦＦ６に出力するようになっている。

なお、本実施形態においては、複数の制御回路ユニット１５−１〜１５−ｎに対してそれぞれ第２遅延時間が設定されている。具体的には、制御回路ユニット１５−１における第２可変遅延回路ＤＲ１には第２遅延時間Ｄｔ２−１が設定されており、同様に、制御回路ユニット１５−ｎにおける第２可変遅延回路ＤＲ１には第２遅延時間Ｄｔ２−ｎが設定されている。

なお、以下、第２遅延時間を示す符号としては、複数の第２遅延時間のうち１つを特定する必要があるときは符号Ｄｔ２−１〜Ｄｔ２−ｎを用いるが、任意の第２遅延時間を指すときには符号Ｄｔ２を用いる。
フリップフロップＦＦ６は、第１クロック信号生成部１４からクロック信号ＣＫ１が入力されると、第２可変遅延回路ＤＲ１から入力された第３のデータ信号O_DQeを後述するＣＰＵ１３に出力するようになっている。

フリップフロップＦＦ７は、ＳＤＲＡＭからデータストローブ信号ＤＱＳが入力されると、ＳＤＲＡＭから入力された第４のデータ信号O_DQoを第２可変遅延回路ＤＲ２に出力するようになっている。
第２可変遅延回路ＤＲ２は、後述する第２遅延時間制御部２４からの第２制御信号ｄ２に基づいて、フリップフロップＦＦ７から入力された第４のデータ信号O_DQoを遅延させてフリップフロップＦＦ８に出力するデジタル遅延回路であって、例えば、フリップフロップＦＦ７から入力された第４のデータ信号O_DQoを、後述する第２遅延時間制御部２４によって設定された第２遅延時間Ｄｔ２だけ遅延させてフリップフロップＦＦ８に出力するようになっている。

なお、本実施形態においては、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対応して同じ第２遅延時間Ｄｔ２が設定されているものとする。
具体的には、図２に示す制御回路ユニット１５−１にそなえられた各第２可変遅延回路ＤR１およびＤR２には、第２遅延時間Ｄｔ２−１が設定されており、同様に、図３に示す制御回路ユニット１５−ｎにそなえられた各第２可変遅延回路ＤＲ１およびＤＲ２には、第２遅延時間Ｄｔ２−ｎが設定されている。

また、以下、第２可変遅延回路を示す符号としては、複数の第２可変遅延回路のうち１つを特定する必要があるときは符号ＤＲ１，ＤＲ２等を用いるが、任意の第２可変遅延回路を指すときには符号ＤＲを用いる。
なお、以下の説明においては、便宜上、１ｃｈのＳＤＲＡＭ−１に対応する第２可変遅延回路として符号ＤＲ−１を用いる場合があり、同様に、ｎｃｈのＳＤＲＡＭ−ｎに対応する第２可変遅延回路として符号ＤＲ−ｎを用いる場合もある。

フリップフロップＦＦ８は、第１クロック信号生成部１４からクロック信号ＣＫ１が入力されると、第２可変遅延回路ＤＲ２から入力された第４のデータ信号O_DQoを後述するＣＰＵ１３に出力するようになっている。
論理和回路ＯＲは、後述するライトレベリング機能を用いた場合に、第３のデータ信号O_DQeおよび第４のデータ信号O_DQoに基づいて、応答信号を後述するＣＰＵ１３に出力するようになっている。

具体的には、制御回路ユニット１５−１にそなえられた論理和回路ＯＲは、例えば、図２に示すように、後述するライトレベリング機能を用いた場合に、ＳＤＲＡＭ−１に対応する複数の第３のデータ信号O_DQe-1[1]〜O_DQe-1[k]およびＳＤＲＡＭ−１に対応する複数の第４のデータ信号O_DQo-1[1]〜O_DQo-1[k]のいずれかが入力されると、応答信号O_DQX-1を後述するＣＰＵ１３に出力するようになっている。

また、例えば、制御回路ユニット１５−ｎにそなえられた論理和回路ＯＲは、図３に示すように、後述するライトレベリング機能を用いた場合に、ＳＤＲＡＭ−ｎに対応する複数の第３のデータ信号O_DQe-n[1]〜O_DQe-n[k]およびＳＤＲＡＭ−ｎに対応する複数の第４のデータ信号O_DQo-n[1]〜O_DQo-n[k]のいずれかが入力されると、応答信号O_DQX-nを後述するＣＰＵ１３に出力するようになっている。

なお、以下、応答信号を示す符号としては、複数の応答信号のうち１つを特定する必要があるときは符号O_DQX-1〜O_DQX-nを用いるが、任意の応答信号を指すときには符号O_DQXを用いる。
ＣＰＵ１３は、情報処理装置１０において各種の数値計算，情報処理および機器制御等を行なうものであって、本実施形態においては、遅延時間制御部２２として機能するようになっている。又、ＣＰＵ１３は、ＭＡＣ（Media Access Control；図示省略）をそなえて構成されており、このＭＡＣを介して各種信号（データ信号ＤＱ，クロック信号ＣＬＫ，応答信号ＤＱＸ等）の入出力を行なうようになっている。

遅延時間制御部２２は、制御回路ユニット１５−１〜１５−ｎのそれぞれにそなえられた第１可変遅延回路ＤＷおよび第２可変遅延回路ＤＲに対して、遅延時間を設定する制御信号を出力するものであって、図１に示すように、第１遅延時間制御部２３および第２遅延時間制御部２４をそなえて構成されている。
第１遅延時間制御部２３は、ライトレベリング機能を用いて、制御回路ユニット１５−１〜１５−ｎのそれぞれにそなえられた第１可変遅延回路ＤＷに対して、第１遅延時間Ｄｔ１の遅延を行なわせるべく制御を行なうものであって、第１遅延時間Ｄｔ１を設定する第１制御信号ｄ１を出力するようになっている。又、第１遅延時間制御部２３は、本実施形態においては、ライトレベリング機能を用いて、ライト動作時において複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対して出力されるデータストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎの各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎをそれぞれ設定するようになっている。

ここで、ライトレベリング機能とは、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対して、各データストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎを、クロック信号ＣＫ１とほぼ同じ時間に入力させるように調整（補正）する機能であり、クロック信号線がデイジーチェーンで配線された複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対して出力されるデータストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎの各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎを、これらのＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎから出力される各データ信号ＤＱ−１〜ＤＱ−ｎに基づいてそれぞれ設定することにより実現される。

図４は本発明の第１実施形態としての情報処理装置の第１遅延時間制御部におけるライトレベリング機能を説明するための図である。
以下、第１遅延時間制御部２３において、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対応する第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎを、ライトレベリング機能を用いてそれぞれ設定する場合について、図４に示すような、１ｃｈのＳＤＲＡＭ−１に対応する第１遅延時間Ｄｔ１−１とｎｃｈのＳＤＲＡＭ−ｎに対応する第１遅延時間Ｄｔ１−ｎとを設定する例を用いて説明する。

また、各ＳＤＲＡＭ（図４に示す例では、ＳＤＲＡＭ−１，ＳＤＲＡＭ−ｎ）は、それぞれ、クロック信号ＣＫ１とデータストローブ信号ＤＱＳ（図４に示す例では、ＤＱＳ−１，ＤＱＳ−ｎ）とがほぼ同じ時間に入力されると、メモリコントローラ１２にデータ信号ＤＱ（図４に示す例では、DQ-1 [1]〜[k]，DQ-n [1]〜[k]）を出力するようになっている。

先ず、メモリコントローラ１２は、クロック信号ＣＫ１を各ＳＤＲＡＭ（図４に示す例では、ＳＤＲＡＭ−１，ＳＤＲＡＭ−ｎ）に出力するとともに、これと同時もしくはほぼ同時に、各データストローブ信号ＤＱＳ（図４に示す例では、ＤＱＳ−１，ＤＱＳ−ｎ）を各ＳＤＲＡＭ（図４に示す例では、ＳＤＲＡＭ−１，ＳＤＲＡＭ−ｎ）のそれぞれに対して出力する（図４の時間“Ｔ１”参照）。

そして、例えば、ライトレベリング機能によって第１遅延時間Ｄｔ１が調整される前においては、図４に示すように、１ｃｈのＳＤＲＡＭ−１には、クロック信号ＣＫ１とデータストローブ信号ＤＱＳ−１とがほぼ同じ時間に入力され（図４の時間“Ｔ２”参照）、ｎｃｈのＳＤＲＡＭ−ｎには、クロック信号ＣＫ１が、データストローブ信号ＤＱＳ−ｎが入力されてから（図４の時間“Ｔ２”および点“Ａ”参照）、時間Ｄｔ１−ｎだけ遅延して入力される（図４の時間“Ｔ３”参照）。

この場合、１ｃｈのＳＤＲＡＭ−１については、クロック信号ＣＫ１とデータストローブ信号ＤＱＳ−１とがほぼ同じ時間に入力されることから、１ｃｈのＳＤＲＡＭ−１からの各データ信号DQ-1[1]〜[k]のいずれかが論理和回路ＯＲ−１に入力され、第１遅延時間制御部２３（図４において図示省略）は、論理和回路ＯＲ−１が応答信号O_DQX-1を出力したことを検知することにより、データストローブ信号ＤＱＳ−１に対応する第１遅延時間Ｄｔ−１を第１可変遅延回路ＤＷ−１に対して設定しないようになっている。

一方、ｎｃｈのＳＤＲＡＭ−ｎについては、データストローブ信号ＤＱＳ−ｎに対応する第１遅延時間Ｄｔ１−ｎが、第１可変遅延回路ＤＷ−ｎに対して、１ｃｈのＳＤＲＡＭ−１にクロック信号ＣＫ１が入力されてから（図４の時間“Ｔ２”参照）時間Ｄｔ１−ｎだけ遅延して入力されるクロック信号ＣＫ１に合わせて設定される（図４の時間“Ｔ３”参照）。

即ち、ｎｃｈのＳＤＲＡＭ−ｎにおいては、第１遅延時間制御部２３（図４において図示省略）は、クロック信号ＣＫ１とデータストローブ信号ＤＱＳ−ｎとがほぼ同じ時間に入力されるまで、第１可変遅延回路ＤＷ−ｎの遅延時間を少しずつ延ばしていき、ＳＤＲＡＭ−ｎからの各データ信号DQ-n[1]〜[k]のいずれかが論理和回路ＯＲ−ｎに入力されて、論理和回路ＯＲ−ｎが応答信号O_DQX-nを出力した時間を第１遅延時間Ｄｔ１−ｎとして第１可変遅延回路ＤＷ−ｎに設定するようになっている。

従って、第１遅延時間制御部２３は、第１可変遅延回路ＤＷ−ｎに第１遅延時間Ｄｔ１−ｎを設定することにより、各ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎについてのクロック信号ＣＫ１およびデータストローブ信号ＤＱＳが入力されるタイミングを調整するのである。
図５および図６は本発明の第１実施形態としての情報処理装置の第１遅延時間制御部において第１遅延時間を求める計算式を説明するための図である。

さて、各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎの調整が完了した時点では以下に示す（式１）のような式が成り立つ。
dCK0 + dCK1 + dCK2 = dDQSW0 + dDQSW1 + dDQSW2 （式１）
なお、図５に示すように、dCK0は、メモリコントローラ１２においてクロック信号ＣＬＫが入力されてからクロック信号ＣＫ１を出力するまでの時間であり、dCK1は、クロック信号ＣＫ１がメモリコントローラ１２から出力されてからＤＩＭＭ１１に入力されるまでの時間である。又、dCK2は、クロック信号ＣＫ１がＤＩＭＭ１１に入力されてからＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに入力されるまでの時間であり、図５では、クロック信号ＣＫ１がＤＩＭＭ１１に入力されてからＳＤＲＡＭ−１に入力されるまでの時間を示している。

さらに、dDQSW0は、メモリコントローラ１２においてクロック信号ＣＬＫが入力されてから各データストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎを出力するまでの時間であり、図５では、メモリコントローラ１２においてクロック信号ＣＬＫが入力されてからデータストローブ信号ＤＱＳ−１を出力するまでの時間を示している。
また、dDQSW1は、各データストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎがメモリコントローラ１２から出力されてからＤＩＭＭ１１に入力されるまでの時間であり、図５では、データストローブ信号ＤＱＳ−１がメモリコントローラ１２から出力されてからＤＩＭＭ１１に入力されるまでの時間を示している。

さらに、dDQSW2は、ＤＩＭＭ１１に各データストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎが入力されてからＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに入力されるまでの時間であり、図５では、ＤＩＭＭ１１にデータストローブ信号ＤＱＳ−１が入力されてからＳＤＲＡＭ−１に入力されるまでの時間を示している。
メモリコントローラ１２とＤＩＭＭ１１との接続配線は等長に形成されているので、上記（式１）においては、dCK1=dDQSW1となり、上記（式１）を変形すると以下に示す（式２−１），（式２−２）のような式を得ることができる。

dCK0 + dCK2 = dDQSW0 + dDQSW2 ・・・（式２−１）
dCK2 = dDQSW0−dCK0 + dDQSW2 ・・・（式２−２）
そして、上記（式２−２）において、dDQSW0−dCK0をｎｃｈのＳＤＲＡＭ−ｎにおけるライト動作時の遅延時間Delay(W)nとすると、以下に示す（式２−３）のような式になる。

dCK2 = Delay(W)n + dDQSW2 ・・・（式２−３）
これにより、ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対応する各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎが、１ｃｈのＳＤＲＡＭ−１からｎｃｈのＳＤＲＡＭ−ｎにかけて順に遅延時間が長くなるように設定されるのである。
そして、第１遅延時間制御部２３は、設定した各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎとなるように第１制御信号ｄ１を第１可変遅延回路ＤＷ−１〜ＤＷ−ｎのそれぞれに対して出力し、各第１可変遅延回路ＤＷ−１〜ＤＷ−ｎが、これらの第１制御信号ｄ１に基づいて、各データストローブ信号ＤＱＳ−１〜ＤＱＳ−ｎをそれぞれ第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎだけ遅延させるようになっている。

即ち、第１可変遅延回路ＤＷは、ライト動作時において、ＳＤＲＡＭに出力するデータストローブ信号ＤＱＳを、ライトレベリング機能を用いて設定された第１遅延時間Ｄｔ１だけ遅延させるのである。
第２遅延時間制御部２４は、第１遅延時間制御部２３によって設定された各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎに基づいて、制御回路ユニット１５−１〜１５−ｎのそれぞれにそなえられた第２可変遅延回路ＤＲに対して、第２遅延時間Ｄｔ２の遅延を行なわせるべく制御を行なうものであって、第２遅延時間Ｄｔ２を設定する第２制御信号ｄ２を出力するようになっている。又、第２遅延時間制御部２４は、本実施形態においては、第１遅延時間制御部２３によって設定された各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎに基づいて、リード動作時において複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれから入力されるデータ信号ＤＱ−１〜ＤＱ−ｎの第２遅延時間Ｄｔ２をそれぞれ算出・設定するようになっている。

具体的には、第２遅延時間制御部２４は、各ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれから入力される各データ信号ＤＱ−１〜ＤＱ−ｎの遅延時間Delay(R)を設定するようになっており、例えば、図６に示すように、ｘ（ｘは自然数）ｃｈのＳＤＲＡＭ−ｘおよびｙ（ｙは自然数）ｃｈのＳＤＲＡＭ−ｙのそれぞれについて、クロック信号ＣＬＫがメモリコントローラ１２に入力されてから各データ信号ＤＱ−ｘ，ＤＱ−ｙがＣＰＵ１３に対してメモリコントローラ１２から出力されるまでの各経過時間Pass(R)x，Pass(R)yについて、以下に示す（式３−１）および（式３−２）が成り立つ。

Pass(R)x=dCK0+dCK1+dCK2x+dDQSR2x+dDQSR1x+dDQSR0x
・・・（式３−１）
Pass(R)y =dCK0+dCK1+dCK2y+dDQSR2y+dDQSR1y+dDQSR0y
・・・（式３−２）
なお、図６に示すように、dCK0は、上記と同様に、メモリコントローラ１２においてクロック信号ＣＬＫが入力されてからクロック信号ＣＫ１を出力するまでの時間であり、dCK1は、上記と同様に、クロック信号ＣＫ１がメモリコントローラ１２から出力されてからＤＩＭＭ１１に入力されるまでの時間である。又、dCK2xは、ＤＩＭＭ１１にクロック信号ＣＫ１が入力されてからｘｃｈのＳＤＲＡＭ−ｘに入力されるまでの時間であり、dDQSR2x は、ｘｃｈのデータストローブ信号ＤＱＳ−ｘがｘｃｈのＳＤＲＡＭ−ｘから出力されてからＤＩＭＭ１１から出力されるまでの時間である。更に、dDQSR1xは、ｘｃｈのデータストローブ信号ＤＱＳ−ｘがＤＩＭＭ１１から出力されてからメモリコントローラ１２に入力されるまでの時間であり、dDQSR0xは、ｘｃｈのデータストローブ信号ＤＱＳ−ｘがメモリコントローラ１２に入力されてからデータ信号DQ-xがフリップフロップＦＦ６またはフリップフロップＦＦ８に入力されるまでの時間である。

また、図６に示すように、dCK2yは、ＤＩＭＭ１１にクロック信号ＣＫ１が入力されてからｙｃｈのＳＤＲＡＭ−ｙに入力されるまでの時間であり、dDQSR2y は、ｙｃｈのデータストローブ信号ＤＱＳ−ｙがｙｃｈのＳＤＲＡＭ−ｙから出力されてからＤＩＭＭ１１から出力されるまでの時間である。更に、dDQSR1yは、ｙｃｈのデータストローブ信号ＤＱＳ−ｙがＤＩＭＭ１１から出力されてからメモリコントローラ１２に入力されるまでの時間であり、dDQSR0yは、ｙｃｈのデータストローブ信号ＤＱＳ−ｙがメモリコントローラ１２に入力されてからデータ信号DQ-yがフリップフロップＦＦ６またはフリップフロップＦＦ８に入力されるまでの時間である。

ここで、ｘｃｈにおける経過時間Pass(R)xとｙｃｈにおける経過時間Pass(R)yを等しくするためには、以下に示す（式３−３）を成り立たせる必要がある。
dCK0+dCK1+dCK2x+dDQSR2x+dDQSR1x+dDQSR0x
=dCK0+dCK1+dCK2y+dDQSR2y+dDQSR1y+dDQSR0y
・・・（式３−３）
上記（式３−３）においては、メモリコントローラ１２とＤＩＭＭ１１との間の接続配線は等長に形成されているので、dDQSR2x=dDQSR2y，dDQSR1x=dDQSR1yとすることができ、これにより、上記（式３−３）を変形すると以下に示す（式３−４）になる。

dCK2x+dDQSR0x＝dCK2y+dDQSR0y ・・・（式３−４）
ここで、dDQSR0x＝Delay(R)x+α,dDQSW2x＝dDQSW2yとして、上記（式２−３）に代入すると、以下に示す（式３−５）が得られる。
Delay(W)x+Delay(R)x=Delay(W)y+Delay(R)y ・・・（式３−５）
そして、上記（式３−５）を一般化すると、以下に示す（式３−６）が得られる。

Delay(R)n=max(Delay(W))-Delay(W)n ・・・（式３−６）
このようにして算出された遅延時間がDelay(R)nに与えられる。つまり、ライトレベリング時に設定された第１遅延時間Ｄｔ１を利用して、ＳＤＲＡＭから入力されるデータ信号ＤＱの第２遅延時間Ｄｔ２を算出することができるのである。
従って、第２遅延時間制御部２４においては、上記（式３−５）を用いることにより、一のＳＤＲＡＭ−xに対応する第２遅延時間Ｄｔ２−ｘは、当該ＳＤＲＡＭ−ｘに対応する第１遅延時間Ｄｔ１−ｘと第２遅延時間Ｄｔ２−ｘとの和が予め設定された設定値になるように設定される。

また、第２遅延時間制御部２４においては、上記（式３−５）を用いることにより、一のＳＤＲＡＭ−ｘに対応する第２遅延時間Ｄｔ２−ｘは、当該ＳＤＲＡＭ−ｘに対応する第１遅延時間Ｄｔ１−ｘと第２遅延時間Ｄｔ２−ｘとの和が、他のＳＤＲＡＭ−ｙに対応する第１遅延時間Ｄｔ１−ｙと第２遅延時間Ｄｔ２−ｙとの和と等しくなるように設定される。

さらに、第２遅延時間制御部２４においては、上記（式３−６）を用いることにより、一のＳＤＲＡＭ−ｘに対応する第２遅延時間Ｄｔ２−ｘは、当該ＳＤＲＡＭ−ｘに対応する第１遅延時間Ｄｔ１−ｘと複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対応する複数の第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎのうちの最大遅延時間Ｄｔ１−ｎとの差分である。
これにより、ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対応する各第２遅延時間Ｄｔ２−１〜Ｄｔ２−ｎが、１ｃｈのＳＤＲＡＭ−１からｎｃｈのＳＤＲＡＭ−ｎにかけて順に遅延時間が短くなるように設定されるのである。

そして、第２遅延時間制御部２４は、設定した各第２遅延時間Ｄｔ２−１〜Ｄｔ２−ｎとなるように第２制御信号ｄ２を第２可変遅延回路ＤＲ−１〜ＤＲ−ｎのそれぞれに対して出力し、各第２可変遅延回路ＤＲ−１〜ＤＲ−ｎが、これらの第２制御信号ｄ２に基づいて、各データ信号ＤＱ−１〜ＤＱ−ｎをそれぞれ第２遅延時間Ｄｔ２−１〜Ｄｔ２−ｎだけ遅延させるようになっている。

即ち、第２可変遅延回路ＤＲは、リード動作時において、ＳＤＲＡＭから入力されるデータ信号ＤＱを、第１遅延時間Ｄｔ１に基づいて設定された第２遅延時間Ｄｔ２だけ遅延させるのである。
上述の如く構成された本発明の第１実施形態に係る情報処理装置１０における第１可変遅延回路ＤＷを用いてライト動作を行なう例を、図７を参照しながら説明する。

なお、以下においては、便宜上、１ｃｈのＳＤＲＡＭ−１およびｎｃｈのＳＤＲＡＭ−ｎに対してライト動作を行なう場合を例に説明するものとする。
また、以下の説明においては、便宜上、１ｃｈのＳＤＲＡＭ−１に対応する各フリップフロップＦＦ２，ＦＦ４に代えて符号ＦＦ−１ａとして表わすとともに、ｎｃｈのＳＤＲＡＭ−ｎに対応する各フリップフロップＦＦ２，ＦＦ４に代えて符号ＦＦ−ｎａとして表わすものとする。

第１遅延時間制御部２３は、ライトレベリング機能を用いて、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対応するそれぞれの第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎを設定し、これらの設定された各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎに対応する第１制御信号ｄ１をそれぞれに対応する各第１可変遅延回路ＤＷ−１〜ＤＷ−ｎに出力する（第１遅延時間制御ステップ）。

そして、第１可変遅延回路ＤＷ−１〜ＤＷ−ｎに第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎがそれぞれ設定されてから、以下のライト動作が行なわれる。
メモリコントローラ１２は、クロック信号ＣＫ１を各ＳＤＲＡＭ（図７に示す例では、ＳＤＲＡＭ−１，ＳＤＲＡＭ−ｎ）に対して出力するとともに、各データストローブ信号（図７に示す例では、ＤＱＳ−１，ＤＱＳ−ｎ）を、クロック信号ＣＫ１の出力とほぼ同じ時間に生成し、各第１可変遅延回路（図７に示す例では、ＤＷ−１，ＤＷ−ｎ）に出力する（図７の時間“Ｔ４”参照）。

ここで、図７に示す場合においては、第１可変遅延回路ＤＷ−１は、入力されたデータストローブ信号ＤＱＳ−１を遅延させることなくＳＤＲＡＭ−１およびフリップフロップＦＦ−１ａに出力する一方、第１可変遅延回路ＤＷ−ｎは、入力されたデータストローブ信号ＤＱＳ−ｎを第１遅延時間Ｄｔ１−ｎだけ遅延させてＳＤＲＡＭ−ｎおよびフリップフロップＦＦ−ｎａに出力する。

また、メモリコントローラ１２は、ＳＤＲＡＭ−１に対応するデータ信号DQ-1[1]〜[k]を、第１可変遅延回路（図示省略；第１可変遅延回路ＤＷ−１と同様に構成されている）を介してデータストローブ信号ＤＱＳ−１とほぼ同じ時間にフリップフロップＦＦ−１ａに出力し、ＳＤＲＡＭ−ｎに対応するデータ信号DQ-n[1]〜[k]を、第１可変遅延回路（図示省略；第１可変遅延回路ＤＷ−ｎと同様に構成されている）を介してデータストローブ信号ＤＱＳ−ｎとほぼ同じ時間にフリップフロップＦＦ−ｎａに出力する。

フリップフロップＦＦ−１ａは、データストローブ信号ＤＱＳ−１が入力されると、データ信号DQ-1[1]〜[k]をＳＤＲＡＭ−１に出力する。同様に、フリップフロップＦＦ−ｎａは、データストローブ信号ＤＱＳ−ｎが入力されると、データ信号DQ-n[1]〜[k]をＳＤＲＡＭ−ｎに出力する。
そして、ＳＤＲＡＭ−１には、データストローブ信号ＤＱＳ−１およびデータ信号DQ-1[1]〜[k]が、クロック信号ＣＫ１とほぼ同じ時間に入力され（図７の時間“Ｔ５”参照）、ＳＤＲＡＭ−ｎには、データストローブ信号ＤＱＳ−ｎおよびデータ信号DQ-n[1]〜[k]が、クロック信号ＣＫ１がＳＤＲＡＭ−１に入力されてから（図７の時間“Ｔ５”参照）第１遅延時間Ｄｔ１−ｎだけ遅延されて、クロック信号ＣＫ１とほぼ同じ時間に入力される（図７の時間“Ｔ６”参照）。

これにより、ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれに対して、データストローブ信号ＤＱＳおよびデータ信号ＤＱがクロック信号ＣＫ１とほぼ同じ時間に入力され、ライト動作が行なわれるのである。
次に、上述の如く構成された本発明の第１実施形態に係る情報処理装置１０における第２可変遅延回路ＤＲを用いてリード動作を行なう例を、図８を参照しながら説明する。

なお、以下においては、便宜上、１ｃｈのＳＤＲＡＭ−１およびｎｃｈのＳＤＲＡＭ−ｎに対してリード動作を行なう場合を例に説明するものとする。
また、以下の説明においては、便宜上、１ｃｈのＳＤＲＡＭ−１に対応する各フリップフロップＦＦ５，ＦＦ７に代えて符号ＦＦ−１ｂとして表わすとともに、ｎｃｈのＳＤＲＡＭ−ｎに対応する各フリップフロップＦＦ５，ＦＦ７に代えて符号ＦＦ−ｎｂとして表わすものとする。

第２遅延時間制御部２４は、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対応する各第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎに基づいて、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対応するそれぞれの第２遅延時間Ｄｔ２−１〜Ｄｔ２−ｎを設定し、これらの設定された各第２遅延時間Ｄｔ２−１〜Ｄｔ２−ｎに対応する第２制御信号ｄ２をそれぞれに対応する各第２可変遅延回路ＤＲ−１〜ＤＲ−ｎに出力する（第２遅延時間制御ステップ）。

そして、第２可変遅延回路ＤＲ−１〜ＤＲ−ｎに第２遅延時間Ｄｔ２−１〜Ｄｔ２−ｎがそれぞれ設定されてから、以下のリード動作が行なわれる。
メモリコントローラ１２は、クロック信号ＣＫ１を各ＳＤＲＡＭ（図８に示す例では、ＳＤＲＡＭ−１，ＳＤＲＡＭ−ｎ）に対して出力する（図８の時間“Ｔ７”参照）。この場合においては、ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのクロック信号線がデイジーチェーンで配線されているため、クロック信号ＣＫ１は、ＳＤＲＡＭ−１からＳＤＲＡＭ−ｎにかけて順次入力される。

そのため、ＳＤＲＡＭ−ｎには、ＳＤＲＡＭ−１にクロック信号ＣＫ１が入力されてから第２遅延時間Ｄｔ２−ｎだけ遅延して、クロック信号ＣＫ１が入力される（図８の時間“Ｔ８”参照）。
そして、図８に示す場合においては、ＳＤＲＡＭ−１は、クロック信号ＣＫ１が入力されると、データストローブ信号ＤＱＳ−１およびデータ信号DQ-1[1]〜[k]をメモリコントローラ１２内のフリップフロップＦ−１ｂに出力する（図８の時間“Ｔ７”参照）。同様に、ＳＤＲＡＭ−ｎは、クロック信号ＣＫ１がＳＤＲＡＭ−１に入力されてから第２遅延時間Ｄｔ２−ｎだけ遅延して入力されると、データストローブ信号ＤＱＳ−ｎおよびデータ信号DQ-n[1]〜[k]をメモリコントローラ１２内のフリップフロップＦ−１ｎｂに出力する（図８の時間“Ｔ８”参照）。

フリップフロップＦ−１ｂは、データストローブ信号ＤＱＳ−１が入力されると、データ信号DQ-1[1]〜[k]を第２可変遅延回路ＤＲ−１に出力する。同様に、フリップフロップＦ−ｎｂは、データストローブ信号ＤＱＳ−ｎが入力されると、データ信号DQ-n[1]〜[k]を第２可変遅延回路ＤＲ−ｎに出力する。
第２可変遅延回路ＤＲ−ｎは、入力されたデータ信号DQ-n[1]〜[k]を遅延させることなくＣＰＵ１３（図８において図示省略）に出力する一方、第２可変遅延回路ＤＲ−１は、入力されたデータ信号DQ-1[1]〜[k]を第２遅延時間Ｄｔ２−ｎだけ遅延させてＣＰＵ１３に出力する（図８の時間“Ｔ９”，“Ｔ１０”および点線部分“Ｂ”参照）。

これにより、ＣＰＵ１３に対して、ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対応する各データ信号ＤＱがほぼ同じ時間に入力され、リード動作が行なわれるのである。
このように、本発明の第１実施形態としての情報処理装置１０によれば、クロック信号線がデイジーチェーンで配線された複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対して、ライトレベリング機能を用いて設定された第１遅延時間Ｄｔ１に基づいて、リード動作時においてＳＤＲＡＭから入力されるデータ信号ＤＱの第２遅延時間Ｄｔ２を設定することにより、クロック信号線がデイジーチェーンで配線された複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎから出力されたデータ信号ＤＱの入力時間を容易に揃えることができ、従って、リード動作の制御を行なう場合において、データ信号ＤＱの伝播遅延による不具合を防止することができる。

また、ライトレベリング機能を用いて設定された第１遅延時間Ｄｔ１に基づいて第２遅延時間Ｄｔ２だけ遅延させる第２可変遅延回路ＤＲをそなえることにより、クロック信号線がデイジーチェーンで配線された複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎから出力されたデータ信号ＤＱの入力時間を揃えることが可能なメモリインタフェイスを、ＦＩＦＯ等のような特別な機構を設けることなく簡易に実現することができる。

さらに、メモリコントローラ１２とＤＩＭＭ１１との間をつなぐデータ信号線が等長に形成されることにより、第２遅延時間Ｄｔ２の計算式が簡略化され、リード動作時においてＳＤＲＡＭから入力されるデータ信号ＤＱの第２遅延時間Ｄｔ２を容易に得ることができる。
また、一のＳＤＲＡＭに対応する第１遅延時間Ｄｔ１と第２遅延時間Ｄｔ２との和が、予め設定された設定値になるように設定したり、一のＳＤＲＡＭに対応する第１遅延時間Ｄｔ１と第２遅延時間Ｄｔ２との和が、他のＳＤＲＡＭに対応する第１遅延時間Ｄｔ１と第２遅延時間Ｄｔ２との和と等しくなるように設定したりすることにより、ライトレベリング機能を用いて設定された第１遅延時間Ｄｔ１に基づいて第２遅延時間Ｄｔ２の設定基準を明確にでき、複数のＳＤＲＡＭのそれぞれについての第２遅延時間Ｄｔ２を容易に得ることができる。

さらに、一のＳＤＲＡＭに対応する第２遅延時間Ｄｔ２を、当該ＳＤＲＡＭに対応する第１遅延時間Ｄｔ１と複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎに対応する複数の第１遅延時間Ｄｔ１−１〜Ｄｔ１−ｎのうちの最大遅延時間Ｄｔ１−ｎとの差分とすることにより、第２遅延時間Ｄｔ２の計算式が一般化され、複数のＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれについての第２遅延時間Ｄｔ２をより容易に得ることができる。

〔２〕本発明の第１実施形態の変形例の説明
次に、図９および図１０を参照しながら、本発明の第１実施形態における情報処理装置１０の変形例について説明する。
図９は本発明の第１実施形態の変形例としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−１に対応する部分の回路図、図１０はそのＳＤＲＡＭ−ｎに対応する部分の回路図である。

この図９および図１０に示すように、本発明の第１実施形態の変形例としての情報処理装置１０ａは、第１実施形態の各制御回路ユニット１５−１〜１５−ｎのそれぞれにおけるＤＱ信号入力制御部１９−１〜１９−ｋに代えてＤＱ信号入力制御部１９ａ−１〜１９ａ−ｋをそなえるものであり、その他の部分は第１実施形態の情報処理装置１０と同様に構成されている。

なお、図中、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
なお、以下、第１実施形態の変形例におけるＤＱ信号入力制御部を示す符号としては、複数のＤＱ信号入力制御部のうち１つを特定する必要があるときは符号１９ａ−１〜１９ａ−ｋを用いるが、任意のＤＱ信号入力制御部を指すときには符号１９ａを用いる。

第１実施形態の変形例におけるＤＱ信号入力制御部１９ａは、上述した第１実施形態のＤＱ信号入力制御部１９と同様に、ライト動作時において、ＣＰＵ１３から入力された第１のデータ信号I_DQeおよび第２のデータ信号I_DQoをＳＤＲＡＭに出力する制御を行なうものであって、上述した第１実施形態のＤＱ信号入力制御部１９とは異なり、第１のデータ信号I_DQeおよび第２のデータ信号I_DQoを多重化してＳＤＲＡＭに出力する制御を行なうようになっている。

なお、第１のデータ信号I_DQeおよび第２のデータ信号I_DQoを多重化してＳＤＲＡＭに出力する手法は既知の技術であるので、その詳細な説明は省略する。
従って、第１実施形態の変形例におけるＤＱ信号入力制御部１９ａは、例えば、図９および図１０に示すように、フリップフロップＦＦ１ａ，第１可変遅延回路（第１可変遅延部）ＤＷ１ａおよびフリップフロップＦＦ２ａをそなえて構成されている。

フリップフロップＦＦ１ａは、第１クロック信号生成部１４からクロック信号ＣＫ１が入力されると、ＣＰＵ１３から入力された第１のデータ信号I_DQeまたは第２のデータ信号I_DQoを第１可変遅延回路ＤＷ１ａに出力するようになっている。
第１可変遅延回路ＤＷ１ａは、第１遅延時間制御部２３からの第１制御信号ｄ１に基づいて、フリップフロップＦＦ１ａから入力された第１のデータ信号I_DQeまたは第２のデータ信号I_DQoを遅延させてフリップフロップＦＦ２ａに出力するデジタル遅延回路であって、例えば、フリップフロップＦＦ１ａから入力された第１のデータ信号I_DQeまたは第２のデータ信号I_DQoを、第１遅延時間制御部２３によって設定された第１遅延時間Ｄｔ１−１だけ遅延させてフリップフロップＦＦ２ａに出力するようになっている。

フリップフロップＦＦ２ａは、第２クロック信号生成部１８からクロック信号ＣＫ２が入力されると、第１可変遅延回路ＤＷ１ａから入力された第１のデータ信号I_DQeまたは第２のデータ信号I_DQoをＳＤＲＡＭに出力するようになっている。
このように、本発明の第１実施形態の変形例としての情報処理装置１０ａによっても、上述した第１実施形態と同様の作用効果を得ることができる。

〔３〕本発明の第２実施形態の説明
次に、図１１および図１２を参照しながら、本発明の第２実施形態における情報処理装置１０ｂについて説明する。
図１１は本発明の第２実施形態としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−１に対応する部分の回路図、図１２はそのＳＤＲＡＭ−ｎに対応する部分の回路図、図１３はその第３可変遅延回路の機能を説明するための図である。

この図１１および図１２に示すように、本発明の第２実施形態としての情報処理装置１０ｂは、第１実施形態の各制御回路ユニット１５−１〜１５−ｎのそれぞれにそなえられた第１可変遅延回路ＤＷ０に代えて第３可変遅延回路ＤＷＲ０を、第１実施形態の各制御回路ユニット１５−１〜１５−ｎのそれぞれにそなえられた第１可変遅延回路ＤＷ１および第２可変遅延回路ＤＲ１に代えて第３可変遅延回路ＤＷＲ１を、第１実施形態の各制御回路ユニット１５−１〜１５−ｎのそれぞれにそなえられた第１可変遅延回路ＤＷ２および第２可変遅延回路ＤＲ２に代えて第３可変遅延回路ＤＷＲ２をそれぞれそなえるものであり、その他の部分は第１実施形態の情報処理装置１０と同様に構成されている。

なお、図中、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
また、以下、第２実施形態における第３可変遅延回路を示す符号としては、複数の第３可変遅延回路のうち１つを特定する必要があるときは符号ＤＷＲ０，ＤＷＲ１，ＤＷＲ２を用いるが、任意の第３可変遅延回路を指すときには符号ＤＷＲを用いる。

第２実施形態における第３可変遅延回路ＤＷＲは、２つの信号を同時に遅延させることができるデジタル遅延回路であって、図１３に示すように、２つの入力端子ＩＮ，ＤＩＮおよび２つの出力端子ＯＵＴ，ＤＯＵＴをそなえ、一方の入力端子ＩＮから入力された信号を、第１遅延時間制御部２３によって設定された第１遅延時間Ｄｔ１だけ遅延させて一方の出力端子ＯＵＴから出力させるとともに、他方の入力端子ＤＩＮから入力された信号を、第２遅延時間制御部２４によって設定された第２遅延時間Ｄｔ２だけ遅延させて他方の出力端子ＤＯＵＴから出力させるようになっている。

図１１および図１２に示す例では、第３可変遅延回路ＤＷＲ０においては、ＣＰＵ１３からのクロック信号ＣＬＫが、一方の入力端子ＩＮに入力され、第１遅延時間Ｄｔ１だけ遅延して、一方の出力端子ＯＵＴから第２クロック信号生成部１８に出力されるようになっており、他方の入力端子ＤＩＮおよび他方の出力端子ＤＯＵＴは未使用である。
また、第３可変遅延回路ＤＷＲ１においては、図１１および図１２に示すように、第１のデータ信号I_DQeが、フリップフロップＦＦ１から一方の入力端子ＩＮに入力されて、第１遅延時間Ｄｔ１だけ遅延して、一方の出力端子ＯＵＴからフリップフロップＦＦ２に出力されるようになっており、第３のデータ信号O_DQeが、フリップフロップＦＦ５から他方の入力端子ＤＩＮに入力されて、第２遅延時間Ｄｔ２だけ遅延して、他方の出力端子ＤＯＵＴからフリップフロップＦＦ６に出力されるようになっている。

さらに、第３可変遅延回路ＤＷＲ２においては、図１１および図１２に示すように、第２のデータ信号I_DQoが、フリップフロップＦＦ３から一方の入力端子ＩＮに入力されて、第１遅延時間Ｄｔ１だけ遅延して、一方の出力端子ＯＵＴからフリップフロップＦＦ４に出力されるようになっており、第４のデータ信号O_DQoが、フリップフロップＦＦ７から他方の入力端子ＤＩＮに入力されて、第２遅延時間Ｄｔ２だけ遅延して、他方の出力端子ＤＯＵＴからフリップフロップＦＦ８に出力されるようになっている。

図１４は本発明の第２実施形態としての情報処理装置における第３可変遅延回路の構成例を模式的に示す図、図１５（ａ）〜（ｃ）は、その単位回路の回路構成例を示す図であり、（ａ）は単位回路の構成を説明するための図、（ｂ）は単位回路のスルー動作モードを説明するための図、（ｃ）は単位回路の帰還動作モードを説明するための図である。
以下、第３可変遅延回路ＤＷＲの具体的な構成について、図１４および図１５を用いて説明する。

第２実施形態における第３可変遅延回路ＤＷＲは、図１４に示すように、複数（図１４に示す例では１０個）の単位回路３１−１〜３１−１０を直列に接続して構成されている。
なお、以下、単位回路を示す符号としては、複数の単位回路のうち１つを特定する必要があるときは符号３１−１〜３１−１０を用いるが、任意の単位回路を指すときには符号３１を用いる。

単位回路３１は、入力された信号を出力する端子を切替可能な回路であって、図１５（ａ）に示すように、制御信号入力端子ＣＯＮＴ，第１セレクタ（切替部）３２−１，第２セレクタ（切替部）３２−２，第１入力端子ＩＮ−１，第２入力端子ＩＮ−２，第１出力端子ＯＵＴ−１および第２出力端子ＯＵＴ−２をそなえて構成されている。
制御信号入力端子ＣＯＮＴは、第１遅延時間制御部２３および第２遅延時間制御部２４からの制御信号が入力される端子であって、後述する第１セレクタ３２−１および第２セレクタ３２−２に接続されている。

第１セレクタ３２−１は、制御信号入力端子ＣＯＮＴからの制御信号に基づいて、出力する信号の切り替えを行なうものであって、２つの入力端子と１つの出力端子をそなえて構成されている。
第２セレクタ３２−２は、制御信号入力端子ＣＯＮＴからの制御信号に基づいて、出力する信号の切り替えを行なうものであって、２つの入力端子と１つの出力端子をそなえて構成されている。

第１入力端子ＩＮ−１は、第１の信号が入力される端子であって、図１５（ａ）に示すように、アンプ３３−１を介して第１セレクタ３２−１の一方の入力端子および第２セレクタ３２−２の一方の入力端子に接続されている。
第２入力端子ＩＮ−２は、第２の信号が入力される端子であって、図１５（ａ）に示すように、第１セレクタ３２−１の他方の入力端子および第２セレクタ３２−２の他方の入力端子に接続されている。

第１出力端子ＯＵＴ−１は、第１入力端子ＩＮ−１に入力された第１の信号または第２入力端子ＩＮ−２に入力された第２の信号を選択的に出力する端子であって、図１５（ａ）に示すように、第２セレクタ３２−２の出力端子が接続されている。
第２出力端子ＯＵＴ−２は、第１入力端子ＩＮ−１に入力された第１の信号または第２入力端子ＩＮ−２に入力された第２の信号を選択的に出力する端子であって、図１５（ａ）に示すように、第１セレクタ３２−１の出力端子がアンプ３３−２を介して接続されている。

また、単位回路３１は、制御信号入力端子ＣＯＮＴからの制御信号に基づいて、スルー動作モードと帰還動作モードとを選択的に動作可能に構成されている。
スルー動作モードは、図１５（ｂ）に示すように、第１入力端子ＩＮ−１から入力された第１の信号を第１出力端子ＯＵＴ−１に出力するとともに、第２入力端子ＩＮ−２から入力された第２の信号を第２出力端子ＯＵＴ−２に出力するモードである。

帰還動作モードは、図１５（ｃ）に示すように、第１入力端子ＩＮ−１から入力された第１の信号を第２出力端子ＯＵＴ−２に出力するとともに、第２入力端子ＩＮ−２から入力された第２の信号を第１出力端子ＯＵＴ−１に出力するモードである。
また、第３可変遅延回路ＤＷＲにおいては、図１４に示すように、複数の単位回路３１−１〜３１−１０が直列に接続して構成されており、又、隣り合う単位回路３１が、それぞれ、第１入力端子ＩＮ−１と第１出力端子ＯＵＴ−１とを、第２入力端子ＩＮ−２と第２出力端子ＯＵＴ−２とをそれぞれ接続して構成されている。

即ち、スルー動作モードは、前段の単位回路３１から入力された第１の信号を後段の単位回路３１に出力するとともに、後段の単位回路３１から入力された第２の信号を前段の単位回路３１に出力するモードであり、帰還動作モードは、前段の単位回路３１から入力された第１の信号を前段の単位回路３１に出力するとともに、後段の単位回路３１から入力された第２の信号を後段の単位回路３１に出力するモードである。

また、本実施形態においては、第１遅延時間制御部２３が、第１の信号を、第３可変遅延回路ＤＷＲの一部を通過させることにより第１遅延時間Ｄｔ１だけ遅延させるように制御を行ない、第２遅延時間制御部２４が、第２の信号を、第３可変遅延回路ＤＷＲの一部を通過させることにより第２遅延時間Ｄｔ２だけ遅延させるように制御を行なうようになっている。

具体的には、第１遅延時間制御部２３および第２遅延時間制御部２４が、それぞれにおいて設定した第１遅延時間Ｄｔ１とこの第１遅延時間Ｄｔ１に対応する第２遅延時間Ｄｔ２とに基づいて、複数の単位回路３１−１〜３１−１０のうちの１つを帰還動作モードで動作させ、それ以外をスルー動作モードで動作させる制御信号を各単位回路３１−１〜３１−１０に対して出力するようになっている。

そして、第３可変遅延回路ＤＷＲは、第１遅延時間制御部２３および第２遅延時間制御部２４から各単位回路３１−１〜３１−１０に対して出力される制御信号に基づいて、最前段の単位回路３１−１の第１入力端子ＩＮ−１に入力された第１の信号や、最後段の単位回路３１−１０の第２入力端子ＩＮ−２に入力された第２の信号が通過する単位回路３１の数を増減させることにより、これらの第１の信号および第２の信号が入力されてから出力するまでの遅延時間を変更しうるようになっている。

例えば、図１４に示すように、第１遅延時間制御部２３および第２遅延時間制御部２４が、それぞれにおいて設定した第１遅延時間Ｄｔ１および第２遅延時間Ｄｔ２に基づいて、単位回路３１−８に対してHi信号を出力するとともに、単位回路３１−８以外の各単位回路３１−１〜３１−７，３１−９，３１−１０に対してLow信号を出力した場合には、第３可変遅延回路ＤＷＲは、単位回路３１−８が帰還動作モードで動作し、単位回路３１−１〜３１−７，３１−９，３１−１０がスルー動作モードで動作することにより、第１信号通過ラインと第２信号通過ラインとが形成されるのである。

第１信号通過ラインは、図１４に示すように、最前段の単位回路３１−１の第１入力端子ＩＮ−１から入力された第１の信号が、スルー動作モードで動作する複数の単位回路３１−２〜３１−７を単位回路３１−２から単位回路３１−７にかけて順次通過して、帰還動作モードで動作する単位回路３１−８で折り返されて、スルー動作モードで動作する複数の単位回路３１−２〜３１−７を単位回路３１−７から単位回路３１−２にかけて順次通過して、最前段の単位回路３１−１の第２出力端子ＯＵＴ−２から出力されるラインである。

第２信号通過ラインは、図１４に示すように、最後段の単位回路３１−１０の第２入力端子ＩＮ−２から入力された第２の信号が、スルー動作モードで動作する単位回路３１−９を通過して、帰還動作モードで動作する単位回路３１−８で折り返されて、スルー動作モードで動作する単位回路３１−９を通過して、最後段の単位回路３１−１０の第１出力端子ＯＵＴ−１から出力されるラインである。

これにより、ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれにそなえられた第３可変遅延回路ＤＷＲが、それぞれの第１遅延時間Ｄｔ１と第２遅延時間Ｄｔ２との和が一定になるように制御が行なわれるのである。
このように、本発明の第２実施形態としての情報処理装置１０ｂによれば、上述した第１実施形態と同様の作用効果を得ることができる他、前段の単位回路３１から入力された信号を後段の単位回路３１に出力するとともに、後段の単位回路３１から入力された信号を前段の単位回路３１に出力するスルー動作モードと、前段の単位回路３１から入力された信号を前段の単位回路３１に出力するとともに、後段の単位回路３１から入力された信号を後段の単位回路３１に出力する帰還動作モードとを選択的に動作可能に構成された単位回路を用いることにより、２つの信号が入力されてから出力するまでの遅延時間Ｄｔ１，Ｄｔ２を同時に遅延させることができ、従って、信号が入力されてから出力するまでの遅延時間Ｄｔ１，Ｄｔ２を、不要な消費電力や占有面積を増大させることなく効率的に設定可能に構成することができる。

また、複数の単位回路３１−１〜３１−１０のうち少なくとも１つの単位回路３１が帰還動作モードで動作することにより、２つの信号の遅延時間Ｄｔ１，Ｄｔ２の総和を一定に保った状態で、２つの信号の各遅延時間Ｄｔ１，Ｄｔ２を容易に設定することができる。
さらに、第１の信号の第１遅延時間Ｄｔ１と第２の信号の第２遅延時間Ｄｔ２との和が予め設定された設定値になるように制御を行なったり、第１の信号の第１遅延時間Ｄｔ１と第２の信号の第２遅延時間Ｄｔ２との和が一定になるように制御を行なったりすることにより、２つの信号の遅延時間の総和を一定に保った状態で、２つの信号の各遅延時間を容易に設定することができる。

〔４〕本発明の第２実施形態の変形例の説明
次に、図１６および図１７を参照しながら、本発明の第２実施形態における情報処理装置１０ｂの変形例について説明する。
図１６は本発明の第２実施形態の変形例としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−１に対応する部分の回路図、図１７はそのＳＤＲＡＭ−ｎに対応する部分の回路図である。

この図１６および図１７に示すように、本発明の第２実施形態の変形例としての情報処理装置１０ｃは、第２実施形態の各制御回路ユニット１５−１〜１５−ｎのそれぞれにおけるＤＱ信号入力制御部１９−１〜１９−ｋに代えて、上述した第１実施形態の変形例と同様に、ＤＱ信号入力制御部１９ａ−１〜１９ａ−ｋをそなえ、これに伴って、第２実施形態の各制御回路ユニット１５−１〜１５−ｎのそれぞれにそなえられた第３可変遅延回路ＤＷＲ０，ＤＷＲ１，ＤＷＲ２に代えて第３可変遅延回路ＤＷＲ１ａ，ＤＷＲ２ａをそなえるものであり、その他の部分は第１実施形態の変形例の情報処理装置１０ａまたは第２実施形態の情報処理装置１０ｂと同様に構成されている。

なお、図中、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
また、以下、第２実施形態の変形例における第３可変遅延回路を示す符号としては、複数の第３可変遅延回路のうち１つを特定する必要があるときは符号ＤＷＲ１ａ，ＤＷＲ２ａを用いるが、任意の第３可変遅延回路を指すときには符号ＤＷＲを用いる。

さらに、第２実施形態の変形例における第３可変遅延回路ＤＷＲは、上述した第２実施形態における第３可変遅延回路ＤＷＲと同様の機能構成をそなえており、その詳細な説明を省略する。
第３可変遅延回路ＤＷＲ１ａは、図１６および図１７に示すように、第１のデータ信号I_DQeまたは第２のデータ信号I_DQoが、フリップフロップＦＦ１ａから一方の入力端子ＩＮに入力されて、第１遅延時間Ｄｔ１だけ遅延して、一方の出力端子ＯＵＴからフリップフロップＦＦ２ａに出力されるようになっており、第３のデータ信号O_DQeが、フリップフロップＦＦ５から他方の入力端子ＤＩＮに入力されて、第２遅延時間Ｄｔ２だけ遅延して、他方の出力端子ＤＯＵＴからフリップフロップＦＦ６に出力されるようになっている。

ＤＱ信号制御部１７−１にそなえられた第３可変遅延回路ＤＷＲ２ａは、図１６および図１７に示すように、クロック信号ＣＬＫが、ＣＰＵ１３から一方の入力端子ＩＮに入力されて、第１遅延時間Ｄｔ１だけ遅延して、一方の出力端子ＯＵＴから第２クロック信号生成部１８に出力されるようになっており、第４のデータ信号O_DQoが、フリップフロップＦＦ７から他方の入力端子ＤＩＮに入力されて、第２遅延時間Ｄｔ２だけ遅延して、他方の出力端子ＤＯＵＴからフリップフロップＦＦ８に出力されるようになっている。

ＤＱ信号制御部１７−１以外のＤＱ信号制御部１７−２〜１７−ｎのそれぞれにそなえられた第３可変遅延回路ＤＷＲ２ａは、図１６および図１７に示すように、一方の入力端子ＤＩＮおよび一方の出力端子ＤＯＵＴは未使用であり、第４のデータ信号O_DQoが、フリップフロップＦＦ７から他方の入力端子ＤＩＮに入力されて、第２遅延時間Ｄｔ２だけ遅延して、他方の出力端子ＤＯＵＴからフリップフロップＦＦ８に出力されるようになっている。

このように、本発明の第２実施形態の変形例としての情報処理装置１０ｃによっても、上述した第２実施形態と同様の作用効果を得ることができる。
〔５〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。

例えば、メモリコントローラ１２については、上記実施形態で説明した回路に限定されるものではなく、第１可変遅延回路ＤＷ，第２可変遅延回路ＤＲおよび第３可変遅延回路ＤＷＲを搭載可能な既知の種々のＤＤＲ３メモリインタフェイスに適用することができる。
さらに、上記第２実施形態では、ＳＤＲＡＭ−１〜ＳＤＲＡＭ−ｎのそれぞれにそなえられた第３可変遅延回路ＤＷＲが、それぞれの第１遅延時間Ｄｔ１と第２遅延時間Ｄｔ２との和が一定になるように制御が行なわれる例について説明しているが、それに限定されるものではなく、例えば、それぞれの第１遅延時間Ｄｔ１と第２遅延時間Ｄｔ２との和が、第３可変遅延回路ＤＷＲにおける最大遅延時間以下であれば、予め設定された設定値になるように制御が行なわれてもよい。

図１８は本発明の第２実施形態としての情報処理装置における第３可変遅延回路の他の使用例を説明するための図である。
また、上記第２実施形態では、複数の単位回路３１−１〜３１−１０のうちの１つを帰還動作モードで動作させ、それ以外をスルー動作モードで動作させる制御信号を各単位回路３１−１〜３１−１０に対して出力する例について説明しているが、それに限定されるものではなく、例えば、図１８に示すように、複数の単位回路３１−１〜３１−１０のうち複数の単位回路３１−６，３１−８を帰還動作モードで動作させる制御信号を各単位回路３１−１〜３１−１０に対して出力してもよい。この場合には、図１８に示すように、第１信号通過ラインにおいて、最前段の単位回路３１−１から入力された第１の信号が、最前段の単位回路３１−１に最も近い帰還動作モードで動作する単位回路３１−６で折り返されて、最前段の単位回路３１−１から出力され、第２信号通過ラインにおいて、最後段の単位回路３１−１０から入力された第２の信号が、最後段の単位回路３１−１０に最も近い帰還動作モードで動作する単位回路３１−８で折り返されて、最後段の単位回路３１−１０から出力され、これにより、温度や電圧に応じて、２つの信号の各遅延時間の総和を容易に変更することができるのである。

そして、ＣＰＵ１３が、遅延時間制御プログラムを実行することにより、これらの第１遅延時間制御部２３および第２遅延時間制御部２４として機能するようになっている。
なお、これらの第１遅延時間制御部２３および第２遅延時間制御部２４としての機能を実現するためのプログラム（遅延時間制御プログラム）は、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷ等），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ＋Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋ＲＷ，ＨＤ−ＤＶＤ等），ブルーレイディスク，磁気ディスク，光ディスク，光磁気ディスク等の、コンピュータ読取可能な記録媒体に記録された形態で提供される。そして、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。又、そのプログラムを、例えば磁気ディスク，光ディスク，光磁気ディスク等の記憶装置（記録媒体）に記録しておき、その記憶装置から通信経路を介してコンピュータに提供するようにしてもよい。

第１遅延時間制御部２３および第２遅延時間制御部２４としての機能を実現する際には、内部記憶装置に格納されたプログラムがコンピュータのマイクロプロセッサによって実行される。このとき、記録媒体に記録されたプログラムをコンピュータが読み取って実行するようにしてもよい。
なお、本実施形態において、コンピュータとは、ハードウェアとオペレーティングシステムとを含む概念であり、オペレーティングシステムの制御の下で動作するハードウェアを意味している。又、オペレーティングシステムが不要でアプリケーションプログラム単独でハードウェアを動作させるような場合には、そのハードウェア自体がコンピュータに相当する。ハードウェアは、少なくとも、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とをそなえており、本実施形態においては、情報処理装置１０，１０ａ，１０ｂ，１０ｃがコンピュータとしての機能を有しているのである。

さらに、本実施形態における記録媒体としては、上述したフレキシブルディスク，ＣＤ，ＤＶＤ，ブルーレイディスク，磁気ディスク，光ディスク，光磁気ディスクのほか、ＩＣカード，ＲＯＭカートリッジ，磁気テープ，パンチカード，コンピュータの内部記憶装置（ＲＡＭやＲＯＭなどのメモリ），外部記憶装置等や、バーコードなどの符号が印刷された印刷物等のコンピュータ読取可能な種々の媒体を利用することができる。

〔６〕付記
（付記１） ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路であって、
前記複数のメモリに対応してそれぞれ、
該ライト動作時において、該メモリに出力するデータストローブ信号を、該ライトレベリング機能を用いて設定された第１遅延時間だけ遅延させる第１可変遅延部と、
該リード動作時において、該メモリから入力されるデータ信号を、該第１遅延時間に基づいて設定された第２遅延時間だけ遅延させる第２可変遅延部とをそなえることを特徴とする、メモリ制御回路。

（付記２） 該メモリ制御回路と前記複数のメモリとの間をつなぐ複数のデータ信号線が等長に形成されることを特徴とする、付記１に記載のメモリ制御回路。
（付記３） 一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、予め設定された設定値になるように設定されることを特徴とする、付記２に記載のメモリ制御回路。

（付記４） 一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、他の該メモリに対応する該第１遅延時間と該第２遅延時間との和と等しくなるように設定されることを特徴とする、付記２に記載のメモリ制御回路。
（付記５） 一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と前記複数のメモリに対応する複数の第１遅延時間のうちの最大遅延時間との差分であることを特徴とする、付記２に記載のメモリ制御回路。

（付記６） 該第１可変遅延部および該第２可変遅延部が、デジタル遅延回路で構成されることを特徴とする、付記１〜５のいずれか１項に記載のメモリ制御回路。
（付記７） 該第１可変遅延部は、複数の単位回路を直列に接続して構成され、前記メモリに出力するデータ信号を、所定数の該単位回路を通過させることにより該第１遅延時間だけ遅延させるデジタル遅延回路で構成され、
該第２可変遅延部は、複数の単位回路を直列に接続して構成され、前記メモリから入力されるデータ信号を、所定数の該単位回路を通過させることにより該第２遅延時間だけ遅延させるデジタル遅延回路で構成されることを特徴とする、付記１〜５のいずれか１項に記載のメモリ制御回路。

（付記８） ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御装置であって、
該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御部と、
該第１遅延時間制御部によって設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御部とをそなえることを特徴とする、遅延時間制御装置。

（付記９） 該メモリ制御回路と前記複数のメモリとの間をつなぐ複数のデータ信号線が等長に形成されることを特徴とする、付記８に記載の遅延時間制御装置。
（付記１０） 該第２遅延時間制御部が、一の該メモリに対応する該第２遅延時間を、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、予め設定された設定値になるように設定することを特徴とする、付記９に記載の遅延時間制御装置。

（付記１１） 該第２遅延時間制御部が、一の該メモリに対応する該第２遅延時間を、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、他の該メモリに対応する該第１遅延時間と該第２遅延時間との和と等しくなるように設定することを特徴とする、付記９に記載の遅延時間制御装置。
（付記１２） 該第２遅延時間制御部が、一の該メモリに対応する該第２遅延時間として、当該メモリに対応する該第１遅延時間と前記複数のメモリに対応する複数の第１遅延時間のうちの最大遅延時間との差分を設定することを特徴とする、付記９に記載の遅延時間制御装置。

（付記１３） 該第１遅延時間制御部が、前記メモリに出力するデータ信号を、複数の単位回路を直列に接続して構成されたデジタル遅延回路の一部を通過させることにより該第１遅延時間だけ遅延させるように制御を行ない、
該第２遅延時間制御部が、前記メモリから入力されるデータ信号を、複数の単位回路を直列に接続して構成されたデジタル遅延回路の一部を通過させることにより該第２遅延時間だけ遅延させるように制御を行なうことを特徴とする、付記８〜１２のいずれか１項に記載の遅延時間制御装置。

（付記１４） ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御方法であって、
該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御ステップと、
該第１遅延時間制御ステップにおいて設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御ステップとをそなえることを特徴とする、遅延時間制御方法。

（付記１５） 該メモリ制御回路と前記複数のメモリとの間をつなぐ複数のデータ信号線が等長に形成されることを特徴とする、付記１４に記載の遅延時間制御方法。
（付記１６） 該第２遅延時間制御ステップにおいて、一の該メモリに対応する該第２遅延時間を、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、予め設定された設定値になるように設定することを特徴とする、付記１５に記載の遅延時間制御方法。

（付記１７） 該第２遅延時間制御ステップにおいて、一の該メモリに対応する該第２遅延時間を、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、他の該メモリに対応する該第１遅延時間と該第２遅延時間との和と等しくなるように設定することを特徴とする、付記１５に記載の遅延時間制御方法。
（付記１８） 該第２遅延時間制御ステップにおいて、一の該メモリに対応する該第２遅延時間として、当該メモリに対応する該第１遅延時間と前記複数のメモリに対応する複数の第１遅延時間のうちの最大遅延時間との差分を設定することを特徴とする、付記１５に記載の遅延時間制御方法。

（付記１９） 該第１遅延時間制御ステップにおいて、前記メモリに出力するデータ信号を、複数の単位回路を直列に接続して構成されたデジタル遅延回路の一部を通過させることにより該第１遅延時間だけ遅延させるように制御を行ない、
該第２遅延時間制御ステップにおいて、前記メモリから入力されるデータ信号を、複数の単位回路を直列に接続して構成されたデジタル遅延回路の一部を通過させることにより該第２遅延時間だけ遅延させるように制御を行なうことを特徴とする、付記１４〜１８のいずれか１項に記載の遅延時間制御方法。

（付記２０） ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御機能をコンピュータに実行させるための遅延時間制御プログラムであって、
該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御部と、
該第１遅延時間制御部によって設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御部として、該コンピュータを機能させることを特徴とする、遅延時間制御プログラム。

本発明の第１実施形態としての情報処理装置の構成例を模式的に示す図である。 本発明の第１実施形態としての情報処理装置のＳＤＲＡＭ−１に対応するメモリコントローラの回路構成例を模式的に示す図である。 本発明の第１実施形態としての情報処理装置のＳＤＲＡＭ−ｎに対応するメモリコントローラの回路構成例を模式的に示す図である。 本発明の第１実施形態としての情報処理装置の第１遅延時間制御部におけるライトレベリング機能を説明するための図である。 本発明の第１実施形態としての情報処理装置の第１遅延時間制御部において第１遅延時間を求める計算式を説明するための図である。 本発明の第１実施形態としての情報処理装置の第１遅延時間制御部において第１遅延時間を求める計算式を説明するための図である。 本発明の第１実施形態としての情報処理装置における第１可変遅延回路を用いたライト動作を説明するための図である。 本発明の第１実施形態としての情報処理装置における第２可変遅延回路を用いたリード動作を説明するための図である。 本発明の第１実施形態の変形例としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−１に対応する部分の回路図である。 本発明の第１実施形態の変形例としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−ｎに対応する部分の回路図である。 本発明の第２実施形態としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−１に対応する部分の回路図である。 本発明の第２実施形態としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−ｎに対応する部分の回路図である。 本発明の第２実施形態としての情報処理装置におけるメモリコントローラの第３可変遅延回路の機能を説明するための図である。 本発明の第２実施形態としての情報処理装置における第３可変遅延回路の構成例を模式的に示す図である。 （ａ）〜（ｃ）は本発明の第２実施形態としての情報処理装置における第３可変遅延回路の単位回路の回路構成例を示す図である。 本発明の第２実施形態の変形例としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−１に対応する部分の回路図である。 本発明の第２実施形態の変形例としての情報処理装置におけるメモリコントローラのＳＤＲＡＭ−ｎに対応する部分の回路図である。 本発明の第２実施形態としての情報処理装置における第３可変遅延回路の他の使用例を説明するための図である。 従来のＤＤＲ３メモリインタフェイスの構成例を模式的に示す図である。 従来のＤＤＲ３メモリインタフェイスにおけるライトレベリング動作を説明するための図である。 従来のＤＤＲ３メモリインタフェイスにおけるリード動作を説明するための図である。

符号の説明

１０，１０ａ，１０ｂ，１０ｃ 情報処理装置（遅延時間制御装置）
１１ ＤＩＭＭ
１２ メモリコントローラ（メモリ制御回路）
１３ ＣＰＵ
１４ 第１クロック信号生成部
１５−１〜１５−ｎ 制御回路ユニット
１６ ＤＱＳ信号生成部
１７，１７−１〜１７−ｋ ＤＱ信号制御部
１８ 第２クロック信号生成部
１９，１９−１〜１９−ｋ，１９ａ，１９ａ−１〜１９ａ−ｋ ＤＱ信号入力制御部
２０，２０−１〜２０−ｋ ＤＱ信号出力制御部
２１ セレクタ
２２ 遅延時間制御部
２３ 第１遅延時間制御部
２４ 第２遅延時間制御部
３１，３１−１〜３１−１０ 単位回路
３２−１，３２−２ セレクタ
３３−１，３３−２ アンプ
ｄ１ 第１制御信号
ｄ２ 第２制御信号
ＤＷ，ＤＷ０，ＤＷ１，ＤＷ２，ＤＷ１ａ 第１可変遅延回路（第１可変遅延部）
ＤＲ，ＤＲ１，ＤＲ２ 第２可変遅延回路（第２可変遅延部）
ＤＷＲ，ＤＷＲ０，ＤＷＲ１，ＤＷＲ２，ＤＷＲ１ａ，ＤＷＲ２ａ 第３可変遅延回路

Claims (10)

1. ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路であって、
   前記複数のメモリに対応してそれぞれ、
   該ライト動作時において、該メモリに出力するデータストローブ信号を、該ライトレベリング機能を用いて設定された第１遅延時間だけ遅延させる第１可変遅延部と、
   該リード動作時において、該メモリから入力されるデータ信号を、該第１遅延時間に基づいて設定された第２遅延時間だけ遅延させる第２可変遅延部とをそなえることを特徴とする、メモリ制御回路。
2. 該メモリ制御回路と前記複数のメモリとの間をつなぐ複数のデータ信号線が等長に形成されることを特徴とする、請求項１に記載のメモリ制御回路。
3. 一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、予め設定された設定値になるように設定されることを特徴とする、請求項２に記載のメモリ制御回路。
4. 一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と該第２遅延時間との和が、他の該メモリに対応する該第１遅延時間と該第２遅延時間との和と等しくなるように設定されることを特徴とする、請求項２に記載のメモリ制御回路。
5. 一の該メモリに対応する該第２遅延時間は、当該メモリに対応する該第１遅延時間と前記複数のメモリに対応する複数の第１遅延時間のうちの最大遅延時間との差分であることを特徴とする、請求項２に記載のメモリ制御回路。
6. 該第１可変遅延部および該第２可変遅延部が、デジタル遅延回路で構成されることを特徴とする、請求項１〜５のいずれか１項に記載のメモリ制御回路。
7. 該第１可変遅延部は、複数の単位回路を直列に接続して構成され、前記メモリに出力するデータ信号を、所定数の該単位回路を通過させることにより該第１遅延時間だけ遅延させるデジタル遅延回路で構成され、
   該第２可変遅延部は、複数の単位回路を直列に接続して構成され、前記メモリから入力されるデータ信号を、所定数の該単位回路を通過させることにより該第２遅延時間だけ遅延させるデジタル遅延回路で構成されることを特徴とする、請求項１〜５のいずれか１項に記載のメモリ制御回路。
8. ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御装置であって、
   該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御部と、
   該第１遅延時間制御部によって設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御部とをそなえることを特徴とする、遅延時間制御装置。
9. ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御方法であって、
   該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御ステップと、
   該第１遅延時間制御ステップにおいて設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御ステップとをそなえることを特徴とする、遅延時間制御方法。
10. ライトレベリング機能をそなえ、クロック信号線がデイジーチェーンで配線された複数のメモリに対して、該クロック信号線を介してクロック信号を供給することにより、リード（read）／ライト（write）動作の制御を行なうメモリ制御回路における信号の遅延時間を設定する遅延時間制御機能をコンピュータに実行させるための遅延時間制御プログラムであって、
    該ライトレベリング機能を用いて、該ライト時動作において該メモリに出力するデータストローブ信号の第１遅延時間を、前記複数のメモリに対応してそれぞれ設定する第１遅延時間制御部と、
    該第１遅延時間制御部によって設定された該第１遅延時間に基づいて、該リード動作時において該メモリから入力されるデータ信号の第２遅延時間を、前記複数のメモリに対応してそれぞれ設定する第２遅延時間制御部として、該コンピュータを機能させることを特徴とする、遅延時間制御プログラム。

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