KR20160038034A - 로컬 동기화를 갖는 메모리 모듈 - Google Patents

로컬 동기화를 갖는 메모리 모듈 Download PDF

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KR20160038034A
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현 이
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넷리스트 인코포레이티드
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Abstract

메모리 모듈은 메모리 제어기를 갖는 메모리 시스템에서 동작가능하다. 메모리 모듈은 메모리 제어기로부터 커맨드 신호들을 수신하고 모듈 C/A 신호들 및 데이터 버퍼 제어 신호들을 출력하기 위해 모듈 제어 신호를 포함한다. 모듈 C/A 신호들은 그룹들로 구성된 메모리 디바이스들에 제공되고 각 그룹은 적어도 하나의 메모리 디바이스를 포함하는 반면, 데이터 버퍼 제어 신호들은 버퍼 회로들에서 데이터 경로들을 제어하기 위해 복수의 버퍼 회로들에 제공되고, 개별 버퍼 회로는 메모리 디바이스들의 개별 그룹에 대응한다. 복수의 버퍼 회로들은, 각각의 데이터 버퍼 제어 신호가 상이한 시간 포인트들에서 복수의 버퍼 회로들에 도달하도록, 메모리 모듈의 표면에 걸쳐 분배된다. 복수의 버퍼 회로들은 모듈 제어 디바이스로부터 수신된 클록 신호를 재생성하고, 재생성된 클록 신호들을 메모리 디바이스들의 개별 그룹으로 제공하는 클록 재생성 회로들을 포함한다.

Description

로컬 동기화를 갖는 메모리 모듈{MEMORY MODULE WITH LOCAL SYNCHRONIZATION}
관련 출원들에 대한 상호 참조
본 출원은 2013 년 7 월 27 일에 출원된 미국 가출원 제 61/859,215 호를 우선권 주장하며, 상기 가출원은 그 전체가 본원에 참조로서 통합된다.
본원의 개시물은 일반적으로 메모리 모듈들에 관한 것이고, 더 구체적으로 데이터 버퍼들이 분배된 메모리 모듈들에 관한 것이다.
정보 기술의 최근의 진보와 정보를 저장하고 프로세싱하는데 있어서 인터넷의 광범위한 사용으로, 컴퓨팅 및 통신 수단들의 마이크로 전자 공학-기반 결합에 의해 음성, 그림, 텍스트 및 숫자 정보의 획득, 프로세싱, 저장 및 전파에 대한 요구들이 더 많이 증가하고 있다. 통상의 컴퓨터 또는 서버 시스템에서, 메모리 모듈들은 데이터 또는 정보를 저장하는데 사용된다. 메모리 모듈은 일반적으로, 개별적으로 또는 그룹으로 패키징되고 및/또는 인쇄 회로 기판 (PCB) 상에 장착된, 동적 랜덤 액세스 메모리 디바이스들 (DRAM) 또는 동기식 동적 랜덤 액세스 메모리 디바이스들 (SDRAM) 과 같은 다수의 메모리 디바이스들을 포함한다. 프로세서 또는 메모리 제어기는, 싱글 인라인 (single-in-line) 메모리 모듈 (SIMM) 에 대하여 32 비트폭의 데이터 경로를 가질 수 있거나, 또는 듀얼 인라인 (dual-in-line) 메모리 모듈 (DIMM) 에 대하여 64 비트폭의 데이터 경로를 가질 수 있는, 메모리 버스를 통해 메모리 모듈에 액세스한다.
메모리 모듈의 메모리 디바이스들은 일반적으로 랭크들로 구성되고, 메모리 디바이스들의 각 랭크는 일반적으로 비트 폭을 갖는다. 예를 들어, 메모리 모듈의 각 랭크가 64 비트폭인 메모리 모듈은 "×64" 또는 "바이 64" 구성을 갖는 것으로 기술된다. 유사하게, 72 비트폭의 랭크들을 갖는 메모리 모듈은 "×72" 또는 "바이 72" 구성을 갖는 것으로 기술된다.
메모리 모듈의 메모리 성능 또는 메모리 밀도는 메모리 모듈 상의 메모리 디바이스들의 수에 따라 증가한다. 메모리 모듈의 메모리 디바이스들의 수는 랭크 당 메모리 디바이스들의 수 또는 랭크들의 수를 증가시킴으로써 증가될 수 있다.
종래의 메모리 모듈들에서, 랭크들은 동작 동안 프로세서 또는 메모리 제어기로부터의 제어 신호들에 의해 선택되고 활성화된다. 그러한 제어 신호들의 예들은, 또한 칩-선택 신호들로 불리는 랭크-선택 신호들을 포함하지만, 이에 제한되지 않는다. 대부분의 컴퓨터 및 서버 시스템들은 메모리 모듈당 제한된 수의 랭크들을 지원하며, 이는 이들 컴퓨터 및 서버 시스템들에서 사용될 수 있는 메모리 모듈들의 메모리 밀도를 제한다.
그러한 메모리 모듈에서 메모리 디바이스들이 적절히 액세스되기 위해, 메모리 모듈에서 제어 신호들과 제어 클록 신호의 분배는 엄격한 제한들을 받는다. 일부 종래의 메모리 모듈들에서, 제어 와이어들은, 메모리 모듈들에서 상이한 메모리 디바이스들 간에 제어 신호들과 제어 클록 신호의 타이밍의 변화를 제거하기 위해, 각각의 메모리 컴포넌트로의 신호 경로의 길이가 동일하도록, 라우팅된다. 각각의 메모리 디바이스들로의 와이어들의 길이를 밸런싱하는 것은 시스템 성능을 위협하고, 메모리 디바이스들의 수를 제한하며, 메모리 디바이스들의 접속들을 복잡하게 한다.
일부 종래의 메모리 시스템들에서, 메모리 제어기들은 밸런싱되지 않은 와이어 길이들 및 메모리 모듈 상의 메모리 디바이스 로딩을 보상하기 위한 기록 및/또는 판독 동작들에 대한 레벨링 메커니즘들을 포함한다. 그러나, 메모리 동작 속도 및 메모리 밀도가 계속해서 증가함에 따라, 그러한 레벨링 메커니즘들은 또한 메모리 모듈들에 의해 수신되는 및/또는 송신되는 제어 및/또는 데이터 신호들의 적절한 타이밍을 보장하기에 불충분하다.
도 1 은 일 실시형태에 따른 적어도 하나의 메모리 모듈을 포함하는 메모리 시스템을 예시하는 다이어그램이다.
도 2a 내지 도 2d 는 각각, 특정 실시형태들에 따른 메모리 모듈에서 컴포넌트들 중에서의 상호작용들을 예시하는 다이어그램들이다.
도 3 은 일 실시형태에 따른 메모리 모듈에서 복수의 데이터 버퍼들 중 하나를 예시하는 다이어그램이다.
도 4a 내지 도 4b 는 각각, 특정 실시형태들에 따른 메모리 모듈에서 메모리 디바이스들에 커플링된 데이터 및 데이터 스트로브 신호 라인들을 예시하는 다이어그램이다.
도 5a 내지 도 5b 는 특정 실시형태들에 따른 메모리 모듈에서 각각의 데이터 버퍼에 커플링될 수 있는 상이한 수의 메모리 디바이스들을 예시하는 다이어그램들이다.
도 6a 는 특정 실시형태들에 따른 메모리 모듈에서 모듈 제어 디바이스로부터 복수의 데이터 버퍼들로의 데이터 버퍼 제어 신호들을 예시하는 다이어그램이다.
도 6b 는 특정 실시형태들에 따른 데이터 버퍼에서 제어 회로를 예시하는 다이어그램이다.
도 6c 는 특정 실시형태들에 따른 데이터 버퍼에서 제어 프로세싱 회로를 예시하는 다이어그램이다.
도 7a 는 특정 실시형태들에 따른 메모리 모듈에 대한 동작 방법을 예시하는 플로우차트이다.
도 7b 는 특정 실시형태들에 따라 로컬로 동기화된 클록 신호들을 트레이닝하는 방법을 예시하는 플로우차트이다.
도 8 은 일 실시형태에 따라 데이터 버퍼에서 DQ 또는 DQS 라우팅 회로를 예시하는 다이어그램이다.
도 9 는 일 실시형태에 따라 데이터 버퍼에서 지연 회로를 갖는 DQS 라우팅 회로를 예시하는 다이어그램이다.
도 10 은 일 실시형태에 따라 데이터 버퍼에서 지연 회로를 갖는 DQ 라우팅 회로를 예시하는 다이어그램이다.
도 11 은 일 실시형태에 따라 DQ 또는 DQS 라우팅 회로에서 지연 회로를 예시하는 다이어그램이다.
도 12a 및 도 12b 는 일 실시형태에 따라 메모리 모듈에 의해 수행된, 각각 기록 및 판독 동작과 연관된 타이밍 다이어그램들이다.
도 13 은 특정 실시형태들에 따라 데이터 버퍼에서 지연 제어 회로를 예시하는 다이어그램이다.
도 14 는 실시형태들에 따른 데이터 에지 정렬을 위한 방법을 예시하는 플로우차트이다.
일 실시형태에 따른 메모리 모듈은 그룹들로 구성된 메모리 디바이스들, 모듈 제어 디바이스, 및 데이터 버퍼들 (DB) 을 포함한다. 데이터 버퍼들은 때때로, 본원에서 버퍼 회로들, 분리 회로들, 분리 디바이스들 또는 부하 감소 디바이스들로 지칭된다. 메모리 모듈은 메모리 커맨드들 (예컨대, 판독, 기록, 리프레시, 프리차지, 등등) 에 응답하여 메모리 동작들을 수행하도록 동작가능하고, 이들 커맨드들 각각은 메모리 제어기에 의해 메모리 모듈로 송신된 제어/어드레스 (C/A) 신호들의 세트로 표현된다. C/A 신호들은 예컨대, 로우 어드레스 스트로브 신호 (/RAS), 컬럼 어드레스 스트로브 신호 (/CAS), 기록 인에이블 신호 (/WE), 출력 인에이블 신호 (/OE), 하나 이상의 칩 선택 신호들, 로우/컬럼 어드레스 신호들, 및 뱅크 어드레스 신호들을 포함할 수도 있다. 메모리 제어기는 또한 시스템 클록 신호를 메모리 모듈로 송신할 수도 있다. 일 실시형태에서, C/A 신호들 및 시스템 클록 신호는 모듈 제어 디바이스에 의해 수신되고, 모듈 제어 디바이스는 메모리 제어기로부터의 각각의 메모리 커맨드에 응답하여 모듈 제어/어드레스 (C/A) 신호들의 세트 및 데이터 버퍼 제어 신호들의 세트를 생성한다. 모듈 C/A 신호들은 모듈 제어 디바이스에 의해 모듈 C/A 신호 라인들을 통해 메모리 디바이스들로 송신되며, (때때로 본원에서 DBCS 로 지칭되는) 데이터 버퍼 제어 신호들은 모듈 제어 디바이스에 의해 데이터 버퍼 제어 신호 라인들을 통해 버퍼 회로들로 송신된다.
특정 실시형태들에서, 버퍼 회로들은 메모리 디바이스들의 개별 그룹들과 연관되고, 메모리 디바이스들의 개별 그룹들과 연관된 데이터/스트로브 신호 라인들에 대응하는 위치들에서 메모리 모듈에 걸쳐 분배된다. 따라서, 어떤 고속 동작들 동안, 각각의 데이터 버퍼 제어 신호는 시스템 클록의 1 초과의 클록 사이클에 걸친 상이한 시간 포인트들에서 상이한 버퍼 회로들에 도달할 수도 있다. 또한, 메모리 디바이스들의 개별 그룹과 연관된 각각의 버퍼 회로는 메모리 디바이스들의 개별 그룹과 메모리 제어기 간의 데이터 경로들에 있다. 따라서, 메모리 제어기는 메모리 디바이스들을 직접 제어하지 않는다. 일 실시형태에서, 메모리 디바이스들의 각 그룹은 적어도 2 개의 서브그룹들을 포함하며, 각 서브그룹은 적어도 하나의 메모리 디바이스를 포함한다. 각각의 버퍼 회로는 메모리 디바이스들의 개별 그룹에서 선택된 서브그룹이 데이터 버퍼 제어 신호들에 응답하여 메모리 제어기와 데이터를 통신할 수 있도록 구성된다. 메모리 모듈은 메모리 제어기에 의해 지원되는 것보다 더 많은 메모리 디바이스들의 랭크들을 가질 수 있다.
도 1 은 일 실시형태에 따라, 시스템 또는 호스트 메모리 제어기 (MCH; 101) 및 메모리 버스 (105) 에 의해 MCH 에 커플링된 하나 이상의 메모리 모듈들 (110) 을 포함하는 시스템 (100) 을 도시한다. 도시된 것과 같이, 메모리 버스는 C/A 신호 라인들 (120) 및 시스템 데이터/스트로브 신호 라인들 (130) 의 그룹들을 포함한다. 도시된 것과 같이, 각각의 메모리 모듈 (110) 은 복수의 랭크들 (114) 로 구성된 복수의 메모리 디바이스들 (112) 을 갖는다. 각각의 메모리 모듈 (110) 은 추가로, C/A 신호 라인들 (120) 을 통해 MCH (101) 에 커플링된 모듈 제어 회로 (모듈 제어기 또는 모듈 제어 디바이스) (116), 및 시스템 데이터/스트로브 신호 라인들 (130) 의 개별 그룹들을 통해 MCH (101) 커플링된 복수의 버퍼 회로들 또는 데이터 버퍼들 (118) 을 포함한다. 일 실시형태에서, 메모리 디바이스들 (112), 모듈 제어 회로 (116) 및 데이터 버퍼들 (118) 은 인쇄 회로 기판 (모듈 기판) (119) 의 동일한 사이드 또는 상이한 사이드들 상에 장착될 수 있고, 인쇄 회로 기판 (모듈 기판) (119) 은 C/A 신호 라인들 (120) 의 개별 라인들 및 시스템 데이터/스트로브 신호 라인들 (130) 의 그룹들에 접속하기 위해 그 에지 (122) 를 따라 형성된 커넥터들 (121) 을 갖는다.
본 설명의 맥락에서, 랭크는 메모리 제어기로부터 동일한 칩 선택 신호에 의해 선택가능한 메모리 디바이스들의 세트를 지칭한다. 메모리 모듈 (110) 에서 메모리 디바이스들의 랭크들의 수는 변화할 수도 있다. 예를 들어, 도시된 것과 같이, 각각의 메모리 모듈 (110) 은 메모리 디바이스들 (112) 의 4 개 랭크들을 포함할 수도 있다. 다른 실시형태에서, 메모리 모듈 (110) 은 메모리 디바이스들의 2 개 랭크들을 포함할 수도 있다. 또 다른 실시형태에서, 메모리 모듈은 메모리 디바이스들 (112) 의 6 개 이상의 랭크들을 포함할 수도 있다.
본 설명의 맥락에서, 메모리 제어기는 명령들 또는 커맨드들을 전송할 수 있거나, 그렇지 않으면 메모리 디바이스들 (112) 을 제어할 수 있는 임의의 디바이스를 지칭한다. 부가적으로, 본 설명의 맥락에서, 메모리 버스는 메모리 모듈과 메모리 제어기 간에 전기 통신을 제공하는데 사용된, 임의의 컴포넌트, 커넥션, 또는 컴포넌트들 및/또는 커넥션들의 그룹들을 지칭한다. 예를 들어, 다양한 실시형태들에서, 메모리 버스 (105) 는 인쇄 회로 기판 (PCB) 송신 라인들, 모듈 커넥터들, 컴포넌트 패키지들, 소켓들, 및/또는 신호 송신을 위한 커넥션들을 제공하는 임의의 다른 컴포넌트들 또는 커넥션들을 포함할 수도 있다.
추가로, 메모리 디바이스들 (112) 은 임의의 타입의 메모리 디바이스들을 포함할 수도 있다. 예를 들어, 일 실시형태에서, 메모리 디바이스들 (112) 은 예컨대, 더블 데이터 레이트 타입 3 (DDR) 또는 더블 데이터 레이트 타입 4 (DDR4) 표준에 따라, 동기식 동적 랜덤 액세스 메모리 (SDRAM) 디바이스들과 같은 동적 랜덤 액세스 메모리 (DRAM) 디바이스들을 포함할 수도 있다. 부가적으로, 일 실시형태에서, 각각의 메모리 모듈 (110) 은 듀얼 인라인 메모리 모듈 (DIMM) 을 포함할 수도 있다.
일 실시형태에 따라 하나의 메모리 모듈 (110) 을 예시하는 도 2a 에 도시된 것과 같이, 버퍼 회로들은 시스템 데이터/스트로브 신호 라인들 (130) 의 개별 그룹들에 커플링되고 시스템 데이터/스트로브 신호 라인들 (130) 의 개별 그룹들에 대응하는 위치들에서 메모리 모듈들에 걸쳐 분배된다. 모듈 제어 디바이스 (116) 는 시스템 C/A 신호 라인들 (120) 에 커플링되고, 신호 라인들 (120) 을 통해 MCH (101) 로부터 시스템 제어/어드레스 (C/A) 신호들의 세트에 의해 표현된 시스템 메모리 커맨드들을 수신한다. 모듈 제어 디바이스 (116) 는 시스템으로부터의 메모리 커맨드들에 기초하여 모듈 C/A 신호들 및 데이터 버퍼 제어 신호들을 생성한다. 모듈 제어 디바이스 (116) 는 또한, 시스템 클록 (MCK) 을 수신하고, 시스템 클록 신호 (MCK) 에 응답하여 모듈 클록 신호 (CK) 를 생성한다. MCK 신호는 상보적인 클록 신호들, MCK 및
Figure pct00001
의 쌍을 포함할 수도 있고, 모듈 클록 신호는 상보적인 클록 신호들 CK 및
Figure pct00002
의 쌍을 포함할 수도 있다.
시스템 C/A 신호들의 예들은, 메모리 (판독 또는 기록) 동작 동안 액세스될 메모리 디바이스들의 랭크를 선택하는데 사용되는 칩 선택 (또는 /CS) 신호; 주로 로우 어드레스를 래칭 (latch) 하고 메모리 사이클을 개시하는데 사용되는 로우 어드레스 스트로브 (또는 /RAS) 신호; 주로 컬럼 어드레스를 래칭하고 판독 또는 기록 동작을 개시하는데 사용되는 컬럼 어드레스 스트로브 (또는 /CAS) 신호; 메모리 디바이스 또는 칩 상의 메모리 위치를 선택하는데 사용되는, 뱅크 어드레스 신호들 및 로우/컬럼 어드레스 신호들을 포함하는 어드레스 신호들; 판독 동작 또는 기록 동작을 명시하는데 사용되는 기록 인에이블 (또는 /WE) 신호; 판독 동작 동안 필요할 때까지 데이터가 출력에서 나타나는 것을 방지하는데 사용되는 출력 인에이블 (또는 /OE) 신호, 및 시스템 클록 신호 (MCK) 를 포함하지만, 이에 제한되지 않는다.
모듈 C/A 신호들의 예들은, 하나 이상의 모듈 /CS 신호들; 예컨대, 시스템 /RAS 신호의 등록된 버전일 수 있는 모듈 /RAS 신호; 예컨대, 시스템 /CAS 신호의 등록된 버전일 수 있는 모듈 /CAS 신호; 예컨대, 어드레스 신호들의 일부 또는 전부의 등록된 버전들일 수 있는 모듈 어드레스 신호들; 예컨대, 시스템 /WE 신호의 등록된 버전일 수 있는 모듈 /WE 신호; 예컨대, 시스템 /OE 신호의 등록된 버전일 수 있는 모듈 /OE 신호를 포함하지만, 이에 제한되지 않는다. 특정 실시형태들에서, 모듈 C/A 신호들은 또한 모듈 클록 신호 (CK) 를 포함할 수도 있다. 하나 이상의 모듈 C/S 신호들은, 그 전체 내용이 본원에서 참조로서 통합되는 2009 년 5 월 12 일에 특허된 "Memory Module with a Circuit Providing Load Isolation and Memory Domain Translation" 라는 명칭의 공동 소유의 미국 특허 제 7,532,537 호에서 예시된 것과 같이, 시스템 /CS 신호들 및 하나 이상의 다른 시스템 C/A 신호들, 예컨대 하나 이상의 뱅크 어드레스 신호들 및/또는 하나 이상의 로우/컬럼 어드레스 신호들로부터 도출될 수 있다.
데이터 버퍼 제어 신호들의 예들은 데이터 버퍼 (118) 에 대하여 동작 모드 (예컨대, 구성 모드, 테스트 모드 또는 정상 동작 모드) 를 명시하는 하나 이상의 모드 신호들, 및 그 정의들이 동작 모드에 의존하는 다른 데이터 버퍼 제어 신호들을 포함하지만, 이에 제한되지 않는다. 예를 들어, 정상 동작 모드 동안 다른 데이터 버퍼 제어 신호들은 하나 이상의 인에이블 신호들, 하나 이상의 ODT 신호들, 및 모듈 클록 신호를 포함할 수도 있다. 정상 동작 모드에서, 하나 이상의 인에이블 신호들은 각각의 데이터 버퍼에 의해, 메모리 제어기와 데이터를 통신하기 위해 하나 이상의 메모리 디바이스를 선택하는데 사용되고; 그리고 하나 이상의 ODT 신호들은 데이터 버퍼들에 의해, 데이터/스트로브 신호들에 대한 온 다이 터미네이션 (on-die termination) 을 셋업하는데 사용된다. 구성 모드 또는 테스트 모드에서, 다른 데이터 버퍼 제어 신호들은 구성 또는 모듈 셀프-테스트 제어 정보를 모듈 제어 디바이스 (116) 로부터 데이터 버퍼들 (118) 로 전달하는데 사용된다. 일 실시형태에서, 데이터 버퍼 제어 신호들은 개별 데이터 버퍼 제어 신호 라인들 (230) 을 통해 데이터 버퍼들 (118) 로 송신된다. 대안적으로, 데이터 버퍼 제어 신호들은 데이터 버퍼 제어 신호 라인들을 통해 데이터 버퍼들 (118) 로 송신되고 데이터 버퍼들에서 디코딩/프로세싱되기 전에, 패킷화될 수 있다.
모듈 제어 디바이스 (116) 는 모듈 C/A 신호들을 모듈 C/A 신호 라인들 (220) 을 통해 메모리 디바이스들 (112) 로 송신한다. 메모리 디바이스들 (112) 은 모듈 C/A 신호들에 응답하여, 모듈 C/A 신호들이 메모리 제어기로부터 온 것처럼, 기록 데이터를 수신하거나 판독 데이터를 출력하도록 동작한다. 모듈 제어 디바이스는 데이터 버퍼 제어 신호들과 함께 모듈 클록 신호 (CK) 를, 데이터 버퍼 제어 신호 라인들 (230) 을 통해 데이터 버퍼들 (118) 로 송신한다. 도 2 에 도시된 것과 같이, 동일한 랭크에서 메모리 디바이스들 중 적어도 일부는 모듈 C/A 신호 라인들 (220) 의 동일한 세트를 공유하고, 데이터 버퍼들 (118) 중 적어도 일부는 데이터 버퍼 제어 신호 라인들 (230) 의 동일한 세트를 공유한다.
도 2a 및 도 2b 에 도시된 것과 같이, 각각의 랭크 (114) 는 N 개의 메모리 디바이스들을 포함하고, 여기서 N 은 1 초과의 정수이다. 예를 들어, 제 1 랭크는 메모리 디바이스들 (M11, ..., Mi1, Mi +1,1, ..., MN) 을 포함하고, 제 2 랭크는 메모리 디바이스들 (M12, ..., Mi2, Mi +1,2, ..., MN,2) 을 포함하는, 등등이다. 일 실시형태에서, 메모리 디바이스들 (112) 은 또한, 그룹들 또는 세트들로 구성되고, 각각의 그룹은 시스템 데이터/스트로브 신호 라인들 (130) 의 개별 그룹에 대응하고, 각 랭크로부터 적어도 하나의 메모리 디바이스를 포함한다. 예를 들어, 메모리 디바이스들 (M11, M12, M13, 및 M14) 은 메모리 디바이스들의 제 1 그룹을 형성하고, 메모리 디바이스들 (Mi1, Mi2, Mi3, 및 Mi4) 은 메모리 디바이스들의 제 i 그룹을 포함하는, 등등이다.
특정 실시형태들에서, 데이터 버퍼들 (118) 은 메모리 디바이스들의 개별 그룹들과 연관되고, 시스템 데이터/스트로브 신호 라이들 (130) 의 개별 그룹들과 메모리 디바이스들의 개별 그룹들 간에 커플링된다. 예를 들어, 데이터 버퍼들 (118) 중에서 데이터 버퍼 (ID-1) 는 메모리 디바이스들의 제 1 그룹 (M11, M12, M13, 및 M14) 과 연관되고 시스템 데이터/스트로브 신호 라인들 (130-1) 과 메모리 디바이스들의 제 1 그룹 간에 커플링되고, 데이터 버퍼들 (118) 중에서 데이터 버퍼 (ID-i) 는 메모리 디바이스들의 제 i 그룹 (Mi1, Mi2, Mi3, 및 Mi4) 과 연관되고 시스템 데이터/스트로브 신호 라인들 (130-i) 과 메모리 디바이스들의 제 i 그룹 간에 커플링되는, 등등이다. 데이터 버퍼들의 메모리 디바이스들의 그룹과의 연관은 독점적인 것이 아닐 수도 있으며, 즉 다수의 데이터 버퍼들이 메모리 디바이스들의 동일한 그룹과 연관될 수도 있거나, 그 반대도 가능하다.
일 실시형태에서, 메모리 디바이스들의 각 그룹 또는 세트들은 모듈 데이터/스트로브 라인들 (210) 과 하나 이상의 클록 신호 라인들 (211) 의 세트를 통해 연관된 데이터 버퍼 (118) 에 커플링된다. 메모리 디바이스들의 각 그룹 또는 세트는 서브그룹들 또는 서브세트들로 구성되고, 각각의 서브그룹 또는 서브세트는 적어도 하나의 메모리 디바이스를 포함한다. 메모리 디바이스들의 그룹에서 서브그룹들은 (도 2a 에 도시된 것과 같은) 모듈 데이터/스트로브 라인들 (210) 의 동일한 세트를 통해 또는 (도 2b 에 도시된 것과 같은) 모듈 데이터/스트로브 라인들 (210) 의 개별 서브세트들을 통해 연관된 데이터 버퍼 (118) 에 커플링될 수도 있다. 예를 들어, 도 2b 에 도시된 것과 같이, 메모리 디바이스들의 제 1 서브그룹에서, 메모리 디바이스들 (M11 및/또는 M13) 은 제 1 서브그룹을 형성하고 메모리 디바이스들 (M12 및/또는 M14) 은 제 2 서브그룹을 형성하고; 메모리 디바이스들의 제 i 서브그룹에서, 메모리 디바이스들 (Mi1 및/또는 Mi3) 은 제 1 서브그룹을 형성하고 메모리 디바이스들 (Mi2 및/또는 Mi4) 은 제 2 서브그룹을 형성하는, 등등이다. 도시된 것과 같이, 메모리 디바이스들의 각 그룹에서 적어도 하나의 메모리 디바이스의 제 1 서브그룹은 모듈 데이터/스트로브 라인들의 연관된 제 1 서브세트 (YA) 를 통해 연관된 데이터 버퍼 (118) 에 커플링되고, 메모리 디바이스들의 각 그룹에서 적어도 하나의 메모리 디바이스의 제 2 서브그룹은 모듈 데이터/스트로브 라인들의 연관된 제 2 서브세트 (YB) 를 통해 연관된 데이터 버퍼에 커플링된다. 예를 들어, 메모리 디바이스들 (M11 및/또는 M13) 은 제 1 서브그룹을 형성하고 모듈 데이터/스트로브 라인들의 대응하는 제 1 서브세트 (YA-1) 를 통해 데이터 버퍼 (ID-1) 에 커플링되고, 메모리 디바이스들 (M12 및/또는 M14) 은 제 2 서브그룹을 형성하고 모듈 데이터/스트로브 라인들의 대응하는 제 2 서브세트 (YA-2) 를 통해 데이터 버퍼 (ID-1) 에 커플링된다.
일 실시형태에서, 데이터 버퍼들 (118) 은 MCH (101) 와 메모리 모듈 (110) 간의 데이터 경로들에 있고, MCH (101) 와 메모리 디바이스들의 개별 그룹들 간의 데이터 버퍼들을 포함한다. 일 실시형태에서, 각각의 데이터 버퍼 (118) 는 메모리 디바이스들의 개별 그룹에서 선택된 서브그룹이 데이터 버퍼 제어 신호들에 응답하여 MCH (101) 과 데이터를 통신할 수 있도록 구성된다. 추가로, 각각의 데이터 버퍼들 (118) 은 기록 동작들 동안 MCH (101) 로부터 메모리 디바이스들의 선택되지 않은 서브그룹(들) 을 분리하여, MCH 가 메모리 디바이스들의 개별 그룹과 연관된 부하보다 적은 부하를 각각의 데이터 라인 상에서 볼 수 있게 하도록 구성된다. 일 실시형태에서, MCH 는 기록 동작 동안 각각의 데이터/스트로브 신호 라인 상에서 하나의 메모리 디바이스와 연관된 부하만을 본다.
하나의 실시형태에서, 데이터 버퍼들 (118) 은 개별 라인들 및 시스템 데이터/스트로브 신호 라인들 (130) 의 개별 그룹들에 커플링된 에지 커넥터들 (121) 에 대응하는 위치들에서 메모리 모듈 (110) 또는 모듈 기판 (119) 에 걸쳐 분배된다. 예를 들어, 도 2a 및 도 2b 에 도시된 것과 같이, 데이터 버퍼 (ID-1) 는 메모리 디바이스들 (M11, M12, M13, 및 M14) 의 제 1 그룹 또는 시스템 데이터/스트로브 신호 라인들의 제 1 그룹 (130-1) 에 대응하는 제 1 위치에 배치된다. 유사하게, 데이터 버퍼 (ID-i) 는 제 1 위치와 별개이고 메모리 디바이스들의 제 i 그룹 (Mi1, Mi2, Mi3, 및 Mi4) 또는 시스템 데이터/스트로브 신호 라인들의 제 i 그룹 (130-i) 에 대응하는 제 i 위치에 배치된다. 일 실시형태에서, 제 1 위치는 메모리 디바이스들의 제 1 그룹과 모듈 기판 (119) 의 에지 부분 사이에 배치되고, 여기서 데이터/스트로브 신호 라인들의 제 1 그룹 (130-1) 으로의 접속들이 배치되며, 제 i 위치는 메모리 디바이스들의 제 i 그룹과 모듈 기판 (119) 의 에지 부분 사이에 배치되고, 여기서 데이터/스트로브 신호 라인들의 제 i 그룹 (130-i) 으로의 접속들이 배치된다. 일 실시형태에서, 데이터 버퍼들 (118) 은 메모리 모듈 (110) 의 에지 (122) 를 따라 분배된다. 일 실시형태에서, 각각의 데이터 버퍼 (118) 는 자체적으로 또는 메모리 디바이스들의 개별 그룹의 적어도 일부와 함께 개별 집적 회로 디바이스 패키지에 있다. 일 실시형태에서, 모듈 데이터/스트로브 신호 라인들 (210), 모듈 C/A 신호 라인들 (220), 및 데이터 버퍼 제어 신호 라인들 (230) 은 모듈 기판 (119) 상에 및/또는 내에 형성된 신호 트레이스들을 포함한다.
옵션으로서, 메모리 모듈 (110) 은 추가로, 메모리 모듈 (110) 의 다양한 속성들을 특징으로 하는 데이터를 저장하기 위한 전기적으로 소거가능한 프로그래밍가능 판독-전용 메모리 (EEPROM) 을 포함할 수 있는, SPD (serial-presence detect) 디바이스 (240) 를 포함할 수도 있다. 그러한 데이터의 예들은 로우 어드레스들의 수, 컬럼 어드레스들의 수, 메모리 디바이스들의 데이터 폭, 메모리 모듈 (110) 상의 랭크들의 수, 랭크 당 메모리 밀도, 메모리 모듈 (110) 상의 메모리 디바이스의 수, 및 메모리 디바이스당 메모리 밀도, 등을 포함한다. 시스템 (100) 의 기본 입력/출력 시스템 (BIOS) 에는 SPD (240) 로부터 판독함으로써 메모리 모듈 (110) 의 상기 속성들이 통지될 수 있고, 그러한 데이터를 사용하여 최대 신뢰도 및 성능을 위해 MCH (101) 를 적절히 구성할 수 있다.
특정 실시형태들에서, SPD (240) 및/또는 제어 회로 (116) 는 모듈 구성 정보, 예컨대: 메모리 공간 번역 코드, 메모리 어드레스 맵핑 기능 코드, 제어 회로 (116) 에 대한 제어 정보를 타이밍하는 입력 및 출력 신호들, 제어 회로 (116), 데이터 버퍼들 (118), 등등에 대한 입력 및 출력 신호들을 위한 전기 및 논리 레벨 제어 정보를 저장한다. 특정 실시형태들에서, SPD (240) 는 모듈 (110) 의 실제 물리적인 구성과 상이할 수 있는 모듈 (110) 의 시스템 뷰를 포함한다. 예를 들어, SPD (240) 는 시스템 메모리 제어기 설정시 대응하는 메모리 동작 파라미터와 상이한 적어도 하나의 메모리 동작 파라미터를 저장한다. SPD (240) 는 또한, 시스템 메모리 제어기 설정시 대응하는 파라미터와 상이한 적어도 하나의 데이터 버퍼 동작 파라미터를 저장할 수도 있다.
따라서, 특정 실시형태에서, 메모리 모듈 (110) 에서, 메모리 커맨드를 나타내는 C/A 신호들이 모듈 제어 회로 (116) 에 의해 수신되고 버퍼링되어, MCH 는 C/A 신호들이 관련되는 한, 오직 모듈 제어 회로 (116) 만을 볼 수 있다. 제어기로부터의 기록 데이터 및 스트로브 신호들은 데이터 버퍼들 (118) 에 의해 메모리 디바이스들 (112) 로 송신되기 전에, 데이터 버퍼들 (118) 에 의해 수신되고 버퍼링된다. 다른 한편으로, 메모리 디바이스들로부터의 판독 데이터 및 스트로브 신호들은 시스템 데이터/스트로브 신호 라인들 (130) 을 통해 MCH 로 송신되기 전에, 데이터 버퍼들에 의해 수신되고 버퍼링된다. 따라서, MCH (101) 는 메모리 디바이스들 (112) 을 직접 동작시키거나 제어하지 않는다. 데이터/스트로브 신호들이 관련된다면, MCH 는 주로 데이터 버퍼들 (118) 을 보고, 시스템 (100) 은 MCH (101) 와 메모리 디바이스들 (112) 간의 데이터 및 스트로브 신호들의 송신을 적절히 타이밍하기 위해 데이터 버퍼들 (118) 에 의존한다.
특정 실시형태들에서, 메모리 모듈 (110) 은 듀얼 인라인 메모리 모듈 (DIMM) 이고, 메모리 디바이스들은 이중 데이터 레이트 (DDR) 동적 랜덤 액세스 메모리 디바이스들 (DRAM) 이다. 특정 실시형태들에서, 제어 회로 (116) 는 시스템 메모리 도메인과 모듈 레벨 물리적 메모리 도메인 간의 메모리 공간 변환을 위해 DDR, 레지스터 및 로직을 포함한다. 그러한 변환은 어드레스 맵핑, 모듈 레벨 물리적 메모리 도메인으로의 제어 신호들을 위한 적절한 인터페이스 타이밍, 및 모듈 레벨 물리적 메모리 도메인으로의 제어 신호들을 위한 적절한 인터페이스 전기 및 논리 레벨을 생성할 수도 있다.
도 2c 에 도시된 것과 같이, 특정 실시형태들에서, 제어 회로 (116) 는 등록된 C/A 및 클록 신호들을 플라이-바이 구성 (fly-by configuration) 에서 메모리 디바이스들 (112) 로 송신하고, 데이터 버퍼 제어 신호들 및 등록된 클록 신호를 플라이-바이 구성에서 데이터 버퍼들 (118) 로 송신한다. 플라이-바이 신호 라우팅 구성에서, 신호들은 데이지 (daisy) 체인 토폴로지에서 디바이스들의 로우 각각에 접속하도록 라우팅된다. 따라서, 플라이-바이 구성에서 라우팅된 신호들은 상이한 디바이스들에서 적시에 왜곡되어 (skewed) 도달할 것이다. 메모리 동작들의 속도가 증가할수록, 문제들은 또한 입력에 대한 신호 정렬에 대하여, 프로세스, 전압 및 온도 (PVT) 변화들로 인한 출력 지연 변화, 시스템 메모리 제어기 인터페이스와의 동기화의 결핍, 및 동작 동안 위상 드리프트 누산, 등을 발생할 수 있다. 전하 축적에 의해 야기된 동작 동안의 전기 인터페이스 캘리브레이션 드리프트 및 환경 변화에 의해 야기된 동작 동안의 타이밍 인터페이스 캘리브레이션 드리프트는 또한 문제들을 생성할 수 있다.
예를 들어, 등록된 C/A 신호들에서의 스큐를 오프셋하기 위해, 특정 메모리 디바이스들 (예컨대, DDR3 SDRAM) 은, MCH 가 스큐를 효율적으로 제거하고 데이터 경로들에 지연을 추가시킴으로써 시간상 데이터를 재정렬하게 하는 트레이닝 모드를 갖는다. 그러나, 특정 실시형태들에서, 데이터 버퍼들 (118) 에서의 부하 감소 메커니즘은 시스템 메모리 제어기 (101) 로부터의 데이터 버퍼들 (118) 과 메모리 디바이스들 (112) 간에 데이터 인터페이스들을 은닉하는, 메모리 디바이스들에 대하여 단일 데이터 버스 인터페이스를 제공할 것이다. 따라서, 인터페이스 타이밍 트레이닝의 긴 시퀀스는, 시스템 메모리 제어기 (101) 가 메모리 디바이스들 (112) 과 데이터 버퍼들 (118) 간의 인터페이스를 통해 매우 제한된 제어를 가지기 때문에, 필요할 수도 있다. 추가로, 초기 트레이닝 이후의 인터페이스 신호 정렬-드리프트는 시스템 메모리 제어기 (101) 에 의해 용이하게 검출되지 않을 것이고, 이는 사일런트 시스템 장애를 유발할 수도 있다.
또한, 메모리 디바이스들 (112) 과 데이터 버퍼들 (118) 중에서의 클록 스큐는 동기화 문제들을 발생할 수 있다. 메모리 동작의 속도가 증가할수록, 데이터 주기가 매우 짧아져서 I/O 들을 통한 신호 전파 시간의 변화가 데이터 주기의 매우 상당한 부분이 되게 할 수 있다. 결과적으로, 클록 스큐 문제들은 데이터 경로를 파이프라이닝하는 것에 의해 간단히 어드레싱될 수 없다.
앞서 문제들 중 적어도 일부를 어드레싱하기 위해, 특정 실시형태들에서, 도 2d 에 도시된 것과 같이, 제어 회로 (116) 는 등록된 C/A 신호들을 플라이-바이 배열에서 메모리 디바이스들 (112) 로 송신하고, 데이터 버퍼 제어 신호들 및 등록된 클록 신호를 또한 플라이-바이 배열에서 데이터 버퍼들 (118) 로 송신한다. 메모리 디바이스 (112) 는 제어 회로 (116) 로부터 등록된 클록 신호를 수신하지 않는다. 대신, 각각의 데이터 버퍼 (118) 는 메모리 디바이스들 (112) 의 개별 세트에 의해 사용되는 클록을 재생성한다. 따라서, 각각의 데이터 버퍼 (118) 는 메모리 디바이스들 (112) 의 개별 세트와 시스템 메모리 제어기 (101) 간에 정확한 데이터 타이밍 인터페이스를 제공할 책임이 있다. 각각의 데이터 버퍼 (118) 및 메모리 디바이스들의 연관된 개별 세트는 함께 로컬로 동기화된 컴포넌트들의 그룹을 형성한다. 로컬로 동기화된 컴포넌트들의 각 그룹에서 데이터 버퍼 (118) 는 또한, 제어 회로 (116) 와 로컬로 동기화된 컴포넌트들의 그룹 간에 정확한 제어 신호 타이밍을 제공할 책임이 있다.
따라서, 도 2d 의 메모리 모듈 (110) 은, 메모리 모듈 (110) 과 시스템 메모리 제어기 (101) 간의 DDR 데이터 버스의 니블 또는 바이트에 대응할 수 있는, 로컬로 동기화된 컴포넌트들의 각 그룹에 대하여 로컬로 동기화된 동작을 허용한다. 또한, 각각의 데이터 버퍼 (118) 와 메모리 디바이스들 (112) 의 개별 세트 간의 신호 인터페이스는 동기화될 수 있다. 일 실시형태에서, 각각의 데이터 버퍼 (118) 는 예컨대: 수신한 클록과 재생성한 클록 간의 프로그래밍가능 위상 관계, 메모리 디바이스들 (112) 로 전송된 데이터 및 데이터-스트로브 신호들에 대한 프로그래밍가능 위상 조정, 시스템 메모리 제어기 (101) 로 전송된 데이터 및 데이터-스트로브 신호들에 대한 프로그래밍가능 위상 조정, 및/또는 제어 회로 (116) 로부터의 하나 이상의 제어 신호에 대한 프로그래밍가능 위상 조정을 포함하는, 구성가능한 동작들의 세트를 갖는다. 로컬로 동기화된 동작은 또한, 본원에서 그 전체가 참조에 의해 통합되는, "Memory Board with Self-Testing Capability" 라는 명칭의 2011 년 8 월 16 일에 특허된 공동 소유의 미국 특허 제 8,001,434 호에 개시된 것과 같이, 각각의 데이터 버퍼 (118) 가 다른 데이터 버퍼들에 의해 수행된 메모리 디바이스들의 다른 세트들의 셀프-테스팅과 독립적으로, 메모리 디바이스들 (112) 의 연관된 세트의 셀프-테스팅을 수행하는 것을 용이하게 한다.
특정 실시형태들에서, 데이터 버퍼들 (118) 의 동작들은, MCH 로부터 수신된 C/A 신호들에 따라 데이터 버퍼 제어 신호들을 생성하는, 모듈 제어 회로 (116) 로부터의 데이터 버퍼 제어 신호들에 의해 제어된다. 따라서, 데이터 버퍼 제어 신호들은 그들의 적절한 동작을 보장하기 위해 데이터 버퍼들 (118) 에 의해 적절히 수신되어야 한다. 일 실시형태에서, 데이터 버퍼 제어 신호들은 등록된 클록 신호, 또는 시스템 클록 신호 (MCK) 에 기초하여 모듈 제어 회로 (116) 에 의해 생성된 모듈 클록 신호 (CK) 와 함께 송신된다. 분리 회로들 (118) 은 데이터 버퍼 제어 신호들의 샘플링을 타이밍하는데 사용되는, 모듈 클록 신호를 버퍼링한다. 데이터 버퍼들 (118) 이 메모리 모듈에 걸쳐 분배되기 때문에, 데이터 버퍼 제어 신호 라인들 (230) 은 메모리 모듈 (110) 에 걸쳐 수 센티미터의 거리 이상으로 연장할 수 있다. 데이터 버퍼 제어 신호들이 그러한 거리에서 이동하기 때문에, 그 신호들은 모듈 클록 신호와 오정렬될 수 있고, 그 결과 수신된 데이터 버퍼 제어 신호들에서 준안정성 (metastability) 을 발생한다. 그러므로, 일 실시형태에서, 분리 회로들 (118) 은, 그 전체가 본원에서 참조에 의해 통합되는, "Memory Module with Distributed Data Buffers and Method Of Operation" 라는 명칭으로 2013 년 7 월 27 일에 출원된 공동 소유의 미국 특허 출원 제 13/952,599 호에 개시된 것과 같이, 데이터 버퍼 제어 신호들에서 준안정성 상태를 검출하기 위한 준안정성 검출 회로들, 및 데이터 버퍼 제어 신호들에서 임의의 준안정성 상태를 경감시키기 위해 데이터 버퍼 제어 신호들 및/또는 모듈 클록 신호를 조정하는 신호 조정 회로들을 포함한다.
데이터 버퍼들 (118) 이 고속 동작들 동안 메모리 모듈 (110) 에 걸쳐 분배되기 때문에, 데이터 버퍼 제어 신호들이 데이터 버퍼 제어 신호 라인들 (230) 을 따라 모듈 제어 디바이스 (116) 로부터 가장 멀리 위치된 데이터 버퍼들 (118), 예컨대 도 2 에 도시된 예시적인 구성에서 데이터 버퍼 (ID-1) 및 데이터 버퍼 (ID-(n-1)) 로 이동하게 하는데 시스템 클록 (MCK) 의 1 초과의 클록 사이클 시간이 걸릴 수 있다. 다시 말해서, 데이터 버퍼 제어 신호들의 동일한 세트는 시스템 클록의 1 초과의 클록 사이클에 걸쳐 상이한 시간에 상이한 데이터 버퍼들 (118) 에 도달할 수도 있다. 예를 들어, 시스템 클록의 클록 주파수가 800 MHz 보다 높을 경우, 클록 사이클 시간은 약 1.2 ns 미만이다. 신호 라인의 센티미터 당 약 70 ps 의 신호 이동 속도로, 데이터 버퍼 제어 신호는 하나의 클록 사이클 동안 약 15 cm 를 이동할 것이다. 클록 주파수가 1600 MHz 로 증가할 경우, 데이터 버퍼 제어 신호는 하나의 클록 사이클 동안 8 cm 미만을 이동할 것이다. 추가로, 데이터 버퍼 제어 신호 라인은 그 라인 상에 다수의 데이터 버퍼 제어 신호들을 동시에 가질 수 있다. 따라서, 하나의 데이터 버퍼 제어 신호가 신호 라인의 단부에 도달하기 전에, 다른 데이터 버퍼 제어 신호가 동일한 신호 라인 상에 나타날 수 있다.
1 초과의 클록 사이클에 걸쳐 상이한 시간에 데이터 버퍼 제어 신호들을 수신중인 데이터 버퍼들 (118) 로, 데이터 버퍼 제어 신호들 단독은 데이터 버퍼들 (118) 로부터 MCH (101) 로 판독 데이터 신호들의 송신을 타이밍하는데 충분하지 않다. 일 실시형태에서, 데이터 버퍼들은 판독/기록 데이터 신호들의 타이밍 및 로컬로 동기화된 디바이스들의 각 그룹에 대한 로컬로 동기화된 클록 신호의 위상의 프로그래밍가능한 제어를 갖는다. 특정 실시형태들에서, 각각의 데이터 버퍼는 추가로, 기록 동작 동안, 하나 이상의 데이터 버퍼 제어 신호들이 모듈 제어 회로 (116) 로부터 수신되는 시간과 기록 스트로브 또는 기록 데이터 신호가 MCH (101) 로부터 수신되는 시간 간의 시간 간격을 개별적으로 결정할 수 있다. 이러한 시간 간격은 이하 더 상세히 설명되는 것과 같이, 후속 판독 동작 동안 판독 데이터의 MCH (101) 로의 송신 타이밍을 조정하는데 사용된다.
사용자의 요구들 마다, 앞서 말한 프레임워크가 구현될 수도 있거나 구현되지 않을 수도 있는, 다양한 옵션의 구성들, 구조들, 및 특징들에 관련된 더 예시적인 정보가 지금부터 설명될 것이다. 하기의 정보가 예시적인 목적들을 위해 설명되고 어떤 방식으로도 제한하는 것으로 간주되어서는 안 되는 것이 강하게 언급되어야 한다. 하기의 특징들 중 어느 것도 설명된 다른 특징들을 제외하고 또는 제외하지 않고 옵션으로 통합될 수도 있다.
일 실시형태에서, 도 3 에 도시된 것과 같이, 신호 라인들 (130) 의 각 그룹은 적어도 하나의 스트로브 신호 (DQS) 를 송신하기 위한 데이터 신호 및 적어도 하나의 스트로브 (DQS) 신호 라인 (324) 에서, 비트들의 세트 (DQ0, DQ1, ..., DQn -1) 중 하나를 송신하기 위해 각각 n 개의 데이터 (DQ) 신호 라인들 (322) 의 세트를 포함한다. 모듈 데이터/스트로브 라인들의 각 세트 (Y) 는 n 개의 모듈 데이터 신호 라인들의 세트 (Y0, Y1, ..., Yn -1) 및 적어도 하나의 모듈 스트로브 신호 라인 (YDQS) 을 포함한다. 메모리 디바이스들의 서브세트들이 메모리 디바이스들의 개별 서브세트들을 통해 연관된 데이터 버퍼 (118) 에 커플링될 경우, 모듈 데이터/스트로브 라인들의 각 세트 (Y) 는 도 2b 에 도시된 모듈 데이터/스트로브 라인들의 서브세트들 (YA 및 YB) 과 같은 모듈 데이터/스트로브 라인들의 다수의 서브세트들을 포함할 수도 있다. 모듈 데이터/스트로브 라인들의 각 서브세트 (YA) 는 n 개의 제 1 모듈 데이터 라인들의 세트 (YA0, YA1, ..., YAn) 및 적어도 하나의 제 1 모듈 스트로브 신호 라인 (YADQS) 을 포함하고; 모듈 데이터/스트로브 라인들의 각 서브세트 (YB) 는 n 개의 제 2 모듈 데이터 라인들의 세트 (YB0, YB1, ..., YBn) 및 적어도 하나의 제 2 모듈 스트로브 신호 라인 (YBDQS) 을 포함한다.
각 데이터 버퍼 (118) 는 일 측에서 n 개의 DQ 신호 라인들의 세트 (322) 의 개별 라인들에, 그리고 다른 측에서 n 개의 모듈 데이터 라인들의 개별 세트 중 개별 라인들, 또는 모듈 데이터 라인들의 개별 서브세트들 중 개별 라인들, 예컨대 제 1 모듈 데이터 라인들 (YA0, YA1, ..., YAn) 및 제 2 모듈 데이터 라인들 (YB0, YB1, ..., YBn) 에 커플링된 DQ 라우팅 회로들의 세트 (320) 를 포함한다. 각각의 데이터 버퍼 (118) 는 추가로, 일 측에서 적어도 하나의 DQS 신호 라인 (324) 에, 다른 측에서 하나 이상의 모듈 스트로브 신호 라인들 (YDQS), 또는 제 1 모듈 스트로브 신호 라인 (YADQS) 및 제 2 모듈 스트로브 신호 라인 (YBDQS) 에 커플링된 DB 제어 회로 (310) 를 포함한다.
DB 제어 회로 (310) 는 또한 데이터 버퍼 제어 신호 라인들 (230) 을 통해 모듈 클록 신호 (CK) 및 데이터 버퍼 제어 신호들을 수신하고, 예컨대, 하나 이상의 인에이블 신호들 (ENA 및/또는 ENB) 및 다른 수신되고, 디코딩되고, 및/또는 그렇지 않으면 프로세싱된 데이터 버퍼 제어 신호들의 일부 또는 전부를 포함하는 데이터경로 제어 신호들 (330) 을 DQ 라우팅 회로들 (320) 로 출력한다. 특정 실시형태들에서, DB 제어 회로 (310) 는 또한, 하나 이상의 지연 신호들 (DS), 판독 DQS 신호 (RDQS), 기록 DQS 신호 (WDQS), 및 버퍼 클록 신호 (CK0) 를 출력 한다. 각각의 DQ 라우팅 회로 (320) 는 이하 더 상세히 설명되는 것과 같이, 개별적인 DQ 신호 라인 (322) 사이에서 데이터 버퍼 제어 신호들에 응답하여 하나 이상의 메모리 디바이스들의 선택된 서브그룹과의 데이터 통신을 인에이블하도록 구성된다.
특정 실시형태들에서, DB 제어 회로 (310) 는 또한, 이하 더 상세히 설명되는 것과 같이, 데이터 버퍼 (118) 에 의해 출력된 판독 및/또는 기록 데이터의 타이밍을 제어하기 위해 DQ 라우팅 회로들 (320) 에 의해 사용되는 하나 이상의 지연 신호들 (DS) 을 제공한다. 특정 실시형태들에서, DB 제어 회로 (310) 는 모듈 클록 신호 (CK) 로부터 클록 신호 (CK0) 를 재생성한다. 특정 실시형태들에서, 재생성된 클록 신호 (CK0) 는 모듈 클록 신호 (CK) 로 위상 고정된다. 특정 실시형태들에서, 재생성된 클록 신호 (CK0) 는 모듈 클록 신호 (CK) 로부터 프로그래밍가능한 지연을 갖는다. 특정 실시형태들에서, 재생성된 CK0 는 메모리 디바이스들의 개별 그룹에 제공되어, 데이터 버퍼 (118) 및 메모리 디바이스들의 개별 그룹이 로컬로 동기화된 디바이스들의 그룹을 메모리 모듈 (110) 상에 형성할 수 있도록 한다.
로컬로 동기화된 디바이스들의 각 그룹에서 메모리 디바이스들 (112) 은 모듈 데이터/스트로브 신호 라인들의 동일한 세트를 통해 로컬로 동기화된 디바이스들의 각 그룹에서의 데이터 버퍼 (118) 에 커플링된다. 또는, 로컬로 동기화된 디바이스들의 각 그룹에서 메모리 디바이스들 (112) 은 모듈 데이터/스트로브 신호 라인들의 상이한 서브세트들을 통해 데이터 버퍼 (118) 에 커플링된 메모리 디바이스들의 서브그룹들을 포함한다. 예를 들어, 도 4a 에 도시된 것과 같이, 메모리 디바이스들의 제 1 그룹에서 메모리 디바이스들 (M11, M12, M13, 및 M14) 은 모듈 데이터 라인들의 동일 세트 (Y-10, Y-11, ..., Y-1n-1) 및 모듈 스트로브 라인 (Y-1DQS) 을 통해 데이터 버퍼 (ID-1) 에 커플링될 수 있다. 그러한 실시형태에서, 메모리 디바이스들의 그룹에서 서브그룹은 메모리 디바이스들의 상이한 서브그룹들에 대하여 상이할 수 있는 데이터/스트로브 신호들에 기초하여 MCH 와 데이터를 통신하기 위해 데이터 버퍼들에 의해 선택될 수 있다.
대안적으로, 도 4b 에 도시된 것과 같이, 메모리 디바이스들의 제 1 그룹에서 서브그룹을 형성하는 메모리 디바이스들 (M11 및 M13) 은 모듈 데이터 라인들 (YA-10, YA-11, ..., YA-1n) 및 모듈 스트로브 라인들 (YA-1DQS) 을 통해 데이터 버퍼 (ID-1) 에 커플링되고, 메모리 디바이스들의 제 1 그룹에서 다른 서브그룹을 형성하는 메모리 디바이스들 (M12 및 M14) 은 모듈 데이터 라인들 (YB-10, YB-11, ..., YB-1n) 및 모듈 스트로브 라인들 (YB-1DQS) 을 통해 데이터 버퍼 (ID-1) 에 커플링된다. 동일한 데이터 버퍼들에 커플링된 메모리 디바이스들은 메모리 기판 (119) 의 동일한 측면 또는 상이한 측면들 상에 배치될 수 있다. 동일한 데이터 버퍼들에 커플링된 메모리 디바이스들은 메모리 기판 (119) 의 대향하는 측면들 상에 나란히 배치되거나, 또는 서로 및/또는 연관된 데이터 버퍼 위에 적층될 수도 있다.
데이터 버퍼들 (118) 의 데이터 폭 미만인 데이터 폭을 갖는 복수의 메모리 디바이스들은 데이터 버퍼들의 데이터 폭과 동일한 데이터 폭을 갖는, 메모리 디바이스들 (112) 중 하나 대신에 사용될 수도 있다. 예를 들어, 도 5a 에 도시된 것과 같이, 2 개의 메모리 디바이스들 (M11 -1 및 M11 -2) 은 메모리 디바이스 (M11) 대신에 사용될 수도 있다. 2 개의 메모리 디바이스들 (M11 -1 및 M11 -2) 의 각각은 4 의 데이터 폭을 가지고, 동시에 8 의 데이터 폭의 메모리 디바이스 (M11) 처럼 동작한다. 따라서, 메모리 디바이스 (M11 -1) 는 모듈 데이터 라인들 (YA-10, ..., YA-13) 및 모듈 스트로브 라인 (YA-1DQS -1) 을 통해 데이터 버퍼 (ID-1) 에 커플링되는 반면, 메모리 회로 (M11 -2) 는 모듈 데이터 라인들 (YA-14, ..., YA-17) 및 모듈 스트로브 라인 (YA-1DQS -2) 을 통해 데이터 버퍼 (ID-1) 에 커플링된다.
다른 실시형태에서, 도 5b 에 도시된 것과 같이, 4 개의 메모리 디바이스들 (M11-1 내지 M11 -4) 은 메모리 디바이스 (M11) 로서 사용될 수도 있다. 4 개의 메모리 디바이스들 (M11 -1 내지 M11 -4) 의 각각은 4 의 데이터 폭을 가지고, 동시에 16 의 데이터 폭의 메모리 디바이스 (M11) 처럼 동작한다. 따라서, 메모리 디바이스 (M11-1) 는 모듈 데이터 라인들 (YA-10, ..., YA-13) 및 모듈 스트로브 라인 (YA-1DQS -1) 을 통해 데이터 버퍼 (ID-1) 에 커플링되는 반면, 메모리 디바이스 (M11 -2) 는 모듈 데이터 라인들 (YA-14, ..., YA-17) 및 모듈 스트로브 라인 (YA-1DQS -2) 을 통해 데이터 버퍼 (ID-1) 에 커플링되는, 등등이다.
도 6a 는 특정 실시형태들에 따른 메모리 모듈에서 모듈 제어 디바이스로부터 복수의 데이터 버퍼들로의 클록 신호들 및 데이터 버퍼 제어 신호들을 예시하는 다이어그램이다. 도시된 것과 같이, 데이터 버퍼 제어 신호들은 예컨대, 각각의 데이터 버퍼 상에 8 개의 신호 수신 회로들 (630) 에 의해 개별적으로 수신되는 8 개의 신호들을 포함할 수도 있다. 특정 실시형태들에서, 8 개의 신호들 중 하나 이상은 동작 모드 (예컨대, 정상 동작, 구성 또는 테스트 모드) 를 명시하기 위한 것이다. 다른 데이터 버퍼 제어 신호들의 정의들은 상이한 동작 모드들에서 상이하다. 얘를 들어, 구성 모드에서, 모듈 제어 회로 (116) 는 MCH (101) 로부터 수신된 구성 정보에 기초하여 데이터 버퍼들 (118) 에서 프로그래밍가능 특징들을 구성하기 위해 DBCS 를 사용하고; 테스트 모드에서, DBCS 는 데이터 버퍼들에 의해 실행된 자체-테스트 프로세스들을 제어하는데 사용되며; 정상 동작 모드에서, DBCS 는 하나 이상의 인에이블 신호들 및 하나 이상의 ODT 신호들을 포함한다.
도 6b 는 데이터 버퍼 (118) 에서의 DB 제어 회로 (310) 를 도시한다. 도시된 것과 같이, DB 제어 회로 (310) 는 모듈 제어 디바이스 (116) 로부터 모듈 클록 신호 (CK) 를 수신하기 위한 클록 버퍼 (610), 입력 클록 (CK) 과 로컬로 동기화된 클록 (CK0) 간에 위상 고정을 제공하는 위상 고정 루프 회로 (PLL; 611), 로컬로 동기화된 클록 (CK0) 의 위성을 조정하기 위한 클록 위상 조정 회로 (615), 및 메모리 디바이스들의 대응하는 그룹으로의 로컬로 동기화된 클록 (CK0) 을 구동하는 클록 드라이버 (618) 를 포함한다. DB 제어 회로 (310) 는 추가로, 일 측에서 대응하는 시스템 DQS 신호 라인 (324) 에 및 다른 측에서 대응하는 모듈 DQS 신호 라인들 (YADQS 및 YBDQS) 에 커플링된 스트로브 라우팅 회로 (620) 를 포함한다. DB 제어 회로 (310) 는 DBCS 의 각각을 수신하기 위한 수신기 회로들 (630) 을 포함한다.
DB 제어 회로 (310) 는 추가로, 데이터 버퍼 제어 신호들을 디코딩하고 및/또는 그렇지 않으면 프로세싱하는 제어 프로세싱 회로 (640) 를 포함한다. 정상 동작 모드에서, 디코딩된/프로세싱된 데이터 버퍼 제어 신호들은 예컨대, MCH (101) 와 데이터 버퍼가 연관되는 메모리 디바이스들의 개별 그룹에서의 서브그룹들 중 하나와의 데이터 통신을 선택적으로 인에이블하기 위해, DQ 라우팅 회로들 (320) 및 스트로브 라우팅 회로 (620) 에 의해 사용되는 하나 이상의 데이터 경로 인에이블 신호들 (ENA 및/또는 ENB) 을 포함할 수도 있다. 구성 모드에서 디코딩된/프로세싱된 데이터 버퍼 제어 신호들은 제어 프로세싱 회로 (640) 에서 구성 레지스터들을 프로그래밍하는데 사용되며, 차례로 하나 이상의 지연 신호들 (DS1, DS2, DS3) 을 제어한다. 지연 신호 (DS1) 는 DQ/DQS 라우팅 회로들에서 판독 경로들에서 지연 회로들을 제어하는데 사용되고, 지연 신호 (DS2) 는 DQ/DQS 라우팅 회로들 데이터 버퍼에서 기록 경로들에서 지연 회로들을 제어하는데 사용되고, 그리고 지연 신호 (DS3) 는 로컬로 동기화된 클록 (CK0) 의 위상을 제어하는데 사용된다.
스트로브 라우팅 회로 (620) 는 또한, MCH (101) 또는 메모리 디바이스들 (112) 로부터 수신된 스트로브 신호들을 버퍼링하고, 기록 스트로브 (WDQS) 또는 판독 스트로브 (RDQS) 를 각각 DQ 라우팅 회로들 (320) 로 출력한다. 일 실시형태에서, DB 제어 회로 (310) 는 추가로, DQ 라우팅 회로 (320) 및 스트로브 라우팅 회로 (620) 에서 판독 데이터/스트로브 신호들의 타이밍의 동적 조정을 제공하는 동적 지연 제어 회로 (650) 를 포함한다.
특정 실시형태들에서, 도 6C 에 도시된 것과 같이, 제어 프로세싱 회로 (640) 는, 데이터 버퍼 제어 신호들 및 모듈 클록 신호 (CK) 를 수신하고 정상 동작 모드에서 데이터 경로 제어 신호들 (330) 을 출력하는 제어 로직 (660) 을 포함한다. 구성 모드에서, 제어 로직은 데이터 버퍼에서 구성 레지스터들을 프로그래밍하기 위한 구성 신호들을 출력한다. 예를 들어, 제어 로직은 구성 신호들 (681) 을 판독 데이터/스트로브 신호들의 타이밍의 정적 제어를 제공하는 프로그래밍가능 레지스터들 (671) 에 출력하고, 구성 신호들 (682) 을 기록 데이터/스트로브 신호들의 타이밍을 제어하는데 사용된 지연 신호들 (DS2) 을 제어하는 프로그래밍가능 레지스터들 (672) 에 출력하고, 구성 신호들 (683) 을 로컬로 동기화된 클록 신호 (CK0) 의 위상을 제어하는데 사용된 지연 신호들 (DS3) 을 제어하는 프로그래밍가능 레지스터들 (673) 에 출력한다.
프로그래밍가능 레지스터들 (671) 은 신호 라인들 (691) 을 통해, 입력으로서 DQS 신호, 클록 신호 (CK), 및 데이터 인에이블 신호들 (EN) 중 하나를 취하는 동적 지언 제어 회로 (650) 에 커플링되고, 지연 신호 (DS1) 를 출력한다. 동적 지연 제어 회로 (650) 는 이하 더 상세히 설명된다.
도 7a 는 특정 실시형태들에 따른 메모리 모듈 (110) 에 의해 수행된 방법 (700) 을 예시하는 플로우차트이다. 도 7a 에 도시된 것과 같이, 방법은 클록 신호와 함께 시스템 C/A 신호들을 MCH (101) 로부터 수신하고 (710), 모듈 클록 신호 (CK) 를 생성하는 (715) 것을 포함한다. 모듈 클록 신호 (CK) 는 복수의 분배된 데이터 버퍼들 (118) 로 송신되고 (720), 로컬로 동기화된 디바이스들의 각각의 그룹에 대하여 로컬로 동기화된 클록 신호들 (CK0) 을 생성한다 (725). 각각의 데이터 버퍼는 로컬로 동기화된 클록 신호들 (CK0) 을 각각의 데이터 버퍼에 대응하는 메모리 디바이스들로 송신하고 (730), 메모리 디바이스들은 개별적인 로컬로 동기화된 클록 신호들에 따라 메모리 동작들을 수행한다 (735).
모듈 제어 회로 (116) 이 MCH (101) 로부터의 신호들에 기초하여 DBCS 를 생성하기 때문에, MCH (101) 는 판독/기록 데이터 신호들을 적절히 타이밍하고 로컬로 동기화된 클록 신호들 (CK0) 의 위상을 적절히 조정하기 위해 데이터 버퍼들 (118) 을 트레이닝할 수 있다. 특정 실시형태들에서, 모듈 제어 회로 (116) 는 MCH (101) 로부터의 모드 레지스터 커맨드 신호들에 기초하여 지연 제어 회로에서 레지스터들을 세팅하기 위한 DBCS 를 생성한다. 도 7b 에 도시된 것과 같이, 적절한 양의 위상 쉬프트를 로컬로 동기화된 클록 신호들 (CK0) 에 제공하기 위해 데이터 버퍼들을 트레이닝하는 방법 (750) 은, 데이터를 메모리 디바이스들 (112) 에서의 메모리 위치들의 세트에 기록함으로써 기록 동작을 수행하고 (751), 그 후에 메모리 위치들의 세트로부터 데이터를 판독함으로써 판독 동작을 수행하는 (752) 것을 포함한다. 판독 데이터는 기록 데이터와 비교되어 (753), 위상 조정이 각각의 로컬로 동기화된 클록 신호들 (CK0) 에 대하여 요구되는지를 결정한다 (754). 예를 들어, 모듈 제어 회로 (116) 에 더 인접한 데이터 신호 라인들로부터의 판독 데이터 비트들은 대응하는 기록 데이터 비트들과 일치하는 반면, 모듈 제어 회로 (116) 로부터 추가로 떨어진 데이터 신호 라인들로부터의 판독 데이터 비트들은 대응하는 기록 데이터 비트들과 일치하지 않는다. 불일치는 모듈 제어 회로 (116) 로부터 추가로 떨어진 데이터 버퍼들 (118) 에서의 로컬로 동기화된 클록 신호들 (CK0) 이 송신 동안 과도하게 지연되기 때문에 발생될 수 있고, 데이터 버퍼들 중에서 스큐를 보상하기 위해 위상 쉬프트를 클록 신호들 (CK0) 에 추가하도록 적절한 위상 조정이 데이터 버퍼들 내로 프로그래밍 (755) 될 수 있다. 프로그래밍은 예컨대, 모드 레지스터 기록 동작을 사용하여 실행될 수 있다. 상기 프로세스는 적절한 클록 신호 위상 조정이 달성될 때까지 반복될 수 있다.
도 8 은 일 실시형태에 따라 DQ 또는 DQS 라우팅 회로 (320 또는 620) 를 예시한다. 도시된 것과 같이, DQ/DQS 라우팅 회로 (320/620) 는 DQ/DQS 신호 라인 (322/324) 에 커플링된 DQ/DQS 핀 (801), 대응하는 모듈 DQ/DQS 라인(들) (Y/YDQS, 또는 YA/YADQS 및 YB/YBDQS) 에 커플링된 하나 이상의 DQS 핀들 (802) 의 세트를 포함한다. DQ/DQS 라우팅 회로 (320/620) 는 추가로, 기록 데이터/스트로브를 버퍼링하는 기록 스트로브 버퍼 (810), 기록 데이터/스트로브를 샘플링하는 기록 데이터/스트로브 수신기 (820), 및 지연 신호 (DS2) 에 의해 제어되는 기록 지연 회로 (825) 를 포함한다. DQ/DQS 라우팅 회로 (320/620) 는 추가로, 인에이블 신호들 (ENA 및 ENB) 과 같은 데이터 버퍼 제어 신호들 중 하나 이상에 의해 선택가능하거나 선택적으로 인에이블될 수 있는 복수의 기록 경로들 (830) 을 포함한다.
DQS 라우팅 회로는 추가로, 데이터 버퍼 제어 신호들 중 하나 이상에 따라 선택가능한 복수의 판독 경로들 (850) 을 포함한다. 선택된 판독 경로로부터의 출력은 지연 회로 (860) 에서 지연 신호 (DS1) 에 의해 제어되는 양만큼 지연되고, 샘플러 회로 (870) 에 의해 샘플링된다. 샘플링된 판독 데이터/스트로브는 송신기 (880) 에 의해, DQ/DQS 핀 (801) 을 통해 대응하는 데이터/스트로브 신호 라인 (322/324) 상으로 송신된다.
도 9 는 일 실시형태에 따라 DQS 라우팅 회로 (620) 를 예시한다. 도시된 것과 같이, DQS 라우팅 회로 (620) 는 대응하는 DQS 신호 라인 (324) 에 커플링된 제 1 DQS 핀 (901), 대응하는 모듈 DQS 라인 (YADQS) 에 커플링된 제 2 DQS 핀 (902A), 대응하는 모듈 DQS 라인 (YBDQS) 에 커플링된 제 3 DQS 핀 (902B) 을 포함한다. DQS 라우팅 회로 (620) 는 추가로, 제 1 DQS 핀 (901) 과 제 2 DQS 핀 (902A) 간에 커플링된 제 1 기록 스트로브 경로 및 제 1 DQS 핀 (901) 과 제 3 DQS 핀 (902B) 간에 커플링된 제 2 기록 스트로브 경로를 포함한다. 제 1 기록 스트로브 경로는 기록 스트로브를 버퍼링하는 기록 스트로브 버퍼 (910), 버퍼링된 모듈 신호 (CK0) 에 따라 기록 스트로브를 샘플링하는 기록 스트로브 수신기 (920), 및 지연 신호 (DS2) 에 의해 제어된 기록 지연 회로 (925) 를 포함한다. 샘플링된 기록 스트로브는 DQ 라우팅 회로들 (320) 에 기록 스트로브 (WDQS) 로서 제공된다. 제 1 기록 스트로브 경로는 추가로, 기록 스트로브를 모듈 스트로브 라인 (YADQS) 에 커플링된 하나 이상의 메모리 디바이스들 (112) 로 송신하는 제 1 기록 스트로브 송신기 (930A) 를 포함한다. 제 2 기록 스트로브 경로는 기록 스트로브 버퍼 (910), 기록 스트로브 수신기 (920), 지연 신호 (DS2) 에 의해 제어되는 기록 지연 회로 (925), 및 기록 스트로브를 모듈 스트로브 라인 (YBDQS) 에 커플링된 하나 이상의 메모리 디바이스들 (112) 로 송신하는 제 2 기록 스트로브 송신기 (930B) 를 포함한다. 제 1 및 제 2 기록 스트로브 송신기들 (930A 및 930B) 은 각각 2 개의 인에이블 신호들 (ENA 및 ENB) 에 의해 제어되어 제 1 기록 스트로브 경로와 제 2 기록 스트로브 경로가 인에이블 신호들 (ENA 및 ENB) 에 의해 선택적으로 인에이블/디스에이블될 수 있다.
DQS 라우팅 회로는 추가로, 제 1 DQS 핀 (901) 과 제 2 및 제 3 DQS 핀들 (902A 및 902B) 중 선택된 하나 간에 커플링된 판독 스트로브 경로를 포함한다. 판독 스트로브 경로에서, 선택 회로 (950) (예컨대, 멀티플렉서) 는 인에이블 신호들 (ENA 또는 ENB) 중 하나 또는 양자에 기초하여, DQS 핀 (902A) 을 통해 수신된 판독 스트로브 신호 또는 DQS 핀 (902B) 을 통해 수신된 판독 스트로브 신호를 선택한다. 선택된 판독 스트로브 신호는 지연 회로 (960) 에서 지연 신호 (DS) 에 의해 제어된 양만큼 지연되고, 버퍼링된 모듈 클록 신호 (CK0) 에 따라 샘플러 회로 (970) 에 의해 샘플링된다. 샘플링된 판독 스트로브는 DQ 라우팅 회로들 (320) 로 판독 스트로브 (RDQS) 로서 제공되고, 송신기 (980) 에 의해 제 1 DQS 핀 (901) 을 통해 대응하는 스트로브 신호 라인 (324) 상으로 송신된다.
도 10 은 일 실시형태에 따라 DQ 라우팅 회로 (320) 를 예시한다. 도시된 것과 같이, DQ 라우팅 회로 (320) 는 대응하는 DQ 신호 라인 (130) 에 커플링된 제 1 DQ 핀 (1001), 대응하는 모듈 DQ 라인 (YADQ) 에 커플링된 제 2 DQ 핀 (1002A), 대응하는 모듈 DQ 라인 (YBDQ) 에 커플링된 제 3 DQ 핀 (1002B) 을 포함한다. DQ 라우팅 회로 (320) 는 추가로, 제 1 DQ 핀 (1001) 과 제 2 DQ 핀 (1002A) 간에 커플링된 제 1 기록 데이터 경로 및 제 1 DQ 핀 (1001) 과 제 3 DQ 핀 (1002B) 간에 커플링된 제 2 기록 데이터 경로를 포함한다. 제 1 기록 데이터 경로는 기록 데이터 버퍼 (1010), DQS 라우팅 회로 (620) 로부터의 기록 스트로브 (WDQS) 에 따라 기록 데이터를 샘플링하는 기록 데이터 수신기 (1020), 지연 신호 (DS2) 에 의해 제어되는 기록 지연 회로 (1025), 및 기록 데이터를 모듈 데이터 라인 (YADQ) 에 커플링된 하나 이상의 메모리 디바이스들 (112) 로 송신하는 제 1 기록 데이터 송신기 (1030A) 를 포함한다. 제 2 기록 데이터 경로는 기록 데이터 버퍼 (1010), 기록 데이터 수신기 (1020), 지연 신호 (DS2) 에 의해 제어되는 기록 지연 회로 (825), 및 기록 데이터를 모듈 데이터 라인 (YBDQ) 에 커플링된 하나 이상의 메모리 디바이스들 (112) 로 송신하는 제 2 기록 데이터 송신기 (1030B) 를 포함한다. 제 1 및 제 2 기록 데이터 송신기들 (1130A 및 1130B) 은 각각, 2 개의 인에이블 신호들 (ENA 및 ENB) 에 의해 제어된다. 따라서, 제 1 기록 데이터 경로와 제 2 기록 데이터 경로가 인에이블 신호들 (ENA 및 ENB) 에 의해 선택적으로 인에이블/디스에이블될 수 있다.
DQ 라우팅 회로는 추가로, 제 1 DQ 핀 (1001) 과 제 2 및 제 3 DQ 핀들 (1002A 및 1002B) 중 선택된 하나 간에 커플링된 판독 데이터 경로를 포함한다. 판독 데이터 경로에서, 선택 회로 (1050) (예컨대, 멀티플렉서) 는 인에이블 신호들 (ENA 또는 ENB) 중 하나 또는 양자에 기초하여, DQ 핀 (1002A) 을 통해 수신된 판독 데이터 신호 또는 DQ 핀 (1002B) 을 통해 수신된 판독 데이터 신호를 선택한다. 선택된 판독 데이터 신호는 지연 회로 (1060) 에서 지연 신호 (DS) 에 의해 제어된 양만큼 지연된다. 그 후에, 지연된 판독 데이터 신호는 DQS 라우팅 회로 (620) 로부터의 판독 스트로브 (RDQS) 에 따라 수신기 회로 (1070) 에 의해 샘플링되고, 송신기 (1080) 에 의해 제 1 DQ 핀 (1001) 을 통해 대응하는 데이터 신호 라인 (130) 상으로 송신된다.
도 11 은 일 실시형태에 따라 지연 회로 (825/860/925/960/1025/1060) 로서 사용될 수 있는 지연 회로 (1100) 를 예시한다. 도시된 것과 같이, 지연 회로 (1100) 는 각각 입력 신호를 미리 결정된 양만큼 지연시키는 복수의 지연 스테이지들, 예컨대 지연 스테이지들 (1110, 1120, 및 1130) 을 포함한다. 지연 회로 (1100) 는 추가로, 수신하는 지연 신호 DS (DS1, DS2, 또는 DS3) 에 따라 지연 스테이지로부터의 출력들 중에서부터 선택하는 선택 회로 (1140) (예컨대, 멀티플렉서) 를 포함한다. 따라서, 선택 회로의 출력은 지연 신호 (DS) 에 의해 제어된 양만큼 입력 신호로부터 지연된다.
앞서 언급된 것과 같이, MCH (101) 는 DS1 및 DS2 신호들을 제어하는 레지스터들을 프로그래밍함으로써 기록/판독 신호들의 타이밍을 제어할 수 있다. 그러나, 일 실시형태에서, 데이터 버퍼들 (118) 은 MCH (101) 와 메모리 디바이스들 (112) 의 개별 그룹들 간의 데이터 경로들에 있기 때문에, MCH (101) 는 데이터 버퍼들과 메모리 디바이스들 (112) 간의 인터페이스들을 직접 제어하지 않는다. 따라서, 종래의 기록/판독 레벨링 기술들은 기록/판독 데이터 타이밍을 관리하기에 충분하지 않다. 일 실시형태에서, 판독/기록 데이터 신호들의 타이밍 및 로컬로 동기화된 컴포넌트들의 각 그룹에 대한 클록 신호의 위상의 프로그래밍가능한 제어를 갖는 데이터 버퍼들 (118) 에 부가하여, 데이터 버퍼들은 또한, 이하 추가로 논의되는 것과 같이, 판독 데이터/스트로브 신호들의 송신의 타이밍을 동적으로 제어하기 위한 신호 정렬 메커니즘을 포함한다.
도 12a 는 일 실시형태에 따른 기록 동작을 위한 타이밍 다이어그램이다. 도시된 것과 같이, 기록 동작과 연관된 기록 커맨드 (W/C) 가 시간 t1 에 모듈 제어 회로 (116) 에 의해 수신된 후에, 모듈 제어 회로 (116) 는 기록 커맨드들에 응답하여 시간 t2 에 하나 이상의 인에이블 신호들 (EN) 을 출력한다. 하나 이상이 인에이블 신호들은 시간 t3 에 데이터 버퍼 (118) 에 의해 수신되고, 그 후 시간 t4 에 MCH (101) 로부터 하나 이상의 스트로브 신호 (DQS) 를 수신한다. 동일한 인에이블 신호가 시간 t3' 에 다른 데이터 버퍼 (118) 에 의해 수신될 수도 있고, 이는 t3 가 있는 사이클과 상이한 사이클의 시스템 클록 (MCK) 에 있을 수 있는 것에 유의한다. t4 와 t1 간의 시간 간격은 시스템 (100) 과 연관된 기록 레이턴시 (W.L.) 와 일치하고, MCH (101) 에 의해 제어가능하고 데이터 버퍼 (118) 에 공지될 수 있다. 이하 인에이블-기록 데이터 지연 (EWD) 으로 지칭되는 t4 와 t3 간의 시간 간격은, 이들 양자의 신호들이 데이터 버퍼에 의해 수신되기 때문에, 데이터 버퍼 (118) 에 의해 결정될 수 있다. 그러한 결정에 기초하여, 데이터 버퍼 (118) 는 이하 커맨드-인에이블 지연 (CED) 으로 지칭되는 t3 와 t1 간의 시간 간격을 알 수 있고, 이는 하기에 추가로 설명되는 것과 같이, 데이터 버퍼 (118) 에 의해 조정된 클록 신호를 생성하고 판독 데이터의 MCH 로의 송신을 적절히 타이밍하는데 사용될 수 있다.
도 12b 는 일 실시형태에 따른 판독 동작을 위한 타이밍 다이어그램이다. 도시된 것과 같이, 판독 동작과 연관된 판독 커맨드 (R/C) 가 시간 t5 에 모듈 제어 회로 (116) 에 의해 수신된 후에, 모듈 제어 회로 (116) 는 판독 커맨드들에 응답하여 시간 t6 에 하나 이상의 인에이블 신호들 (EN) 을 출력한다. 하나 이상의 인에이블 신호들이 시간 t7 에 데이터 버퍼 (118) 에 의해 수신되고, 시간 t8 에 메모리 디바이스들의 개별 그룹으로부터 (도시되지 않은) 판독 데이터 신호들 및 수신된 하나 이상의 스트로브 신호 (DQS) 를 출력한다. 동일한 인에이블 신호가 시간 t3' 에 다른 데이터 버퍼 (118) 에 의해 수신될 수도 있고, 이는 t3 가 있는 사이클과 상이한 사이클의 시스템 클록 (MCK) 에 있을 수 있는 것에 유의한다. 따라서, 인에이블 신호들은 단독으로, 데이터 버퍼들 (118) 에 의해 판독 신호들의 송신을 타이밍하는데 사용될 수 없다.
t3 와 t1 간의 시간 간격, 즉 커맨드-인에이블 지연 (CED) 과 거의 동일해야 하는 t7 와 t5 간의 시간 간격에 대한 지식으로, 특정 실시형태들에서, 데이터 버퍼는 적절한 양의 지연을 판독 데이터 신호들 및 하나 이상의 DQS 신호에 부가하여, 판독 데이터 신호들 및 하나 이상의 DQS 신호가 시간 t9 에 데이터 버퍼에 의해 데이터/스트로브 신호 라인들 (130) 의 개별 그룹을 통해 MCH (101) 송신되도록 할 수 있고, t9 와 t5 간의 시간 간격은 시스템 (100) 과 연관된 판독 레이턴시 (R.L.) 와 일치한다.
t4 와 t3 간의 시간 간격, 즉 인에이블-기록 데이터 지연 (EWD) 은 도 6 에 도시된 것과 같이, DB 제어 회로 (310) 에서 지연 제어 회로 (650) 에 의해 결정된다. 일 실시형태에 따르면, 도 13 에 도시된 것과 같이, 동적 지연 제어 회로 (650) 는 DQS 에서 기록 프리앰블을 검출하기 위한 프리앰블 검출기 (1310), 데이터 버퍼 제어 신호들 중 하나를 수신하는 인에이블 입력 (EN) 과 버퍼링된 모듈 클록 신호 (CK0) 를 수신하는 클록 입력 (CK) 을 갖는 플립-플롭 회로 (1320), 및 데이터 버퍼 제어 신호들 중 하나를 수신하는 시작 입력, 플립-플롭 회로 (1320) 의 출력을 수신하는 정지 입력을 갖는 카운터 회로 (1330) 를 포함한다. 따라서, 카운터 회로의 출력은 기록 프리앰블이 검출될 때와 데이터 버퍼 제어 신호들 중 하나가 수신될 때로부터의 시간 간격을 표시할 것이다. 이러한 출력은 지연 신호 (DS1) 를 출력하는, 회로 (1340) 에서의 프로그래밍가능 레지스터들 (671) 로부터의 출력과 결합된다.
따라서, 도 14 에 도시된 것과 같이, 일 실시형태에서, 메모리 모듈 (110) 은 방법 (1400) 에 따라 메모리 시스템 (100) 에서 동작한다. 그 방법에서, 기록 동작 동안, 하나 이상의 데이터 버퍼 제어 신호들은 데이터 버퍼 (118) 에 의해 모듈 제어 회로 또는 모듈 제어기 (116) 로부터 수신된다 (1410). 모듈 제어기 (116) 는 MCH (101) 로부터의 기록 커맨드를 나타내는 C/A 신호들에 응답하여 하나 이상의 데이터 버퍼 제어 신호들을 생성한다. 하나 이상의 데이터 버퍼 제어 신호들은 데이터 버퍼 (118) 를 제어하는데 사용된다. 예를 들어, 하나 이상의 데이터 버퍼 제어 신호들은, 기록 데이터가 데이터 버퍼 (118) 에 커플링된 메모리 디바이스들의 그룹 중에서 메모리 디바이스들의 선택된 그룹으로 통신되게 하도록 기록 경로를 인에이블하는 하나 이상의 인에이블 신호들을 포함할 수도 있다. 하나 이상의 제 1 인에이블 신호들을 수신하는 것으로부터의 시간 간격 이후에, 기록 데이터 (DQ) 및 기록 스트로브 (DQS) 는 데이터 버퍼 (118) 에 의해 MCH (101) 로부터 수신된다 (1420). 일 실시형태에서, 하나 이상이 제 1 인에이블 신호를 수신하면, 카운터가 시작되고, 기록 데이터 (DQ) 또는 기록 스트로브 (DQS) 가 수신될 경우 정지된다. 따라서, 하나 이상의 제 1 인에이블 신호들을 수신하는 것과 기록 스트로브 신호 (DQS) 신호를 수신하는 것 간의 시간 간격 (EWD) 은 기록된다.
MCH (101) 로부터 커맨드 신호들의 도달과 MCH (101) 로부터 기록 데이터/스트로브 신호 (DQ/DQS) 의 도달 간의 시간 간격이 시스템 (100) 과 연관된 기록 레이턴시 파라미터에 따라 세팅되기 때문에, 시간 간격 (EWD) 은 커맨드 신호가 메모리 모듈 (110) 에 의해 수신될 때의 시간과 하나 이상의 인에이블 신호들이 데이터 버퍼 (118) 에 의해 수신될 때의 시간 간에 시간 간격 (CED) 을 확인하는데 사용될 수 있다. 시간 간격 (CED) 은 데이터 버퍼 (118) 에 의해, 기록 데이터의 MCH (101) 로의 송신을 적절히 타이밍하는데 사용될 수 있다.
도 14 에 도시된 것과 같이, 지연 신호 (DS) 는 시간 간격 (EWD) 에 따라 생성된다 (1430). 기록 스트로브 신호 (DQS) 를 수신하는 것과 동시에, 데이터 버퍼 (118) 는 또한 기록 데이터 신호들 (DQ) 의 세트를 수신한다 (1440). 수신된 기록 데이터 신호들은 하나 이상의 제 1 인에이블 신호들에 의해 데이터 버퍼 (118) 로 커플링된 메모리 디바이스들의 그룹으로부터 선택된 메모리 디바이스들의 서브그룹으로 송신된다 (1450).
판독 동작 동안, 예컨대, 하나 이상의 제 2 인에이블 신호들을 포함하는 데이터 버퍼 제어 신호들의 다른 세트가 데이터 버퍼 (114) 에 의해 모듈 제어기 (116) 로부터 수신된다 (1460). 하나 이상의 제 2 인에이블 신호들은 MCH (101) 로부터 수신된 판독 커맨드 신호들에 응답하여 모듈 제어기 (116) 에 의해 생성되고, 데이터 버퍼 (118) 에 의해 메모리 디바이스들의 서브그룹 중 판독 데이터를 수신할 서브그룹을 선택하는데 사용된다. 그 후에, 판독 스트로브 신호 (DQS) 및 판독 데이터 신호의 세트 (DQ) 는 메모리 디바이스들의 선택된 서브그룹으로부터 수신된다 (1470). DQS 및 DQ 신호들의 MCH (101) 로의 송신을 적절히 타이밍하기 위해, DQS 및 DQ 신호들은 지연 신호 (DS) 에 따라 조정되고 (예컨대, 지연되고), 따라서 DQS 및 DQ 신호들은 시스템 (100) 과 연관된 판독 레이턴시 파라미터와 일치하는 시간 간격으로 판독 커맨드를 뒤따른다.

Claims (10)

  1. 메모리 제어기를 갖는 메모리 시스템에서 동작하는 메모리 모듈로서,
    상기 메모리 시스템은 시스템 클록에 따라 동작하고,
    상기 메모리 모듈은,
    데이터 버퍼들; 및
    메모리 디바이스들의 복수의 그룹들을 포함하는 메모리 디바이스들을 포함하며,
    메모리 디바이스들의 각각의 개별 그룹은 상기 데이터 버퍼들 중 개별 데이터 버퍼를 통해 상기 메모리 제어기와 데이터를 통신하고, 상기 메모리 디바이스들의 각각의 개별 그룹은 상기 데이터 버퍼들 중 개별 데이터 버퍼로부터 수신된 로컬 클록 신호에 따라 데이터 신호들을 수신하고 송신하는, 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 메모리 제어기로부터 커맨드/어드레스 (C/A) 신호들 및 시스템 클록을 수신하고 모듈 C/A 신호들, 데이터 버퍼 제어 신호들 및 모듈 클록 신호를 출력하는 모듈 제어 디바이스를 더 포함하며,
    상기 모듈 클록 신호는 시스템 클록 신호로부터 도출되고, 상기 모듈 제어 디바이스는 상기 모듈 C/A 신호들을 상기 메모리 디바이스들 중 적어도 일부에 송신하고, 상기 모듈 제어 디바이스는 상기 데이터 버퍼 제어 신호들 및 상기 모듈 클록 신호를 상기 데이터 버퍼들로 송신하며,
    상기 모듈 제어 디바이스는 상기 메모리 디바이스들에 임의의 클록 신호를 송신하지 않는, 메모리 모듈.
  3. 제 2 항에 있어서,
    개별 버퍼 회로는 상기 메모리 제어기와 상기 메모리 디바이스들의 개별 그룹 간에 데이터를 통신하기 위한 데이터 경로들을 포함하고, 상기 데이터 경로들은 상기 데이터 버퍼 제어 신호들 중 적어도 하나에 의해 제어되는, 메모리 모듈.
  4. 제 2 항에 있어서,
    복수의 버퍼 회로들은, 각각의 데이터 버퍼 제어 신호가 상이한 시간 포인트들에서 상기 복수의 버퍼 회로들에 도달하도록, 상기 메모리 모듈의 표면에 걸쳐 분배되고, 그리고
    개별 버퍼 회로는 상기 모듈 클록 신호로부터 상기 로컬 클록 신호를 재생성하고, 상기 로컬 클록 신호를 상기 메모리 디바이스들의 개별 그룹으로 제공하도록 구성되는, 메모리 모듈.
  5. 제 1 항에 있어서,
    개별 버퍼 회로는 상기 로컬 클록 신호의 위상을 제어하는 하나 이상의 프로그래밍가능 레지스터들을 포함하는, 메모리 모듈.
  6. 제 5 항에 있어서,
    상기 메모리 제어기로부터 커맨드/어드레스 (C/A) 신호들 및 시스템 클록을 수신하고 모듈 C/A 신호들, 데이터 버퍼 제어 신호들 및 모듈 클록 신호를 출력하는 모듈 제어 디바이스를 더 포함하며,
    상기 모듈 클록 신호는 시스템 클록 신호로부터 도출되고, 상기 모듈 제어 디바이스는 상기 모듈 C/A 신호들을 상기 메모리 디바이스들 중 적어도 일부에 송신하고, 상기 모듈 제어 디바이스는 상기 데이터 버퍼 제어 신호들 및 상기 모듈 클록 신호를 상기 데이터 버퍼들로 송신하며,
    상기 버퍼 회로는 상기 데이터 버퍼 제어 신호들에 따라 상기 하나 이상의 레지스터들을 프로그래밍하도록 구성되는, 메모리 모듈.
  7. 제 1 항에 있어서,
    개별 버퍼 회로는 수신된 클록 신호로부터 상기 로컬 클록 신호를 재생성하고, 상기 수신된 클록 신호로 상기 로컬 클록 신호를 위상 고정하도록 구성되는, 메모리 모듈.
  8. 제 1 항에 있어서,
    상기 메모리 디바이스들은 하나 이상의 랭크들로 구성되고, 상기 메모리 디바이스들의 각 그룹은 상기 하나 이상의 랭크들의 각각으로부터 적어도 하나의 메모리 디바이스를 포함하는, 메모리 모듈.
  9. 메모리 시스템에서 메모리 버스에 커플링된 메모리 모듈을 동작시키는 방법으로서,
    상기 메모리 모듈은 메모리 디바이스들을 포함하고,
    상기 메모리 모듈을 동작시키는 방법은,
    시스템 클록 신호를 수신하는 단계;
    모듈 클록 신호를 생성하는 단계;
    상기 모듈 클록 신호를 상기 메모리 디바이스들과 상기 메모리 버스 간에 커플링된 복수의 데이터 버퍼들로 송신하는 단계;
    상기 데이터 버퍼들 중 개별 데이터 버퍼들과 연관된 로컬 클록 신호들을 생성하는 단계;
    상기 로컬 클록 신호들을 상기 메모리 디바이스들로 송신하는 단계; 및
    상기 로컬 클록 신호들에 따라 상기 메모리 디바이스들에서 판독/기록 동작들을 수행하는 단계를 포함하는, 메모리 모듈을 동작시키는 방법.
  10. 제 9 항에 있어서,
    상기 로컬 클록 신호들에 프로그래밍가능한 양의 지연을 포함시키는 단계를 더 포함하는, 메모리 모듈을 동작시키는 방법.
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