JP4282319B2 - 半導体記憶装置 - Google Patents

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    • G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、検索データが記憶されているかをその検索データに従って判定する連想記憶メモリ（ＣＡＭ）に関する。より特定的には、この発明は、高速動作が可能でありかつ安定に３値データを記憶することのできる３値連想記憶メモリ（ＴＣＡＭ）に関する。
【０００２】
【従来の技術】
内容参照メモリまたは連想記憶メモリ（コンテント・アドレッサブル・メモリ：ＣＡＭ）は、データの書込および読出に加えて、その記憶内容を検索（サーチ）データに従って参照することができるという機能を備えている。すなわち外部からのデータ（検索データ）と一致する記憶データ（ワード）が存在するかを検出することができる。検索データと一致するデータが記憶されている場合、一致線が駆動されて、検索データに対応するデータが格納されていることを検出することができる。したがって、各記憶データと検索データとを逐一比較する必要がなく、高速でデータの検索を行なうことができる。
【０００３】
このようなＣＡＭは、たとえばデータ処理システムにおいて、キャッシュアクセス時に、必要なデータが格納されているかの判定を行なうキャッシュヒット／ミス判定時のアドレス比較などにおいて用いられている。
【０００４】
従来のＣＡＭにおいて、メモリセルは、記憶状態として、“１”および“０”の２状態を有し、２値データを記憶する。この２値データを記憶するＣＡＭの場合、各ワードごとに、曖昧さのない意味のあるデータが格納される。検索動作時に、記憶データ（ワード）の各ビットと検索データの各ビットが完全に一致したときに、一致線が一致を示す状態に設定される。
【０００５】
このような２値データを記憶するＣＡＭセルに代えて、３値データを記憶するＴＣＡＭ（ターナリー・ＣＡＭ）が、特許文献１（米国特許６３２０７７７号公報（ＵＳ６３２０７７７Ｂ１））において開示されている。
【０００６】
ＴＣＡＭにおいては、メモリセルに、記憶状態として、“１“および“０”の２状態に加えて、さらに“ドントケア（Ｘ）”状態が格納される。各記憶ワードを、３値データビットの組合せで構成する場合、ネットワークシステムにおいてＩＰ（インターネット・プロトコル）パケットに対する処理などを行なう場合に、特に有効である。たとえば、今、簡単化のために、パケットの行先アドレスが、４ビットで表現されると仮定する。あるパケットの行先アドレスが“１＊＊＊”（先頭ビットが“１”であれば、残りのアドレスビットはどのような値を取ってもよい）の場合、ある所定の処理を、そのパケットに対して行なうことを考える。パケットが、システムに到着した際に、その行先アドレスを検索して、アドレス“１＊＊＊”と一致するかどうかを判定するために、ＣＡＭまたはＴＣＡＭの連想記憶メモリが用いられるとする。
【０００７】
この場合、パケットが到着する前に、ＣＡＭまたはＴＣＡＭには、“１＊＊＊”というデータを記憶しておく必要がある。通常の２値記憶のＣＡＭを用いた場合、“１０００”、“１００１”、“１０１０”、“１０１１”、“１１００”、“１１０１”、“１１１０”、および“１１１１”の８状態を記憶しておく必要があり、したがって、このパケットの行先アドレス検索のために、８ワードが消費される。
【０００８】
一方、ＴＣＡＭにおいては、状態“Ｘ”を記憶することができるため、“１ＸＸＸ”の１個のワードを記憶することが要求されるだけである。行き先アドレスのビット数がさらに増大すると、この使用されるワードの数の差がさらに大きくなる。したがって、ＴＣＡＭを用いた場合、多様なデータを少ないワード数で記憶することができる。実際には、ＩＰパケットには、行先アドレスに加えて、送信元のＩＰアドレス、通信品質を示す情報、およびＩＰプロトコルのバージョン番号などの種々の情報が含まれている。したがって、これらの情報に対し検索処理を行なう場合に、ＴＣＡＭが、非常に有用であることがわかる。
【０００９】
【特許文献１】
米国特許６３２０７７７号公報
【００１０】
【発明が解決しようとする課題】
上述のように、ＴＣＡＭは、３値情報を記憶することができる連想記憶メモリであり、情報ネットワークシステムにおけるパケット検索情報に用いられるＬＳＩとして有用性を有する。
【００１１】
前述の特許文献１においては、２ビットのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルを用いて、１ビットのデータを記憶して、３値データの記憶を実現している。すなわち、ＤＲＡＭセルの２つの記憶ノードに、“ＨＬ”、“ＬＨ”、および“ＬＬ”のデータを格納し、これらと検索データ線を介して与えられる検索データとの一致／不一致を、比較回路において検出する。
【００１２】
前述のように、この特許文献１においては、記憶素子としてＤＲＡＭセルを用いており、そのデータ記憶のための容量素子として、スタックト構造の３次元キャパシタが用いられている。ＤＲＡＭセルにおいて、スタックトキャパシタを用いた場合、ＴＣＡＭセルの面積を低減でき、応じてチップ面積を低減することが期待される。また、小占有面積で、大きな容量値を有するキャパシタを実現でき、ソフトエラー耐性も改善されることが予測される。
【００１３】
しかしながら、このようなスタックトキャパシタをＴＣＡＭに用いた場合、安定に動作させるためには、できるだけ容量値の大きいキャパシタを形成する必要がある。このため、キャパシタ部の構造が、複雑となり、メモリセル構造が複雑な３次元構造となる。このため、工程数およびマスク枚数が増加し、またその複雑なパターニングを行なう必要があり、チップコストを改善するのが困難となる。このため、３次元構造のスタックトキャパシタを用いてＴＣＡＭセル面積を低減し、応じてチップ面積を縮小しても、製造コストを劇的に低減することは困難である。
【００１４】
また、電気的特性としては、通常、ＤＲＡＭセルキャパシタは、容量値を大きくすることができる。その反面、充電に長時間を要するため、書込サイクル時間が長くなるという問題が生じる。ＴＣＡＭにおいては、アレイに対するデータの書込が必要となる場合、通常の検索動作に割込をかけてデータの書込を行なう必要がある。したがって、この書込時間が長い場合には、それだけ、検索動作に対する割込時間が長くなり、検索処理効率が低下するという問題が生じる。
【００１５】
また、ＤＲＡＭセルのキャパシタをデータ記憶のために用いた場合、その記憶データがリークにより消失するのを防止するために、周期的に再書込を行なうリフレッシュ動作を行なう必要がある。このリフレッシュ動作を行なう場合には、内部で、メモリセル情報を読出し、増幅し、再書込を行なう。したがって、このリフレッシュ動作も、検索動作に割込をかけて行なう必要があり、リフレッシュ動作による検索動作への割込が、大きな時間割合で発生するため、検索処理効率が低下する。
【００１６】
また、上述の特許文献１に示されるＴＣＡＭセルの構成においては、センスアンプを中心として、左右のビット線の電位を増幅するオープンビット線構成が、以下の理由のために必然的に用いられる。なお、センスアンプは、ＴＣＡＭセルのデータの読出およびリフレッシュのために用いられる。ビット線は、ＴＣＡＭセル内のＤＲＡＭセルのトランジスタに接続され、書込／読出データを伝達する。
【００１７】
ＴＣＡＭセルの２つのキャパシタのストレージノードの電位は、記憶状態に応じて、“Ｈ、Ｌ”、“Ｌ、Ｈ”、および“Ｌ、Ｌ”となる。したがって、必ずしも、これらの２つのストレージノードには、相補電圧が格納されるわけではない。したがって、ＴＣＡＭセルの２つのキャパシタの記憶データを第１および第２のビット線に読出し、これらの第１および第２のビット線の電圧をセンスアンプで差動増幅することはできない。このため、通常の、ＤＲＡＭにおいて用いられる折返しビット線構成を用いることができない。
【００１８】
折返しビット線構成の場合、対をなすビット線には常に相補データが伝達され、センスアンプは、このビット線対の電位を差動的に増幅する。ビット線対はセンスアンプの一方側に並行して配設されており、ノイズが発生しても同相ノイズが乗るため、この折返しビット線は、ノイズの影響を相殺して、微小電位差を安定に増幅するという利点を、オープンビット線構成に対して有している。したがって、上述の特許文献１におけるＴＣＡＭセルの場合、オープンビット線構成でビット線が配置されており、ノイズの影響を受けやすく、安定にセンス動作を行なうことが困難であるという問題が生じる。
【００１９】
上述のようなＤＲＡＭセル２ビットをＴＣＡＭセルとして用いる構成に代えて、インバータラッチで構成されるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルを２ビットデータ記憶素子として用いることも考えられる。ＳＲＡＭセルを用いた場合、リフレッシュ動作は不要であり、検索処理効率を、ＤＲＡＭセルに比べて改善できる。また、ＳＲＡＭセルとして、ＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が用いられる場合、ＳＲＡＭセルの記憶ノードの容量は、ＭＩＳＩトランジスタのゲート容量であり、ＤＲＡＭセルキャパシタに比べて容量値は小さいため、高速で記憶ノードを充電することができ、高速でデータの書込を行なうことができる。
【００２０】
しかしながら、この記憶ノードの寄生容量が小さいため、α線照射時に基板領域において生じるインパクトイオン化現象により、この記憶ノードの電荷が再結合により消失し、記憶データが変化するというソフトエラーが生じやすく、α線ソフトエラー耐性が非常に低いという問題が生じる。
【００２１】
また、ＳＲＡＭセルは、インバータラッチで構成されるため、２ビットのＳＲＡＭセルを１ビットのデータを記憶するために用いた場合、フルＣＭＯＳ（相補ＭＩＳ）セルの場合、合計８個のＭＩＳトランジスタが必要となり、セルの占有面積が大きくなり、チップ面積を低減することができないという問題が生じる。
【００２２】
それゆえ、この発明の目的は、小占有面積で、安定にデータを記憶することのできるＴＣＡＭセルを有する半導体記憶装置を提供することである。
【００２３】
この発明の他の目的は、高速で、データの書込を行なうことのできるＴＣＡＭセルを有する半導体記憶装置を提供することである。
【００２４】
この発明の、さらに他の目的は、大容量、高速かつ低コストの半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】
この発明の第１の観点に係る半導体記憶装置は、１ビットデータを記憶するＴＣＡＭセルのデータ記憶部が、それぞれが、２つのＤＲＡＭセルを有する第１および第２のツインセルで構成される。第１のツインセルは、第１のトランジスタとデータを第１の記憶ノードに記憶する第１の容量素子、および第２のトランジスタとデータを第２の記憶ノードに記憶する第２の容量素子とを含む。第２のツインセルは、第３のトランジスタとデータを第３の記憶ノードに記憶する第３の容量素子、および第４のトランジスタとデータを第４の記憶ノードに記憶する第４の容量素子とを含む。
【００２６】
この発明の第１の観点に係るＴＣＡＭセルは、さらに、第１のツインセルの１つの記憶ノードの記憶データと、検索データ線対の第１の検索データ線を介して伝達されるデータとを比較し、かつ第２のツインセルの１つの記憶ノードの記憶データと子の検索データ線対の第２の検索データ線の検索データとを比較し、これらの比較結果に従って一致線を選択的に駆動する比較回路を含む。検索データ線対には、相補データが転送される。
第１ないし第４の容量素子の各々は、基板領域表面に形成される第１導電型の第１の不純物領域と、第１の不純物領域上に絶縁膜を介して対向して配置され、所定電圧を伝達する第１の導電線とを備える。第１および第２の容量素子は、第３および第４の容量素子と中央部に関して対向して配置される。
比較回路は、中央部に配置される第１導電型の第２の不純物領域と、第２の不純物領域と交差するように配置され、相補検索データを転送する検索データ線対の第１の検索データ線に結合される第１のゲート電極と、第２の不純物領域と交差するように配置され、第１の記憶ノードに対応する第１の不純物領域に第１の導電線よりも上層に配置される第２の導電線を介して結合される第２のゲート電極と、第２の不純物領域と交差するように配置され、検索データ線対の第２の検索データ線に結合される第３のゲート電極と、第２の不純物領域と交差するように配置され、前記第４の記憶ノードに対応する第１の不純物領域に前記第１の導電線よりも上層に配置される第３の導電線を介して結合される第４のゲート電極とを備える。第２の不純物領域は、第１および第２のゲート電極の対と第３および第４のゲート電極の対の間の領域において一致線に結合され、かつ第１および第２のゲート電極の対の外側と第３および第４のゲート電極の対の外側の領域それぞれにおいて基準電源ノードに結合される。
この発明の第２の観点に係る半導体記憶装置は、与えられた検索データと記憶データとの一致を判定する半導体記憶装置であって、各々が記憶データの１ビットを記憶する少なくとも１個のメモリセル回路を備える。メモリセル回路は、第１のトランジスタと、第１のトランジスタを介して与えられたデータを第１の記憶ノードに格納する第１の容量素子と、第１のトランジスタと並行して選択状態へ駆動される第２のトランジスタと、第２のトランジスタを介して与えられるデータを第２の記憶ノードに格納する第２の容量素子とを含む第１のツインセルを備える。第１および第２の記憶ノードには、相補データが格納される。
この発明の第２の観点に係る半導体記憶装置は、第１のツインセルと別に配置される第２のツインセルを備える。第２のツインセルは、第３のトランジスタと、第３のトランジスタを介して与えられたデータを第３の記憶ノードに格納する第３の容量素子と、第３のトランジスタと並行して選択状態へ駆動される第４のトランジスタと、第４のトランジスタを介して与えられるデータを第４の記憶ノードに格納する第４の容量素子とを備える。第３および第４の記憶ノードには相補データが格納される。
この発明の第２の観点に係る半導体記憶装置は、第１および第２の記憶ノードのいずれかと第３および第４の記憶ノードのいずれかの記憶データの対と与えられた相補検索データとを比較し、該比較結果に従って一致線を選択的に駆動する比較回路と、検索指示に応答して、クロック信号の第１のエッジに同期して相補検索データを生成してメモリセル回路へ転送するとともにクロック信号の第２のエッジに応答して前記相補検索データをリセットする検索制御回路と、メモリセル回路の記憶データのリフレッシュを指示するリフレッシュ要求発行回路と、リフレッシュ要求指示に応答して、クロック信号の第２のエッジに同期してメモリセル回路の記憶データを読み出すための制御信号を生成するとともにこの制御信号をクロック信号の第１のエッジに応答して非活性化するリフレッシュ制御回路と、メモリセル回路に対応して配置され、制御信号に応答して活性化され、読み出されたデータを増幅して前記メモリセル回路に再書込みする少なくとも１個のセンスアンプ回路を備える。
この発明の第３の観点に係る半導体記憶装置は、与えられた検索データと記憶データとの一致を判定する半導体記憶装置であって、各々が記憶データを記憶するメモリセル回路を備える。メモリセル回路は、第１のトランジスタと、この第１のトランジスタを介して与えられたデータを第１の記憶ノードに格納する第１の容量素子と、第１のトランジスタと並行して選択状態へ駆動される第２のトランジスタと、第２のトランジスタを介して与えられるデータを第２の記憶ノードに格納する第２の容量素子とを含む第１のツインセルを備える。第１および第２の記憶ノードには、相補データが格納される。このメモリ回路は、さらに、第１のツインセルと別に配置される第２のツインセルを備える。第２のツインセルは、第３のトランジスタと、第３のトランジスタを介して与えられたデータを第３の記憶ノードに格納する第３の容量素子と、第３のトランジスタと並行して選択状態へ駆動される第４のトランジスタと、第４のトランジスタを介して与えられるデータを第４の記憶ノードに格納する第４の容量素子とを備える。第３および第４の記憶ノードには相補データが格納される。
この発明の第３の観点に係る半導体記憶装置は、さらに、第１および第２のツインセルに対して共通に配置され、第１および第２のツインセルに対する書込データを少なくとも転送するビット線対と、第１のツインセルに対して配置され、第１および第２のトランジスタを選択状態へ駆動する選択信号を伝達する第１の選択線と、第１の選択線と別に第２のツインセルに対応して配置され、第３および第４のトランジスタを選択状態へ駆動する選択信号を伝達する第２の選択線と、第１および第２のツインセルに共通に配置され、メモリセル回路に対する相補データビットを転送する第１と第２の検索データ線と、第１と第４の記憶ノードの記憶データの対と与えられた相補検索データとを比較し、該比較結果に従って一致線を選択的に駆動する比較回路とをさらに備える。
比較回路は、一致線と基準電源ノードとの間に直列に接続される第５と第６のトランジスタと、一致線と基準電源ノードとの間に直列に接続される第７と第８のトランジスタとを備える。第５のトランジスタの制御電極は第１の記憶ノードに、第６のトランジスタのゲート電極は第１の検索データ線に、第７のトランジスタのゲート電極は第４の記憶ノードに、第８のトランジスタのゲート電極は第２の検索データ線にそれぞれ接続される。
第１のトランジスタのゲート電極と第２のトランジスタのゲート電極は、共通の第１のゲート電極線で構成される。第３のトランジスタのゲート電極と第４のトランジスタのゲート電極は、共通の第２のゲート電極線で構成される。第５のトランジスタのゲート電極は第３のゲート電極線で構成される。第６のトランジスタのゲート電極は第４のゲート電極線で構成される。第７のトランジスタのゲート電極は第５のゲート電極線で構成される。第８のトランジスタのゲート電極は第６のゲート電極線で構成される。第３から第６のゲート電極線は、１のゲート電極線と第２のゲート電極線との間に配置され、第１のゲート電極線と第２のゲート電極線は行方向に延在し、第３から第６のゲート電極線は列方向に延在する。
ＴＣＡＭセルを、２つのＤＲＡＭツインセルで構成し、各ツインセルには、常に相補データを格納する。従って、これらのツインセルの相補データは、センスアンプで差動的に増幅することができ、折り返しビット線構成でセンス動作を行うことができる。
【００２７】
また、相補データがツインセルに格納されており、常に記憶ノードには電圧差が存在するため、応じてデータの内部読出時においてビット線対に電圧差を生じさせることができ、リフレッシュ間隔を長くすることができ、検索効率の低下を抑制し、また、リフレッシュに要する消費電流を低減する。
【００２８】
また、ＤＲＡＭセルが、ツインセルの構成要素として用いられているため、ＳＲＡＭセルを利用する構成に較べて、その占有面積を低減でき、小占有面積のＴＣＡＭセルを実現することができる。
【００２９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うＴＣＡＭセルの電気的回路を示す図である。図１において、ＴＣＡＭセルは、１ビットのデータを記憶する記憶部ＳＵと、記憶部ＳＵに格納されたデータと検索線ＳＬおよび／ＳＬを介して伝達される検索データビットとを比較する比較回路ＣＭＰとを含む。
【００３０】
記憶部ＳＵは、データ書込時、ワード線（選択線）ＷＬｅ上の信号に応答してビット線ＢＬおよび／ＢＬに伝達された相補書込データを格納するツインセルＴＷ０と、ワード線ＷＬｏ上の信号電位に応答して、データ書込時、ビット線ＢＬおよび／ＢＬ上に伝達された相補データを格納するツインセルＴＷ１を含む。ビット線ＢＬおよび／ＢＬには、常に、相補データが伝達される。
【００３１】
また、検索線ＳＬおよび／ＳＬにおいても、検索データビットに対応する相補データが転送される。
【００３２】
ここで、以下の説明において、「１ビットのデータ」は、検索データまたは記憶データのワードの単位を示し、「データ」は、ＴＣＡＭセルに対して転送されまた記憶される情報を示すものとする。例えば、ワードの１ビットが、ツインセルＴＷ０およびＴＷ１の２つの相補記憶データにより表現される。
【００３３】
ツインセルＴＷ０は、ワード線ＷＬｅとビット線ＢＬの交差部に対応して配置されるダイナミックセルＭＣ１と、ワード線ＷＬｅとビット線／ＢＬの交差部に対応して配置されるダイナミックセルＭＣ２を含む。ツインセルＴＷ１は、ワード線ＷＬｏとビット線ＢＬの交差部に対応して配置されるダイナミックセルＭＣ３と、ワード線ＷＬｏとビット線／ＢＬの交差部に対応して配置されるダイナミックセルＭＣ４を含む。
【００３４】
これらのダイナミックセルＭＣ１からＭＣ４は、それぞれ、データを電荷の形態で格納するキャパシタＮＱと、対応のワード線上の信号に応答して、キャパシタと対応のビット線（ＢＬまたは／ＢＬ）に結合するアクセストランジスタＮＴを含む。これらのダイナミックセルＭＣ１からＭＣ４は、それぞれ、１トランジスタ／１キャパシタ型のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルと同様の構成を有する。キャパシタＮＱは、その断面構造は後に詳細に説明するが、ＮチャネルＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されるプレーナ型ＭＩＳキャパシタである。すなわちゲート電極を一方電極（セルプレート電極）とし、半導体基板領域（不純物領域）を他方電極（ストレージノード電極）とする平行電極型キャパシタである。
【００３５】
ダイナミックセルＭＣ１からＭＣ４のキャパシタＭＱの一方電極（セルプレート電極）が、ＭＩＳトランジスタのゲート電極で構成され、共通に、セルプレート電圧ＶＣＰが与えられる。ダイナミックセルＭＣ１からＭＣ４のキャパシタＮＱの他方電極ノードが、ストレージノードＳＮ１からＳＮ４として用いられて、それぞれに、記憶データに対応する電荷が蓄積される。
【００３６】
この記憶部ＳＵは、したがって、４ビットのダイナミックセルで構成される。ツインセルＴＷ０およびＴＷ１は、それぞれ、相補データを格納する。これらの４ビットのダイナミックセルで、１ビットの検索データに対応するデータを記憶する。
【００３７】
比較回路ＣＭＰは、検索線／ＳＬおよびＳＬ上の信号をそれぞれゲートに受けるＮチャネルＭＩＳトランジスタＴＱ３およびＴＱ４と、これらのＭＩＳトランジスタＴＱ３およびＴＱ４と一致線ＭＬの間にそれぞれ直列に接続され、それぞれのゲートが、ストレージノードＳＮ１およびＳＮ４に結合されるＮチャネルＭＩＳトランジスタＴＱ１およびＴＱ２を含む。
【００３８】
比較回路ＣＭＰは、ＮチャネルＭＩＳトランジスタで構成される。したがって、このＴＣＡＭセルは、すべて、ＮチャネルＭＩＳトランジスタで構成することができ、共通に、Ｐウェル内に作製することができ、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ両者を用いる構成に比べて、ウェル分離の必要がなく、レイアウト面積を低減することができる。
【００３９】
また、メモリキャパシタＮＱは、その構成は後に詳細に説明するが、プレーナ型ＭＩＳキャパシタで構成されているため、プロセス的には、ＭＩＳトランジスタを構成する製造工程と同様であり、従来のＳＲＡＭセルを用いるＴＣＡＭセルと同様の製造工程で作製でき、このＳＲＡＭセルを用いるＴＣＡＭセルの製造工程と比べて、マスク枚数および工程数は、増加しない。したがって、ＳＲＡＭセルを用いるスタティック型ＴＣＡＭセルとウェハ製造コストは同程度でありながら、チップ面積を低減でき、チップ単価を低くすることができる。
【００４０】
また、キャパシタＮＱを用いており、ＳＲＡＭセルを用いる場合に比べて、その容量値が大きく、ＳＲＡＭセルを用いるＴＣＡＭセルに比べてソフトエラー耐性を改善することができる。
【００４１】
また、これらのツインセルＴＷ０およびＴＷ１それぞれにおいて、相補データを格納しており、前述の特許文献１におけるＤＲＡＭセルを利用するダイナミックＴＣＡＭセルの構成に比べて、さらにデータ保持特性を改善でき、キャパシタ面積がこのダイナミックＴＣＡＭセルに比べて小さい場合においても、安定にデータを保持することができる。
【００４２】
また、プレーナ型ＭＩＳキャパシタであり、スタックトキャパシタに較べて、容量値は小さく、高速で充電を行なうことができ、応じて、データの書込時間を短縮することができる。
【００４３】
図２は、図１に示すダイナミックセルＭＣ１からＭＣ４のストレージノードの電位の経時変化を概略的に示す図である。図２においては、Ｈレベルデータを記憶するストレージノードの電圧を示す。キャパシタにおいて接合リーク電流または層間絶縁膜への電荷のリークなどにより、その電圧レベルが指数関数的に低下する。ビット線ＢＬおよび／ＢＬが、中間電圧レベルの電圧ＶＢＬにプリチャージされている状態を考える。
【００４４】
従来のダイナミックＴＣＡＭセルにおいては、データ“Ｌ、Ｌ”の状態を記憶状態として許容している。したがって、ビット線ＢＬおよび／ＢＬは、それぞれ個々に、対応のセンスアンプでプリチャージ電圧ＶＢＬと比較されて差動増幅される。Ｈレベルデータを記憶するストレージノードの電圧が、ビット線プリチャージ電圧ＶＢＬと等しくなる時刻ｔａにおいて、センスアンプはセンス動作を行なえない。したがって、センスアンプのセンスマージンを考慮して、この時刻ｔａより前の期間の間に、メモリセルデータを読出してリフレッシュを行なう必要がある。
【００４５】
しかしながら、図１に示すように、ツインセルＴＷ０およびＴＷ１それぞれにおいて、相補データを格納し、ビット線ＢＬおよび／ＢＬに相補データが読出される場合、ＨレベルデータとＬレベルデータが、常に、ビット線ＢＬおよび／ＢＬに読出される。したがって、このストレージノードの電圧ＶＣＣが、接地電圧ＶＳＳレベルに低下する時刻ｔｂ以前であれば、ビット線ＢＬおよび／ＢＬに、電圧差が生じ、センスアンプによるセンス動作を行なうことができる。
【００４６】
ウェルに対しては負のウェルバイアス電圧ＶＢＢが与えられている場合には、Ｈレベルデータを記憶するストレージノードの電圧は、接地電圧ＶＳＳを超えて負電圧ＶＢＢレベルにまで低下する。このとき、Ｌレベルデータを記憶するストレージノードの電圧も、接地電圧ＶＳＳから、このウェルバイアス電圧ＶＢＢに向かって指数関数的に低下する。したがって、Ｈレベルデータを記憶するストレージノードとＬレベルデータを記憶するストレージノードの間には、常に電位差が生じることになり、リフレッシュ間隔は、この時間ｔｂよりも長くすることができ、理論的には、ほぼリフレッシュフリーの状態にすることができる。
【００４７】
従って、リフレッシュ間隔を長くすることができ、応じて、リフレッシュ回数が低減されるため、比較検索動作に対する割込をリフレッシュのために行なう必要がなく、検索効率が改善される。また、リフレッシュに要する消費電流を低減することができる。
【００４８】
図３は、ビット線ＢＬおよび／ＢＬのリフレッシュ動作時の電圧波形を示す図である。ビット線ＢＬおよび／ＢＬが、中間電圧ＶＢＬにプリチャージされている場合の電圧波形を１例として示す。
【００４９】
この図３に示すように、リフレッシュ動作時またはデータ読出時においては、ビット線ＢＬおよび／ＢＬにおいて、常に、Ｈレベルデータに対応する読出電圧ΔＶＨと、Ｌレベルデータに対応する読出電圧ΔＶＬの電圧変化が生じる。センスアンプは、このビット線間電圧差ΔＶＨ＋ΔＶＬを差動増幅して、ビット線ＢＬおよび／ＢＬを、電源電圧ＶＣＣおよび接地電圧ＶＳＳレベルに駆動する。
【００５０】
従来のダイナミックＴＣＡＭセルにおいては、１つのビット線にＨレベルデータまたはＬレベルデータが読み出され、他方のビット線はプリチャージ電圧ＶＢＬの電圧レベルを維持する。従って、ビット線対の間に電圧ΔＶＨまたはΔＶＬの電圧変化が生じるだけである。センスアンプに対する読出電圧を、このような従来のダイナミックＴＣＡＭセルの構成に較べて大幅に大きくすることができ、確実に、センス動作を行なうことができる。
【００５１】
したがって、メモリセルキャパシタＮＱとして、プレーナ型ＭＩＳキャパシタが用いられ、スタックトキャパシタに比べてその容量値が小さい場合においても、十分に、ビット線対間に電圧差を生じさせることができる。
【００５２】
また、スタックトキャパシタに比べて、メモリセル容量ＮＱの容量値が小さく、データ書込時においては、高速で、このストレージノードの充電を行なってＨレベルデータを書込むことができ、書込時間を短縮することができる。
【００５３】
この図１に示すＴＣＡＭセルにおいては、比較回路ＣＭＰの比較ノードＮＡの電位を保証するためにツインセルＴＷ０を用い、比較ノードＮＢの電位を保証するためにツインセルＴＷ１を用い、これらのツインセルＴＷ０およびＴＷ１それぞれにおいて、２つのダイナミックセルを用いて、ノードＮＡおよびＮＢそれぞれに供給するデータを記憶する。
【００５４】
なお、上述の発明においては、ビット線ＢＬおよび／ＢＬは、プリチャージ電圧ＶＢＬが、電源電圧ＶＣＣと接地電圧ＶＳＳの間の中間電圧レベルに設定されている。しかしながら、このビット線ＢＬおよび／ＢＬのプリチャージ電圧が、電源電圧ＶＣＣであっても、ビット線対間電圧差を大きくすることができる。すなわち、通常、ＶＣＣプリチャージ方式の場合、ビット線のプリチャージ電圧は、このダイナミックセルの記憶するＨレベルデータと電圧レベルが同じである。したがって、１つのダイナミックセルのデータ読出のためには、ダミーセルを用いる必要があり、このダミーセルを用いて、ＨレベルデータおよびＬレベルデータそれぞれを読出したときのビット線電圧の中間値の電圧が基準ビット線に生成されて、センス時の基準電圧として用いられる。したがって、この場合、ダミーセルが生成するセンス基準電圧（ＶＢＬに対応）とＨレベルデータ読出時のビット線電圧またはＬレベルデータ読出時のビット線電圧とを比較して、メモリセルデータを読み出す。
【００５５】
図３に示すように、ＶＣＣプリチャージ方式において、本実施の形態１において、ツインセルを用いてダイナミックセルの相補データをビット線に読み出す場合、Ｌレベルデータが読み出されたビット線電圧と電源電圧との差が、センスアンプに対して用いられるだけである。しかしながら、図１に示すＴＣＡＭセルの場合、ダミーセルの生成する基準電圧（ＶＢＬに相当）に対して相補電圧が、ビット線ＢＬおよび／ＢＬに読出されるため、ＶＣＣプリチャージ方式であっても、従来のダミーセルが生成する基準電圧に対して生成される読出電圧ΔＶＨおよびΔＶＬの和をセンスアンプでセンスすることができる。
【００５６】
したがって、ダミーセルを利用する構成に較べて、ビット線対間電圧差を大きくすることができ、ビット線プリチャージ方式に係らず、正確なセンス動作、データの安定な記憶およびリフレッシュサイクル数の低減を実現することができる。次に、この図１に示すＴＣＡＭセルの基本動作について説明する。
[データ書込および検索動作］
このＴＣＡＭセルにおいては、ノードＳＮ１およびＳＮ４に、それぞれ、ＬレベルおよびＨレベルデータが格納されたときに、ビット“０”を記憶し、ノードＳＮ１およびＳＮ４に、それぞれＨレベルおよびＬレベルデータが格納されたときに、ビット“１”を記憶する。ノードＳＮ１およびＳＮ４にそれぞれ、Ｌレベルデータが格納されたときに、このＴＣＡＭセルは、ビット“Ｘ”を記憶する。
【００５７】
検索動作を行なう前には、前もってＴＣＡＭの各ワードにデータを記憶させる必要がある。このＴＣＡＭセルへのデータの書込は、以下のようにして行なわれる。まず、ワード線ＷＬｅを選択状態の高電位レベルへ駆動し、また、ビット線ＢＬおよび／ＢＬに、ノードＮＡ（ＳＮ１）に所望の電位が書込まれるように、相補の電位を与える。この状態で、次に、ワード線ＷＬｅを低電位の非活性状態へ駆動することにより、ツインセルＴＷ０へのデータの書込が完了する。
【００５８】
次いで、ワード線ＷＬｏを高電位レベルへ駆動し、ビット線ＢＬおよび／ＢＬ上の電位を、それぞれ、記憶ノードＳＮ３およびＳＮ４に書込む。ワード線ＷＬｏを非選択状態のＬレベルに駆動することにより、このＴＣＡＭセルへのデータビットの書込が完了する。ここで、セルプレート電位ＶＣＰは、電源電圧ＶＣＣレベルに設定される。ＭＩＳキャパシタ形成領域の基板領域表面において、十分に、反転層を形成して、ＭＩＳトランジスタを、キャパシタＭＱとして動作させるためである。
【００５９】
ビット線ＢＬおよび／ＢＬのプリチャージ電圧ＶＢＬは、中間電圧ＶＣＣ／２に設定される。次に、この図１に示すＴＣＡＭセルへのデータの書込および検索動作について、図４を参照して、具体的に説明する。
【００６０】
ＴＣＡＭセルへのデータビット“０”を書込む場合には、まず、ビット線ＢＬおよび／ＢＬを、それぞれ、接地電圧ＧＮＤレベル、および電源電圧ＶＣＣレベルに設定する。ワード線ＷＬｅを選択状態へ駆動すると、図１に示すツインセルＴＷ０において、アクセストランジスタＮＴが導通し、記憶ノードＳＮ１およびＳＮ２が、それぞれビット線ＢＬおよび／ＢＬに結合され、記憶ノードＳＮ１およびＳＮ２へ、それぞれ、接地電圧ＧＮＤおよび電源電圧ＶＣＣが伝達される。このときには、ワード線ＷＬｏは非選択状態である。
【００６１】
ワード線ＷＬｅを非選択状態へ駆動することにより、ツインセルＴＷ０の記憶ノードＳＮ１およびＳＮ２に、接地電圧ＧＮＤおよび電源電圧ＶＣＣの相補データ（相補電位）が格納される。
【００６２】
この状態で、次いでワード線ＷＬｏを選択状態へ駆動することにより、ツインセルＴＷ１において、メモリセルＭＣ３およびＭＣ４のアクセストランジスタが導通し、記憶ノードＳＮ３およびＳＮ４がビット線ＢＬおよび／ＢＬに結合される。応じて、記憶ノードＳＮ３およびＳＮ４が、それぞれ、接地電圧ＧＮＤおよび電源電圧ＶＣＣに設定される。ワード線ＷＬｏを非選択状態へ駆動することにより、このＴＣＡＭセルへのビット“０”の書込が完了する。このビット書込時において、メモリキャパシタＮＱはプレーナ型ＭＩＳキャパシタであり、その容量値はスタックトキャパシタに比べて小さく、記憶ノードＳＮ１からＳＮ４の充電時間は十分短く、短時間でデータ書込を完了することができ、この検索動作に対する書込のための割込時間を短くすることができる。
【００６３】
このビット“０”が格納されたＴＣＡＭへの検索動作時において、ワード線ＷＬｅおよびＷＬｏは、ともに非選択状態の接地電圧ＧＮＤレベルに維持する。検索線ＳＬおよび／ＳＬに、検索データビットを与える。検索データビットが“０”のときには、検索線ＳＬおよび／ＳＬに、それぞれ接地電圧ＧＮＤおよび電源電圧ＶＣＣが供給される。
【００６４】
比較回路ＣＭＰにおいては、検索線ＳＬ上の信号電位と記憶ノードＳＮ４に結合されるノードＮＢの電位の一致／不一致またはノードＮＡ（記憶ノードＳＮ１）の電位と検索線／ＳＬの信号電位との一致／不一致を検出する。検索データビットが、“０”の場合、比較回路ＣＭＰにおいて、ＭＩＳトランジスタＴＱ１−ＴＱ４がすべて非導通状態であり、一致線ＭＬは、そのプリチャージ電圧ＶＣＣレベルを維持する。一致線ＭＬがプリチャージ電圧レベルを維持する場合には、一致が検出される。
【００６５】
検索データビットが“１”の場合には、検索線ＳＬに電源電圧ＶＣＣ、検索線／ＳＬに、接地電圧ＧＮＤが伝達される。この場合、比較ノードＳＮ１と検索線／ＳＬの電位はともにＬレベルであり、ＭＩＳトランジスタＴＱ１およびＴＱ３が非導通状態となる。一方、検索線ＳＬ上の電位と記憶ノードＳＮ４の電位がともにＨレベルであり、ＭＩＳトランジスタＴＱ２およびＴＱ４が導通し、一致線ＭＬが接地電圧レベルに放電される。一致線ＭＬが、接地電圧レベルに放電されると不一致が検出される。
【００６６】
この検索／比較動作は、検索データの各ビットについて実行され、一致線ＭＬは、ワードを構成する各ビットのＴＣＡＭセルに共通に接続される。したがって、検索ワード(データ)について、全ビットにおいて一致が検出された場合には、一致線ＭＬは、プリチャージ電圧レベル（ＶＣＣレベル）を維持する。
【００６７】
ＴＣＡＭセルへのビット“１”の書込時においては、ビット線ＢＬおよび／ＢＬを、それぞれ電源電圧ＶＣＣおよび接地電圧ＧＮＤレベルに設定する。ワード線ＷＬｅおよびＷＬｏを、順次選択状態へ駆動する。ワード線ＷＬｅの選択時、ツインセルＴＷ０において、アクセストランジスタを介して記憶ノードＳＮ１およびＳＮ２に、それぞれ電源電圧および接地電圧が格納される。ワード線ＷＬｏの選択時、ツインセルＴＷ１において、記憶ノードＳＮ３が、ビット線ＢＬ３に結合されて電源電圧ＶＣＣに充電され、記憶ノードＳＮ４が、接地電圧ＧＮＤレベルに放電される。ワード線ＷＬｅおよびＷＬｏがともに非選択状態となると、このＴＣＡＭセルへのビット“１”の書込が完了する。
【００６８】
ビット“１”を格納するＴＣＡＭセルへの検索動作時、検索データビットが“０”のとき、検索線ＳＬおよび／ＳＬに、それぞれ、接地電圧ＧＮＤおよび電源電圧ＶＣＣが伝達される。ワード線ＷＬｅおよびＷＬｏは、ともに非選択状態にある。この状態においては、記憶ノードＳＮ１および検索線／ＳＬの電圧レベルがともにＨレベルとなり、比較回路ＣＭＰにおいて、ＭＩＳトランジスタＴＱ１およびＴＱ３が導通状態となる。したがって、ＭＩＳトランジスタＴＱ２およびＴＱ４がともに非導通状態であっても、ＭＩＳトランジスタＴＱ１およびＴＱ３により、一致線ＭＬが接地電圧レベルに放電される。
【００６９】
検索データビットが“１”の場合には、記憶ノードＳＮ１と検索線／ＳＬの電位は不一致であり、また記憶ノードＳＮ４と検索線ＳＬの電位も不一致である。比較回路ＣＭＰにおいてＭＩＳトランジスタＴＱ３およびＴＱ２は、非導通状態であり、一致線ＭＬは、プリチャージ電圧レベルを維持する。
【００７０】
ＴＣＡＭセルへの“Ｘ”のビットを書込む場合においても、ワード線ＷＬｅおよびＷＬｏが順次選択状態へ駆動される。ワード線ＷＬｅの選択時、ビット線ＢＬおよび／ＢＬに、それぞれ接地電圧ＧＮＤおよび電源電圧ＶＣＣを伝達する。応じて、ツインセルＴＷ０において、記憶ノードＳＮ１およびＳＮ２に、それぞれ接地電圧ＧＮＤおよび電源電圧ＶＣＣが伝達されて格納される。ワード線ＷＬｏの選択時においては、逆に、ビット線ＢＬおよび／ＢＬに、それぞれ、電源電圧ＶＣＣおよび接地電圧ＧＮＤを伝達する。この状態において、ツインセルＴＷ１において、記憶ノードＳＮ３が、電源電圧ＶＣＣレベル、記憶ノードＳＮ４が、接地電圧レベルに設定される。すなわち、“ドントケア”状態を記憶する場合には、ツインセルＴＷ０およびＴＷ１において、逆データを記憶する。記憶ノードＳＮ１およびＳＮ４が、ともにＬレベルデータを記憶し、比較回路ＣＭＰにおいて、ＭＩＳトランジスタＴＱ１およびＴＱ２が非導通状態となる。
【００７１】
この“ドントケア”状態を記憶するＴＣＡＭセルへの検索動作時、検索データビット“０”が与えられた場合、記憶ノードＳＮ１および検索線／ＳＬの電位は不一致であり、ＭＩＳトランジスタＴＱ１およびＴＱ２の放電経路は遮断される。また記憶ノードＳＮ４と検索線ＳＬのゲート電位は、Ｌレベルで一致であり、ＭＩＳトランジスタＴＱ２およびＴＱ４の放電経路は遮断される。従って、一致線ＭＬはプリチャージ状態を維持し、一致（マッチ）状態が検出される。
【００７２】
検索データビット“１”が与えられた場合、記憶ノードＳＮ１および検索線／ＳＬの電位はともに接地電位レベルであり、ＭＩＳトランジスタＴＱ１およびＴＱ３は非導通状態である。また、検索線ＳＬの電圧が、Ｈレベルであっても、記憶ノードＳＮ１が、接地電圧ＧＮＤレベルであり、ＭＩＳトランジスタＴＱ１は非導通状態である。したがって、比較回路ＣＭＰにおいて放電経路は全て遮断され、一致線ＭＬは、プリチャージ状態を維持する。
【００７３】
すなわち、“ドントケア”状態を記憶する場合、記憶ノードＳＮ１およびＳＮ４を、ともに接地電圧レベルに維持して、比較回路ＣＭＰにおいて、ＭＩＳトランジスタＴＱ１およびＴＱ２を非導通状態に設定する。この状態においては、検索データビットが“１”および“０”いずれであっても、一致線ＭＬは、プリチャージ状態を維持し、一致（マッチ）が検出される。
【００７４】
したがって、このＴＣＡＭセルの記憶ノードＳＮ１およびＳＮ４に、データ“Ｈ、Ｌ”、“Ｌ、Ｈ”、および“Ｌ、Ｌ”を格納することにより、ビット“１”、“０”、および“Ｘ”の３値状態を記憶することができる。
【００７５】
なお、この図１に示すＴＣＡＭセルにおいては、記憶ノードＳＮ１およびＳＮ４は、比較回路ＣＭＰの比較ノードＮＡおよびＮＢに結合されている。しかしながら、記憶ノードＳＮ３およびＳＮ２の記憶電位を、比較回路ＣＭＰの比較ノードＮＡおよびＮＢに与えてもよい。また、記憶ノードＳＮ１およびＳＮ３の組または記憶ノードＳＮ２およびＳＮ４の組が用いられてもよい。
【００７６】
ツインセルＴＷ０の記憶ノードＳＮ１およびＳＮ２の１つの記憶ノードと、ツイン接続ＴＷ１の記憶ノードＳＮ３およびＳＮ４の１つの記憶ノードが、比較回路ＣＭＰに対する検索データビット記憶ノードとして用いられればよい。また、ワード線ＷＬｅおよびＷＬｏは、ワード線ＷＬｏおよびＷＬｅの順序で選択されてもよい。
【００７７】
[リフレッシュ動作]
図５は、図１に示すＴＣＡＭセルの記憶データのリフレッシュ時の動作を示す信号波形図である。以下、図５を参照して、図１に示すＴＣＡＭセルの記憶データのリフレッシュ動作について説明する。ここで、図５においては、縦軸に電圧を示し、横軸に時間を示す。また、図５においては、ツインセルＴＷ０の記憶ノードＳＮ１およびＳＮ２に、それぞれ、ＨレベルデータおよびＬレベルデータが格納されている状態でのツインセルＴＷ０のリフレッシュ動作について説明する。
【００７８】
スタンバイ状態時においては、ビット線ＢＬおよび／ＢＬは、中間電圧ＶＣＣ／２にプリチャージされかつイコライズされている。記憶ノードＳＮ１のＨレベルデータの電圧レベルが、負荷のリークにより、電源電圧ＶＣＣよりも低下する。記憶ノードＳＮ２は、ウェルが負電圧ＶＢＢにバイアスされている場合、通常、接地電圧レベルから負電圧方向に向かって低下する。このウェル領域が接地電圧レベルに維持されている場合、ノイズなどの影響により、記憶ノードＳＮ２の電圧レベルがホール注入などにより、その接地電圧レベルより上昇する。図５においては、このＬレベルデータを記憶する記憶ノードＳＮ２の電圧レベルが、リーク電流により接地電圧レベルより上昇した状態を示す。
【００７９】
リフレッシュ動作時においては、ツインセルＴＷ０およびＴＷ１は、ビット線ＢＬおよび／ＢＬを共有しているため、これらのツインセルＴＷ０およびＴＷ１に対して個々に行なわれる。リフレッシュ動作開始時において、先ず、ビット線ＢＬおよび／ＢＬへのプリチャージ動作を停止し、ビット線ＢＬおよび／ＢＬをフローティング状態に設定する。
【００８０】
次いで、ワード線ＷＬｅを選択状態へ駆動する。メモリトランジスタＮＴのしきい値電圧損失による記憶データの電圧レベルの低下を抑制するために、選択ワード線ＷＬｅは、電源電圧ＶＣＣよりも高い電圧レベルに駆動される。このワード線ＷＬｅが選択状態（高電圧レベル）へ駆動されると、図１に示すツインセルＴＷ０において、メモリトランジスタＮＴが導通し、記憶ノードＳＮ１およびＳＮ２が、それぞれ、ビット線ＢＬおよび／ＢＬに結合され、ビット線ＢＬの電圧レベルが上昇し、一方、補のビット線／ＢＬの電圧レベルが低下する。この場合、記憶ノードＳＮ１の電圧レベルが、電荷のリークにより低下していても、ビット線ＢＬおよび／ＢＬには、相補データが読出されるため、十分大きな電圧差を生成することができる。
【００８１】
ビット線ＢＬおよび／ＢＬに十分な電圧差が生じると、図示しないセンスアンプを活性化し、ビット線ＢＬおよび／ＢＬの電圧を差動的に増幅する。ビット線ＢＬが、電源電圧ＶＣＣレベル、ビット線／ＢＬが、接地電圧レベルへ駆動される。記憶ノードＳＮ１が、このビット線ＢＬを介してセンスアンプにより充電され、その電圧レベルが、その容量値に応じてビット線ＢＬの電圧レベル上昇よりも緩やかな速度で電源電圧ＶＣＣレベルに上昇する。記憶ノードＳＮ２の放電は、充電に比べて高速で行なわれ、ビット線／ＢＬの放電速度とほぼ同一速度で、記憶ノードＳＮ２の電圧レベルは接地電圧レベルに低下する。このＨレベルデータ書込時、記憶ノードＳＮ１の充電速度は、メモリセルキャパシタが、プレーナ型ＭＩＳトランジスタで構成されており、スタックトキャパシタよりも容量値が小さいため、高速で記憶ノードＳＮ１の充電が行なわれる。これにより、従来のダイナミックＴＣＡＭに較べてリフレッシュ時間を短縮することができる。
【００８２】
この記憶ノードＳＮ１およびＳＮ１の電圧レベルが、それぞれ、電源電圧ＶＣＣおよび接地電圧ＧＮＤレベルで安定化すると、ワード線ＷＬｅが非選択状態へ駆動され、ツインセルＴＷ０のメモリトランジスタが非導通状態となり、ツインセルＴＷ０の記憶データの再書込が完了する。
【００８３】
ワード線ＷＬｅを非選択状態へ駆動した後、センスアンプを非活性化し、次いでビット線ＢＬおよび／ＢＬに対してプリチャージ／イコライズ動作を行なって、ビット線ＢＬおよび／ＢＬを、元のプリチャージ電圧ＶＣＣ／２レベルに駆動する。
【００８４】
ツインセルＴＷ１の記憶データのリフレッシュ時には、ワード線ＷＬｏが選択状態へ駆動される。ツインセルＴＷ１に対して行なわれた動作と同様の動作が実行されて、記憶データの再書込が実行される。
【００８５】
したがって、このリフレッシュ動作完了時においては、ツインセルＴＷ０の記憶ノードＳＮ１およびＳＮ２は、それぞれ電源電圧ＶＣＣおよび接地電圧レベルに復元されており、確実に、元の記憶データの電圧レベルが復元される。
【００８６】
ビット線ＢＬおよび／ＢＬには、ＴＣＡＭセルの記憶データビットの値にかかわらず、常に相補データが読出されるため、常に、ビット線ＢＬおよび／ＢＬには、データ読出時、大きな電圧差を生じさせることができ、十分なセンスマージンを得ることができる。
【００８７】
図６は、この発明の実施の形態１に従うＴＣＡＭセルを含むＴＣＡＭ全体の構成を概略的に示す図である。図６において、ＴＣＡＭは、複数行に配列されるワード線ＷＬ０−ＷＬｍと、ワード線ＷＬ０−ＷＬｍそれぞれに対応して配置される一致線ＭＬ０−ＭＬｍを含む。ワード線ＷＬ０−ＷＬｍは、それぞれ、図１に示すように、偶数ワード線ＷＬｅと奇数ワード線ＷＬｏを含む。ワード線ＷＬ０−ＷＬｍそれぞれに、１ワードのデータを記憶するＴＣＡＭセルが接続される。したがって、図６に示すように、ワード０−ワードｍが、ＴＣＡＭアレイ１において格納される。１ワードのビット数は、１つのワード線選択時に選択状態へ駆動されるＴＣＡＭセルＴＭＣの数により決定される。図６においては、ワード線ＷＬ０−ＷＬｍそれぞれに対応して配置されるＴＣＡＭセルＴＭＣを代表的に示す。
【００８８】
ＴＣＡＭアレイ１においては、ＴＣＡＭセルＴＭＣの各列に対応してビット線対ＢＬＰおよび検索線対ＳＬＰが配置される。ビット線対ＢＬＰは、図１に示すビット線ＢＬおよび／ＢＬを含み、検索線対ＳＬＰは、図１に示す検索線ＳＬおよび／ＳＬを含む。
【００８９】
ワード線ＷＬ０−ＷＬｍそれぞれに対応して一致線ＭＬ０−ＭＬｍが設けられる。一致線ＭＬは、それぞれ、対応のワードに含まれるＴＣＡＭセルＴＭＣにより共通に結合され、検索動作時、対応のワードに含まれるＴＣＡＭセルＴＭＣにより選択的に駆動される。
【００９０】
このＴＣＡＭは、さらに、アドレス信号Ａ［ｉ：０］を受けるアドレスバッファ３と、リフレッシュアドレスＲＦＡＤとアドレスバッファ３からのアドレス信号の一方を選択するマルチプレクサ（ＭＵＸ）９と、マルチプレクサ９を介して与えられるアドレス信号をデコードして対応のワード線を選択状態へ駆動するロウデコーダ４を含む。
【００９１】
アドレス信号Ａ［ｉ：０］は、（ｉ＋１）ビットのアドレス信号である。このアドレス信号Ａ［ｉ：０］により、ワード線を、偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏ単位で特定する。これに代えて、アドレス信号Ａ［ｉ：０］が、ワード線をワード線ＷＬ単位で特定し、内部で、データ書込指示が与えられる誤とに偶数ワード線および奇数ワード線を特定するアドレスビットを生成して、最終的に偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏが選択状態へ駆動されてもよい。この場合、データ書込時において、外部から、同一アドレスに対して２ビットのデータを書込む指示を順次与え、この書込指示が、１回目であるか２回目であるかに応じて、偶数／奇数ワード線が指定される。
【００９２】
マルチプレクサ９は、リフレッシュモード時、制御回路１０から与えられるリフレッシュアドレスＲＦＡＤを選択してロウデコーダ４へ与える。ロウデコーダ４においては、ワード線ＷＬ０−ＷＬｍそれぞれに対して設けられるロウデコード回路を含み、アドレス指定されたワードに対応するワード線を選択状態へ駆動する。この場合、ワード線ＷＬ０−ＷＬｍは、それぞれ、偶数ワード線ＷＬｅと奇数ワード線ＷＬｏとが設けられており、ロウデコーダ４においても、これらの偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏそれぞれに対応してロウデコード回路が設けられ、これらの偶数ロウデコード回路および奇数ロウデコード回路が、それぞれデータ書込時およびリフレッシュ動作時、異なるタイミングで活性状態へ駆動される。
【００９３】
リフレッシュアドレスＲＦＡＤは、ロウデコーダ４の構成に応じて、そのビット数が決定される。すなわち、アドレス信号Ａ［ｉ：０］が、ワード線ＷＬ０−ＷＬｍを特定し、対応の偶数ワード線ＷＬｅおよびＷＬｏが同時に指定されるとき、これらの偶数および奇数ワード線ＷＬｅおよびＷＬｏの活性化タイミングが、内部で調整される。また、リフレッシュアドレスＲＦＡＤが、偶数ワード線および奇数ワード線単位でワード線を指定する場合、リフレッシュアドレスＲＦＡＤのビット数は、アドレス信号Ａ［ｉ：０］がワード線ＷＬ単位でワード線を指定するときよりもビット数が大きくなる。
【００９４】
これに代えて、リフレッシュアドレス信号ＲＦＡＤも、ワード線ＷＬ単位でリフレッシュワードアドレスを指定し、偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏが、内部で、その活性化タイミングが調整されて、順次、選択状態へ駆動されてリフレッシュが行なわれる場合、ワード線単位でワードアドレスを指定するアドレス信号Ａ［ｉ：０］とリフレッシュアドレス信号ＲＦＡＤは、そのビット数は等しくなる。このため、リフレッシュアドレス信号ＲＦＡＤのビット数は、図６には示していない。
【００９５】
このＴＣＡＭは、さらに、ＴＣＡＭアレイ１のビット線対ＢＬＰそれぞれに対応して配置され、活性化時、対応のビット線対ＢＬＰの電圧差を増幅するセンスアンプを含むセンスアンプ帯２と、外部からのデータＤ［ｊ：０］を受けるデータバッファ５と、データバッファ５からのデータを受け、制御回路１０の制御の下に、検索線対ＳＬＰおよびビット線対ＢＬＰをそれぞれ駆動するサーチラインドライバおよびライトドライバを含むサーチラインドライバ／ライトドライバ回路６と、一致線ＭＬ０−ＭＬｍ上の電圧を受け、最も優先順位の高い一致線を検出し、該一致線を特定するアドレス信号を生成するプライオリティ・エンコーダ７と、プライオリティ・エンコーダ７からのアドレス信号Ｐ［ｋ：０］を外部へ出力する出力バッファ８を含む。
【００９６】
この出力バッファ８からのアドレス信号Ｐ［ｋ：０］に従って、別の記憶装置からの記憶データの読出または次に実行すべき処理の決定などが実行される。この出力バッファ８からのアドレス信号Ｐ［ｋ：０］が用いられる態様は、このＴＣＡＭが用いられるシステムの構成に応じて適宜定められる。
【００９７】
サーチラインドライバ／ライトドライバ回路６においては、検索動作時においては、データバッファ５から与えられたデータＤ［ｊ：０］に従って検索データを生成して、検索線対ＳＬＰへ、それぞれ対応の検索データビットの相補データ対を伝達する。このサーチラインドライバ／ライトドライバ回路６は、データ書込時、ライトドライバ回路が、データバッファ５から与えられる書込データＤ［ｊ：０］に従ってビット線対ＢＬＰに書込データを伝達する。
【００９８】
プライオリティ・エンコーダ７は、一致線ＭＬ０−ＭＬｍにおいて複数の一致線が一致を示す場合、最も高いアドレスをたとえば最も優先順位が高いアドレスとして選択して、対応のアドレスを生成する。
【００９９】
この図６に示す構成において、検索動作、データの書込動作、リフレッシュ動作が、コマンドＣＭＤを受ける制御回路１０の制御の下に実行される。また、このＴＣＡＭアレイ１に格納されたデータの読出が、制御回路１０の制御の下に、図示しない出力バッファ回路を介して実行されてもよい。この制御回路１０が実行すべき動作モードは、コマンドＣＭＤにより決定される。
【０１００】
また、図６においては、データバッファ５およびアドレスバッファ３へは、制御回路１０の制御信号は与えられていない。これは、アドレスバッファ３およびデータバッファ５が、スタティックに動作する状態を想定しているためである。アドレスバッファ３およびデータバッファ５が、制御回路１０の制御の下に、選択的に動作してもよい。
【０１０１】
センスアンプ帯２に含まれるセンスアンプは、データ書込時およびリフレッシュ動作時、制御回路１０の制御の下に活性化される。
【０１０２】
図７は、図６に示す制御回路１０のワード線選択に関連する部分の構成を概略的に示す図である。図７において、制御回路１０は、外部からのリフレッシュ指示ＡＲＥＦと、スリープモード指示ＳＬＥＰとに従ってリフレッシュ要求ＲＦＲＥＱを発行するリフレッシュ制御回路２０と、リフレッシュ制御回路２０により起動されて所定の時間間隔でタイムアップ信号を発行するリフレッシュタイマ２１と、リフレッシュ制御回路２０の制御の下に、そのアドレス値を設定してリフレッシュアドレスＲＦＡＤを発行するリフレッシュアドレス発生回路２２と、リフレッシュ要求ＲＦＲＥＱと外部からの書込指示ＷＥとに従ってワード線選択に関連する各種制御信号を発生するワード選択制御回路２５を含む。
【０１０３】
リフレッシュ制御回路２０は、外部からのリフレッシュ指示ＡＲＥＦが与えられると、リフレッシュ要求ＲＦＲＥＱを活性化する。スリープモード指示ＳＬＥＰが与えられると、リフレッシュ制御回路２０はリフレッシュタイマ２１を起動し、このリフレッシュタイマ２１からのタイムアップ信号に従ってリフレッシュ要求ＲＦＲＥＱを発行する。リフレッシュタイマ２１は、起動時、所定の時間間隔でタイムアップ信号を生成する。
【０１０４】
リフレッシュアドレス発生回路２２は、たとえばカウント回路で構成され、リフレッシュ制御回路２０からのアドレス更新指示に従ってそのリフレッシュアドレスＲＦＡＤのアドレス値を更新する。リフレッシュアドレスＲＦＡＤは、前述のごとく、ワード線ＷＬ単位でリフレッシュアドレスを指定してもよく、また、偶数／奇数ワード線、ＷＬｅ／ＷＬｏ単位でリフレッシュワード線を指定してもよい。
【０１０５】
スリープモード指示ＳＬＥＰは、このＴＣＡＭに対するアクセスが長期にわたって行なわれないときに活性化される。このスリープモード指示ＳＬＥＰは、スリープモードに入ることを示すスリープモードエントリ信号とスリープモードを解除するスリープモードイグジット信号とに基づいて、内部で生成されてもよい。
【０１０６】
書込指示ＷＥは、データ書込時、活性化される。リフレッシュ指示ＡＲＥＦ、スリープモード指示ＳＬＥＰおよび書込指示ＷＥは、図６に示すコマンドＣＭＤに含まれる。
【０１０７】
ワード選択制御回路２５は、この書込指示ＷＥの活性化時、図６に示すロウデコーダ４に含まれるロウデコード回路を活性化するロウデコーダイネーブル信号ＲＤＥと、ビット線対に対するイコライズ動作を制御するビット線イコライズ制御信号ＢＥＱと、センスアンプの活性化を制御するセンスアンプ活性化信号ＳＡＥを所定のシーケンスで活性化する。
【０１０８】
ロウデコーダイネーブル信号ＲＤＥは、偶数ワード線ＷＬｅに対して設けられるデコード回路および奇数ワード線ＷＬｏに対して設けられるロウデコーダをイネーブルする。この場合、アドレス信号Ａ［ｉ：０］が、偶数ワード線／奇数ワード線単位でワード線を特定する構成を想定する。
【０１０９】
ロウデコーダイネーブル信号ＲＤＥの活性化に従って、アドレス指定された偶数または奇数ワード線ＷＬｅまたはＷＬｏを、活性状態（選択状態）へ駆動する。
【０１１０】
図８は、図７に示すワード選択制御回路２５の構成を概略的に示す図である。図８において、ワード選択制御回路２５は、リフレッシュ要求ＲＦＲＥＱと書込指示ＷＥを受けるＯＲ回路３０と、ＯＲ回路３０の出力信号の立上がりに応答して所定の時間幅を有するワード線活性化信号ＷＬＥＮを発生するワード線活性化制御回路３１と、ワード線活性化信号ＷＬＥＮに従ってビット線イコライズ指示信号ＢＥＱを生成するビット線イコライズ制御回路３２と、ワード線活性化信号ＷＬＥＮに従ってロウデコーダイネーブル信号ＲＤＥを活性化するロウデコーダ制御回路３３と、ロウデコーダ制御回路３３の出力信号を所定時間遅延する遅延回路３４と、遅延回路３４の出力信号とワード線活性化信号ＷＬＥＮとに従ってセンスアンプ活性化信号ＳＡＥを生成するセンス制御回路３５を含む。
【０１１１】
センス制御回路３５は、１例として、遅延回路３４の出力信号の立上がりに応答してセットされ、かつワード線活性化信号ＷＬＥＮの立下がりに応答してリセットされ、その出力Ｑからセンスアンプ活性化信号ＳＡＥを発行するセット／リセットフリップフロップ３５ａで構成される。
【０１１２】
ワード線活性化制御回路３１は、たとえばワンショットのパルス発生回路で構成され、ＯＲ回路３０の出力信号の立上がりに応答して、ワード線活性化信号ＷＬＥＮを所定時間Ｈレベルの活性状態に維持する。
【０１１３】
ビット線イコライズ制御回路３２は、このワード線活性化信号ＷＬＥＮの反転信号に基づいて、ビット線イコライズ信号ＢＥＱを生成する。ビット線イコライズ制御回路３２は、レベル変換機能を備え、電源電圧レベルよりも高いビット線イコライズ制御信号ＢＥＱを生成してもよい。このレベル変換により、電源電圧とビット線プリチャージ電圧との差が、ＭＩＳトランジスタのしきい値電圧に近い場合においても、確実にビット線プリチャージ電圧をビット線に伝達することができる。
【０１１４】
ロウデコーダ制御回路３３は、ワード線活性化信号ＷＬＥＮの活性状態の間、ロウデコーダイネーブル信号ＲＤＥを活性状態に維持する。センスアンプ制御回路３５は、このロウデコーダイネーブル信号ＲＤＥが活性化されてから所定時間経過後に、センスアンプイネーブル信号ＳＡＥを活性状態へ駆動し、ワード線活性化信号ＷＬＥＮの非活性状態に応答してセンスアンプ活性化信号ＳＡＥを非活性状態へ駆動する。
【０１１５】
図６に示すロウデコーダ４においては、偶数ワード線ＷＬｅに対して偶数ロウデコード回路４０が設けられ、奇数ワード線ＷＬｏに対して、奇数ロウデコード回路４２が設けられる。これらのロウデコード回路４０および４２の組は、図６に示すワード線ＷＬ０−ＷＬｍそれぞれに対応して配置される。ワード線の特定は、奇数／偶数ワード線単位で実行される。したがってロウデコード回路４０および４２へ、異なる組合せの内部アドレス信号（プリデコード信号）ＸＡｅおよびＸＡｏが与えられる。
【０１１６】
ビット線ＢＬおよび／ＢＬには、ビット線イコライズ指示信号ＢＥＱの活性化時、これらのビット線ＢＬおよび／ＢＬにプリチャージ電圧ＶＢＬを供給しかつイコライズするビット線プリチャージ／イコライズ回路ＢＰＥと、センスアンプ活性化信号ＳＡＥの活性化時、ビット線ＢＬおよび／ＢＬの電圧を差動増幅しかつラッチするセンスアンプＳＡが設けられる。
【０１１７】
ビット線プリチャージ／イコライズ回路ＢＰＥは、通常のＤＲＡＭにおいて用いられているのと同様の構成を有し、プリチャージ用のトランジスタとイコライズ用のトランジスタとを含む。
【０１１８】
センスアンプＳＡは、交差結合されるＰチャネルＭＩＳトランジスタおよび交差結合されるＮチャネルＭＩＳトランジスタで構成される。
【０１１９】
図９は、図８に示すワード選択制御回路２５の動作を示す信号波形図である。この図９においては、ワード線ＷＬｅおよびＷＬｏおよびビット線ＢＬ，／ＢＬの電位も併せて示す。以下、図９を参照して、図８に示すワード選択制御回路２５の動作について説明する。
【０１２０】
書込指示ＷＥが与えられると、ＯＲ回路３０の出力信号が活性化され、ワード線活性化制御回路３１が、所定期間ワード線活性化信号ＷＬＥＮを活性状態に維持する。このワード線活性化信号ＷＬＥＮの活性化に従って、ビット線イコライズ指示信号ＢＥＱが非活性化され、ビット線ＢＬおよび／ＢＬのビット線プリチャージ／イコライズ回路ＢＰＥによるプリチャージ電圧ＶＢＬへのプリチャージ動作が完了する。この状態においては、ビット線ＢＬおよび／ＢＬは、プリチャージ電圧レベルでフローティング状態となる。
【０１２１】
ロウデコーダ制御回路３３が、このワード線活性化信号ＷＬＥＮの活性化に従ってロウデコーダイネーブル信号ＲＤＥを活性化する。ロウデコード回路４０および４２は、それぞれデコード動作を行ない、対応のワード線が指定されている場合には、対応のワード線を選択状態へ駆動する。図９においては、ワード線ＷＬｅ／ｏとして選択ワード線を示す。この偶数また奇数ワード線ＷＬｅ／ｏの選択状態への駆動に応答して、この選択ワード線ＷＬｅ／ｏに接続されるツインセルの記憶データが読出され、ビット線ＢＬおよび／ＢＬの電圧レベルが、それぞれプリチャージ電圧ＶＢＬから変化する。このデータの内部読出時、ビット線ＢＬおよび／ＢＬ両者に、対応のツインセルに記憶される相補データがそれぞれ読出される。
【０１２２】
遅延回路３４が有する遅延時間が経過すると、センスアンプ制御回路３５がセットされ、センスアンプ活性化信号ＳＡＥが活性化され、センスアンプＳＡがセンス動作を行なう。これにより、ビット線ＢＬおよび／ＢＬの電圧レベルは、読み出されたデータに従って、それぞれＨレベルおよびＬレベルに駆動される。
【０１２３】
この後、書込回路（ライトドライバ）に従って、ビット線ＢＬおよび／ＢＬが書込データに応じた電圧レベルに設定され、選択ツインセルに対するデータの書込が実行される。
【０１２４】
所定時間が経過し、ワード線活性化制御回路３１からのワード線活性化信号ＷＬＥＮが非活性化されると、ロウデコーダイネーブル信号ＲＤＥが非活性化され、選択状態のロウデコード回路の出力信号がＬレベルとなり、選択ワード線ＷＬｅ／ｏの電圧レベルが、Ｌレベル（接地電圧レベル）に低下する。
【０１２５】
次いで、センスアンプ活性化信号ＳＡＥが、ワード線活性化信号ＷＬＥＮの非活性化に応答して非活性化され、センスアンプＳＡが非活性化される。センスアンプＳＡが非活性化された後、ビット線イコライズ制御回路３２からのビット線イコライズ指示信号ＢＥＱが活性状態（Ｈレベル）へ駆動され、ビット線プリチャージ／イコライズ回路ＢＰＥが活性化され、ビット線ＢＬおよび／ＢＬが、プリチャージ電圧ＶＢＬレベルにプリチャージされかつイコライズされる。
【０１２６】
これにより、外部からアドレス信号に従って、ツインセルＴＷ０またはＴＷ１に対しデータの書込を行なうことができる。書込動作を２回実行することにより、各ワード単位で、データを記憶することができる。
【０１２７】
上述のデータ書込動作時においては、センスアンプＳＡのセンス動作後に書込データが、ビット線ＢＬおよび／ＢＬに転送されてデータの書込が実行されている。これに代えて、ビット線を書込データに応じた電圧レベルに設定した後に、ワード線の選択およびセンスアンプの活性化が行なわれてもよい。この場合、ロウデコーダイネーブル信号ＲＤＥをライトドライバの活性化の後に活性化する。補通常のＤＲＡＭと異なり、列選択動作を行選択動作のあとに実行することは特に要求されないため、このようなデータを速いタイミングで書き込むことは、可能である。
【０１２８】
リフレッシュ動作時においては、リフレッシュ要求ＲＦＲＥＱが、活性状態へ駆動され、このデータ書込時と同様の動作が行なわれる。このリフレッシュ動作時においては、ビット線ＢＬおよび／ＢＬの書込データに応じた駆動は行なわれないため、ツインセルから読出されるデータの再書込が行なわれる。
【０１２９】
［ワード選択制御回路２５の変更例］
図１０は、図７に示すワード選択制御回路２５の変更例の構成を示す図である。図１０においては、ビット線イコライズ指示信号ＢＱＥとセンスアンプ活性化信号ＳＡＥを生成する回路の部分を示す。残りの回路部分は、図８に示す構成と同じである。
【０１３０】
図１０において、ワード選択制御回路２５は、活性化時、ワード線活性化信号ＷＬＥＮの立下がりをカウントし、そのカウント値が２に到達するとカウントアップ信号をワンショットパルスの形で生成する２進カウンタ４０と、リフレッシュ活性化信号ＲＦＲＥＱａに応答してワード線活性化信号ＷＬＥＮを通過させる転送ゲート４２と、２進カウンタ４０および転送ゲート４２からの信号ＣＵＰに応答してビット線イコライズ指示信号ＢＥＱを活性化し、かつワード線活性化信号ＷＬＥＮの活性化に応答してビット線イコライズ指示信号ＢＥＱを非活性化するビット線イコライズ制御回路３２と、２進カウンタ４０および転送ゲート４２の出力信号ＣＵＰの立下がりに応答してセンスアンプ活性化信号ＳＡＥを非活性化し、図８に示す遅延回路３４の出力信号の立上がりに応答してセンスアンプ活性化信号ＳＡＥを活性化するセンスアンプ制御回路３５ａを含む。
【０１３１】
リフレッシュ活性化信号ＲＦＲＥＱａは、リフレッシュ要求ＲＦＲＥＱに従って、ワード線活性化ＷＬＥＮよりも広い時間幅を有するワンショットパルスの形で生成される。２進カウンタ４０は、このリフレッシュ活性化信号ＲＦＲＥＱａの活性化時、そのカウント動作が停止され、初期値にカウント値が維持される。この２進カウンタ４０は、カウントアップ動作完了後、そのカウント値が初期値に設定される。
【０１３２】
ビット線イコライズ制御回路３２は、この２進カウンタ４０および転送ゲート４０の出力信号ＣＵＰの立下がりに応答してセットされかつワード線活性化信号ＷＬＥＮの立上がりに応答してリセットされるセット／リセットフリップフロップ３２ａを含む。このセット／リセットフリップフロップ３２ａの出力Ｑから、ビット線イコライズ指示信号ＢＥＱが出力される。このビット線イコライズ指示信号ＢＥＱは、レベル変換回路により、その活性化レベルが、電源電圧よりも高い電圧レベルに設定されてもよい。次に、この図１０に示すワード選択制御回路２５の動作を、図１１に示すタイミング図を参照して説明する。
【０１３３】
データ書込を行なう場合には、図示しない書込指示ＷＥが活性状態へ駆動され、応じてワード線活性化信号ＷＬＥＮが活性状態へ駆動される。このワード線活性化信号ＷＬＥＮの活性化に応答して、セット／リセットフリップフロップ３２ａがリセットされ、応じてビット線イコライズ指示信号ＢＥＱがＬレベルとなり、ビット線のプリチャージ動作が完了する。
【０１３４】
次いで、アドレス信号に従ってワード線（偶数ワード線）が選択状態へ駆動され、選択ワードの各ビットが対応のビット線ＢＬおよび／ＢＬ上に読出される。続いて、センスアンプ制御回路３５においてセット／リセットフリップフロップ３５ａが、図８に示す遅延回路３４の出力信号に応答してセットされ、センスアンプ活性化信号ＳＥが活性化される。
【０１３５】
ビット線ＢＬおよび／ＢＬの電位が、センスアンプによりセンスされて増幅されて、電源電圧および接地電圧レベルに変化する。この状態で、最初のデータの書込が行なわれ、ビット線ＢＬおよび／ＢＬの電位が書込データに応じた状態に設定される。ここで、センスアンプ（ＳＡ）の駆動力は、データ書込を行なうライトドライバの駆動力よりも小さく、センスアンプのラッチデータが、この書込データに応じて変化する（逆データが書込まれる場合）。
【０１３６】
この最初のデータ書込が完了し、ワード線活性化信号ＷＬＥＮが非活性状態へ駆動されても、２進カウンタ４０のカウントアップ信号ＣＵＰはＬレベルであり、変化しないため、セット／リセットフリップフロップ３２ａおよび３５ａは、それぞれ、リセット状態およびセット状態を維持し、ビット線イコライズ指示信号ＢＥＱが非活性状態、センスアンプ活性化信号ＳＡＥは活性状態を維持する。
【０１３７】
この状態で、再び、外部からの書込指示に従って、ワード線活性化信号ＷＬＥＮが活性化され、外部アドレス信号に従ってワード線の選択動作が行なわれ、奇数ワード線に接続されるツインセルへのデータの書込が行なわれる。
【０１３８】
このとき、遅延回路３４の出力信号が立上がっても、制御回路３５におけるセット／リセットフリップフロップ３５ａはセット状態にあり、センスアンプ活性化信号ＳＡＥは、活性状態を維持する。センスアンプのラッチデータが、書込データビットに応じた電圧レベルとなり、選択ツインセルＴＷ１に対してデータの書込が行なわれる。
【０１３９】
書込データビットの書込が完了すると、ワード線活性化信号ＷＬＥＮの立下がりに応答して２進カウンタ４０の出力信号ＣＵＰがワンショットパルスの形態で生成される。このカウントアップ指示信号ＣＵＰの立下がりに応答してセット／リセットフリップフロップ３２ａがセットされ、ビット線イコライズ信号ＢＥＱが活性化される。また、このカウントアップ信号ＣＵＰの立下がりに応答してセット／リセットフリップフロップ３５ａがリセットされ、センスアンプイネーブル信号ＳＡＥが非活性化される。これにより、データビットの書込が完了する。
【０１４０】
リフレッシュ動作時においては、リフレッシュ要求ＲＦＲＥＱが発行され、応じてリフレッシュ活性化信号ＲＦＲＥＱａが、所定期間Ｈレベルに維持される。この場合、転送ゲート４２が導通し、ワード線活性化信号ＷＬＥＮを、カウントアップ信号ＣＵＰとして転送する。２進カウンタ４０は、そのカウント値は初期値に維持され、リセット状態を維持する。したがって、このリフレッシュ動作時においては、ワード線活性化信号ＷＬＥＮの立上がりに応答してビット線イコライズ指示信号ＢＥＱが非活性化され、続いて、遅延回路３４の出力信号に従って、セット／リセットフリップフロップ３５ａがセットされてセンスアンプイネーブル信号ＳＡＥが活性化される。
【０１４１】
ワード線活性化信号ＷＬＥＮが非活性化されると、このワード線活性化信号ＷＬＥＮの立下がり（非活性化）に応答して、セット／リセットフリップフロップ３５ａがリセットされてセンスアンプ活性化信号ＳＡＥが非活性化される。また、セット／リセットフリップフロップ３２ａがセットされ、ビット線イコライズ指示信号ＢＥＱが活性化される。
【０１４２】
センスアンプ活性化信号ＳＡＥの非活性化とビット線イコライズ指示信号ＢＥＱの活性化への移行タイミングは、適当に、図示しない遅延回路を用いて調整され、センスアンプの非活性化の後に、ビット線のイコライズ動作が実行される。
【０１４３】
リフレッシュ動作時においては、センスアンプおよびビット線プリチャージ／イコライズ回路を、各ツインセル毎に活性／非活性を行って、記憶データの衝突を防止して、正確に記憶データのリフレッシュを行なうことができる。
【０１４４】
この図１０に示す構成を利用する場合、データビットを書込む場合、図４のタイミング図に示すように、ビット線をスタティックに、書込データに従って駆動してデータの書込を行なうことができる。偶数ワード線と奇数ワード線の多重選択が生じないという条件が満たされれば、ビット線プリチャージを行なう場合に比べ、データ書込に要する時間を短縮することができる。
【０１４５】
なお、この図１０に示す構成においては、リフレッシュ動作時においては、ワード線活性化信号ＷＬＥＮを用いて、ビット線イコライズ指示信号ＢＥＱおよびセンスアンプ活性化信号ＳＡＥの活性／非活性化を調整している。この場合、データ書込時においては、２進カウンタ４０からのカウントアップ信号ＣＵＰの立下がりを利用して、ビット線イコライズ指示信号ＢＥＱおよびセンスアンプイネーブル信号の活性／非活性を制御しているため、この２進カウンタ４０へ与えられるワード線活性化信号ＷＬＥＮのパルス幅は、図８のロウデコーダ制御回路３３へ与えられるワード線活性化信号のパルス幅に比べて短く設定されてもよい。リフレッシュ動作時においては、データの書込は行なわれないため、セル選択期間が短くなっても特に問題は生じない。リフレッシュ期間を確実に確保する場合には、２進カウンタへ与えられるワード線活性化信号ＷＬＥＮの活性化期間を、リフレッシュ時とデータ書込時とで異ならせる。
【０１４６】
なお、データ書込時において、外部からのアドレス信号Ａ［ｉ：０］については、ワードのアドレスを指定するアドレス信号が与えられ、ＴＣＡＭ内部で、偶数／奇数ワード線を特定するアドレスビットが、たとえば図１０に示すような２進カウンタを用いて生成されて、このアドレス信号の最下位ビット位置に付け加えられて、内部アドレスが生成される構成が用いられてもよい。この場合、外部のメモリコントローラは、同一アドレスに対して、３値データを２ビットで表示して転送すればよく、各書込サイクル毎にアドレスを変更する必要はなく、制御が容易となり、また外部アドレスバスの幅も小さくできる。
【０１４７】
［リフレッシュの変更例］
図７に示すリフレッシュ制御部の構成によれば、リフレッシュ制御回路２０は、外部からのリフレッシュ指示ＡＲＥＦに従ってリフレッシュ要求ＲＦＲＥＱを生成している。この場合、リフレッシュ指示ＡＲＥＦに従って、１つのＴＣＡＭセルの４つのダイナミックセルの記憶データを、並行してリフレッシュし、ＴＣＡＭセルにおけるデータの記憶状態は、各リフレッシュサイクルにおいて同一とするのが好ましい。そこで、このリフレッシュ制御の変更例においては、リフレッシュ指示またはリフレッシュ要求発行時、ワード単位でリフレッシュを実行する。
【０１４８】
図１２は、図７に示すリフレッシュ制御回路２０の変更例の構成を概略的に示す図である。図１２において、リフレッシュ制御回路２０は、スリープモード指示ＳＬＥＰに従ってリフレッシュタイマ２１の活性／非活性を制御するタイマ制御回路５０と、リフレッシュ指示ＡＲＥＦとリフレッシュタイマ２１からのタイムアップ信号ＴＵＰとを受けるＯＲ回路５１と、ＯＲ回路５１の出力信号を所定時間遅延する遅延回路５２と、ＯＲ回路５１の出力信号と遅延回路５２の出力信号とを受けるＯＲ回路５３と、ＯＲ回路５３の出力信号の立上がりに応答して、ワンショットのパルス信号の形態でリフレッシュ要求ＲＦＲＥＱを発生するワンショットパルス発生回路５４を含む。
【０１４９】
タイマ制御回路５０は、スリープモード指示ＳＬＥＰの活性化時、リフレッシュタイマ２１を活性状態に維持する。リフレッシュタイマ２１は、活性化時、計時動作を行ない、所定の時間に到達すると、タイムアップ信号ＴＵＰを発行する。
【０１５０】
遅延回路５２は、１つのツインセルへのデータの再書込に要する時間、すなわち、ワード線活性化信号ＷＬＥＮの活性化期間とビット線プリチャージに要する期間の和以上の遅延時間を有する。次に、この図１２に示すリフレッシュ制御回路２０の動作を、図１３に示すタイミング図を参照して説明する。
【０１５１】
リフレッシュ指示ＡＲＥＦ（またはタイムアップ信号ＴＵＰ）が活性化されると、ＯＲ回路５１の出力信号がＨレベルとなり、応じてＯＲ回路５３の出力信号の立上がりに応答して、ワンショットパルス発生回路５４がリフレッシュ要求ＲＦＲＥＱを活性化する。１回目のリフレッシュ要求ＲＦＲＥＱに従ってワード線活性化信号ＷＬＥＮが、図８に示すワード選択制御回路において活性化され、応じてリフレッシュアドレスにより指定された偶数ワード線ＷＬｅが活性状態へ駆動され、この偶数ワード線ＷＬｅに接続されるＴＣＡＭセル内のツインセル（ＴＷ０）の記憶データのリフレッシュが実行される。
【０１５２】
ワード線活性化信号ＷＬＥＮが所定時間後非活性化されると、応じて、偶数ワード線ＷＬｅが非活性化され、この偶数ワード線ＷＬｅに接続されるツインセルの記憶データのリフレッシュが完了する。
【０１５３】
偶数ワード線ＷＬｅに接続するメモリセルのリフレッシュ動作が完了すると、所定時間後に、すなわち、ビット線のプリチャージ完了後に、遅延回路５２の出力信号がＨレベルとなり、応じてＯＲ回路５３の出力信号が立上がる（活性化される）。応じてワンショットパルス発生回路５４が再びリフレッシュ要求ＲＦＲＥＱを活性化する。このリフレッシュ要求ＲＦＲＥＱに従って、ワード線活性化信号ＷＬＥＮが再び活性化される。この２回目のワード線活性化信号ＷＬＥＮの活性化に従って、リフレッシュアドレスに従って奇数ワード線ＷＬｏが選択状態へ駆動され、この奇数ワード線ＷＬｏに接続されるツインセルの記憶データのリフレッシュが実行される。所定時間が経過すると、ワード線活性化信号ＷＬＥＮが非活性化され、応じて選択奇数ワード線ＷＬｏも非選択状態へ駆動される。これにより、ＴＣＡＭセルの記憶データのリフレッシュが完了する。
【０１５４】
以降、所定の時間間隔（リフレッシュ間隔）で、リフレッシュ指示ＡＲＥＦまたはタイムアップ信号ＴＵＰが活性化され、ＴＣＡＭセルの記憶データがリフレッシュされる。
【０１５５】
したがって、この図１２に示す構成の場合、ＴＣＡＭセルは、同じリフレッシュサイクルで、２つのツインセルＴＷ０およびＴＷ１の記憶データのリフレッシュが行なわれており、内部のツインセルの記憶状態は、ほぼ同一とすることができ、正確な比較検索動作を行なうことができる。
【０１５６】
外部からリフレッシュ指示ＡＲＥＦが１回与えられたとき、複数ワードにわたって連続的にリフレッシュを行なうバーストリフレッシュモードが用いられてもよい。このバーストリフレッシュモード時においては、単に、リングオシレータなどの発振回路を用いて、所定の時間間隔で内部でリフレッシュ要求ＲＦＲＥＱを所定回数発行する。所定回数のリフレッシュ要求が発行されると、この発振回路の発振動作を停止させる。この構成を利用することにより、容易に、バーストリフレッシュモードを実現することができる。
【０１５７】
図１４は、図６に示すサーチラインドライバ／ライトドライバ回路６の構成を概略的に示す図である。図１４においては、１ビットの記憶データおよび検索データに関連する部分の構成を示す。
【０１５８】
図１４において、サーチラインドライバ／ライトドライバ回路６は、入力バッファ５５から与えられるデータを反転するインバータ６０と、サーチドライバイネーブル信号ＳＲＤＥの活性化時、インバータ６０の出力信号に従って検索線／ＳＬを駆動するＡＮＤ回路６１と、サーチドライバイネーブル信号ＳＲＤＥの活性化時、入力バッファ５５からのデータに従って検索線ＳＬを駆動するＡＮＤ回路６２と、ライトドライバイネーブル信号ＷＤＥの活性化時、入力バッファ５５からの内部データに従ってビット線ＢＬを駆動するトライステートバッファ６３と、ライトドライバイネーブル信号ＷＤＥの活性化時、入力バッファ５５からのデータに従ってビット線／ＢＬを駆動するトライステートインバータバッファ６４を含む。
【０１５９】
入力バッファ５５は、図６に示すデータバッファ５に含まれ、外部からのデータＤをバッファ処理して内部データを生成する。入力バッファ５５を、検索データおよび書込データに共通に設ける。次に、この図１４に示す回路の動作を、図１５に示すタイミング図を参照して説明する。
【０１６０】
データ書込時においては、書込指示ＷＥが与えられる。この書込指示ＷＥの活性化に応答して、外部から与えられるアドレス信号Ａ［ｉ：０］およびデータＤを取込み、内部処理を実行する。データ書込時、最初は、偶数ワード線に対するアドレスＥおよび書込データＤｅが与えられる。書込指示ＷＥに従って、ライトドライバイネーブル信号ＷＤＥが所定期間活性状態に駆動され、ビット線ＢＬおよび／ＢＬが、この書込データＤｅに従って駆動される。これらのアドレスＥおよび書込データＤｅに従って選択ＴＣＡＭセルのツインセルＴＷ０に対するデータの書込が行なわれる。
【０１６１】
所定期間が経過すると、再び、書込指示ＷＥが与えられ、そのときのアドレスＯおよび書込データＤｏに従って、内部アドレスおよび内部書込データが生成される。この２回目の書込指示ＷＥは、奇数ワード線に対する書込指示であり、この書込指示ＷＥに従って、ライトドライバイネーブル信号ＷＤＥが再び活性化され、トライステートバッファ６３およびトライステートインバータバッファ６４が入力バッファ５５から与えられるデータＤｏに従ってビット線ＢＬおよび／ＢＬを駆動する。これにより、ビット線ＢＬおよび／ＢＬに接続されるＴＣＡＭセルのツインセルＴＷ１に対するデータの書込が完了する。ライトドライバイネーブル信号ＷＤＥが非活性状態となると、トライステートバッファ６３およびトライステートインバータバッファ６４は出力ハイインピーダンス状態となり、ビット線ＢＬおよび／ＢＬは、ビット線プリチャージ／イコライズ回路により中間電圧ＶＢＬレベルにプリチャージされかつイコライズされる。
【０１６２】
上述のデータ書込時においては、ビット線ＢＬおよび／ＢＬが書込データに従ってスタティックに駆動されている。従って、ワード選択制御回路の構成としては、図１０に示す構成が用いられる。図８に示すワード選択制御回路が用いられる場合には、ビット線ＢＬおよび／ＢＬは、ダイナミックに駆動され、データＤｅの書込完了後、一旦、プリチャージ電圧レベルに復帰し、また、センスアンプも一旦非活性化される。
【０１６３】
データ書込動作時においては、サーチドライバイネーブル信号ＳＲＤＥは非活性状態であり、検索線／ＳＬおよびＳＬは、ともに接地電圧レベルに維持される。検索データ線ＳＬおよび／ＳＬを接地電圧レベルに、データ書込時、固定することにより、隣接列のビット線間の容量結合を防止でき、正確にデータの書込を行なうことができる。また、リフレッシュ動作時においても、ビット線間の容量結合が、この検索線ＳＬおよび／ＳＬより抑制され、センス時のビット線間結合容量によるビット線電位の変動を抑制することができ、正確な記憶データのリフレッシュを行なうことができる。
【０１６４】
検索動作時においては、検索指示ＳＲＣＨが与えられる。この場合、アドレス信号Ａ［ｉ：０］は、与えられない。検索データＤｓに従って、ＴＣＡＭアレイにおいて検索動作が実行される。検索指示ＳＲＣＨに従って、サーチドライバイネーブル信号ＳＲＤＥが、所定期間活性状態へ駆動され、ＡＮＤ回路６１および６２が、それぞれインバータ６０および入力バッファ５５から与えられたデータに従って検索線／ＳＬおよびＳＬを駆動する。検索線ＳＬおよび／ＳＬ上の電位に従って、各ＴＣＡＭセルにおいて比較／検索動作が行なわれ、図示しない一致線の充放電が行なわれる。検索動作が完了すると、サーチドライバイネーブル信号ＳＲＤＥが非活性化され、再び検索線／ＳＬおよびＳＬは、ＡＮＤ回路６１および６２により、接地電圧レベルに固定される。
【０１６５】
この検索動作時においては、ビット線ＢＬおよび／ＢＬは、図示しないビット線プリチャージ／イコライズ回路により、中間電圧ＶＢＬレベルに維持される。したがって、ビット線ＢＬおよび／ＢＬが、検索動作時、検索線ＳＬおよび／ＳＬに対するシールド層として機能し、検索線間の容量結合を防止することができ、正確に検索データに従って、比較／検索動作を行なうことができる。
【０１６６】
なお、図１５に示すタイミング図においてアドレス信号Ａ［ｉ：０］は、外部から、偶数ワード線および奇数ワード線を特定するアドレス信号として生成されて与えられている。しかしながら、このアドレス信号Ａ［ｉ：０］は、ワードを特定し、偶数／奇数ワード線の特定は、内部で、たとえばカウンタを用いて書込指示ＷＥの数をカウントするカウンタのカウント値に従って行なわれてもよい。この場合、２進カウンタのカウント値を、最下位アドレスビットとして用いて、ワード線の偶数／奇数を設定する構成が用いられてもよい。また、この場合、外部からのアドレス信号Ａ［ｉ：０］は、データ書込サイクル時、書込指示ＷＥが２回与えられる間、同一アドレス（ワードアドレス）に設定される。
【０１６７】
［ＴＣＡＭセルのレイアウト］
図１６は、この発明の実施の形態１に従うＴＣＡＭセルの平面レイアウトを概略的に示す図である。図１６において、破線で示す矩形領域７０の短辺の一方側に、Ｎ型活性領域６８ａおよび６８ｂが配置され、またこの矩形領域７０の短辺の他方側に、Ｎ型活性領域６８ｃおよび６８ｄが形成される。この矩形領域７０により、１つのＴＣＡＭセルの領域が指定され、この矩形領域７０のレイアウトが行方向および列方向に繰返し配置される。ＴＣＡＭセルは、Ｐウェル領域に形成され、このウェル領域は、ＴＣＡＭアレイのＴＣＡＭセルに共通に配置される。従って、矩形領域を繰返し配置するだけであり、ウェル分離領域は、存在しないため、ＴＣＡＭアレイの占有面積を低減することができる。
【０１６８】
「活性領域」は、不純物領域と、ゲート電極下の基板領域とを含み、基板領域表面において、電荷が移動する領域を規定する。
【０１６９】
Ｎ型活性領域６８ａおよび６８ｂにおいて、それぞれ、ダイナミックセルＭＣ３およびＭＣ４が形成され、Ｎ型活性領域６８ｃおよび６８ｄそれぞれに、ダイナミックセルＭＣ１およびＭＣ２が形成される。これらのＮ型活性領域６８ａ−６８ｄは、それぞれ、Ｎ型不純物領域と、アクセストランジスタのチャネル領域とを含む。Ｎ型活性領域６８ａおよび６８ｂは、それぞれ、コンタクトＧ１およびＧ２を介して、図示しないビット線ＢＬおよび／ＢＬに接続される。これらのビット線コンタクトＧ１およびＧ２は、これらの活性領域に形成される隣接ダイナミックセルにより共有される。列方向において隣接するダイナミックセルに対して配置されるワード線を、そのレイアウトのみを図１６において示す。
【０１７０】
ビット線ＢＬおよび／ＢＬは、たとえば第１メタル配線で構成され、図１６の列方向に直線的に延在して配置される。Ｎ型活性領域６８ａおよび６８ｂを横切るように行方向に延在してたとえばポリシリコンで構成されるゲート電極線７１ａが形成される。また、このゲート電極配線７１ａと平行に、Ｎ型活性領域６８ａおよび６８ｂを横切るように行方向に延在して、ポリシリコン線で構成されるセルプレート電極線７２ａが形成される。このセルプレート電極線７２ａには、セルプレート電圧ＶＣＰが伝達される。セルプレート電極線７２ａは、その幅は、メモリセルキャパシタの容量値を十分に大きくするため、ゲート電極線７１ａよりも広くされる。
【０１７１】
ゲート電極線７１ａが、ワード線ＷＬｏとして用いられる。このセルプレート電極線７２ａとＮ型活性領域６８ａおよび６８ｂそれぞれの対向する領域においてメモリセルキャパシタが形成される。
【０１７２】
Ｎ型活性領域６８ｂにおいて、配線７１ａおよび７２ａの間の不純物領域が、コンタクトＧ３を介して第１メタル配線７３ａに電気的に接続される。この第１メタル配線７３ａは、逆Γ字型の形状を有しており、後に説明する、比較回路に、記憶ノード（ＳＮ４）の電圧を伝達する。
【０１７３】
Ｎ型活性領域６８ｃおよび６８ｄを横切るように、また、ゲート電極配線７１ｂが形成され、またこのゲート電極配線７１ｂと平行に、行方向に延在して、セルプレート電極配線７２ｂが配設される。ゲート電極配線７１ｂがワード線ＷＬｅとして用いられ、セルプレート電極線７２ｂが、セルプレート電極ＶＣＰを伝達する。
【０１７４】
このＮ型活性領域６８ｃおよび６８ｄとセルプレート電極線７２ｂの対向領域において、メモリセルＭＣ１およびＭＣ２のそれぞれのキャパシタが形成される。セルプレート電極線７２ｂの幅は、セルプレート電極線７２ａと同じであり、各ダイナミックセルにおいて同一の容量値のプレーナ型ＭＩＳキャパシタが形成される。
【０１７５】
ダイナミックセルＭＣ１のＮ型活性領域６８ｃにおいて、配線７１ｂおよび７２ｂの間の領域において、その不純物領域がコンタクトＧ１１を介して逆Ｌ字型の第１メタル配線７３ｂに電気的に接続される。この第１メタル配線７３ｂは、ツインセルＴＷ０の記憶ノードＳＮ１の電位を、比較回路に伝達するために用いられる。
【０１７６】
矩形領域７０の中央領域において、またＮ型活性領域６９が行方向に連続的に形成される。このＮ型活性領域６９は、行方向に連続的に延在して、ワードの各ＴＣＡＭセルに共通に配置される。この領域において、比較回路が配置されても、行方向に隣接する比較回路は、後に説明する接地線（ＧＮＤ）に接続される不純物領域により、互いに、論理動作において分離され、活性領域が、比較回路に対して共通に連続的に配置されても、各比較回路は、個別に比較／検索動作を行なうことができる。
【０１７７】
Ｎ型活性領域６９を横切るように、行方向にゲート電極線７４ａから７４ｄが形成される。これらのゲート電極線７４から７４ｄは、比較回路のＭＩＳトランジスタのゲートを構成し、この活性領域６９近傍において行方向に延在して配置されるだけである。
【０１７８】
ゲート電極線７４ａは、コンタクトＧ４を介して第１メタル配線７３ａに電気的に接続され、またゲート電極線７４ｂが、コンタクトＧ１０を介して第１メタル配線７３ｂに電気的に接続される。ゲート電極線７４ａおよび７４ｂの間の領域に、一致線ＭＬに対するコンタクトＧ６が形成される。一致線ＭＬは、上層の第１または第２メタル配線で構成され、行方向に連続的に延在して対応の行のワードに共通に配置される。
【０１７９】
ゲート電極線７４ｃはコンタクト６９を介して検索線ＳＬに電気的に接続され、またゲート電極線７４ｄは、コンタクトＧ５を介して検索線／ＳＬに電気的に接続される。
【０１８０】
これらの検索線ＳＬおよび／ＳＬは、ビット線ＢＬおよび／ＢＬと同様、列方向に直線的に延在して、列方向に整列して配置されるＴＣＡＭセルに共通に配置される。検索線ＳＬおよび／ＳＬとビット線ＢＬおよび／ＢＬとは、同一配線層の配線（たとえば第２メタル配線）であってもよく、また、互いに異なる配線層のメタル配線であってもよい。
【０１８１】
ゲート電極配線７４ｃおよび７４ｄの外部にコンタクトＧ７およびＧ８が形成され、接地電圧ＧＮＤを伝達する接地線に、コンタクトＧ７およびＧ８を介してそれぞれ、Ｎ型活性領域６９の対応の不純物領域が電気的に接続される。この接地電圧ＧＮＤを伝達する接地線も、列方向に延在してもよく、また第２メタル配線を用いて行方向に直線的に延在して形成されてもよい。
【０１８２】
活性領域６８ａから６８ｄおよび６９において、ゲート電極線７１ａ、７１ｂ、および７４ａから７４ｄが非選択状態のとき、その直下の基板領域表面には、チャネル領域は形成されないため、各不純物領域は、電気的に分離される。
【０１８３】
この図１６に示すＴＣＡＭセルの構成の場合、一致線ＭＬに対するコンタクトＧ６に関して点対称にレイアウトが配置される。したがって、レイアウトパターンは、この矩形領域７０が繰返し配置されるため、規則的なレイアウトパターンが形成され、ＴＣＡＭセルのパターニングは容易となる。
【０１８４】
また、この比較回路を構成するＮ型活性領域６９を、メモリセルＭＣ３およびＭＣ４を形成するＮ型活性領域６８ａおよび６８ｂと、メモリセルＭＣ１およびＭＣ２を形成するＮ型活性領域６８ｃおよび６８ｄとの間の領域に配置することにより、ツインセルＴＷ０およびＴＷ１の記憶データを伝達する第１メタル配線７３ａおよび７３ｂの配線長さが同じとなり、比較回路の比較ノード（ＮＡ，ＮＢ）に対して、同一配線抵抗で、比較データを伝達することができる。
【０１８５】
また、Ｎ型活性領域６８ａから６８ｄは、それぞれ、列方向に隣接するＴＣＡＭセルにより、それぞれ共有される。これにより、ＴＣＡＭセルをビット線ＢＬおよび／ＢＬに接続するコンタクトＧ１，Ｇ２，Ｇ１２およびＧ１３を、隣接ＴＣＡＭセルで共有することができ、ＴＣＡＭセルのレイアウト面積を低減することができる。
【０１８６】
また、活性領域６９において、接地線に対するコンタクトＧ７およびＧ８が隣接ＴＣＡＭセルにおいて共有されており、同様、比較回路のレイアウト面積を低減することができ、応じて、ＴＣＡＭセルのレイアウト面積を低減することができる。
【０１８７】
また、比較回路においては、単にＮ型活性領域６９を行方向に直線的に延在させて、各比較回路のトランジスタを形成するゲート電極を、このＴＣＡＭセル領域内において列方向に延在させるだけでよく、比較回路のレイアウトが容易となり、応じてＴＣＡＭセルのレイアウトが容易となる。
【０１８８】
なお、この図１６に示すレイアウトにおいては、ビット線ＢＬ，／ＢＬおよび検索線ＳＬ，／ＳＬと一致線ＭＬとは、別の配線層に形成される。ビット線ＢＬ，／ＢＬおよび検索線ＳＬ，／ＳＬが列方向に直線的に延在して配置され、一致線ＭＬは、行方向に連続的に延在して配置されるためである。
【０１８９】
また、接地電圧ＧＮＤを伝達する接地線は、一致線ＭＬと平行に行方向に延在して配置されてもよい。また、これらのビット線ＢＬ，／ＢＬと検索線ＳＬ，／ＳＬは、ともに、列方向に直線的に延在して配置される必要はなく、このＴＣＡＭセルアレイ領域内において十分なピッチを有するように、その配置位置がずらされて、たとえば、列方向に沿ってジグザグ形状に形成されてもよい。
【０１９０】
ＴＣＡＭセル上層のビット線ＢＬ，／ＢＬ、検索線ＳＬ，／ＳＬおよび一致線ＭＬ，および接地線のレイアウトは、それらの配線のピッチおよび使用可能なメタル配線の数に応じて適当に定められればよい。
【０１９１】
図１７は、図１６に示すレイアウトの１つのダイナミックセルの断面構造を概略的に示す図である。図１７において、ダイナミックセルＭＣは、Ｐウェル８０表面に間をおいて形成されるＮ型不純物領域８１ａおよび８１ｂと、それらの不純物領域８１ａおよび８１ｂの間に、図示しないゲート絶縁膜を介して形成されるゲート電極線７１と、不純物領域８１ｂに隣接するＰウェル８０表面上に、図示しないキャパシタ絶縁膜を介して形成されるセルプレート電極線７２を含む。
【０１９２】
不純物領域８１ａがビット線８２に電気的に接続され、不純物領域８１ｂは、第１メタル配線７３により、比較回路ノード（ＮＡまたはＮＢ）に電気的に接続される。
【０１９３】
ゲート電極線７１とセルプレート電極線７２とは、同一の配線層の配線で構成されてもよく、また別の配線層に形成されてもよい。このキャパシタ電極線７２に対向するＰウェル８０表面には、反転層８４が、セルプレート電極ＶＣＰ（＝ＶＣＣ）印加時に形成され、キャパシタのストレージノードとして機能する。
【０１９４】
したがって、メモリセルキャパシタは、Ｐウェル８０表面の反転層８４と、セルプレート電極線７２と、それらの間のキャパシタ絶縁膜とで構成されるプレーナ型キャパシタで構成されており、記憶データ転送用の第１メタル配線７３よりも、セルプレート電極線７２は下層領域にあり、通常のＣＭＯＳプロセスを用いて、このダイナミックセルＭＣを形成することができる。
【０１９５】
また、ビット線ＢＬを構成する導電線８２と、第１メタル配線７３とは、同一の配線層であってもよく、また異なる配線層であってもよい。
【０１９６】
また、図１７に示すメモリセルＭＣの断面構造においては、不純物領域８１ｂの隣接領域に、反転層８４が形成されている。しかしながら、この不純物領域８１ｂは、セルプレート電極線７２と対向する領域にまで延在して形成されてもよい。すなわち、セルプレート線７２と対向するウェル領域表面においてもＮ型不純物層が形成されてもよい。
【０１９７】
また、ゲート電極線７１直下に形成されるゲート絶縁膜と、セルプレート電極線７２下部に形成されるキャパシタ絶縁膜とは、同一材料で構成されてもよく、、また、異なる材料で構成されてもよい。
【０１９８】
以上のように、この発明の実施の形態１に従えば、ツインセルを２つ用いて、記憶データの１ビットを記憶し、ビット線へは、常に相補データが伝達されるように構成し、またメモリセルキャパシタとして、プレーナ型ＭＩＳキャパシタを用いている。したがって、ＳＲＡＭセルを用いる場合に比べてチップ面積を低減でき、またソフトエラー耐性の高いＴＣＡＭを実現することができる。また、従来のダイナミックセルを利用するダイナミックＴＣＡＭに比べて、スタックトキャパシタを形成する必要がなく、プロセス工程およびマスク枚数を低減でき、またメモリセルキャパシタの容量値も低減でき、書込速度を大幅に高速化することができる。
【０１９９】
［実施の形態２］
図１８は、この発明の実施の形態２に従うＴＣＡＭセルの構成を示す図である。この図１８に示すＴＣＡＭセルの構成においては、２つのツインセルＴＷａおよびＴＷｂが用いられる。これらのツインセルＴＷａおよびＴＷｂに共通にワード線ＷＬが配設される。
【０２００】
ツインセルＴＷａは、ダイナミックセルＭＣ１およびＭＣ２を含み、ツインセルＴＷｂは、ダイナミックセルＭＣ３およびＭＣ４を含む。これらのツインセルＴＷａおよびＴＷｂに含まれるメモリセルＭＣ１からＭＣ４の構成は、実施の形態１におけるツインセルＴＷ０およびＴＷ１のダイナミックセルＭＣ１からＭＣ４の構成と同じである。すなわち、メモリセルＭＣ１からＭＣ４の各々は、プレーナ型ＭＩＳキャパシタＮＱと、ワード線ＷＬ上の信号電位に応答してメモリキャパシタＮＱを対応のビット線に結合するＮチャネルＭＩＳトランジスタで構成されるアクセストランジスタＮＴを含む。
【０２０１】
ツインセルＴＷａに対しビット線／ＢＬ１およびＢＬ１が設けられ、ツインセルＴＷｂに対しビット線ＢＬ２および／ＢＬ２が設けられる。これらのビット線ＢＬ１および／ＢＬ１とビット線ＢＬ２および／ＢＬ２には、データ書込時、並行して、書込データが伝達され、またリフレッシュ時においては、並行してリフレッシュ動作が実行される。
【０２０２】
比較回路ＣＭＰは、一致線ＭＬと接地ノードとの間に直列に接続されるＮチャネルＭＩＳトランジスタＴＱ１およびＴＱ２と、一致線ＭＬと接地ノードとの間に直列に接続されるＭＩＳトランジスタＴＱ３およびＴＱ４を含む。ＭＩＳトランジスタＴＱ１およびＴＱ３のゲートは、それぞれ、ダイナミックセルＭＣ２およびＭＣ３の記憶ノードＳＮ２およびＳＮ３に接続され、ＭＩＳトランジスタＴＱ２およびＴＱ４のゲートは、それぞれ検索線／ＳＬおよびＳＬに接続される。
【０２０３】
この図１８に示すＴＣＡＭセルは、実施の形態１と同様、２つのツインセルで構成される「ダブルツインセル型」ＴＣＡＭセル構造である。しかしながら、２つのツインセルＴＷａおよびＴＷｂに共通にワード線ＷＬが配設され、またビット線対ＢＬ１，／ＢＬ１とビット線対ＢＬ２，／ＢＬ２が、それぞれ別々に、ツインセルＴＷａおよびＴＷｂに対して設けられる。したがって、ワード線ＷＬを１回選択することにより、データの書込を行なうことができ、書込サイクル数を低減できる。
【０２０４】
図１９は、この図１８に示すＴＣＡＭセルの記憶データビットと記憶ノードＳＮ１からＳＮ４の電位の関係を一覧にして示す図である。以下、図１９を参照して、図１８に示すＴＣＡＭセルの記憶データビットと各記憶ノードの電圧との関係について簡単に説明する。
【０２０５】
ＴＣＡＭセルにおいてビット“１”を記憶する場合には、記憶ノードＳＮ１およびＳＮ２に、それぞれＬレベルおよびＨレベルデータが格納され、また記憶ノードＳＮ３およびＳＮ４に、それぞれＬレベルデータおよびＨレベルデータが格納される。
【０２０６】
データビット“０”をＴＣＡＭセルに格納する場合には、記憶ノードＳＮ１およびＳＮ２にそれぞれＨレベルデータおよびＬレベルデータが格納され、記憶ノードＳＮ３およびＳＮ４に、それぞれＨレベルデータおよびＬレベルデータが格納される。
【０２０７】
ドントケア状態、すなわち、“Ｘ”状態を記憶する場合には、記憶ノードＳＮ１およびＳＮ４に、Ｈレベルデータを格納し、記憶ノードＳＮ２およびＳＮ３に、それぞれ、Ｌレベルデータを書込む。
【０２０８】
検索動作時においては、検索線ＳＬに、検索データビットに対応するデータが伝達される。
【０２０９】
検索データビットとして“１”が伝達された場合、検索線ＳＬの電圧がＨレベル、検索線／ＳＬが、Ｌレベルとなる。記憶ノードＳＮ３が、Ｈレベルデータを格納している場合に、一致線ＭＬが、ＭＩＳトランジスタＴＱ３およびＴＱ４を介して接地電圧レベルに放電され、不一致が検出される。記憶ノードＳＮ３が、Ｌレベルデータを格納している場合には、一致線ＭＬは、プリチャージ電圧レベルを維持し、一致が検出される。
【０２１０】
検索データビットが“０”の場合には、検索線ＳＬがＬレベル、検索線／ＳＬがＨレベルに設定される。したがって、記憶ノードＳＮ２がＬレベルデータを記憶している場合には、比較回路ＣＭＰにおいて、ＭＩＳトランジスタＴＱ１が非導通状態であり、またＭＩＳトランジスタＴＱ４も、検索線ＳＬ４上のＬレベル電圧に従って非導通状態であり、一致線ＭＬはプリチャージ状態を維持し、一致が検出される。一方、記憶ノードＳＮ２にＨレベルデータが格納されている場合には、ＭＩＳトランジスタＴＱ１およびＴＱ２がともに導通し、一致線ＭＬが、接地電圧レベルに放電され、不一致（ミスマッチ）が検出される。
【０２１１】
記憶ノードＳＮ２およびＳＮ３が、ともにＬレベルデータを格納している場合には、比較回路ＣＭＰにおいては、ＭＩＳトランジスタＴＱ１およびＴＱ３がともに非導通状態であり、検索データビットの論理値にかかわらず、一致線ＭＬは、プリチャージ状態を維持し、一致が検出される。
【０２１２】
図２０は、この図１８に示すＴＣＡＭセルの書込時の動作を示す波形図である。以下、簡単に、この図２０を参照して、図１８に示すＴＣＡＭセルの書込動作について説明する。
【０２１３】
データ書込時、ワード線ＷＬが選択状態へ駆動され、この図１８に示すツインセルＴＷａおよびＴＷｂの記憶ノードＳＮ１からＳＮ４が、それぞれ、対応のビット線／ＢＬ１，ＢＬ１，ＢＬ２および／ＢＬ２に電気的に結合される。所定のタイミングで、書込データに応じて、図示しないライトドライバにより、これらのビット線対ＢＬ１および／ＢＬ１とビット線対ＢＬ２および／ＢＬ２へ、それぞれ、相補データが伝達される。ビット線ＢＬ１および／ＢＬ１上の相補データに従って記憶ノードＳＮ１およびＳＮ２に、データが書込まれ、また、ビット線対ＢＬ２および／ＢＬ２上の相補電圧に従って、記憶ノードＳＮ３およびＳＮ４にデータが書込まれる。
【０２１４】
所定の期間が経過すると、ワード線ＷＬが非選択状態へ駆動され、またビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２も、それぞれ所定のプリチャージ電圧ＶＢＬレベルにプリチャージされる。この状態において、記憶ノードＳＮ１からＳＮ４には、それぞれ書込データに応じたデータが格納され、また、ツインセルＴＷａおよびＴＷｂにおいては、それぞれ、相補データが格納され、安定にデータを記憶することができる。この２つのツインセルで構成される「ダブルツインセル型」ＴＣＡＭセルにおいて、１ビットのワードデータが格納される。
【０２１５】
また、リフレッシュ動作についても、ツインセルＴＷ０およびＴＷ１に対して同時に実行される。各ビット線対に対してセンスアンプを配置することにより、ツインセルＴＷ０およびＴＷ１に対して同時にリフレッシュを同時に実行することができる。実施の形態１の構成に較べて、動作するセンスアンプの数が増大するものの、センスアンプの動作タイミングをツインセルＴＷ０およびＴＷ１に対して異ならせることにより、センス動作時のピーク電流を低減することができ、正確にセンス動作を実行することができる。
【０２１６】
１回のリフレッシュ動作で１ワードのリフレッシュを完了することができ、リフレッシュに要する時間を短縮することができ、検索動作に対するリフレッシュによる割り込みを低減することができ、処理効率を改善することができる。
【０２１７】
この図１８に示すＴＣＡＭセルの場合、データのリフレッシュ、書込および検索動作は実施の形態１と同様にして行なわれる。これらのデータのリフレッシュ、書込およびワード選択制御のための構成については、単に実施の形態１において偶数ワード線および奇数ワード線に対して別々に設けられていた回路を、１つのワード線に対して設けることにより、ワード選択制御回路およびデータ書込回路の構成が実現される。検索動作のための回路構成は、実施の形態１と同様の構成を利用することができる。
【０２１８】
以上のように、この発明の実施の形態２に従えば、ダブルツインセル型ＴＣＡＭセルにおいて、２つのツインセルを、共通のワード線に接続して、それぞれに対し別々のビット線対を配置している。したがって、１回の書込サイクルだけでワードデータビットを格納することができ、書込に要する時間を短縮でき、検索動作に対する書込の割込み時間を短縮することができる。
【０２１９】
また、リフレッシュ動作時においても、偶数ワード線および奇数ワード線別々に駆動して、リフレッシュを行なう必要はなく、リフレッシュの制御が容易となり、またワード単位でリフレッシュを行なう場合、ワード線を１回選択状態へ駆動するだけで、リフレッシュワードのリフレッシュを行なうことができ、リフレッシュに要する時間を短縮することができる。
【０２２０】
［実施の形態３］
図２１は、この発明の実施の形態３に従うＴＣＡＭセルの構成を示す図である。この図２１に示すＴＣＡＭセルにおいては、実施の形態１と同様、２つのツインセルＴＷＰ０およびＴＷＰ１が、記憶素子として用いられる。ツインセルＴＷＰ０は、ダイナミックセルＭＣ１およびＭＣ２を含み、ツインセルＴＷＰ１は、ダイナミックセルＭＣ３およびＭＣ４を含む。これらのダイナミックセルＭＣ１からＭＣ４は、各々、ＰチャネルＭＩＳトランジスタで構成されるメモリキャパシタＰＱと、導通時、対応のメモリキャパシタＰＱを対応のビット線ＢＬまたは／ＢＬに結合するＰチャネルＭＩＳトランジスタで構成されるアクセストランジスタＰＴを含む。ツインセルＴＷＰ０に対し、ワード線／ＷＬｅが配置され、ツインセルＴＷＰ１に対しワード線／ＷＬｏが配置される。
【０２２１】
比較回路ＣＭＰは、一致線／ＭＬと電源ノードの間に直列に接続されるＰチャネルＭＩＳトランジスタＰＱ１およびＰＱ２と、一致線／ＭＬと電源ノードの間に直列に接続されるＰチャネルＭＩＳトランジスタＰＱ３およびＰＱ４を含む。ＰチャネルＭＩＳトランジスタＰＱ１およびＰＱ３のゲートが、記憶ノードＳＮ１およびＳＮ４にそれぞれ接続され、ＰチャネルＭＩＳトランジスタＰＱ２およびＰＱ４のゲートが、それぞれ検索線／ＳＬおよびＳＬに電気的に接続される。ダイナミックセルＭＣ１およびＭＣ３がビット線ＢＬに接続され、ダイナミックセルＭＣ２およびＭＣ４が、ビット線／ＢＬに接続される。
【０２２２】
メモリセルキャパシタＰＱのセルプレート電極へは、接地電圧ＧＮＤレベルのセルプレート電圧ＶＣＰが与えられる。
【０２２３】
この図２１に示すＴＣＡＭセルは、図１に示すＴＣＡＭセルのＮチャネルＭＩＳトランジスタをＰチャネルＭＩＳトランジスタで置換えたものと等価である。したがって、ワード線／ＷＬｅおよび／ＷＬｏは、非選択時、Ｈレベル、選択時Ｌレベルとなる。また、一致線／ＭＬも、一致時においては、接地電圧レベル、不一致時に電源電圧ＶＣＣレベルとなる。すなわち、一致線／ＭＬは、接地電圧レベルにプリチャージされる。
【０２２４】
図２２は、この図２１に示すＴＣＡＭセルの記憶データビットと記憶ノードＳＮ１からＳＮ４の電圧との関係を一覧にして示す図である。
【０２２５】
ＴＣＡＭセルが、データビット“１”を記憶する場合、記憶ノードＳＮ１およびＳＮ２に、それぞれＨレベルデータおよびＬレベルデータか格納され、また記憶ノードＳＮ３およびＳＮ４に、ＨレベルデータおよびＬレベルデータが格納される。
【０２２６】
データビット“０”を格納する場合には、記憶ノードＳＮ１およびＳＮ２に、それぞれＬレベルデータおよびＨレベルデータが格納され、記憶ノードＳＮ３およびＳＮ４に、ＬレベルデータおよびＨレベルデータか格納される。
【０２２７】
ドントケア状態、すなわちビット“Ｘ”を記憶する場合、記憶ノードＳＮ１およびＳＮ４が、Ｈレベルデータを格納し、記憶ノードＳＮ２およびＳＮ３が、Ｌレベルデータを格納する。
【０２２８】
データの書込動作および検索動作は、実施の形態１と同様である。ワード線／ＷＬｅおよびＷＬｏの選択／非選択電圧レベルが異なり、また、“Ｘ”状態の記憶ノードＳＮ１からＳＮ４の電圧レベルが異なる。
【０２２９】
したがって、実施の形態１の各制御回路の構成の論理レベルを反転することにより、この実施の形態３におけるＴＣＡＭセルに対する制御回路を実現することができる。
【０２３０】
この図２１に示すＴＣＡＭセルの構成の場合、構成要素がすべてＰチャネルＭＩＳトランジスタであり、Ｎウェル表面に形成される。レイアウトとしては、図１６に示すレイアウトと同じレイアウトを利用することができる。接地線に代えて電源電圧を伝達する電源線が、比較回路の活性領域に電気的に接続される点が異なる。
【０２３１】
ゲート絶縁膜が薄くされているＣＭＯＳトランジスタにおいては、ゲート絶縁膜をトンネルして流れる電流が大きくなり、このゲートトンネルリーク電流が、リーク電流の主要成分となる。しかしながら、ＰチャネルＭＩＳトランジスタは、このゲートトンネルリーク電流が、ＮチャネルＭＩＳトランジスタに比べて小さいため、リフレッシュ時間をさらに長くすることができる。また、メモリキャパシタＰＱにおいては、データを記憶する電荷はホールであり、α線照射時において発生する少数キャリアは正孔であり、移動度は小さく、ＮチャネルＭＩＳトランジスタに比べて、ソフトエラー耐性が高く、安定にデータを保持することができる。
【０２３２】
リフレッシュ動作、データ書込動作および検索動作は、実施の形態１と同様にして行なわれる。
【０２３３】
以上のように、この発明の実施の形態３に従えば、「ダブルツインセル型」ＴＣＡＭセルの構成要素として、ＰチャネルＭＩＳトランジスタを用いており、実施の形態１の効果に加えて、さらに、リフレッシュ時間を長くでき、またソフトエラー耐性をより高くすることができる。
【０２３４】
［実施の形態４］
図２３は、この発明の実施の形態４に従うＴＣＡＭセルの構成を概略的に示す図である。この図２３に示すＴＣＡＭセルは、図１８に示す実施の形態２のＴＣＡＭセルのＮチャネルＭＩＳトランジスタをすべてＰチャネルＭＩＳトランジスタで置換えたものと等価である。すなわち、２つのツインセルＴＷＰａおよびＴＷＰｂが設けられ、これらのツインセルＴＷＰａおよびＴＷＰｂに共通にワード線／ＷＬが配置される。
【０２３５】
ツインセルＴＷＰａは、ダイナミックセルＭＣ１およびＭＣ２を含み、互いに相補なデータを格納し、ツインセルＴＷＰｂは、ダイナミックセルＭＣ３およびＭＣ４を含む。記憶ノードＳＮ１およびＳＮ２には、相補データが格納され、記憶ノードＳＮ３およびＳＮ４には相補データが格納される。
【０２３６】
ダイナミックセルＭＣ１およびＭＣ２は、それぞれ、ビット線／ＢＬ１およびＢＬ１に接続され、ダイナミックセルＭＣ３およびＭＣ４は、それぞれ、ビット線ＢＬ２および／ＢＬ２に接続される。
【０２３７】
ダイナミックセルＭＣ１からＭＣ４の各々は、ＰチャネルＭＩＳトランジスタで構成されるメモリキャパシタＰＱと、ＰチャネルＭＩＳトランジスタで構成されるアクセストランジスタＰＴを含む。これらのツインセルＴＷＰａおよびＴＷＰｂにおいては、ビット線の配置は、図１８に示すＴＣＡＭセルの配置と同じである。
【０２３８】
比較回路ＣＭＰは、一致線／ＭＬと電源ノードとの間に直列に接続されるＰチャネルＭＩＳトランジスタＰＱ１およびＰＱ２と、一致線／ＭＬと電源ノードの間に直列に接続されるＰチャネルＭＩＳトランジスタＰＱ３およびＰＱ４を含む。ＭＩＳトランジスタＰＱ１およびＰＱ３のゲートが、ノードＮＡおよびＮＢを介して記憶ノードＳＮ２およびＳＮ３に接続され、ＭＩＳトランジスタＰＱ２およびＰＱ４のゲートは、それぞれ、検索線／ＳＬおよびＳＬに接続される。
【０２３９】
この検索線／ＳＬおよびＳＬの配置も、図１８に示すＴＣＡＭセルの検索線ＳＬおよび／ＳＬの配置と同じである。
【０２４０】
比較回路ＣＭＰは、検索線／ＳＬとノードＮＡの電位の一致または検索線ＳＬとノードＮＢの一致に従って、一致線／ＭＬを電源電圧ＶＣＣレベルに駆動する。
【０２４１】
したがって、この図２３に示すＴＣＡＭセルの構成においても、ＰチャネルＭＩＳトランジスタが用いられているため、ワード線／ＷＬは、選択時Ｈレベル、非選択時Ｌレベルとなる。また、一致線／ＭＬは、接地電圧レベルにプリチャージされ、一致時には接地電圧レベル、不一致時に電源電圧ＶＣＣレベルとなる。
【０２４２】
この図２３に示すＴＣＡＭセルの記憶データビットと記憶ノードＳＮ１からＳＮ４の電圧レベルの対応関係は、“Ｘ”状態を除いて図１８に示すＴＣＡＭセルのそれと同じである。“Ｘ”状態を記憶する場合には、記憶ノードＳＮ２およびＳＮ３にＨレベルデータが格納され、記憶ノードＳＮ１およびＳＮ４に、Ｌレベルデータが格納される。
【０２４３】
この図２３に示すＴＣＡＭセルの場合、ＰチャネルＭＩＳトランジスタを構成要素として用いており、実施の形態３と同様、リフレッシュ間隔を長くすることができ、またソフトエラー耐性を高くすることができる。
【０２４４】
また、ワード線／ＷＬが、ツインセルＴＷＰａおよびＴＷＰｂに共通に設けられており、データ書込に要する時間を、実施の形態２と同様短くすることができる。
【０２４５】
また、実施の形態２と同様に、ワードデータを１回の書込サイクルで書き込むことができ、書込に要する時間を短縮することができ、実施の形態２と同様の効果を得ることができる。
【０２４６】
［実施の形態５］
図２４は、この発明の実施の形態５に従うＴＣＡＭのアレイ部の構成を概略的に示す図である。図２４において、ＴＣＡＭアレイは、センスアンプ帯１０２により、２つのＴＣＡＭサブアレイ１００Ｌおよび１００Ｒに分割される。ＴＣＡＭサブアレイ１００Ｌおよび１００Ｒには、それぞれ、ビット線対ＢＬＰＬおよびＢＬＰＲが、各ＴＣＡＭセル列に対応して配置される。これらのＴＣＡＭサブアレイ１００Ｌおよび１００Ｒにおいては、実施の形態１から４において示した「ダブルツインセル型」ＴＣＡＭセルが配置され、ワードデータを記憶する。
【０２４７】
センスアンプ帯１０２を、ＴＣＡＭアレイの中央部に配置して、ＴＣＡＭアレイをＴＣＡＭサブアレイ１００Ｌおよび１００Ｒに分割する。センス動作時においては、ビット線対ＢＬＰＬおよびＢＬＰＲのうち一方が、センスアンプ帯１０２に含まれるセンスアンプに結合される。したがって、センスアンプに接続されるビット線の長さを、短くでき、ＴＣＡＭセル読出時のビット線対の電圧差をより大きくすることができる。
【０２４８】
図２５は、センスアンプ帯１０２に含まれるセンスアンプに関連する部分の構成を概略的に示す図である。図２５において、センスアンプ回路１０４に対し、ビット線／ＢＬＬおよびＢＬＬが、一方側に平行に配置され、またビット線／ＢＬＲおよびＢＬＲが、センスアンプ回路１０４の他方側に平行に配設される。ビット線／ＢＬＬおよびＢＬＬが、ＴＣＡＭサブアレイ１００Ｌに含まれるＢＬＰＬを構成し、ビット線／ＢＬＲおよびＢＬＲが、ＴＣＡＭサブアレイ１００Ｒに含まれるビット線対ＢＬＰＲを構成する。
【０２４９】
このセンスアンプ回路１０４に対し、センス対象のＴＣＡＭセルＴＭＣが結合される。このＴＭＣに対しては、このＴＭＣに対しては、一致線ＭＬおよびワード線ＷＬ（またはＷＬｅまたはＷＬｏ）が配置される。
【０２５０】
また、ビット線対ＢＬＰＬおよびＢＬＰＲに平行に、検索線ＳＬおよび／ＳＬが配設される。これらの検索線ＳＬおよび／ＳＬは、センスアンプ回路１０４には結合されず、検索動作時、検索データビットを生成するサーチラインドライバに結合される。
【０２５１】
この図２５に示す構成においては、ＴＣＡＭセルＴＭＣの相補データを、ビット線／ＢＬＬおよびＢＬＬに読出し、センスアンプ回路１０４で差動的に増幅する。このビット線構成は、「折返しビット線」構成と呼ばれており、ビット線対の各ビット線にノイズが発生した場合、同相ノイズとなり、センスアンプ回路１０４による差動増幅動作によりノイズ成分が相殺され、微小電圧を、安定にセンスすることができる。
【０２５２】
図２６は、図２５に示すセンスアンプ回路１０４の構成の一例を具体的に示す図である。図２６において、センスアンプ回路１０４は、活性化時、共通ビット線ＣＢＬおよび／ＣＢＬの電圧を差動増幅するセンスアンプ１１２と、センスアンプ活性化信号／Ｓ０Ｐの活性化に応答して電源電圧をセンスアンプ１１２へ供給するＰチャネルＭＩＳトランジスタ１１３と、センスアンプ活性化信号Ｓ０Ｎの活性化時、接地電圧をセンスアンプ１１２へ伝達するＮチャネルＭＩＳトランジスタ１１４と、ビット線分離指示信号ＢＬＩＬがＬレベルのとき共通ビット線ＣＢＬおよび／ＣＢＬをビット線ＢＬＬおよび／ＢＬＬから分離するビット線分離ゲート１１０Ｌと、ビット線分離指示信号ＢＬＩＲがＬレベルのときに、共通ビット線ＣＢＬおよび／ＣＢＬをビット線ＢＬＲおよび／ＢＬＲから分離するビット線分離ゲート１１０ｒと、ビット線イコライズ指示信号／ＢＬＥＱがＬレベルのときに活性化され、共通ビット線ＣＢＬおよび／ＣＢＬを介してビット線ＢＬＬ、ＢＬＲ、／ＢＬＬおよび／ＢＬＲへプリチャージ電圧ＶＢＬを供給するビット線プリチャージ／イコライズ回路１１６と、書込活性化タイミング信号ＣＳＬに従って共通ビット線ＣＢＬおよび／ＣＢＬを内部データ線ＩＯ／ＩＯに結合する書込選択ゲート１１８を含む。
【０２５３】
センスアンプ１１２は、交差結合されるＰチャネルＭＩＳトランジスタと、交差結合されるＮチャネルＭＩＳトランジスタとを含み、活性化時、共通ビット線ＣＢＬおよび／ＣＢＬの電位を差動的に増幅しかつラッチする。
【０２５４】
ビット線分離ゲート１１０ｌは、ビット線ＢＬＬおよび／ＢＬＬそれぞれに対応して設けられるＮチャネルＭＩＳトランジスタで構成される転送ゲートを含む。ビット線分離ゲート１１０ｒは、ビット線ＢＬＲおよび／ＢＬＲそれぞれに対応して設けられ、ビット線分離指示信号ＢＬＩＲをゲートに受けるＮチャネルＭＩＳトランジスタで構成される転送ゲートを含む。
【０２５５】
ビット線プリチャージ／イコライズ回路１１６は、ビット線プリチャージ／イコライズ指示信号／ＢＬＥＱの活性化時、ビット線プリチャージ電圧ＶＢＬを共通ビット線ＣＢＬおよび／ＣＢＬに供給するプリチャージ用のＰチャネルＭＩＳトランジスタと、ビット線プリチャージ／イコライズ指示信号／ＢＬＥＱがＬレベルのときに、共通ビット線ＣＢＬおよび／ＣＢＬを電気的に短絡するイコライズ用のＰチャネルＭＩＳトランジスタを含む。
【０２５６】
ビット線プリチャージ電圧ＶＢＬは、中間電圧レベルである。電源電圧ＶＣＣが、低い場合、確実に、この中間電圧ＶＢＬをＭＩＳトランジスタのしきい値電圧の損失を伴うことなく、共通ビット線ＣＢＬおよび／ＣＢＬに伝達するために、ビット線プリチャージ／イコライズ回路１１６においては、構成要素として、ＰチャネルＭＩＳトランジスタが用いられる。
【０２５７】
これに代えて、ビット線プリチャージ電圧ＶＢＬは、記憶データのＨレベルに対応する電源電圧レベルであってもよい。
【０２５８】
書込選択ゲート１１８は、センスアンプ１１２のセンス動作後に、このセンスアンプ１１２のラッチデータを書換えるために設けられる。したがって、データ書込時、この内部データ線ＩＯおよび／ＩＯが、ライトドライバにより駆動され、書込データが、選択ビット線に伝達される。
【０２５９】
しかしながら、書込選択ゲート１１８は、ＴＣＡＭセルの記憶データを外部へ読み出すために用いられてもよい。
【０２６０】
この図２６に示すセンスアンプの構成は、ＤＲＡＭの分野において「シェアードセンスアンプ」と呼ばれている。選択ＴＣＡＭセルが存在するサブメモリアレイが、このセンスアンプ１１２に結合され、一方、非選択ＴＣＡＭサブアレイは、センスアンプ１１２から分離される。共通ビット線ＣＢＬおよび／ＣＢＬの負荷を軽減して、センス動作を確実に行ない、また、共通ビット線ＣＢＬおよび／ＣＢＬの電圧差を大きくする。次に、この図２６に示すセンスアンプ回路１０４の動作を、図２７に示す信号波形図を参照して簡単に説明する。
【０２６１】
ビット線ＢＬＬおよび／ＢＬＬに接続されるＴＣＡＭセルの記憶データのセンス動作について説明する。
【０２６２】
スタンバイ状態時においては、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲはともにＨレベル（電源電圧よりも高い電圧レベル）であり、ビット線ＢＬＬ，／ＢＬＬおよびＢＬＬ，／ＢＬＲは、それぞれ共通ビット線ＣＢＬおよび／ＣＢＬに結合される。また、ビット線プリチャージ／イコライズ回路１１６も、活性状態にあり、したがって、ビット線ＢＬＬ，ＣＢＬ，ＢＬＬ，／ＢＬＬ，／ＣＢＬ，／ＢＬＲはすべてプリチャージ電圧ＶＢＬレベルである。
【０２６３】
センスサイクル（データ書込またはリフレッシュサイクル）が始まると、まず、アドレス信号に従って、選択メモリセルを含むＴＣＡＭサブアレイが検出され、ビット線分離指示信号ＢＬＩＬが、Ｈレベルを維持し、一方、ビット線分離指示信号ＢＬＩＲが、Ｌレベルへ駆動される。応じて、ビット線分離ゲート１１０ｒが非導通状態となり、ビット線ＢＬＲおよび／ＢＬＲが、共通ビット線ＣＢＬおよび／ＣＢＬから分離される。ビット線ＢＬＬおよび／ＢＬＬは、ビット線分離ゲート１１０ｌを介して共通ビット線ＣＢＬおよび／ＣＢＬに結合される。次いで、ビット線プリチャージ／イコライズ指示信号／ＢＬＥＱがＨレベルとなり、ビット線プリチャージ／イコライズ回路１１６が非活性化され、ビット線ＢＬＬおよび／ＢＬＬは、プリチャージ電圧ＶＢＬレベルでフローティング状態となる。この場合、また、ビット線ＢＬＲおよび／ＢＬＲも、プリチャージ電圧ＶＢＬでフローティング状態となる（ビット線分離ゲート１１０ｒが非導通状態のため）。
【０２６４】
次いで、所定のタイミングでアドレス指定されたワードに対応するワード線ＷＬが選択状態へ駆動され、この選択ワード線ＷＬ（またはＷＬｅまたはＷＬｏ）に接続されるＴＣＡＭセルの記憶データが対応のビット線ＢＬＬ，／ＢＬＬに読出される。このビット線ＢＬＬおよび／ＢＬＬに現われた相補読出電圧は、ビット線分離ゲート１１０ｌを介して共通ビット線ＣＢＬおよび／ＣＢＬに伝達される。
【０２６５】
次いで、共通ビット線ＣＢＬおよび／ＣＢＬの電圧が十分に拡大されると、センスアンプ活性化信号／Ｓ０ＰがＨレベルからＬレベルへ駆動され、またセンスアンプ活性化信号Ｓ０Ｎが、ＬレベルからＨレベルへ活性化される。応じて、ＭＩＳトランジスタ１１３および１１４が導通し、センスアンプ１１２へ、電源電圧および接地電圧が供給され、センスアンプ１１２が活性化される。このセンスアンプ１１２のセンス動作により、共通ビット線ＣＢＬおよび／ＣＢＬの高電位の共通ビット線が、交差結合されたＰチャネルＭＩＳトランジスタにより電源電圧レベルに駆動され、また低電位の共通ビット線が、交差結合されたＮチャネルＭＩＳトランジスタにより接地電圧レベルに放電される。
【０２６６】
リフレッシュ動作時においては、このセンスアンプ１１２のラッチデータが再び、ビット線ＢＬＬおよび／ＢＬＬに伝達され、選択ＴＣＡＭセルの記憶ノードへ、ＨレベルデータおよびＬレベルデータが書込まれリフレッシュが完了する。
【０２６７】
データ書込を行なう場合には、ついで、書込活性化タイミング信号ＣＳＬが活性化され、ライトドライバにより内部データ線ＩＯおよび／ＩＯを介して書込データが伝達され、応じて、共通ビット線ＣＢＬおよび／ＣＢＬに書込データが伝達される。この場合、センスアンプ１１２よりも、ライトドライバの駆動力が大きいため、共通ビット線ＣＢＬおよび／ＣＢＬの電圧は、例え書込データとセンス／ラッチデータとが逆データであっても、書込データに応じた相補電圧レベルに設定される。
【０２６８】
センス動作または書込動作が完了すると、まずワード線ＷＬが非選択状態へ駆動されて、選択ＴＣＡＭセルの記憶ノードが、ビット線ＢＬＬおよび／ＢＬＬから分離される。次いで、センスアンプ活性化信号／Ｓ０ＰおよびＳ０Ｎが、それぞれＨレベルおよびＬレベルへ駆動され、ＭＩＳトランジスタ１１３および１１４が非導通状態となり、センスアンプ１１２が非活性化される。ついで、ビット線イコライズ指示信号／ＢＬＥＱが再びＬレベルとなり、ビット線プリチャージ／イコライズ回路１１６が活性化され、共通ビット線ＣＢＬおよび／ＣＢＬが中間電圧ＶＢＬレベルに駆動され、応じてビット線ＢＬＬおよび／ＢＬＬも中間電圧ＶＢＬレベルに駆動される。その後、再びビット線分離指示信号ＢＬＩＲがＨレベルに立上がりビット線分離ゲート１１０ｒが導通し、ビット線ＢＬＲおよび／ＢＬＲが共通ビット線ＣＢＬおよび／ＣＢＬに結合される。
【０２６９】
この図２６に示すセンスアンプ回路１０４のセンス動作は、通常のＤＲＡＭにおいて用いられるシェアードセンスアンプの動作と同じである。ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲを、選択ＴＣＡＭサブアレイに応じて選択的にＬレベルに駆動する（センス動作が必要なとき）。
【０２７０】
したがって、このセンスアンプ回路１０４の動作を制御する制御回路の構成は、通常のＤＲＡＭにおいて用いられているセンスアンプ制御回路の構成を利用することができる。すなわち実施の形態１に示すワード選択制御回路の構成に加えて、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲを発生する制御回路を設ける。このビット線分離制御回路は、単に選択ＴＣＡＭサブアレイを特定するサブアレイ選択信号に基づいて、これらのビット線分離指示信号ＢＬＩＬおよびＢＬＩＲを生成する。
【０２７１】
この図２６に示すセンスアンプ回路１０４は、通常のＤＲＡＭにおいて用いられるシェアードセンスアンプと同様であり、したがって、センス動作としてビット線分離ゲート１１０ｌを非導通状態に設定した状態でセンス動作を行ない、その後ビット線分離ゲート１１０ｌを導通状態に設定するいわゆる「電荷閉込め方式」でセンス動作が行なわれてもよい。また、種々のセンスアンプ回路の制御方式を利用することができる。
【０２７２】
また、ビット線プリチャージ／イコライズ回路１１６は、ＴＣＡＭサブアレイ１００ｌおよび１００ｒそれぞれのビット線対に対応して配置されてもよい。
【０２７３】
以上のように、この発明の実施の形態５に従えば、ビット線を折返しビット線構成とし、シェアードセンスアンプで、ビット線対のデータを増幅して、ＴＣＡＭセルのデータのセンス動作を行なっている。したがって、ノイズの影響を受けることなく、安定かつ高速に、ＴＣＡＭセルの記憶データのセンス、およびリフレッシュを行なうことができる。
【０２７４】
［実施の形態６］
図２８は、この発明の実施の形態６に従うＴＣＡＭの動作を示すタイミング図である。この図２８においては、ＴＣＡＭは、クロック信号ＣＬＫに同期して動作し、その動作サイクルが、クロック信号ＣＬＫにより決定される。図２８においては、検索動作とリフレッシュ動作を示すため、相補検索線ＳＬおよび／ＳＬと、一致線ＭＬと、ワード線ＷＬと、ビット線ＢＬおよび／ＢＬと、記憶ノードＳＮおよび／ＳＮの電圧変化を示す。記憶ノードＳＮおよび／ＳＮは、ＴＣＡＭセルにおける２つのツインセルの記憶ノードのうち、比較回路に接続される記憶ノードであり、たとえば図１に示すＴＣＡＭセルＴＭＣにおいては、記憶ノードＳＮ１およびＳＮ４が対応する。
【０２７５】
検索動作は、クロック信号ＣＬＫの立上がりエッジ（第１のエッジ）に同期して実行される。この検索動作時、検索線ＳＬおよび／ＳＬに検索データが伝達され、検索線ＳＬおよび／ＳＬの電圧レベルが相補的に変化する。図２８においては、これらの検索線ＳＬおよび／ＳＬがともにＨレベルにある状態により、両者が検索データを与えられて活性状態にある状態を示す。
【０２７６】
検索データに従って、検索動作が行なわれ、一致線ＭＬの電圧レベルが、検索結果に従って一致状態または不一致状態を示す状態に設定される。図２８においては、検索データに対応するデータが格納されておらず、検索ミス（ミスマッチ）であり、一致線ＭＬのプリチャージ電圧レベル（Ｈレベル）が放電される状態を示す。
【０２７７】
この検索動作は、クロック信号ＣＬＫの立下がり（第１のエッジ）に同期して完了する。すなわち、クロック信号ＣＬＫの立下りに応答して、検索線ＳＬおよび／ＳＬが元のリセット状態（Ｌレベル）に駆動され、また、一致線ＭＬがプリチャージ電圧レベルに駆動される。
【０２７８】
リフレッシュ要求が発行されてリフレッシュ指示が与えられている場合、このクロック信号ＣＬＫの立下がりに応答して、リフレッシュアドレスに対応するワード線ＷＬを選択状態へ駆動する。ワード線ＷＬが選択状態へ駆動されると、記憶ノードＳＮおよび／ＳＮが対応のビット線ＢＬおよび／ＢＬに接続され、ビット線ＢＬおよび／ＢＬの電圧レベルが、そのプリチャージ電圧レベルから記憶ノードＳＮおよび／ＳＮの電圧レベルに応じた電圧レベルに変化する。
【０２７９】
このビット線ＢＬおよび／ＢＬの電圧差が十分に拡大されると、次いでセンスアンプを活性化し、ビット線ＢＬおよび／ＢＬの電圧を差動増幅する。図２８においては、記憶ノードＳＮおよび／ＳＮは、それぞれＨレベルデータおよびＬレベルデータを格納しており、ビット線ＢＬおよび／ＢＬが、それぞれＨレベルおよびＬレベルに駆動される状態を一例として示す。ツインセルにおいては、メモリセルキャパシタとして、プレーナ型キャパシタが用いられており、その容量値は小さいため、このビット線ＢＬおよび／ＢＬの電圧に従って記憶ノードＳＮおよび／ＳＮの電圧レベルがビット線電圧の変化に追随して高速で変化する。
【０２８０】
このリフレッシュワード線ＷＬの選択状態への駆動時において、一致線ＳＬおよび／ＳＬが、非活性状態のＬレベルに駆動され、また一致線ＭＬがＨレベルのプリチャージ電圧レベルに駆動される。したがって、このリフレッシュ動作時において、ツインセルの記憶ノードＳＮおよび／ＳＮの電圧レベルが変化しても、そのときには、検索動作は完了しており、一致線ＭＬのプリチャージ動作に入っているため、何ら、このリフレッシュされるＴＣＡＭセルの記憶ノードの電圧レベルが変化しても、検索動作に対して悪影響は及ぼさない。
【０２８１】
ビット線ＢＬおよび／ＢＬの電圧レベルは、対応のセンスアンプ回路により、ＨレベルおよびＬレベルにラッチされる。
【０２８２】
このビット線ＢＬおよび／ＢＬのＨレベルおよびＬレベルへの駆動により、対応尾のツインセルの記憶ノードＳＮおよび／ＳＮが、それぞれＨレベルおよびＬレベルに駆動されれば、記憶ノードＳＮ（および／ＳＮ）のリストア動作が完了する。
【０２８３】
検索動作は、基本的に、これらの記憶ノードＳＮおよび／ＳＮの電圧レベルが、元の電圧レベルに回復していれば可能である。したがって、次のサイクルにおいてクロック信号ＣＬＫの立上がりエッジに同期して、検索動作が行なわれても、そのときには既に、リフレッシュメモリセルの記憶ノードのリストア動作は完了して、記憶ノードＳＮおよび／ＳＮの電圧レベルは確定状態にあるため、正確に、検索動作を行なうことができる。
【０２８４】
この検索動作時においてビット線ＢＬおよび／ＢＬのプリチャージを行なう。すなわち、ワード線ＷＬを、クロック信号ＣＬＫの立上がりに同期して非活性状態へ駆動し、センスアンプを非活性化し、次いでビット線ＢＬおよび／ＢＬのイコライズを実行する。ビット線ＢＬおよび／ＢＬのイコライズ時において、記憶ノードＳＮおよび／ＳＮは、ビット線から分離されており、回復した電圧レベルを維持する。
【０２８５】
リフレッシュ要求がまだ活性状態にある場合には、再び、このサイクルにおいて検索動作完了後、同様リフレッシュ行のワード線を選択状態へ駆動し、再びセンスアンプを活性化して、ツインセルの相補記憶データの復元を実行する。
【０２８６】
このリフレッシュ動作時においては、ＴＣＡＭセルＴＭＣの構成に応じて、リフレッシュシーケンスが異なる。すなわち、２本のワード線が、１つのＴＣＡＭセルに対して設けられている場合には、このＴＣＡＭセルに対して設けられる２本のワード線を順次所定のシーケンスで選択状態へ駆動してリフレッシュを実行する。ＴＣＡＭセルが、１つのワード線を含む場合には、各サイクルにおいて、１つのＴＣＡＭセルの２つのツインセルのリフレッシュが同時に実行される。
【０２８７】
したがって、本発明に従うＴＣＡＭにおいて、プレーナ型ダイナミックＴＣＡＭの場合、データがキャパシタに格納されるため、リフレッシュ動作は必要である。しかしながら、このプレーナ型キャパシタの容量値は小さく、高速書込が行なわれるため、リフレッシュ動作も、同様高速に行なうことができる。したがって、各クロックサイクルにおいて検索動作が実行される場合において、リフレッシュが実行されても、リフレッシュ実行時、次の検索サイクル開始時においては、ＴＣＡＭセルの記憶データのリストアは完了している。従って、検索動作を停止させることなく、ＴＣＡＭセルのリフレッシュを実行することができる。これにより、処理効率の高いＴＣＡＭを実現することができる。
【０２８８】
図２９は、この発明の実施の形態６に従う半導体記憶装置（ＴＣＡＭ）の要部の構成を概略的に示す図である。図２９において、半導体記憶装置は、行列状に配列される複数のＴＣＡＭセルを有するＴＣＡＭアレイ１５０と、外部からのアドレスＡｉをバッファ処理して内部アドレス信号を生成するアドレスバッファ３と、制御回路１０からのリフレッシュアドレスＲＦＡＤとアドレスバッファ３からの内部アドレスｉｎｔＡｉの一方を選択するアドレスマルチプレクサ（ＭＵＸ）９と、アドレスマルチプレクサ９からのロウアドレスＲＡｉを活性化時デコードし、対応のワード線を選択状態へ駆動するロウデコーダ４を含む。図２９においては、このロウデコーダ４が駆動するワード線ＷＬｊを代表的に示す。
【０２８９】
ＴＣＡＭアレイ１５０は、先の実施の形態１から５のいずれかのアレイ構成を有し、ＴＣＡＭセル行に対応してワード線が配置され、またＴＣＡＭセル列に対応してビット線対、検索線対、およびセンスアンプが配置される。
【０２９０】
制御回路１０は、図6に示す制御回路１０に対応し、この半導体記憶装置の内部動作を制御する。図２９においては、制御回路１０のリフレッシュ動作に関連する部分の構成を示す。制御回路１０のリフレッシュ制御部は、所定の間隔でリフレッシュ要求ＲＦＲＥＱを発行するリフレッシュタイマ１６０と、リフレッシュ要求ＲＦＲＥＱの発行時、クロック信号ＣＬＫに同期して、リフレッシュワード線タイミング信号ＲＸＴｒｅｆとリフレッシュ活性化信号ＲＥＦｅｎを生成するリフレッシュワード線制御回路１６２を含む。リフレッシュワード線タイミング信号ＲＸＴｒｅｆが、ロウデコーダ４へ与えられ、リフレッシュ活性化信号ＲＥＦｅｎがリフレッシュアドレスカウンタ１６４およびアドレスマルチプレクサ９へ与えられる。このリフレッシュワード線タイミング信号ＲＸＴｒｅｆにより、リフレッシュ動作時のワード線の活性化期間が決定され、リフレッシュ活性化信号ＲＥＦｅｎにより、リフレッシュが実行されるクロックサイクルが指定される。
【０２９１】
リフレッシュ要求ＲＦＲＥＱが発行されると、リフレッシュワード線制御回路１６２は、クロック信号ＣＬＫの立上がりに応答して１クロックサイクル期間リフレッシュ活性化信号ＲＥＦｅｎを活性状態に維持する。リフレッシュアドレスカウンタ１６４は、このリフレッシュ活性化信号ＲＥＦｅｎの活性化または非活性化に応答してそのアドレスを増分または減分して、リフレッシュアドレスＲＦＡＤを更新する。アドレスマルチプレクサ９は、リフレッシュ活性化信号ＲＥＦｅｎの活性化時、リフレッシュアドレスＲＦＡＤを選択してロウアドレスＲＡｉを生成し、一方、リフレッシュ活性化信号ＲＥＦｅｎの非活性化時、アドレスマルチプレクサ９は、アドレスバッファ３からの内部アドレス信号ｉｎｔＡｉを選択してロウアドレスＲＡｉを生成する。
【０２９２】
リフレッシュワード線制御回路１６２は、また、リフレッシュワード線タイミング信号ＲＸＴｒｅｆを、クロック信号ＣＬＫの立下がりに同期して活性状態へ駆動し、クロック信号ＣＬＫが立上がると、このリフレッシュワード線タイミング信号ＲＸＴｒｅｆを非活性状態へ駆動する。したがって、リフレッシュ活性化信号ＲＥＦｅｎが、クロック信号ＣＬＫの１クロックサイクル期間活性状態に維持され、一方、リフレッシュワード線タイミング信号ＲＸＴｒｅｆは、クロック信号ＣＬＫの後半の半サイクル期間、活性状態に維持される。
【０２９３】
ロウデコーダ４は、リフレッシュ動作時、このリフレッシュワード線タイミング信号ＲＸＴｒｅｆに従ってリフレッシュアドレスＲＦＡＤが指定するワード線（ＷＬｊ）を選択状態へ駆動する。
【０２９４】
リフレッシュ要求ＲＦＲＥＱが発行されたとき、検索動作が、クロック信号ＣＬＫの前半サイクルにおいて実行され、このクロックサイクルの後半の半サイクル期間において、リフレッシュワード線タイミング信号ＲＸＴｒｅｆに従って、リフレッシュアドレスＲＦＡＤに対応するワード線を活性状態に維持して、リフレッシュアドレスＡＦＡＤが指定するＴＣＡＭセルのリフレッシュを実行する。これにより、１クロックサイクルにおいて前半サイクルにおいて検索動作を行い後半サイクルにおいてリフレッシュを実行することができる。また、リフレッシュ活性化信号ＲＥＦｅｎを利用することにより、リフレッシュ実行サイクルにおいて、外部からのデータ書込動作が行なわれるのを防止することができる。
【０２９５】
図３０は、図２９に示すリフレッシュワード線制御回路１６２の構成の一例を示す図である。図３０において、リフレッシュワード線制御回路１６２は、クロック信号ＣＬＫの立上がりに同期してリフレッシュ要求ＲＦＲＥＱを取込み出力するフリップフロップ（ＦＦ）１７０と、クロック信号ＣＬＫの立上がりに同期してフリップフロップ１７０の出力信号を取込み出力するフリップフロップ（ＦＦ）１７１と、フリップフロップ１７０および１７１の出力信号を受けてリフレッシュ活性化信号ＲＥＦｅｎを出力するゲート回路１７２と、ゲート回路１７２の出力するリフレッシュ活性化信号ＲＥＦｅｎとクロック信号ＣＬＫとを受けてリフレッシュワード線タイミング信号ＲＸＴｒｅｆを出力するゲート回路１７３を含む。
【０２９６】
ゲート回路１７２は、フリップフロップ１７１の出力信号がＬレベルであり、かつフリップフロップ１７０の出力信号がＨレベルのときにリフレッシュ活性化信号ＲＥＦｅｎをＨレベルに設定する。ゲート回路１７３は、クロック信号ＣＬＫがＨレベルであり、かつリフレッシュ活性化信号ＲＥＦｅｎがＨレベルのときにリフレッシュワード線タイミング信号ＲＸＴｒｅｆをＨレベルに設定する。したがって、リフレッシュワード線タイミング信号ＲＸＴｒｅｆは、クロック信号ＣＬＫがＨレベルのときにはＬレベルに維持され、リフレッシュ活性化信号ＲＥＦｅｎがＨレベルのとき、クロック信号ＣＬＫの立下がりに応答して活性化される。
【０２９７】
図３１は、図３０に示すリフレッシュワード線制御回路１６２の動作を示すタイミング図である。以下、図３１を参照して、図３０に示すリフレッシュワード線制御回路１６２の動作について説明する。
【０２９８】
リフレッシュ要求ＲＦＲＥＱがＬレベルのときには、フリップフロップ１７０および１７１の出力信号はＬレベルであり、リフレッシュ活性化信号ＲＥＦｅｎおよびリフレッシュワード線タイミング信号ＲＸＴｒｅｆはともにＬレベルである。
【０２９９】
図２９に示しリフレッシュタイマ１６０はクロック信号ＣＬＫと非同期で計時動作を行っており、リフレッシュ要求ＲＦＲＥＱは、クロック信号ＣＬＫと非同期で活性化される。このリフレッシュ要求ＲＦＲＥＱが活性化されても、フリップフロップ１７０はラッチ状態にあり、フリップフロップ１７０の出力信号の状態は変化せず、Ｌレベルを維持する。従って、ゲート回路１７２からのリフレッシュ活性化信号ＲＥＦｅｎはＬレベルを維持し、応じて、ゲート回路１７３からのリフレッシュワード線タイミング信号ＲＸＴｒｅｆも、Ｌレベルを維持する。
【０３００】
時刻ｔａにおいてクロック信号ＣＬＫがＨレベルに立上がると、フリップフロップ１７０が、このリフレッシュ要求ＲＦＲＥＱを取込み、その出力信号をＨレベルに立上げる。フリップフロップ１７１は、このクロック信号ＣＬＫの立上がりに同期して、フリップフロップ１７０の、立上がる直前の信号を取込み出力するため、その出力信号はＬレベルである。したがって、ゲート回路１７２からのリフレッシュ活性化信号ＲＥＦｅｎがＨレベルに立上がる。クロック信号ＣＬＫがＨレベルであるため、ゲート回路１７３からのリフレッシュワード線タイミング信号ＲＸＴｒｅｆは、Ｌレベルである。
【０３０１】
時刻ｔｂにおいて、クロック信号ＣＬＫがＬレベルに立下がっても、フリップフロップ１７０は、ラッチ状態にあり、その出力信号はＨレベルを維持し、またフリップフロップ１７１も、その出力信号は、同様、Ｌレベルを維持する。したがって、リフレッシュ活性化信号ＲＥＦｅｎは、クロック信号ＣＬＫが時刻ｔｂに立下がってもＨレベルを維持する。クロック信号ＣＬＫが、時刻ｔｂにおいてＬレベルに立下がると、応じて、ゲート回路１７３からのリフレッシュワード線タイミング信号ＲＸＴｒｅｆがＨレベルに立上がる。
【０３０２】
時刻ｔｃにおいて、クロック信号ＣＬＫがＨレベルに立上がると、このとき、まだリフレッシュ要求ＲＦＲＥＱはＨレベルであり、フリップフロップ１７０の出力信号はＨレベルを維持する。一方、フリップフロップ１７１は、この時刻ｔｃにおけるクロック信号ＣＬＫの立上がりに同期して、フリップフロップ１７０の出力信号を取込み出力するため、その出力信号がＨレベルとなり、応じてゲート回路１７２からのリフレッシュ活性化信号ＲＥＦｅｎがＬレベルとなる。ゲート回路１７３は、クロック信号ＣＬＫがＨレベルとなり、またリフレッシュ活性化信号ＲＥＦｅｎもＬレベルとなるため、リフレッシュワード線タイミング信号ＲＸＴｒｅｆをＬレベルに立下げる。
【０３０３】
時刻ｔｄにおいて、クロック信号ＣＬＫが立上がり、また、この時点においてリフレッシュ要求ＲＦＲＥＱがＨレベルであれば、フリップフロップ１７０の出力信号はＨレベルである。しかしながら、このときまた、フリップフロップ１７１の出力信号もＨレベルであり、ゲート回路１７２からのリフレッシュ活性化信号ＲＥＦｅｎはＬレベルを維持する。この後、リフレッシュ要求ＲＦＲＥＱがＬレベルに立下がると、以降のクロックサイクルにおいて、リフレッシュ活性化信号ＲＥＦｅｎおよびリフレッシュ活性化信号ＲＸＴｒｅｆは、Ｌレベルに維持される。
【０３０４】
この図３０に示すリフレッシュワード線制御回路１６２の構成の場合、リフレッシュ要求ＲＦＲＥＱが発行されると（活性化されると）、クロック信号ＣＬＫのＬレベル期間において、リフレッシュワード線タイミング信号ＲＸＴｒｅｆが活性化されて、リフレッシュ動作が実行される。この場合、ＴＣＡＭセルＴＭＣの構成として、２本のワード線が設けられる場合および１つのワード線が設けられる場合いずれにおいても、リフレッシュ要求ＲＦＲＥＱに従って、１つのワード線が選択されて、選択ワード線に接続されるツインセルの記憶データのリフレッシュが実行される。
【０３０５】
［リフレッシュワード線制御回路の変更例］
図３２は、図２９に示すリフレッシュワード線制御回路１６２の変更例を示す図である。この図３２に示すリフレッシュワード線制御回路１６２は、図３０に示すリフレッシュワード線制御回路と以下の点でその構成が異なる。すなわち、フリップフロップ１７０および１７１の間に、さらに、クロック信号ＣＬＫに同期してフリップフロップ１７０の出力信号を取込み出力し、その出力信号をフリップフロップ１７１２転送するフリップフロップ（ＦＦ）１７４が設けられる。この図３２に示すリフレッシュワード線制御回路の他の構成は、図３０に示すリフレッシュワード線制御回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３０６】
図３３は、図３２に示すリフレッシュワード線制御回路１６２の動作を示すタイミング図である。以下、図３３を参照して、図３２に示すリフレッシュワード線制御回路１６２の動作について説明する。
【０３０７】
時刻ｔａ以前において、リフレッシュ要求ＲＦＲＥＱが発行され、時刻ｔａにおいてクロック信号ＣＬＫがＨレベルに立上がる。応じて、フリップフロップ１７０の出力信号がＨレベルとなる。このサイクルにおいては、フリップフロップ１７１の出力信号はＬレベルであり、ゲート回路１７２からのリフレッシュ活性化信号ＲＥＦｅｎがＨレベルに立上がる。クロック信号ＣＬＫはＨレベルであり、このとき、まだ、ゲート回路１７３からのリフレッシュワード線タイミング信号ＲＸＴｒｅｆはＬレベルである。
【０３０８】
時刻ｔｂにおいて、クロック信号ＣＬＫがＬレベルに立下がると、ゲート回路１７３からのリフレッシュワード線タイミング信号ＲＸＴｒｅｆがＨレベルに立上がる。
【０３０９】
時刻ｔｃにおいて、再びクロック信号ＣＬＫがＨレベルに立上がると、フリップフロップ１７４の出力信号がＨレベルとなる。このとき、依然、フリップフロップ１７１の出力信号はＬレベルであり、リフレッシュ活性化信号ＲＥＦｅｎはＨレベルを維持する。クロック信号ＣＬＫの立上がりに同期して、ゲート回路１７３からのリフレッシュワード線タイミング信号ＲＸＴｒｅｆが、Ｌレベルとなる。
【０３１０】
時刻ｔｅにおいて、クロック信号ＣＬＫがＬレベルに立下がると、リフレッシュ活性化信号ＲＥＦｅｎはＨレベルであるため、再び、ゲート回路１７３からのリフレッシュワード線タイミング信号ＲＸＴｒｅｆがＨレベルとなる。
【０３１１】
時刻ｔｄにおいて、クロック信号ＣＬＫがＨレベルに立上がると、フリップフロップ１７１の出力信号がフリップフロップ１７４の出力信号に従ってＨレベルとなり、ゲート回路１７２からのリフレッシュ活性化信号ＲＥＦｅｎがＬレベルとなる。応じて、リフレッシュワード線タイミング信号ＲＸＴｒｅｆがＬレベルとなる。この後、リフレッシュ要求ＲＦＲＥＱが非活性化される。以降においては、リフレッシュ活性化信号ＲＥＦｅｎおよびリフレッシュワード線タイミング信号ＲＸＴｒｅｆは、非活性状態を維持する。
【０３１２】
したがって、この図３２に示すリフレッシュワード線制御回路１６２の構成の場合、フリップフロップ１７４および１７１により、２クロックサイクルの遅延回路が構成され、２クロックサイクル期間、リフレッシュ活性化信号ＲＥＦｅｎが活性状態を維持し、リフレッシュワード線タイミング信号ＲＸＴｒｅｆを、各クロックサイクルの後半期間において活性状態に駆動することができる。したがって、この図３２に示すリフレッシュワード線制御回路１６２の構成を用いる場合、１つのＴＣＡＭセルに対し２本のワード線が設けられていても、１つのリフレッシュ要求に従って対応の２本のワード線を順次選択状態へ駆動することができ、ＴＣＡＭセル単位で、リフレッシュを実行することができる。
【０３１３】
なお、図３０に示すリフレッシュワード線制御回路１６２の構成において、フリップフロップ１７０に代えて、セット／リセットフリップフロップを用い、クロック信号ＣＬＫとリフレッシュ要求ＲＦＲＥＱを受けるＡＮＤゲートの出力信号で、このセット／リセットフリップフロップをセットし、かつこのＡＮＤゲートの出力信号に従って起動されて所定クロックサイクルをカウントするカウンタのカウントアップ信号でセット／リセットフリップフロップをリセットする構成が用いられてもよい。このセット／リセットフリップフロップの出力信号を、図３０に示すゲート回路１７２へ与える。この構成の場合、カウンタのカウントするクロックサイクル期間の間、各クロックサイクルにおいてリフレッシュが実行され、いわゆるバーストリフレッシュを実現することができる。
【０３１４】
図３４は、この発明の実施の形態６における行選択制御部の構成を概略的に示す図である。この図３４に示す行選択制御部は、図６に示す制御回路１０においてリフレッシュ制御部と別に設けられる。ＴＣＡＭアレイの行系回路、すなわちビット線プリチャージ／イコライズ回路およびセンスアンプ回路の構成は、例えば図８に示す構成と同じである。しかしながら、センスアンプ回路が、シェアードセンスアンプ回路であり、ビット線分離回路がさらに配置されても良い。ただし、ビット線分離指示信号を発生する部分は図３４においては示していない。
【０３１５】
図３４において、制御回路１０の行系制御部は、リフレッシュ活性化信号ＲＥＦｅｎをクロック信号ＣＬＫの１クロックサイクル期間遅延する１クロック遅延回路２００と、１クロック遅延回路２００の出力信号とリフレッシュ活性化信号ＲＥＦｅｎと書込指示信号ＷＥとを受ける複合ゲート２０２と、複合ゲート２０２の出力信号の活性化に応答してワード線活性化信号ＷＬＥＮを所定期間活性化するワード線活性化制御回路２０４と、リフレッシュ活性化信号ＲＥＦｅｎを所定時間遅延する遅延回路２０６と、遅延回路２０６の出力信号とワード線活性化信号ＷＬＥＮとを受けるＯＲ回路２０８と、ＯＲ回路２０８の出力信号とセンスアンプ活性化信号ＳＡＥとに応答してビット線イコライズ指示信号ＢＬＥＱを選択的に活性／非活性化するビット線イコライズ制御回路２１０を含む。
【０３１６】
複合ゲート２０２は、等価的に、リフレッシュ活性化信号ＲＥＦｅｎと１クロック遅延回路２００の出力信号を受けるＮＡＮＤゲートと、このＮＡＮＤゲートの出力信号と書込指示信号ＷＥを受けるＡＮＤゲートとで構成され、１クロック遅延回路２００の出力信号とリフレッシュ活性化信号ＲＥＦｅｎがともに活性状態のとき、その出力信号を書込指示信号ＷＥの状態にかかわらず非活性状態に維持する。この複合ゲート２０２は、リフレッシュ活性化信号ＲＥＦｅｎと１クロック遅延回路２００の出力信号がともに非活性状態のときに書込指示信号ＷＥが与えられるとこの出力信号を活性状態へ駆動する。
【０３１７】
ワード線活性化制御回路２０４は、この複合ゲート２０２の出力信号の活性化に応答してワード線活性化信号ＷＬＥＮを所定期間活性状態に維持する。したがって、このワード線活性化信号ＷＥＬＮは、書込指示信号ＷＥが通常動作モード時に与えられたときに活性化される。
【０３１８】
ビット線イコライズ制御回路２１０は、ＯＲ回路２０８の出力信号の活性化に応答してビット線イコライズ指示信号ＢＬＥＱを非活性状態へ駆動し、かつセンスアンプ活性化信号ＳＡＥの非活性化に応答してビット線イコライズ指示信号ＢＬＥＱを活性状態へ駆動する。
【０３１９】
制御回路１０の行系制御部は、さらに、ワード線活性化信号ＷＬＥＮの活性化に応答してロウデコーダイネーブルファースト信号ＲＤＥＦを活性化するロウデコーダ制御回路２１２と、リフレッシュワード線タイミング信号ＲＸＴｒｅｆとロウデコーダイネーブルファースト信号ＲＤＥＦとを受けてロウデコーダイネーブル信号ＲＤＥを生成するＯＲ回路２１４と、ロウデコーダ制御回路２１２の出力信号とリフレッシュワード線タイミング信号ＲＸＴｒｅｆとを受けるＯＲ回路２１６と、リフレッシュワード線タイミング信号ＲＸＴｒｅｆとワード線活性化信号ＷＬＥＮを受けるＯＲ回路２１８と、ＯＲ回路２１６および２１８の出力信号に従ってセンスアンプ活性化信号ＳＡＥを選択的に活性化するセンスアンプ制御回路２２０を含む。
【０３２０】
ロウデコーダ制御回路２１２は、ロウデコーダイネーブルファースト信号ＲＤＥＦを、ワード線活性化信号ＷＬＥＮが活性化されると活性化し、ワード線活性化信号ＷＬＥＮが非活性化されると、ロウデコーダ制御回路２１２は、ロウデコーダイネーブルファースト信号ＲＤＥＦを非活性化する。
【０３２１】
センスアンプ制御回路２２０は、ＯＲ回路２１６の出力信号の活性化に応答してセンスアンプ活性化信号ＳＡＥを活性化し、かつＯＲ回路２１８の出力信号の非活性化（Ｌレベル）に応答してセンスアンプ活性化信号ＳＡＥを非活性化する。したがって、このセンスアンプ制御回路２２０は、ワード線が選択されて所定期間経過後に、センスアンプ活性化信号ＳＡＥを活性状態へ駆動し、かつワード線が非選択状態へ駆動されると、センスアンプ活性化信号ＳＡＥをＯＲ回路２１８の出力信号に応答して非活性状態へ駆動する。
【０３２２】
図３５は、図３４に示す制御回路のリフレッシュ時の動作を示すタイミング図である。以下、図３５を参照して、簡単に、この図３４に示す制御回路１０の動作について説明する。
【０３２３】
リフレッシュ要求が発行されたとき、クロック信号ＣＬＫの立上がりに同期して、リフレッシュ活性化信号ＲＥＦｅｎがＨレベルに立上がる。このリフレッシュ活性化信号ＲＥＦｅｎが活性化されると、遅延回路２０６およびＯＲ回路２０８を通して、ビット線イコライズ制御回路２１０が、所定時間経過後、ビット線イコライズ指示信号ＢＬＥＱを非活性化し、ビット線のプリチャージ／イコライズ動作を完了させる。
【０３２４】
このクロック信号ＣＬＫがＨレベルの期間においては、検索動作が行なわれており、リフレッシュワード線タイミング信号ＲＸＴｒｅｆは非活性状態にあり、またロウデコーダイネーブル信号ＲＤＥおよびセンスアンプ活性化信号ＳＡＥも非活性状態にある。複合ゲート２０２の出力信号は、Ｌレベルの非活性状態であるため、ワード線活性化制御回路２０４からのワード線活性化信号ＷＬＥＮも、Ｌレベルの非活性状態に維持される。従って、リフレッシュ動作時においては、ロウデコーダ制御回路２１２からのロウデコーダイネーブルファースト信号ＲＤＥＦは非活性状態に維持される。書込指示信号ＷＥは、データ書込は行なわれないため、Ｌレベルに維持される。
【０３２５】
検索動作が行なわれると、検索線の電圧レベルが検索データに応じて変化する。この場合、検索線の電圧レベルが確定した後に、ビット線のプリチャージ／イコライズを完了することにより、容量結合によりビット線の電圧が変化するのを防止することができ、また、ビット線を検索線に対するシールド線として利用することができる。
【０３２６】
クロック信号ＣＬＫがＬレベルに立下がると、リフレッシュワード線タイミング信号ＲＸＴｒｅｆが活性化され、ＯＲ回路２１４からのロウデコーダイネーブル信号ＲＤＥが活性化される。このロウデコーダイネーブル信号ＲＤＥの活性化に従って、ワード線の選択が行なわれて、リフレッシュアドレスに対応するワード線が選択状態へ駆動される。
【０３２７】
ワード線選択時においては、ビット線のプリチャージ／イコライズが完了しているため、検索線のリセット時の検索線の電圧変化が、ビット線に対して容量結合により伝達され、ビット線電圧が、プリチャージ電圧レベルから変化することが考えられる。ワード線選択時にビット線には相補データが読み出されるため、たとえ、検索線からの容量結合ノイズが、ワード線選択前にビット線に伝達されても、十分な電圧差をビット線間において確保することができる。この場合、ビット線に交差部を設けてその位置を交換するビット線ツイスト構造を利用すれば、検索線対においては一方の検索線の電圧レベルがプリチャージ電圧レベルに駆動されるだけであるため、検索線からの容量結合ノイズが、同相ノイズとしてビット線対に伝達され、正確にツインセルデータのセンス動作を行なうことが出来る。
【０３２８】
次いで、ＯＲ回路２１６の出力信号が、このリフレッシュワード線タイミング信号ＲＸＴｒｅｆの活性化に応答して活性化されると、センスアンプ制御回路２２０は、所定時間経過後に、センスアンプ活性化信号ＳＡＥを活性状態へ駆動する。このセンスアンプ活性化信号ＳＡＥの活性化に応答して、センスアンプが活性化され、選択ＴＣＡＭセルの記憶データの検知、増幅および再書込が実行される。
【０３２９】
クロック信号ＣＬＫが再びＨレベルに立上がると、リフレッシュワード線タイミング信号ＲＸＴｒｅｆがＬレベルに立下がり、ロウデコーダイネーブル信号ＲＤＥが非活性化され、選択ワード線が非選択状態へ駆動される。このワード線タイミング活性化信号ＲＸＴｒｅｆが非活性化されると、ＯＲ回路２１８の出力信号も非活性状態（Ｌレベル）に駆動される。応じて、センスアンプ制御回路２２０が、所定時間経過後に、センスアンプ活性化信号ＳＡＥを非活性化し、メモリセルの記憶データのリストア動作が完了する。
【０３３０】
センスアンプ活性化信号ＳＡＥが非活性化されると、ビット線イコライズ制御回路２１０が、ビット線イコライズ指示信号ＢＬＥＱを活性化し、再び、ビット線が、所定電圧レベルにプリチャージされかつイコライズされる。
【０３３１】
リストア完了後のビット線プリチャージ期間においては、１クロック遅延回路２００の出力信号はＨレベルであり、複合ゲート２０２の出力信号は非活性状態にあり、このクロックサイクルにおけるデータの書込は禁止される。これにより、確実に、リフレッシュ後ビット線を元のプリチャージ電圧レベルに駆動し、次の動作（データ書込またはリフレッシュ）に備えることができる。
【０３３２】
なお、リフレッシュ活性化信号ＲＥＦｅｎが、図３５において破線で示すように、所定数のクロックサイクル期間、Ｈレベルの活性状態に維持されてもよい。リフレッシュワード線タイミング信号ＲＸＴｒｅｆに従って、各クロックサイクルでセンスアンプ活性化信号ＳＡＥの活性化および非活性化が実行される。
【０３３３】
この場合、リフレッシュ活性化信号ＲＥＦｅｎが、連続的にＨレベルにリフレッシュ期間中維持される場合、ＡＮＤ回路２０５の出力信号が、クロック信号ＣＬＫの立上がりに応答してＨレベルとなり、遅延回路２０６の有する遅延時間経過後、再び、ビット線イコライズ制御回路２１０がビット線イコライズ指示信号ＢＬＥＱを非活性状態に駆動する。したがって、この場合、単にビット線イコライズ制御回路２１０として、ＯＲ回路２０８の出力信号の立上がりに応答してリセットされ、かつセンスアンプ活性化信号ＳＡＥの非活性化に応答してセットされるセット／リセットフリップフロップを適用することにより、容易に、ビット線イコライズ指示信号ＢＬＥＱの活性／非活性を、複数クロックサイクルにわたって、各リフレッシュ動作ごとに実行することができる。
【０３３４】
また、リフレッシュ動作時において、ロウデコード動作をリフレッシュ活性化信号ＲＥＦｅｎの活性化に従って、または、ビット線イコライズ指示信号ＢＬＥＱの非活性化に従って実行し、選択ワード線の選択状態への駆動をリフレッシュワード線タイミング信号ＲＸＴｒｅｆに従って実行しても良い。ワード線駆動回路へ、このリフレッシュワード線タイミング信号ＲＸＴｒｅｆを与える。この場合、検索動作時にデコード動作を完了することができ、より早いタイミングでワード線の選択状態への駆動およびセンスアンプの活性化を行なうことができ、リフレッシュサイクル期間を短くすることができる。
【０３３５】
通常動作モード時においては、書込指示信号ＷＥが活性化され、ワード線活性化信号ＷＬＥＮが所定期間活性状態に駆動される。この場合、ロウデコーダイネーブルファースト信号ＲＤＥＦがロウデコーダ制御回路２１２から出力されて応じてロウデコーダイネーブル信号ＲＤＥが活性化される。ＯＲ回路２１６の出力信号に従って、所定時間経過後にセンスアンプ制御回路２２０がセンスアンプ活性化信号ＳＡＥを非活性化し、またＯＲ回路２１８からのワード線活性化信号ＷＬＥＮの非活性化に応答して、センスアンプ活性化信号ＳＥを非活性化する。この場合、センスアンプ活性化信号に応答してビット線イコライズ制御回路２１０が、ビット線イコライズ信号ＢＬＥＱを活性化する。
【０３３６】
したがって、この図３４に示す制御回路１０の構成を利用することにより、通常のデータ書込時にクロック信号ＣＬＫの１クロックサイクル期間を利用して、データの書込を行ない、リフレッシュ動作時には、データ書込を禁止して、クロック信号ＣＬＫの立下がりに応答して、リフレッシュ動作を開始する構成を実現することができる。
【０３３７】
なお、データ読出も行なわれる構成の場合には、読出指示信号が、さらに、複合ゲート２０２へ与えられる。または、書込指示または読出指示の発行時に活性化されるアクセス指示が、複合ゲート２０２へ与えられる。
【０３３８】
［制御回路の変更例］
図３６は、図３４に示す制御回路１０のロウ系制御部の変更例を示す図である。図３６において、制御回路１０は、図３４に示す制御回路１０と同様、ロウ系制御部として、リフレッシュ活性化信号ＲＥＦｅｎを、クロック信号ＣＬＫの１クロックサイクル期間遅延する１クロック遅延回路２００と、１クロック遅延回路２００の出力信号とリフレッシュ活性化信号ＲＥＦｅｎと書込指示信号ＷＥを受ける複合ゲート２０２と、この複合ゲート２０２の出力信号の活性化に応答してワード線活性化ファースト信号ＷＬＥＮＦを活性化するワード線活性化制御回路２０４を含む。
【０３３９】
１クロック遅延回路２００、複合ゲート２０２およびワード線活性化制御回路２０４は、図３４に示す構成と同様、リフレッシュ動作時、リフレッシュサイクルと次のクロックサイクル期間、外部からのデータの書込を禁止する。ワード線活性化制御回路２０４は、複合ゲート２０２の出力信号の活性化に応答して、ワード線活性化ファースト信号ＷＬＥＮＦを所定期間活性状態に維持する。
【０３４０】
制御回路１０は、さらに、リフレッシュワード線タイミング信号ＲＸＴｒｅｆとワード線活性化ファースト信号ＷＬＥＮＦを受けるＯＲ回路２２２と、このＯＲ回路２２２の出力するワード線活性化信号ＷＬＥＮに従ってビット線イコライズ指示信号ＢＬＥＱを活性／非活性化するビット線イコライズ制御回路２２４と、ワード線活性化信号ＷＬＥＮに従ってロウデコーダイネーブル信号ＲＤＥを活性状態へ駆動するロウデコーダ制御回路２１２と、ロウデコーダ制御回路２１２の出力信号とワード線活性化信号ＷＬＥＮとに従ってセンスアンプ活性化信号ＳＡＥを活性／非活性化するセンスアンプ制御回路２２０を含む。
【０３４１】
ビット線イコライズ制御回路２２４は、このワード線活性化信号ＷＬＥＮの活性化に応答してビット線イコライズ指示信号ＢＬＥＱを非活性化し、かつワード線活性化信号ＷＬＥＮの非活性化に応答してビット線イコライズ指示信号ＢＬＥＱを活性化する。
【０３４２】
ロウデコーダ制御回路２１２は、ワード線活性化信号ＷＬＥＮの活性化中、ロウデコーダイネーブル信号ＲＤＥを活性状態に維持し、ワード線を選択状態に維持する。
【０３４３】
センスアンプ制御回路２２０は、このロウデコーダ制御回路２１２の出力信号が活性化されてから所定期間経過後にセンスアンプ活性化信号ＳＡＥを活性化し、かつワード線活性化信号ＷＬＥＮの非活性化に応答して所定期間経過後にセンスアンプ活性化信号ＳＡＥを非活性化する。
【０３４４】
図３７は、図３６に示す制御回路１０のリフレッシュ時の動作を示すタイミング図である。以下、図３７を参照して、図３６に示す制御回路１０のリフレッシュ時の動作について説明する。
【０３４５】
リフレッシュ動作時においては、クロック信号ＣＬＫの立上がりに同期してリフレッシュ活性化信号ＲＥＦｅｎが活性化され、複合ゲート２０２の出力信号を、リフレッシュ期間およびリフレッシュ完了後の次のクロックサイクルの間非活性状態に維持する。したがって、ワード線活性化制御回路２０４からのワード線活性化ファースト信号ＷＬＥＮＦはＬレベルに維持される。また、クロック信号ＣＬＫがＨレベルの間、リフレッシュワード線タイミング信号ＲＸＴｒｅｆはＬレベルの非活性状態であり、ビット線イコライズ指示信号ＢＬＥＱが活性状態、ロウデコーダイネーブル信号ＲＤＥおよびセンスアンプ活性化信号ＳＥはそれぞれ、非活性状態を維持する。また、データの書込が行なわれないため、書込指示信号ＷＥは、Ｌレベルに維持される。
【０３４６】
クロック信号ＣＬＫが立下がると、リフレッシュワード線タイミング信号ＲＸＴｒｅｆが活性化され、応じて、ワード線活性化信号ＷＬＥＮが活性化される。このワード線活性化信号ＷＬＥＮの活性化に応答して、ビット線イコライズ制御回路２２４がビット線イコライズ指示信号ＢＬＥＱを非活性化し、ビット線のプリチャージ／イコライズ動作が完了する。ロウデコーダ制御回路２１２が、このワード線活性化信号ＷＬＥＮの活性化に応答して、ロウデコーダイネーブル信号ＲＤＥを活性化し、リフレッシュアドレスのデコード動作が行なわれ、デコード結果に従って、ロウデコーダによりリフレッシュ行に対応するワード線が選択状態に駆動される。
【０３４７】
所定期間が経過すると、センスアンプ制御回路２２０が、センスアンプ活性化信号ＳＡＥを活性化し、選択ワード線に接続されるツインセルの記憶データの検知、増幅および再書込が実行される。
【０３４８】
クロック信号ＣＬＫがＨレベルに立上がると、リフレッシュワード線タイミング信号ＲＸＴｒｅｆがＬレベルに立下がる。このリフレッシュワード線タイミング信号ＲＸＴｒｅｆの立下がり（非活性化）に応答して、ＯＲ回路２２２からのワード線活性化信号ＷＬＥＮが非活性化され、応じて、ロウデコーダ制御回路２１２が、ロウデコーダイネーブル信号ＲＤＥを非活性化する。これにより、選択ワード線が非選択状態へ駆動される。
【０３４９】
ワード線活性化信号ＷＬＥＮの非活性化に応答して、所定期間経過後、センスアンプ制御回路２２０がセンスアンプ活性化信号ＳＡＥを非活性化する。続いて、ビット線イコライズ制御回路２２４が、このワード線活性化信号ＷＬＥＮの非活性化に応答してビット線イコライズ指示信号ＢＬＥＱを再び活性状態へ駆動し、ビット線のプリチャージ／イコライズ動作が行なわれる。
【０３５０】
この図３６に示す構成の場合、リフレッシュワード線タイミング信号ＲＸＴｒｅｆを、リフレッシュ時の内部のロウ選択期間を決定する信号として利用する。したがって、通常動作時のデータ書込時の回路構成に大幅な変更を加える必要がなく、常に、リフレッシュ動作を、クロック信号ＣＬＫのＬレベル期間に実行して、検索動作効率の低下を防止することができる。
【０３５１】
また、検索動作期間中ビット線がプリチャージ電圧レベルに維持されるため、検索線の電圧変化が、ビット線に対して容量結合により伝達されて、ビット線電圧が変化するのを防止することが出来る。正確にビット線をプリチャージ電圧レベルに維持してメモリセルデータの読出を行なうことができ、センスマージンを確保して正確にセンス動作を行なうことが出来る。
【０３５２】
また、リフレッシュ活性化信号ＲＥＦｅｎが活性状態の間各クロックサイクルにおいて活性化されるリフレッシュワード線タイミング信号ＲＸＴｒｅｆに従って、リフレッシュワード線の選択動作が行なわれる。従って、連続的にリフレッシュが実行されるバーストリフレッシュ時においても、検索動作を停止することなくリフレッシュを所定クロックサイクル期間にわたって行なうことが出来る。この場合において、リフレッシュワード線タイミング信号ＲＸＴｒｅｆを発生する回路としては、リフレッシュ活性化信号ＲＥＦｅｎとクロック信号ＣＬＫとを受けるゲート回路を利用する。リフレッシュ活性化信号ＲＥＦｅｎが、例えば、リフレッシュ要求に応答して活性化されてクロック信号をカウントするカウンタを用いて、バーストリフレッシュ期間中、活性状態に維持される。
【０３５３】
なお、図３４および図３６に示すワード線選択制御部の構成について、ＴＣＡＭセル行選択時、１本のワード線が選択状態へ駆動されてもよく、また２本のワード線が同時に選択される構成のいずれであってもよい。
【０３５４】
また、ビット線分離指示信号によりビットとセンスアンプとの接続を制御する構成の場合、ＴＣＡＭブロック指示信号とビット線イコライズ指示信号とを受けるゲート回路により、ビット線分離指示信号を生成することが出来る。
【０３５５】
図３８は、図６に示す制御回路１０の検索動作に関連する部分の構成を概略的に示す図である。図３８において、相補検索線ＳＬおよび／ＳＬに対しては、検索データＤＡＴＡに従って活性化時検索線ＳＬおよび／ＳＬを駆動する検索線ドライバ２６０が設けられる。一致線ＭＬに対しては、プリチャージ指示信号ＭＰＲＧの活性化時、一致線ＭＬを所定電圧にプリチャージするプリチャージ回路２６２が設けられる。検索線ドライバ２６０は、図６に示すサーチラインドライバ／ライトドライバ回路６に含まれる（さらに図１４参照）。
【０３５６】
制御回路１０は、クロック信号ＣＬＫの立上がりに同期してコマンドＣＭＤを取込みデコードするコマンドデコーダ２５０と、コマンドデコーダ２５０からの検索指示信号ＳＲＣＨの活性化時検索ドライバイネーブル信号ＳＲＤＥをクロック信号ＣＬＫに同期して生成する検索制御回路２５２と、コマンドデコーダ２５０からの検索指示信号ＳＲＣＨの活性化時クロック信号ＣＬＫの立上がりに同期してプリチャージ指示信号ＭＰＲＧを非活性状態へ駆動するプリチャージ制御回路２５４を含む。
【０３５７】
検索制御回路２５２は、検索指示信号ＳＲＣＨの活性化時クロック信号ＣＬＫの立上がりに応答して検索ドライバイネーブル信号ＳＲＤを活性化し、かつクロック信号ＣＬＫの立下がりに応答して検索ドライバイネーブル信号ＳＲＤＥを非活性化する。
【０３５８】
プリチャージ制御回路２５４は、この検索指示信号ＳＲＣＨの活性化時クロック信号ＣＬＫの立上がりに応答してプリチャージ指示信号ＭＰＲＧを非活性化し、かつクロック信号ＣＬＫの立上下がりに同期してプリチャージ指示信号ＭＰＲＧを活性化する。
【０３５９】
図３９は、図３８に示す構成の動作を示すタイミング図である。以下、図３９を参照して、簡単に、図３８に示す回路の検索時の動作について説明する。
【０３６０】
クロック信号ＣＬＫの立上がりに同期して、外部からコマンドＣＭＤが与えられる。コマンドＣＭＤが、検索動作を示すサーチコマンドの場合、コマンドデコーダ２５０はクロック信号ＣＬＫの立上がりに応答して所定期間、検索指示信号ＳＲＣＨをＨレベルの活性状態に維持する。この検索指示信号ＳＲＣＨの活性化に応答して、プリチャージ制御回路２５４がプリチャージ指示信号ＭＰＲＧを非活性化し、また検索制御回路２５２が、検索ドライバイネーブル信号ＳＲＤＥを活性状態へ駆動する。
【０３６１】
プリチャージ指示信号ＭＰＲＧの非活性化に応答してプリチャージ回路２６２は、一致線ＭＬを所定電圧レベルにプリチャージするプリチャージ動作を完了する。図３９においては、一致線ＭＬが、Ｈレベルにプリチャージされる場合を一例として示す。一方、検索線ドライバ２６０が、この検索ドライバイネーブル信号ＳＲＤＥの活性化に従ってイネーブルされ、検索データＤＡＴＡに従って、検索線ＳＬおよび／ＳＬを駆動する。検索線ＳＬおよび／ＳＬへは、相補データが伝達される（図１４参照）。
【０３６２】
クロック信号ＣＬＫがＬレベルに立下がると、検索制御回路２５２は、検索ドライバイネーブル信号ＳＲＤＥを非活性状態へ駆動し、検索線ドライバ２６０が非活性化され、検索線ＳＬおよび／ＳＬがＬレベルに駆動され、検索動作が完了する。一方、プリチャージ制御回路２５４は、このクロック信号ＣＬＫの立下がりに同期してプリチャージ指示信号ＭＰＲＧを活性状態へ駆動する。応じて、プリチャージ回路２６２が一致線ＭＬを、所定のプリチャージ電圧レベルへ駆動する。
【０３６３】
したがって、クロック信号ＣＬＫに同期して、検索制御回路２５２およびプリチャージ制御回路２５４を動作させることにより、クロック信号ＣＬＫがＨレベルの期間のみ、検索ドライバイネーブル信号ＳＲＤＥを活性化し、かつプリチャージ指示信号ＭＰＲＧを、非活性状態に維持することができる。
【０３６４】
検索制御回路２５２およびプリチャージ制御回路２５０の構成としては、たとえば図３４に示す構成と同様の構成が用いられてもよい。リフレッシュ活性化信号ＲＥＦｅｎを検索活性化信号とし、リフレッシュワード線タイミング信号ＲＸＴｒｅｆを、それぞれ、検索ドライバイネーブル信号ＳＲＤＥおよびプリチャージ指示信号ＭＰＲＧとし、ゲート回路１７３をＡＮＤゲート回路に置換えることにより、クロック信号ＣＬＫがＨレベルの期間のみ、内部で検索線を駆動して、その検索結果を一致線に読出すことができる。
【０３６５】
以上のように、この発明の実施の形態６に従えば、リフレッシュ動作実行時、クロック信号の後半の半クロックサイクルでリフレッシュを開始し、クロック信号の前半サイクルで内部で検索動作を行なっており、検索動作を中断させることなく内部でリフレッシュを行なうことができ、検索効率を改善することができる。
【０３６６】
なお、この実施の形態６に示すリフレッシュ動作を行なう構成は、先の実施の形態１から５に示す各ＴＣＡＭセルの構成およびアレイ構造と適当に組合せて用いられてもよい。
【０３６７】
【発明の効果】
以上のように、この発明に従えば、ＴＣＡＭセルのデータ記憶部を、２つのダイナミックセルで相補データを記憶するツインセルを２つ用いて構成しており、チップ面積をスタティック型ＴＣＡＭに比べて低減でき、また従来のダイナミックＴＣＡＭに比べて確実に記憶データを保持することができ、リフレッシュ特性に優れたＴＣＡＭセルを実現することができる。
【０３６８】
また、メモリセルキャパシタとして、プレーナ型ＭＩＳキャパシタを利用することにより、従来のダイナミック型ＴＣＡＭに比べて、プロセス工程およびマスク枚数を低減でき、また書込速度を高速化することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うＴＣＡＭセルの構成を示す図である。
【図２】 図１に示すダイナミックセルの記憶ノードの電位変化を示す図である。
【図３】 図１に示すツインセルのデータ読出時のビット線の電圧波形を示す図である。
【図４】 図１に示すＴＣＡＭセルのデータの書込および検索動作を示すタイミング図である。
【図５】 図１に示すＴＣＡＭセルのセンス時の動作を示す信号波形図である。
【図６】 この発明の実施の形態１に従うＴＣＡＭの全体の構成を概略的に示す図である。
【図７】 図６に示す制御回路１０の構成を概略的に示す図である。
【図８】 図７に示すワード選択制御回路の構成を概略的に示す図である。
【図９】 図８に示すワード選択制御回路の動作を示す信号波形図である。
【図１０】 図７に示すワード選択制御回路の変更例を示す図である。
【図１１】 図１０に示すワード選択制御回路の動作を示す信号波形図である。
【図１２】 図７に示すリフレッシュ制御回路の変更例を示す図である。
【図１３】 図１２に示すリフレッシュ制御回路の動作を示すタイミング図である。
【図１４】 図６に示すサーチラインドライバ／ライトドライバ回路の構成を示す図である。
【図１５】 図１４に示すサーチライン／ライトドライバ回路の動作を示すタイミング図である。
【図１６】 図１に示すＴＣＡＭセルの平面レイアウトを概略的に示す図である。
【図１７】 図１に示すＴＣＡＭセルのダイナミックセルの断面構造を概略的に示す図である。
【図１８】 この発明の実施の形態２に従うＴＣＡＭセルの構成を示す図である。
【図１９】 図１８に示すＴＣＡＭセルの記憶データビットと記憶ノードの電圧との関係を一覧にして示す図である。
【図２０】 図１８に示すＴＣＡＭセルのデータ書込時の動作を示す信号波形図である。
【図２１】 この発明の実施の形態３に従うＴＣＡＭセルの構成を示す図である。
【図２２】 図２１に示すＴＣＡＭセルの記憶データビットと記憶ノードの電圧の関係を一覧にして示す図である。
【図２３】 この発明の実施の形態４に従うＴＣＡＭセルの構成を示す図である。
【図２４】 この発明の実施の形態５に従うＴＣＡＭのアレイ部の構成を概略的に示す図である。
【図２５】 図２４に示すセンスアンプ帯の１つのセンスアンプ回路に関連する部分の構成を概略的に示す図である。
【図２６】 図２５に示すセンスアンプ回路の構成を示す図である。
【図２７】 図２５に示すセンスアンプ回路のセンス動作時の信号波形を示す図である。
【図２８】 この発明の実施の形態６における半導体記憶装置の動作を示すタイミング図である。
【図２９】 この発明の実施の形態６における半導体記憶装置のリフレッシュ動作に関連する部分の構成を概略的に示す図である。
【図３０】 図２９に示すリフレッシュワード線制御回路の構成の一例を示す図である。
【図３１】 図３０に示すリフレッシュワード線制御回路の動作を示すタイミング図である。
【図３２】 図２９に示すリフレッシュワード線制御回路の変更例を示す図である。
【図３３】 図３２に示すリフレッシュワード線制御回路の動作を示すタイミング図である。
【図３４】 この発明の実施の形態６におけるワード線選択制御部の構成を概略的に示す図である。
【図３５】 図３４に示す制御回路の動作を示すタイミング図である。
【図３６】 この発明の実施の形態６のワード線選択部の変更例を示す図である。
【図３７】 図３６に示す回路の動作を示すタイミング図である。
【図３８】 この発明の実施の形態６に従う半導体記憶装置の検索動作に関連する部分の構成を概略的に示す図である。
【図３９】 図３８に示す回路の動作を示すタイミング図である。
【符号の説明】
ＴＭＣ ＴＣＡＭセル、ＷＬ，ＷＬｏ，ＷＬｅ ワード線、ＴＷ０，ＴＷ１，ＴＷａ，ＴＷｂ，ＴＷＰａ，ＴＷＰｂ，ＴＷＰ０，ＴＷＰ１ ツインセル、ＭＣ１−ＭＣ４ ダイナミックセル、ＳＮ１−ＳＮ４ 記憶ノード、ＮＱ−ＰＱ メモリセルキャパシタ、ＣＭＰ 比較回路、１ ＴＣＡＭアレイ、６８ａ−６８ｄ活性領域、７１ａ，７１ｂ ワード線、７２ａ，７２ｂ セルプレート線、６９ 活性領域、７４ａ−７４ｂ 電極線、Ｇ１−Ｇ１３ コンタクト、１０４ センスアンプ回路、１１２ センスアンプ、ＢＬＲＰ，ＢＬＬＰ ビット線対、ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ，ＢＬ，／ＢＬ ビット線、ＳＬ，／ＳＬ検索データ線、１５０ ＴＣＡＭアレイ、１６０ リフレッシュタイマ、１６２ リフレッシュワード線制御回路、１６４ リフレッシュアドレスカウンタ、２０４ ワード線活性化制御回路、２１０ ビット線イコライズ制御回路、２１２ ロウデコーダ制御回路、２２０ センスアンプ制御回路、２２４ ビット線イコライズ制御回路、２５２ 検索制御回路、２５４ プリチャージ制御回路、２６０ 検索線ドライバ、２６２ プリチャージ回路。

Claims (6)

  1. 与えられた検索データと記憶データとの一致を判定する半導体記憶装置であって、
    各々前記記憶データの１ビットを記憶する少なくとも１個のメモリセル回路を備え、前記メモリセル回路は、
    第１のトランジスタと、前記第１のトランジスタを介して与えられたデータを第１の記憶ノードに格納する第１の容量素子と、前記第１のトランジスタと並行して選択状態へ駆動される第２のトランジスタと、前記第２のトランジスタを介して与えられるデータを第２の記憶ノードに格納する第２の容量素子とを含む第１のツインセルを備え、前記第１および第２の記憶ノードには、相補データが格納され、
    前記第１のツインセルと別に配置される第２のツインセルを備え、前記第２のツインセルは、第３のトランジスタと、前記第３のトランジスタを介して与えられたデータを第３の記憶ノードに格納する第３の容量素子と、前記第３のトランジスタと並行して選択状態へ駆動される第４のトランジスタと、前記第４のトランジスタを介して与えられるデータを第４の記憶ノードに格納する第４の容量素子とを備え、前記第３および第４の記憶ノードには相補データが格納され、
    前記第１および第２の記憶ノードのいずれかと前記第３および第４の記憶ノードのいずれかの記憶データの対と与えられた相補検索データとを比較し、該比較結果に従って一致線を選択的に駆動する比較回路を備え、
    前記第１ないし第４の容量素子の各々は、
    基板領域表面に形成される第１導電型の第１の不純物領域と、
    前記第１の不純物領域上に絶縁膜を介して対向して配置され、所定電圧を伝達する第１の導電線とを備え、
    前記第１および第２の容量素子は、前記第３および第４の容量素子と中央部に関して対向して配置され、
    前記比較回路は、
    前記中央部に配置される第１導電型の第２の不純物領域と、
    前記第２の不純物領域と交差するように配置され、前記相補検索データを転送する検索データ線対の第１の検索データ線に結合される第１のゲート電極と、
    前記第２の不純物領域と交差するように配置され、前記第１の記憶ノードに対応する第１の不純物領域に前記第１の導電線よりも上層に配置される第２の導電線を介して結合される第２のゲート電極と、
    前記第２の不純物領域と交差するように配置され、前記検索データ線対の第２の検索データ線に結合される第３のゲート電極と、
    前記第２の不純物領域と交差するように配置され、前記第４の記憶ノードに対応する第１の不純物領域に前記第１の導電線よりも上層に配置される第３の導電線を介して結合される第４のゲート電極とを備え、
    前記第２の不純物領域は、前記第１および第２のゲート電極の対と前記第３および第４のゲート電極の対の間の領域において前記一致線に結合され、かつ前記第１および第２のゲート電極の対の外側と前記第３および第４のゲート電極の対の外側の領域それぞれにおいて基準電源ノードに結合される、半導体記憶装置。
  2. 与えられた検索データと記憶データとの一致を判定する半導体記憶装置であって、
    各々前記記憶データの１ビットを記憶する少なくとも１個のメモリセル回路を備え、前記メモリセル回路は、
    第１のトランジスタと、前記第１のトランジスタを介して与えられたデータを第１の記憶ノードに格納する第１の容量素子と、前記第１のトランジスタと並行して選択状態へ駆動される第２のトランジスタと、前記第２のトランジスタを介して与えられるデータを第２の記憶ノードに格納する第２の容量素子とを含む第１のツインセルを備え、前記第１および第２の記憶ノードには、相補データが格納され、
    前記第１のツインセルと別に配置される第２のツインセルを備え、前記第２のツインセルは、第３のトランジスタと、前記第３のトランジスタを介して与えられたデータを第３の記憶ノードに格納する第３の容量素子と、前記第３のトランジスタと並行して選択状態へ駆動される第４のトランジスタと、前記第４のトランジスタを介して与えられるデータを第４の記憶ノードに格納する第４の容量素子とを備え、前記第３および第４の記憶ノードには相補データが格納され、
    前記第１および第２の記憶ノードのいずれかと前記第３および第４の記憶ノードのいずれかの記憶データの対と与えられた相補検索データとを比較し、該比較結果に従って一致線を選択的に駆動する比較回路、
    検索指示に応答して、クロック信号の第１のエッジに同期して前記相補検索データを生成して前記メモリセル回路へ転送するとともに前記クロック信号の第２のエッジに応答して前記相補検索データをリセットする検索制御回路、
    前記メモリセル回路の記憶データのリフレッシュを指示するリフレッシュ要求発行回路、および
    前記リフレッシュ要求指示に応答して、前記クロック信号の第２のエッジに同期して前記メモリセル回路の記憶データを読み出すための制御信号を生成するリフレッシュ制御回路を備え、前記制御信号は前記クロック信号の前記第1のエッジに応答して非活性化され、さらに
    前記メモリセル回路に対応して配置され、前記制御信号に応答して活性化され、前記読み出されたデータを増幅して前記メモリセル回路に再書込みする少なくとも１個のセンスアンプ回路を備える、半導体記憶装置。
  3. 前記少なくとも１個のメモリセル回路は、行列状に配列される複数個のメモリセル回路を備え、
    前記半導体記憶装置は前記メモリセル回路の行に対応して配置され、選択時、対応のメモリセル回路の記憶データを読み出す複数のワード線をさらに備え、前記制御信号は前記ワード線の選択状態にある期間を決定する、請求項２記載の半導体記憶装置。
  4. 前記少なくとも１個のメモリセル回路は、行列状に配列される複数のメモリセル回路を備え、
    前記半導体記憶装置は、
    前記メモリセル回路の列に対応して配置される複数のビット線対と、
    前記ビット線対に対応して配置され、前記リフレッシュ要求の発行時、前記メモリセル回路の記憶データ読出前に非活性化されかつ前記クロック信号の第１のエッジに応答して活性化され、活性化時、対応のビット線対を所定電圧レベルに維持する複数のビット線電圧維持回路とをさらに備え、
    前記前記少なくとも１個のセンスアンプ回路は、前記ビット線対に対応して配置され、かつ前記制御信号に応答して活性化されかつ前記クロック信号の第１のエッジに応答して非活性化される複数のセンスアンプ回路を備える、請求項２記載の半導体記憶装置。
  5. 与えられた検索データと記憶データとの一致を判定する半導体記憶装置であって、
    各々前記記憶データを記憶するメモリセル回路を備え、前記メモリセル回路は、
    第１のトランジスタと、前記第１のトランジスタを介して与えられたデータを第１の記憶ノードに格納する第１の容量素子と、前記第１のトランジスタと並行して選択状態へ駆動される第２のトランジスタと、前記第２のトランジスタを介して与えられるデータを第２の記憶ノードに格納する第２の容量素子とを含む第１のツインセルを備え、前記第１および第２の記憶ノードには、相補データが格納され、
    前記第１のツインセルと別に配置される第２のツインセルを備え、前記第２のツインセルは、第３のトランジスタと、前記第３のトランジスタを介して与えられたデータを第３の記憶ノードに格納する第３の容量素子と、前記第３のトランジスタと並行して選択状態へ駆動される第４のトランジスタと、前記第４のトランジスタを介して与えられるデータを第４の記憶ノードに格納する第４の容量素子とを備え、前記第３および第４の記憶ノードには相補データが格納され、
    前記第１および第２のツインセルに対して共通に配置され、前記第１および第２のツインセルに対する書込データを少なくとも転送するビット線対と、
    前記第１のツインセルに対して配置され、前記第１および第２のトランジスタを選択状態へ駆動する選択信号を伝達する第１の選択線と、
    前記第１の選択線と別に前記第２のツインセルに対応して配置され、前記第３および第４のトランジスタを選択状態へ駆動する選択信号を伝達する第２の選択線と、
    前記第１および第２のツインセルに共通に配置され、前記メモリセル回路に対する相補データビットを転送する第１と第２の検索データ線と、
    前記第１と第４の記憶ノードの記憶データの対と与えられた相補検索データとを比較し、該比較結果に従って一致線を選択的に駆動する比較回路と、をさらに備え、
    前記比較回路は、前記一致線と基準電源ノードとの間に直列に接続される第５と第６のトランジスタと、前記一致線と前記基準電源ノードとの間に直列に接続される第７と第８のトランジスタとを備え、前記第５のトランジスタの制御電極は前記第１の記憶ノードに、前記第６のトランジスタのゲート電極は前記第１の検索データ線に、前記第７のトランジスタのゲート電極は前記第４の記憶ノードに、前記第８のトランジスタのゲート電極は前記第２の検索データ線にそれぞれ接続され、
    前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極は、共通の第１のゲート電極線で構成され、
    前記第３のトランジスタのゲート電極と前記第４のトランジスタのゲート電極は、共通の第２のゲート電極線で構成され、
    前記第５のトランジスタのゲート電極は第３のゲート電極線で構成され、
    前記第６のトランジスタのゲート電極は第４のゲート電極線で構成され、
    前記第７のトランジスタのゲート電極は第５のゲート電極線で構成され、
    前記第８のトランジスタのゲート電極は第６のゲート電極線で構成され、
    前記第３から第６のゲート電極線は、前記１のゲート電極線と前記第２のゲート電極線との間に配置され、前記第１のゲート電極線と前記第２のゲート電極線は行方向に延在し、前記第３から第６のゲート電極線は列方向に延在する、半導体記憶装置。
  6. 前記第３から第６のゲート電極線は、行方向に延在する活性領域に、前記第６のゲート電極線、前記第５のゲート電極線、前記第３のゲート電極線、前記第４のゲート電極線の順に行方向に並んで配置される、請求項５記載の半導体記憶装置。
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