JP2004362696A - 半導体記憶装置 - Google Patents
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Abstract
【課題】一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約をなくすことによりメモリセルのセルサイズを縮小する。
【解決手段】開示される半導体記憶装置は、第1のメモリセル選択用トランジスタT1、第1及び第2の比較用トランジスタT3、T4及び第1のキャパシタC1により構成される第1のセルユニットU10と、第2のメモリセル選択用トランジスタT2、第3及び第4の比較用トランジスタT5、T6及び第2のキャパシタC2により構成される第2のセルユニットU20とが境界線I−Iの両側に隣接して配置されて1つのメモリセルMCが構成され、第1の比較ラインCMP−により制御されるT4がマッチラインMLに接続され、第2の比較ラインCMP+により制御されるT6がグランドラインGLに接続される。
【選択図】 図1
【解決手段】開示される半導体記憶装置は、第1のメモリセル選択用トランジスタT1、第1及び第2の比較用トランジスタT3、T4及び第1のキャパシタC1により構成される第1のセルユニットU10と、第2のメモリセル選択用トランジスタT2、第3及び第4の比較用トランジスタT5、T6及び第2のキャパシタC2により構成される第2のセルユニットU20とが境界線I−Iの両側に隣接して配置されて1つのメモリセルMCが構成され、第1の比較ラインCMP−により制御されるT4がマッチラインMLに接続され、第2の比較ラインCMP+により制御されるT6がグランドラインGLに接続される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、詳しくは、検索すべき比較データを入力することにより比較データと同一データの記憶の有無を検索することができる検索機能を備える半導体記憶装置に関する。
【0002】
【従来の技術】
半導体集積回路装置は、メモリデバイス(半導体記憶装置)とロジックデバイスとに大別されるが、最近の半導体製造技術の進歩につれて、特に前者における発展がめざましい。また、メモリデバイスは、DRAM(Dynamic Random Access Memory)と、SRAM(Static Random Access Memory)とに分類されるが、これらのメモリデバイスはほとんどが、集積度の点で優れているMOS(Metal Oxide Semiconductor)型トランジスタによって構成されている。また、特にDRAMはSRAMに比較して、1つのメモリセルを構成するMOS型トランジスタの数を少なくできるので、メモリセルのサイズを縮小できる利点がある。さらに、最近では、上述のDRAMとロジックデバイスとを同一チップ内に一体に形成するようにした混載DRAMが普及してきている。
【0003】
DRAMは、スイッチング動作を行うMOS型トランジスタから成る1つのメモリセル選択用トランジスタと、このメモリセル選択用トランジスタに接続された1つのキャパシタとにより1つのメモリセルを構成して、キャパシタの電荷の有無に応じて、「1」あるいは「0」の1ビットで表される2値の情報を記憶する。そして、複数のメモリセルを集積することにより、所望の容量を有するDRAMが構成される。このようなDRAMにおいて情報の書き込み(保持)あるいは読み出しを行うには、予めアドレスを指定した上で、この指定したアドレスのメモリセルに情報の書き込みあるいは読み出しが行われる。
【0004】
ところで、上述したようなRAM機能を備えるだけでなく、検索すべき比較データを入力することによりこの比較データと同一データの記憶の有無を検索することができる検索機能を備えるようにしたCAM(Content Addressable Memory:連想メモリ)と称される半導体記憶装置が知られている。このCAMは、上述の検索機能を利用することにより例えばネットワーク上において必要な情報を瞬時に検索するような用途に用いられて、従来行われているようなシーケンシャルに検索する方式に比べて検索時間を大幅に短縮することができる。
【0005】
CAMは、上述したようなDRAMあるいはSRAMのいずれによっても構成できるが、前述したようにメモリセルのサイズを縮小できるという利点を有するDRAMにより構成することが有利となる。このようなDRAMにより構成されたCAMが開示されている(例えば、特許文献1参照。)。同CAMは、図15に示すように、ワードライン(Word Line)WLにより制御される第1及び第2のメモリセル選択用トランジスタT1、T2から成る一対のトランジスタと、グランドライン(Ground Line:放電線)GLとマッチライン(Match Line:一致線)MLとの間にそれぞれ直列に接続された、第1及び第2の比較(Compare)用トランジスタT3、T4から成る一対のトランジスタと、第3及び第4の比較用トランジスタT5、T6から成る一対のトランジスタと、メモリセル選択用トランジスタT1、T2の一端と第1及び第3の比較用トランジスタT3、T5のゲートとの接点と上部電極との間にそれぞれ接続された第1及び第2のキャパシタC1、C2から成る一対のキャパシタとにより1つのメモリセルMCが構成される。メモリセル選択用トランジスタT1、T2の他端はそれぞれ第1のビットライン(Bit Line)BL+及び第2のビットラインBL−に接続され、第2及び第4の比較用トランジスタT4、T6はそれぞれ第1の比較ライン(Compare Line)CMP−及び第2の比較ラインCMP+により制御されるような回路構成を有している。
すなわち、第1のメモリセル選択用トランジスタT1、第1及び第2の比較用トランジスタT3、T4及び第1のキャパシタC1により構成される第1のセルユニットU1と、第2のメモリセル選択用トランジスタT2、第3及び第4の比較用トランジスタT5、T6及び第2のキャパシタC2により構成される第2のセルユニットU2とが対称的に構成されている。また、各セルユニットU1、U2のキャパシタC1、C2にそれぞれ接続されたトランジスタT3、T5が共にグランドラインGLに接続され、第1及び第2の比較ラインCMP−、CMP+によりそれぞれ制御されるトランジスタT4、T6が共にマッチラインMLに接続されている。ここで、それぞれのトランジスタT1〜T6は、前述したように集積度の点で優れているMOS型トランジスタによって構成されている。
【0006】
図15の回路構成を有するCAMは、〈表1〉に示したような論理値を有する。予め、プリチャージ源PCによりマッチラインMLをプリチャージした状態で、第1及び第2の比較ラインCMP−、CMP+に入力した比較データと、予め一対のキャパシタC1、C2に記憶されているデータとの比較結果に応じて、前述したように検索すべき必要な情報の検索が行われる。
【0007】
【表1】
【0008】
〈表1〉の論理値表において、状態1、2では、第1及び第2のビットラインBL+、BL−のいずれも「0」になっているのでキャパシタC1、C2にはいずれも電荷が蓄積されないため、第1及び第3の比較用トランジスタT3、T5がオフする。これにより、第1及び第2の比較ラインCMP−、CMP+に入力される比較データの内容に関係なく、マッチラインMLはプリチャージ状態(No−Connection:NC状態)を保って、検索の結果として、常に一致状態(Always Match状態)となる。
状態3では、第2のビットラインBL−が「1」になっているので、キャパシタC2に電荷が蓄積されており、第3の比較用トランジスタT5がオン状態となっている。一方、第2の比較ラインCMP+に入力される比較データは「0」なので、第4の比較用トランジスタT6がオフする。また、第1の比較ラインCMP−に入力される比較データは「1」なので、第2の比較用トランジスタT4はオン状態となっている。一方、第1のビットラインBL+が「0」になっているので、第1の比較用トランジスタT3がオフする。したがって、マッチラインMLはNC状態を保ち、検索の結果として、一致状態(Match状態)となる。
状態6でも、同様な動作が行われる。すなわち、第1のビットラインBL+が「1」になっているので、キャパシタC1に電荷が蓄積されており、第1の比較用トランジスタT3がオン状態となっている。一方、第1の比較ラインCMP−に入力される比較データは「0」なので、第2の比較用トランジスタT4がオフする。また、第2の比較ラインCMP+に入力される比較データは「1」なので、第4の比較用トランジスタT6はオン状態となっている。一方、第2のビットラインBL−が「0」になっているので、第3の比較用トランジスタT5がオフする。したがって、マッチラインMLはNC状態を保ち、検索の結果として、一致状態となる。
【0009】
一方、状態4では、第2のビットラインBL−が「1」になっているので、キャパシタC2に電荷が蓄積されており、第3の比較用トランジスタT5がオン状態となっている。一方、第2の比較ラインCMP+に入力される比較データは「1」なので第4の比較用トランジスタT6がオンする。したがって、マッチラインMLはグランドラインGLと導通してプリチャージ状態でなくなるので、検索の結果として、不一致状態(Fail状態)となる。
状態5でも、同様な動作が行われる。すなわち、第1のビットラインBL+が「1」になっているので、キャパシタC1に電荷が蓄積されており、第1の比較用トランジスタT3がオン状態となっている。一方、第1の比較ラインCMP−に入力される比較データは「1」なので第2の比較用トランジスタT4がオンする。したがって、マッチラインMLはグランドラインGLと導通してプリチャージ状態でなくなるので、検索の結果として、不一致状態となる。
【0010】
なお、第1及び第2のビットラインBL+、BL−が同時に「1」になっているときは、第1の比較ラインCMP−に比較データ「1」が入力された場合(〈表1〉には示していないが、仮に状態7とする)、あるいは第2の比較ラインCMP+に比較データ「1」が入力された場合(〈表1〉には示していないが、仮に状態8とする)のいずれにおいても、検索の結果として、常に不一致状態となるので、これらの状態7、8は使用されない。
したがって、前述したような検索機能を利用するCAMは通常において、上述の常に一致状態(Always Match状態)、一致状態(Match状態)及び不一致状態(Fail状態)の3つの状態を区別するようにした3値連想メモリ(Ternary CAM)として用いられている。
【0011】
図16は、図15の回路構成に基づいて製造(集積)された特許文献1に開示された従来のCAMを示す平面図、図17は図16のE−E矢視断面図、図18は図16のF−F矢視断面図、図19は図16のG−G矢視断面図である。同CAMは、図16に示すように、図15の第1のセルユニットU1と第2のセルユニットU2とが組み合わされて、縦方向に隣接して配置されて1つのメモリセルMCが集積されている。この場合、第1のセルユニットU1の下方に配置される第2のセルユニットU2は、境界線I−Iで第1のセルユニットU1が折り返された状態で配置されている。すなわち、境界線I−Iを通り紙面に垂直な面に関して、第1及び第2のセルユニットU1、U2は互いに対称的に配置されている(境界線I−Iが対称軸になっている)。第1のビットラインBL+は、第1のメモリセル選択用トランジスタT1のソース(あるいはドレイン)領域を構成する拡散層101Aとコンタクト102Aを介して接続され、同ビットラインBL+はこの上層に形成されたキャパシタC1の外側に横方向に沿って形成されている。また、同トランジスタT1のドレイン(あるいはソース)領域を構成する拡散層101Aとコンタクト103Aを介して、例えばシリンダー形状のキャパシタC1の下部電極104Aが接続され、同下部電極104Aは拡散層101Aに接続されたコンタクト107A、配線108A及びコンタクト109Aを介して、第1の比較用トランジスタT3のゲートライン110Aに接続されている。キャパシタC1の下部電極104Aと容量絶縁膜105を介して対向する上部電極106は、全てのメモリセルの共通電極として形成される。また、縦方向に沿って第1及び第2の比較用トランジスタT3、T4のソース(あるいはドレイン)領域を構成する拡散層112が形成され、拡散層112の上層には同トランジスタT3、T4のゲートライン110A、111Aが形成されている。
【0012】
同様にして、第2のセルユニットU2の第2のビットラインBL−は、メモリセル選択用トランジスタT2のソース(あるいはドレイン)領域を構成する拡散層101Bとコンタクト102Bを介して接続され、同ビットラインBL−はこの上層に形成されたキャパシタC2の外側に横方向に沿って形成されている。また、同トランジスタT2のドレイン(あるいはソース)領域を構成する拡散層101Bとコンタクト103Bを介して、例えばシリンダー形状のキャパシタC2の下部電極104Bが接続され、同下部電極104Bは拡散層101Bに接続されたコンタクト107B、配線108B及びコンタクト109Bを介して、第3の比較用トランジスタT5のゲートライン110Bに接続されている。キャパシタC2の下部電極104Bと容量絶縁膜105を介して対向する上部電極106は、全てのメモリセルの共通電極として形成される。
また、拡散層112の上層には第3及び第4の比較用トランジスタT5、T6のゲートライン110B、111Bが形成されている。また、縦方向に沿ってワードラインWLが形成され、拡散層112にはグランドラインGLに接続されるコンタクト113A、113B及びマッチラインMLに接続されるコンタクト114が形成されている。このようにして形成されたメモリセルMCを複数個、マトリックス状に配置することにより、CAMが構成される。
【0013】
【特許文献1参照】
米国特許6、320、777号公報(第5〜10頁、図2〜8)。
【0014】
【発明が解決しようとする課題】
ところで、特許文献1記載の従来のCAMでは、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約によりメモリセルのセルサイズを縮小するのが困難である、という問題がある。
すなわち、従来のCAMでは、図15に示したように、対称的な構成の第1のセルユニットU1と第2のセルユニットU2とを組み合わせた回路構成に基づいて、図16に示したように、各セルユニットU1、U2を縦方向に隣接して配置することによりメモリセルMCを集積している。ここで、回路構成上の制約により、つまり、第1の比較ラインCMP−により制御される第2の比較用トランジスタT4と、第2の比較ラインCMP+により制御される第4の比較用トランジスタT6とが回路規模の縮小化のためにドレインを共有する(図16に示すように、T4、T6はマッチラインMLに共通に接続される)関係で、T4、T6は第1及び第2のセルユニットU1、U2の境界線I−Iに近い位置に配置されることになる。また、第1及び第2のビットラインBL+、BL−は、同層の導電層により形成されるが、両ビットラインBL+、BL−間の絶縁を確保するためのスペースS1は、リソグラフィ技術における露光の分解精度により決定される最小の距離より小さくすることができない。
【0015】
また、従来のCAMでは、第1及び第2のビットラインBL+、BL−が拡散層101A、101Bの領域の外側領域や、キャパシタC1、C2の下部電極104A、104Bの領域の外側領域を通るように配置されているので、各セルユニットU1、U2間はスペースS1を十分にとる必要があった。すなわち、従来のCAMでは、スペースS1を必要なだけ確保すれば、各拡散層101A、101B間のスペースS2を必然的に確保できた筈なのに、スペースS2が必要以上に大きく取られていた。したがって、メモリセルMCの縦方向のセルサイズSを縮小するのが困難であった。
【0016】
また、従来のCAMでは、図17に示したように、一対のキャパシタC1、C2のそれぞれの下部電極104A、104Bを第1及び第4の比較用トランジスタT3、T6のゲートライン110A、110Bに接続する場合、拡散層101A、101B、コンタクト107A、107B、配線108A、108B及びコンタクト109A、109Bを介して同ゲートライン110A、110Bに接続しているので、接続経路が長くなってメモリセルの横方向のセルサイズが拡大するという欠点が生ずる。また、上述のような接続経路に拡散層101A、101Bを介することは、動作中に温度上昇につれて拡散層101A、101Bを介してキャパシタC1、C2に蓄積されていた電荷が抜け易くなるので、リーク電流が増加して誤動作の原因となる。
【0017】
この発明は、上述の事情に鑑みてなされたもので、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約をなくすことによりメモリセルのセルサイズを縮小することができるようにした半導体記憶装置を提供することを目的としている。
【0018】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、グランドラインとマッチラインとの間にそれぞれ直列に接続されるように2組の一対の比較用トランジスタが配置されて成る半導体記憶装置に係り、上記2組の一対の比較用トランジスタが非対称に配置されることを特徴としている。
【0019】
また、請求項2記載の発明は、グランドラインとマッチラインとの間にそれぞれ直列に接続されるように、第1及び第2の比較用トランジスタから成る一対のトランジスタと、第3及び第4の比較用トランジスタから成る一対のトランジスタとが配置されて成る半導体記憶装置に係り、上記第1及び上記第4の比較用トランジスタが上記グランドラインに接続される一方、上記第2及び上記第3の比較用トランジスタが上記マッチラインに接続されることを特徴としている。
【0020】
また、請求項3記載の発明は、請求項2記載の半導体記憶装置に係り、上記第2及び上記第4の比較用トランジスタがそれぞれ第1及び第2の比較ラインにより制御されることを特徴としている。
【0021】
また、請求項4記載の発明は、請求項2又は3記載の半導体記憶装置に係り、上記第1及び第3の比較用トランジスタに、それぞれ第1及び第2のキャパシタが接続されることを特徴としている。
【0022】
また、請求項5記載の発明は、請求項2、3又は4記載の半導体記憶装置に係り、ワードラインにより制御される第1及び第2のメモリセル選択用トランジスタが配置され、上記第1及び上記第2のメモリセル選択用トランジスタの一端がそれぞれ第1及び第2のビットラインに接続される一方、上記第1及び上記第2のメモリセル選択用トランジスタの他端がそれぞれ上記第1及び上記第3の比較用トランジスタに接続されることを特徴としている。
【0023】
また、請求項6記載の発明は、第1のメモリセル選択用トランジスタ、第1及び第2の比較用トランジスタ及び第1のキャパシタにより構成される第1のセルユニットと、第2のメモリセル選択用トランジスタ、第3及び第4の比較用トランジスタ及び第2のキャパシタにより構成される第2のセルユニットとが境界線の両側に隣接して配置されて1つのメモリセルが集積される半導体記憶装置に係り、上記第1及び上記第2のセルユニットが、上記境界線の両側に非対称に配置されることを特徴としている。
【0024】
また、請求項7記載の発明は、第1のメモリセル選択用トランジスタ、第1及び第2の比較用トランジスタ及び第1のキャパシタにより構成される第1のセルユニットと、第2のメモリセル選択用トランジスタ、第3及び第4の比較用トランジスタ及び第2のキャパシタにより構成される第2のセルユニットとが境界線の両側に隣接して配置されて1つのメモリセルが集積される半導体記憶装置に係り、上記第1及び上記第2のセルユニットが、上記境界線の両側に対称的に配置されることを特徴としている。
【0025】
また、請求項8記載の発明は、請求項7記載の半導体記憶装置に係り、上記第1のメモリセル選択用トランジスタの一領域と上記第1のキャパシタの下部電極とを接続する第1のコンタクトと、上記下部電極と上記第1の比較用トランジスタとを接続する第2のコンタクトとの間に配置された第1のビットラインと、上記第2のメモリセル選択用トランジスタの一領域と上記第2のキャパシタの下部電極とを接続する第3のコンタクトと、上記第2のキャパシタの上記下部電極と上記第3の比較用トランジスタとを接続する第4のコンタクトとの間に配置された第2のビットラインとが、それぞれ上記第1及び上記第2のキャパシタの直下位置を通過するように配置されていることを特徴としている。
【0026】
また、請求項9記載の発明は、請求項6記載の半導体記憶装置に係り、上記第1のメモリセル選択用トランジスタの一領域と上記第1のキャパシタの下部電極とを接続する第1のコンタクトと、上記下部電極と上記第1の比較用トランジスタとを接続する第2のコンタクトとの間に配置された第1のビットラインと、上記第2のメモリセル選択用トランジスタの一領域と上記第2のキャパシタの下部電極とを接続する第3のコンタクトと、上記第2のキャパシタの上記下部電極と上記第3の比較用トランジスタとを接続する第4のコンタクトとの間に配置された第2のビットラインとが、それぞれ上記第1及び上記第2のキャパシタの直下位置を通過するように配置されていることを特徴としている。
【0027】
また、請求項10記載の発明は、請求項9記載の半導体記憶装置に係り、上記第1及び上記第2のキャパシタの下部電極がそれぞれ上記第2及び上記第4のコンタクトで直接に上記第1及び上記第3の比較用トランジスタに接続されていることを特徴としている。
【0028】
また、請求項11記載の発明は、請求項8記載の半導体記憶装置に係り、上記第1及び上記第2のキャパシタの下部電極がそれぞれ上記第2及び上記第4のコンタクトで直接に上記第1及び上記第3の比較用トランジスタに接続されていることを特徴としている。
【0029】
また、請求項12記載の発明は、請求項9、10又は11記載の半導体記憶装置に係り、上記第1及び上記第2のキャパシタの容量絶縁膜が一部に切欠部を有する平面形状に形成され、上記切欠部は、上記第1及び上記第2のビットラインの直上位置に、上記第1及び上記第2のビットラインの延伸方向に沿って配置されていることを特徴としている。
【0030】
また、請求項13記載の発明は、請求項12記載の半導体記憶装置に係り、上記第1及び上記第2のビットラインがそれぞれ第1の方向に配置され、上記第1乃至上記第4のコンタクトは上記第1の方向に略直交する第2の方向に沿って配置され、上記第1及び上記第2のキャパシタの上記容量絶縁膜の上記切欠部はそれぞれ上記第1及び上記第2のコンタクトに挟まれた位置、上記第3及び上記第4のコンタクトに挟まれた位置であって、上記第1の方向に伸びていることを特徴としている。
【0031】
また、請求項14記載の発明は、請求項2乃至6のいずれか1に記載の半導体記憶装置に係り、上記第1乃至第4の比較用トランジスタは、上記第1のキャパシタに保持された第1のデータと上記第2の比較ラインに入力された第2の比較データとの間、あるいは上記第2のキャパシタに保持された第2のデータと上記第1の比較ラインに入力された上記第1の比較データとの間に不一致が検出された場合に、上記マッチラインと上記グランドラインとを接続することを特徴としている。
【0032】
また、請求項15記載の発明は、複数のデータの保持と読み出しとが可能な半導体記憶装置に係り、第1のデータを保持する第1のキャパシタと、上記第1のデータとは独立した第2のデータを保持する第2のキャパシタと、上記第1のキャパシタに接続された第1の回路と、第1の比較データが入力される第1の比較ラインに接続され上記第1の回路と直列に接続された第2の回路と、上記第2のキャパシタに接続された第3の回路と、第2の比較データが入力される第2の比較ラインに接続され、上記第3の回路と直列に接続される第4の回路とを有し、上記第1の回路と上記第4の回路はグランドラインに接続される一方、上記第2の回路と上記第3の回路はマッチラインに接続されることを特徴としている。
【0033】
また、請求項16記載の発明は、請求項15記載の半導体記憶装置に係り、上記第1乃至第4の回路は、上記第1のキャパシタに保持された上記第1のデータと上記第2の比較ラインに入力された上記第2の比較データとの間、あるいは上記第2のキャパシタに保持された上記第2のデータと上記第1の比較ラインに入力された上記第1の比較データとの間に不一致が検出された場合に、上記マッチラインと上記グランドラインとを接続することを特徴としている。
【0034】
また、請求項17記載の発明は、請求項14、15又は16記載の半導体記憶装置に係り、上記第1の比較データと上記第2の比較データとは相補関係にあることを特徴としている。
【0035】
また、請求項18記載の発明は、請求項1乃至17のいずれか1に記載の半導体記憶装置に係り、混載DRAMにより構成されることを特徴としている。
【0036】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第1実施例
図1は、この発明の第1実施例である半導体記憶装置の回路構成を示す図、図2は同回路構成に基づいて製造(集積)された半導体記憶装置を示す平面図、図3は図2のA−A矢視断面図、図4は図2のB−B矢視断面図、図5は図2のC−C矢視断面図、図6は図2のD−D矢視断面図である。
この例の半導体記憶装置(CAM)は、図1に示すように、ワードラインWLにより制御される第1及び第2のメモリセル選択用トランジスタT1、T2から成る一対のトランジスタと、グランドラインGLとマッチラインMLとの間にそれぞれ直列に接続された、第1及び第2の比較用トランジスタT3、T4から成る一対のトランジスタと、第3及び第4の比較用トランジスタT5、T6から成る一対のトランジスタと、メモリセル選択用トランジスタT1、T2の一端と第1及び第3の比較用トランジスタT3、T5のゲートとの接点と上部電極との間にそれぞれ接続された第1及び第2のキャパシタC1、C2から成る一対のキャパシタとにより1つのメモリセルMCが構成されている。メモリセル選択用トランジスタT1、T2の他端はそれぞれ第1のビットラインBL+及び第2のビットラインBL−に接続され、第2及び第4の比較用トランジスタT4、T6はそれぞれ第1の比較ラインCMP−及び第2の比較ラインCMP+により制御されるような回路構成を有している。
【0037】
すなわち、第1のメモリセル選択用トランジスタT1、第1及び第2の比較用トランジスタT3、T4及び第1のキャパシタC1により構成される第1のセルユニットU10と、第2のメモリセル選択用トランジスタT2、第3及び第4の比較用トランジスタT5、T6及び第2のキャパシタC2により構成される第2のセルユニットU20とが非対称に構成されている。言い換えると、セルユニットU10、U20のキャパシタC1、C2にそれぞれ接続されたトランジスタT3、T5については、トランジスタT3がグランドラインGLに接続される一方、トランジスタT5がマッチラインMLに接続されている。また、第1及び第2の比較ラインCMP−、CMP+によりそれぞれ制御されるトランジスタT4、T6については、トランジスタT4がマッチラインMLに接続される一方、トランジスタT6がグランドラインGLに接続されている。このようなDRAMにより構成されるCAMは、メモリ機能と共に、前述の〈表1〉に示したようなロジック機能を備えているので、図1の回路構成自体で3値連想メモリが構成されている。
【0038】
上述したように、この例では第1のセルユニットU10と第2のセルユニットU20とは非対称に構成され、従来例のように第1のセルユニットU1と第2のセルユニットU2とが対称的な構成とは、第2のセルユニットU20のキャパシタC2が接続されない第4の比較用トランジスタT6がグランドラインGLに接続される点が異なっている。つまり、ゲートがキャパシタC1に接続されたトランジスタT3と、ゲートが第2の比較ラインCMP+に接続されたトランジスタT6とがグランドラインGLに接続され、ゲートがキャパシタC2に接続されたトランジスタT5と、ゲートが第1の比較ラインCMP−に接続されたトランジスタT4とがマッチラインMLに接続されている。このように、第1のセルユニットU10と第2のセルユニットU20とを非対称に構成することにより、後述するように、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約をなくすことができるようになる。
【0039】
図1の回路構成に基づいて製造されたこの例の半導体記憶装置(デバイス)は、図2の平面図に示すように、第1のセルユニットU10と第2のセルユニットU20とが紙面縦方向に同じ向きとなるように並べて配置される。すなわち、第1及び第2のセルユニットU10、U20は、境界線I−Iを通り紙面に垂直な面に関して、非対称に配置される。第1のセルユニットU10の第1のビットラインBL+は、この上層に形成されたキャパシタC1の下部電極4Aの外側の領域に横方向に沿って形成されて、第1のメモリ選択用トランジスタT1のソース(あるいはドレイン)領域を構成する拡散層1Aとコンタクト2Aを介して接続されている。同トランジスタT1のドレイン(あるいはソース)領域を構成する拡散層1Aはコンタクト3Aを介して、例えばシリンダー形状のキャパシタC1の下部電極4Aと接続される。同下部電極4Aはこの下部電極4Aの直下に形成されたコンタクト7Aを介して、第1の比較用トランジスタT3のゲートライン10Aに接続されている。キャパシタC1の下部電極4Aと容量絶縁膜5を介して対向する上部電極6は、全てのメモリセルの共通電極として形成される。また、縦方向に沿って第1及び第2の比較用トランジスタT3、T4のソース(あるいはドレイン)領域を構成する拡散層12が形成され、拡散層12の上層には同トランジスタT3、T4のゲートライン10A、11Aが形成されている。ここで、ゲートライン11Aは、第1の比較ラインCMP−に接続されている。
【0040】
同様にして、第2のセルユニットU20の第2のビットラインBL−は、この上層に形成されたキャパシタC2の下部電極4Bの外側の領域に横方向に沿って形成されて、第2のメモリ選択用トランジスタT2のソース(あるいはドレイン)領域を構成する拡散層1Bとコンタクト2Bを介して接続されている。同トランジスタT2のドレイン(あるいはソース)領域を構成する拡散層1Bはコンタクト3Bを介して、例えばシリンダー形状のキャパシタC2の下部電極4Bと接続される。同下部電極4Bはこの下部電極4Bの直下に形成されたコンタクト7Bを介して、第3の比較用トランジスタT5のゲートライン10Bに接続されている。キャパシタC2の下部電極4Bと容量絶縁膜5を介して対向する上部電極6は、全てのメモリセルの共通電極として形成される。
また、拡散層12の上層には第3及び第4の比較用トランジスタT5、T6のゲートライン10B、11Bが形成されている。ここで、ゲートライン11Bは、第2の比較ラインCMP+に接続されている。また、縦方向に沿ってワードラインWLが形成され、拡散層12にはグランドラインGLに接続されるコンタクト13A、13B及びマッチラインMLに接続されるコンタクト14が形成されている。このようにして形成されたメモリセルMCを複数個、マトリックス状に配置することにより、CAMが構成される。
【0041】
上述したように、この例のCAMでは、図1に示したように、第1の比較ラインCMP−により制御される第2の比較用ライントランジスタT4がマッチラインMLに接続され、第2の比較ラインCMP+により制御される第4の比較用トランジスタT6がグランドラインGLに接続される回路構成を有し、T4、T6はドレインを共有しないので、図2に示したように、デバイスを製造する場合T4、T6を第1及び第2のセルユニットU10、U20の境界線I−Iに近い位置に配置する必要がない。一方、第2の比較用トランジスタT4と、キャパシタC2に接続される第3の比較用トランジスタT5は、共にマッチラインMLに接続されるため、T4、T5はドレインを共有するので、図2に示したように、T4、T5を第1及び第2のセルユニットU10、U20の境界線I−Iに近い位置に配置する必要が生ずる。この結果、キャパシタC1に接続される第1の比較用トランジスタT3は、第1及び第2のセルユニットU10、U20の境界線I−Iから遠い位置に配置せざるを得なくなる。
これに伴い、コンタクト3Aは第1及び第2のセルユニットU10、U20の境界線I−Iに近い位置に配置されるので、第1のビットラインBL+は同境界線I−Iに近い位置に配置される。一方、コンタクト3Bは同境界線I−Iから遠い位置に配置せざるを得ないので、第2のビットラインBL−は同境界線I−Iから遠い位置に配置される。
【0042】このように、この例のCAMを構成する第1及び第2のセルユニットU10、U20は、図2に示したように、デバイス上で境界線I−Iを通り紙面に垂直な面に関して、非対称に配置されるため、第1のビットラインBL+と第2のビットラインBL−とを隣接して配置する必要がないので、両ビットライン間のスペースS1を、両拡散層1A、1B間のスペースS2が最小になるまで、小さくすることができる。すなわち、各セルユニットU10、U20間はスペースS1を十分にとる必要がなく、スペースS2が最小になるまで、第1のセルユニットU10と第2のセルユニットU20とを近づけることができる。したがって、メモリセルMCの縦方向のセルサイズSを縮小するのが容易となる。
【0043】
このように、この例の半導体記憶装置によれば、ワードラインWLにより制御される一対のメモリセル選択用トランジスタT1、T2と、グランドラインGLとマッチラインMLとの間にそれぞれ直列に接続された、第1及び第2の比較用トランジスタT3、T4から成る一対のトランジスタと、第3及び第4の比較用トランジスタT5、T6から成る一対のトランジスタと、メモリセル選択用トランジスタT1、T2の一端と第1及び第3の比較用トランジスタT3、T5のゲートとの接点と上部電極との間にそれぞれ接続された一対のキャパシタC1、C2とにより1つのメモリセルMCが構成されて、メモリセル選択用トランジスタT1、T2の他端はそれぞれ第1のビットラインBL+及び第2のビットラインBL−に接続され、第2及び第4の比較用トランジスタT4、T6はそれぞれ第1の比較ラインCMP−及び第2の比較ラインCMP+により制御されるような回路構成を有し、メモリセル選択用トランジスタT1、第1及び第2の比較用トランジスタT3、T4及びキャパシタC1により構成される第1のセルユニットU10と、メモリセル選択用トランジスタT2、第3及び第4の比較用トランジスタT5、T6及びキャパシタC2により構成される第2のセルユニットU20とが、境界線I−Iを通り紙面に垂直な面に関して、非対称に配置される。これにより、メモリセルの縦方向のセルサイズを縮小することができる。
【0044】
また、この例によれば、図3に示したように、一対のキャパシタC1、C2のそれぞれの下部電極4A、4Bを第1及び第3の比較用トランジスタT3、T5のゲートライン10A、10Bに接続する場合、下部電極4A、4Bの直下に形成されたコンタクト7A、7Bを介して、第1及び第3の比較用トランジスタT3、T5のゲートライン10A、10Bに接続している。これにより、従来例のように拡散層101A、101B、コンタクト107A、107B、配線108A、108B及びコンタクト109A、109Bを介したような長い接続経路を不要にしているので、接続経路を縮小でき、メモリセルの横方向のセルサイズも縮小できる効果が得られる。
【0045】
また、この例によれば、図3に示したように、一対のキャパシタC1、C2のそれぞれの下部電極4A、4Bの第1及び第3の比較用トランジスタT3、T5のゲートライン10A、10Bに対する接続経路に、従来例のように拡散層を含まないので、動作中に拡散層を介してキャパシタC1、C2に蓄積されていた電荷が抜けることがなくなり、リーク電流を抑制することができる。
【0046】
◇第2実施例
図7は、この発明の第2実施例である半導体記憶装置の構成を示す平面図である。この第2実施例の半導体記憶装置の構成が、上述の第1実施例のそれと大きく異なるところは、第1のセルユニットと第2のセルユニットとを対称的に配置するようにした点である。
この例の半導体記憶装置(CAM)は、図7に示すように、境界線I−Iを通り紙面に垂直な面に関して、第1のセルユニットU10と、第2のセルユニットU20は互いに対称的に配置されている。すなわち、第1及び第2のビットラインBL+、BL−は、それぞれコンタクト3A、3B(メモリセル選択用トランジスタT1、T2の一領域とキャパシタC1、C2の下部電極4A、4Bとを接続)と、コンタクト7A、7B(キャパシタC1、C2の下部電極4A、4Bと比較用トランジスタT3、T5とを接続)との間であって、キャパシタC1、C2の直下の領域を通過するように配置されている。つまり、ゲートがキャパシタC1、C2にそれぞれ接続されたトランジスタT3、T5がグランドラインGLに接続され、ゲートが第1及び第2の比較ラインCMP−、CMP+にそれぞれ接続されたトランジスタT4、T6がマッチラインMLに接続されている。
これ以外は、上述した第1実施例と略同様である。それゆえ、図7において、図2の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【0047】
このような構成によれば、第1及び第2のビットラインBL+、BL−を、それぞれキャパシタC1、C2の下部電極4A、4Bの直下の領域に収めて配置するようにしたので、前述の第1実施例の場合と同様に、両拡散層1A、1B間のスペースS2が最小になるまで、第1のセルユニットU10と第2のセルユニットU20とを近づけることができる。これにより、メモリセルの縦方向のセルサイズを縮小することができる。また、一対のキャパシタC1、C2のそれぞれの下部電極4A、4Bを、コンタクト7A、7Bを介して第1及び第3の比較用トランジスタT3、T5のゲートライン10A、10Bに接続しているので、接続経路を縮小でき、メモリセルの横方向のセルサイズも縮小できる効果が得られる。また、上記接続経路に拡散層を含まないので、動作中に拡散層を介してキャパシタC1、C2に蓄積されていた電荷が抜けることがなくなり、リーク電流を抑制することができる。
【0048】
このように、この例の構成によっても、第1及び第2のセルユニットが対称的に配置されている点を除き、第1実施例において述べたのと略同様な効果を得ることができる。
【0049】
◇第3実施例
図8は、この発明の第3実施例である半導体記憶装置の構成を示す平面図、図9は図8のA−A矢視断面図、図10は図8のB−B矢視断面図、図11は図8のC−C矢視断面図である。なお、図8のD−D矢視断面図は図6と同一なので図示を省略する。この第3実施例の半導体記憶装置の構成が、上述の第1実施例のそれと大きく異なるところは、第1のセルユニットU1と第2のセルユニットU2とが非対称になっている構成において、上述の第2実施例のように各ビットラインを各キャパシタを構成する一対のコンタクト間に配置するようにした点である。
この例の半導体記憶装置(CAM)は、図8に示すように、境界線I−Iを通り紙面に垂直な面に関して、第1のセルユニットU10と、第2のセルユニットU20は互いに非対称に配置され、第1及び第2のビットラインBL+、BL−は、それぞれコンタクト3A、3Bとコンタクト7A、7Bとの間であって、キャパシタC1、C2の直下の領域を通過するように配置されている。また、キャパシタC1、C2の下部電極4A、4Bと比較用トランジスタT3、T5が、コンタクト7A、7Bで直接に接続されている。
【0050】
上述したように、この例では、第1及び第2のビットラインBL+、BL−を、それぞれコンタクト3A、3Bとコンタクト7A、7Bとの間に配置したことにより、第1実施例に比較して、セルユニットのサイズは変わりがないものの、キャパシタC1、C2のシリンダーサイズを大きくできる。すなわち、図2に示した第1実施例では、コンタクト3A、3Bとコンタクト7A、7Bとのコンタクト間スペースはS4まで小さくできるものの、実際にはキャパシタC1、C2の右側に隣接して第1〜第4の比較用トランジスタT3〜T6を配置するために、コンタクト3A、3BとビットラインBL+、BL−とのスペースS5を考慮しなければならず、そのセルユニットのサイズは縦方向に大きくなる。この点で、その大きくなった分をどこかに割り振る必要があるが、第1実施例ではキャパシタC1、C2のシリンダー外にビットラインBL+、BL−を配置するためのスペースに割り当てているのに対して、この例では、キャパシタC1、C2のシリンダー内にビットラインBL+、BL−を配置するためのスペースに割り当てている。したがって、この例によれば、上述したようにセルユニットのサイズは変わりがないものの、キャパシタC1、C2のシリンダーサイズを大きくできるので、その分回路動作マージンを大きくとることができる。
【0051】
また、この例では、第1のセルユニットU10と、第2のセルユニットU20は互いに非対称に配置されることで、第1及び第2の比較用トランジスタT3、T4から成る一対のトランジスタと、第3及び第4の比較用トランジスタT5、T6から成る一対のトランジスタとが非対称に配置されるので、第2実施例に比較して、セルサイズを縮小できる。すなわち、第2実施例においてセルユニット間隔を決定するのは、
S2=拡散層間スペース最小値+コンタクト目ずれマージン
S3=ゲート間スペース最小値+コンタクト目ずれマージン
であるのに対し、第3実施例においてセルユニット間隔を決定するのは、
S4=コンタクト間スペース
である。ここで、一般的に、拡散層、ゲート、コンタクト等の形成工程は、同世代の露光機を使用するので、解像度の限界も略同じになる。そのため、拡散層間スペースの最小値、ゲート間スペースの最小値、コンタクト間スペース(S4)は同程度の値になる。よって、上述したS2及びS3の式は、
S2=S4+コンタクト目ずれマージン(拡散層踏み外しマージン)
S3=S4+コンタクト目ずれマージン(ゲート踏み外しマージン)
で示すと考えることができる。したがって、S4<S2、S3の関係にあることは明らかであるから、第2実施例に比較して、セルサイズを縮小することができる。
【0052】
このように、この例の構成によれば、第2実施例よりもさらにセルサイズを縮小することができ、また第1実施例と同じセルサイズでありながらシリンダサイズを大きくとることができる。
【0053】
◇第4実施例
図12は、この発明の第4実施例である半導体記憶装置に用いられるキャパシタの主要部の構成を示す概略上面図、図13は図12のJ−J矢視断面図、図14は図12のK−K矢視断面図である。この第4実施例の半導体記憶装置の構成が、上述の第2及び第3実施例のそれと大きく異なるところは、シリンダー形状をキャパシタに適するようにした点である。
この例の半導体記憶装置に用いられるキャパシタは、第2及び第3実施例で示したキャパシタC1、C2に適用されて、その容量絶縁膜20は、図12〜図14に示すように、一部に切欠部21を有する凹字状の平面形状を有するシリンダー形状に形成されている。このような平面形状を有する容量絶縁膜20によれば、単純な矩形状の平面形状を有する容量絶縁膜と比較して、切欠部21の両側の側面部22の面積分だけ電極との対向面積を増加させることができるので、同一材料の容量絶縁膜を用いても、DRAMを構成するキャパシタの容量を大きくとることができるようになる。特に、積層構造を採用した場合には、その度合いを大きくすることができる。あるいは、同じ容量を得る場合には、上述の切欠部21の両側の側面部22の面積分だけレイアウト面積を小さくすることができる。
【0054】
すなわち、ビットラインBL+、BL−を、キャパシタC1、C2に接続されている2つのコンタクト3A、7Aの間にあるいは3B、7Bの間に配置した構造において、上述の容量絶縁膜20をビットラインBL+、BL−との重なり面積を最小となるように配置することにより、容量絶縁膜20とビットラインBL+、BL−とのオーバーラップする面積を減らせるので、誤動作の原因となる容量絶縁膜20とビットラインBL+、BL−との間に発生する浮遊容量を減らすことができる。ここで、キャパシタC1、C2を構成する下部電極4A、4Bは各セルユニット10、20ごとに独立して、上記欠切部21に対応して欠切部を有する形状に形成される。
これ以外は、上述した第2及び第3実施例の構成と略同様である。それゆえ、その構成の説明は省略する。
【0055】
このように、この例の構成によれば、第2及び第3実施例と略同様にセルサイズを縮小することができ、また第1及び第2のキャパシタの容量絶縁膜の電極との対向面積を増加させることができる。
加えて、この例の構成によれば、DRAMを構成するキャパシタの容量を相対的に小さなレイアウト面積によって一定値得ることができ、また、容量絶縁膜とビットラインとのオーバーラップ面積を減らせるので、誤動作の原因となる浮遊容量を減らすことができる。
【0056】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えばDRAMのキャパシタ構造は特定の構造に限ることなく、下部電極及び上部電極を金属材料により構成したMIM(Metal Insulator Metal)構造や、下部電極あるいは上部電極を多結晶シリコンにより構成した構造等の任意の構造を選ぶことができる。また、CAMを構成するそれぞれのトランジスタとしてはMOS型トランジスタを用いる例で説明したが、これに限らずゲート絶縁膜として窒化膜(Nitride Film)、あるいは酸化膜と窒化膜との2重膜構成を用いた、MIS(Metal Insulator Semiconductor)型トランジスタやMNS(Metal Nitride Semiconductor)型トランジスタ、あるいは、MNOS(Metal Nitride Oxide Semiconductor)型トランジスタを用いることもできる。
【0057】
【発明の効果】
以上説明したように、この発明の半導体記憶装置によれば、第1のメモリセル選択用トランジスタ、第1及び第2の比較用トランジスタ及び第1のキャパシタにより構成される第1のセルユニットと、第2のメモリセル選択用トランジスタ、第3及び第4の比較用トランジスタ及び第2のキャパシタにより構成される第2のセルユニットとが境界線の両側に隣接して配置されて1つのメモリセルが構成され、第1の比較ラインにより制御される第2の比較用ライントランジスタがマッチラインに接続され、第2の比較ラインにより制御される第4の比較用トランジスタがグランドラインに接続されるので、第2及び第4の比較用トランジスタはドレインを共有しないため、非対称に配置される。したがって、各セルユニット間を両ユニット間のスペースが最小になるまで、近づけることができるので、メモリセルのセルサイズを縮小することができる。
また、この発明の半導体記憶装置によれば、第1のセルユニットと、第2のセルユニットとが境界線の両側に対称的に配置され、第1及び第2のビットラインがそれぞれ第1及び第2のキャパシタの直下の領域を通過するように配置されている。したがって、各セルユニット間を両ユニット間のスペースが最小になるまで、近づけることができるので、メモリセルのセルサイズを縮小することができる。
また、この発明の半導体記憶装置によれば、第1のセルユニットと、第2のセルユニットとが境界線の両側に非対称に配置され、第1及び第2のビットラインがそれぞれ第1及び第2のキャパシタの直下の領域を通過するように配置されている。したがって、メモリセルのセルサイズをより縮小することができ、また第1及び第2のシリンダサイズを大きくとることができる。
また、この例の半導体記憶装置によれば、第1のセルユニットと、第2のセルユニットとが境界線の両側に対称的にあるいは非対称に配置され、第1及び第2のビットラインがそれぞれ第1及び第2のキャパシタの直下の領域を通過するように配置された構成において、第1及び第2のキャパシタの容量絶縁膜が一部に切欠部を有する凹字状の平面形状を有するシリンダー形状に形成されている。したがって、メモリセルのセルサイズを縮小することができ、また第1及び第2のキャパシタの容量絶縁膜の電極との対向面積を増加させることができる。
【図面の簡単な説明】
【図1】この発明の第1実施例である半導体記憶装置の回路構成を示す図である。
【図2】同回路構成に基づいて集積された半導体記憶装置を示す平面図である。
【図3】図2のA−A矢視断面図である。
【図4】図2のB−B矢視断面図である。
【図5】図2のC−C矢視断面図である。
【図6】図2のD−D矢視断面図である。
【図7】この発明の第2実施例である半導体記憶装置の構成を示す平面図である。
【図8】この発明の第3実施例である半導体記憶装置の構成を示す平面図である。
【図9】図8のA−A矢視断面図である。
【図10】図8のB−B矢視断面図である。
【図11】図8のC−C矢視断面図である。
【図12】この発明の第4実施例である半導体記憶装置に用いられるキャパシタの主要部の構成を示す概略上面図である。
【図13】図13のJ−J矢視断面図である。
【図14】図13のK−K矢視断面図である。
【図15】従来の半導体記憶装置の回路構成を示す図である。
【図16】同回路構成に基づいて集積された従来の半導体記憶装置を示す平面図である。
【図17】図16のE−E矢視断面図である。
【図18】図16のF−F矢視断面図である。
【図19】図16のG−G矢視断面図である。
【符号の説明】
1A、1B、12 拡散層
2A、2B、3A、3B、7A、7B、13A、13B、14 コンタクト
4A、4B 下部電極
5 容量絶縁膜
6 上部電極
10A、10B、11A、11B ゲートライン
WL ワードライン
GL グランドライン
ML マッチライン
T1、T2 メモリセル選択用トランジスタ
T3〜T6 比較用トランジスタ
C1、C2 キャパシタ
MC メモリセル
BL+、BL− ビットライン
CMP+、CMP− 比較ライン
U10、U20 セルユニット
PC プリチャージ源
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、詳しくは、検索すべき比較データを入力することにより比較データと同一データの記憶の有無を検索することができる検索機能を備える半導体記憶装置に関する。
【0002】
【従来の技術】
半導体集積回路装置は、メモリデバイス(半導体記憶装置)とロジックデバイスとに大別されるが、最近の半導体製造技術の進歩につれて、特に前者における発展がめざましい。また、メモリデバイスは、DRAM(Dynamic Random Access Memory)と、SRAM(Static Random Access Memory)とに分類されるが、これらのメモリデバイスはほとんどが、集積度の点で優れているMOS(Metal Oxide Semiconductor)型トランジスタによって構成されている。また、特にDRAMはSRAMに比較して、1つのメモリセルを構成するMOS型トランジスタの数を少なくできるので、メモリセルのサイズを縮小できる利点がある。さらに、最近では、上述のDRAMとロジックデバイスとを同一チップ内に一体に形成するようにした混載DRAMが普及してきている。
【0003】
DRAMは、スイッチング動作を行うMOS型トランジスタから成る1つのメモリセル選択用トランジスタと、このメモリセル選択用トランジスタに接続された1つのキャパシタとにより1つのメモリセルを構成して、キャパシタの電荷の有無に応じて、「1」あるいは「0」の1ビットで表される2値の情報を記憶する。そして、複数のメモリセルを集積することにより、所望の容量を有するDRAMが構成される。このようなDRAMにおいて情報の書き込み(保持)あるいは読み出しを行うには、予めアドレスを指定した上で、この指定したアドレスのメモリセルに情報の書き込みあるいは読み出しが行われる。
【0004】
ところで、上述したようなRAM機能を備えるだけでなく、検索すべき比較データを入力することによりこの比較データと同一データの記憶の有無を検索することができる検索機能を備えるようにしたCAM(Content Addressable Memory:連想メモリ)と称される半導体記憶装置が知られている。このCAMは、上述の検索機能を利用することにより例えばネットワーク上において必要な情報を瞬時に検索するような用途に用いられて、従来行われているようなシーケンシャルに検索する方式に比べて検索時間を大幅に短縮することができる。
【0005】
CAMは、上述したようなDRAMあるいはSRAMのいずれによっても構成できるが、前述したようにメモリセルのサイズを縮小できるという利点を有するDRAMにより構成することが有利となる。このようなDRAMにより構成されたCAMが開示されている(例えば、特許文献1参照。)。同CAMは、図15に示すように、ワードライン(Word Line)WLにより制御される第1及び第2のメモリセル選択用トランジスタT1、T2から成る一対のトランジスタと、グランドライン(Ground Line:放電線)GLとマッチライン(Match Line:一致線)MLとの間にそれぞれ直列に接続された、第1及び第2の比較(Compare)用トランジスタT3、T4から成る一対のトランジスタと、第3及び第4の比較用トランジスタT5、T6から成る一対のトランジスタと、メモリセル選択用トランジスタT1、T2の一端と第1及び第3の比較用トランジスタT3、T5のゲートとの接点と上部電極との間にそれぞれ接続された第1及び第2のキャパシタC1、C2から成る一対のキャパシタとにより1つのメモリセルMCが構成される。メモリセル選択用トランジスタT1、T2の他端はそれぞれ第1のビットライン(Bit Line)BL+及び第2のビットラインBL−に接続され、第2及び第4の比較用トランジスタT4、T6はそれぞれ第1の比較ライン(Compare Line)CMP−及び第2の比較ラインCMP+により制御されるような回路構成を有している。
すなわち、第1のメモリセル選択用トランジスタT1、第1及び第2の比較用トランジスタT3、T4及び第1のキャパシタC1により構成される第1のセルユニットU1と、第2のメモリセル選択用トランジスタT2、第3及び第4の比較用トランジスタT5、T6及び第2のキャパシタC2により構成される第2のセルユニットU2とが対称的に構成されている。また、各セルユニットU1、U2のキャパシタC1、C2にそれぞれ接続されたトランジスタT3、T5が共にグランドラインGLに接続され、第1及び第2の比較ラインCMP−、CMP+によりそれぞれ制御されるトランジスタT4、T6が共にマッチラインMLに接続されている。ここで、それぞれのトランジスタT1〜T6は、前述したように集積度の点で優れているMOS型トランジスタによって構成されている。
【0006】
図15の回路構成を有するCAMは、〈表1〉に示したような論理値を有する。予め、プリチャージ源PCによりマッチラインMLをプリチャージした状態で、第1及び第2の比較ラインCMP−、CMP+に入力した比較データと、予め一対のキャパシタC1、C2に記憶されているデータとの比較結果に応じて、前述したように検索すべき必要な情報の検索が行われる。
【0007】
【表1】
【0008】
〈表1〉の論理値表において、状態1、2では、第1及び第2のビットラインBL+、BL−のいずれも「0」になっているのでキャパシタC1、C2にはいずれも電荷が蓄積されないため、第1及び第3の比較用トランジスタT3、T5がオフする。これにより、第1及び第2の比較ラインCMP−、CMP+に入力される比較データの内容に関係なく、マッチラインMLはプリチャージ状態(No−Connection:NC状態)を保って、検索の結果として、常に一致状態(Always Match状態)となる。
状態3では、第2のビットラインBL−が「1」になっているので、キャパシタC2に電荷が蓄積されており、第3の比較用トランジスタT5がオン状態となっている。一方、第2の比較ラインCMP+に入力される比較データは「0」なので、第4の比較用トランジスタT6がオフする。また、第1の比較ラインCMP−に入力される比較データは「1」なので、第2の比較用トランジスタT4はオン状態となっている。一方、第1のビットラインBL+が「0」になっているので、第1の比較用トランジスタT3がオフする。したがって、マッチラインMLはNC状態を保ち、検索の結果として、一致状態(Match状態)となる。
状態6でも、同様な動作が行われる。すなわち、第1のビットラインBL+が「1」になっているので、キャパシタC1に電荷が蓄積されており、第1の比較用トランジスタT3がオン状態となっている。一方、第1の比較ラインCMP−に入力される比較データは「0」なので、第2の比較用トランジスタT4がオフする。また、第2の比較ラインCMP+に入力される比較データは「1」なので、第4の比較用トランジスタT6はオン状態となっている。一方、第2のビットラインBL−が「0」になっているので、第3の比較用トランジスタT5がオフする。したがって、マッチラインMLはNC状態を保ち、検索の結果として、一致状態となる。
【0009】
一方、状態4では、第2のビットラインBL−が「1」になっているので、キャパシタC2に電荷が蓄積されており、第3の比較用トランジスタT5がオン状態となっている。一方、第2の比較ラインCMP+に入力される比較データは「1」なので第4の比較用トランジスタT6がオンする。したがって、マッチラインMLはグランドラインGLと導通してプリチャージ状態でなくなるので、検索の結果として、不一致状態(Fail状態)となる。
状態5でも、同様な動作が行われる。すなわち、第1のビットラインBL+が「1」になっているので、キャパシタC1に電荷が蓄積されており、第1の比較用トランジスタT3がオン状態となっている。一方、第1の比較ラインCMP−に入力される比較データは「1」なので第2の比較用トランジスタT4がオンする。したがって、マッチラインMLはグランドラインGLと導通してプリチャージ状態でなくなるので、検索の結果として、不一致状態となる。
【0010】
なお、第1及び第2のビットラインBL+、BL−が同時に「1」になっているときは、第1の比較ラインCMP−に比較データ「1」が入力された場合(〈表1〉には示していないが、仮に状態7とする)、あるいは第2の比較ラインCMP+に比較データ「1」が入力された場合(〈表1〉には示していないが、仮に状態8とする)のいずれにおいても、検索の結果として、常に不一致状態となるので、これらの状態7、8は使用されない。
したがって、前述したような検索機能を利用するCAMは通常において、上述の常に一致状態(Always Match状態)、一致状態(Match状態)及び不一致状態(Fail状態)の3つの状態を区別するようにした3値連想メモリ(Ternary CAM)として用いられている。
【0011】
図16は、図15の回路構成に基づいて製造(集積)された特許文献1に開示された従来のCAMを示す平面図、図17は図16のE−E矢視断面図、図18は図16のF−F矢視断面図、図19は図16のG−G矢視断面図である。同CAMは、図16に示すように、図15の第1のセルユニットU1と第2のセルユニットU2とが組み合わされて、縦方向に隣接して配置されて1つのメモリセルMCが集積されている。この場合、第1のセルユニットU1の下方に配置される第2のセルユニットU2は、境界線I−Iで第1のセルユニットU1が折り返された状態で配置されている。すなわち、境界線I−Iを通り紙面に垂直な面に関して、第1及び第2のセルユニットU1、U2は互いに対称的に配置されている(境界線I−Iが対称軸になっている)。第1のビットラインBL+は、第1のメモリセル選択用トランジスタT1のソース(あるいはドレイン)領域を構成する拡散層101Aとコンタクト102Aを介して接続され、同ビットラインBL+はこの上層に形成されたキャパシタC1の外側に横方向に沿って形成されている。また、同トランジスタT1のドレイン(あるいはソース)領域を構成する拡散層101Aとコンタクト103Aを介して、例えばシリンダー形状のキャパシタC1の下部電極104Aが接続され、同下部電極104Aは拡散層101Aに接続されたコンタクト107A、配線108A及びコンタクト109Aを介して、第1の比較用トランジスタT3のゲートライン110Aに接続されている。キャパシタC1の下部電極104Aと容量絶縁膜105を介して対向する上部電極106は、全てのメモリセルの共通電極として形成される。また、縦方向に沿って第1及び第2の比較用トランジスタT3、T4のソース(あるいはドレイン)領域を構成する拡散層112が形成され、拡散層112の上層には同トランジスタT3、T4のゲートライン110A、111Aが形成されている。
【0012】
同様にして、第2のセルユニットU2の第2のビットラインBL−は、メモリセル選択用トランジスタT2のソース(あるいはドレイン)領域を構成する拡散層101Bとコンタクト102Bを介して接続され、同ビットラインBL−はこの上層に形成されたキャパシタC2の外側に横方向に沿って形成されている。また、同トランジスタT2のドレイン(あるいはソース)領域を構成する拡散層101Bとコンタクト103Bを介して、例えばシリンダー形状のキャパシタC2の下部電極104Bが接続され、同下部電極104Bは拡散層101Bに接続されたコンタクト107B、配線108B及びコンタクト109Bを介して、第3の比較用トランジスタT5のゲートライン110Bに接続されている。キャパシタC2の下部電極104Bと容量絶縁膜105を介して対向する上部電極106は、全てのメモリセルの共通電極として形成される。
また、拡散層112の上層には第3及び第4の比較用トランジスタT5、T6のゲートライン110B、111Bが形成されている。また、縦方向に沿ってワードラインWLが形成され、拡散層112にはグランドラインGLに接続されるコンタクト113A、113B及びマッチラインMLに接続されるコンタクト114が形成されている。このようにして形成されたメモリセルMCを複数個、マトリックス状に配置することにより、CAMが構成される。
【0013】
【特許文献1参照】
米国特許6、320、777号公報(第5〜10頁、図2〜8)。
【0014】
【発明が解決しようとする課題】
ところで、特許文献1記載の従来のCAMでは、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約によりメモリセルのセルサイズを縮小するのが困難である、という問題がある。
すなわち、従来のCAMでは、図15に示したように、対称的な構成の第1のセルユニットU1と第2のセルユニットU2とを組み合わせた回路構成に基づいて、図16に示したように、各セルユニットU1、U2を縦方向に隣接して配置することによりメモリセルMCを集積している。ここで、回路構成上の制約により、つまり、第1の比較ラインCMP−により制御される第2の比較用トランジスタT4と、第2の比較ラインCMP+により制御される第4の比較用トランジスタT6とが回路規模の縮小化のためにドレインを共有する(図16に示すように、T4、T6はマッチラインMLに共通に接続される)関係で、T4、T6は第1及び第2のセルユニットU1、U2の境界線I−Iに近い位置に配置されることになる。また、第1及び第2のビットラインBL+、BL−は、同層の導電層により形成されるが、両ビットラインBL+、BL−間の絶縁を確保するためのスペースS1は、リソグラフィ技術における露光の分解精度により決定される最小の距離より小さくすることができない。
【0015】
また、従来のCAMでは、第1及び第2のビットラインBL+、BL−が拡散層101A、101Bの領域の外側領域や、キャパシタC1、C2の下部電極104A、104Bの領域の外側領域を通るように配置されているので、各セルユニットU1、U2間はスペースS1を十分にとる必要があった。すなわち、従来のCAMでは、スペースS1を必要なだけ確保すれば、各拡散層101A、101B間のスペースS2を必然的に確保できた筈なのに、スペースS2が必要以上に大きく取られていた。したがって、メモリセルMCの縦方向のセルサイズSを縮小するのが困難であった。
【0016】
また、従来のCAMでは、図17に示したように、一対のキャパシタC1、C2のそれぞれの下部電極104A、104Bを第1及び第4の比較用トランジスタT3、T6のゲートライン110A、110Bに接続する場合、拡散層101A、101B、コンタクト107A、107B、配線108A、108B及びコンタクト109A、109Bを介して同ゲートライン110A、110Bに接続しているので、接続経路が長くなってメモリセルの横方向のセルサイズが拡大するという欠点が生ずる。また、上述のような接続経路に拡散層101A、101Bを介することは、動作中に温度上昇につれて拡散層101A、101Bを介してキャパシタC1、C2に蓄積されていた電荷が抜け易くなるので、リーク電流が増加して誤動作の原因となる。
【0017】
この発明は、上述の事情に鑑みてなされたもので、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約をなくすことによりメモリセルのセルサイズを縮小することができるようにした半導体記憶装置を提供することを目的としている。
【0018】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、グランドラインとマッチラインとの間にそれぞれ直列に接続されるように2組の一対の比較用トランジスタが配置されて成る半導体記憶装置に係り、上記2組の一対の比較用トランジスタが非対称に配置されることを特徴としている。
【0019】
また、請求項2記載の発明は、グランドラインとマッチラインとの間にそれぞれ直列に接続されるように、第1及び第2の比較用トランジスタから成る一対のトランジスタと、第3及び第4の比較用トランジスタから成る一対のトランジスタとが配置されて成る半導体記憶装置に係り、上記第1及び上記第4の比較用トランジスタが上記グランドラインに接続される一方、上記第2及び上記第3の比較用トランジスタが上記マッチラインに接続されることを特徴としている。
【0020】
また、請求項3記載の発明は、請求項2記載の半導体記憶装置に係り、上記第2及び上記第4の比較用トランジスタがそれぞれ第1及び第2の比較ラインにより制御されることを特徴としている。
【0021】
また、請求項4記載の発明は、請求項2又は3記載の半導体記憶装置に係り、上記第1及び第3の比較用トランジスタに、それぞれ第1及び第2のキャパシタが接続されることを特徴としている。
【0022】
また、請求項5記載の発明は、請求項2、3又は4記載の半導体記憶装置に係り、ワードラインにより制御される第1及び第2のメモリセル選択用トランジスタが配置され、上記第1及び上記第2のメモリセル選択用トランジスタの一端がそれぞれ第1及び第2のビットラインに接続される一方、上記第1及び上記第2のメモリセル選択用トランジスタの他端がそれぞれ上記第1及び上記第3の比較用トランジスタに接続されることを特徴としている。
【0023】
また、請求項6記載の発明は、第1のメモリセル選択用トランジスタ、第1及び第2の比較用トランジスタ及び第1のキャパシタにより構成される第1のセルユニットと、第2のメモリセル選択用トランジスタ、第3及び第4の比較用トランジスタ及び第2のキャパシタにより構成される第2のセルユニットとが境界線の両側に隣接して配置されて1つのメモリセルが集積される半導体記憶装置に係り、上記第1及び上記第2のセルユニットが、上記境界線の両側に非対称に配置されることを特徴としている。
【0024】
また、請求項7記載の発明は、第1のメモリセル選択用トランジスタ、第1及び第2の比較用トランジスタ及び第1のキャパシタにより構成される第1のセルユニットと、第2のメモリセル選択用トランジスタ、第3及び第4の比較用トランジスタ及び第2のキャパシタにより構成される第2のセルユニットとが境界線の両側に隣接して配置されて1つのメモリセルが集積される半導体記憶装置に係り、上記第1及び上記第2のセルユニットが、上記境界線の両側に対称的に配置されることを特徴としている。
【0025】
また、請求項8記載の発明は、請求項7記載の半導体記憶装置に係り、上記第1のメモリセル選択用トランジスタの一領域と上記第1のキャパシタの下部電極とを接続する第1のコンタクトと、上記下部電極と上記第1の比較用トランジスタとを接続する第2のコンタクトとの間に配置された第1のビットラインと、上記第2のメモリセル選択用トランジスタの一領域と上記第2のキャパシタの下部電極とを接続する第3のコンタクトと、上記第2のキャパシタの上記下部電極と上記第3の比較用トランジスタとを接続する第4のコンタクトとの間に配置された第2のビットラインとが、それぞれ上記第1及び上記第2のキャパシタの直下位置を通過するように配置されていることを特徴としている。
【0026】
また、請求項9記載の発明は、請求項6記載の半導体記憶装置に係り、上記第1のメモリセル選択用トランジスタの一領域と上記第1のキャパシタの下部電極とを接続する第1のコンタクトと、上記下部電極と上記第1の比較用トランジスタとを接続する第2のコンタクトとの間に配置された第1のビットラインと、上記第2のメモリセル選択用トランジスタの一領域と上記第2のキャパシタの下部電極とを接続する第3のコンタクトと、上記第2のキャパシタの上記下部電極と上記第3の比較用トランジスタとを接続する第4のコンタクトとの間に配置された第2のビットラインとが、それぞれ上記第1及び上記第2のキャパシタの直下位置を通過するように配置されていることを特徴としている。
【0027】
また、請求項10記載の発明は、請求項9記載の半導体記憶装置に係り、上記第1及び上記第2のキャパシタの下部電極がそれぞれ上記第2及び上記第4のコンタクトで直接に上記第1及び上記第3の比較用トランジスタに接続されていることを特徴としている。
【0028】
また、請求項11記載の発明は、請求項8記載の半導体記憶装置に係り、上記第1及び上記第2のキャパシタの下部電極がそれぞれ上記第2及び上記第4のコンタクトで直接に上記第1及び上記第3の比較用トランジスタに接続されていることを特徴としている。
【0029】
また、請求項12記載の発明は、請求項9、10又は11記載の半導体記憶装置に係り、上記第1及び上記第2のキャパシタの容量絶縁膜が一部に切欠部を有する平面形状に形成され、上記切欠部は、上記第1及び上記第2のビットラインの直上位置に、上記第1及び上記第2のビットラインの延伸方向に沿って配置されていることを特徴としている。
【0030】
また、請求項13記載の発明は、請求項12記載の半導体記憶装置に係り、上記第1及び上記第2のビットラインがそれぞれ第1の方向に配置され、上記第1乃至上記第4のコンタクトは上記第1の方向に略直交する第2の方向に沿って配置され、上記第1及び上記第2のキャパシタの上記容量絶縁膜の上記切欠部はそれぞれ上記第1及び上記第2のコンタクトに挟まれた位置、上記第3及び上記第4のコンタクトに挟まれた位置であって、上記第1の方向に伸びていることを特徴としている。
【0031】
また、請求項14記載の発明は、請求項2乃至6のいずれか1に記載の半導体記憶装置に係り、上記第1乃至第4の比較用トランジスタは、上記第1のキャパシタに保持された第1のデータと上記第2の比較ラインに入力された第2の比較データとの間、あるいは上記第2のキャパシタに保持された第2のデータと上記第1の比較ラインに入力された上記第1の比較データとの間に不一致が検出された場合に、上記マッチラインと上記グランドラインとを接続することを特徴としている。
【0032】
また、請求項15記載の発明は、複数のデータの保持と読み出しとが可能な半導体記憶装置に係り、第1のデータを保持する第1のキャパシタと、上記第1のデータとは独立した第2のデータを保持する第2のキャパシタと、上記第1のキャパシタに接続された第1の回路と、第1の比較データが入力される第1の比較ラインに接続され上記第1の回路と直列に接続された第2の回路と、上記第2のキャパシタに接続された第3の回路と、第2の比較データが入力される第2の比較ラインに接続され、上記第3の回路と直列に接続される第4の回路とを有し、上記第1の回路と上記第4の回路はグランドラインに接続される一方、上記第2の回路と上記第3の回路はマッチラインに接続されることを特徴としている。
【0033】
また、請求項16記載の発明は、請求項15記載の半導体記憶装置に係り、上記第1乃至第4の回路は、上記第1のキャパシタに保持された上記第1のデータと上記第2の比較ラインに入力された上記第2の比較データとの間、あるいは上記第2のキャパシタに保持された上記第2のデータと上記第1の比較ラインに入力された上記第1の比較データとの間に不一致が検出された場合に、上記マッチラインと上記グランドラインとを接続することを特徴としている。
【0034】
また、請求項17記載の発明は、請求項14、15又は16記載の半導体記憶装置に係り、上記第1の比較データと上記第2の比較データとは相補関係にあることを特徴としている。
【0035】
また、請求項18記載の発明は、請求項1乃至17のいずれか1に記載の半導体記憶装置に係り、混載DRAMにより構成されることを特徴としている。
【0036】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第1実施例
図1は、この発明の第1実施例である半導体記憶装置の回路構成を示す図、図2は同回路構成に基づいて製造(集積)された半導体記憶装置を示す平面図、図3は図2のA−A矢視断面図、図4は図2のB−B矢視断面図、図5は図2のC−C矢視断面図、図6は図2のD−D矢視断面図である。
この例の半導体記憶装置(CAM)は、図1に示すように、ワードラインWLにより制御される第1及び第2のメモリセル選択用トランジスタT1、T2から成る一対のトランジスタと、グランドラインGLとマッチラインMLとの間にそれぞれ直列に接続された、第1及び第2の比較用トランジスタT3、T4から成る一対のトランジスタと、第3及び第4の比較用トランジスタT5、T6から成る一対のトランジスタと、メモリセル選択用トランジスタT1、T2の一端と第1及び第3の比較用トランジスタT3、T5のゲートとの接点と上部電極との間にそれぞれ接続された第1及び第2のキャパシタC1、C2から成る一対のキャパシタとにより1つのメモリセルMCが構成されている。メモリセル選択用トランジスタT1、T2の他端はそれぞれ第1のビットラインBL+及び第2のビットラインBL−に接続され、第2及び第4の比較用トランジスタT4、T6はそれぞれ第1の比較ラインCMP−及び第2の比較ラインCMP+により制御されるような回路構成を有している。
【0037】
すなわち、第1のメモリセル選択用トランジスタT1、第1及び第2の比較用トランジスタT3、T4及び第1のキャパシタC1により構成される第1のセルユニットU10と、第2のメモリセル選択用トランジスタT2、第3及び第4の比較用トランジスタT5、T6及び第2のキャパシタC2により構成される第2のセルユニットU20とが非対称に構成されている。言い換えると、セルユニットU10、U20のキャパシタC1、C2にそれぞれ接続されたトランジスタT3、T5については、トランジスタT3がグランドラインGLに接続される一方、トランジスタT5がマッチラインMLに接続されている。また、第1及び第2の比較ラインCMP−、CMP+によりそれぞれ制御されるトランジスタT4、T6については、トランジスタT4がマッチラインMLに接続される一方、トランジスタT6がグランドラインGLに接続されている。このようなDRAMにより構成されるCAMは、メモリ機能と共に、前述の〈表1〉に示したようなロジック機能を備えているので、図1の回路構成自体で3値連想メモリが構成されている。
【0038】
上述したように、この例では第1のセルユニットU10と第2のセルユニットU20とは非対称に構成され、従来例のように第1のセルユニットU1と第2のセルユニットU2とが対称的な構成とは、第2のセルユニットU20のキャパシタC2が接続されない第4の比較用トランジスタT6がグランドラインGLに接続される点が異なっている。つまり、ゲートがキャパシタC1に接続されたトランジスタT3と、ゲートが第2の比較ラインCMP+に接続されたトランジスタT6とがグランドラインGLに接続され、ゲートがキャパシタC2に接続されたトランジスタT5と、ゲートが第1の比較ラインCMP−に接続されたトランジスタT4とがマッチラインMLに接続されている。このように、第1のセルユニットU10と第2のセルユニットU20とを非対称に構成することにより、後述するように、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約をなくすことができるようになる。
【0039】
図1の回路構成に基づいて製造されたこの例の半導体記憶装置(デバイス)は、図2の平面図に示すように、第1のセルユニットU10と第2のセルユニットU20とが紙面縦方向に同じ向きとなるように並べて配置される。すなわち、第1及び第2のセルユニットU10、U20は、境界線I−Iを通り紙面に垂直な面に関して、非対称に配置される。第1のセルユニットU10の第1のビットラインBL+は、この上層に形成されたキャパシタC1の下部電極4Aの外側の領域に横方向に沿って形成されて、第1のメモリ選択用トランジスタT1のソース(あるいはドレイン)領域を構成する拡散層1Aとコンタクト2Aを介して接続されている。同トランジスタT1のドレイン(あるいはソース)領域を構成する拡散層1Aはコンタクト3Aを介して、例えばシリンダー形状のキャパシタC1の下部電極4Aと接続される。同下部電極4Aはこの下部電極4Aの直下に形成されたコンタクト7Aを介して、第1の比較用トランジスタT3のゲートライン10Aに接続されている。キャパシタC1の下部電極4Aと容量絶縁膜5を介して対向する上部電極6は、全てのメモリセルの共通電極として形成される。また、縦方向に沿って第1及び第2の比較用トランジスタT3、T4のソース(あるいはドレイン)領域を構成する拡散層12が形成され、拡散層12の上層には同トランジスタT3、T4のゲートライン10A、11Aが形成されている。ここで、ゲートライン11Aは、第1の比較ラインCMP−に接続されている。
【0040】
同様にして、第2のセルユニットU20の第2のビットラインBL−は、この上層に形成されたキャパシタC2の下部電極4Bの外側の領域に横方向に沿って形成されて、第2のメモリ選択用トランジスタT2のソース(あるいはドレイン)領域を構成する拡散層1Bとコンタクト2Bを介して接続されている。同トランジスタT2のドレイン(あるいはソース)領域を構成する拡散層1Bはコンタクト3Bを介して、例えばシリンダー形状のキャパシタC2の下部電極4Bと接続される。同下部電極4Bはこの下部電極4Bの直下に形成されたコンタクト7Bを介して、第3の比較用トランジスタT5のゲートライン10Bに接続されている。キャパシタC2の下部電極4Bと容量絶縁膜5を介して対向する上部電極6は、全てのメモリセルの共通電極として形成される。
また、拡散層12の上層には第3及び第4の比較用トランジスタT5、T6のゲートライン10B、11Bが形成されている。ここで、ゲートライン11Bは、第2の比較ラインCMP+に接続されている。また、縦方向に沿ってワードラインWLが形成され、拡散層12にはグランドラインGLに接続されるコンタクト13A、13B及びマッチラインMLに接続されるコンタクト14が形成されている。このようにして形成されたメモリセルMCを複数個、マトリックス状に配置することにより、CAMが構成される。
【0041】
上述したように、この例のCAMでは、図1に示したように、第1の比較ラインCMP−により制御される第2の比較用ライントランジスタT4がマッチラインMLに接続され、第2の比較ラインCMP+により制御される第4の比較用トランジスタT6がグランドラインGLに接続される回路構成を有し、T4、T6はドレインを共有しないので、図2に示したように、デバイスを製造する場合T4、T6を第1及び第2のセルユニットU10、U20の境界線I−Iに近い位置に配置する必要がない。一方、第2の比較用トランジスタT4と、キャパシタC2に接続される第3の比較用トランジスタT5は、共にマッチラインMLに接続されるため、T4、T5はドレインを共有するので、図2に示したように、T4、T5を第1及び第2のセルユニットU10、U20の境界線I−Iに近い位置に配置する必要が生ずる。この結果、キャパシタC1に接続される第1の比較用トランジスタT3は、第1及び第2のセルユニットU10、U20の境界線I−Iから遠い位置に配置せざるを得なくなる。
これに伴い、コンタクト3Aは第1及び第2のセルユニットU10、U20の境界線I−Iに近い位置に配置されるので、第1のビットラインBL+は同境界線I−Iに近い位置に配置される。一方、コンタクト3Bは同境界線I−Iから遠い位置に配置せざるを得ないので、第2のビットラインBL−は同境界線I−Iから遠い位置に配置される。
【0042】このように、この例のCAMを構成する第1及び第2のセルユニットU10、U20は、図2に示したように、デバイス上で境界線I−Iを通り紙面に垂直な面に関して、非対称に配置されるため、第1のビットラインBL+と第2のビットラインBL−とを隣接して配置する必要がないので、両ビットライン間のスペースS1を、両拡散層1A、1B間のスペースS2が最小になるまで、小さくすることができる。すなわち、各セルユニットU10、U20間はスペースS1を十分にとる必要がなく、スペースS2が最小になるまで、第1のセルユニットU10と第2のセルユニットU20とを近づけることができる。したがって、メモリセルMCの縦方向のセルサイズSを縮小するのが容易となる。
【0043】
このように、この例の半導体記憶装置によれば、ワードラインWLにより制御される一対のメモリセル選択用トランジスタT1、T2と、グランドラインGLとマッチラインMLとの間にそれぞれ直列に接続された、第1及び第2の比較用トランジスタT3、T4から成る一対のトランジスタと、第3及び第4の比較用トランジスタT5、T6から成る一対のトランジスタと、メモリセル選択用トランジスタT1、T2の一端と第1及び第3の比較用トランジスタT3、T5のゲートとの接点と上部電極との間にそれぞれ接続された一対のキャパシタC1、C2とにより1つのメモリセルMCが構成されて、メモリセル選択用トランジスタT1、T2の他端はそれぞれ第1のビットラインBL+及び第2のビットラインBL−に接続され、第2及び第4の比較用トランジスタT4、T6はそれぞれ第1の比較ラインCMP−及び第2の比較ラインCMP+により制御されるような回路構成を有し、メモリセル選択用トランジスタT1、第1及び第2の比較用トランジスタT3、T4及びキャパシタC1により構成される第1のセルユニットU10と、メモリセル選択用トランジスタT2、第3及び第4の比較用トランジスタT5、T6及びキャパシタC2により構成される第2のセルユニットU20とが、境界線I−Iを通り紙面に垂直な面に関して、非対称に配置される。これにより、メモリセルの縦方向のセルサイズを縮小することができる。
【0044】
また、この例によれば、図3に示したように、一対のキャパシタC1、C2のそれぞれの下部電極4A、4Bを第1及び第3の比較用トランジスタT3、T5のゲートライン10A、10Bに接続する場合、下部電極4A、4Bの直下に形成されたコンタクト7A、7Bを介して、第1及び第3の比較用トランジスタT3、T5のゲートライン10A、10Bに接続している。これにより、従来例のように拡散層101A、101B、コンタクト107A、107B、配線108A、108B及びコンタクト109A、109Bを介したような長い接続経路を不要にしているので、接続経路を縮小でき、メモリセルの横方向のセルサイズも縮小できる効果が得られる。
【0045】
また、この例によれば、図3に示したように、一対のキャパシタC1、C2のそれぞれの下部電極4A、4Bの第1及び第3の比較用トランジスタT3、T5のゲートライン10A、10Bに対する接続経路に、従来例のように拡散層を含まないので、動作中に拡散層を介してキャパシタC1、C2に蓄積されていた電荷が抜けることがなくなり、リーク電流を抑制することができる。
【0046】
◇第2実施例
図7は、この発明の第2実施例である半導体記憶装置の構成を示す平面図である。この第2実施例の半導体記憶装置の構成が、上述の第1実施例のそれと大きく異なるところは、第1のセルユニットと第2のセルユニットとを対称的に配置するようにした点である。
この例の半導体記憶装置(CAM)は、図7に示すように、境界線I−Iを通り紙面に垂直な面に関して、第1のセルユニットU10と、第2のセルユニットU20は互いに対称的に配置されている。すなわち、第1及び第2のビットラインBL+、BL−は、それぞれコンタクト3A、3B(メモリセル選択用トランジスタT1、T2の一領域とキャパシタC1、C2の下部電極4A、4Bとを接続)と、コンタクト7A、7B(キャパシタC1、C2の下部電極4A、4Bと比較用トランジスタT3、T5とを接続)との間であって、キャパシタC1、C2の直下の領域を通過するように配置されている。つまり、ゲートがキャパシタC1、C2にそれぞれ接続されたトランジスタT3、T5がグランドラインGLに接続され、ゲートが第1及び第2の比較ラインCMP−、CMP+にそれぞれ接続されたトランジスタT4、T6がマッチラインMLに接続されている。
これ以外は、上述した第1実施例と略同様である。それゆえ、図7において、図2の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【0047】
このような構成によれば、第1及び第2のビットラインBL+、BL−を、それぞれキャパシタC1、C2の下部電極4A、4Bの直下の領域に収めて配置するようにしたので、前述の第1実施例の場合と同様に、両拡散層1A、1B間のスペースS2が最小になるまで、第1のセルユニットU10と第2のセルユニットU20とを近づけることができる。これにより、メモリセルの縦方向のセルサイズを縮小することができる。また、一対のキャパシタC1、C2のそれぞれの下部電極4A、4Bを、コンタクト7A、7Bを介して第1及び第3の比較用トランジスタT3、T5のゲートライン10A、10Bに接続しているので、接続経路を縮小でき、メモリセルの横方向のセルサイズも縮小できる効果が得られる。また、上記接続経路に拡散層を含まないので、動作中に拡散層を介してキャパシタC1、C2に蓄積されていた電荷が抜けることがなくなり、リーク電流を抑制することができる。
【0048】
このように、この例の構成によっても、第1及び第2のセルユニットが対称的に配置されている点を除き、第1実施例において述べたのと略同様な効果を得ることができる。
【0049】
◇第3実施例
図8は、この発明の第3実施例である半導体記憶装置の構成を示す平面図、図9は図8のA−A矢視断面図、図10は図8のB−B矢視断面図、図11は図8のC−C矢視断面図である。なお、図8のD−D矢視断面図は図6と同一なので図示を省略する。この第3実施例の半導体記憶装置の構成が、上述の第1実施例のそれと大きく異なるところは、第1のセルユニットU1と第2のセルユニットU2とが非対称になっている構成において、上述の第2実施例のように各ビットラインを各キャパシタを構成する一対のコンタクト間に配置するようにした点である。
この例の半導体記憶装置(CAM)は、図8に示すように、境界線I−Iを通り紙面に垂直な面に関して、第1のセルユニットU10と、第2のセルユニットU20は互いに非対称に配置され、第1及び第2のビットラインBL+、BL−は、それぞれコンタクト3A、3Bとコンタクト7A、7Bとの間であって、キャパシタC1、C2の直下の領域を通過するように配置されている。また、キャパシタC1、C2の下部電極4A、4Bと比較用トランジスタT3、T5が、コンタクト7A、7Bで直接に接続されている。
【0050】
上述したように、この例では、第1及び第2のビットラインBL+、BL−を、それぞれコンタクト3A、3Bとコンタクト7A、7Bとの間に配置したことにより、第1実施例に比較して、セルユニットのサイズは変わりがないものの、キャパシタC1、C2のシリンダーサイズを大きくできる。すなわち、図2に示した第1実施例では、コンタクト3A、3Bとコンタクト7A、7Bとのコンタクト間スペースはS4まで小さくできるものの、実際にはキャパシタC1、C2の右側に隣接して第1〜第4の比較用トランジスタT3〜T6を配置するために、コンタクト3A、3BとビットラインBL+、BL−とのスペースS5を考慮しなければならず、そのセルユニットのサイズは縦方向に大きくなる。この点で、その大きくなった分をどこかに割り振る必要があるが、第1実施例ではキャパシタC1、C2のシリンダー外にビットラインBL+、BL−を配置するためのスペースに割り当てているのに対して、この例では、キャパシタC1、C2のシリンダー内にビットラインBL+、BL−を配置するためのスペースに割り当てている。したがって、この例によれば、上述したようにセルユニットのサイズは変わりがないものの、キャパシタC1、C2のシリンダーサイズを大きくできるので、その分回路動作マージンを大きくとることができる。
【0051】
また、この例では、第1のセルユニットU10と、第2のセルユニットU20は互いに非対称に配置されることで、第1及び第2の比較用トランジスタT3、T4から成る一対のトランジスタと、第3及び第4の比較用トランジスタT5、T6から成る一対のトランジスタとが非対称に配置されるので、第2実施例に比較して、セルサイズを縮小できる。すなわち、第2実施例においてセルユニット間隔を決定するのは、
S2=拡散層間スペース最小値+コンタクト目ずれマージン
S3=ゲート間スペース最小値+コンタクト目ずれマージン
であるのに対し、第3実施例においてセルユニット間隔を決定するのは、
S4=コンタクト間スペース
である。ここで、一般的に、拡散層、ゲート、コンタクト等の形成工程は、同世代の露光機を使用するので、解像度の限界も略同じになる。そのため、拡散層間スペースの最小値、ゲート間スペースの最小値、コンタクト間スペース(S4)は同程度の値になる。よって、上述したS2及びS3の式は、
S2=S4+コンタクト目ずれマージン(拡散層踏み外しマージン)
S3=S4+コンタクト目ずれマージン(ゲート踏み外しマージン)
で示すと考えることができる。したがって、S4<S2、S3の関係にあることは明らかであるから、第2実施例に比較して、セルサイズを縮小することができる。
【0052】
このように、この例の構成によれば、第2実施例よりもさらにセルサイズを縮小することができ、また第1実施例と同じセルサイズでありながらシリンダサイズを大きくとることができる。
【0053】
◇第4実施例
図12は、この発明の第4実施例である半導体記憶装置に用いられるキャパシタの主要部の構成を示す概略上面図、図13は図12のJ−J矢視断面図、図14は図12のK−K矢視断面図である。この第4実施例の半導体記憶装置の構成が、上述の第2及び第3実施例のそれと大きく異なるところは、シリンダー形状をキャパシタに適するようにした点である。
この例の半導体記憶装置に用いられるキャパシタは、第2及び第3実施例で示したキャパシタC1、C2に適用されて、その容量絶縁膜20は、図12〜図14に示すように、一部に切欠部21を有する凹字状の平面形状を有するシリンダー形状に形成されている。このような平面形状を有する容量絶縁膜20によれば、単純な矩形状の平面形状を有する容量絶縁膜と比較して、切欠部21の両側の側面部22の面積分だけ電極との対向面積を増加させることができるので、同一材料の容量絶縁膜を用いても、DRAMを構成するキャパシタの容量を大きくとることができるようになる。特に、積層構造を採用した場合には、その度合いを大きくすることができる。あるいは、同じ容量を得る場合には、上述の切欠部21の両側の側面部22の面積分だけレイアウト面積を小さくすることができる。
【0054】
すなわち、ビットラインBL+、BL−を、キャパシタC1、C2に接続されている2つのコンタクト3A、7Aの間にあるいは3B、7Bの間に配置した構造において、上述の容量絶縁膜20をビットラインBL+、BL−との重なり面積を最小となるように配置することにより、容量絶縁膜20とビットラインBL+、BL−とのオーバーラップする面積を減らせるので、誤動作の原因となる容量絶縁膜20とビットラインBL+、BL−との間に発生する浮遊容量を減らすことができる。ここで、キャパシタC1、C2を構成する下部電極4A、4Bは各セルユニット10、20ごとに独立して、上記欠切部21に対応して欠切部を有する形状に形成される。
これ以外は、上述した第2及び第3実施例の構成と略同様である。それゆえ、その構成の説明は省略する。
【0055】
このように、この例の構成によれば、第2及び第3実施例と略同様にセルサイズを縮小することができ、また第1及び第2のキャパシタの容量絶縁膜の電極との対向面積を増加させることができる。
加えて、この例の構成によれば、DRAMを構成するキャパシタの容量を相対的に小さなレイアウト面積によって一定値得ることができ、また、容量絶縁膜とビットラインとのオーバーラップ面積を減らせるので、誤動作の原因となる浮遊容量を減らすことができる。
【0056】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えばDRAMのキャパシタ構造は特定の構造に限ることなく、下部電極及び上部電極を金属材料により構成したMIM(Metal Insulator Metal)構造や、下部電極あるいは上部電極を多結晶シリコンにより構成した構造等の任意の構造を選ぶことができる。また、CAMを構成するそれぞれのトランジスタとしてはMOS型トランジスタを用いる例で説明したが、これに限らずゲート絶縁膜として窒化膜(Nitride Film)、あるいは酸化膜と窒化膜との2重膜構成を用いた、MIS(Metal Insulator Semiconductor)型トランジスタやMNS(Metal Nitride Semiconductor)型トランジスタ、あるいは、MNOS(Metal Nitride Oxide Semiconductor)型トランジスタを用いることもできる。
【0057】
【発明の効果】
以上説明したように、この発明の半導体記憶装置によれば、第1のメモリセル選択用トランジスタ、第1及び第2の比較用トランジスタ及び第1のキャパシタにより構成される第1のセルユニットと、第2のメモリセル選択用トランジスタ、第3及び第4の比較用トランジスタ及び第2のキャパシタにより構成される第2のセルユニットとが境界線の両側に隣接して配置されて1つのメモリセルが構成され、第1の比較ラインにより制御される第2の比較用ライントランジスタがマッチラインに接続され、第2の比較ラインにより制御される第4の比較用トランジスタがグランドラインに接続されるので、第2及び第4の比較用トランジスタはドレインを共有しないため、非対称に配置される。したがって、各セルユニット間を両ユニット間のスペースが最小になるまで、近づけることができるので、メモリセルのセルサイズを縮小することができる。
また、この発明の半導体記憶装置によれば、第1のセルユニットと、第2のセルユニットとが境界線の両側に対称的に配置され、第1及び第2のビットラインがそれぞれ第1及び第2のキャパシタの直下の領域を通過するように配置されている。したがって、各セルユニット間を両ユニット間のスペースが最小になるまで、近づけることができるので、メモリセルのセルサイズを縮小することができる。
また、この発明の半導体記憶装置によれば、第1のセルユニットと、第2のセルユニットとが境界線の両側に非対称に配置され、第1及び第2のビットラインがそれぞれ第1及び第2のキャパシタの直下の領域を通過するように配置されている。したがって、メモリセルのセルサイズをより縮小することができ、また第1及び第2のシリンダサイズを大きくとることができる。
また、この例の半導体記憶装置によれば、第1のセルユニットと、第2のセルユニットとが境界線の両側に対称的にあるいは非対称に配置され、第1及び第2のビットラインがそれぞれ第1及び第2のキャパシタの直下の領域を通過するように配置された構成において、第1及び第2のキャパシタの容量絶縁膜が一部に切欠部を有する凹字状の平面形状を有するシリンダー形状に形成されている。したがって、メモリセルのセルサイズを縮小することができ、また第1及び第2のキャパシタの容量絶縁膜の電極との対向面積を増加させることができる。
【図面の簡単な説明】
【図1】この発明の第1実施例である半導体記憶装置の回路構成を示す図である。
【図2】同回路構成に基づいて集積された半導体記憶装置を示す平面図である。
【図3】図2のA−A矢視断面図である。
【図4】図2のB−B矢視断面図である。
【図5】図2のC−C矢視断面図である。
【図6】図2のD−D矢視断面図である。
【図7】この発明の第2実施例である半導体記憶装置の構成を示す平面図である。
【図8】この発明の第3実施例である半導体記憶装置の構成を示す平面図である。
【図9】図8のA−A矢視断面図である。
【図10】図8のB−B矢視断面図である。
【図11】図8のC−C矢視断面図である。
【図12】この発明の第4実施例である半導体記憶装置に用いられるキャパシタの主要部の構成を示す概略上面図である。
【図13】図13のJ−J矢視断面図である。
【図14】図13のK−K矢視断面図である。
【図15】従来の半導体記憶装置の回路構成を示す図である。
【図16】同回路構成に基づいて集積された従来の半導体記憶装置を示す平面図である。
【図17】図16のE−E矢視断面図である。
【図18】図16のF−F矢視断面図である。
【図19】図16のG−G矢視断面図である。
【符号の説明】
1A、1B、12 拡散層
2A、2B、3A、3B、7A、7B、13A、13B、14 コンタクト
4A、4B 下部電極
5 容量絶縁膜
6 上部電極
10A、10B、11A、11B ゲートライン
WL ワードライン
GL グランドライン
ML マッチライン
T1、T2 メモリセル選択用トランジスタ
T3〜T6 比較用トランジスタ
C1、C2 キャパシタ
MC メモリセル
BL+、BL− ビットライン
CMP+、CMP− 比較ライン
U10、U20 セルユニット
PC プリチャージ源
Claims (18)
- グランドラインとマッチラインとの間にそれぞれ直列に接続されるように2組の一対の比較用トランジスタが配置されて成る半導体記憶装置であって、
前記2組の一対の比較用トランジスタが非対称に配置されることを特徴とする半導体記憶装置 - グランドラインとマッチラインとの間にそれぞれ直列に接続されるように、第1及び第2の比較用トランジスタから成る一対のトランジスタと、第3及び第4の比較用トランジスタから成る一対のトランジスタとが配置されて成る半導体記憶装置であって、
前記第1及び前記第4の比較用トランジスタが前記グランドラインに接続される一方、前記第2及び前記第3の比較用トランジスタが前記マッチラインに接続されることを特徴とする半導体記憶装置。 - 前記第2及び前記第4の比較用トランジスタがそれぞれ第1及び第2の比較ラインにより制御されることを特徴とする請求項2記載の半導体記憶装置。
- 前記第1及び第3の比較用トランジスタに、それぞれ第1及び第2のキャパシタが接続されることを特徴とする請求項2又は3記載の半導体記憶装置。
- ワードラインにより制御される第1及び第2のメモリセル選択用トランジスタが配置され、前記第1及び前記第2のメモリセル選択用トランジスタの一端がそれぞれ第1及び第2のビットラインに接続される一方、前記第1及び前記第2のメモリセル選択用トランジスタの他端がそれぞれ前記第1及び前記第3の比較用トランジスタに接続されることを特徴とする請求項2、3又は4記載の半導体記憶装置。
- 第1のメモリセル選択用トランジスタ、第1及び第2の比較用トランジスタ及び第1のキャパシタにより構成される第1のセルユニットと、第2のメモリセル選択用トランジスタ、第3及び第4の比較用トランジスタ及び第2のキャパシタにより構成される第2のセルユニットとが境界線の両側に隣接して配置されて1つのメモリセルが集積される半導体記憶装置であって、
前記第1及び前記第2のセルユニットが、前記境界線の両側に非対称に配置されることを特徴とする半導体記憶装置。 - 第1のメモリセル選択用トランジスタ、第1及び第2の比較用トランジスタ及び第1のキャパシタにより構成される第1のセルユニットと、第2のメモリセル選択用トランジスタ、第3及び第4の比較用トランジスタ及び第2のキャパシタにより構成される第2のセルユニットとが境界線の両側に隣接して配置されて1つのメモリセルが集積される半導体記憶装置であって、
前記第1及び前記第2のセルユニットが、前記境界線の両側に対称的に配置されることを特徴とする半導体記憶装置。 - 前記第1のメモリセル選択用トランジスタの一領域と前記第1のキャパシタの下部電極とを接続する第1のコンタクトと、前記下部電極と前記第1の比較用トランジスタとを接続する第2のコンタクトとの間に配置された第1のビットラインと、
前記第2のメモリセル選択用トランジスタの一領域と前記第2のキャパシタの下部電極とを接続する第3のコンタクトと、前記第2のキャパシタの前記下部電極と前記第3の比較用トランジスタとを接続する第4のコンタクトとの間に配置された第2のビットラインとが、
それぞれ前記第1及び前記第2のキャパシタの直下位置を通過するように配置されていることを特徴とする請求項7記載の半導体記憶装置。 - 前記第1のメモリセル選択用トランジスタの一領域と前記第1のキャパシタの下部電極とを接続する第1のコンタクトと、前記下部電極と前記第1の比較用トランジスタとを接続する第2のコンタクトとの間に配置された第1のビットラインと、
前記第2のメモリセル選択用トランジスタの一領域と前記第2のキャパシタの下部電極とを接続する第3のコンタクトと、前記第2のキャパシタの前記下部電極と前記第3の比較用トランジスタとを接続する第4のコンタクトとの間に配置された第2のビットラインとが、
それぞれ前記第1及び前記第2のキャパシタの直下位置を通過するように配置されていることを特徴とする請求項6記載の半導体記憶装置。 - 前記第1及び前記第2のキャパシタの下部電極がそれぞれ前記第2及び前記第4のコンタクトで直接に前記第1及び前記第3の比較用トランジスタに接続されていることを特徴とする請求項9記載の半導体記憶装置。
- 前記第1及び前記第2のキャパシタの下部電極がそれぞれ前記第2及び前記第4のコンタクトで直接に前記第1及び前記第3の比較用トランジスタに接続されていることを特徴とする請求項8記載の半導体記憶装置。
- 前記第1及び前記第2のキャパシタの容量絶縁膜が一部に切欠部を有する平面形状に形成され、前記切欠部は、前記第1及び前記第2のビットラインの直上位置に、前記第1及び前記第2のビットラインの延伸方向に沿って配置されていることを特徴とする請求項9、10又は11記載の半導体記憶装置。
- 前記第1及び前記第2のビットラインがそれぞれ第1の方向に配置され、前記第1乃至前記第4のコンタクトは前記第1の方向に略直交する第2の方向に沿って配置され、前記第1及び前記第2のキャパシタの前記容量絶縁膜の前記切欠部はそれぞれ前記第1及び前記第2のコンタクトに挟まれた位置、前記第3及び前記第4のコンタクトに挟まれた位置であって、前記第1の方向に伸びていることを特徴とする請求項12記載の半導体記憶装置。
- 前記第1乃至第4の比較用トランジスタは、前記第1のキャパシタに保持された第1のデータと前記第2の比較ラインに入力された第2の比較データとの間、あるいは前記第2のキャパシタに保持された第2のデータと前記第1の比較ラインに入力された前記第1の比較データとの間に不一致が検出された場合に、前記マッチラインと前記グランドラインとを接続することを特徴とする請求項2乃至6のいずれか1に記載の半導体記憶装置。
- 複数のデータの保持と読み出しとが可能な半導体記憶装置であって、
第1のデータを保持する第1のキャパシタと、前記第1のデータとは独立した第2のデータを保持する第2のキャパシタと、前記第1のキャパシタに接続された第1の回路と、第1の比較データが入力される第1の比較ラインに接続され前記第1の回路と直列に接続された第2の回路と、前記第2のキャパシタに接続された第3の回路と、第2の比較データが入力される第2の比較ラインに接続され、前記第3の回路と直列に接続される第4の回路とを有し、前記第1の回路と前記第4の回路はグランドラインに接続される一方、前記第2の回路と前記第3の回路はマッチラインに接続されることを特徴とする半導体記憶装置。 - 前記第1乃至第4の回路は、前記第1のキャパシタに保持された前記第1のデータと前記第2の比較ラインに入力された前記第2の比較データとの間、あるいは前記第2のキャパシタに保持された前記第2のデータと前記第1の比較ラインに入力された前記第1の比較データとの間に不一致が検出された場合に、前記マッチラインと前記グランドラインとを接続することを特徴とする請求項15記載の半導体記憶装置。
- 前記第1の比較データと前記第2の比較データとは相補関係にあることを特徴とする請求項14、15又は16記載の半導体記憶装置。
- 混載DRAMにより構成されることを特徴とする請求項1乃至17のいずれか1に記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003161150A JP2004362696A (ja) | 2003-06-05 | 2003-06-05 | 半導体記憶装置 |
US10/854,307 US20040245555A1 (en) | 2003-06-05 | 2004-05-27 | Semiconductor storage device |
CNA2004100452861A CN1574095A (zh) | 2003-06-05 | 2004-06-04 | 半导体存储设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003161150A JP2004362696A (ja) | 2003-06-05 | 2003-06-05 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004362696A true JP2004362696A (ja) | 2004-12-24 |
Family
ID=33487508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003161150A Pending JP2004362696A (ja) | 2003-06-05 | 2003-06-05 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20040245555A1 (ja) |
JP (1) | JP2004362696A (ja) |
CN (1) | CN1574095A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012002186A1 (en) * | 2010-07-02 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2012256821A (ja) | 2010-09-13 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2266062C (en) * | 1999-03-31 | 2004-03-30 | Peter Gillingham | Dynamic content addressable memory cell |
US6760241B1 (en) * | 2002-10-18 | 2004-07-06 | Netlogic Microsystems, Inc. | Dynamic random access memory (DRAM) based content addressable memory (CAM) cell |
JP4282319B2 (ja) * | 2002-12-13 | 2009-06-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
2003
- 2003-06-05 JP JP2003161150A patent/JP2004362696A/ja active Pending
-
2004
- 2004-05-27 US US10/854,307 patent/US20040245555A1/en not_active Abandoned
- 2004-06-04 CN CNA2004100452861A patent/CN1574095A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN1574095A (zh) | 2005-02-02 |
US20040245555A1 (en) | 2004-12-09 |
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