JPH11274321A

JPH11274321A - メモリ素子の構造

Info

Publication number: JPH11274321A
Application number: JP10077164A
Authority: JP
Inventors: Takuo Furuki; 拓夫古木
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1998-03-25
Filing date: 1998-03-25
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】活性領域に選択的に拡散することで、フィー
ルド面積を削減した構造を提供することにある。【解決手段】第１のワード線は第１の活性領域と第２
の活性領域にＭＯＳを形成し第２のワード線は、第２の
活性領域と第１の活性領域にＭＯＳを形成し前記第１の
ワード線と第２のワード線は互いに平行で前記第１の活
性領域と第２の活性領域に形成された複数のＭＯＳはエ
ンハンスメント型とデプレション型が対になっており第
１のビット線の電位を記憶する電荷蓄積用電極は一方を
接地電位とする第２の活性領域を対向電極とし接地電位
をソースとした前記第２の活性領域は前記電荷蓄積用電
極の電位により第２のビット線の電位を決定する構成。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、揮発性メモリ素子
であるダイナミックＲＡＭ（以下、ＤＲＡＭと略す場合
がある）において、複数のＮチャネルＭＯＳで構成され
るメモリ素子の構成と、構造およびパターンレイアウト
に関する。

【０００２】

【従来の技術】複数のＮチャネルＭＯＳで構成される揮
発性メモリ素子で、特に３トランジスタ型のＤＲＡＭの
パターンレイアウトは、３つのＮチャネルＭＯＳから構
成され、該３つのＮチャネルＭＯＳはそれぞれ独立な制
御信号で駆動される。図４に前記不揮発性メモリのパタ
ーンレイアウトを示し、図５に、図４で示す前記不揮発
性メモリの等価回路を示す。通常、複数子のＮチャネル
ＭＯＳで構成されるダイナミックＲＡＭは、書き込み用
のＮチャネルＭＯＳと、前記書き込み用のＮチャネルＭ
ＯＳのドレイン容量およびゲート容量蓄積電荷を利用し
てプルダウンで導通、正印加蓄積時には非道通状態を決
定するメモリ用のＮチャネルＭＯＳと、読み出し用のＮ
チャネルＭＯＳを用いるが、高い集積度を要求され、微
細ルールや、ワード線、ビット線の合理化等が必要とさ
れる。

【０００３】図４で示すように、ダイナミック動作が行
われるＲＡＭで、それぞれ書き込み用と、読み出し用と
に分割されたワード線をもつ代表的な３トランジスタ型
のダイナミックＲＡＭでは、書き込み用のＮチャネルＭ
ＯＳと、読み出し用のＮチャネルＭＯＳは読み書き時期
が互いに位相であるため、２つのワード線はそれぞれ書
き込み用のＮチャネルＭＯＳと、読み出し用のＮチャネ
ルＭＯＳのゲート電極は独立した第１の活性領域４０２
と第２の活性領域４０３上にパターニングされる。

【０００４】図４中の、書き込み用のＮチャネルＭＯＳ
のゲート電極は、書き込み用ワード線２１６であり、前
記書き込み用のＮチャネルＭＯＳの第１の活性領域４０
２の拡散領域は、一方に書き込み用ビット線２１０と接
続され、一方にメモリ用ＮチャネルＭＯＳのゲート電極
２１８と接続され、メモリ用のＮチャネルＭＯＳのソー
ス拡散層は接地電位４０４とし、一方の拡散層は読み出
し用のＮチャネルＭＯＳの拡散層と共有され、読み出し
用のＮチャネルＭＯＳの一方の拡散層は、読み出し用の
ビット線２０８と接続され、前記読み出し用のＮチャネ
ルＭＯＳのゲート電極は、読み出し用ワード線２１４に
相当する。

【０００５】図４で、第１の活性領域４０２に形成され
た書き込み用ワード線２１６は、一方の第２の活性領域
４０３上に形成してはならないので、第２の活性領域４
０３近傍のフィールド上を通過する。反対に第２の活性
領域４０３に形成された読み出し用ワード線２１４は、
第１の活性領域４０２近傍のフィールド上を通過する配
置となる。

【０００６】また、メモリ用ＮチャネルＭＯＳのゲート
電極２１８と、該電極と対向する第２の活性領域４０３
は、メモリ容量と比例し、ソフトエラーを防止する意味
で、数十ｆＦ以上の容量が望まれるが、一方で、メモリ
素子の高集積化と反比例してしまう。

【０００７】メモリ素子への書き込みは、図５で示すよ
うに、書き込み用ＮチャネルＭＯＳ５０２は、書き込み
用ワード線２１６の書き込み信号が成立すると、ビット
線上のデータ信号であるビット線電位を、メモリ用Ｎチ
ャネルＭＯＳ５０４のゲート容量と、書き込み用のＮチ
ャネルＭＯＳ５０２のドレイン容量で、前記ビット線の
電位情報を記憶する。

【０００８】図５で、メモリ素子からの読み出しは、読
み出し用ビット線２０８を接地電位以上にプリチャージ
し、読み出し用ワード線２１４の読み出し信号が成立す
ると読み出しが開始される。メモリ用のＮチャネルＭＯ
Ｓ５０４は、記憶された前記ビット線の電位情報によ
り、導通、非道通が決定されているので、導通の場合
は、前記メモリ用のＮチャネルＭＯＳ５０４のソースが
接地電位を、読み出し用のＮチャネルＭＯＳ５０３を経
由して、前記プリチャージされた読み出し用ビット線２
０８電位を放電する。非道通の場合は、前記メモリ用の
ＮチャネルＭＯＳ５０４はハイインピーダンスであるた
め、読み出し用ビット線２０８はプリチャージ電位に保
たれる。

【０００９】したがって、書き込みビット線２１０のビ
ット線情報と、読み出しビット線２０８に現れる呼び出
しビット線情報とは、反転関係にある。

【００１０】図５で、読み出し後は、読み出し用ビット
線２０８の電位をセンス（図示せず）して上位電位ある
いは下位電位まで調整し、読み出し用ビット線２０８は
メモリ情報の反転信号として、周辺回路へ転送される。
一方これと同時に、書き込み用ワード線２１６が成立
し、読み出しビット線２０８の反転情報である電位を書
き込み用ビット線２１０に転送して、メモリ用Ｎチャネ
ルＭＯＳ５０４のゲート電極容量と、書き込み用Ｎチャ
ネルＭＯＳ５０２のドレイン容量に再充電するリフレッ
シュ動作を行う。

【００１１】また、書き込み用ＮチャネルＭＯＳ５０２
の拡散層と、メモリ用ＮチャネルＭＯＳ５０４のゲート
電極容量が小さいため、基板と、拡散層とでリークが生
じ、記憶された前記書き込み用ビット線２１０電位が失
われるので、これを補うために、上記したリフレッシュ
動作を繰り返すことで、記憶された情報を保持しなけれ
ばならない。

【００１２】

【発明が解決しようとする課題】ダイナミックＲＡＭ
は、高メモリ容量と高集積が必要条件であり、その周辺
回路を含めてもメモり全体の面積を小さくしなければな
らない。３トランジスタのＤＲＡＭは、１つのメモリ素
子に対し、複数個のＮチャネルＭＯＳから構成されるた
め、素子の専有面積を小さく配置することと、メモリ容
量を大きく配置することが望まれる。

【００１３】メモリ素子の専有面積を小さくするために
は、書き込み用と、読み出し用のＮチャネルＭＯＳにお
ける活性領域および、メモリ容量における活性領域を確
保しつつ、素子上のフィールド面積を小さくすることが
必要である。

【００１４】本発明の目的は、上記課題を解決するた
め、書き込み用と読み出し用のワード線および活性領域
の配置に関し、該活性領域に選択的に拡散することで、
フィールド面積を削減した構造を提供することである。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリ素子の構造は下記記載の構造を採用
する。

【００１６】ＭＯＳメモリである揮発性のメモリ素子
で、ビット線とワード線と、複数のＮチャネルＭＯＳで
構成されるダイナミックＲＡＭであって、ポリシリコン
等からなる導電性の第１のワード線は、第１の活性領域
と、第２の活性領域にＭＯＳを形成し、第２のワード線
は、第２の活性領域と、第１の活性領域にＭＯＳを形成
し、前記第１のワード線と、第２のワード線は互いに平
行で、前記第１の活性領域と第２の活性領域に形成され
た複数のＭＯＳはエンハンスメント型と、デプレション
型が対になっており、第１のビット線の電位を記憶する
ポリシリコン等からなる電荷蓄積用電極は、一方を接地
電位とする第２の活性領域を対向電極とし、接地電位を
ソースとした前記第２の活性領域は、前記電荷蓄積用電
極の電位により、第２のビット線の電位を決定すること
を特徴とする。

【００１７】前記第１のビット線は、第１の活性領域上
で、第２のワード線で形成されるデプレション型のＮチ
ャネルＭＯＳに接続され、一方をシリーズ接続として第
１のワード線で形成されるエンハンスメント型のＮチャ
ネルＭＯＳを形成することを特徴とする。

【００１８】前記第１の活性領域は、第１のワード線
と、第２のワード線がシリーズ接続されたＭＯＳ構造が
パターニングされ、一方の拡散領域に第１のビット線を
接続し、一方の拡散領域に電荷蓄積用電極を接続し、該
電荷蓄積用電極は、接地電位である第３の活性領域を対
向電極にもつＭＯＳ容量を形成することを特徴とする

【００１９】前記した一方を接地電位とした第２の活性
領域は、ソース拡散配線領域として隣接するメモリ素子
とソースを共有しており、該ソース拡散領域と、前記電
荷蓄積用電極はゲート酸化膜を絶縁膜とするＭＯＳ容量
であることを特徴とする。

【００２０】前記電荷蓄積用電極は、第２の活性領域で
接地電位であるソース拡散領域を対向電極にもち、第２
の活性領域の前記ソース拡散領域は、電荷蓄積用電極
と、第２のワード線と、第１のワード線がシリーズ接続
されたＭＯＳ構造をとることを特徴とする。

【００２１】前記第２のビット線は、第２の活性領域上
で、第１のワード線で形成されるエンハンスメント型の
ＮチャネルＭＯＳに接続され、一方をシリーズ接続とし
て第２のワード線で形成されるデプレション型のＮチャ
ネルＭＯＳを形成することを特徴とする。

【００２２】第１のワード線と、第２のワード線と、電
荷蓄積用電極を平行としたシリーズ接続のＭＯＳを形成
し、一方に、第２のビット線と接続された第１の拡散領
域をもち、一方に、接地電位である電源線に接続された
第２の拡散領域をもつ第２の活性領域で、前記電荷蓄積
用電極と、第２の拡散領域は、互いに近接しており、前
記電荷蓄積用電極の一部の直下に、前記第２の拡散領域
が形成されていることを特徴とする。

【００２３】第１のワード線と、第２のワード線と、電
荷蓄積用電極を平行としたシリーズ接続のＭＯＳを形成
し、一方に、第２のビット線と接続された第１の拡散領
域をもち、一方に、接地電位である電源線に接続された
第２の拡散領域をもつ第２の活性領域で、前記電荷蓄積
用電極と、第２の拡散領域は、互いにＬ字型の形状をと
って重なり合い、一方をＣＭＯＳ構造とし、一方をＭＯ
Ｓ容量とした構造をとることを特徴とする。

【００２４】前記第２の活性領域の前記第２の拡散領域
に接続する接地電位であるアルミ等からなる電源線は、
前記電荷蓄積用電極の直上に絶縁膜を形成し、さらに前
記電荷蓄積用電極に対向してパターン配線されることを
特徴とする。

【００２５】

【発明の実施の形態】図１は本発明の実施例におけるメ
モリ素子構造を示す説明図で、図２は、図１に示すメモ
リ素子の回路構成を示した説明図であり、図３は、図１
のメモリ素子構造の断面図を示す説明図である。

【００２６】図１は、本発明の実施例におけるメモリ素
子の構造を示すパターンレイアウト例で、書き込み用と
読み出し用の第１の活性領域２０６と第２の活性領域２
１２は、２本のワード線と交差した構造であり、第１の
活性領域２０６と第２の活性領域２１２にはデプレショ
ン型とエンハンスド型のＮチャネルトランジスタが形成
されている。

【００２７】書き込み用ビット線２１０と、読み出し用
ビット線２０８は、２本の並行するワード線と交差して
おり、２層アルミ配線で実現される。

【００２８】２層アルミ配線で供給される書き込み用ビ
ット線２１０は、第１の活性領域２０６の拡散と接続さ
れ、該第１の活性領域２０６は、書き込み用ビット線２
１０との接続点から順に、デプレション型の読み出し用
ワード線２１４をゲート電極とするＮチャネルＭＯＳを
形成しており、該デプレション型のＮチャネルＭＯＳと
シリーズ接続して、書き込み用ワード線２１６をゲート
電極とするエンハンスド型のＮチャネルＭＯＳを形成し
ている。

【００２９】また、２層アルミ配線で供給される読み出
し用ビット線２０８は、第２の活性領域２１２の拡散と
接続され、該第２の活性領域２１２は、読み出し用ビッ
ト線２０８との接続点から順に、エンハンスド型の読み
出し用ワード線２１４をゲート電極とするＮチャネルＭ
ＯＳを形成し、該エンハンスド型のＮチャネルＭＯＳと
シリーズ接続して、書き込み用ワード線２１６をゲート
電極とするデプレション型のＮチャネルＭＯＳを形成
し、メモリ用のゲート電極を有するＮチャネルＭＯＳを
形成している。

【００３０】図１で示すように、記憶部分は、第２の活
性領域２１２と共有しており、メモリ用ゲート電極２１
８によりＮチャネルＭＯＳを形成して、ソース電極をプ
ルダウンしている構造である。ソース電極は１層アルミ
で接地電位電源と接続するか、あるいは拡散配線とし
て、隣接するソース電極２２０と接続される。

【００３１】メモリ用ゲート電極２１８は、Ｎチャネル
ＭＯＳのゲート電極としてだけではなく、接地電位であ
るソース電極２２０と対向してＭＯＳ容量を形成してい
る。該ゲート電極の形状は不特定であるが、できるだけ
広面積でかつ前記接地電位である第２の活性領域２１２
のソース拡散層上に形成されることが望ましい。

【００３２】図２は、図１に示す実施例におけるメモリ
素子の等価回路構成を示しており、書き込み用ビット線
２１０から入力されるメモリ情報が、デプレション型の
ＮチャネルＭＯＳ３０２と、エンハンスド型のＮチャネ
ルＭＯＳ３０３の順に伝達され、メモリ用のゲート電極
２１８と容量に接続されている。

【００３３】読み出し用ビット線２０８は、書き込み用
ビット線２１０とは反対に、エンハンスド型のＮチャネ
ルＭＯＳ３０６と、デプレション型のＮチャネルＭＯＳ
３０５と、メモリ用のＮチャネルＭＯＳ３０４の順に配
置されている。

【００３４】回路の動作で、電位情報の書き込みについ
ては、書き込み用ワード線３０８が成立すると、高抵抗
なデプレション型ＮチャネルＭＯＳ３０２を経由して、
書き込み用ビット線２１０の電位情報を、メモリ用Ｎチ
ャネルＭＯＳ３０４のゲート電極２１８と、容量３０９
に電荷蓄積し、書き込み用ワード線３０８が不成立にな
った時点で終了する。

【００３５】回路の動作で、メモリの読み出しは、まず
読み出し用ビット線２０８を接地電位以上にプリチャー
ジして、その後、読み出し用ワード線３０７を成立さ
せ、高抵抗なデプレション型ＮチャネルＭＯＳ３０５を
経由して、読み出し用ビット線２０８電位にメモリ情報
を伝達する。

【００３６】メモリ用のＮチャネルＭＯＳ３０４のソー
ス電極は、接地電位であるので、メモリ用のゲート電極
２１８と、容量３０９に電荷が蓄積されているときは、
メモリ用のＮチャネルＭＯＳ３０４は導通状態であるの
で、読み出し用ビット線２０８にプリチャージされた電
荷は、読み出し用のＮチャネルＭＯＳ３０６と、メモリ
用のＮチャネルＭＯＳ３０４を経由して、放電される。

【００３７】メモリ用のゲート電極２１８と、容量３０
９に電荷が蓄積されていないときは、メモリ用のＮチャ
ネルＭＯＳ３０４は、非導通状態であるから、プリチャ
ージされた読み出し用ビット線２０８はそのままプリチ
ャージ電荷が保たれる。

【００３８】その後、読み出された読み出し用ビット線
２０８の電位情報はセンス（図示せず）され、読み出し
用ビット線２０８と、書き込み用ビット線２１０は、上
位電位と下位電位となり、再度書き込み用ワード線３０
８が成立してリフレッシュ動作が終了する。

【００３９】図３は、図１で示したメモリ素子構造の断
面図（Ａ−Ａ’断面）を示している。図中のデプレショ
ン型ＮチャネルＭＯＳの、読み出し用ワード線２１４で
あるゲート電極下のチャネル領域にはリン等の不純物を
精度良くインプラントした拡散領域２０２を形成する必
要がある。

【００４０】図３で、第１の活性領域２０６と、接地電
位にプルダウンされた第２の活性領域２１２は、素子分
離され、ワード線と同層に形成されたＭＯＳ容量で電荷
を蓄積する。

【００４１】

【発明の効果】本発明のメモリ素子の構造は、図１に示
すように、書き込み用ワード線２１６と、読み出し用ワ
ード線２１４が、第１の活性領域２０６および第２の活
性領域２１２にそれぞれデプレション型トランジスタに
よって交差する構造であるため、前記２つの活性領域を
並行することができるので、フィールド部分の削減が可
能である。

【００４２】また、書き込みと読み出しを制御するＮチ
ャネルＭＯＳが並行しているので、第２の活性領域のソ
ース拡散層上におけるメモリ部の形状の自由度があり、
容量も確保することができる。

【００４３】さらに、図１に示すように、接地電位のア
ルミ等からなる電源配線による電源供給のほかに、拡散
配線による電源供給も可能である。

【図面の簡単な説明】

【図１】本発明の実施例におけるメモリ素子構造のパタ
ーンレイアウトを示す説明図である。

【図２】本発明の実施例におけるメモリ素子の等価回路
を示す説明図である。

【図３】本発明の実施例におけるメモリ素子構造の断面
図を示す説明図である。

【図４】従来例におけるメモリ素子構造のパターンレイ
アウトを示す説明図である。

【図５】従来例におけるメモリ素子の等価回路を示す説
明図である。

【符号の説明】

２０６第１の活性領域２１２第２の活性領域２１４読み出し用ワード線２１６書き込み用ワード線

Claims

【特許請求の範囲】

【請求項１】ＭＯＳメモリである揮発性のメモリ素子
で、ビット線とワード線と、複数のＮチャネルＭＯＳで
構成されるダイナミックＲＡＭであって、ポリシリコン
等からなる導電性の第１のワード線は、第１の活性領域
と、第２の活性領域にＭＯＳを形成し、第２のワード線
は、第２の活性領域と、第１の活性領域にＭＯＳを形成
し、前記第１のワード線と、第２のワード線は互いに平
行で、前記第１の活性領域と第２の活性領域に形成され
た複数のＭＯＳはエンハンスメント型と、デプレション
型が対になっており、第１のビット線の電位を記憶する
ポリシリコン等からなる電荷蓄積用電極は、一方を接地
電位とする第２の活性領域を対向電極とし、接地電位を
ソースとした前記第２の活性領域は、前記電荷蓄積用電
極の電位により、第２のビット線の電位を決定すること
を特徴としたメモリ素子の構造。
【請求項２】前記第１のビット線は、第１の活性領域
上で、第２のワード線で形成されるデプレション型のＮ
チャネルＭＯＳに接続され、一方をシリーズ接続として
第１のワード線で形成されるエンハンスメント型のＮチ
ャネルＭＯＳを形成することを特徴とする請求項１記載
のメモリ素子の構造。
【請求項３】前記第１の活性領域は、第１のワード線
と、第２のワード線がシリーズ接続されたＭＯＳ構造が
パターニングされ、一方の拡散領域に第１のビット線を
接続し、一方の拡散領域に電荷蓄積用電極を接続し、該
電荷蓄積用電極は、接地電位である第３の活性領域を対
向電極にもつＭＯＳ容量を形成することを特徴とした請
求項１記載のメモリ素子の構造。
【請求項４】前記した一方を接地電位とした第２の活
性領域は、ソース拡散配線領域として隣接するメモリ素
子とソースを共有しており、該ソース拡散領域と、前記
電荷蓄積用電極はゲート酸化膜を絶縁膜とするＭＯＳ容
量であることを特徴とする請求項３記載のメモリ素子の
構造。
【請求項５】前記電荷蓄積用電極は、第２の活性領域
で接地電位であるソース拡散領域を対向電極にもち、第
２の活性領域の前記ソース拡散領域は、電荷蓄積用電極
と、第２のワード線と、第１のワード線がシリーズ接続
されたＭＯＳ構造をとることを特徴とした請求項１記載
のメモリ素子の構造。
【請求項６】前記第２のビット線は、第２の活性領域
上で、第１のワード線で形成されるエンハンスメント型
のＮチャネルＭＯＳに接続され、一方をシリーズ接続と
して第２のワード線で形成されるデプレション型のＮチ
ャネルＭＯＳを形成することを特徴とした請求項１記載
のメモリ素子の構造。
【請求項７】第１のワード線と、第２のワード線と、
電荷蓄積用電極を平行としたシリーズ接続のＭＯＳを形
成し、一方に、第２のビット線と接続された第１の拡散
領域をもち、一方に、接地電位である電源線に接続され
た第２の拡散領域をもつ第２の活性領域で、前記電荷蓄
積用電極と、第２の拡散領域は、互いに近接しており、
前記電荷蓄積用電極の一部の直下に、前記第２の拡散領
域が形成されていることを特徴とする請求項１記載のメ
モリ素子の構造。
【請求項８】第１のワード線と、第２のワード線と、
電荷蓄積用電極を平行としたシリーズ接続のＭＯＳを形
成し、一方に、第２のビット線と接続された第１の拡散
領域をもち、一方に、接地電位である電源線に接続され
た第２の拡散領域をもつ第２の活性領域で、前記電荷蓄
積用電極と、第２の拡散領域は、互いにＬ字型の形状を
とって重なり合い、一方をＭＯＳ構造とし、一方をＭＯ
Ｓ容量とする構造をとった請求項１記載のメモリ素子の
構造。
【請求項９】前記第２の活性領域の前記第２の拡散領
域に接続する接地電位であるアルミ等からなる電源線
は、前記電荷蓄積用電極の直上に絶縁膜を形成し、さら
に前記電荷蓄積用電極に対向してパターン配線されるこ
とを特徴とした請求項７および請求項８記載のメモリ素
子の構造。