KR960015522B1 - 반도체 기억장치 - Google Patents

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KR960015522B1
KR960015522B1 KR1019930006873A KR930006873A KR960015522B1 KR 960015522 B1 KR960015522 B1 KR 960015522B1 KR 1019930006873 A KR1019930006873 A KR 1019930006873A KR 930006873 A KR930006873 A KR 930006873A KR 960015522 B1 KR960015522 B1 KR 960015522B1
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히로시 다까기
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미쓰비시덴키 가부시키가이샤
시키모리야
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Abstract

내용없음

Description

반도체 기억장치
제1도는 본 발명의 다이나믹·랜덤·액세스·메모리(DRAM)의 전체구성을 표시하는 블록도.
제2도는 본 발명의 DRAM의 메모리 어레이의 4비트분의 메모리셀을 표시하는 등가회로도.
제3도는 본 발명의 제1실시예에 따른 메모리셀의 배치를 표시하는 평면도.
제4도는 제3도의 X-X선에 따르는 단면을 표시하는 단면도.
제5도는 본 발명의 제1실시예(제3도)의 메모리셀의 제1제조공정에 있어서의 배치를 표시하는 평면도.
제6도는 본 발명의 제1실시예(제3도)의 메모리셀의 제2제조공정에 있어서의 배치를 표시하는 평면도.
제7도는 본 발명의 제1실시예(제3도)의 메모리셀의 제4제조공정에 있어서의 배치를 표시하는 평면도.
제8도는 본 발명의 제1실시예(제3도)의 메모리셀의 제6제조공정에 있어서의 배치를 표시하는 평면도.
제9도는 본 발명의 제1실시예(제4도)의 메모리셀의 제1제조공정에 있어서의 단면을 표시하는 단면도.
제10도는 본 발명의 제1실시예(제4도)의 메모리셀의 제2제조공정에 있어서의 단면을 표시하는 단면도.
제11도는 본 발명의 제1실시예(제4도)의 메모리셀의 제3제조공정에 있어서의 단면을 표시하는 단면도.
제12도는 본 발명의 제1실시예(제4도)의 메모리셀의 제4제조공정에 있어서의 단면을 표시하는 단면도.
제13도는 본 발명의 제1실시예(제4도)의 메모리셀의 제5제조공정에 있어서의 단면을 표시하는 단면도.
제14도는 본 발명의 제1실시예(제4도)의 메모리셀의 제6제조공정에 있어서의 단면을 표시하는 단면도.
제15도는 본 발명의 제2실시예의 메모리셀의 배치를 표시하는 평면도.
제16도는 제15도의 Y-Y선에 따르는 단면을 표시하는 단면도.
제17도는 본 발명의 제2실시예(제15도)의 메모리셀의 제3제조공정에 있어서의 배치를 표시하는 평면도.
제18도는 본 발명의 제2실시예(제15도)의 메모리셀의 제5제조공정에 있어서의 배치를 표시하는 평면도.
제19도는 본 발명의 제2실시예(제16도)의 메모리셀의 제1제조공정에 있어서의 단면을 표시하는 단면도.
제20도는 본 발명의 제2실시예(제16도)의 메모리셀의 제2제조공정에 있어서의 단면을 표시하는 단면도.
제21도는 본 발명의 제2실시예(제16도)의 메모리셀의 제3제조공정에 있어서의 단면을 표시하는 단면도.
제22도는 본 발명의 제2실시예(제16도)의 메모리셀의 제4제조공정에 있어서의 단면을 표시하는 단면도.
제23도는 본 발명의 제2실시예(제16도)의 메모리셀의 제5제조공정에 있어서의 단면을 표시하는 단면도.
제24도는 본 발명의 제2실시예(제16도)의 메모리셀의 제6제조공정에 있어서의 단면을 표시하는 단면도.
제25도는 종래의 일반적인 DRAM의 개략적인 구성을 표시하는 블록도.
제26도는 제25도에 표시된 DRAM의 4비트분의 메모리셀 구조를 표시하는 등가회로도.
제27도는 제26도에 표시된 메모리 어레이의 배치를 표시하는 부분평면도.
제28도는 제27도의 Z-Z선에 따른 단면을 표시하는 부분단면도.
(제3도)의 메모리셀의 제4제조공정에 있어서의 배치를 표시하는 평면도.
* 도면의 주요부분에 대한 부호의 설명
M1, M2, M3, M4 : 메모리셀 Ⅰ, Ⅱ, Ⅲ, Ⅳ : 커패시터
A, B, C, D : 트렌스퍼 게이트 a, b, c, d : 서브 트렌스퍼 게이트
본 발명은, 반도체 기억장치에 관한 것이고, 특히 전계효과 트랜지스터와 커패시터로 되는 메모리셀 구조를 가지는 반도체 기억장치, 예를들면, 다이나믹·랜덤·액세스·메모리의 고집적화 구조의 개선에 관한 것이다.
근년, 반도체 기억장치는 검퓨터등의 정보기기의 눈부신 보급에 의해 그 수요가 급속히 확대하고 있다.
더욱, 기능적으로는 대규모인 기억용량을 가지고, 또한 고속동작이 가능한 것이 요구되고 있다.
이와같은 배경하에서, 반도체 기억장치에 있어서는 고집적화 및 고속응답성 또는 고신뢰성에 관한 기술개발이 진행되고 있다.
반도체 기억장치중, 기억정보의 랜덤인 입출력이 가능한 것에 DRAM(Dynamic Random Access Memory)이 있다.
일반적으로, DRAM은 다수의 기억정보를 축적하는 기억영역인 메모리 어레이와, 외부와의 입출력에 필요한 주변회로로 구성되어 있다.
제25도는 일반적인 DRAM의 구성을 표시하는 블록도이다.
제25도를 참조하여, DRAM은, 메모리 어레이(58)와, 어드레스버퍼(54)와, 로우디코더(55) 및 컬럼디코더(56)과, 센스앰프(63)을 포함한다.
메모리 어레이(58)는 기억정보의 데이터신호를 축적하기 위한 복수개의 메모리셀을 구비한 것이다.
어드레스버퍼(54)는, 단위기억회로를 구성하는 메모리셀을 선택하기 위한 어드레스신호 A0∼A9를 외부에서 받기 위한 것이다.
로우디코더(55) 및 컬럼디코더(56)은 그 어드레스신호를 판독하는 것에 의해 메모리셀을 지정하기 위한 것이다.
센스앰프(63)는, 지정된 메모리셀에 축적된 신호를 증폭하여 판독하기 위해 메모리 어레이(58)에 접속되어있다.
입력버퍼(59) 및 출력버퍼(60)는 I/O게이트(57)를 통하여 메모리 어레이(58)에 접속되어 있다.
입력버퍼(59)는 데이터신호를 입력하기 위한 것이다.
출력버퍼(60)는 데이터신호를 출력하기 위한 것이다.
어드레스버퍼(54)는, 외부 어드레스신호 ex't. A0∼A9또는 리프레쉬 카운터(53)에 의해 발생된 내부 어드레스신호 Q0∼Q8을 받도록 접속된다.
리프레쉬 컨트롤러 제어기(52)는, 클럭제너레이터(51)에 제공된 신호의 타이밍에 응답하고 리프레쉬 카운터(53)를 구동한다.
클록제너레이터(51)는, 각부에의 제어신호로 되는 클록신호를 발생한다.
반도체칩상에서 큰 면적을 점유하는 메모리 어레이(58)은, 단위기억정보를 축적하기 위한 메모리셀이 매트릭스상으로 복수개 배열되어 형성되어 있다.
제26도는, 메모리 어레이(58)를 구성하는 메모리셀의 4비트분의 등가회로를 표시하는 도면이다.
메모리셀 어레이(58)은, 행방향에 평행으로 늘어난 복수개의 워드선(301a, 301b, 301c, 301d)와, 열방향에 평행으로 늘어난 복수개의 비트선(302a, 302b)를 구비한다.
워드선(301a∼301d)와 비트선(302a, 302b)와의 교차부 근방에는, 메모리셀(303)이 형성되어 있다.
더욱, 메모리셀(303)은, 1개의 MOS(Metal Oxide Semiconductor) 트랜지스터(304)와 1개의 커패시터(305)로 된다.
즉, 각 메모리셀은, 소위 1트랜지스터 1커패시터형의 메모리셀을 표시하고 있다.
이 타이프의 메모리셀은 그 구조가 간단하기 때문에, 메모리 어레이가 집적도를 향상되게 하는 것이 용이하고, 대용량의 DRAM에 넓게 이용되고 있다.
더욱, 제26도에 표시된 것과 같은 1쌍의 비트선(302a, 302b)가 센스앰프(63)에 대해 평행으로 배치된 것을 되접어 꺾은 비트선 방식이라 칭한다.
제26도를 참조하여, MOS 트랜지스터(304)의 게이트전극은 워드선(301a)에 접속되어, 한쪽의 소스/드레인 전극은 커패시터(305)의 한쪽의 전극에 연결되어, 다른쪽의 소스/드레인전극은 비트선(302a)에 접속되어 있다.
데이터의 기록시에는 워드선(301a)에 소정의 전압이 인가되는 것에 의해 MOS 트랜지스터(304)가 도통하므로, 비트선(302a)에 인가된 전하가 커패시터(305)에 축적된다.
한편, 데이터의 판독시에는, 워드선(301a)에 소정의 전압이 인가되는 것에 의해 MOS 트랜지스터(304)가 도통하므로, 커패시터(305)에 축적되어 있든 전하가 비트선(302a)를 통하여 꺼내어진다.
제26도의 등가회로도에 있어 표시된 범위의 DRAM의 평면 배치의 1예를 제27도에 표시한다.
제27도에는 4개의 메모리셀이 표시되어 있고, 각 메모리셀은 동작영역(A1, A2, A3, A4)에 형성된 1조의 MOS 트랜지스터(Q1, Q2, Q3, Q4)와 커패시터(CS1, CS2, CS3, CS4)로 구성된다.
각 트랜지스터(Q1∼Q4)를 구성하는 게이트전극은, 각 메모리에 대응하는 워드선(301a∼301d)의 1부에 의해 구성된다.
워드선(301a∼301d)의 상부에는 이 워드선(301a∼301d)와 절연되어, 또한 직교하도록 비트선(302a, 302b)가 형성되어 있다. 비트선(302a, 302b)는 콘택트홀(C1, C2, C3)을 통하여 메모리셀에 접속된다.
다음은, 제27도에 있어서 Z-Z선에 따른 메모리셀의 단면구조의 1예를 제28도에 표시한다.
제28도에는 2비트분의 메모리셀(303)이 표시되어 있다.
메모리셀(303)은 1개의 MOS 트랜지스터(304)와 1개의 커패시터(305)로 구성된다.
MOS 트랜지스터(304)는, 실리콘기판(340)의 표면에 서로 간격을 두고 형성된 1쌍의 소스·드레인영역(306a, 306b)와, 실리콘기판(340)의 표면상에 게이트 산화막(307)을 개재되게 하여 형성된 게이트전극(308)(301b, 301c)을 구비하고 있다.
커패시터(305)는, MOS 트랜지스터(304)의 소스·드레인영역의 한쪽(306a)에 접속되는 하부전극(스트레이지노드)(309)와, 하부전극(309)의 상면에 형성된 유전체층(310)과, 유전체층(10)의 상면을 덮는 상부전극(셀프레이트)(311)을 구비하고 있다.
하부전극(309) 및 상부전극(311)은, 예를들면 폴리실리콘 등으로 구성된다.
이와같은 적층 구조를 가지는 커패시터를 스택크트·커패시터라고 칭한다.
스택크트·커패시터(305)는, 그의 한쪽단이 절연막(312)를 개재되게 하여 게이트전극(308)의 상부에 연재하고, 더욱 다른쪽 단은 필드산화막(313)의 상부에까지 연재하여 형성되어 있다.
커패시터(305) 등이 형성된 실리콘기판(340)의 표면상은 두꺼운 층간 절연막(314)로 피복되어 있다.
층간 절연막(314)상에 형성된 비트선(302b)는 콘택트홀(315)를 통하여 MOS 트랜지스터(304)의 소스·드레인영역의 다른쪽(306b)에 접속되어 있다.
제27도와 제28도에 표시되는 DRAM의 메모리셀 구조에 있어서는, 2개의 메모리셀(303, 303)(2비트)마다 1개의 콘택트홀(315)가 형성되어 있다.
즉, 2비트마다 1개의 비트선 콘택트가 형성되어 있다.
그 때문에, DRAM의 고집적화, DRAM의 메모리셀 구조의 미세화에 수반하여, 콘택트홀(315)도 될 수 있는 한 작게 하지 않으면 안되게 된다.
이것은 콘택트 저항의 증가를 초래한다.
또, 콘택트부에의 배선재료의 매립부족이 발생하고, 신뢰성의 저하에 연결된다고 하는 문제점이 있다.
더욱, DRAM의 고집적화, DRAM의 메모리셀 구조의 미세화에 수반하여 비트선간의 간격이 좁게 되어, 비트선의 가공도 매우 곤란하게 되어 있다.
그래서, 이 발명의 목적은, 상기 문제점을 해결하고, 비트선 콘택트수를 감소하는 것이 가능한 DRAM의 메모리셀 구조를 제공하는 것이다.
이 발명에 따른 반도체 기억장치는, 반도체기판에 복수개의 메모리셀이 배열된 반도체 기억장치이고, 메모리셀의 각각은 전계효과 트랜지스터와 그의 전계효과 트랜지스터에 접속된 커패시터를 구비한다.
전계효과 트랜지스터는, 제1의 한계치 전압을 가지는 제1게이트전극과, 제1의 한계치 전압과 다른 제2의 한계치 전압을 가지는 제2게이트전극을 포함한다.
이 발명에 있어서는, 메모리셀을 구성하는 전계효과 트랜지스터는, 각각 다른 한계치 전압을 가지는 2개의 게이트전극을 포함하고 있다.
그때문에, 제1게이트전극에는 제1의 한계치 전압보다도 낮은 전압과 높은 전압의 어느것인가를 인가하는 것에 의해 제1게이트의 개폐가 행하여질 수 있다.
또, 제2게이트전극에는 제2한계치 전압보다도 낮은 전압과 높은 전압의 어느것인가를 인가하는 것에 의해 제2의 게이트의 개폐가 행하여진다.
제1게이트전극과 제2의 게이트전극의 각각에 인가되는 전압의 조합으로서 4개가 존재한다.
제1게이트전극에 제1의 한계치 전압보다도 높은 전압을 인가하고, 제2게이트전극에 제2의 한계치 전압보다 높은 전압을 인가할때만 제1게이트와 제2게이트가 열리고 그의 전계효과 트랜지스터에 접속된 커패시터에 전하를 축적하고, 또는 꺼낼 수 있다.
비트선은 커패시터에 접속되지 않는 반대측의 전계효과 트랜지스터의 소스/드레인전극에 접속된다.
상기와 같이 제1게이트전극과 제2게이트전극에 인가되는 전압을 조합하는 것에 의해 4종류의 인가전압의 조압중, 1종류의 인가전압의 조합일때만 커패시터에 접속된 전계효과 트랜지스터를 도통되게 할 수 있다.
따라서 4종류의 인가전압의 조합에 의해 4개의 전계효과 트랜지스터중 1개의 전계효과 트랜지스터를 선택하여 도통하게 할 수 있으므로 1개의 비트선에 4개의 전계효과 트랜지스터를 접속하는 것이 가능하게 된다.
즉, 1개의 비트선에 4개의 메모리셀을 접속할 수 있다.
이것에 의해 종래 2개의 메모리셀(2비트)마다 1개였든 비트선 콘택트를 4개의 메모리셀(4비트)마다 1개의 비트선 콘택트로 감소되게 할 수 있다.
그 결과 비트선의 수를 종래의 1/2로 감소할 수 있으므로 1개의 비트선 콘택트가 점유하는 면적을 비트선간의 영역에 있어 종래와 비하여 여유가 존재하도록 증가되게 할 수 있다.
이것은 콘택트 저항의 감소를 가져온다.
또, 비트선의 수를 종래의 1/2로 감소할 수 있으므로 비트선의 가공에 따라 비트선간의 간격에 여유를 설치할 수 있다.
이상과 같이 비트선 콘택트 수를 종래에 비하여 감소되게 할 수 있으므로 DRAM의 고집적화, DRAM의 메모리셀 구조의 미세화에 수반하는 비트선 가공의 곤란과 콘택트 저항의 증가를 해소할 수가 있어, DRAM의 신뢰성을 향상되게 하는 것이 가능하게 된다.
제1도는 이 발명의 DRAM의 구성의 1예를 표시하는 블록도이다.
제1도를 참조하여, DRAM은 메모리 어레이(58)과, 어드레스버퍼 54와 로우디코더(55) 및 컬럼디코더(56)과, 센스앰프(63)을 포함한다. 메모리 어레이(58)은 데이터신호를 축적하기 위한 복수개의 메모리셀을 구비하고 있다.
어드레스버퍼(54)는 메모리셀을 선택하기 위한 어드레스신호를 받기 위한 것이다.
로우디코더(55) 및 컬럼디코더(56)은 어드레스신호를 해독하는 것에 의해 메모리셀을 지정하기 위한 것이다. 센스앰프(63)은 메모리 어레이(58)에 접속되어, 메모리셀에 축적된 신호를 증폭하여 판독하기 위한 것이다.
입력버퍼(59) 및 출력버퍼(60)은 데이터 입출력을 위한 것이고, I/O 게이트(57)를 통하여 메모리 어레이(58)에 접속된다. 어드레스버퍼(54)는, 외부 어드레스신호 ex't. A0∼A9또는 리프레쉬 카운터(53)에 의해 발생된 내부 어드레스신호 Q0∼Q8을 받도록 접속된다.
어드레스버퍼(54)에 의해 발생된 로우어드레스신호 RA0∼RA8을 받도록 로우디코더(55)가 어드레스버퍼(54)에 접속된다. 어드레스버퍼(54)에 의해 발생된 로우어드레스신호 RA7/RA8은 트렌스퍼 게이트 전위제어회로(61)과 서브 트렌스퍼 게이트 전위회로(62)에 제공된다.
이들의 로우어드레스신호 RA7과 RA8에 따라 트렌스퍼 게이트 전위제어회로 61은 로우디코더 55에 트렌스퍼 게이트 전위레벨 VTG를 제공하고, 서브 트렌스퍼 게이트 전위회로(62)는 메모리 어레이(58)에 서브 트렌스퍼 게이트 전위레벨 VSTG를 제공한다.
이와같이 본 발명의 DRAM의 주변 제어부에는 종래의 기능에 가하여 서브 트렌스퍼 게이트 전위와 트렌스퍼 게이트 전위의 제어회로가 설치되어 있다.
제2도는 메모리 어레이(58)를 구성하는 메모리셀의 4비트분의 등가회로를 표시하는 도면이다.
메모리셀(58)은 행방향에 평행으로 늘어난 복수개의 워드선과, 열방향으로 평행하게 늘어난 복수개의 비트선을 구비하고 있다.
본 발명의 메모리 어레이에 있어서는 2개의 워드선(1)과 (2)와 비트선과의 교차부 근방에 4개의 메모리셀(M1, M2, M3, M4)가 형성되어 있다.
4개의 메모리셀(M1∼M4)는 동일의 비트선(115)에 접속되어 있다.
메모리셀(M1)은 트렌스퍼 게이트(A)와 서브 트렌스퍼 게이트(a)를 포함하는 MOS 트랜지스터와 커패시터(I)를 구비한다.
메모리셀(M2)는 트렌스퍼 게이트(B)와 서브 트렌스퍼 게이트(b)를 포함하는 MOS 트렌지스터와 커패시터(II)를 구비하고 있다.
메모리셀(M3)은 트렌스퍼 게이트 C와 트렌스퍼 게이트(c)를 포함하는 MOS 트랜지스터와 커패시터(III)를 구비하고 있다.
메모리셀(M4)는 트렌스퍼 게이트(D)와 서브 트렌스퍼 게이트(d)를 포함하는 MOS 트랜지스터와 커패시터(IV)를 구비하고 있다.
각 서브 트랜지스터 게이트(a∼d)는 상호 접속되어 있다.
트렌스퍼 게이트(A)와 (D)는 낮은 한계치 전압(Vth)을 가지고, 트렌스퍼 게이트(B)와 (C)는 높은 한계치 전압을 가진다.
또, 서브 트렌스퍼 게이트(a)와 (d)는 높은 한계치 전압을 가지고, 서브 트렌스퍼 게이트(b)와 (c)는 낮은 한계치 전압을 가진다.
트렌스퍼 게이트(A)와 (C)는 워드선 1(108a)에 의해 접속되어 트렌스퍼 게이트(B)와 (D)는 워드선 2(108b)에 접속되어 트렌스퍼 게이트 B와 D는 워드선 2(108b)에 접속되어 있다.
모든 서브 트렌스퍼 게이트는 메모리 어레이내에 있어 동일의 서브 트렌스퍼 게이트선(III)에 접속되어 있다.
제2도를 참조하여, 4개의 커패시터 I∼IV의 어느 것을 선택하는 방법에 대해 설명한다.
표 1은 4개의 커패시터(Ⅰ-Ⅳ)의 어느 것을 선택하기 위해 워드선(1)과 (2), 서브 트렌스퍼 게이트에 인가되는 전압레벨을 표시한다.
[표 1]
제2도와 표 1를 참조하여, 커패시터의 선택방법에 대해 설명한다.
우선, 커패시터 1을 선택하는 경우에는, 워드선 1에 중레벨(약 3V)의 전압이 인가된다.
이중 레벨의 전압은 트렌스퍼 게이트의 높은 한계치 전압과 낮은 한계치 전압간의 전압이다.
이것에 의해, 트렌스퍼 게이트(A)가 열려 트렌스퍼 게이트(C)는 닫힌 그대로이다.
또, 워드선(2)에는 저레벨(0V)의 전압이 인가된다.
이 저레벨의 전압은 트렌스퍼 게이트의 낮은 한계치 전압보다도 낮은 전압이다.
이것에 의해 트렌스퍼 게이트(B)와 (D)는 닫힌 그대로이다.
즉, 워드선(2)는 비선택의 상태에 있다.
서브 트렌스퍼 게이트(111)에는 고레벨(약 5V)의 전압이 인가된다.
이 고레벨의 전압은 서브 트렌스퍼 게이트의 높은 한계치 전압보다 높은 전압이다.
이것에 의해 모든 서브 트렌스퍼 게이트(a∼d)가 열린다.
이와같이 하여 트렌스퍼 게이트(A)와 서브 트렌스퍼 게이트(a)가 열린 MOS 트랜지스터만이 도통한다.
이것에 의해, 커패시터(I)이 선택된다.
이것에 의해 데이터의 기록시에는 비트선(115)에 인가된 전하가 커패시터(I)에 축적되어, 데이터의 판독시에는 커패시터(I)에 축적되어 있었던 전하가 비트선(115)을 통하여 꺼내어진다.
커패시터(II)을 선택하는 경우에는, 워드선(1)에 저레벨(0V)의 전압이 인가된다.
이것에 의해 트렌스퍼 게이트(A)와 (c)이 닫힌 그대로이다.
즉, 워드선(1)은 비선택의 상태에 있다.
워드선(2)에는 고레벨(약 5V)의 전압이 인가된다.
이 고레벨의 전압은 트렌스퍼 게이트의 높은 한계치 전압보다 높은 전압이다.
이것에 의해, 트렌스퍼 게이트(B)와 (D)가 열린다.
서브 트렌스퍼 게이트(III)에는 중레벨(약 3V)의 전압이 인가된다.
이 중레벨의 전압은 서브 트렌스퍼 게이트의 높은 한계치 전압과 낮은 한계치 전압사이의 전압이다.
이것에 의해, 서브 트렌스퍼 게이트(b)와 (C)가 열린다.
이와같이 하여 트렌스퍼 게이트(B)와 서브 트렌스퍼 게이트 b가 열린 MOS 트랜지스터만이 도통한다.
그 결과, 커패시터(II)이 선택된다.
커패시터(III)을 선택하는 경우에는, 워드선(1)에 고레벨(약 5V)의 전압이 인가된다.
이것에 의해 트렌스퍼 기억장치(A)와 (C)가 열린다.
워드선(2)에는 저레벨(0V)의 전압이 인가된다.
이것에 의해 트렌스퍼 게이트(B)와 (D)가 닫힌 그대로이다.
즉, 워드선(2)는 비선택의 상태에 있다.
서브 트렌스퍼 게이트(III)에는 중레벨(약 3V)의 전압이 인가된다.
이것에 의해, 서브 트렌스퍼 게이트(b)와 (c)가 열린다.
이와같이 하여, 트렌스퍼 게이트(C)와 서브 트렌스퍼 게이트(c)가 열린 MOS 트랜지스터만이 도통한다.
그 결과, 커패시터(II)만이 선택된다.
커패시터(IV)을 선택하는 경우에는 워드선(1)에 저레벨(0V)의 전압이 인가된다.
이것에 의해, 서브 트렌스퍼 게이트(b)와 (c)가 열린다.
이와같이 하여, 트렌스퍼 게이트(C)와 서브 트렌스퍼 게이트(c)가 열린 MOS 트랜지스터만이 도통한다.
그 결과, 커패시터 III만이 선택된다.
커패시터 IV를 선택하는 경우에는, 워드선 1에 저레벨(0V)의 전압이 인가된다.
이것에 의해, 트렌스퍼 게이트(A)와 (C)가 닫힌 그대로이다.
즉, 워드선(1)은 비선택의 상태에 있다.
워드선(2)에는 중레벨(약 3V)의 전압이 인가된다.
이것에 의해, 트렌스퍼 게이트(D)가 열린다.
서브 트렌스퍼 게이트(III)에는 고레벨(약 5V)의 전압이 인가된다.
이것에 의해, 모든 서브 트렌스퍼 게이트(a∼d)가 열린다.
이와같이 하여, 트렌스퍼 게이트(D)와 서브 트렌스퍼 게이트(d)가 열린 MOS 트랜지스터만이 도통하고, 커패시터(IV)가 선택된다.
이상과 같은 메모리셀 즉 커패시터의 선택에 관한 어드레스 정보는 다음과 같이 처리된다.
제1도를 참조하여 판독/기록을 할려고 하는 메모리셀에 관하는 어드레스 정보는 어드레스버퍼(54)에 보존되어 로우디코더(55)에 의한 특정 워드선의 선택(n개의 워드선중, 1개의 워드선의 선택)에 의해 m비트의 메모리셀이 비트선을 통하여 센스앰프(63)에 결합된다.
다음은 컬럼디코더(56)에 의한 특정의 비트선의 선택(n개의 비트선중, 1개의 비트선의 선택)에 의해 그중의 1개의 센스앰프가 입출력회로에 결합되어 제어회로의 지령에 따라 판독 또는 기록이 행하여진다.
그러나, 본 발명의 경우 제1도와 표 1를 참조하여 어드레스버퍼(54)에서 제공되는 로우어드레스신호(RA7, RA8)의 조합에 따라 1개의 비트선에 접속된 4개의 메모리셀중 1개의 메모리셀이 선택된다.
즉, 로우어드레스신호의 하2행(RA7, RA8)의 조합에 따라 트렌스퍼 게이트 전위제어회로(61)이 워드선에 인가하는 전압을 제어한다.
또, 로우어드레스신호의 하2행의 조합에 따라 서브 트렌스퍼 게이트 전위제어회로(62)가 서브 트렌스퍼 게이트에 인가하는 전압을 제어한다.
(실시예 1)
제3도는 이 발명의 메모리셀의 제1실시예에 따른 평면적 배치를 표시하는 부분 평면도이다.
제4도는 제3도의 X-X선에 있어 부분 단면도이다.
이하, 제3도와 제4도를 참조하여, 이 발명의 메모리셀의 제1실시예의 구조에 대해 설명한다.
제3도를 참조하여, 1개의 비트선의 콘택트홀(114)를 에워싸도록 4개의 트렌치(102a∼102d)가 형성되어 있다.
각, 트렌치(102a∼102d)에 대용하여 4개의 커패시터가 비트선의 콘택트홀(114)를 에워싸도록 형성되어 있다.
각 메모리셀은, 파선(103)으로 에워싸인 동작 영역내에 형성된다.
환언하면, 파선(103)으로 에워싸인 영역의 외측에는 분리 산화막이 형성된다.
콘택트홀(114)를 에워싸는 4개의 메모리셀 중, 2개의 메모리셀을 구성하는 2개의 MOS 트랜지스터의 트렌스퍼 게이트는 워드선(108b)의 1부에 의해 구성된다.
또, 콘택트홀(114)를 에워싸는 4개의 메모리셀 중, 2개의 메모리셀을 구성하는 2개의 MOS 트랜지스터의 트렌스퍼 게이트는 워드선(108a)의 1부에 의해 구성된다.
서브 트렌스퍼 게이트는 2점쇄선(111)에 의해 에워싸이는 영역의 외측 전체에 걸쳐 형성된다.
셀프레이트는 1점쇄선 106에 에워싸인 영역의 외측 전체에 연재하도록 형성한다.
비트선(115)는 콘택트홀(114)를 통하여 4개의 메모리셀을 접속하고, 워드선(108a)와 (108b)에 교차하는 방향으로 늘어나 있다.
제2도와 제4도를 참조하여, 비트선의 콘택트홀(114)의 양측에 2개의 메모리셀(M1)과 (M2)가 형성되어 있다.
메모리셀 M1은 낮은 한계치 전압의 트렌스퍼 게이트 108a(A)와 높은 한계치 전압의 서브 트렌스퍼 게이트 III(a)와 커패시터(I)를 포함한다.
메모리셀(M2)는 높은 한계치 전압의 트렌스퍼 게이트(108b)(B)와 낮은 한계치 전압의 서브 트렌스퍼 게이트(IIIb)와 커패시터(II)을 포함한다.
메모리셀(M1)과 (M2)를 포함하는 동작 영역을 에워싸도록 분리 산화막(103)이 P형 실리콘기판(101)에 형성되어 있다.
P형 실리콘기판(101)에는 트렌치(102a)와 (102b)가 형성된다.
트렌치(102a)를 이용하여 커패시터(I)은 스트레이지노드(104a)와 커패시터 유전체막(105a)와 셀프레이트(106)으로 구성된다.
또, 트렌치(102b)를 이용하여, 커패시터(II)은 스트레이지노드(104b)와 커패시터 유전체막(105b)와 셀프레이트(106)으로 구성된다.
스트레이지노드(104a, 104b)를 구성하는 n+불순물 확산 영역은 각각 트렌치(102a, 102b)의 측벽면과 저벽면에 따라 형성되어 있다.
커패시터 유전체막(105A)과 (105b)는 각각, 트렌치(102a)와 (102b)의 측벽면과 저벽면상에 형성되어 있다.
셀프레이트(106)은 각 트렌치(102a, 102b)를 충전하도록 형성되어 있다.
트렌스퍼 게이트(108a, 108b)는 각각 트렌스퍼 게이트 산화막(107a, 107b)를 개재하게 하여 P형 실리콘기판(1) 이상에 형성되어 있다.
트렌스퍼 게이트(108a)와 트렌치(102)간 및 트렌스퍼 게이트(108b)와 트렌치(102b)와의 사이에 실리콘기판(101)의 영역에는 한쪽의 소스/드레인영역(109a, 109b)가 형성되어 있다.
소스/드레인영역(109a, 109b) 는 각각 스트레이지노드(104a, 104b) 에 접속되도록 형성되어 있다.
서브 트렌스퍼 게이트 III은 서브 트렌스퍼 게이트 산화막(110)을 개재되게 하여 실리콘기판(101)상에 형성되어 있다.
다른쪽의 소스/드레인영역(112)는 콘택트홀(114)를 통하여 비트선(115)에 접속한다.
비트선(115)는 층간 절연막(113)상에 늘어나도록 형성되어 있다.
이하, 제3도, 제4도에 표시되는 제1의 실시예의 메모리셀의 제조방법에 대해 설명한다.
제5도∼제8도는 제1실시예의 메모리셀의 각 제조공정에 있어 평면적 배치를 표시하는 부분 평면도이다.
제9도∼제14도는 제1실시예의 메모리셀이 각 제조공정에 있어 단면구조를 표시하는 부분 단면도이다.
제9도는 제5도의 X-X선을 따른 단면을 표시한다.
제10도는 제6도의 X-X선에 따른 단면을 표시한다.
제12도는 제7도의 X-X선에 따른 단면을 표시한다.
제14도는 제8도의 X-X선에 따른 단면을 표시한다.
제5도와 제9도를 참조하여 p형 실리콘기판(101)의 소망의 위치에 4개의 메모리셀마다에 각 동작영역을 에워싸도록 분리 산화막(103)이 형성된다.
계속하여, 사진제판 기술과 드라이에칭 기술을 사용하여 분리 산화막(103)에 의해 에워싸인 영역내에서 실리콘기판(101)이 소망의 위치에 4개의 커패시터 형성용 트렌치(102a∼102d)가 형성한다.
그후, 이온주입 기술을 사용하여 n+불순물 확산영역(104a, 104b)가 각 트렌치(102a, 102b)의 측벽면과 저벽면에 따라 형성된다.
다음은, 제6도와 제10도를 참조하여 실리콘기판(101)이 전체를 산화하는 것에 의해 커패시터 유전체막에 (105a, 105b)가 트렌치(102a, 102b)의 측벽면과 저벽면에 형성된다.
계속하여, 커패시터의 한쪽 전극(셀프레이트) 형성용의 폴리실리콘층이 LPCVD(감압 CVD)법을 사용하여 실리콘기판(101)의 전면에 형성된다.
다음은, 소망의 포토레지스트패턴을 형성하고, 그것을 마스크로서 사용하여 폴리실리콘층을 드라이에칭하는 것에 의해 셀프레이트(106)이 형성된다.
제11도를 참조하여, 포토레지스트막(117)이, 높은 한계치 전압을 가지는 트렌스퍼 게이트 B, C(제2도)형성 영역만을 노출하도록 실리콘기판(101)상에 선택적으로 형성된다.
포토레지스트막(117)과 셀프레이트(106)을 마스크로서 사용하여, 보론 이온(B＋)이 실리콘기판(101)에 주입된다.
제7도와 제12도를 참조하여, 실리콘기판(101)의 전체를 산화하는 것에 의해 트렌스퍼 게이트 산화막(107a, 107b)가 형성된다.
이때, 셀프레이트(106)의 표면도 산화되어, 산화막(107)이 형성되어 산화막(107)이 형성된다.
더욱, 폴리실리콘층이 실리콘기판(101)의 전면상에 LPCVD법을 사용하여 형성된다.
이 폴리실리콘층을 사진제판 기술과 드라이에칭 기술을 사용하여 선택적으로 제거하는 것에 의해 트렌스퍼 게이트(워드선)(108a, 108b)가 형성된다.
제13도를 참조하여, 높은 한계치 전압을 가지는 서브 트렌스퍼 게이트 a, d(제2도) 형성 영역만을 노출되도록 포토레지스트막(118)이 실리콘기판(101)상에 선택적으로 형성된다.
셀프레이트(106)과 트렌스퍼 게이트(108a)와 포토레지스트막(118)을 마스크로서 사용하여, 보론 이온(B＋)가 실리콘기판(101)에 선택적으로 주입된다.
그후, 제8도와 제14도를 참조하여 포토레지스트막(118)이 제거된 후, 트렌스퍼 게이트(108a, 108b)와 셀프레이트 106 사이에서 노출된 실리콘기판(101)의 영역에 n형 불순물인 비소이온(AS＋) 또는 인이온(P＋)이 주입되는 것에 의해, n형 불순물 확산 영역의 소스/드레인영역(109a, 109b)가 형성된다.
실리콘기판(101)의 전면을 산화하는 것에 의해, 서브 트렌스퍼 게이트 산화막(110)이 형성된다.
다음은 폴리실리콘층이 실리콘기판(101)의 전면상에 형성된다.
이 폴리실리콘층을 패터닝하는 것에 의해 서브 트렌스퍼 게이트(III)이 형성된다.
서브 트렌스퍼 게이트(III)의 사이에서 노출된 실리콘기판(101)의 영역에 n형 불순물인 비소이온(AS＋) 또는 인이온(P＋)이 주입되는 것에 의해, n형 불순물 확산영역의 소스/드레인영역(112)가 형성된다.
최후에, 제4도에 표시하는 것과 같이 층간 절연막(113)이 형성된다.
소스/드레인영역(112)의 표면을 노출하도록 층간 절연막(113)에 콘택트홀(114)가 형성된다.
이 콘택트홀(114)를 통하여 소스/드레인영역(112)에 접촉하도록 비트선(115)가 형성된다.
비트선(115)는 알루미늄합금 또는 금속실리사이드로 된다.
층간 절연막(113)은 CVD법에 의해 형성된 산화막으로 된다.
이상과 같이 하여, 트렌치형의 커패시터를 가지는 본 발명의 메모리셀 구조가 제조된다.
(실시예 2)
제15도는 본 발명의 제2실시예에 따른 메모리셀의 평면적 배치를 표시하는 부분 평면도이다.
제16도는 제15도의 Y-Y선에 따른 단면을 표시하는 부분 단면도이다.
이하, 제15도와 제16도를 참조하여 제2실시예의 스택크형 커패시터를 구비한 메모리셀의 구조에 대해 설명한다.
제15도를 참조하여, 비트선의 콘택트홀(214)를 에워싸도록 4개의 커패시터가 배치되어 있다.
각 커패시터는 각각 스트레이지노드(204a, 204b, 204c, 204d)를 가진다.
콘택트홀(214)를 에워싸는 4개의 메모리셀의 동작영역은 파선(203)에 의해 에워싸여진 영역으로 형성된다.
환언하면, 파선(203)에 의해 에워싸여진 영역의 외측에는 분리 산화막이 형성된다.
콘택트홀(214)의 상측에 위치하는 2개의 메모리셀을 구성하는 2개의 MOS 트랜지스터의 트렌스퍼 게이트는 워드선(208a)의 1부에 의해 구성된다.
또, 콘택트홀(214)의 하측에 위치하는 2개의 메모리셀을 구성하는 2개의 MOS 트랜지스터의 트렌스퍼 게이트는 워드선(208b)의 1부에 의해 구성된다.
워드선(208a)의 상측에는 스트레이지노드 콘택트홀(217a, 217b)가 형성되어 있다.
워드선(208b)의 하측에는 스트레이지노드 콘택트홀(217c, 217b)가 형성되어 있다.
각 스트레이지노드 콘택트홀(217a∼217d)를 통하여 각 MOS 트랜지스터의 소스/드레인영역에 접속하도록 스트레이지노드(204a∼204d)가 형성되어 있다.
이들의 스트레이지노드(204a∼204d)에 대항하도록 1점쇄선(206)에 의해 에워싸인 영역의 외측에 셀프레이트가 배치된다.
서브 트렌스퍼 게이트는 2점쇄선(211)에 의해 에워싸인 영역의 외측에 형성된다.
비트선(215)는 콘택트홀(214)를 통하여 4개의 메모리셀에 접속하고, 워드선(208a, 208b)에 교차하도록 늘어나 있다.
제2도와 제16도를 참조하여, 비트선의 콘택트홀(214)의 양측에 2개의 메모리셀(M1)과 (M2)가 형성되어 있다.
메모리셀(M1)은 트렌스퍼 게이트(208a)(A)와 서브 트렌스퍼 게이트(211a)을 포함하는 MOS 트랜지스터와 커패시터(I)을 구비하고 있다.
메모리셀(M2)는 트렌스퍼 게이트(208b)(B)와 서브 트렌스퍼 게이트(211b)을 포함하는 MOS 트랜지스터와 커패시터(II)를 구비하고 있다.
P형 실리콘기판(201)에는 4개의 메모리셀의 동작영역을 에워싸도록 분리 산화막(203)이 형성되어 있다.
트렌스퍼 게이트(208a)와 (208b)는 트렌스퍼 게이트 산화막(207a)와 (207b)를 개개하여 각각 실리콘기판(201)상에 형성되어 있다.
서브 트렌스퍼 게이트(211)은 트렌스퍼 게이트(208a, 208b)상에 산화막(210c, 210d)를 개재되게 하여 형성되고, 실리콘기판(201)상에 서브 트렌스퍼 게이트 산화막(201a, 201b)를 개재되게 하여 형성되어 있다.
각 전계효과 트랜지스터의 한쪽의 소스/드레인영역(209a, 209b)는 각각, 스트레이지노드 콘택트홀(217a), (217b)를 통하여 커패시터(Ⅰ,Ⅱ)에 접속한다.
커패시터(I)은 소스/드레인영역(209a)에서 접속되도록 형성된 스트레이지노드(204a)와, 커패시터 유전체막(205a) 와, 셀프레이트(206)으로 구성된다.
커패시터(II)는 소스/드레인영역(209b)에 접속하도록 형성된 스트레이지노드(204b)와 커패시터 유전체막(205b) 와, 셀프레이트(206)과에서 구성된다.
다른쪽은 소스/드레인영역(212)는 서브 트렌스퍼 게이트(211)의 근방 영역에서 실리콘기판(201)에 형성된다.
커패시터(I)과 (II)를 피복하도록 층간 절연막(213)이 형성되어 있다.
층간 절연막(213)에는 소스/드레인영역(212)의 표면을 노출하도록 콘택트홀(214)가 형성되어 있다.
이 콘택트홀(214)를 통하여 소스/드레인영역(212)에 접촉하도록 비트선(215)가 형성되어 있다.
이하, 제15도와 제16도에 표시된 제2실시예의 스택크형 커패시터를 가지는 메모리셀의 제조방법에 대해 설명한다.
제17도와 제18도는 제2실시예의 메모리셀의 각 제조공정에 있어 평면적 배치를 표하는 부분 평면도이다.
제19도∼제24도는 제2실시예의 메모리셀의 각 제조공정에 있어 메모리셀의 단면을 표하는 부분 단면도이다.
제21도는 제17도의 Y-Y선에 있어 단면을 표시한다.
제23도는 제18도의 Y-Y선에 있어 단면을 표시한다.
제19도를 참조하여, 4개의 메모리셀의 동작영역을 에워싸도록 분리 산화막 203이 P형 실리콘기판(201)상에 형성된다.
트렌스퍼 기억장치(워드선)(208a, 208b)가 트렌스퍼 게이트 산화막(207)을 개재하게 하여 실리콘기판(201)상에 형성된다.
한쪽의 소스/드레인영역 (209a, 209b)가 형성된다.
제20도를 참조하여, 서브 트렌스퍼 게이트(211)이 트렌스퍼 게이트(208a, 208b)상에 산화막(210c, 210d)를 개재하게 하여, 또, 서브 트렌스퍼 게이트 산화막(210a, 210b)를 개재하게 하여 실리콘기판(201)상에 또는 분리 산화막(203)상에 형성된다.
트렌스퍼 게이트(208a, 208b)와 서브 트렌스퍼 게이트(211)의 각 한계치 전압을 제어하기 위한 보론이온등의 주입처리는 이상의 공정중에서 실시된다.
제17도와 제21도틀 참조하여, 한쪽의 소스/드레인영역(209a, 209b)의 표현을 노출하도록 층간 절연막(216)에 스트레이지노드 콘택트홀(217a, 217b, 217c, 217d)가 형성된다.
스트레이지노드 204가 소스/드레인영역(209a, 209b)에 접촉하도록 층간 절연막(216)에 형성된다.
제22도를 참조하여, 소망의 패턴에 따라 선택적으로 제거되는 것에 의해, 스트레이지노드(204a, 204b)가 형성된다.
전면상에 커패시터 유전체막(205)가 형성된다.
커패시터 유전체막(205)상에 셀프레이트(206)이 형성된다.
제18도와 제23도를 참조하여, 소망의 패턴에 따라 선택적으로 제거되는 것에 의해(제18도의 1점쇄선으로 에워싸이는 영역만을 제거하는 것에 의해), 셀프레이트(206)이 형성된다.
그후, 전면상에 층간 절연막(213)이 형성된다.
제24도를 참조하여, 소스/드레인 영역(212)의 표면을 노출하도록 콘택트홀(214)가 층간 절연막(213)에 형성된다. 그후, 제15도와 제16도에 표시하는 것과 같이, 콘택트홀(214)를 통하여 소스/드레인 영역(212)에 접촉하도록 비트선(215)가 형성된다.
이와같이 하여, 스택형의 커패시터를 구비한 본 발명의 메모리셀 구조가 완성한다.
더욱, 상기 실시예로 형성되어, 각각 2종류의 한계치 전압을 가지는 서브 트렌스퍼 게이트와 트렌스퍼 게이트는 표 2에 표시되는 것과 같이 게이트 길이, 게이트 산화막 두께, 채널 불순물 농도를 가지도록 제어된다.
[표 2]
더욱, 본 발명의 메모리셀 구조에 의하면, 서브 트렌스퍼 게이트의 추가에 의해 종래의 메모리셀에 비하여 그의 사이즈의 증대가 염려된다.
그러나, 4메가비트 이후에 DRAM에 있어서는, 메모리셀의 사이즈는 물론 비트선이나 워드선의 폭 간격의 사이즈에 의존한다.
그 때문에 본 발명에 의하면 비트선의 수가 종래에 비하여 2분의 1로 감소하고, 비트선간의 간격도 약 1/2로 감소하므로, 본 발명의 메모리셀의 구조는 DRAM의 고집적화에 기여할 수 있다.
이상과 같이, 이 발명에 의하면 2종류의 한계치 전압을 가지는 2개의 게이트전극을 구비한 메모리셀이 구성되므로, 종래의 메모리셀 구조에 비하여 비트선 콘택트의 수를 감소할 수 있고, 반도체 기억장치의 고집적화, 미세화에 수반한 콘택트 저항의 증가 등의 신뢰성의 저하를 방지할 수 있다.
따라서, 본 발명의 메모리셀 구조는 반도체 기억장치의 고집적화에 기여한다.

Claims (1)

  1. 반도체 기판에 복수개의 메모리셀이 배열된 반도체 기억장치이고, 상기 메모리셀의 각각은, 전계효과 트랜지스터와 그의 전계효과 트랜지스터에 접속된 커패시터를 구비하고, 상기 전계효과 트랜지스터는 제1의 한계치 전압을 가지는 제1게이트 전극과 상기 제1의 한계치 전압과 다른 제2의 한계치 전압을 가지는 제2게이트 전극을 포함하는 반도체 기억장치.
KR1019930006873A 1992-04-24 1993-04-23 반도체 기억장치 KR960015522B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-106831 1992-04-24
JP4106831A JP2824713B2 (ja) 1992-04-24 1992-04-24 半導体記憶装置

Publications (2)

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