JPH0358377A - ダイナミックｒａｍ用メモリセル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にダイナミックＲＡＭ用メモリセル回
路に関し、特に、その中に２つの容量手段を有するダイ
ナミックＲＡＭ用メモリゼル回路に関する。

［従来の技術］ 第６図は、一般に知られる、従来のＤＲＡＭを示すブロ
ック図である。第６図を参照して、このＤＲＡＭは、デ
ータ信号をストアするためのメモリセルを備えたメモリ
アレイ５１と、メモリセルを選択するためのアドレス信
号が与えられるロウアドレスバッファ５２およびカラム
アドレスバッファ５３と、アドレス信号をデコードする
ロウデコーダ５４およびカラムデコーダ５５と、メモリ
アレイ５１に接続され、メモリセルにストアされた信号
を増幅するセンスアンプ５６と、センスアンブ５６に接
続され、外部とデータの入出力を行なうための人出力回
路５７と、クロック信号，チップ選択信号．読出・書込
制御信号などの外部からの信号に応答してＤＲＡＭを制
御する制御回路５８とを含む。

第７図は、従来のＤＲＡＭのメモリセルを示す回路図で
ある。第７図を参魚して、このメモリセルは、トランジ
スタ６０と、キャパシタ６１とを含む。トランジスタ６
０のゲート電極はワード線ＷＬに接続され、一方電極は
ビット線ＢＬに接続されている。また、トランジスタ６
０の他方電極には、キャパシタ６１が接続されている。

次に、第６図および第７図を参魚して、従来のＤＲＡＭ
の書込・読出動作を説明する。まず、外部からメモリセ
ル選択のためのアドレス信号がロウアドレスバッファ５
２およびカラムアドレスバッファ５３に与えられる。次
に、ロウアドレスバッファ５２およびカラムアドレスバ
ッファ５３に与えられたアドレス信号が各々ロウデコー
ダ５４およびカラムデコーダ５５によってデコードされ
る。そのデコードにより、ワード線およびビット線が指
定され、メモリセルが選択される。書込動作において、
外部から与えられた入力データが入出力回路５７を介し
て選択されたメモリセルに書込まれる。すなわち、トラ
ンジスタ６０がワード線ＷＬの信号に応答してＯＮＬ、
指定されたビット線の電荷がキャパシタ６１にストアさ
れることにより行なわれる。一方、読出動作では、まず
、書込みと同じように外部から与えられたアドレス信号
に応答して、ワード線が指定され、データのストアされ
たメモリセルが選択される。次に、トランジスタ６０が
ワード線ＷＬの信号に応答してＯＮし、キャパシタ６１
にストアされた電荷がビット線ＢＬに与えられる。ビッ
ト線ＢＬの電位変化がセンスアンプ５６により堆幅され
る。その後、入出力回路５７を介して出力データとして
読出される。

［発明が解決しようとする課題］ 第７図に示される従来のダイナミックＲＡＭでは、前述
のように、メモリセルが１組のトランジスタとキャパシ
タによって構成されているため、処理できるデータはＨ
レベル，Ｌレベルの２種類しかなく、いわゆる２進法に
よるデータ処理しかできなかった。そこで、１つのメモ
リセル中に、３以上のレベルの電荷をストアする方法が
考えられる。すなわち、１つのメモリセルに書込む電圧
を３以上に制御して書込むことにより、１つのキャパシ
タに３以上の電荷すなわち３以上のデータがストアでき
る。これにより、ＤＲＡＭの中に１組のトランジスタと
キャパシタにより構成されたメモリセルを設けることに
よって、多進数処理が行なえる。これらは、たとえば、
１９８８年に開催されたＩＥＥＥ　　１９８８　　ＣＵ
ＳＴＯＭ　　ＩＮＴＥＧＲＡＴＥＤ　　ＣＩＲＣＵＩＴ
Ｓ　　ＣＯＮＦＥＲＥＮＣＥの頁４●４・１〜４・４・
４に示されている。しかし、この方法では、１つのキャ
パシタに３以上のレベルのデータを書込むことが非常に
困難であり、また、たとえ可能であるとしても、データ
を書込むために、３以上の電圧レベルに信号電圧を分け
る回路が新たに必要であり、回路が複雑化する問題があ
る。

この発明は、上記のような課題を解決するためになされ
たもので、１つのメモリセル中に３以上のデータを容易
にストアすることが可能なダイナミックＲＡＭ用メモリ
セル回路を提供することを目的とする。

［課題を解決するための手段］ この発明に係るダイナミックＲＡＭ用メモリセル回路は
、データ信号をストアするための第１および第２の容量
手段と、ビット線と第１の容量手段との間に接続され、
ワード線の第１および第２の信号に応答して動作する第
１のスイッチング手段と、ビット線と第２の容量手段と
の間に第１のスイッチング手段を介して接続され、ワー
ド線の第１の信号のみに応答して動作する第２のスイッ
チング手段とを含む。

［作用］ この発明におけるダイナミックＲＡＭ用メモリセル回路
では、ダイナミックＲＡＭ用メモリセルが各々２以上の
トランジスタとキャパシタにより構成されているので、
書込みのためのデータ信号の電圧レベルを制御するため
の回路を必要とすることなく、１つのメモリセル中に３
以上のデータがストアされる。

［発明の実施例コ 第１図は、本発明の一実施例を示したＤＲＡＭのメモリ
セルの回路図である。第１図を参照して、このメモリセ
ルは、トランジスタ１．２と、キャパシタ３．４とを含
む。このトランジスタ１の一方電極はビット線ＢＬに接
続され、ゲート電極はワード線ＷＬに接続されている。

トランジスタ２のゲート電極はワード線ＷＬに接続され
、一方電極はトランジスタ１に接続される。また、キャ
パシタ１および２はトランジスタ１，２の他方電極に接
続されている。トランジスタ１のしきい電圧Ｖａとトラ
ンジスタ２のしきい電圧Ｖｂは次式（１）の関係にある
。

０　＜　ＶＱ　＜　Ｖｌ）　＜　５　　［Ｖコ　　　・
・・（１）第２図は、第１図に示したメモリセルが適用
されるＤＲＡＭの一例を示すブロック図である。第２図
を参照して、ＤＲＡＭは、データ信号をストアするため
のメモリセルを備えたメモリアレイ６と、メモリセルを
選択するためのアドレス信号が与えられるロウアドレス
バッファ５２およびカラムアドレスバッフ７５３と、ア
ドレス信号をデコードするロウデコーダ５４およびカラ
ムデコーダ５５と、ロウデコーダ５４によりデコードさ
れた信号に応答してワード線の電圧を制御するためのワ
ード線電圧制御回路５と、メモリアレイ６に接続され、
メモリセルにストアされた信号を増幅するセンスアンプ
５６と、センスアンプ５６に接続され外部とデータの入
出力を行なうための入出力回路５７と、クロック信号，
チップ選択信号，読出・書込制御信号などの外部からの
信号に応答してＤＲＡＭを制御する制御回路５８とを含
む。

第３Ａ図および第３Ｂ図は、第１図に示したメモリセル
へのデータの書込動作を説明するためのタイムチャート
である。第１図，第２図，第３Ａ図および第３Ｂ図を参
照して、以下に書込動作について説明する。外部から与
えられたアドレス信号に応答してメモリセルが指定され
る。この書込動作には、選択可能な２つの書込処理が準
備されている。入力データに基づいて２つの書込処理の
うちの１つが選択される。すなわち、人力データに応答
して＋２，Ｏ，−２の入力データを処理する第１のグル
ープと＋１，一の入力データを処理する第２のグループ
とが選択される。これらのグループごとに違った書込処
理が行なわれる。

書込むべきデータが＋２．０，−２の場合すなわち第１
のグループ処理においては、第３Ａ図に示す書込動作に
よってデータが次のようにストアされる。まず、第１サ
イクルにおいて、第２図に示したワード線電圧制御回路
６は、信号ＲＡＳの立上がりに応答して、ワード線ＷＬ
の電圧ｖ，ｏ１を次の不等式（１）により規定されたレ
ベルに制御する。

■ａくＶｂ≦ＶＲ　ｏ　ｗ　　　　　　　−　（２）こ
の場合には、トランジスタ１およびトランジスタ２がと
もにＯＮし、キャパシタ３およびキャパシタ４の双方に
同一の電荷ＨまたはＬが充電される。第２サイクルにお
いて、再び信号ＲＡＳおよび信号ＣＡＳが立下がり、ワ
ード線ＷＬの電圧ｖ，Ｏ　Ｗが、次の不等式（２）によ
り規定されるレベルに制御される。

Ｖａ≦ＶＲ　Ｏ　ｗ　＜ｖｂ　　　　　　＋＋＋　（３
）この場合には、トランジスタ１のみがＯＮＬ、トラン
ジスタ３にのみ電荷ＨまたはＬが充電される。

各データについて書込動作を説明する。入力データが＋
２の場合には、第１サイクルにおいて、信号ＣＡＳの立
下がりに応答して、ビット線ＢＬがＨレベルにもたらさ
れる。その結果、キャパシタ３およびキャパシタ４の双
方にＨレベルの電荷が充電される。第２サイクルにおい
て、信号でτ丁の立下がりに応答してビット線ＢＬがＨ
レベルにもたらされる。この場合、前述のようにトラン
ジスタ１のみがＯＮＬているのでキャパシタ３のみにＨ
レベルの電荷が充電される。このように人力データが＋
２の場合には、キャパシタ３およびキャパシタ４の双方
にＨレベルの電荷が充電される。

入力データが０の場合には、第１サイクルにおいて、信
号ＣＡＳの立下がりに応答して、ビット線ＢＬがＨレベ
ルまたはＬレベルにもたらされる。

この結果、キャパシタ３およびキャパシタ４の双方にＨ
レベルもしくはＬレベルの電荷が充電される。第２サイ
クルにおいて、１５号ＣＡＳの立下がりに応答してビッ
ト線ＢＬは、第１サイクルでＨレベルが充電されている
場合にはＨレベルにもたらされる。これによりキャパシ
タ３にＬレベルの電荷が充電される。第１サイクルにお
いてＬレベルが充電されている場合には、ビット線ＢＬ
がＨレベルにもたらされる。この結果、キャパシタ３に
Ｈレベルの電荷が充電される。このように入力データが
Ｏの場合には、キャパシタ３およびキャパシタ４には相
互に違ったレベルの電荷が充電される。

人力データが−２の場合には、＋２の場合と逆一に、第
１サイクルおよび第２サイクルの両方においてビット線
ＢＬがＬレベルにもたらされる。この結果、キャパシタ
３およびキャパシタ４にＬレベルの電荷が充電される。

一方、書込むべきデータが＋１，−１の場合すなわち第
２グループ処理においては、第３Ｂ図に示す書込動作に
よってデータがストアされる。まず、第１サイクルでは
、信号ＲＡＳの立下がりに応答して、ワード線ＷＬの電
圧ＶＲＯｗか、次の不等式（３）により規定される範囲
内で制御される。

Ｖａ≦ＶＲ　ｏ　ｗ　＜ｖｂ　　　　　　＋＋＋　（３
）続いて、信号ＣＡＳが立下がる。この場合には、トラ
ンジスタ１のみがＯＮＬ、キャパシタ３のみにＨまたは
Ｌレベルの電荷が充電される。第２サイクルでは、再び
信号πτ下および信号ＣＡＳが立下がり、ワード線ＷＬ
の電圧ＶＲＯＷが、次の不等式（３）により規定される
レベルに制御される。

Ｖａ≦ＶＲ　ｏ　ｗ　＜　Ｖｂ　　　　　　　−　（３
）この場合にも、第１サイクルと同じように、トランジ
スタ１のみがＯＮする。この結果、キャパシタ３に第１
サイクルと同じレベル（ＨまたはＬレベル）の電荷が充
電される。

各入力データ別に書込動作を説明する。人力データが＋
１の場合には、第１サイクルにおいて、信号πτ丁の立
下がりに応答ｌ，て、ビット線ＢＬがＨレベルにもたら
される。この場合、トランジスタ１のみがＯＮＬ，てい
るので、キャパシタ３にのみＨレベルの電荷が充電され
る。第２サイクルにおいても、信号ＲＡＳの立下がりに
応答してビット線ＢＬがＨレベルにもたらされ、キャパ
シタ３にのみＨレベルの電荷が充電される。

入力データが−１の場合には、第１サイクルにおいて、
信号ＣＡＳの立下がりに応答して、ビット線ＢＬがＬレ
ベルにもたらされる。この結果、キャパシタ３にのみＬ
レベルの電荷が充電される。

第２サイクルにおいても、信号ＣＡＳの立下がりに応答
してビット線ＢＬがＬレベルにもたらされてキャパシタ
３にのみＬレベルの電荷が充電される。このように、入
力データが＋１，−１の場合にはキャパシタ３のみにデ
ータがストアされる。

上χ己のように、＋２，　　＋１．　　０，　−１，　
　−２のデータが第１図に示したメモリセルにストアさ
れる。他方、各データが第１または第２のグループのい
ずれの書込処理によって書込まれたかを示す書込フラグ
が別に準備されたメモリ領域（図示せず）にストアされ
る。

書込動作においてストアされた書込フラグに基づいて、
読出動作が行なわれる。

第４Ａ図は、出力データが＋２．　　０．　　−２の場
合（すなわち第１のグループ処理）の読出動作を説明す
るためのタイムチャートである。第４Ｂ図は、出力デー
タが＋１，−１の場合（すなわち第２のグループ処理）
の読出動作を説明するためのタイムチャートである。第
ｌ図，第２図，第４Ａ図および第４Ｂ図を参照して、以
下に読出動作について説明する。まず、第４Ａ図を参照
して、出力データが＋２．０，−２の場合すなわち書込
フラグが第１のグループ処理を示す場合の読出動作を説
明する。外部から与えられたアドレス信号に応答してメ
モリセルが指定される。そして、外部から読出ＲｉｌＪ
御信号ＲＡＳ，ＣＡＳが与えられる。

信号ＲＡＳの立下がりに応答して、ワード線ＷＬの電圧
ＶＲＯＷが、次の不等式（２）により規定されるレベル
に制御される。

ＶＱ　＜ｖｂ；５ＶＲＯ　Ｗ　　　　　　　−　（２）
この場合、トランジスタ１およびトランジスタ２がとも
にＯＮする。その結果、キャパシタ３およびキャバンタ
４に充電されている電殉がビット１ｉ１ＢＬに与えられ
る。信号ＣＡＳの立下がりに応答して、ビット線ＢＬの
電圧が読出される。出力データが＋２の場合には、第４
Ａ図の（ａ）に示すようにビット線ＢＬの電圧がＶ５に
なる。出力データがＯの場合には、第４Ａ図の（ｃ），
　　（ｄ）に示すようにビット線ＢＬの電圧が■，にな
る。

出力データが−２場合には、（ｆ）に示すようにビット
線ＢＬの電圧がＶ１になる。

次に、第４Ｂ図を参照して、出力データが＋１，−１の
場合すなわち書込フラグが第２のグループ処理を示す場
合の読出動作を説明する。外部から与えられたアドレス
信号に応答してメモリセルが指定される。そして、外部
から読出制御信号ＲＡＳ，ＣＡＳが与えられる。信号π
τＴの立下がりに応答して、メモリセルが指定される。

そして、外部から続出制御信号ＲＡＳ，ＣＡＳか与えら
れる。信号ＲＡＳの立下がりに応答して、ワード線ＷＬ
の電圧ＶＲＯＷが、次の不等式（３）により規定される
範囲内で制御される。

Ｖａ≦ｖ，　ｏ．＜Ｖ　　　　　　　　−（３）この場
合、トランジスタ１のみがＯＮする。トランジスタ１が
ＯＮＬたことに基づいてキャパシタ３に充電されている
電荷がビット線ＢＬに与えられる。信号ＣＡＳの立下が
りに応答して、ビット線ＢＬの電圧が読出される。出力
データが＋１の場合は、第４Ｂ図の（ｂ）に示すように
ビット線ＢＬの電圧がＶ４になる。出力データが−１の
場合は、第４Ｂ図の（ｅ）に示すようにビット線ＢＬの
電圧がＶ２になる。このように出力データが＋１，−１
の場合は、キャパシタ３に充電されている電荷のみが読
出される。

第５図は、各出力データの読出時のメモリセルの状態を
示す表である。第５図を参照して、出力データが＋２．
　　０，　−２の場合、すなわち第ｌのグループ処理に
おいては、ワード線ＷＬの電圧ＶＲＯＷがトランジスタ
１のしきい電圧Ｖａおよびトランジスタ２のしきい電圧
Ｖ　より高くなるように制御されるので、キャパシタ３
およびキャバシタ４の双方に充電されている電荷が読出
される。

一方、出力データが＋１．−１である場合すなわち第２
のグループ処理においては、ワード線ＷＬの電圧ＶＲＯ
ｗが、トランジスタ１のしきい電圧■ａより高く、かつ
、トランジスタ２のしきい電圧Ｖ．）より低くなるよう
に制御されるので、トランジスタ１のみがＯＮし、キャ
パシタ３に充電されている電荷のみが読出される。この
ように、出力データが＋１．−１である場合には、キャ
パシタ４に充電されている電荷は読出されないので、キ
ャパシタ４に充電されている電荷がＨまたはＬのどちら
であっても出力データに影響を及ぼさない。

以上のようにして、本尖施例では、ダイナミックＲＡＭ
のメモリセルに５種類のデータを書込み読出すことがで
きるので、従来２進法で処理されていたすべてのデータ
が５進法または４進法で処理することが可能となる。こ
れにより、データ処理能力が飛耀的に向上する。なお、
本実施例では１つのセル内を２組のトランジスタおよび
キャバシタで構成するようにしたが、１つのセル内を各
々３以上のトランジスタとキャパシタで構成してもよい
。このようにした場合は、さらに、多進数を実現するこ
とが可能となる。また、第１キャパシタと第２キャパシ
タの容量を変えて、多進数を実現することも可能である
。

なお、本実施例において、トランジスタ１のしきい電圧
Ｖαとトランジスタ２のしきい電圧Ｖｂとの関係（０＜
Ｖａ　＜ｖｂ＜５　　［Ｖコ）を大現する手段として２
つの方法がある。１つは、トランジスタ２のチャネル領
域への不純物注入量を調整してしきい電圧ｖ０を高くす
る方法である。もう１つは、トランジスタのショートチ
ャネル効果を利用して、トランジスタ１のゲート長さを
トランジスタ２のゲート長さよりも短くすることによっ
てトランジスタ１のしきい電圧Ｖａを低くする方法であ
る。

［発明の効果〕 以上のように、この発明によれば、ダイナミックＲＡＭ
用メモリセルが各々２以上のトランジス夕とキャパシタ
により構成されるので、１つのメモリセル中に３以上の
データを容易にストアすることが可能なダイナミックＲ
ＡＭ用メモリセル回路を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＤＲＡＭのメモリセル
の回路図、第２図は第１図のメモリセルが適用されるＤ
ＲＡＭのブロック図、第３Ａ図および第３Ｂ図は第１図
に示したメモリセルへのデータの書込動作を説明するた
めのタイムチャート、第４Ａ図および第４Ｂ図は第１図
に示したメモリセルからのデータの読出動作を説明する
タイムチャート、第５図は各出力データの続出時のメモ
リセルの状態を示す表、第６図は従来のＤＲＡＭを示す
ブロック図、第７図は従来のＤＲＡＭのメモリセルを示
す回路図である。 図において、１はトランジスタ、２はトランジスタ、３
はキャパシタ、４はキャパシタ、５はワード線電圧制御
回路、６はメモリアレイを示す。 なお、図において、同一符号は同一または相当内容を示
す。 代 理 人 大岩 増 雄 第１図 ＷＬ １： Ｙフンリスク ２：　トラ〉ジス７ ３：　キャパシタ ４：′＋ヤバ 第３Ｂ図 ＪＩＡＡ図 第 ４Ｂ図 Ｙランじスタ２ ＯＦＦ （テータ：−１〉 丈一一一一一ム（ｅ） ロウアト″レス 第 ７ 図

Claims (1)

1. 【特許請求の範囲】 ワード線およびビット線に接続され、ワード線制御手段
   から第１および第２の信号を受けるメモリセル回路であ
   って、 データ信号をストアするための第１および第２の容量手
   段と、 前記ビット線と前記第１の容量手段との間に接続され、
   前記ワード線の前記第１および第２の信号に応答して動
   作する第１のスイッチング手段と、前記ビット線と前記
   第２の容量手段との間に前記第１のスイッチング手段を
   介して接続され、前記ワード線の第１の信号のみに応答
   して動作する第２のスイッチング手段とを含むダイナミ
   ックＲＡＭ用メモリセル回路。