JP3241280B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置に係り、特にダイナミック型ランダムアク
セスメモリ（ＤＲＡＭ）のビット線対の電位差を検知・
増幅するビット線センスアンプ回路およびビット線対を
プリチャージ・イコライズするためのビット線プリチャ
ージ・イコライズ回路に関する。
導体記憶装置に係り、特にダイナミック型ランダムアク
セスメモリ（ＤＲＡＭ）のビット線対の電位差を検知・
増幅するビット線センスアンプ回路およびビット線対を
プリチャージ・イコライズするためのビット線プリチャ
ージ・イコライズ回路に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体メモリのうちＤＲＡＭ
は、これを構成するダイナミック型のメモリセルが比較
的簡素であるので、現在では最も高集積化が進み、６４
ＭビットＤＲＡＭの量産も開始されようとしており、試
作段階では１ＧビットＤＲＡＭの発表も始まっている。
このような高集積化の背景には、微細加工技術の進歩が
挙げられる。
は、これを構成するダイナミック型のメモリセルが比較
的簡素であるので、現在では最も高集積化が進み、６４
ＭビットＤＲＡＭの量産も開始されようとしており、試
作段階では１ＧビットＤＲＡＭの発表も始まっている。
このような高集積化の背景には、微細加工技術の進歩が
挙げられる。
【０００３】一方、素子の微細化が進むと、素子の信頼
性の確保の観点からデバイスに印加する電源電圧ＶCCを
低電圧化する必要が生ずる。例えば、１６ＭビットＤＲ
ＡＭの世代において、従来のＶCC＝５ＶからＶCC＝３．
３Ｖへの移行の時代を迎え、さらに２５６ＭビットＤＲ
ＡＭの世代ではＶCC＝２．５Ｖに対応したＤＲＡＭが生
産されると思われる。
性の確保の観点からデバイスに印加する電源電圧ＶCCを
低電圧化する必要が生ずる。例えば、１６ＭビットＤＲ
ＡＭの世代において、従来のＶCC＝５ＶからＶCC＝３．
３Ｖへの移行の時代を迎え、さらに２５６ＭビットＤＲ
ＡＭの世代ではＶCC＝２．５Ｖに対応したＤＲＡＭが生
産されると思われる。
【０００４】将来的には、最小加工寸法として０．１５
μｍ程度が必要と予想される１ＧビットＤＲＡＭの世代
に至っては、ＶCC＝１．５Ｖ程度まで低電源電圧化する
必要があると言われている。
μｍ程度が必要と予想される１ＧビットＤＲＡＭの世代
に至っては、ＶCC＝１．５Ｖ程度まで低電源電圧化する
必要があると言われている。
【０００５】ところで、一般的に、ＤＲＡＭは、メモリ
セルに蓄積されている信号電荷量が微少であるので、こ
れを検知・増幅し外部に読み出すためには高感度のビッ
ト線センスアンプが必要である。
セルに蓄積されている信号電荷量が微少であるので、こ
れを検知・増幅し外部に読み出すためには高感度のビッ
ト線センスアンプが必要である。
【０００６】このビット線センスアンプは、通常、２組
のＮＭＯＳトランジスタをクロスカップル接続したＮＭ
ＯＳセンスアンプと２組のＰＭＯＳトランジスタをクロ
スカップル接続したＰＭＯＳセンスアンプとから構成さ
れたダイナミック型の差動増幅回路が用いられている。
のＮＭＯＳトランジスタをクロスカップル接続したＮＭ
ＯＳセンスアンプと２組のＰＭＯＳトランジスタをクロ
スカップル接続したＰＭＯＳセンスアンプとから構成さ
れたダイナミック型の差動増幅回路が用いられている。
【０００７】また、センスアンプへの入力端子に接続さ
れているビット線のプリチャージ電圧としては、電源電
圧の１／２であるＶCC／２プリチャージ方式が採用され
ることが多い。
れているビット線のプリチャージ電圧としては、電源電
圧の１／２であるＶCC／２プリチャージ方式が採用され
ることが多い。
【０００８】ここで、前記ＶCC／２プリチャージ方式の
特徴を簡単に説明する。まず、外部制御信号の１つであ
る／ＲＡＳ（ローアドレスストローブ）が“Ｈ”レベル
にあるプリチャージサイクルにおいてビット線対をＶCC
／２にプリチャージする。
特徴を簡単に説明する。まず、外部制御信号の１つであ
る／ＲＡＳ（ローアドレスストローブ）が“Ｈ”レベル
にあるプリチャージサイクルにおいてビット線対をＶCC
／２にプリチャージする。
【０００９】この後、／ＲＡＳが“Ｈ”から“Ｌ”レベ
ルに遷移し、ＤＲＡＭがアクティブモードに入ると、前
記プリチャージが停止し、ビット線がフローティング状
態となり、外部入力アドレスにより選択されたワード線
が駆動され、このワード線により選択駆動されたメモリ
セルのデータがビット線へ読み出される。
ルに遷移し、ＤＲＡＭがアクティブモードに入ると、前
記プリチャージが停止し、ビット線がフローティング状
態となり、外部入力アドレスにより選択されたワード線
が駆動され、このワード線により選択駆動されたメモリ
セルのデータがビット線へ読み出される。
【００１０】次に、ビット線センスアンプが活性化され
て、ビット線に読み出された微小な電位差が検知・増幅
される。具体的に述べると、ビット線対の“Ｌ”レベル
側はＮＭＯＳセンスアンプにより接地電位ＶSSまで放電
され、ビット線対の“Ｈ”レベル側はＰＭＯＳセンスア
ンプにより電源電圧ＶCCまで充電される。
て、ビット線に読み出された微小な電位差が検知・増幅
される。具体的に述べると、ビット線対の“Ｌ”レベル
側はＮＭＯＳセンスアンプにより接地電位ＶSSまで放電
され、ビット線対の“Ｈ”レベル側はＰＭＯＳセンスア
ンプにより電源電圧ＶCCまで充電される。
【００１１】読み出し動作が完了すると、ビット線の電
位はイコライズされ、再びＶCC／２の電位にプリチャー
ジされる。このようなＶCC／２プリチャージ方式を用い
たＤＲＡＭでは、センスアンプを構成するトランジスタ
（以下、センスアンプトランジスタと記す）のセンスア
ンプ動作時におけるゲート・ソース間電圧（ＶCC／２）
が、前述した電源電圧の低電圧化により必然的に降下し
てしまい、その結果、センス動作（センス時間）が大幅
に遅れる、あるいは、最悪の場合にはセンス不能になる
危険性がある。
位はイコライズされ、再びＶCC／２の電位にプリチャー
ジされる。このようなＶCC／２プリチャージ方式を用い
たＤＲＡＭでは、センスアンプを構成するトランジスタ
（以下、センスアンプトランジスタと記す）のセンスア
ンプ動作時におけるゲート・ソース間電圧（ＶCC／２）
が、前述した電源電圧の低電圧化により必然的に降下し
てしまい、その結果、センス動作（センス時間）が大幅
に遅れる、あるいは、最悪の場合にはセンス不能になる
危険性がある。
【００１２】具体的に述べると、例えばＶCC＝１．５Ｖ
の場合、センスアンプトランジスタのゲート・ソース間
にはＶCC＝０．７５Ｖしか印加されない。実際には、セ
ンスアンプトランジスタの共通ソース配線の抵抗による
電圧降下が発生し、特に初期センス時においては、この
電圧降下の値がさらに小さくなる（０．５Ｖ以下程度に
なる）ことが予想される。
の場合、センスアンプトランジスタのゲート・ソース間
にはＶCC＝０．７５Ｖしか印加されない。実際には、セ
ンスアンプトランジスタの共通ソース配線の抵抗による
電圧降下が発生し、特に初期センス時においては、この
電圧降下の値がさらに小さくなる（０．５Ｖ以下程度に
なる）ことが予想される。
【００１３】一方、センスアンプトランジスタの閾値電
圧Ｖth（ＮＭＯＳセンスアンプでは正、ＰＭＯＳセンス
アンプでは負）の絶対値｜Ｖth｜は、カットオフ特性を
保証するために最低限０．３Ｖ〜０．５Ｖ程度が必要で
ある。
圧Ｖth（ＮＭＯＳセンスアンプでは正、ＰＭＯＳセンス
アンプでは負）の絶対値｜Ｖth｜は、カットオフ特性を
保証するために最低限０．３Ｖ〜０．５Ｖ程度が必要で
ある。
【００１４】さらに、初期センス時においてはセンスア
ンプトランジスタのバックゲート効果と相俟って実質的
な｜Ｖth｜はさらに上昇している。ゆえに、初期センス
動作時におけるセンスアンプトランジスタのゲート・ソ
ース間電圧と閾値電圧が極めて近くなり、初期センス動
作が大幅に遅れ、高速ＤＲＡＭの実現上の最大の障害と
なる。
ンプトランジスタのバックゲート効果と相俟って実質的
な｜Ｖth｜はさらに上昇している。ゆえに、初期センス
動作時におけるセンスアンプトランジスタのゲート・ソ
ース間電圧と閾値電圧が極めて近くなり、初期センス動
作が大幅に遅れ、高速ＤＲＡＭの実現上の最大の障害と
なる。
【００１５】これを解決する方法のひとつとして、特開
平４−１８４７８７公報に開示された手法がある。これ
に開示された第１の実施例について、主要コアの等価回
路を図８、その動作波形（タイミングチャート）を図９
に示す。
平４−１８４７８７公報に開示された手法がある。これ
に開示された第１の実施例について、主要コアの等価回
路を図８、その動作波形（タイミングチャート）を図９
に示す。
【００１６】この第１の実施例のポイントは２つある。
第１のポイントは、ビット線群を二分し、片方（第１の
グループ）を接地電圧ＶSS、他方（第２のグループ）を
電源電圧ＶCCにプリチャージし、センス時には、第１の
グループのセンスアンプ３１のセンスアンプ駆動線ＳＡ
Ｐと第２のグループのセンスアンプ３２のセンスアンプ
駆動線ＳＡＮとの間に接続されている電荷転送ゲートＱ
４５を信号ＰＳＱによりオンさせてＳＡＰ・ＳＡＮ間を
短絡させ、電荷の移動が終了した時点でセンスアンプ駆
動信号／ＳＥＰ・ＳＥＮによりセンスアンプ駆動用トラ
ンジスタＱ４３、Ｑ４４をオンさせ、センスアンプ３
１、３２を活性化させることによりセンスする点であ
る。
第１のポイントは、ビット線群を二分し、片方（第１の
グループ）を接地電圧ＶSS、他方（第２のグループ）を
電源電圧ＶCCにプリチャージし、センス時には、第１の
グループのセンスアンプ３１のセンスアンプ駆動線ＳＡ
Ｐと第２のグループのセンスアンプ３２のセンスアンプ
駆動線ＳＡＮとの間に接続されている電荷転送ゲートＱ
４５を信号ＰＳＱによりオンさせてＳＡＰ・ＳＡＮ間を
短絡させ、電荷の移動が終了した時点でセンスアンプ駆
動信号／ＳＥＰ・ＳＥＮによりセンスアンプ駆動用トラ
ンジスタＱ４３、Ｑ４４をオンさせ、センスアンプ３
１、３２を活性化させることによりセンスする点であ
る。
【００１７】第２のポイントは、プリチャージ時には、
センスアンプ駆動用トランジスタＱ４３、Ｑ４４を非活
性状態にした後、前記信号ＰＳＱにより前記電荷転送ゲ
ートＱ４５をオンさせてＳＡＰ・ＳＡＮ間を短絡させる
ことにより、ＶSSにプリチャージすべきビット線対のう
ち“Ｈ”側のビット線の電荷を、ＶCCにプリチャージす
べきビット線対のうちの“Ｌ”側のビット線へ移動さ
せ、その後、正規のプリチャージ電位まで駆動する点で
ある。
センスアンプ駆動用トランジスタＱ４３、Ｑ４４を非活
性状態にした後、前記信号ＰＳＱにより前記電荷転送ゲ
ートＱ４５をオンさせてＳＡＰ・ＳＡＮ間を短絡させる
ことにより、ＶSSにプリチャージすべきビット線対のう
ち“Ｈ”側のビット線の電荷を、ＶCCにプリチャージす
べきビット線対のうちの“Ｌ”側のビット線へ移動さ
せ、その後、正規のプリチャージ電位まで駆動する点で
ある。
【００１８】以上述べた２つのポイントにより、従来の
ＶCC／２プリチャージ方式と同様の消費電力量でありな
がら、センスアンプの動作スピードに大きく寄与するセ
ンスアンプトランジスタのゲート・ソース間電圧を倍増
させる方式を実現できる。
ＶCC／２プリチャージ方式と同様の消費電力量でありな
がら、センスアンプの動作スピードに大きく寄与するセ
ンスアンプトランジスタのゲート・ソース間電圧を倍増
させる方式を実現できる。
【００１９】しかし、上記したような手法を用いても、
初期センス動作時にはセンスアンプトランジスタのゲー
ト・ソース間にはＶCC／２の電圧しか印加されず、ＤＲ
ＡＭの高速読み出しに重要な初期センス動作の時間的遅
れは避けられない。
初期センス動作時にはセンスアンプトランジスタのゲー
ト・ソース間にはＶCC／２の電圧しか印加されず、ＤＲ
ＡＭの高速読み出しに重要な初期センス動作の時間的遅
れは避けられない。
【００２０】これを解決する方法として、特開平４−１
８４７８７には、第２の実施例として、図１０に示すよ
うに、初期センス動作時には信号ＰＳＱにより電荷転送
ゲートＱ４５をオフさせる（ＳＡＰ・ＳＡＮ間の短絡を
行わない）ように制御しておき、センスアンプ駆動信号
／ＳＥＰ・ＳＥＮによりセンスアンプ駆動用トランジス
タＱ４３、Ｑ４４をオンさせ、センスアンプ３１、３２
を活性化させる方法が開示されている。
８４７８７には、第２の実施例として、図１０に示すよ
うに、初期センス動作時には信号ＰＳＱにより電荷転送
ゲートＱ４５をオフさせる（ＳＡＰ・ＳＡＮ間の短絡を
行わない）ように制御しておき、センスアンプ駆動信号
／ＳＥＰ・ＳＥＮによりセンスアンプ駆動用トランジス
タＱ４３、Ｑ４４をオンさせ、センスアンプ３１、３２
を活性化させる方法が開示されている。
【００２１】しかし、この第２の実施例では、センス時
の電荷の有効移動が行われないので、センス動作に伴う
ビット線充放電電流量が第１の実施例に比べて５０％増
加するという問題点がある。
の電荷の有効移動が行われないので、センス動作に伴う
ビット線充放電電流量が第１の実施例に比べて５０％増
加するという問題点がある。
【００２２】即ち、上述したように、微細素子を集積し
た高密度ＤＲＡＭにおいて、従来と同様なＶCC／２プリ
チャージ方式を採用した場合には、将来的には電源電圧
の低電圧化によりセンスアンプの動作が著しく劣化する
という問題点がある。
た高密度ＤＲＡＭにおいて、従来と同様なＶCC／２プリ
チャージ方式を採用した場合には、将来的には電源電圧
の低電圧化によりセンスアンプの動作が著しく劣化する
という問題点がある。
【００２３】さらに、ＤＲＡＭの動作スピードに極めて
重要な初期センス時におけるセンスアンプトランジスタ
のゲート・ソース電圧を大きくする従来の手法を採用す
ると、ビット線充放電電流量がＶCC／２プリチャージ方
式に比べて大きくなるという問題点がある。
重要な初期センス時におけるセンスアンプトランジスタ
のゲート・ソース電圧を大きくする従来の手法を採用す
ると、ビット線充放電電流量がＶCC／２プリチャージ方
式に比べて大きくなるという問題点がある。
【００２４】
【発明が解決しようとする課題】上記したように従来の
ＶCC／２プリチャージ方式を採用したＤＲＡＭは、将来
的には電源電圧の低電圧化によりセンスアンプの動作が
著しく劣化するという問題点があった。また、ＤＲＡＭ
の動作スピードに極めて重要な初期センス時におけるセ
ンスアンプトランジスタのゲート・ソース電圧を大きく
する従来の手法を採用すると、ビット線充放電電流量が
ＶCC／２プリチャージ方式に比べて大きくなるという問
題があった。
ＶCC／２プリチャージ方式を採用したＤＲＡＭは、将来
的には電源電圧の低電圧化によりセンスアンプの動作が
著しく劣化するという問題点があった。また、ＤＲＡＭ
の動作スピードに極めて重要な初期センス時におけるセ
ンスアンプトランジスタのゲート・ソース電圧を大きく
する従来の手法を採用すると、ビット線充放電電流量が
ＶCC／２プリチャージ方式に比べて大きくなるという問
題があった。
【００２５】本発明は上記の問題点を解決すべくなされ
たもので、ＶCC／２プリチャージ方式の低消費電力特性
を活かしながら、低電源電圧条件下においても安定な高
速センス動作を可能としたＤＲＡＭを提供することを目
的とする。
たもので、ＶCC／２プリチャージ方式の低消費電力特性
を活かしながら、低電源電圧条件下においても安定な高
速センス動作を可能としたＤＲＡＭを提供することを目
的とする。
【００２６】
【課題を解決するための手段】本発明のＤＲＡＭは、そ
れぞれ同一導電型のメモリセル選択用トランジスタとキ
ャパシタとからなる複数のダイナミック型メモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイのメモリセルを選択駆動するための複数
本のワード線と、前記メモリセルアレイの選択されたメ
モリセルとの間でデータの授受を行う複数対のビット線
と、前記各ビット線対にそれぞれ対応して設けられたビ
ット線センスアンプと、前記複数対のビット線を二分し
て得られる第１、第２のグループのうち、第１のグルー
プのビット線対に対応して設けられ、それらのビット線
対を電源電圧の１／２と接地電位との間の第１のプリチ
ャージ電位にプリチャージする第１のプリチャージ回路
と、前記複数対のビット線を二分して得られる第１、第
２のグループのうち、第２のグループのビット線対に対
応して設けられ、それらのビット線対を前記電源電圧の
１／２と第１のプリチャージ電位との差分だけ電源電圧
の１／２より高い第２のプリチャージ電位にプリチャー
ジする第２のプリチャージ回路と、前記第１のプリチャ
ージ回路および第２のプリチャージ回路のそれぞれのプ
リチャージ動作を時間差を持たせて順次行わせるように
制御するプリチャージ制御回路とを具備することを特徴
とする。
れぞれ同一導電型のメモリセル選択用トランジスタとキ
ャパシタとからなる複数のダイナミック型メモリセルが
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルアレイのメモリセルを選択駆動するための複数
本のワード線と、前記メモリセルアレイの選択されたメ
モリセルとの間でデータの授受を行う複数対のビット線
と、前記各ビット線対にそれぞれ対応して設けられたビ
ット線センスアンプと、前記複数対のビット線を二分し
て得られる第１、第２のグループのうち、第１のグルー
プのビット線対に対応して設けられ、それらのビット線
対を電源電圧の１／２と接地電位との間の第１のプリチ
ャージ電位にプリチャージする第１のプリチャージ回路
と、前記複数対のビット線を二分して得られる第１、第
２のグループのうち、第２のグループのビット線対に対
応して設けられ、それらのビット線対を前記電源電圧の
１／２と第１のプリチャージ電位との差分だけ電源電圧
の１／２より高い第２のプリチャージ電位にプリチャー
ジする第２のプリチャージ回路と、前記第１のプリチャ
ージ回路および第２のプリチャージ回路のそれぞれのプ
リチャージ動作を時間差を持たせて順次行わせるように
制御するプリチャージ制御回路とを具備することを特徴
とする。
【００２７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 （１）実施例１（図１、図２） 図１は、本発明の第１の実施例のＤＲＡＭのコア回路の
主要部を示している。図１に示すＤＲＡＭにおいては、
図８を参照して前述したＤＲＡＭと同様に、複数個のダ
イナミック型メモリセル１がマトリクス状に集積・配置
されたメモリセルアレイが構成されている。また、各メ
モリセル１はＮＭＯＳトランジスタからなるメモリセル
選択用トランジスタとキャパシタとから構成されてい
る。
施の形態を詳細に説明する。 （１）実施例１（図１、図２） 図１は、本発明の第１の実施例のＤＲＡＭのコア回路の
主要部を示している。図１に示すＤＲＡＭにおいては、
図８を参照して前述したＤＲＡＭと同様に、複数個のダ
イナミック型メモリセル１がマトリクス状に集積・配置
されたメモリセルアレイが構成されている。また、各メ
モリセル１はＮＭＯＳトランジスタからなるメモリセル
選択用トランジスタとキャパシタとから構成されてい
る。
【００２８】上記メモリセルアレイは、メモリセルを選
択駆動するための複数本のワード線と、メモリセルとの
データの授受を行う複数対のビット線が互いに交差して
配設され、その各交点にメモリセルが配置された構成を
採用している。
択駆動するための複数本のワード線と、メモリセルとの
データの授受を行う複数対のビット線が互いに交差して
配設され、その各交点にメモリセルが配置された構成を
採用している。
【００２９】図１中には、表示の簡素化のため、４組の
ビット線対（ＢＬ１１・ｂＢＬ１１）、（ＢＬ１２・ｂ
ＢＬ１２）、（ＢＬ２１・ｂＢＬ２１）、（ＢＬ２２・
ｂＢＬ２２）、１本のワード線ＷＬに接続された４個の
メモリセル１および１本のダミーワード線ＤＷＬに接続
された４個のダミーセル２のみが示されている。
ビット線対（ＢＬ１１・ｂＢＬ１１）、（ＢＬ１２・ｂ
ＢＬ１２）、（ＢＬ２１・ｂＢＬ２１）、（ＢＬ２２・
ｂＢＬ２２）、１本のワード線ＷＬに接続された４個の
メモリセル１および１本のダミーワード線ＤＷＬに接続
された４個のダミーセル２のみが示されている。
【００３０】各ビット線対は、前記ワード線によるメモ
リセルの選択駆動によりビット線対に生じる電位差をセ
ンス期間に検知・増幅してメモリセルのデータを読み出
すためのビット線センスアンプ３（本例ではＰＭＯＳセ
ンスアンプおよびＮＭＯＳセンスアンプの一対からな
る）が設けられており、さらに、カラムアドレスのデコ
ード出力ＣＤＬｉにより選択されたビット線対のデータ
を外部出力するためのカラム選択ゲート５を介してデー
タ線対（ＤＱ、ｂＤＱ）に接続されている。
リセルの選択駆動によりビット線対に生じる電位差をセ
ンス期間に検知・増幅してメモリセルのデータを読み出
すためのビット線センスアンプ３（本例ではＰＭＯＳセ
ンスアンプおよびＮＭＯＳセンスアンプの一対からな
る）が設けられており、さらに、カラムアドレスのデコ
ード出力ＣＤＬｉにより選択されたビット線対のデータ
を外部出力するためのカラム選択ゲート５を介してデー
タ線対（ＤＱ、ｂＤＱ）に接続されている。
【００３１】さらに、ビット線対は、２つのグループに
分割されており、第１のグループは、ビット線プリチャ
ージイコライズ回路４を介して電源電圧の１／３の電位
に相当するＶCC／３（以下、第１のプリチャージ電位）
にプリチャージされ、第２のグループは、ビット線プリ
チャージイコライズ回路４を介して電源電圧の２／３の
電位に相当する２ＶCC／３（以下、第２のプリチャージ
電位）にプリチャージされる。
分割されており、第１のグループは、ビット線プリチャ
ージイコライズ回路４を介して電源電圧の１／３の電位
に相当するＶCC／３（以下、第１のプリチャージ電位）
にプリチャージされ、第２のグループは、ビット線プリ
チャージイコライズ回路４を介して電源電圧の２／３の
電位に相当する２ＶCC／３（以下、第２のプリチャージ
電位）にプリチャージされる。
【００３２】なお、前記第１のグループのビット線プリ
チャージイコライズ回路４および第２のグループのビッ
ト線プリチャージイコライズ回路４は、それぞれ対応し
てイコライズ制御信号ＥＱＬ１、ＥＱＬ２により制御さ
れ、／ＲＡＳプリチャージ時にはこれらの信号ＥＱＬ
１、ＥＱＬ２がそれぞれ“Ｈ”となることにより各ビッ
ト線対はそれぞれ所望の電位にプリチャージ及びイコラ
イズされる。
チャージイコライズ回路４および第２のグループのビッ
ト線プリチャージイコライズ回路４は、それぞれ対応し
てイコライズ制御信号ＥＱＬ１、ＥＱＬ２により制御さ
れ、／ＲＡＳプリチャージ時にはこれらの信号ＥＱＬ
１、ＥＱＬ２がそれぞれ“Ｈ”となることにより各ビッ
ト線対はそれぞれ所望の電位にプリチャージ及びイコラ
イズされる。
【００３３】さらに、ダミーセル２には、対応するグル
ープのビット線イコライズ制御信号ＥＱＬ１、ＥＱＬ２
により制御される書き込み用ＮＭＯＳトランジスタＱＷ
が接続されており、プリチャージ時にはＶDC（本例では
ＶCC／２）が書き込まれる。
ープのビット線イコライズ制御信号ＥＱＬ１、ＥＱＬ２
により制御される書き込み用ＮＭＯＳトランジスタＱＷ
が接続されており、プリチャージ時にはＶDC（本例では
ＶCC／２）が書き込まれる。
【００３４】一方、前記ビット線センスアンプ３のＰＭ
ＯＳセンスアンプの共通ソース配線およびＮＭＯＳセン
スアンプの共通ソース配線は、前記二分されたビット線
対グループに対応して第１のグループの共通ソース配線
ＳＡＰ１・ｂＳＡＮ１および第２のグループの共通ソー
ス配線ＳＡＰ２・ｂＳＡＮ２に二分されている。
ＯＳセンスアンプの共通ソース配線およびＮＭＯＳセン
スアンプの共通ソース配線は、前記二分されたビット線
対グループに対応して第１のグループの共通ソース配線
ＳＡＰ１・ｂＳＡＮ１および第２のグループの共通ソー
ス配線ＳＡＰ２・ｂＳＡＮ２に二分されている。
【００３５】そして、共通ソース配線ＳＡＰ１およびＳ
ＡＰ２は、信号ｂＳＥＰ１・ｂＳＥＰ２により対応して
駆動されるＰＭＯＳセンスアンプからなるＰＭＯＳセン
スアンプ駆動回路により活性化され、共通ソース配線ｂ
ＳＡＮ１およびｂＳＡＮ２は、信号ＳＥＮ１・ＳＥＮ２
により対応して駆動されるＮＭＯＳセンスアンプからな
るＮＭＯＳセンスアンプ駆動回路により活性化される。
ＡＰ２は、信号ｂＳＥＰ１・ｂＳＥＰ２により対応して
駆動されるＰＭＯＳセンスアンプからなるＰＭＯＳセン
スアンプ駆動回路により活性化され、共通ソース配線ｂ
ＳＡＮ１およびｂＳＡＮ２は、信号ＳＥＮ１・ＳＥＮ２
により対応して駆動されるＮＭＯＳセンスアンプからな
るＮＭＯＳセンスアンプ駆動回路により活性化される。
【００３６】さらに、前記第１グループのＰＭＯＳセン
スアンプの共通ソース配線ＳＡＰ１と第２グループのＮ
ＭＯＳセンスアンプの共通ソース配線ｂＳＡＮ２との間
には、これらの信号線を所定のタイミングで短絡させて
電荷を移動させる電荷転送ゲート用のＮＭＯＳトランジ
スタＱ４５が配置され、このＮＭＯＳトランジスタＱ４
５のゲートには第３のイコライズ信号ＥＱＬ３が入力さ
れる。
スアンプの共通ソース配線ＳＡＰ１と第２グループのＮ
ＭＯＳセンスアンプの共通ソース配線ｂＳＡＮ２との間
には、これらの信号線を所定のタイミングで短絡させて
電荷を移動させる電荷転送ゲート用のＮＭＯＳトランジ
スタＱ４５が配置され、このＮＭＯＳトランジスタＱ４
５のゲートには第３のイコライズ信号ＥＱＬ３が入力さ
れる。
【００３７】なお、図１においては、第１のグループ、
第２のグループに相当するビット線対を各２組ずつ示し
たが、実際のＤＲＡＭにおいては図１に示した構成を基
本として複数対のビット線対がそれぞれのグループに分
けられた構成を採用している。
第２のグループに相当するビット線対を各２組ずつ示し
たが、実際のＤＲＡＭにおいては図１に示した構成を基
本として複数対のビット線対がそれぞれのグループに分
けられた構成を採用している。
【００３８】また、図１において、６はプリチャージ用
の電源回路（プリチャージ電源回路）、７は前記イコラ
イズ信号ＥＱＬ１〜ＥＱＬ３を供給する制御回路であ
る。また、通常のＤＲＡＭと同様に、外部アドレスを取
り込むアドレスバッファ回路（図示せず）から出力する
ロウアドレス信号をデコードして任意のワード線を選択
駆動するロウデコーダ・ワード線ドライバ８、アドレス
バッファ回路から出力するカラムアドレス信号をデコー
ドして任意のカラム選択スイッチを選択指定するカラム
デコーダ９、メモリセルから読み出されて検知・増幅さ
れたデータを外部に出力する出力バッファ回路（図示せ
ず）、外部から入力するデータを取り込む入力バッファ
回路（図示せず）、各種制御信号を発生するクロックジ
ェネレータ等 （図示せず）が設けられている。
の電源回路（プリチャージ電源回路）、７は前記イコラ
イズ信号ＥＱＬ１〜ＥＱＬ３を供給する制御回路であ
る。また、通常のＤＲＡＭと同様に、外部アドレスを取
り込むアドレスバッファ回路（図示せず）から出力する
ロウアドレス信号をデコードして任意のワード線を選択
駆動するロウデコーダ・ワード線ドライバ８、アドレス
バッファ回路から出力するカラムアドレス信号をデコー
ドして任意のカラム選択スイッチを選択指定するカラム
デコーダ９、メモリセルから読み出されて検知・増幅さ
れたデータを外部に出力する出力バッファ回路（図示せ
ず）、外部から入力するデータを取り込む入力バッファ
回路（図示せず）、各種制御信号を発生するクロックジ
ェネレータ等 （図示せず）が設けられている。
【００３９】次に、図１に示された構成のＤＲＡＭの動
作について図２に示したタイミング図を用いて説明す
る。／ＲＡＳが“Ｈ”から“Ｌ”に遷移してＲＡＳアク
ティブ状態に入ると、ビット線イコライズ制御信号ＥＱ
Ｌ１・ＥＱＬ２が“Ｌ”となり、ビット線はフローティ
ング状態になる。
作について図２に示したタイミング図を用いて説明す
る。／ＲＡＳが“Ｈ”から“Ｌ”に遷移してＲＡＳアク
ティブ状態に入ると、ビット線イコライズ制御信号ＥＱ
Ｌ１・ＥＱＬ２が“Ｌ”となり、ビット線はフローティ
ング状態になる。
【００４０】次いで、外部アドレスにより選択されたワ
ード線ＷＬとダミーワード線ＤＷＬが立ち上がり、メモ
リセルおよびダミーセルからデータがビット線に読み出
される。
ード線ＷＬとダミーワード線ＤＷＬが立ち上がり、メモ
リセルおよびダミーセルからデータがビット線に読み出
される。
【００４１】いま、仮に、全てのメモリセルに“Ｈ”デ
ータとしてＶCCが書き込まれていたとすると、ＶCC／３
にプリチャージされた第１のグループのビット線対の電
位（例えばビット線対ＢＬ１１・ｂＢＬ１１の電位ＶBL
11、ＶbBL11 ）は、ビット線容量をＣB 、メモリセル１
およびダミーセル容量２をそれぞれＣS として電荷分配
則を適用して解くと、 ＶBL11 ＝ＶCC×{(ＣB ／３）＋ ＣS ｝／（ＣB ＋ＣS ） …（１） ＶbBL11 ＝ＶCC×{(ＣB ／３）＋（ＣS ／２）｝／（Ｃ
B ＋ＣS ）…（２）となる。
ータとしてＶCCが書き込まれていたとすると、ＶCC／３
にプリチャージされた第１のグループのビット線対の電
位（例えばビット線対ＢＬ１１・ｂＢＬ１１の電位ＶBL
11、ＶbBL11 ）は、ビット線容量をＣB 、メモリセル１
およびダミーセル容量２をそれぞれＣS として電荷分配
則を適用して解くと、 ＶBL11 ＝ＶCC×{(ＣB ／３）＋ ＣS ｝／（ＣB ＋ＣS ） …（１） ＶbBL11 ＝ＶCC×{(ＣB ／３）＋（ＣS ／２）｝／（Ｃ
B ＋ＣS ）…（２）となる。
【００４２】また、２ＶCC／３にプリチャージされた第
２のグループのビット線対の電位（例えばビット線対Ｂ
Ｌ２１・ｂＢＬ２１の電位ＶBL21、ＶbBL21 ）は、 ＶBL21 ＝ＶCC×{(２ＣB ／３）＋ ＣS ｝／（ＣB ＋ＣS) …（３） ＶbBL21 ＝ＶCC×{(２ＣB ／３）＋（ＣS ／２)}／（ＣB ＋ＣS ）…（４） となる。
２のグループのビット線対の電位（例えばビット線対Ｂ
Ｌ２１・ｂＢＬ２１の電位ＶBL21、ＶbBL21 ）は、 ＶBL21 ＝ＶCC×{(２ＣB ／３）＋ ＣS ｝／（ＣB ＋ＣS) …（３） ＶbBL21 ＝ＶCC×{(２ＣB ／３）＋（ＣS ／２)}／（ＣB ＋ＣS ）…（４） となる。
【００４３】ゆえに、各ビット線対の電位差は、式
（１）、（２）の差分および式（３）、（４）の差分か
ら得られ、いずれのグループのビット線対の電位差、即
ち、センスアンプ３に入力される信号電圧Ｖsignalは、 Ｖsignal＝ＶCC×ＣS ／２（ＣB ＋ＣS ） …（５） となる。
（１）、（２）の差分および式（３）、（４）の差分か
ら得られ、いずれのグループのビット線対の電位差、即
ち、センスアンプ３に入力される信号電圧Ｖsignalは、 Ｖsignal＝ＶCC×ＣS ／２（ＣB ＋ＣS ） …（５） となる。
【００４４】なお、前記したようにメモリセル１の容量
とダミーセル２の容量を同じ値ＣＳにし、ダミーセル２
の書き込み電圧ＶＤＣとしてＶcc／２に相当する電位を
採用しているので、前式（５）の信号電圧Ｖsignalの値
は、メモリセル１の記憶論理によらず一定となる。
とダミーセル２の容量を同じ値ＣＳにし、ダミーセル２
の書き込み電圧ＶＤＣとしてＶcc／２に相当する電位を
採用しているので、前式（５）の信号電圧Ｖsignalの値
は、メモリセル１の記憶論理によらず一定となる。
【００４５】さらに、前記ワード線ＷＬの活性化に続い
て、第１のグループのセンスアンプ活性化信号ｂＳＥＰ
１、ＳＥＮ１が活性状態に遷移し、第１のグループのセ
ンスアンプの共通ソース配線のうちＳＡＰ１が電源電圧
へ、ｂＳＡＮ１が接地電圧へ駆動される。
て、第１のグループのセンスアンプ活性化信号ｂＳＥＰ
１、ＳＥＮ１が活性状態に遷移し、第１のグループのセ
ンスアンプの共通ソース配線のうちＳＡＰ１が電源電圧
へ、ｂＳＡＮ１が接地電圧へ駆動される。
【００４６】これにより、第１のグループのビット線対
あるいは第２のグループのビット線対に接続されたセン
スアンプトランジスタのゲート・ソース間には、電源電
圧の２／３に相当する２ＶCC／３の電位が印加される。
あるいは第２のグループのビット線対に接続されたセン
スアンプトランジスタのゲート・ソース間には、電源電
圧の２／３に相当する２ＶCC／３の電位が印加される。
【００４７】この結果、従来のＶCC／２プリチャージ方
式（この場合のセンスアンプトランジスタのゲート・ソ
ース間電圧は前述したようにＶCC／２）に比べ、３３％
増の電圧が印加されることになり、低電源電圧条件下に
おいても高速センス動作が可能となる。
式（この場合のセンスアンプトランジスタのゲート・ソ
ース間電圧は前述したようにＶCC／２）に比べ、３３％
増の電圧が印加されることになり、低電源電圧条件下に
おいても高速センス動作が可能となる。
【００４８】このような初期センス動作に引き続いて、
第２のグループのセンスアンプ活性化信号ＳＥＮ２、ｂ
ＳＥＰ２が活性状態に遷移することにより、第２のグル
ープのセンスアンプの共通ソース配線ｂＳＡＮ２、ＳＡ
Ｐ２がそれぞれ対応して接地電位、電源電位まで駆動さ
れ、各ビット線対の“Ｌ”レベル側は接地電圧まで、
“Ｈ”レベル側は電源電圧まで駆動され、メモリセルデ
ータが再書き込みされる。
第２のグループのセンスアンプ活性化信号ＳＥＮ２、ｂ
ＳＥＰ２が活性状態に遷移することにより、第２のグル
ープのセンスアンプの共通ソース配線ｂＳＡＮ２、ＳＡ
Ｐ２がそれぞれ対応して接地電位、電源電位まで駆動さ
れ、各ビット線対の“Ｌ”レベル側は接地電圧まで、
“Ｈ”レベル側は電源電圧まで駆動され、メモリセルデ
ータが再書き込みされる。
【００４９】この後、／ＲＡＳが再び“Ｈ”へ遷移して
ＲＡＳプリチャージ状態になると、ワード線ＷＬが非選
択状態に戻る。これに続いて、センスアンプ活性化信号
ｂＳＥＰ１、ＳＥＮ２、ＳＥＮ１、ｂＳＥＰ２がそれぞ
れ非活性状態になった後、まず、第１のグループのイコ
ラズ制御信号ＥＱＬ１が“Ｈ”へ遷移し、第１のグルー
プのビット線対が短絡される。
ＲＡＳプリチャージ状態になると、ワード線ＷＬが非選
択状態に戻る。これに続いて、センスアンプ活性化信号
ｂＳＥＰ１、ＳＥＮ２、ＳＥＮ１、ｂＳＥＰ２がそれぞ
れ非活性状態になった後、まず、第１のグループのイコ
ラズ制御信号ＥＱＬ１が“Ｈ”へ遷移し、第１のグルー
プのビット線対が短絡される。
【００５０】これと同時に、第３のイコライズ制御信号
ＥＱＬ３も“Ｈ”へ遷移し、トランジスタＱ４５を介し
てセンスアンプ駆動線ＳＡＰ１とｂＳＡＮ２が短絡され
る。その結果、第２のグループのビット線対のうちでセ
ンス期間に“Ｌ”（接地電位）に駆動された一方のビッ
ト線のみが第１のグループのビット線対と短絡される。
ＥＱＬ３も“Ｈ”へ遷移し、トランジスタＱ４５を介し
てセンスアンプ駆動線ＳＡＰ１とｂＳＡＮ２が短絡され
る。その結果、第２のグループのビット線対のうちでセ
ンス期間に“Ｌ”（接地電位）に駆動された一方のビッ
ト線のみが第１のグループのビット線対と短絡される。
【００５１】即ち、最小単位で考えると、電源電圧まで
駆動された１本のビット線（第１のグループのビット線
対のうちの一方のビット線）と接地電位まで駆動された
２本のビット線（第１のグループのビット線対のうちの
他方のビット線および第２のグループのビット線対のう
ちの一方のビット線）とが一度に短絡されることにな
り、その結果、電荷の移動のみで上記３本のビット線に
ＶCC／３の電位が生成される。
駆動された１本のビット線（第１のグループのビット線
対のうちの一方のビット線）と接地電位まで駆動された
２本のビット線（第１のグループのビット線対のうちの
他方のビット線および第２のグループのビット線対のう
ちの一方のビット線）とが一度に短絡されることにな
り、その結果、電荷の移動のみで上記３本のビット線に
ＶCC／３の電位が生成される。
【００５２】さらに、第２のグループのビット線イコラ
イズ制御信号ＥＱＬ２が“Ｈ”になると同時に第３のイ
コライズ制御信号ＥＱＬ３は“Ｌ”へ遷移し、第２のグ
ループのビット線対がイコライズされる。この時、前記
したように第２のグループのビット線対のうちでセンス
期間に“Ｌ”に駆動された一方のビット線は先のイコラ
イズ動作によりＶCC／３の電位に設定されているので、
第２のグループのビット線対のうちでセンス期間に
“Ｈ”（電源電位）に駆動された他方のビット線と短絡
されることにより、電荷の移動のみで第２のグループの
ビット線対に２ＶCC／３の電位が生成される。
イズ制御信号ＥＱＬ２が“Ｈ”になると同時に第３のイ
コライズ制御信号ＥＱＬ３は“Ｌ”へ遷移し、第２のグ
ループのビット線対がイコライズされる。この時、前記
したように第２のグループのビット線対のうちでセンス
期間に“Ｌ”に駆動された一方のビット線は先のイコラ
イズ動作によりＶCC／３の電位に設定されているので、
第２のグループのビット線対のうちでセンス期間に
“Ｈ”（電源電位）に駆動された他方のビット線と短絡
されることにより、電荷の移動のみで第２のグループの
ビット線対に２ＶCC／３の電位が生成される。
【００５３】このように、プリチャージ時において２段
階に分けてビット線をプリチャージ及びイコライズする
ことにより、ＶCC／３のプリチャージ電位および２ＶCC
／３のプリチャージ電位をビット線の電荷の移動のみで
生成可能となる。これにより、プリチャージサイクルに
おいては、電源からの電荷の供給を必要としない。
階に分けてビット線をプリチャージ及びイコライズする
ことにより、ＶCC／３のプリチャージ電位および２ＶCC
／３のプリチャージ電位をビット線の電荷の移動のみで
生成可能となる。これにより、プリチャージサイクルに
おいては、電源からの電荷の供給を必要としない。
【００５４】一方、／ＲＡＳアクティブ時には、第１の
グループのビット線のうち“Ｈ”側を電源電圧の２／
３、第２のグループのビット線のうち“Ｈ”側を電源電
圧の１／３程度駆動している。その結果、ビット線充放
電に伴う消費電力は、ＶCC／２プリチャージ方式の場合
と同一となり、低消費電力化が可能となる。
グループのビット線のうち“Ｈ”側を電源電圧の２／
３、第２のグループのビット線のうち“Ｈ”側を電源電
圧の１／３程度駆動している。その結果、ビット線充放
電に伴う消費電力は、ＶCC／２プリチャージ方式の場合
と同一となり、低消費電力化が可能となる。
【００５５】以上述べたように、本実施例１では、ＶCC
／２プリチャージ方式の低消費電力特性を活かしなが
ら、ＶCC／２プリチャージ方式の場合に比してセンスア
ンプトランジスタのゲート・ソース間電圧を３３％も増
大させることが可能となる。
／２プリチャージ方式の低消費電力特性を活かしなが
ら、ＶCC／２プリチャージ方式の場合に比してセンスア
ンプトランジスタのゲート・ソース間電圧を３３％も増
大させることが可能となる。
【００５６】即ち、本実施例１の特徴１として、１サイ
クルに活性化される全ビット線対群を２つのグループに
分割し、第１のグループのビット線プリチャージ電位を
ＶCC／３とし、他方の第２のグループのそれを２ＶCC／
３に設定する。
クルに活性化される全ビット線対群を２つのグループに
分割し、第１のグループのビット線プリチャージ電位を
ＶCC／３とし、他方の第２のグループのそれを２ＶCC／
３に設定する。
【００５７】これにより、センス動作時には、第１のグ
ループのビット線に接続されたセンスアンプ駆動線（セ
ンスアンプ３の共通ソース線）ＳＡＰ１とｂＳＡＮ１を
それぞれＶCCとＶSSまで駆動するとともに第２のグルー
プのビット線に接続されたセンスアンプ駆動線（センス
アンプ３の共通ソース線）ＳＡＰ２とｂＳＡＮ２をそれ
ぞれＶCCとＶSSまで駆動することにより、全てのセンス
アンプトランジスタのゲート・ソース間電圧を２ＶCC／
３まで大きくすることが可能なる。
ループのビット線に接続されたセンスアンプ駆動線（セ
ンスアンプ３の共通ソース線）ＳＡＰ１とｂＳＡＮ１を
それぞれＶCCとＶSSまで駆動するとともに第２のグルー
プのビット線に接続されたセンスアンプ駆動線（センス
アンプ３の共通ソース線）ＳＡＰ２とｂＳＡＮ２をそれ
ぞれＶCCとＶSSまで駆動することにより、全てのセンス
アンプトランジスタのゲート・ソース間電圧を２ＶCC／
３まで大きくすることが可能なる。
【００５８】また、本実施例１の特徴２として、ビット
線プリチャージを２段階に行い、前記した第１のグルー
プのビット線プリチャージ電位（ＶCC／３）および第２
のグループのビット線プリチャージ電位（２ＶCC／３）
に相当する電圧をビット線の電荷の移動のみで生成する
ことで、ビット線充放電に伴う消費電力を抑制する。
線プリチャージを２段階に行い、前記した第１のグルー
プのビット線プリチャージ電位（ＶCC／３）および第２
のグループのビット線プリチャージ電位（２ＶCC／３）
に相当する電圧をビット線の電荷の移動のみで生成する
ことで、ビット線充放電に伴う消費電力を抑制する。
【００５９】以上２つの特徴の組み合わせにより、従来
のＶCC／２プリチャージ方式に比べ、消費電力が同一で
センス動作に重要なセンスアンプトランジスタのゲート
・ソース間電圧を３３％増加させることができ、将来的
な低電源電圧条件下においても安定で高速な低消費電力
方式のセンス回路を提供することが可能となる。
のＶCC／２プリチャージ方式に比べ、消費電力が同一で
センス動作に重要なセンスアンプトランジスタのゲート
・ソース間電圧を３３％増加させることができ、将来的
な低電源電圧条件下においても安定で高速な低消費電力
方式のセンス回路を提供することが可能となる。
【００６０】（２）実施例２（図３、図２） 第２の実施例は、前記したように図１に示した構成と図
２に示すような動作タイミングを有する第１の実施例と
比べて、プリチャージサイクルにおいて第１のグループ
のビット線プリチャージ電位を第２のグループのビット
線プリチャージ電位に先行して生成する回路の具体例が
異なる。
２に示すような動作タイミングを有する第１の実施例と
比べて、プリチャージサイクルにおいて第１のグループ
のビット線プリチャージ電位を第２のグループのビット
線プリチャージ電位に先行して生成する回路の具体例が
異なる。
【００６１】即ち、図３に示すように、第２のグループ
のビット線対に接続されたＮＭＯＳセンスアンプの共通
ソース配線ｂＳＡＮ２と第１のグループのビット線対に
接続されたＮＭＯＳセンスアンプの共通ソース配線ｂＳ
ＡＮ１の間に電荷転送ゲートＱ４５を配置している。こ
の場合も、図２に示したタイミングと同一タイミングで
動作し、第１の実施例と同様の効果が得られる。
のビット線対に接続されたＮＭＯＳセンスアンプの共通
ソース配線ｂＳＡＮ２と第１のグループのビット線対に
接続されたＮＭＯＳセンスアンプの共通ソース配線ｂＳ
ＡＮ１の間に電荷転送ゲートＱ４５を配置している。こ
の場合も、図２に示したタイミングと同一タイミングで
動作し、第１の実施例と同様の効果が得られる。
【００６２】（３）実施例３（図４、図２） 第４の実施例は、前記第１の実施例および第２の実施例
と比べて、プリチャージサイクルにおいて第１のグルー
プのビット線プリチャージ電位を第２のグループのビッ
ト線プリチャージ電位に先行して生成する回路の具体例
が異なる。
と比べて、プリチャージサイクルにおいて第１のグルー
プのビット線プリチャージ電位を第２のグループのビッ
ト線プリチャージ電位に先行して生成する回路の具体例
が異なる。
【００６３】即ち、図４に示すように、第２のビット線
のグループに接続されたＮＭＯＳセンスアンプの共通ソ
ース配線ｂＳＡＮ２と第１のグループのビット線プリチ
ャージイコライズ回路４に接続されている第１のプリチ
ャージ電源線４０の間に電荷転送ゲートＱ４５を設けて
いる。
のグループに接続されたＮＭＯＳセンスアンプの共通ソ
ース配線ｂＳＡＮ２と第１のグループのビット線プリチ
ャージイコライズ回路４に接続されている第１のプリチ
ャージ電源線４０の間に電荷転送ゲートＱ４５を設けて
いる。
【００６４】この場合、前記第１のプリチャージ電源線
４０と第１のプリチャージ電源（第１のグループのビッ
ト線プリチャージ電位発生回路）との間にＰＭＯＳトラ
ンジスタＱ４６を新たに追加し、そのゲート電極に第３
のイコライズ制御信号ＥＱＬ３を入力することにより、
電荷転送ゲートＱ４５が活性化されている期間において
上記ＰＭＯＳトランジスタＱ４６をオフ状態に制御して
第１のビット線プリチャージイコライズ回路４と第１の
プリチャージ電源とを遮断することが望ましい。
４０と第１のプリチャージ電源（第１のグループのビッ
ト線プリチャージ電位発生回路）との間にＰＭＯＳトラ
ンジスタＱ４６を新たに追加し、そのゲート電極に第３
のイコライズ制御信号ＥＱＬ３を入力することにより、
電荷転送ゲートＱ４５が活性化されている期間において
上記ＰＭＯＳトランジスタＱ４６をオフ状態に制御して
第１のビット線プリチャージイコライズ回路４と第１の
プリチャージ電源とを遮断することが望ましい。
【００６５】このように構成によれば、第１のプリチャ
ージ電源からの電荷供給パスを非導通化し、ビット線の
電荷の移動のみで第１のグループのビット線プリチャー
ジ電圧を生成することが可能である。
ージ電源からの電荷供給パスを非導通化し、ビット線の
電荷の移動のみで第１のグループのビット線プリチャー
ジ電圧を生成することが可能である。
【００６６】この場合も、図２に示したタイミングと同
一タイミングで動作し、第１の実施例および第２の実施
例と同様の効果が得られる。 （４）実施例４（図１、図５） 第４の実施例は、前記したように図１に示した構成と図
２に示すような動作タイミングを有する第１の実施例と
比べて、コア回路の主要部の構成は全く同一であるが、
その動作タイミングが異なり、プリチャージサイクルに
おける第１のグループのビット線プリチャージ電圧と第
２のグループのビット線プリチャージ電圧の生成順を逆
にした点が異なる。
一タイミングで動作し、第１の実施例および第２の実施
例と同様の効果が得られる。 （４）実施例４（図１、図５） 第４の実施例は、前記したように図１に示した構成と図
２に示すような動作タイミングを有する第１の実施例と
比べて、コア回路の主要部の構成は全く同一であるが、
その動作タイミングが異なり、プリチャージサイクルに
おける第１のグループのビット線プリチャージ電圧と第
２のグループのビット線プリチャージ電圧の生成順を逆
にした点が異なる。
【００６７】つまり、プリチャージサイクルにおいて第
２のグループのビット線プリチャージ電位に相当する２
ＶCC／３の電位を生成した後、第１のグループのビット
線プリチャージ電位に相当するＶCC／３の電位を生成す
るようにした。
２のグループのビット線プリチャージ電位に相当する２
ＶCC／３の電位を生成した後、第１のグループのビット
線プリチャージ電位に相当するＶCC／３の電位を生成す
るようにした。
【００６８】図５は、第４の実施例の動作タイミングを
示している。この第４の実施例の動作タイミングと図２
に示した第１の実施例のタイミングとの違いは、／ＲＡ
Ｓプリチャージサイクルにおいて、第１のグループのビ
ット線のイコライズ制御信号ＥＱＬ１に先だって第２の
グループのビット線のイコライズ制御信号ＥＱＬ２を活
性化する点にある。
示している。この第４の実施例の動作タイミングと図２
に示した第１の実施例のタイミングとの違いは、／ＲＡ
Ｓプリチャージサイクルにおいて、第１のグループのビ
ット線のイコライズ制御信号ＥＱＬ１に先だって第２の
グループのビット線のイコライズ制御信号ＥＱＬ２を活
性化する点にある。
【００６９】即ち、ＥＱＬ２が“Ｈ”へ遷移すると同時
に第３のイコライズ制御信号ＥＱＬ３も“Ｈ”へ遷移
し、第１のグループのビット線対のうちでセンス期間に
“Ｈ”に駆動された一方のビット線のみが第２のグルー
プのビット線対とが短絡される。これにより、電源電圧
まで駆動された２本のビット線（第１のグループのビッ
ト線対のうちの一方のビット線と第２のグループのビッ
ト線対のうちの一方のビット線）と接地電位まで駆動さ
れた１本のビット線（第２のグループのビット線対のう
ちの他方のビット線）が一度に短絡されることになり、
その結果、電荷の移動のみで上記３本のビット線に２Ｖ
CC／３の電位が生成される。
に第３のイコライズ制御信号ＥＱＬ３も“Ｈ”へ遷移
し、第１のグループのビット線対のうちでセンス期間に
“Ｈ”に駆動された一方のビット線のみが第２のグルー
プのビット線対とが短絡される。これにより、電源電圧
まで駆動された２本のビット線（第１のグループのビッ
ト線対のうちの一方のビット線と第２のグループのビッ
ト線対のうちの一方のビット線）と接地電位まで駆動さ
れた１本のビット線（第２のグループのビット線対のう
ちの他方のビット線）が一度に短絡されることになり、
その結果、電荷の移動のみで上記３本のビット線に２Ｖ
CC／３の電位が生成される。
【００７０】さらに、第１のグループのビット線対のイ
コライズ制御信号ＥＱＬ１が“Ｈ”になると同時に第３
のイコライズ制御信号ＥＱＬ３は“Ｌ”へ遷移し、第１
のグループのビット線対がイコライズされる。この時、
前記したように第１のグループのビット線対のうちでセ
ンス期間に“Ｈ”（電源電位）に駆動された一方のビッ
ト線は先のイコライズ動作により２ＶCC／３の電位に設
定されているので、第１のグループのビット線対のうち
でセンス期間に“Ｌ”（接地電位）に駆動された他方の
ビット線はと短絡されることにより、電荷の移動のみで
第１のグループのビット線対にＶCC／３の電位が生成さ
れる。
コライズ制御信号ＥＱＬ１が“Ｈ”になると同時に第３
のイコライズ制御信号ＥＱＬ３は“Ｌ”へ遷移し、第１
のグループのビット線対がイコライズされる。この時、
前記したように第１のグループのビット線対のうちでセ
ンス期間に“Ｈ”（電源電位）に駆動された一方のビッ
ト線は先のイコライズ動作により２ＶCC／３の電位に設
定されているので、第１のグループのビット線対のうち
でセンス期間に“Ｌ”（接地電位）に駆動された他方の
ビット線はと短絡されることにより、電荷の移動のみで
第１のグループのビット線対にＶCC／３の電位が生成さ
れる。
【００７１】上記第４の実施例の場合も、前記第１の実
施例と同様の効果が得られる。 （５）実施例５（図６、図５） 第５の実施例は、前記したように図１に示した構成と図
３に示すような動作タイミングを有する第４の実施例と
比べて、プリチャージサイクルにおいて第２のグループ
のビット線プリチャージ電位を第１のグループのビット
線プリチャージ電位に先行して生成する回路の具体例が
異なる。
施例と同様の効果が得られる。 （５）実施例５（図６、図５） 第５の実施例は、前記したように図１に示した構成と図
３に示すような動作タイミングを有する第４の実施例と
比べて、プリチャージサイクルにおいて第２のグループ
のビット線プリチャージ電位を第１のグループのビット
線プリチャージ電位に先行して生成する回路の具体例が
異なる。
【００７２】即ち、図６に示すように、第１のグループ
のビット線対に接続されたＰＭＯＳセンスアンプの共通
ソース配線ＳＡＰ１と第２のグループのビット線対に接
続されたＰＭＯＳセンスアンプの共通ソース配線ＳＡＰ
２の間に電荷転送ゲートＱ４５を配置している。この場
合も、図５に示したタイミングと同一タイミングで動作
し、第４の実施例と同様の効果が得られる。
のビット線対に接続されたＰＭＯＳセンスアンプの共通
ソース配線ＳＡＰ１と第２のグループのビット線対に接
続されたＰＭＯＳセンスアンプの共通ソース配線ＳＡＰ
２の間に電荷転送ゲートＱ４５を配置している。この場
合も、図５に示したタイミングと同一タイミングで動作
し、第４の実施例と同様の効果が得られる。
【００７３】（６）実施例６（図７、図５） 第６の実施例は、前記第４の実施例および第５の実施例
と比べて、プリチャージサイクルにおいて第２のグルー
プのビット線プリチャージ電位を第２のグループのビッ
ト線プリチャージ電位に先行して生成する回路の具体例
が異なる。
と比べて、プリチャージサイクルにおいて第２のグルー
プのビット線プリチャージ電位を第２のグループのビッ
ト線プリチャージ電位に先行して生成する回路の具体例
が異なる。
【００７４】即ち、図７に示すように、第１のビット線
のグループに接続されたＰＭＯＳセンスアンプの共通ソ
ース配線ＳＡＰ１と第２のグループのビット線プリチャ
ージイコライズ回路４に接続されている第２のプリチャ
ージ電源線７０の間に電荷転送ゲートＱ４５を設けてい
る。
のグループに接続されたＰＭＯＳセンスアンプの共通ソ
ース配線ＳＡＰ１と第２のグループのビット線プリチャ
ージイコライズ回路４に接続されている第２のプリチャ
ージ電源線７０の間に電荷転送ゲートＱ４５を設けてい
る。
【００７５】この場合、前記第２のプリチャージ電源線
７０と第２のプリチャージ電源（第２のグループのビッ
ト線プリチャージ電位発生回路）との間にＰＭＯＳトラ
ンジスタＱ４６を新たに追加し、そのゲート電極に第３
のイコライズ制御信号ＥＱＬ３を入力することにより、
電荷転送ゲートＱ４５が活性化されている期間において
上記ＰＭＯＳトランジスタＱ４６をオフ状態に制御して
第２のビット線プリチャージイコライズ回路４と第２の
プリチャージ電源とを遮断することが望ましい。
７０と第２のプリチャージ電源（第２のグループのビッ
ト線プリチャージ電位発生回路）との間にＰＭＯＳトラ
ンジスタＱ４６を新たに追加し、そのゲート電極に第３
のイコライズ制御信号ＥＱＬ３を入力することにより、
電荷転送ゲートＱ４５が活性化されている期間において
上記ＰＭＯＳトランジスタＱ４６をオフ状態に制御して
第２のビット線プリチャージイコライズ回路４と第２の
プリチャージ電源とを遮断することが望ましい。
【００７６】このように構成によれば、第２のプリチャ
ージ電源からの電荷供給パスを非導通化し、ビット線の
電荷の移動のみで第２のグループのビット線プリチャー
ジ電圧を生成することが可能である。
ージ電源からの電荷供給パスを非導通化し、ビット線の
電荷の移動のみで第２のグループのビット線プリチャー
ジ電圧を生成することが可能である。
【００７７】この場合も、図５に示したタイミングと同
一タイミングで動作し、第４の実施例および第５の実施
例と同様の効果が得られる。即ち、上記各実施例によれ
ば、１サイクルに活性化される全ビット線対群が二グル
ープに分割され、ビット線対のプリチャージサイクルに
おいて、第１のグループでは電源電圧の１／３の電位
に、第２のグループでは電源電圧の２／３の電位にプリ
チャージされる。
一タイミングで動作し、第４の実施例および第５の実施
例と同様の効果が得られる。即ち、上記各実施例によれ
ば、１サイクルに活性化される全ビット線対群が二グル
ープに分割され、ビット線対のプリチャージサイクルに
おいて、第１のグループでは電源電圧の１／３の電位
に、第２のグループでは電源電圧の２／３の電位にプリ
チャージされる。
【００７８】メモリセルのデータを検知・増幅するセン
ス動作時においては、第１のグループのビット線センス
アンプに繋がる共通ソース配線（センスアンプ駆動線）
を電源電位ＶCCに、第２のグループのビット線センスア
ンプに繋がる共通ソース配線（センスアンプ駆動線）を
接地電位ＶSSに駆動することで、従来のＶCC／２プリチ
ャージ方式に比べ、センスアンプトランジスタのゲート
・ソース間電圧を電源電圧の２／３まで大きくする（Ｖ
CC／２プリチャージ方式に比べて３３％大きくする）こ
とが可能になる。
ス動作時においては、第１のグループのビット線センス
アンプに繋がる共通ソース配線（センスアンプ駆動線）
を電源電位ＶCCに、第２のグループのビット線センスア
ンプに繋がる共通ソース配線（センスアンプ駆動線）を
接地電位ＶSSに駆動することで、従来のＶCC／２プリチ
ャージ方式に比べ、センスアンプトランジスタのゲート
・ソース間電圧を電源電圧の２／３まで大きくする（Ｖ
CC／２プリチャージ方式に比べて３３％大きくする）こ
とが可能になる。
【００７９】一方、ビット線のプリチャージサイクル時
においては、時間的に動作タイミングの異なる２つのプ
リチャージ回路を設けておき、ビット線プリチャージを
２段階に行う。即ち、はじめに第１のグループあるいは
第２のグループのビット線プリチャージ電位に相当する
電位をビット線の電荷の移動のみで生成し、これに続い
て未だ生成されていない第１あるいは第２のグループの
ビット線プリチャージ電位をビット線の電荷の移動のみ
で生成する。これによりビット線充放電に伴う消費電力
を従来のＶCC／２プリチャージ方式と同一にすることが
可能となる。
においては、時間的に動作タイミングの異なる２つのプ
リチャージ回路を設けておき、ビット線プリチャージを
２段階に行う。即ち、はじめに第１のグループあるいは
第２のグループのビット線プリチャージ電位に相当する
電位をビット線の電荷の移動のみで生成し、これに続い
て未だ生成されていない第１あるいは第２のグループの
ビット線プリチャージ電位をビット線の電荷の移動のみ
で生成する。これによりビット線充放電に伴う消費電力
を従来のＶCC／２プリチャージ方式と同一にすることが
可能となる。
【００８０】ゆえに、従来のＶCC／２プリチャージ方式
に比べて消費電力を同一に保ったままで将来の低電圧条
件下で大きな問題となるセンス動作の大幅な遅れやセン
ス不能の事態を回避可能なＤＲＡＭが実現できる。
に比べて消費電力を同一に保ったままで将来の低電圧条
件下で大きな問題となるセンス動作の大幅な遅れやセン
ス不能の事態を回避可能なＤＲＡＭが実現できる。
【００８１】なお、複数回のプリチャージ動作で複数の
異なるプリチャージ電位を電荷の移動により生成するこ
とが可能な組み合わせは複数存在するが、２回のプリチ
ャージ動作で前記第１のプリチャージ電位と第２のプリ
チャージ電位をビット線の電荷の移動により生成するこ
とが可能な組み合わせは、第１のプリチャージ電位を電
源電圧の１／２と接地電位との間の電位に設定し、第２
のプリチャージ電位を、電源電圧の１／２と第１のプリ
チャージ電位との差分だけ電源電圧の１／２より高く設
定すればよい。
異なるプリチャージ電位を電荷の移動により生成するこ
とが可能な組み合わせは複数存在するが、２回のプリチ
ャージ動作で前記第１のプリチャージ電位と第２のプリ
チャージ電位をビット線の電荷の移動により生成するこ
とが可能な組み合わせは、第１のプリチャージ電位を電
源電圧の１／２と接地電位との間の電位に設定し、第２
のプリチャージ電位を、電源電圧の１／２と第１のプリ
チャージ電位との差分だけ電源電圧の１／２より高く設
定すればよい。
【００８２】このプリチャージ電位の組み合わせを数式
により一般的に表現すると、メモリセルアレイのカラム
数の基本単位２n（ｎは正の整数）に応じて次式に示す
ように設定することが可能である。
により一般的に表現すると、メモリセルアレイのカラム
数の基本単位２n（ｎは正の整数）に応じて次式に示す
ように設定することが可能である。
【００８３】 ＶCC×（２n＋ｍ）／（２n+1＋ｍ） ＆ ＶCC×２n／（２n+1＋ｍ） ……（６） 上式（６）中のｍはｍ≦２nを満足する正の整数であ
り、ビット線プリチャージ電位の組み合わせの具体例は
次に示すようになる。
り、ビット線プリチャージ電位の組み合わせの具体例は
次に示すようになる。
【００８４】２1 ＝２ …2/3 & 1/3 ２2 ＝４ …3/5 & 2/5 ２3 ＝８ …5/9 & 4/9, 6/10 & 4/10, 7/11 & 4/11, 8
/12 & 4/12 ２4 ＝１６…9/17 & 8/17, 10/18 & 8/18, 11/19 & 8/1
9, 12/20 & 8/20,13/21 & 8/21, 14/22 & 8/22, 15/23
& 8/23, 16/24 & 8/24, ２5 ＝３２…17/33 & 16/33,18/34 & 16/34, 19/35 & 1
6/35, 20/36 & 16/36,21/37 & 16/37,22/38 & 16/38,… なお、初期センス動作に重要なセンスアンプトランジス
タのゲート・ソース間電圧の最大値は、ＶCC×（２n＋
ｍ）／（２n+1＋ｍ）であり、この値は、ｎの値がいず
れの場合でも、ｍが大きくなるほど２ＶCC／３に漸近す
ることになる。
/12 & 4/12 ２4 ＝１６…9/17 & 8/17, 10/18 & 8/18, 11/19 & 8/1
9, 12/20 & 8/20,13/21 & 8/21, 14/22 & 8/22, 15/23
& 8/23, 16/24 & 8/24, ２5 ＝３２…17/33 & 16/33,18/34 & 16/34, 19/35 & 1
6/35, 20/36 & 16/36,21/37 & 16/37,22/38 & 16/38,… なお、初期センス動作に重要なセンスアンプトランジス
タのゲート・ソース間電圧の最大値は、ＶCC×（２n＋
ｍ）／（２n+1＋ｍ）であり、この値は、ｎの値がいず
れの場合でも、ｍが大きくなるほど２ＶCC／３に漸近す
ることになる。
【００８５】ゆえに、前記組み合わせ中、消費電力をＶ
CC／２プリチャージ方式に比べて同一に保つ場合にセン
スアンプトランジスタのゲート・ソース間電圧を最大に
設定できるのは、前記各実施例のように第１のプリチャ
ージ電位としてＶCC／３、第２のプリチャージ電位とし
て２ＶCC／３を選択した場合である。
CC／２プリチャージ方式に比べて同一に保つ場合にセン
スアンプトランジスタのゲート・ソース間電圧を最大に
設定できるのは、前記各実施例のように第１のプリチャ
ージ電位としてＶCC／３、第２のプリチャージ電位とし
て２ＶCC／３を選択した場合である。
【００８６】本発明は上述した各実施例に限定されるも
のではなく、本発明の主旨を逸脱しない範囲で種々変形
して実施することができる。上述した説明では、特にＤ
ＲＡＭを中心に従来例・実施例を示したが、本発明は、
メモリセル情報を検知・増幅するビット線センスアンプ
としてダイナミック型差動増幅器を採用したＰＲＯＭ
等、他のメモリにおいても適応可能である。
のではなく、本発明の主旨を逸脱しない範囲で種々変形
して実施することができる。上述した説明では、特にＤ
ＲＡＭを中心に従来例・実施例を示したが、本発明は、
メモリセル情報を検知・増幅するビット線センスアンプ
としてダイナミック型差動増幅器を採用したＰＲＯＭ
等、他のメモリにおいても適応可能である。
【００８７】
【発明の効果】上述したように本発明によれば、ＶCC／
２プリチャージ方式の低消費電力特性を活かしながら、
低電源電圧条件下においても安定で高速なセンス動作を
可能としたＤＲＡＭを提供することができる。
２プリチャージ方式の低消費電力特性を活かしながら、
低電源電圧条件下においても安定で高速なセンス動作を
可能としたＤＲＡＭを提供することができる。
【図１】本発明の第１の実施の形態に係るＤＲＡＭのコ
ア回路の主要部の構成を示す回路図。
ア回路の主要部の構成を示す回路図。
【図２】図１の回路の動作例を示すタイミング波形図。
【図３】本発明の第２の実施の形態に係るＤＲＡＭのコ
ア回路の主要部の動作例を示すタイミング波形図。
ア回路の主要部の動作例を示すタイミング波形図。
【図４】本発明の第３の実施の形態に係るＤＲＡＭのコ
ア回路の主要部の構成を示す回路図。
ア回路の主要部の構成を示す回路図。
【図５】本発明の第４の実施の形態に係るＤＲＡＭのコ
ア回路の動作例を示すタイミング波形図。
ア回路の動作例を示すタイミング波形図。
【図６】本発明の第５の実施の形態に係るＤＲＡＭのコ
ア回路の主要部の構成を示す回路図。
ア回路の主要部の構成を示す回路図。
【図７】本発明の第６の実施の形態に係るＤＲＡＭのコ
ア回路の主要部の構成を示す回路図。
ア回路の主要部の構成を示す回路図。
【図８】従来のＤＲＡＭのコア回路の主要部の構成を示
す回路図。
す回路図。
【図９】図８の回路の第１の動作例を示すタイミング波
形図。
形図。
【図１０】図８の回路の第２の動作例を示すタイミング
波形図。
波形図。
【符号の説明】 １…メモリセル、２…ダミーセル、３…ビット線センス
アンプ、４…ビット線プリチャージイコライズ回路、５
…カラム選択ゲート、６…プリチャージ電源回路、７…
制御回路、８…ロウデコーダ・ワード線ドライバ、９…
カラムデコーダ、４０、７０…プリチャージ電源線、Ｑ
４５…電荷転送ゲート、Ｑ４６…ＰＭＯＳトランジス
タ、ＢＬ１１、ｂＢＬ１１、ＢＬ１２、ｂＢＬ１２…第
１のグループ（ＶCC／３プリチャージ電圧）のビット線
対、ＢＬ２１、ｂＢＬ２１、ＢＬ２２、ｂＢＬ２２…第
２のグループ（２ＶCC／３プリチャージ電圧）のビット
線対、ＷＬ…ワード線、ＤＷＬ…ダミーワード線、ＤＱ
・ｂＤＱ…データ線対、ＥＱＬ１・ＥＱＬ２・ＥＱＬ３
…イコライズ制御信号、ＳＥＮ１・ｂＳＥＰ１、ＳＥＮ
２・ｂＳＥＰ２…センスアンプ制御信号、ＶDC…ダミー
セル書き込み電圧。
アンプ、４…ビット線プリチャージイコライズ回路、５
…カラム選択ゲート、６…プリチャージ電源回路、７…
制御回路、８…ロウデコーダ・ワード線ドライバ、９…
カラムデコーダ、４０、７０…プリチャージ電源線、Ｑ
４５…電荷転送ゲート、Ｑ４６…ＰＭＯＳトランジス
タ、ＢＬ１１、ｂＢＬ１１、ＢＬ１２、ｂＢＬ１２…第
１のグループ（ＶCC／３プリチャージ電圧）のビット線
対、ＢＬ２１、ｂＢＬ２１、ＢＬ２２、ｂＢＬ２２…第
２のグループ（２ＶCC／３プリチャージ電圧）のビット
線対、ＷＬ…ワード線、ＤＷＬ…ダミーワード線、ＤＱ
・ｂＤＱ…データ線対、ＥＱＬ１・ＥＱＬ２・ＥＱＬ３
…イコライズ制御信号、ＳＥＮ１・ｂＳＥＰ１、ＳＥＮ
２・ｂＳＥＰ２…センスアンプ制御信号、ＶDC…ダミー
セル書き込み電圧。
Claims (12)
- 【請求項１】 それぞれ同一導電型のメモリセル選択用
トランジスタとキャパシタとからなる複数のダイナミッ
ク型メモリセルがマトリクス状に配置されたメモリセル
アレイと、 前記メモリセルアレイのメモリセルを選択駆動するため
の複数本のワード線と、 前記メモリセルアレイの選択されたメモリセルとの間で
データの授受を行う複数対のビット線と、 前記各ビット線対にそれぞれ対応して設けられたビット
線センスアンプと、 前記複数対のビット線を二分して得られる第１、第２の
グループのうち、第１のグループのビット線対に対応し
て設けられ、それらのビット線対を電源電圧の１／２と
接地電位との間の第１のプリチャージ電位にプリチャー
ジする第１のプリチャージ回路と、 前記第２のグループのビット線対に対応して設けられ、
それらのビット線対を前記電源電圧の１／２と第１のプ
リチャージ電位との差分だけ電源電圧の１／２より高い
第２のプリチャージ電位にプリチャージする第２のプリ
チャージ回路と、 前記第１のプリチャージ回路および第２のプリチャージ
回路のそれぞれのプリチャージ動作を時間差を持たせて
順次行わせるように制御するプリチャージ制御回路とを
具備することを特徴とするダイナミック型半導体記憶装
置。 - 【請求項２】 複数のダイナミック型メモリセルがマト
リクス状に配置されたメモリセルアレイと、 前記メモリセルアレイのメモリセルを選択駆動するため
の複数本のワード線と、 前記メモリセルアレイの選択されたメモリセルとの間で
データの授受を行う複数対のビット線と、 前記各ビット線対にそれぞれ対応して設けられ、前記ワ
ード線によるメモリセルの選択駆動によりビット線対に
生じる電位差をセンス期間に検知・増幅するＰＭＯＳセ
ンスアンプおよびＮＭＯＳセンスアンプの一対からなる
センスアンプと、 前記複数対のビット線を二分して得られる第１、第２の
グループのうち、第１のグループのビット線対に接続さ
れ、それらのビット線対を前記センスアンプ期間の終了
後で第１のプリチャージ期間に電源電圧の１／３に相当
する第１のプリチャージ電位にプリチャージする第１の
プリチャージ回路と、 前記第２のグループのビット線対に接続され、それらの
ビット線対を前記センス期間の終了後で前記第１のプリ
チャージ期間とは開始タイミングが異なる第２のプリチ
ャージ期間に電源電圧の２／３に相当する第２のプリチ
ャージ電位にプリチャージする第２のプリチャージ回路
と、 前記第１のグループのビット線対に接続され、前記第１
のプリチャージ期間に第１のグループのビット対間を短
絡させる第１のビット線イコライズ回路と、 前記第２のグループのビット線対に接続され、前記第２
のプリチャージ期間に第２のグループのビット対間を短
絡させる第２のビット線イコライズ回路と、前記第１のグループのビット線対と第２のグループのビ
ット線対のうちの前記センス期間の終了後における低電
位側のビット線との間で電荷を移動させてこれらのビッ
ト線に第１のプリチャージ電位を生成するための荷移動
経路とを具備し、 前記第１のプリチャージ期間は第２のプリチャージ期間
よりも開始タイミングが先行していること を特徴とする
ダイナミック型半導体記憶装置。 - 【請求項３】 請求項２記載のダイナミック型半導体記
憶装置において、 前記電荷移動経路形成部は、前記第２のグループのビッ
ト線対に接続されたＮＭＯＳセンスアンプの共通ソース
配線と第１のグループのビット線対に接続されたＰＭＯ
ＳセンスアンプあるいはＮＭＯＳセンスアンプの共通ソ
ース配線のいずれかの間に設けられ、前記２つのプリチ
ャージ期間の開始タイミングの時間差の期間にオン状態
に制御される電荷転送ゲートを有することを特徴とする
ダイナミック型半導体記憶装置。 - 【請求項４】 請求項２記載のダイナミック型半導体記
憶装置において、 前記第１のプリチャージ回路は、前記第１のグループの
ビット線対との間に接続された第１のビット線プリチャ
ージ回路と、前記第１のビット線プリチャージ回路と第
１のプリチャージ電源との間に接続された第１のプリチ
ャージ電源線とを具備し、 前記電荷移動経路形成部は、前記第２のグループのビッ
ト線対に接続されたＮＭＯＳセンスアンプの共通ソース
配線と前記第１のプリチャージ電源線との間に設けら
れ、前記２つのプリチャージ期間の開始タイミングの時
間差の期間にオン状態に制御される電荷転送ゲートを有
することを特徴とするダイナミック型半導体記憶装置。 - 【請求項５】 請求項４記載のダイナミック型半導体記
憶装置において、 前記第１のプリチャージ電源線と第１のプリチャージ電
源との間に挿入され、前記２つのプリチャージ期間の開
始タイミングの時間差の期間にオフ状態に制御されるス
イッチ素子をさらに具備することを特徴とするダイナミ
ック型半導体記憶装置。 - 【請求項６】 複数のダイナミック型メモリセルがマト
リクス状に配置されたメモリセルアレイと、 前記メモリセルアレイのメモリセルを選択駆動するため
の複数本のワード線と、 前記メモリセルアレイの選択されたメモリセルとの間で
データの授受を行う複数対のビット線と、 前記各ビット線対にそれぞれ対応して設けられ、前記ワ
ード線によるメモリセルの選択駆動によりビット線対に
生じる電位差をセンス期間に検知・増幅するＰＭＯＳセ
ンスアンプおよびＮＭＯＳセンスアンプの一対からなる
センスアンプと、 前記複数対のビット線を二分して得られる第１、第２の
グループのうち、第１のグループのビット線対に接続さ
れ、それらのビット線対を前記センスアンプ期間の終了
後で第１のプリチャージ期間に電源電圧の１／３に相当
する第１のプリチャージ電位にプリチャージする第１の
プリチャージ回路と、 前記第２のグループのビット線対に接続され、それらの
ビット線対を前記センス期間の終了後で前記第１のプリ
チャージ期間とは開始タイミングが異なる第２ のプリチ
ャージ期間に電源電圧の２／３に相当する第２のプリチ
ャージ電位にプリチャージする第２のプリチャージ回路
と、 前記第１のグループのビット線対に接続され、前記第１
のプリチャージ期間に第１のグループのビット対間を短
絡させる第１のビット線イコライズ回路と、 前記第２のグループのビット線対に接続され、前記第２
のプリチャージ期間に第２のグループのビット対間を短
絡させる第２のビット線イコライズ回路と、 前記第２のグループのビット線対と第１のグループのビ
ット線対のうちの前記センス期間の終了後における高電
位側のビット線との間で電荷を移動させてこれらのビッ
ト線に第２のプリチャージ電位を生成するための荷移動
経路とを具備し、 前記第２のプリチャージ期間は第１のプリチャージ期間
よりも開始タイミングが先行していることを特徴とする
ダイナミック型半導体記憶装置。 - 【請求項７】 請求項６記載のダイナミック型半導体記
憶装置において、 前記電荷移動経路形成部は、前記第１のグループのビッ
ト線対に接続されたＰＭＯＳセンスアンプの共通ソース
配線と第２のグループのビット線対に接続されたＰＭＯ
ＳセンスアンプあるいはＮＭＯＳセンスアンプの共通ソ
ース配線のいずれかの間に設けられ、前記２つのプリチ
ャージ期間の開始タイミングの時間差の期間にオン状態
に制御される電荷転送ゲートを有することを特徴とする
ダイナミック型半導体記憶装置。 - 【請求項８】 請求項６記載のダイナミック型半導体記
憶装置において、 前記第２のプリチャージ回路は、前記第２のグループの
ビット線対との間に接続された第２のビット線プリチャ
ージ回路と、前記第２のビット線プリチャージ回路と第
２のプリチャージ電源との間に接続された第２のプリチ
ャージ電源線とを具備し、 前記電荷移動経路形成部は、前記第１のグループのビッ
ト線対に接続されたＰＭＯＳセンスアンプの共通ソース
配線と前記第２のプリチャージ電源線との間に設けら
れ、前記２つのプリチャージ期間の開始タイミングの時
間差の期間にオン状態に制御される電荷転送ゲートを有
することを特徴とするダイナミック型半導体記憶装置。 - 【請求項９】 請求項８記載のダイナミック型半導体記
憶装置において、 前記第２のプリチャージ電源線と第２のプリチャージ電
源との間に挿入され、前記２つのプリチャージ期間の開
始タイミングの時間差の期間にオフ状態に制御されるス
イッチ素子をさらに具備することを特徴とするダイナミ
ック型半導体記憶装置。 - 【請求項１０】 請求項１記載のダイナミック型半導体
記憶装置において、前記ビット線の電荷を移動させるこ
とにより電圧の異なる前記２種類のプリチャージ電位を
異なるタイミングで生成する電荷移動回路をさらに具備
することを特徴とするダイナミック型半導体記憶装置。 - 【請求項１１】 請求項１０記載のダイナミック型半導
体記憶装置において、 前記電荷移動回路は、前記第１あるいは第２のグループ
のビット線対のプリチャージ動作が開始され、第２ある
いは第１のグループのビット線対のプリチャージ動作が
開始されるまでの時間のみ活性化されることを特徴とす
るダイナミック型半導体記憶装置。 - 【請求項１２】 請求項１１記載のダイナミック型半導
体記憶装置において、 前記電荷移動回路が活性化される期間にビット線プリチ
ャージ電源とビット線イコライズ回路を遮断する回路を
さらに具備することを特徴とするダイナミック型半導体
記憶装置。
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