JP2698232B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Japan
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- bit line
- mos transistor
- precharge
- sense amplifier
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にメモリセルにキャパシタが用いられるダイナミ
ック型半導体記憶装置（ＤＲＡＭ）の高速化に関する。
し、特にメモリセルにキャパシタが用いられるダイナミ
ック型半導体記憶装置（ＤＲＡＭ）の高速化に関する。
【０００２】
【従来の技術】近年ＤＲＡＭにおいては高集積化及び大
容量化が進み、４ＭビットＤＲＡＭ、１６ＭビットＤＲ
ＡＭのような大容量メモリが出現している。更に、アク
セスタイムの短縮化が図られ、４０ｎｓ程度の高速ＤＲ
ＡＭが開発されている。
容量化が進み、４ＭビットＤＲＡＭ、１６ＭビットＤＲ
ＡＭのような大容量メモリが出現している。更に、アク
セスタイムの短縮化が図られ、４０ｎｓ程度の高速ＤＲ
ＡＭが開発されている。
【０００３】この種のＤＲＡＭにおいては、メモリセル
が１個のキャパシタと１個のセルトランジスタで構成さ
れ、キャパシタ内に蓄積された電荷の有無によってデー
タ記憶を行い、読み出し及びリストア動作は選択された
メモリセルのセルトランジスタが導通状態となり、ビッ
ト線との電荷の授受により生じた一対のビット線間の微
少な差電圧（通常１００ｍＶ〜２００ｍＶ）が差動増幅
器よりなるセンスアンプにより増幅されることにより行
われる。
が１個のキャパシタと１個のセルトランジスタで構成さ
れ、キャパシタ内に蓄積された電荷の有無によってデー
タ記憶を行い、読み出し及びリストア動作は選択された
メモリセルのセルトランジスタが導通状態となり、ビッ
ト線との電荷の授受により生じた一対のビット線間の微
少な差電圧（通常１００ｍＶ〜２００ｍＶ）が差動増幅
器よりなるセンスアンプにより増幅されることにより行
われる。
【０００４】そして、メモリセルへのリストア動作が終
了するとビット線上に読み出された「Ｈ」と「Ｌ」の電
圧をその中間電圧である 1/2 Ｖｃｃにプリチャージす
るいわゆる1/2 Ｖｃｃプリチャージ方式が一般に行なわ
れている。
了するとビット線上に読み出された「Ｈ」と「Ｌ」の電
圧をその中間電圧である 1/2 Ｖｃｃにプリチャージす
るいわゆる1/2 Ｖｃｃプリチャージ方式が一般に行なわ
れている。
【０００５】したがって、アクセスタイムを短縮するた
めには、センスアンプのセンス動作及びプリチャージ動
作を短時間で行なう必要がある。
めには、センスアンプのセンス動作及びプリチャージ動
作を短時間で行なう必要がある。
【０００６】以下、この種の高速ＤＲＡＭに用いられて
いる回路方式を説明する。
いる回路方式を説明する。
【０００７】図３は従来例に係る半導体記憶装置を示す
回路図、図４はこの回路の動作波形図である。
回路図、図４はこの回路の動作波形図である。
【０００８】図３において、ＢＬ及び＊ＢＬはビット
線、ＭＣi及びＭＣi+1はビット線ＢＬ j及びＢＬj+1に接
続されたメモリセル、ＷＬi及びＷＬi+1はメモリセルＭ
Ｃi及びＭＣi+1を選択するワード線、ＳＡは選択された
メモリセルＭＣiの電荷の有無によってビット線ＢＬj及
びＢＬj+1に生じた微少電位差を拡大するためのセンス
アンプ、ＱTj及びＱTj+1はセンスアンプＳＡのセンスノ
ードＳ及び＊Ｓとビット線ＢＬj及びＢＬj+1の間に設け
られたＭＯＳトランジスタ、ＲＡＳＣＫはローアドレス
制御信号＊ＲＡＳの信号変化を遅延することによって、
センスアンプＳＡの動作を制御する制御クロックφN及
びφPとＭＯＳトランジスタＱTj及びＱTj+1を制御する
制御クロックφT等を発生出力する制御回路、ＰＧはビ
ット線ＢＬj及びＢＬj+1に１／２ＶCCの電圧を発生出力
するプリチャージ回路、ＱPj及びＱPj+ 1はプリチャージ
回路ＰＧとビット線ＢＬj及びＢＬj+1の間に設けられた
ＭＯＳトランジスタ、Ｉ／Ｏ及び＊Ｉ／Ｏは入力線であ
ってカラム選択信号ＣＹiによって制御されたＭＯＳト
ランジスタＱYj及びＱYj+1を介してセンスアンプＳＡの
センスノードＳ及び＊Ｓに接続されている。、次にこの
回路の動作を図３を参照して説明する。
線、ＭＣi及びＭＣi+1はビット線ＢＬ j及びＢＬj+1に接
続されたメモリセル、ＷＬi及びＷＬi+1はメモリセルＭ
Ｃi及びＭＣi+1を選択するワード線、ＳＡは選択された
メモリセルＭＣiの電荷の有無によってビット線ＢＬj及
びＢＬj+1に生じた微少電位差を拡大するためのセンス
アンプ、ＱTj及びＱTj+1はセンスアンプＳＡのセンスノ
ードＳ及び＊Ｓとビット線ＢＬj及びＢＬj+1の間に設け
られたＭＯＳトランジスタ、ＲＡＳＣＫはローアドレス
制御信号＊ＲＡＳの信号変化を遅延することによって、
センスアンプＳＡの動作を制御する制御クロックφN及
びφPとＭＯＳトランジスタＱTj及びＱTj+1を制御する
制御クロックφT等を発生出力する制御回路、ＰＧはビ
ット線ＢＬj及びＢＬj+1に１／２ＶCCの電圧を発生出力
するプリチャージ回路、ＱPj及びＱPj+ 1はプリチャージ
回路ＰＧとビット線ＢＬj及びＢＬj+1の間に設けられた
ＭＯＳトランジスタ、Ｉ／Ｏ及び＊Ｉ／Ｏは入力線であ
ってカラム選択信号ＣＹiによって制御されたＭＯＳト
ランジスタＱYj及びＱYj+1を介してセンスアンプＳＡの
センスノードＳ及び＊Ｓに接続されている。、次にこの
回路の動作を図３を参照して説明する。
【０００９】まず、制御クロックφTはＶCC＋Ｖt（ＶCC
は電源電圧、ＶtはＭＯＳトランジスタＱTj及びＱTj+1
のスレッショルド電圧）以上の８Ｖにあり、ＭＯＳトラ
ンジスタＱTj及びＱTj+1はオン状態となる。
は電源電圧、ＶtはＭＯＳトランジスタＱTj及びＱTj+1
のスレッショルド電圧）以上の８Ｖにあり、ＭＯＳトラ
ンジスタＱTj及びＱTj+1はオン状態となる。
【００１０】ここでビット線ＢＬj及びＢＬj+1は前サイ
クルにおいて電圧１／２ＶCCにプリチャージされてい
る。
クルにおいて電圧１／２ＶCCにプリチャージされてい
る。
【００１１】次に、ローアドレス制御信号＊ＲＡＳの立
ち下がりに従って、選択されたワード線ＷＬiがＶCC＋
Ｖt（ＶtはメモリセルＭＣiのスレッショルド電圧）以
上の８Ｖに上昇する。これにより、メモリセルＭＣiに
蓄積された電荷の有無に従って、ビット線ＢＬj及びＢ
Ｌj+1に電位差が生じる。
ち下がりに従って、選択されたワード線ＷＬiがＶCC＋
Ｖt（ＶtはメモリセルＭＣiのスレッショルド電圧）以
上の８Ｖに上昇する。これにより、メモリセルＭＣiに
蓄積された電荷の有無に従って、ビット線ＢＬj及びＢ
Ｌj+1に電位差が生じる。
【００１２】次に、制御クロックφTが接地電圧まで降
下しＭＯＳトランジスタＱTj及びＱT j+1がオフする。
下しＭＯＳトランジスタＱTj及びＱT j+1がオフする。
【００１３】その後、センスアンプＳＡが活性化するこ
とにより、センスアンプＳＡのセンスノードＳ及び＊Ｓ
に生じた電位差が高速に拡大する。
とにより、センスアンプＳＡのセンスノードＳ及び＊Ｓ
に生じた電位差が高速に拡大する。
【００１４】そして、再び制御信号φTが８Ｖに上昇す
ることによりＭＯＳトランジスタＱT j及びＱTj+1がオン
し、センスアンプＳＡによって拡大された電圧ＶCCある
いは接地電圧がビット線ＢＬjあるいはＢＬj+1に伝達さ
れる。このとき、メモリセルＭＣi内の電荷は読み出し
前の状態にもどり、リフレッシュされたことになる。
ることによりＭＯＳトランジスタＱT j及びＱTj+1がオン
し、センスアンプＳＡによって拡大された電圧ＶCCある
いは接地電圧がビット線ＢＬjあるいはＢＬj+1に伝達さ
れる。このとき、メモリセルＭＣi内の電荷は読み出し
前の状態にもどり、リフレッシュされたことになる。
【００１５】その後、カラムアドレス制御信号＊ＣＡＳ
（図示せず）の立ち下がりに基づいて選択されたカラム
選択信号ＣＹiが上昇し、ビット線ＢＬj及びＢＬj+1の
データが入出力線Ｉ／Ｏ及び＊Ｉ／Ｏに転送される。ロ
ーアドレス制御信号＊ＲＡＳが上昇すると、カラム選択
信号ＣＹiが立ち下がり、ワード線ＷＬiが立ち下がる。
そしてプリチャージクロックφPGの立ち上がりを受け
て、ＭＯＳトランジスタＱPj及びＱPj+1がオンし、プリ
チャージ回路ＰＧの出力によってビット線ＢＬ j及びＢ
Ｌj+1が中間電圧の１／２ＶCCにプリチャージされる。
（図示せず）の立ち下がりに基づいて選択されたカラム
選択信号ＣＹiが上昇し、ビット線ＢＬj及びＢＬj+1の
データが入出力線Ｉ／Ｏ及び＊Ｉ／Ｏに転送される。ロ
ーアドレス制御信号＊ＲＡＳが上昇すると、カラム選択
信号ＣＹiが立ち下がり、ワード線ＷＬiが立ち下がる。
そしてプリチャージクロックφPGの立ち上がりを受け
て、ＭＯＳトランジスタＱPj及びＱPj+1がオンし、プリ
チャージ回路ＰＧの出力によってビット線ＢＬ j及びＢ
Ｌj+1が中間電圧の１／２ＶCCにプリチャージされる。
【００１６】このように、ＭＯＳトランジスタのＱTj及
びＱTj+1をセンス動作時にオフするように制御すること
により、センスアンプＳＡの高速化が図れ、読み出し及
びリストア動作終了後にビット線ＢＬj及びＢＬj+1を１
／２ＶCCにプリチャージすることによってビット線ＢＬ
j及びＢＬj+1の充放電時間を短縮化し、アクセスタイム
の短縮化を図っていた。
びＱTj+1をセンス動作時にオフするように制御すること
により、センスアンプＳＡの高速化が図れ、読み出し及
びリストア動作終了後にビット線ＢＬj及びＢＬj+1を１
／２ＶCCにプリチャージすることによってビット線ＢＬ
j及びＢＬj+1の充放電時間を短縮化し、アクセスタイム
の短縮化を図っていた。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
た方式によると、リストア時においてセンスアンプＳＡ
はビット線ＢＬj及びＢＬj+1の両方に拡大された電圧を
伝達しているのでリストア時間が長くかかり、またプリ
チャージ時においてはプリチャージ回路はビット線ＢＬ
j及びＢＬj+1の両方を同時にプリチャージしているので
プリチャージ時間が長くなる。
た方式によると、リストア時においてセンスアンプＳＡ
はビット線ＢＬj及びＢＬj+1の両方に拡大された電圧を
伝達しているのでリストア時間が長くかかり、またプリ
チャージ時においてはプリチャージ回路はビット線ＢＬ
j及びＢＬj+1の両方を同時にプリチャージしているので
プリチャージ時間が長くなる。
【００１８】このため、アクセスタイムを短縮すること
ができなかった。
ができなかった。
【００１９】
【課題を解決するための手段】本発明は、上述した従来
の問題点に鑑みてなされたものであり、その特徴とする
点は、センスアンプＳＡがセンス動作を開始した後に非
選択側のビット線ＢＬ j+1をセンスアンプＳＡから切り
離してメモリセルＭＣiをリストアし、その後プリチャ
ージクロックφPGの立ち上がりに基づいて該ビット線Ｂ
Ｌj+1のプリチャージを選択されたメモリセルＭＣi側の
ビット線ＢＬjのプリチャージに先行して開始するよう
にしたことにある。
の問題点に鑑みてなされたものであり、その特徴とする
点は、センスアンプＳＡがセンス動作を開始した後に非
選択側のビット線ＢＬ j+1をセンスアンプＳＡから切り
離してメモリセルＭＣiをリストアし、その後プリチャ
ージクロックφPGの立ち上がりに基づいて該ビット線Ｂ
Ｌj+1のプリチャージを選択されたメモリセルＭＣi側の
ビット線ＢＬjのプリチャージに先行して開始するよう
にしたことにある。
【００２０】すなわち、本発明は複数のメモリセルＭＣ
i及びＭＣi+1が接続されたビット線対ＢＬj及びＢＬj+1
と、該ビット線対ＢＬj及びＢＬj+1の一端に接続された
センスアンプＳＡと、前記ビット線対の他の端に接続さ
れたプリチャージ回路ＰＧと、前記センスアンプＳＡと
前記ビット線対ＢＬj及びＢＬj+1との間に接続された第
１のＭＯＳトランジスタ対Ｑ1j及びＱ1j+1と、前記プリ
チャージ回路ＰＧと前記ビット線対ＢＬj及びＢＬj+1と
の間に接続された第２のＭＯＳトランジスタ対Ｑ2j及び
Ｑ2j+1とを備え、前記メモリセルＭＣiのデータが前記
ビット線ＢＬjに読み出され、前記センスアンプＳＡが
センス動作を開始した後に、前記第１のＭＯＳトランジ
スタ対Ｑ1j及びＱ1j+1のうち非選択のメモリセルＭＣ
j+1側のビット線ＢＬj+1に接続されたＭＯＳトランジス
タＱ1j+1がオフし、かつ前記第２のＭＯＳトランジスタ
対Ｑ2j及びＱ2j+1のうち選択されたメモリセルＭＣi側
のビット線ＢＬjに接続されたＭＯＳトランジスタＱ2j
がオフし、その後プリチャージクロックφPGの変化を受
けて前記プリチャージ回路ＰＧは前記非選択のメモリセ
ルＭＣj+1側のビット線ＢＬj+1のプリチャージを前記ビ
ット線ＢＬjのプリチャージに先行して開始することを
特徴としている。
i及びＭＣi+1が接続されたビット線対ＢＬj及びＢＬj+1
と、該ビット線対ＢＬj及びＢＬj+1の一端に接続された
センスアンプＳＡと、前記ビット線対の他の端に接続さ
れたプリチャージ回路ＰＧと、前記センスアンプＳＡと
前記ビット線対ＢＬj及びＢＬj+1との間に接続された第
１のＭＯＳトランジスタ対Ｑ1j及びＱ1j+1と、前記プリ
チャージ回路ＰＧと前記ビット線対ＢＬj及びＢＬj+1と
の間に接続された第２のＭＯＳトランジスタ対Ｑ2j及び
Ｑ2j+1とを備え、前記メモリセルＭＣiのデータが前記
ビット線ＢＬjに読み出され、前記センスアンプＳＡが
センス動作を開始した後に、前記第１のＭＯＳトランジ
スタ対Ｑ1j及びＱ1j+1のうち非選択のメモリセルＭＣ
j+1側のビット線ＢＬj+1に接続されたＭＯＳトランジス
タＱ1j+1がオフし、かつ前記第２のＭＯＳトランジスタ
対Ｑ2j及びＱ2j+1のうち選択されたメモリセルＭＣi側
のビット線ＢＬjに接続されたＭＯＳトランジスタＱ2j
がオフし、その後プリチャージクロックφPGの変化を受
けて前記プリチャージ回路ＰＧは前記非選択のメモリセ
ルＭＣj+1側のビット線ＢＬj+1のプリチャージを前記ビ
ット線ＢＬjのプリチャージに先行して開始することを
特徴としている。
【００２１】
【作用】上述の手段によれば、第１のＭＯＳトランジス
タ対Ｑ1j及びＱ1j+1のうち非選択のメモリセルＭＣi+1
側のビット線ＢＬj+1に接続されたＭＯＳトランジスタ
Ｑ 1j+1は、メモリセルＭＣiのデータが前記ビット線Ｂ
Ｌjに読み出された後にオフになって前記ビット線ＢＬ
j+1はセンスアンプＳＡから切り離され、センスアンプ
ＳＡにかかる負荷容量は半減するので、センスアンプＳ
Ａのセンス動作が高速に行えるように作用する。
タ対Ｑ1j及びＱ1j+1のうち非選択のメモリセルＭＣi+1
側のビット線ＢＬj+1に接続されたＭＯＳトランジスタ
Ｑ 1j+1は、メモリセルＭＣiのデータが前記ビット線Ｂ
Ｌjに読み出された後にオフになって前記ビット線ＢＬ
j+1はセンスアンプＳＡから切り離され、センスアンプ
ＳＡにかかる負荷容量は半減するので、センスアンプＳ
Ａのセンス動作が高速に行えるように作用する。
【００２２】そしてこの時第２のＭＯＳトランジスタ対
Ｑ2j及びＱ2j+1のうち選択されたメモリセルＭＣi側の
ビット線ＢＬjに接続されたＭＯＳトランジスタＱ2jが
オフし、前記ビット線ＢＬjはプリチャージ回路ＰＧか
ら切り離され、その後プリチャージクロックφPGの立ち
上がりを受けて前記プリチャージ回路ＰＧは前記ビット
線ＢＬj+1のプリチャージを先行して開始し、しかる後
にＭＯＳトランジスタＱ2 jがオンし前記ビット線ＢＬj
を高速にプリチャージするように作用する。
Ｑ2j及びＱ2j+1のうち選択されたメモリセルＭＣi側の
ビット線ＢＬjに接続されたＭＯＳトランジスタＱ2jが
オフし、前記ビット線ＢＬjはプリチャージ回路ＰＧか
ら切り離され、その後プリチャージクロックφPGの立ち
上がりを受けて前記プリチャージ回路ＰＧは前記ビット
線ＢＬj+1のプリチャージを先行して開始し、しかる後
にＭＯＳトランジスタＱ2 jがオンし前記ビット線ＢＬj
を高速にプリチャージするように作用する。
【００２３】これにより、リストア時間及びプリチャー
ジ時間を短縮することができるのである。
ジ時間を短縮することができるのである。
【００２４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２５】図１は本発明の実施例を説明するための回
路図、図２はこの動作波形図を示す。図３，図４と共通
の構成部分は共通の記号が与えてあり、回路図上の相違
点はプリチャージ回路ＰＧとビット線ＢＬj及びＢＬj+1
との間に第２のＭＯＳトランジスタ対Ｑ2j及びＱ2j+1を
設け、かつＭＯＳトランジスタＱ1j及びＱ2j+1を制御ク
ロックφT1で制御し、ＭＯＳトランジスタＱ1j+1とＱ2j
を制御クロックφT2で制御するようにした点である。
路図、図２はこの動作波形図を示す。図３，図４と共通
の構成部分は共通の記号が与えてあり、回路図上の相違
点はプリチャージ回路ＰＧとビット線ＢＬj及びＢＬj+1
との間に第２のＭＯＳトランジスタ対Ｑ2j及びＱ2j+1を
設け、かつＭＯＳトランジスタＱ1j及びＱ2j+1を制御ク
ロックφT1で制御し、ＭＯＳトランジスタＱ1j+1とＱ2j
を制御クロックφT2で制御するようにした点である。
【００２６】そして、この制御クロックφT1及びφT2を
以下に説明するようなタイミングで変化させることによ
り、アクセスタイムの短縮を図るものである。最初制御
クロックはφT1及びφT2はＶCC＋Ｖt以上の８Ｖにあ
り、第１のＭＯＳトランジスタ対Ｑ1j及びＱ1j+1と第２
のＭＯＳトランジスタＱ2j及びＱ2j+1はいずれもオン状
態にある。
以下に説明するようなタイミングで変化させることによ
り、アクセスタイムの短縮を図るものである。最初制御
クロックはφT1及びφT2はＶCC＋Ｖt以上の８Ｖにあ
り、第１のＭＯＳトランジスタ対Ｑ1j及びＱ1j+1と第２
のＭＯＳトランジスタＱ2j及びＱ2j+1はいずれもオン状
態にある。
【００２７】次に、ローアドレス制御信号＊ＲＡＳの立
ち下がりに従って、選択されたワード線ＷＬiがＶCC＋
Ｖt以上の８Ｖに上昇する。これにより、メモリセルＭ
Ｃiに蓄積された電荷の有無に従って、ビット線ＢＬj及
びＢＬj+1に差電圧が生じる。
ち下がりに従って、選択されたワード線ＷＬiがＶCC＋
Ｖt以上の８Ｖに上昇する。これにより、メモリセルＭ
Ｃiに蓄積された電荷の有無に従って、ビット線ＢＬj及
びＢＬj+1に差電圧が生じる。
【００２８】その後、制御クロックφPが立ち下がり、
φNが立ち上がり、これを受けてＭＯＳトランジスタＱ
SP及びＱSNがオンすることによりセンスアンプＳＡが活
性化され、センス動作が開始し、差電圧を徐々に拡大す
る。
φNが立ち上がり、これを受けてＭＯＳトランジスタＱ
SP及びＱSNがオンすることによりセンスアンプＳＡが活
性化され、センス動作が開始し、差電圧を徐々に拡大す
る。
【００２９】そして、この差電圧がビット線ＢＬj及び
ＢＬj+1の負荷容量等の影響で反転しない程度に拡大し
た時点で、制御クロックφT2が立ち下がりＭＯＳトラン
ジスタＱ1j+1及びＱ2jがオフする。
ＢＬj+1の負荷容量等の影響で反転しない程度に拡大し
た時点で、制御クロックφT2が立ち下がりＭＯＳトラン
ジスタＱ1j+1及びＱ2jがオフする。
【００３０】これにより、非選択メモリセルＭＣj+1側
のビット線ＢＬj+1はセンスアンプＳＡから切り離さ
れ、センスアンプＳＡにかかる負荷容量は半減するので
センス動作が高速化され、ビット線ＢＬjを介してメモ
リセルＭＣjには電圧ＶCCあるいは接地電圧が短時間に
リストアされる。
のビット線ＢＬj+1はセンスアンプＳＡから切り離さ
れ、センスアンプＳＡにかかる負荷容量は半減するので
センス動作が高速化され、ビット線ＢＬjを介してメモ
リセルＭＣjには電圧ＶCCあるいは接地電圧が短時間に
リストアされる。
【００３１】そして、プリチャージクロックφPGの立ち
上がりを受けてＭＯＳトランジスタＱPj及びＱPj+1がオ
ンし、ビット線ＢＬj+1のプリチャージを開始する。こ
のとき、ＭＯＳトランジスタＱ2jはオフしているのでビ
ット線ＢＬjはまだプリチャージされず、ＭＯＳトラン
ジスタＱ1j+1はオフしているので、ビット線ＢＬj+1を
プリチャージしても、センスアンプＳＡのセンスノード
＊Ｓには影響を与えることはない。
上がりを受けてＭＯＳトランジスタＱPj及びＱPj+1がオ
ンし、ビット線ＢＬj+1のプリチャージを開始する。こ
のとき、ＭＯＳトランジスタＱ2jはオフしているのでビ
ット線ＢＬjはまだプリチャージされず、ＭＯＳトラン
ジスタＱ1j+1はオフしているので、ビット線ＢＬj+1を
プリチャージしても、センスアンプＳＡのセンスノード
＊Ｓには影響を与えることはない。
【００３２】その後、カラムアドレス制御信号ＣＡＳ
（図示せず）の立ち下がりに基づいて選択されたカラム
選択信号ＣＹiが上昇し、センスアンプＳＡによって拡
大されたセンスノードＳ及び＊Ｓの電圧が入出力線Ｉ／
Ｏ及び＊Ｉ／Ｏに転送される。
（図示せず）の立ち下がりに基づいて選択されたカラム
選択信号ＣＹiが上昇し、センスアンプＳＡによって拡
大されたセンスノードＳ及び＊Ｓの電圧が入出力線Ｉ／
Ｏ及び＊Ｉ／Ｏに転送される。
【００３３】ローアドレス制御信号＊ＲＡＳが上昇する
と、カラム選択信号ＣＹiが立ち下がり、ワード線ＷＬi
が立ち下がる。
と、カラム選択信号ＣＹiが立ち下がり、ワード線ＷＬi
が立ち下がる。
【００３４】そして制御クロックφT2の立ち上がりを受
けて、ＭＯＳトランジスタＱ1j+1及びＱ2jがオンし、ビ
ット線ＢＬjのプリチャージを開始する。この時点で
は、ビット線ＢＬj+1のプリチャージはすでに完了して
いるのでプリチャージ回路ＰＧはビット線ＢＬjだけプ
リチャージすれば足りるので短時間でプリチャージが行
えるのである。
けて、ＭＯＳトランジスタＱ1j+1及びＱ2jがオンし、ビ
ット線ＢＬjのプリチャージを開始する。この時点で
は、ビット線ＢＬj+1のプリチャージはすでに完了して
いるのでプリチャージ回路ＰＧはビット線ＢＬjだけプ
リチャージすれば足りるので短時間でプリチャージが行
えるのである。
【００３５】このように、本発明は、ビット線ＢＬj及
びＢＬj+1に第１のＭＯＳトランジスタＱ1j及びＱ1j+1
と第２のＭＯＳトランジスタＱ2j及びＱ2j+1とを受け、
上述したタイミングで制御クロックφT1及びφT2を変化
させることにより、従来はビット線ＢＬj及びＢＬj+1の
両方を一括して充放電していたのに対して、非選択のメ
モリセルＭＣi+1側のビット線ＢＬj+1についてはセンス
アンプＳＡのセンス動作が開始した後にセンスアンプＳ
Ａから切り離してリストア動作を行ない、その後かかる
ビット線ＢＬj+1のプリチャージをビット線ＢＬjのプリ
チャージに先行して開始するように回路を構成したもの
であり、これによりリストア時間及びプリチャージ時間
を短縮することが可能となる。
びＢＬj+1に第１のＭＯＳトランジスタＱ1j及びＱ1j+1
と第２のＭＯＳトランジスタＱ2j及びＱ2j+1とを受け、
上述したタイミングで制御クロックφT1及びφT2を変化
させることにより、従来はビット線ＢＬj及びＢＬj+1の
両方を一括して充放電していたのに対して、非選択のメ
モリセルＭＣi+1側のビット線ＢＬj+1についてはセンス
アンプＳＡのセンス動作が開始した後にセンスアンプＳ
Ａから切り離してリストア動作を行ない、その後かかる
ビット線ＢＬj+1のプリチャージをビット線ＢＬjのプリ
チャージに先行して開始するように回路を構成したもの
であり、これによりリストア時間及びプリチャージ時間
を短縮することが可能となる。
【００３６】
【発明の効果】上述の説明の如く、本発明によれば、メ
モリセルへのリストア時間及びビット線のプリチャージ
時間が短縮されるので、アクセスタイムの短かい高速の
ダイナミック型半導体記憶装置を実現することが可能と
なる。
モリセルへのリストア時間及びビット線のプリチャージ
時間が短縮されるので、アクセスタイムの短かい高速の
ダイナミック型半導体記憶装置を実現することが可能と
なる。
【図１】本発明の実施例に係る半導体記憶装置の回路図
である。
である。
【図２】本発明の実施例を示す動作波形図である。
【図３】従来例に係る半導体記憶装置の回路図である。
【図４】従来例の動作を示す動作波形図である。
ＢＬj，ＢＬj+1 ビット線 ＭＣi，ＭＣi+1 メモリセル ＷＬi，ＷＬi+1 ワード線 Ｑ1j，Ｑ1j+1 第１のＭＯＳトランジスタ対 Ｑ2j，Ｑ2j+1 第２のＭＯＳトランジスタ対 ＳＡ センスアンプ ＰＧ プリチャージ回路 φT1，φT2，φN，φP 制御クロック φPG プリチャージクロック ＲＡＳＣＫ 制御回路
Claims (1)
- 【請求項１】 複数のメモリセルＭＣi及びＭＣi+1が接
続されたビット線対ＢＬj及びＢＬj+1と、該ビット線対
ＢＬj及びＢＬj+1の一端に接続されたセンスアンプＳＡ
と、前記ビット線対の他の端に接続されたプリチャージ
回路ＰＧと、前記センスアンプＳＡと前記ビット線対Ｂ
Ｌj及びＢＬj+1との間に接続された第１のＭＯＳトラン
ジスタ対Ｑ1j及びＱ1j+1と、前記プリチャージ回路ＰＧ
と前記ビット線対ＢＬj及びＢＬj+1との間に接続された
第２のＭＯＳトランジスタ対Ｑ2j及びＱ2j+1とを備え、
前記メモリセルＭＣiのデータが前記ビット線ＢＬjに読
み出され、前記センスアンプＳＡがセンス動作を開始し
た後に、前記第１のＭＯＳトランジスタ対Ｑ1j及びＱ
1j+1のうち非選択のメモリセルＭＣj+1側のビット線Ｂ
Ｌj+1に接続されたＭＯＳトランジスタＱ1j+1がオフ
し、かつ前記第２のＭＯＳトランジスタ対Ｑ2j及びＱ
2j+1のうち選択されたメモリセルＭＣi側のビット線Ｂ
Ｌjに接続されたＭＯＳトランジスタＱ2jがオフし、そ
の後プリチャージクロックφPGの変化を受けて前記プリ
チャージ回路ＰＧは前記非選択のメモリセルＭＣj+1側
のビット線ＢＬj+1のプリチャージを前記ビット線ＢＬj
のプリチャージに先行して開始することを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127567A JP2698232B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127567A JP2698232B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04353693A JPH04353693A (ja) | 1992-12-08 |
| JP2698232B2 true JP2698232B2 (ja) | 1998-01-19 |
Family
ID=14963239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127567A Expired - Lifetime JP2698232B2 (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698232B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0123841B1 (ko) * | 1994-07-07 | 1997-11-25 | 김주용 | 센스증폭기용 전류제어회로 |
| JP2630277B2 (ja) * | 1994-10-24 | 1997-07-16 | 日本電気株式会社 | 半導体記憶装置 |
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| JP5012388B2 (ja) * | 1996-12-25 | 2012-08-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| KR100772700B1 (ko) * | 2006-06-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 셀어레이에 비트라인균등화부를 갖는 메모리장치 및비트라인균등화부를 셀어레이에 배치하는 방법. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04388A (ja) * | 1990-04-17 | 1992-01-06 | Seiko Instr Inc | 露光装置の位置合せ方法 |
-
1991
- 1991-05-30 JP JP3127567A patent/JP2698232B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04353693A (ja) | 1992-12-08 |
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