JPH0528764A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0528764A JPH0528764A JP3182301A JP18230191A JPH0528764A JP H0528764 A JPH0528764 A JP H0528764A JP 3182301 A JP3182301 A JP 3182301A JP 18230191 A JP18230191 A JP 18230191A JP H0528764 A JPH0528764 A JP H0528764A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Databases & Information Systems (AREA)
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Abstract
(57)【要約】
【構成】 データ読出しおよびデータ書込みのために共
通に設けられる２本のＩ／Ｏ線ＩＯおよび／ＩＯと、こ
れらのＩ／Ｏ線間の電位差を増幅して読出データ信号を
得る増幅回路５１０とを有するＤＲＡＭにおいて、これ
ら２本のＩ／Ｏ線間に、各々がダイオード接続された２
つのＭＯＳトランジスタの並列接続回路を含む検知回路
８０及び８２と、データ読出時にのみ導通するスイッチ
回路８１とによって構成される電位差制御回路８が設け
られる。 【効果】 データ読出時における２本のＩ／Ｏ線間の電
位差の最大値がＭＯＳトランジスタのしきい値電圧の数
倍程度に制御されるので、データ読出時にこれらのＩ／
Ｏ線をイコライズするのに要する時間が短縮される。こ
の結果、増幅回路５１０の出力電位φout がメモリセル
ＭＣの記憶データに応じた電位に変化する際の変化速度
が向上し、アクセスタイムが短縮される。
通に設けられる２本のＩ／Ｏ線ＩＯおよび／ＩＯと、こ
れらのＩ／Ｏ線間の電位差を増幅して読出データ信号を
得る増幅回路５１０とを有するＤＲＡＭにおいて、これ
ら２本のＩ／Ｏ線間に、各々がダイオード接続された２
つのＭＯＳトランジスタの並列接続回路を含む検知回路
８０及び８２と、データ読出時にのみ導通するスイッチ
回路８１とによって構成される電位差制御回路８が設け
られる。 【効果】 データ読出時における２本のＩ／Ｏ線間の電
位差の最大値がＭＯＳトランジスタのしきい値電圧の数
倍程度に制御されるので、データ読出時にこれらのＩ／
Ｏ線をイコライズするのに要する時間が短縮される。こ
の結果、増幅回路５１０の出力電位φout がメモリセル
ＭＣの記憶データに応じた電位に変化する際の変化速度
が向上し、アクセスタイムが短縮される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、２本のビット線間の電位差を利用してメモリ
セルの記憶データを読出す半導体記憶装置に関する。
し、特に、２本のビット線間の電位差を利用してメモリ
セルの記憶データを読出す半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）やＳＲＡＭ（スタティックランダム
アクセスメモリ）等の半導体記憶装置において、メモリ
セルは複数の行および複数の列に配列され、各メモリセ
ル列に対応して２本のビット線が設けられる。
ムアクセスメモリ）やＳＲＡＭ（スタティックランダム
アクセスメモリ）等の半導体記憶装置において、メモリ
セルは複数の行および複数の列に配列され、各メモリセ
ル列に対応して２本のビット線が設けられる。
【０００３】データ読出時には、データが読出されるべ
きメモリセルが配列された列に対応する２本のビット線
のうちのいずれか一方の電位が上昇し、他方の電位が下
降する。これら２本のビット線のうちのいずれの電位が
上昇するか（または下降するか）はこのメモリセルの記
憶データによって異なる。そこで、これら２本のビット
線間の電位差を増幅して得られた信号が、このメモリセ
ルの記憶データとされる。
きメモリセルが配列された列に対応する２本のビット線
のうちのいずれか一方の電位が上昇し、他方の電位が下
降する。これら２本のビット線のうちのいずれの電位が
上昇するか（または下降するか）はこのメモリセルの記
憶データによって異なる。そこで、これら２本のビット
線間の電位差を増幅して得られた信号が、このメモリセ
ルの記憶データとされる。
【０００４】図１０は、従来のＤＲＡＭの全体構成を示
す概略ブロック図である。以下、図１０を参照しながら
従来のＤＲＡＭの一般的な構成および動作について説明
する。
す概略ブロック図である。以下、図１０を参照しながら
従来のＤＲＡＭの一般的な構成および動作について説明
する。
【０００５】なお、明細書中、以後のすべての説明にお
いて、負活性の信号はこの信号を表わす記号の前に／を
付して表わし、負活性な信号を伝達する信号線は、この
信号線を表わす記号の前に／を付して表わす。
いて、負活性の信号はこの信号を表わす記号の前に／を
付して表わし、負活性な信号を伝達する信号線は、この
信号線を表わす記号の前に／を付して表わす。
【０００６】メモリセルアレイ６１は、複数の行および
複数の列のマトリックス状に配列されたメモリセルＭＣ
と、これら複数の行に対応して設けられる複数のワード
線ＷＬと、これら複数の列の各々に対応して設けられる
２本のビット線ＢＬおよび／ＢＬとを含む。すべてのビ
ット線対ＢＬ，／ＢＬはセンスアンプ群６０およびビッ
ト線イコライザ５９に接続される。
複数の列のマトリックス状に配列されたメモリセルＭＣ
と、これら複数の行に対応して設けられる複数のワード
線ＷＬと、これら複数の列の各々に対応して設けられる
２本のビット線ＢＬおよび／ＢＬとを含む。すべてのビ
ット線対ＢＬ，／ＢＬはセンスアンプ群６０およびビッ
ト線イコライザ５９に接続される。
【０００７】メモリセルアレイ６１からのデータ続出時
のこのＤＲＡＭの動作は以下の通りである。
のこのＤＲＡＭの動作は以下の通りである。
【０００８】アドレスバッファ５４は、メモリセルアレ
イ６１に対するデータ書込時およびメモリセルアレイ６
１からのデータ読出時に、外部からのアドレス信号Ａ０
〜Ａｎを取込んでバッファリングして、メモリセルアレ
イ６１内のメモリセル列のうちの１つを指示するカラム
アドレス信号ＣＡ０〜ＣＡ（ｎ−１）と、メモリセルア
レイ６１内のメモリセル行のうちの１つを指示するロウ
アドレス信号ＲＡ０〜ＲＡ（ｎ−１）と、外部アドレス
信号Ａ０〜Ａｎのうちの最上位ビットの信号Ａｎとをそ
れぞれ、カラムデコーダ５７，ロウデコーダ５８，およ
びＩ／Ｏ制御回路５３に与える。
イ６１に対するデータ書込時およびメモリセルアレイ６
１からのデータ読出時に、外部からのアドレス信号Ａ０
〜Ａｎを取込んでバッファリングして、メモリセルアレ
イ６１内のメモリセル列のうちの１つを指示するカラム
アドレス信号ＣＡ０〜ＣＡ（ｎ−１）と、メモリセルア
レイ６１内のメモリセル行のうちの１つを指示するロウ
アドレス信号ＲＡ０〜ＲＡ（ｎ−１）と、外部アドレス
信号Ａ０〜Ａｎのうちの最上位ビットの信号Ａｎとをそ
れぞれ、カラムデコーダ５７，ロウデコーダ５８，およ
びＩ／Ｏ制御回路５３に与える。
【０００９】各ワード線ＷＬは対応する行に配列された
すべてのメモリセルＭＣに共通に接続され、各ビット線
ＢＬ，／ＢＬは対応する列に配列されたメモリセルＭＣ
に交互に共通に接続される。
すべてのメモリセルＭＣに共通に接続され、各ビット線
ＢＬ，／ＢＬは対応する列に配列されたメモリセルＭＣ
に交互に共通に接続される。
【００１０】ロウデコーダ５８は、アドレスバッファ５
４からのロウアドレス信号ＲＡ０〜ＲＡ（ｎ−１）をデ
コードして、メモリセルアレイ６１内のワード線ＷＬの
うち、このロウアドレス信号が指示するメモリセル行に
対応して設けられた１本のワード線をハイレベルに活性
化する。これによって、活性化されたワード線ＷＬに接
続される各メモリセルＭＣと、このメモリセルＭＣに接
続されるビット線ＢＬまたは／ＢＬとの間で、データ信
号の授受が可能となる。この１本のワード線ＷＬに接続
される各メモリセルＭＣの記憶データに応じて、このメ
モリセルＭＣに接続されるビット線ＢＬまたは／ＢＬの
電位が変化する。
４からのロウアドレス信号ＲＡ０〜ＲＡ（ｎ−１）をデ
コードして、メモリセルアレイ６１内のワード線ＷＬの
うち、このロウアドレス信号が指示するメモリセル行に
対応して設けられた１本のワード線をハイレベルに活性
化する。これによって、活性化されたワード線ＷＬに接
続される各メモリセルＭＣと、このメモリセルＭＣに接
続されるビット線ＢＬまたは／ＢＬとの間で、データ信
号の授受が可能となる。この１本のワード線ＷＬに接続
される各メモリセルＭＣの記憶データに応じて、このメ
モリセルＭＣに接続されるビット線ＢＬまたは／ＢＬの
電位が変化する。
【００１１】センスアンプ群６０は、メモリセルアレイ
６１内のすべてのビット線対ＢＬ，／ＢＬにそれぞれ対
応して設けられる複数のセンスアンプ（図示せず）を含
む。各センスアンプは、対応するビット線対ＢＬ，／Ｂ
Ｌを構成する２本のビット線ＢＬおよび／ＢＬ間の電位
差を増幅する。
６１内のすべてのビット線対ＢＬ，／ＢＬにそれぞれ対
応して設けられる複数のセンスアンプ（図示せず）を含
む。各センスアンプは、対応するビット線対ＢＬ，／Ｂ
Ｌを構成する２本のビット線ＢＬおよび／ＢＬ間の電位
差を増幅する。
【００１２】Ｉ／Ｏゲート・Ｉ／Ｏ線６２は、互いに相
補な電位レベルの信号を伝達する１対のＩ／Ｏ線と、こ
のＩ／Ｏ線対とセンスアンプ群６０内のそれぞれのセン
スアンプとの間に設けられた複数のトランスファゲート
によって構成されるＩ／Ｏゲートとを含む。
補な電位レベルの信号を伝達する１対のＩ／Ｏ線と、こ
のＩ／Ｏ線対とセンスアンプ群６０内のそれぞれのセン
スアンプとの間に設けられた複数のトランスファゲート
によって構成されるＩ／Ｏゲートとを含む。
【００１３】カラムデコーダ６７は、アドレスバッファ
５４からのカラムアドレス信号ＣＡ０〜ＣＡ（ｎ−１）
をデコードして、メモリセルアレイ６１内のビット線対
ＢＬ，／ＢＬのうちこのカラムアドレス信号を指示する
メモリセル列に対応して設けられた１対に接続されるセ
ンスアンプのみがＩ／Ｏ線対に電気的に接続されるよう
に、トランスファゲートを制御するための信号を出力す
る。
５４からのカラムアドレス信号ＣＡ０〜ＣＡ（ｎ−１）
をデコードして、メモリセルアレイ６１内のビット線対
ＢＬ，／ＢＬのうちこのカラムアドレス信号を指示する
メモリセル列に対応して設けられた１対に接続されるセ
ンスアンプのみがＩ／Ｏ線対に電気的に接続されるよう
に、トランスファゲートを制御するための信号を出力す
る。
【００１４】Ｉ／Ｏ線電位制御回路５は、Ｉ／Ｏ線対を
構成する２本のＩ／Ｏ線間の電位差を増幅してデータ出
力バッファ５６に与える。
構成する２本のＩ／Ｏ線間の電位差を増幅してデータ出
力バッファ５６に与える。
【００１５】データ出力バッファ５６は、Ｉ／Ｏ線電位
制御回路５の出力信号を増幅し、これによって得られた
信号をメモリセルアレイ６１からの読出データとして外
部に出力する。
制御回路５の出力信号を増幅し、これによって得られた
信号をメモリセルアレイ６１からの読出データとして外
部に出力する。
【００１６】次に、メモリセルアレイ６１へのデータ書
込時の回路動作について説明する。アドレスバッファ５
４，カラムデコーダ５７，ロウデコーダ５８，およびＩ
／Ｏゲート・Ｉ／Ｏ線６２はメモリセルアレイ６１から
のデータ読出時と同様に動作する。
込時の回路動作について説明する。アドレスバッファ５
４，カラムデコーダ５７，ロウデコーダ５８，およびＩ
／Ｏゲート・Ｉ／Ｏ線６２はメモリセルアレイ６１から
のデータ読出時と同様に動作する。
【００１７】データ入力バッファ５５は、外部からの入
力データ信号を増幅してＩ／Ｏ線電位制御回路５に与え
る。
力データ信号を増幅してＩ／Ｏ線電位制御回路５に与え
る。
【００１８】Ｉ／Ｏ線電位制御回路５は、データ入力バ
ッファ５５の出力信号を増幅して、互いに相補な電位
を、Ｉ／Ｏ線対を構成する２本のＩ／Ｏ線に与える。
ッファ５５の出力信号を増幅して、互いに相補な電位
を、Ｉ／Ｏ線対を構成する２本のＩ／Ｏ線に与える。
【００１９】これら２本のＩ／Ｏ線は、メモリセルアレ
イ６１内のビット線対ＢＬ，／ＢＬのうち、カラムアド
レス信号ＣＡ０〜ＣＡ（ｎ−１）が指示する１つのメモ
リセル列に対応する１対に対応して設けられた１つのセ
ンスアンプにのみ電気的に接続されている。したがっ
て、前記２本のＩ／Ｏ線上の互いに相補な電位はこの１
つのセンスアンプを介して、カラムアドレス信号ＣＡ０
〜ＣＡ（ｎ−１）が指示する１つのメモリセル列に対応
して設けられた２本のビット線ＢＬおよび／ＢＬにのみ
伝達される。
イ６１内のビット線対ＢＬ，／ＢＬのうち、カラムアド
レス信号ＣＡ０〜ＣＡ（ｎ−１）が指示する１つのメモ
リセル列に対応する１対に対応して設けられた１つのセ
ンスアンプにのみ電気的に接続されている。したがっ
て、前記２本のＩ／Ｏ線上の互いに相補な電位はこの１
つのセンスアンプを介して、カラムアドレス信号ＣＡ０
〜ＣＡ（ｎ−１）が指示する１つのメモリセル列に対応
して設けられた２本のビット線ＢＬおよび／ＢＬにのみ
伝達される。
【００２０】一方、メモリセルアレイ６１においては、
ロウアドレス信号ＲＡ０〜ＲＡ（ｎ−１）が指示する１
つのメモリセル行に対応して設けられた１本のワード線
ＷＬのみが活性化されている。このため、前記２本のＩ
／Ｏ線のうちのいずれか１本の電位が、カラムアドレス
信号ＣＡ０〜ＣＡ（ｎ−１）が指示する１つの列とロウ
アドレス信号ＲＡ０〜ＲＡ（ｎ−１）が指示する１つの
行との交点に配列された（選択された）１つのメモリセ
ルＭＣに接続される１本のビット線ＢＬまたは／ＢＬに
供給される。この結果、選択されたメモリセルＭＣに、
外部からの入力データ信号が、これに接続されるビット
線ＢＬまたは／ＢＬを介して書込まれる。
ロウアドレス信号ＲＡ０〜ＲＡ（ｎ−１）が指示する１
つのメモリセル行に対応して設けられた１本のワード線
ＷＬのみが活性化されている。このため、前記２本のＩ
／Ｏ線のうちのいずれか１本の電位が、カラムアドレス
信号ＣＡ０〜ＣＡ（ｎ−１）が指示する１つの列とロウ
アドレス信号ＲＡ０〜ＲＡ（ｎ−１）が指示する１つの
行との交点に配列された（選択された）１つのメモリセ
ルＭＣに接続される１本のビット線ＢＬまたは／ＢＬに
供給される。この結果、選択されたメモリセルＭＣに、
外部からの入力データ信号が、これに接続されるビット
線ＢＬまたは／ＢＬを介して書込まれる。
【００２１】ＤＲＡＭでは、各メモリセルＭＣの記憶デ
ータは放っておくと時間と共に消滅する。そこで、この
ような現象を回避するために、各メモリセルＭＣにそこ
に記憶されているデータと同じデータを一定期間毎に自
動的に再書込みする、いわゆるリフレッシュが行なわれ
る。もちろん、この一定期間の長さは、各メモリセルＭ
Ｃの記憶データが消滅するのに要する時間よりも短い。
ータは放っておくと時間と共に消滅する。そこで、この
ような現象を回避するために、各メモリセルＭＣにそこ
に記憶されているデータと同じデータを一定期間毎に自
動的に再書込みする、いわゆるリフレッシュが行なわれ
る。もちろん、この一定期間の長さは、各メモリセルＭ
Ｃの記憶データが消滅するのに要する時間よりも短い。
【００２２】このリフレッシュのために設けられる回路
が、リフレッシュ制御回路５１およびリフレッシュカウ
ンタ５２である。
が、リフレッシュ制御回路５１およびリフレッシュカウ
ンタ５２である。
【００２３】リフレッシュ制御回路５１は、リフレッシ
ュカウンタ５２に、内部アドレス信号Ｑ０〜Ｑ（ｎ−
１）の出力を指示する。
ュカウンタ５２に、内部アドレス信号Ｑ０〜Ｑ（ｎ−
１）の出力を指示する。
【００２４】リフレッシュカウンタ５２は、リフレッシ
ュ制御回路５１によって制御されて、外部アドレス信号
Ａ０〜Ａｎが指定するアドレスのメモリセルＭＣへのデ
ータ書込みおよび、外部アドレス信号Ａ０〜Ａｎが指定
するアドレスのメモリセルＭＣからのデータ読出しのい
ずれも行なわれていない期間に、一定期間毎にメモリセ
ルアレイ６１内のすべてのメモリセルＭＣのそれぞれの
アドレスを示すアドレス信号Ｑ０〜Ｑ（ｎ−１）を順次
発生する。
ュ制御回路５１によって制御されて、外部アドレス信号
Ａ０〜Ａｎが指定するアドレスのメモリセルＭＣへのデ
ータ書込みおよび、外部アドレス信号Ａ０〜Ａｎが指定
するアドレスのメモリセルＭＣからのデータ読出しのい
ずれも行なわれていない期間に、一定期間毎にメモリセ
ルアレイ６１内のすべてのメモリセルＭＣのそれぞれの
アドレスを示すアドレス信号Ｑ０〜Ｑ（ｎ−１）を順次
発生する。
【００２５】Ｉ／Ｏ制御回路５３は、アドレスバッファ
５４から最上位ビットの信号Ａｎを受けている期間、デ
ータ入力バッファ５５およびデータ出力バッファ５６の
うちのいずれか一方のみを活性化し、前記最上位ビット
の信号Ａｎを受けていない期間、データ入力バッファ５
５およびデータ出力バッファ５６を共に非活性化する。
５４から最上位ビットの信号Ａｎを受けている期間、デ
ータ入力バッファ５５およびデータ出力バッファ５６の
うちのいずれか一方のみを活性化し、前記最上位ビット
の信号Ａｎを受けていない期間、データ入力バッファ５
５およびデータ出力バッファ５６を共に非活性化する。
【００２６】具体的には、外部制御信号／ＷＥがローレ
ベルである、メモリセルアレイ６１へのデータ書込みが
行なわれるべき期間には、Ｉ／Ｏ制御回路５３はデータ
入力バッファ５５を活性化し、外部制御信号／ＷＥがハ
イレベルである、メモリセルアレイ６１からのデータ読
出しが行なわれるべき期間には、Ｉ／Ｏ制御回路５３は
データ出力バッファ５６を活性化する。
ベルである、メモリセルアレイ６１へのデータ書込みが
行なわれるべき期間には、Ｉ／Ｏ制御回路５３はデータ
入力バッファ５５を活性化し、外部制御信号／ＷＥがハ
イレベルである、メモリセルアレイ６１からのデータ読
出しが行なわれるべき期間には、Ｉ／Ｏ制御回路５３は
データ出力バッファ５６を活性化する。
【００２７】アドレスバッファ５４は、外部アドレス信
号Ａ０〜Ａｎによって指定されたメモリセルＭＣに対す
るデータ書込みおよびデータ読出しのいずれも行なわれ
るべきでない期間に、特有の回路動作について説明す
る。外部アドレス信号Ａ０〜Ａｎではなく、リフレッシ
ュカウンタ５２により発生されたアドレス信号Ｑ０〜Ｑ
（ｎ−１）を取込む。そして、アドレスバッファ５４
は、これをバッファリングして得られたロウアドレス信
号ＲＡ０〜ＲＡ（ｎ−１）およびカラムアドレス信号Ｃ
Ａ０〜ＣＡ（ｎ−１）をそれぞれロウデコーダ５８およ
びカラムデコーダ５７に与える。
号Ａ０〜Ａｎによって指定されたメモリセルＭＣに対す
るデータ書込みおよびデータ読出しのいずれも行なわれ
るべきでない期間に、特有の回路動作について説明す
る。外部アドレス信号Ａ０〜Ａｎではなく、リフレッシ
ュカウンタ５２により発生されたアドレス信号Ｑ０〜Ｑ
（ｎ−１）を取込む。そして、アドレスバッファ５４
は、これをバッファリングして得られたロウアドレス信
号ＲＡ０〜ＲＡ（ｎ−１）およびカラムアドレス信号Ｃ
Ａ０〜ＣＡ（ｎ−１）をそれぞれロウデコーダ５８およ
びカラムデコーダ５７に与える。
【００２８】カラムデコーダ５７，ロウデコーダ５８，
センスアンプ群６０およびＩ／Ｏ線電位制御回路５は、
外部アドレス信号Ａ０〜Ａｎに基づくメモリセルアレイ
６１からのデータ読出時と同様の動作および、外部アド
レス信号Ａ０〜Ａｎに基づくメモリセルアレイ６１への
データ書込時と同様の動作を、アドレスバッファ５４の
出力信号が変化するたびに順次行なう。したがって、メ
モリセルアレイ６１内のすべてのメモリセルＭＣの記憶
データはアドレス順に順次リフレッシュされる。
センスアンプ群６０およびＩ／Ｏ線電位制御回路５は、
外部アドレス信号Ａ０〜Ａｎに基づくメモリセルアレイ
６１からのデータ読出時と同様の動作および、外部アド
レス信号Ａ０〜Ａｎに基づくメモリセルアレイ６１への
データ書込時と同様の動作を、アドレスバッファ５４の
出力信号が変化するたびに順次行なう。したがって、メ
モリセルアレイ６１内のすべてのメモリセルＭＣの記憶
データはアドレス順に順次リフレッシュされる。
【００２９】なお、このような期間にはアドレスバッフ
ァ５４からＩ／Ｏ制御回路５３に前記最上位ビットの信
号Ａｎは与えられないので、データ入力バッファ５５お
よびデータ出力バッファ５６は非活性状態である。
ァ５４からＩ／Ｏ制御回路５３に前記最上位ビットの信
号Ａｎは与えられないので、データ入力バッファ５５お
よびデータ出力バッファ５６は非活性状態である。
【００３０】ビット線イコライザ５９は、メモリセルア
レイ６１に対して、外部アドレス信号Ａ０〜Ａｎおよび
リフレッシュカウンタ５２により発生されるアドレス信
号Ｑ０〜Ｑ（ｎ−１）のいずれに基づくデータ書込みお
よびデータ読出しも行なわれない期間、各ビット線対Ｂ
Ｌ，／ＢＬを構成する２本のビット線ＢＬおよび／ＢＬ
を電気的に接続してハイレベルとローレベルとの中間電
位にイコライズする。
レイ６１に対して、外部アドレス信号Ａ０〜Ａｎおよび
リフレッシュカウンタ５２により発生されるアドレス信
号Ｑ０〜Ｑ（ｎ−１）のいずれに基づくデータ書込みお
よびデータ読出しも行なわれない期間、各ビット線対Ｂ
Ｌ，／ＢＬを構成する２本のビット線ＢＬおよび／ＢＬ
を電気的に接続してハイレベルとローレベルとの中間電
位にイコライズする。
【００３１】同様に、このような期間には、Ｉ／Ｏ線電
位制御回路５は、２本のＩ／Ｏ線を電気的に接続して、
これらの電位を同一にする。
位制御回路５は、２本のＩ／Ｏ線を電気的に接続して、
これらの電位を同一にする。
【００３２】クロック発生器５０は外部制御信号／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥに基づいて、リフレッシュ制御回
路５１，アドレスバッファ５４，カラムデコーダ５７，
ロウデコーダ５８等がそれぞれ上記のように動作するよ
うに、これらを制御するためのクロック信号を発生す
る。
Ｓ，／ＣＡＳ，／ＷＥに基づいて、リフレッシュ制御回
路５１，アドレスバッファ５４，カラムデコーダ５７，
ロウデコーダ５８等がそれぞれ上記のように動作するよ
うに、これらを制御するためのクロック信号を発生す
る。
【００３３】図１１は、Ｉ／Ｏゲート・Ｉ／Ｏ線６２の
内部構成を示す部分回路図である。図１１にはメモリセ
ルアレイ６１内の任意の２つのメモリセル列に対応して
設けられる回路部分のみが代表的に示される。
内部構成を示す部分回路図である。図１１にはメモリセ
ルアレイ６１内の任意の２つのメモリセル列に対応して
設けられる回路部分のみが代表的に示される。
【００３４】図１１を参照して、センスアンプ群６０に
おいて、すべてのセンスアンプ６１０は共通のセンスア
ンプ駆動回路６２０に接続される。
おいて、すべてのセンスアンプ６１０は共通のセンスア
ンプ駆動回路６２０に接続される。
【００３５】センスアンプ駆動回路６２０は図１１にお
けるクロック発生器５０からのトリガ信号φｓによって
制御されて、メモリセルアレイ６１へのデータ書込時お
よびメモリセルアレイ６１からのデータ読出時にすべて
のセンスアンプ６１０を駆動する。
けるクロック発生器５０からのトリガ信号φｓによって
制御されて、メモリセルアレイ６１へのデータ書込時お
よびメモリセルアレイ６１からのデータ読出時にすべて
のセンスアンプ６１０を駆動する。
【００３６】各センスアンプ６１０は対応するメモリセ
ル列に接続される２本のビット線ＢＬおよび／ＢＬ間に
接続される差動増幅器である。
ル列に接続される２本のビット線ＢＬおよび／ＢＬ間に
接続される差動増幅器である。
【００３７】Ｉ／Ｏゲートは、各ビット線ＢＬと、２本
のＩ／Ｏ線のうちの一方ＩＯとの間に接続されるＮチャ
ネルＭＯＳトランジスタＴ１と、各ビット線／ＢＬと他
方のＩ／Ｏ線／ＩＯとの間に接続されるＮチャネルＭＯ
ＳトランジスタＴ２とによって構成される。
のＩ／Ｏ線のうちの一方ＩＯとの間に接続されるＮチャ
ネルＭＯＳトランジスタＴ１と、各ビット線／ＢＬと他
方のＩ／Ｏ線／ＩＯとの間に接続されるＮチャネルＭＯ
ＳトランジスタＴ２とによって構成される。
【００３８】同じメモリセル列に対応して設けられる２
本のビット線ＢＬおよび／ＢＬにそれぞれ接続されるト
ランジスタＴ１およびＴ２のゲートは同一の信号線ＣＹ
を介して図１０のカラムデコーダ５７に接続される。つ
まり、カラムデコーダ５７は、図１０のアドレスバッフ
ァ５４からのカラムアドレス信号ＣＡ０〜ＣＡ（ｎ−
１）をデコードしてこれらの信号線ＣＹのうち、カラム
アドレス信号が指示する１つのメモリセル列に対応して
設けられるトランジスタＴ１およびＴ２のゲートに接続
される１本のみをハイレベルにし、他のすべてをローレ
ベルにする。これによって、前記１つのメモリセル列に
対応して設けられた２つのトランジスタＴ１およびＴ２
のみがＯＮ状態となって、このメモリセル列に対応して
設けられた２本のビット線ＢＬおよび／ＢＬがそれぞれ
２本のＩＯ線ＩＯおよび／ＩＯに電気的に接続される。
本のビット線ＢＬおよび／ＢＬにそれぞれ接続されるト
ランジスタＴ１およびＴ２のゲートは同一の信号線ＣＹ
を介して図１０のカラムデコーダ５７に接続される。つ
まり、カラムデコーダ５７は、図１０のアドレスバッフ
ァ５４からのカラムアドレス信号ＣＡ０〜ＣＡ（ｎ−
１）をデコードしてこれらの信号線ＣＹのうち、カラム
アドレス信号が指示する１つのメモリセル列に対応して
設けられるトランジスタＴ１およびＴ２のゲートに接続
される１本のみをハイレベルにし、他のすべてをローレ
ベルにする。これによって、前記１つのメモリセル列に
対応して設けられた２つのトランジスタＴ１およびＴ２
のみがＯＮ状態となって、このメモリセル列に対応して
設けられた２本のビット線ＢＬおよび／ＢＬがそれぞれ
２本のＩＯ線ＩＯおよび／ＩＯに電気的に接続される。
【００３９】Ｉ／Ｏ線イコライザ５００および増幅回路
５１０は、図１０のＩ／Ｏ線電位制御回路５に含まれ
る。２本のＩＯ線ＩＯおよび／ＩＯは、共にＩ／Ｏ線イ
コライザ５００および増幅回路５１０に接続される。
５１０は、図１０のＩ／Ｏ線電位制御回路５に含まれ
る。２本のＩＯ線ＩＯおよび／ＩＯは、共にＩ／Ｏ線イ
コライザ５００および増幅回路５１０に接続される。
【００４０】図１２はＩ／Ｏ線イコライザ５００の構成
を示す回路図である。図１２を参照して、Ｉ／Ｏ線イコ
ライザ５００は、電源ＶCCと２本のＩ／Ｏ線ＩＯおよび
／ＩＯとの間にそれぞれ接続される２つのＮチャネルＭ
ＯＳトランジスタＴ３およびＴ４と、２本のＩ／Ｏ線Ｉ
Ｏおよび／ＩＯ間に互いに並列に接続されるＰチャネル
ＭＯＳトランジスタＴ５およびＮチャネルＭＯＳトラン
ジスタＴ６とを含む。
を示す回路図である。図１２を参照して、Ｉ／Ｏ線イコ
ライザ５００は、電源ＶCCと２本のＩ／Ｏ線ＩＯおよび
／ＩＯとの間にそれぞれ接続される２つのＮチャネルＭ
ＯＳトランジスタＴ３およびＴ４と、２本のＩ／Ｏ線Ｉ
Ｏおよび／ＩＯ間に互いに並列に接続されるＰチャネル
ＭＯＳトランジスタＴ５およびＮチャネルＭＯＳトラン
ジスタＴ６とを含む。
【００４１】トランジスタＴ３のゲートとトランジスタ
Ｔ４のゲートとには図１０のクロック発生器５０から出
力される制御信号／φW が共通に与えられる。
Ｔ４のゲートとには図１０のクロック発生器５０から出
力される制御信号／φW が共通に与えられる。
【００４２】トランジスタＴ５のゲートと、トランジス
タＴ６のゲートとにはそれぞれ、図１０のクロック発生
器５０から出力される互いに相補な電位の制御信号φEQ
および／φEQが与えられる。
タＴ６のゲートとにはそれぞれ、図１０のクロック発生
器５０から出力される互いに相補な電位の制御信号φEQ
および／φEQが与えられる。
【００４３】図１３は図１１の増幅回路５１０の構成を
示す回路図である。図１３を参照して、増幅回路５１０
は、電源ＶCCと接地ＶSSとの間に互いに直列に接続され
る、ＰチャネルＭＯＳトランジスタＴ７，ＮチャネルＭ
ＯＳトランジスタＴ９およびＴ１１と、トランジスタＴ
７およびＴ９に並列に接続される、ＰチャネルＭＯＳト
ランジスタＴ８およびＮチャネルＭＯＳトランジスタＴ
１０とを含む、カレントミラー型増幅器である。
示す回路図である。図１３を参照して、増幅回路５１０
は、電源ＶCCと接地ＶSSとの間に互いに直列に接続され
る、ＰチャネルＭＯＳトランジスタＴ７，ＮチャネルＭ
ＯＳトランジスタＴ９およびＴ１１と、トランジスタＴ
７およびＴ９に並列に接続される、ＰチャネルＭＯＳト
ランジスタＴ８およびＮチャネルＭＯＳトランジスタＴ
１０とを含む、カレントミラー型増幅器である。
【００４４】トランジスタＴ７のゲートとトランジスタ
Ｔ８のゲートとは共に、トランジスタＴ７およびＴ９の
接続点に接続される。
Ｔ８のゲートとは共に、トランジスタＴ７およびＴ９の
接続点に接続される。
【００４５】トランジスタＴ９のゲートとトランジスタ
Ｔ１０のゲートとはそれぞれ、図１１の２本のＩ／Ｏ線
ＩＯおよび／ＩＯに接続される。
Ｔ１０のゲートとはそれぞれ、図１１の２本のＩ／Ｏ線
ＩＯおよび／ＩＯに接続される。
【００４６】トランジスタＴ１１のゲートには図１０の
クロック発生器５０から出力される制御信号φP が与え
られる。
クロック発生器５０から出力される制御信号φP が与え
られる。
【００４７】メモリセルアレイ６１へのデータ書込時に
は、トランジスタＴ８およびＴ１０の接続点Ｎ４に、図
１０のデータ入力バッファ５５の出力電位が与えられ、
メモリセルアレイ６１からのデータ読出時には、トラン
ジスタＴ８およびＴ１０の接続点Ｎ４の電位φOUT がこ
の増幅回路５１０の出力として、図１０のデータ出力バ
ッファ５６に供給される。
は、トランジスタＴ８およびＴ１０の接続点Ｎ４に、図
１０のデータ入力バッファ５５の出力電位が与えられ、
メモリセルアレイ６１からのデータ読出時には、トラン
ジスタＴ８およびＴ１０の接続点Ｎ４の電位φOUT がこ
の増幅回路５１０の出力として、図１０のデータ出力バ
ッファ５６に供給される。
【００４８】次に、図１１ないし図１５を参照しなが
ら、このＤＲＡＭにおけるメモリセルアレイ６１からの
データ読出しのための回路動作についてより詳細に説明
する。
ら、このＤＲＡＭにおけるメモリセルアレイ６１からの
データ読出しのための回路動作についてより詳細に説明
する。
【００４９】図１５は、データ読出時におけるこのＤＲ
ＡＭ内の各部の電位変化を示すタイミングチャート図で
ある。
ＡＭ内の各部の電位変化を示すタイミングチャート図で
ある。
【００５０】なお、以下の動作説明にあたって、説明を
容易にするため、図１１に示される、ビット線，ワード
線，メモリセル，センスアンプ，Ｉ／Ｏゲートを構成す
るトランジスタ，およびカラムデコーダ５７の出力信号
線をそれぞれ、（）内に示されるような番号付された記
号を用いて表わす。
容易にするため、図１１に示される、ビット線，ワード
線，メモリセル，センスアンプ，Ｉ／Ｏゲートを構成す
るトランジスタ，およびカラムデコーダ５７の出力信号
線をそれぞれ、（）内に示されるような番号付された記
号を用いて表わす。
【００５１】たとえば、図１１におけるメモリセルＭＣ
１及びＭＣ２から順にデータを読出すための回路動作に
ついて説明する。
１及びＭＣ２から順にデータを読出すための回路動作に
ついて説明する。
【００５２】まず、ロウデコーダ５８によって、メモリ
セルアレイ６１内のワード線のうち１本のワード線ＷＬ
１の電位のみが、図１４（ａ）に示されるようにハイレ
ベルに立上げられる。これによって、このワード線ＷＬ
１に接続される各メモリセルの記憶データに応じて、こ
のメモリセルに接続されるビット線の電位が変化する。
セルアレイ６１内のワード線のうち１本のワード線ＷＬ
１の電位のみが、図１４（ａ）に示されるようにハイレ
ベルに立上げられる。これによって、このワード線ＷＬ
１に接続される各メモリセルの記憶データに応じて、こ
のメモリセルに接続されるビット線の電位が変化する。
【００５３】図１４は、センスアンプ６１０およびメモ
リセルＭＣの構成を示す回路図である。図１４には、任
意の１つのメモリセル列が代表的に示される。
リセルＭＣの構成を示す回路図である。図１４には、任
意の１つのメモリセル列が代表的に示される。
【００５４】図１４を参照して、各メモリセルＭＣは、
対応するビット線ＢＬまたは／ＢＬと接地等の低電位源
との間に互いに直列に接続される、ＮチャネルＭＯＳト
ランジスタＴＲおよびキャパシタＣとを含む。各メモリ
セルＭＣ内のトランジスタＴＲのゲートは、このメモリ
セルＭＣに対応するワード線ＷＬに接続される。各メモ
リセルＭＣにおいて、トランジスタＴＲおよびキャパシ
タＣの接続点の電位がこのメモリセルＭＣの記憶データ
に対応する。すなわち、各メモリセルＭＣの記憶データ
は、これに含まれるトランジスタＴＲおよびキャパシタ
Ｃの接続点の電位がハイレベルおよびローレベルのとき
それぞれ、論理値“１”および“０”である。
対応するビット線ＢＬまたは／ＢＬと接地等の低電位源
との間に互いに直列に接続される、ＮチャネルＭＯＳト
ランジスタＴＲおよびキャパシタＣとを含む。各メモリ
セルＭＣ内のトランジスタＴＲのゲートは、このメモリ
セルＭＣに対応するワード線ＷＬに接続される。各メモ
リセルＭＣにおいて、トランジスタＴＲおよびキャパシ
タＣの接続点の電位がこのメモリセルＭＣの記憶データ
に対応する。すなわち、各メモリセルＭＣの記憶データ
は、これに含まれるトランジスタＴＲおよびキャパシタ
Ｃの接続点の電位がハイレベルおよびローレベルのとき
それぞれ、論理値“１”および“０”である。
【００５５】したがって、１本のワード線ＷＬがハイレ
ベルとなると、このワード線ＷＬに接続される各メモリ
セルＭＣにおいてトランジスタＴＲがＯＮ状態となる。
このため、このワード線ＷＬに接続されるメモリセルＭ
Ｃのうち、記憶データが“１”であるものにそれぞれ接
続されるビット線ＢＬまたは／ＢＬの電位は、対応する
メモリセルＭＣ内のキャパシタＣから供給される電荷に
よって僅かに上昇する。このワード線ＷＬに接続される
メモリセルＭＣのうち記憶データが“０”であるものに
それぞれ接続されるビット線ＢＬまたは／ＢＬの電位
は、対応するメモリセルＭＣ内のキャパシタＣを充電す
るために引き抜かれる電荷によって僅かに低下する。
ベルとなると、このワード線ＷＬに接続される各メモリ
セルＭＣにおいてトランジスタＴＲがＯＮ状態となる。
このため、このワード線ＷＬに接続されるメモリセルＭ
Ｃのうち、記憶データが“１”であるものにそれぞれ接
続されるビット線ＢＬまたは／ＢＬの電位は、対応する
メモリセルＭＣ内のキャパシタＣから供給される電荷に
よって僅かに上昇する。このワード線ＷＬに接続される
メモリセルＭＣのうち記憶データが“０”であるものに
それぞれ接続されるビット線ＢＬまたは／ＢＬの電位
は、対応するメモリセルＭＣ内のキャパシタＣを充電す
るために引き抜かれる電荷によって僅かに低下する。
【００５６】このように、あるメモリセルＭＣの記憶デ
ータが“１”であれば、このメモリセルＭＣに接続され
るビット線ＢＬまたは／ＢＬの電位はこのメモリセルＭ
Ｃに接続されるワード線ＷＬの電位の立上がりが応答し
て僅かに上昇し、逆に、メモリセルＭＣの記憶データが
“０”であれば、このメモリセルＭＣに接続されるビッ
ト線ＢＬまたは／ＢＬの電位は、このメモリセルＭＣに
接続されるワード線ＷＬの電位の立上がりに応答して僅
かに低下する。各メモリセル列に対応して設けられた２
本のビット線ＢＬおよび／ＢＬは図１０のビット線イコ
ライザ５９によって、メモリセル６１に対するデータ書
込みおよびデータ読出しが行なわれない期間には互いに
等電位とされている。したがって、データ読出時には、
一本のワード線ＷＬの電位の立上がりに応答して、各メ
モリセル列に対応して設けられた２本のビット線ＢＬお
よび／ＢＬ間に僅かな電位差が生じる。
ータが“１”であれば、このメモリセルＭＣに接続され
るビット線ＢＬまたは／ＢＬの電位はこのメモリセルＭ
Ｃに接続されるワード線ＷＬの電位の立上がりが応答し
て僅かに上昇し、逆に、メモリセルＭＣの記憶データが
“０”であれば、このメモリセルＭＣに接続されるビッ
ト線ＢＬまたは／ＢＬの電位は、このメモリセルＭＣに
接続されるワード線ＷＬの電位の立上がりに応答して僅
かに低下する。各メモリセル列に対応して設けられた２
本のビット線ＢＬおよび／ＢＬは図１０のビット線イコ
ライザ５９によって、メモリセル６１に対するデータ書
込みおよびデータ読出しが行なわれない期間には互いに
等電位とされている。したがって、データ読出時には、
一本のワード線ＷＬの電位の立上がりに応答して、各メ
モリセル列に対応して設けられた２本のビット線ＢＬお
よび／ＢＬ間に僅かな電位差が生じる。
【００５７】一方、センスアンプ６１０は、ビット線Ｂ
Ｌにそれぞれのゲートを接続されるＰチャネルＭＯＳト
ランジスタ３１０およびＮチャネルＭＯＳトランジスタ
３２０と、ビット線／ＢＬにそれぞれのゲートを接続さ
れるＰチャネルＭＯＳトランジスタ３３０およびＮチャ
ネルＭＯＳトランジスタ３４０とを含む。
Ｌにそれぞれのゲートを接続されるＰチャネルＭＯＳト
ランジスタ３１０およびＮチャネルＭＯＳトランジスタ
３２０と、ビット線／ＢＬにそれぞれのゲートを接続さ
れるＰチャネルＭＯＳトランジスタ３３０およびＮチャ
ネルＭＯＳトランジスタ３４０とを含む。
【００５８】トランジスタ３１０および３２０は図１１
のセンスアンプ駆動回路６２０に接続される信号線３５
０および３６０間に互いに直列に接続される。同様に、
トランジスタ３３０および３４０は、これらの信号線３
５０および３６０間に互いに直列に接続される。
のセンスアンプ駆動回路６２０に接続される信号線３５
０および３６０間に互いに直列に接続される。同様に、
トランジスタ３３０および３４０は、これらの信号線３
５０および３６０間に互いに直列に接続される。
【００５９】データ読出時には、センスアンプ駆動回路
６２０がこれらの信号線３５０および３６０にそれぞ
れ、電源電位および接地電位を供給してすべてのセンス
アンプ６１０を駆動する。
６２０がこれらの信号線３５０および３６０にそれぞ
れ、電源電位および接地電位を供給してすべてのセンス
アンプ６１０を駆動する。
【００６０】図１４において、データ読出時にビット線
ＢＬの電位が僅かに上昇すると、センスアンプ６１０に
おいてトランジスタ３２０が浅い導通状態となる。これ
によって、トランジスタ３３０および３４０のゲート接
続点およびノードＮ２に電位降下が生じる。この電位降
下に応答して、トランジスタ３３０も浅い導通状態とな
るので、トランジスタ３１０および３２０のゲート接続
点およびノードＮ１に電位上昇が生じる。この電位上昇
によってトランジスタ３２０は深い導通状態となって、
トランジスタ３３０および３４０のゲート接続点および
ノードＮ２の電位を信号線３６０に供給された接地電位
まで引下げる。これに応答して、トランジスタ３３０も
深い導通状態となるので、ノードＮ１の電位は信号線３
５０に供給された電源電位まで上昇する。トランジスタ
３１０および３２０の接続点Ｎ２の電位と、トランジス
タ３３０および３４０の接続点Ｎ１の電位とがセンスア
ンプ６１０の出力となる。
ＢＬの電位が僅かに上昇すると、センスアンプ６１０に
おいてトランジスタ３２０が浅い導通状態となる。これ
によって、トランジスタ３３０および３４０のゲート接
続点およびノードＮ２に電位降下が生じる。この電位降
下に応答して、トランジスタ３３０も浅い導通状態とな
るので、トランジスタ３１０および３２０のゲート接続
点およびノードＮ１に電位上昇が生じる。この電位上昇
によってトランジスタ３２０は深い導通状態となって、
トランジスタ３３０および３４０のゲート接続点および
ノードＮ２の電位を信号線３６０に供給された接地電位
まで引下げる。これに応答して、トランジスタ３３０も
深い導通状態となるので、ノードＮ１の電位は信号線３
５０に供給された電源電位まで上昇する。トランジスタ
３１０および３２０の接続点Ｎ２の電位と、トランジス
タ３３０および３４０の接続点Ｎ１の電位とがセンスア
ンプ６１０の出力となる。
【００６１】このように、ビット線ＢＬの電位はセンス
アンプ６１０によって電源電位まで引上げられる一方、
ビット線／ＢＬの電位はセンスアンプ６１０によって接
地電位まで引下げられる。つまり、ビット線ＢＬおよび
／ＢＬ間に生じた電位差が、センスアンプ６１０によっ
て、電源電位と接地電位との差電圧まで広げられる。
アンプ６１０によって電源電位まで引上げられる一方、
ビット線／ＢＬの電位はセンスアンプ６１０によって接
地電位まで引下げられる。つまり、ビット線ＢＬおよび
／ＢＬ間に生じた電位差が、センスアンプ６１０によっ
て、電源電位と接地電位との差電圧まで広げられる。
【００６２】逆に、データ読出時にビット線ＢＬの電位
が僅かに下降すると、これに応答して、センスアンプ６
１０においてトランジスタ３１０が浅い導通状態となっ
て、トランジスタ３３０および３４０のゲート接続点の
電位を上昇させる。これに応答して、トランジスタ３４
０も浅い導通状態となってトランジスタ３１０および３
２０のゲート接続点の電位を降下させる。この結果、ト
ランジスタ３１０および３４０が深い導通状態となるの
で、ノードＮ１の電位は接地電位まで引下げられ、ノー
ドＮ２の電位は電源電位まで引上げられる。
が僅かに下降すると、これに応答して、センスアンプ６
１０においてトランジスタ３１０が浅い導通状態となっ
て、トランジスタ３３０および３４０のゲート接続点の
電位を上昇させる。これに応答して、トランジスタ３４
０も浅い導通状態となってトランジスタ３１０および３
２０のゲート接続点の電位を降下させる。この結果、ト
ランジスタ３１０および３４０が深い導通状態となるの
で、ノードＮ１の電位は接地電位まで引下げられ、ノー
ドＮ２の電位は電源電位まで引上げられる。
【００６３】このように、ビット線ＢＬの電位はセンス
アンプ６１０によって接地電位まで引下げられる一方、
ビット線／ＢＬの電位はセンスアンプ６１０によって電
源電位まで引上げられる。つまり、この場合にも、ビッ
ト線ＢＬおよび／ＢＬ間に生じた僅かな電位差は電源電
位と接地電位との差電圧まで広げられる。
アンプ６１０によって接地電位まで引下げられる一方、
ビット線／ＢＬの電位はセンスアンプ６１０によって電
源電位まで引上げられる。つまり、この場合にも、ビッ
ト線ＢＬおよび／ＢＬ間に生じた僅かな電位差は電源電
位と接地電位との差電圧まで広げられる。
【００６４】図１１において、メモリセルＭＣ１の記憶
データおよびメモリセルＭＣ２の記憶データがそれぞれ
“１”および“０”であるものとする。
データおよびメモリセルＭＣ２の記憶データがそれぞれ
“１”および“０”であるものとする。
【００６５】したがって、ワード線ＷＬ１の電位の立上
がりに応答して、ビット線ＢＬ１およびＢＬ２の電位は
それぞれ、図１５（ｂ）および（ｃ）に示されるよう
に、イコライズ電位から僅かに上昇および僅かに下降す
る。一方、ビット線／ＢＬ１および／ＢＬ２の電位はい
ずれも、図１５（ｂ）および（ｃ）に示されるように、
ワード線ＷＬ１の電位の立上がり直後、中間電位のまま
である。
がりに応答して、ビット線ＢＬ１およびＢＬ２の電位は
それぞれ、図１５（ｂ）および（ｃ）に示されるよう
に、イコライズ電位から僅かに上昇および僅かに下降す
る。一方、ビット線／ＢＬ１および／ＢＬ２の電位はい
ずれも、図１５（ｂ）および（ｃ）に示されるように、
ワード線ＷＬ１の電位の立上がり直後、中間電位のまま
である。
【００６６】一方、制御信号φS は１本のワード線ＷＬ
１の電位の立上がり直後にハイレベルとなる（図１５
（ｄ）参照）。センスアンプ駆動回路６２０は、この制
御信号φS の電位がハイレベルである期間すべてのセン
スアンプ６１０を駆動する。
１の電位の立上がり直後にハイレベルとなる（図１５
（ｄ）参照）。センスアンプ駆動回路６２０は、この制
御信号φS の電位がハイレベルである期間すべてのセン
スアンプ６１０を駆動する。
【００６７】したがって、ビット線ＢＬ１および／ＢＬ
２の電位は、制御信号φS の電位の立上がりに応答して
電源電位まで引上げられる。ビット線／ＢＬ１およびＢ
Ｌ２の電位は、制御信号φS の電位の立上がりに応答し
て接地電位まで引下げられる。
２の電位は、制御信号φS の電位の立上がりに応答して
電源電位まで引上げられる。ビット線／ＢＬ１およびＢ
Ｌ２の電位は、制御信号φS の電位の立上がりに応答し
て接地電位まで引下げられる。
【００６８】制御信号φS がハイレベルとなった後、信
号線ＣＹ１およびＣＹ２の電位を図１５（ｆ），（ｇ）
に示されるように、順次、一定期間ハイレベルにする。
号線ＣＹ１およびＣＹ２の電位を図１５（ｆ），（ｇ）
に示されるように、順次、一定期間ハイレベルにする。
【００６９】信号線ＣＹ１の電位がハイレベルである期
間には、トランジスタＴ１−１およびＴ２−１がＯＮ状
態となるので、Ｉ／Ｏ線ＩＯおよび／ＩＯの電位はそれ
ぞれビット線ＢＬ１および／ＢＬ１の電位によって決定
される。
間には、トランジスタＴ１−１およびＴ２−１がＯＮ状
態となるので、Ｉ／Ｏ線ＩＯおよび／ＩＯの電位はそれ
ぞれビット線ＢＬ１および／ＢＬ１の電位によって決定
される。
【００７０】同様に、信号線ＣＹ２の電位がハイレベル
である期間には、トランジスタＴ１−２およびＴ２−２
がＯＮ状態となるので、Ｉ／Ｏ線ＩＯおよび／ＩＯの電
位はそれぞれ、ビット線ＢＬ２および／ＢＬ２の電位に
よって決定される。
である期間には、トランジスタＴ１−２およびＴ２−２
がＯＮ状態となるので、Ｉ／Ｏ線ＩＯおよび／ＩＯの電
位はそれぞれ、ビット線ＢＬ２および／ＢＬ２の電位に
よって決定される。
【００７１】一方、制御信号／φW の電位は、図１５
（ｅ）に示されるように、データ読出時において常時ハ
イレベルである。また、制御信号φEQの電位は、図１５
（ｈ）に示されるように、カラムデコーダ５７の出力信
号線のうちのいずれか１本の電位がハイレベルとなって
いる期間ハイレベルとされるので、制御信号／φEQの電
位は、カラムデコーダ５７の出力信号線のうちのいずれ
か１本の電位がハイレベルである期間ローレベルとされ
る。
（ｅ）に示されるように、データ読出時において常時ハ
イレベルである。また、制御信号φEQの電位は、図１５
（ｈ）に示されるように、カラムデコーダ５７の出力信
号線のうちのいずれか１本の電位がハイレベルとなって
いる期間ハイレベルとされるので、制御信号／φEQの電
位は、カラムデコーダ５７の出力信号線のうちのいずれ
か１本の電位がハイレベルである期間ローレベルとされ
る。
【００７２】したがって、データ読出時において、Ｉ／
Ｏ線イコライザ５００において、トランジスタＴ３およ
びＴ４は常にＯＮ状態にあり、トランジスタＴ５および
Ｔ６はカラムデコーダ５７の出力信号線のうちのいずれ
か１本がハイレベルである期間にのみＯＦＦ状態とな
る。
Ｏ線イコライザ５００において、トランジスタＴ３およ
びＴ４は常にＯＮ状態にあり、トランジスタＴ５および
Ｔ６はカラムデコーダ５７の出力信号線のうちのいずれ
か１本がハイレベルである期間にのみＯＦＦ状態とな
る。
【００７３】それゆえ、Ｉ／Ｏ線ＩＯおよび／ＩＯは、
カラムデコーダ５７の出力信号線のうちのいずれの電位
もいずれの電位もハイレベルでない期間には、いずれの
センスアンプの出力電位にかかわらず、電源電位よりも
トランジスタＴ３およびＴ４の各しきい値電圧ＶTHだけ
低い電位（ＶCC−ＶTH）に固定される。したがって、信
号線ＣＹ１の電位がハイレベルとなる直前には、Ｉ／Ｏ
線ＩＯの電位はビット線ＢＬ１の電位よりも前記しきい
値電圧ＶTHだけ低く、Ｉ／Ｏ線／ＩＯの電位はビット線
／ＢＬ１の電位よりも高い。同様に、信号線ＣＹ２の電
位がハイレベルとなる直前には、Ｉ／Ｏ線ＩＯの電位は
ビット線ＢＬ２の電位よりも高く、Ｉ／Ｏ線ＩＯの電位
はビット線／ＢＬ２の電位よりも前記しきい値電圧ＶTH
だけ低い。
カラムデコーダ５７の出力信号線のうちのいずれの電位
もいずれの電位もハイレベルでない期間には、いずれの
センスアンプの出力電位にかかわらず、電源電位よりも
トランジスタＴ３およびＴ４の各しきい値電圧ＶTHだけ
低い電位（ＶCC−ＶTH）に固定される。したがって、信
号線ＣＹ１の電位がハイレベルとなる直前には、Ｉ／Ｏ
線ＩＯの電位はビット線ＢＬ１の電位よりも前記しきい
値電圧ＶTHだけ低く、Ｉ／Ｏ線／ＩＯの電位はビット線
／ＢＬ１の電位よりも高い。同様に、信号線ＣＹ２の電
位がハイレベルとなる直前には、Ｉ／Ｏ線ＩＯの電位は
ビット線ＢＬ２の電位よりも高く、Ｉ／Ｏ線ＩＯの電位
はビット線／ＢＬ２の電位よりも前記しきい値電圧ＶTH
だけ低い。
【００７４】それゆえ、信号線ＣＹ１の電位がハイレベ
ルとなると、Ｉ／Ｏ線ＩＯの電位はビット線ＢＬ１から
流れ込む電荷によって、電源電位に向かって上昇し始
め、Ｉ／Ｏ線／ＩＯの電位は、ビット線／ＢＬ１への電
荷の流出によって、接地電位に向かって下降し始める
（図１５（ｊ）参照）。
ルとなると、Ｉ／Ｏ線ＩＯの電位はビット線ＢＬ１から
流れ込む電荷によって、電源電位に向かって上昇し始
め、Ｉ／Ｏ線／ＩＯの電位は、ビット線／ＢＬ１への電
荷の流出によって、接地電位に向かって下降し始める
（図１５（ｊ）参照）。
【００７５】信号線ＣＹ１の電位がローレベルに戻る
と、Ｉ／Ｏ線イコライザ５００においてトランジスタＴ
５およびＴ６がＯＮ状態となるので、Ｉ／Ｏ線ＩＯの電
位は低下し始め、逆に、Ｉ／Ｏ線／ＩＯの電位は上昇し
始め、最終的に、Ｉ／Ｏ線ＩＯおよび／ＩＯは互いに等
電位となる。
と、Ｉ／Ｏ線イコライザ５００においてトランジスタＴ
５およびＴ６がＯＮ状態となるので、Ｉ／Ｏ線ＩＯの電
位は低下し始め、逆に、Ｉ／Ｏ線／ＩＯの電位は上昇し
始め、最終的に、Ｉ／Ｏ線ＩＯおよび／ＩＯは互いに等
電位となる。
【００７６】信号線ＣＹ２の電位がハイレベルとなる
と、Ｉ／Ｏ線イコライザ５００においてトランジスタＴ
５およびＴ６は再びＯＦＦ状態に戻るので、Ｉ／Ｏ線Ｉ
Ｏの電位はビット線Ｉ／Ｏ線ＩＯからビット線ＢＬ２へ
の電荷の流出によって、接地電位に向かって低下し始
め、Ｉ／Ｏ線／ＩＯの電位は、ビット線／ＢＬ２からＩ
／Ｏ線／ＩＯに流れ込む電荷によって電源電位に向かっ
て上昇し始める。
と、Ｉ／Ｏ線イコライザ５００においてトランジスタＴ
５およびＴ６は再びＯＦＦ状態に戻るので、Ｉ／Ｏ線Ｉ
Ｏの電位はビット線Ｉ／Ｏ線ＩＯからビット線ＢＬ２へ
の電荷の流出によって、接地電位に向かって低下し始
め、Ｉ／Ｏ線／ＩＯの電位は、ビット線／ＢＬ２からＩ
／Ｏ線／ＩＯに流れ込む電荷によって電源電位に向かっ
て上昇し始める。
【００７７】信号線ＣＹ２の電位がローレベルに戻る
と、Ｉ／Ｏ線イコライザ５００においてトランジスタＴ
５およびＴ６が再びＯＮ状態となるので、Ｉ／Ｏ線ＩＯ
および／ＩＯの電位はそれぞれ上昇および下降して、最
終的に、電源電位よりもトランジスタＴ３およびＴ４の
各しきい値電圧ＶTHだけ低い電位に固定される。
と、Ｉ／Ｏ線イコライザ５００においてトランジスタＴ
５およびＴ６が再びＯＮ状態となるので、Ｉ／Ｏ線ＩＯ
および／ＩＯの電位はそれぞれ上昇および下降して、最
終的に、電源電位よりもトランジスタＴ３およびＴ４の
各しきい値電圧ＶTHだけ低い電位に固定される。
【００７８】制御信号φP は、図１５（ｋ）に示される
ように、カラムデコーダ５７の出力信号線のうちのいず
れか１つがハイレベルとなった後に一定期間ハイレベル
となる。
ように、カラムデコーダ５７の出力信号線のうちのいず
れか１つがハイレベルとなった後に一定期間ハイレベル
となる。
【００７９】したがって、Ｉ／Ｏ線ＩＯおよび／ＩＯの
電位がそれぞれビット線ＢＬ１および／ＢＬ１の電位に
応じて変化し始めた後および、Ｉ／Ｏ線ＩＯおよび／Ｉ
Ｏの電位がそれぞれビット線ＢＬ２および／ＢＬ２の電
位に応じて変化し始めた後に、増幅回路５１０において
トランジスタＴ１１がＯＮ状態となる。
電位がそれぞれビット線ＢＬ１および／ＢＬ１の電位に
応じて変化し始めた後および、Ｉ／Ｏ線ＩＯおよび／Ｉ
Ｏの電位がそれぞれビット線ＢＬ２および／ＢＬ２の電
位に応じて変化し始めた後に、増幅回路５１０において
トランジスタＴ１１がＯＮ状態となる。
【００８０】図１３において、トランジスタＴ１１がＯ
Ｎ状態となると、トランジスタＴ９のゲート電位とトラ
ンジスタＴ１０のゲート電位との大小関係に応じて、ト
ランジスタＴ９およびＴ１０のうちのいずれか一方がＯ
Ｎ状態となって、トランジスタＴ１１を介して接地ＶSS
に流れる電流を供給する。
Ｎ状態となると、トランジスタＴ９のゲート電位とトラ
ンジスタＴ１０のゲート電位との大小関係に応じて、ト
ランジスタＴ９およびＴ１０のうちのいずれか一方がＯ
Ｎ状態となって、トランジスタＴ１１を介して接地ＶSS
に流れる電流を供給する。
【００８１】具体的には、トランジスタＴ９のゲート電
位がトランジスタＴ１０のゲート電位よりも高いとトラ
ンジスタＴ９がＯＮ状態となってこれらのゲート電位の
差に応じた大きさの電流をトランジスタＴ１１に供給
し、トランジスタＴ１０のゲート電位がトランジスタＴ
９のゲート電位よりも高いと、トランジスタＴ１０がＯ
Ｎ状態となって、これらのゲート電位の差に応じた大き
さの電流をトランジスタＴ１１に供給する。
位がトランジスタＴ１０のゲート電位よりも高いとトラ
ンジスタＴ９がＯＮ状態となってこれらのゲート電位の
差に応じた大きさの電流をトランジスタＴ１１に供給
し、トランジスタＴ１０のゲート電位がトランジスタＴ
９のゲート電位よりも高いと、トランジスタＴ１０がＯ
Ｎ状態となって、これらのゲート電位の差に応じた大き
さの電流をトランジスタＴ１１に供給する。
【００８２】トランジスタＴ９がＯＮ状態となると、ノ
ードＮ３の電位がトランジスタＴ９およびＴ１１を介し
て接地ＶSSに流れ込む電流によって低下する。これによ
ってノードＮ３の電位がトランジスタＴ８のしきい値電
圧ＶTHよりも低くなると、トランジスタＴ８が導通する
ので、電源ＶCCからノードＮ４に流れる電流が生じる。
一方、トランジスタＴ１０はＯＦＦ状態であるので、ノ
ードＮ４の電位は電源電位となる。
ードＮ３の電位がトランジスタＴ９およびＴ１１を介し
て接地ＶSSに流れ込む電流によって低下する。これによ
ってノードＮ３の電位がトランジスタＴ８のしきい値電
圧ＶTHよりも低くなると、トランジスタＴ８が導通する
ので、電源ＶCCからノードＮ４に流れる電流が生じる。
一方、トランジスタＴ１０はＯＦＦ状態であるので、ノ
ードＮ４の電位は電源電位となる。
【００８３】トランジスタＴ１０が導通すると、ノード
Ｎ４からトランジスタＴ１０およびＴ１１を介して接地
ＶSSに流れ込む電流によってノードＮ４の電位は低下す
る。これによって、ノードＮ４の電位が、ローレベルと
なる。
Ｎ４からトランジスタＴ１０およびＴ１１を介して接地
ＶSSに流れ込む電流によってノードＮ４の電位は低下す
る。これによって、ノードＮ４の電位が、ローレベルと
なる。
【００８４】制御信号φP がローレベルである場合、ト
ランジスタＴ１１はＯＦＦ状態であるので、トランジス
タＴ９およびＴ１０のゲート電位にかかわらずノードＮ
３およびＮ４の電位はほぼ電源電位にある。
ランジスタＴ１１はＯＦＦ状態であるので、トランジス
タＴ９およびＴ１０のゲート電位にかかわらずノードＮ
３およびＮ４の電位はほぼ電源電位にある。
【００８５】したがって、信号線ＣＹ１の電位がハイレ
ベルとなった後制御信号φP がハイレベルとなると、増
幅回路５１０において、トランジスタＴ９のゲート電位
（Ｉ／Ｏ線ＩＯの電位）がトランジスタＴ１０のゲート
電位（Ｉ／Ｏ線／ＩＯの電位）よりも高いため、ノード
Ｎ４の電位φout は、図１５（ｌ）に示されるように、
それまでの電位（電源電位）のままである。一方、信号
線ＣＹ２の電位がハイレベルとなった後制御信号φP の
電位がハイレベルとなると、トランジスタＴ１０のゲー
ト電位がトランジスタＴ９のゲート電位よりも高いた
め、ノードＮ４の電位φout は、図１５（ｌ）に示され
るように前述のような低電位に低下し始める。
ベルとなった後制御信号φP がハイレベルとなると、増
幅回路５１０において、トランジスタＴ９のゲート電位
（Ｉ／Ｏ線ＩＯの電位）がトランジスタＴ１０のゲート
電位（Ｉ／Ｏ線／ＩＯの電位）よりも高いため、ノード
Ｎ４の電位φout は、図１５（ｌ）に示されるように、
それまでの電位（電源電位）のままである。一方、信号
線ＣＹ２の電位がハイレベルとなった後制御信号φP の
電位がハイレベルとなると、トランジスタＴ１０のゲー
ト電位がトランジスタＴ９のゲート電位よりも高いた
め、ノードＮ４の電位φout は、図１５（ｌ）に示され
るように前述のような低電位に低下し始める。
【００８６】その後制御信号φP がローレベルに戻る
と、増幅回路５１０においてトランジスタＴ１１がＯＦ
Ｆ状態となるので、ノードＮ４の電位φout は電源電位
に戻る。
と、増幅回路５１０においてトランジスタＴ１１がＯＦ
Ｆ状態となるので、ノードＮ４の電位φout は電源電位
に戻る。
【００８７】このように、増幅回路５１０の出力電位φ
out は、Ｉ／Ｏ線ＩＯの電位が上昇しつつある場合には
ハイレベルとなり、Ｉ／Ｏ線ＩＯの電位が下降しつつあ
る場合にはローレベルとなる。つまり、増幅回路５１０
は、制御信号φP がハイレベルであるときに動作して、
選択されたメモリセルＭＣ１，ＭＣ２の記憶データに応
じたレベルの電位を出力する。
out は、Ｉ／Ｏ線ＩＯの電位が上昇しつつある場合には
ハイレベルとなり、Ｉ／Ｏ線ＩＯの電位が下降しつつあ
る場合にはローレベルとなる。つまり、増幅回路５１０
は、制御信号φP がハイレベルであるときに動作して、
選択されたメモリセルＭＣ１，ＭＣ２の記憶データに応
じたレベルの電位を出力する。
【００８８】なお、カラムデコーダ５７の出力信号線Ｃ
Ｙをハイレベルに保持する期間の長さは、Ｉ／Ｏ線ＩＯ
および／ＩＯ間の電位差が広がり始めてから最大値Ｖ0
に達するまでの時間以上に設定される。
Ｙをハイレベルに保持する期間の長さは、Ｉ／Ｏ線ＩＯ
および／ＩＯ間の電位差が広がり始めてから最大値Ｖ0
に達するまでの時間以上に設定される。
【００８９】
【発明が解決しようとする課題】以上のように、各メモ
リセル列に対応して２本のビット線が設けられ、これら
２本のビット線間に生じた電位差を利用してこのメモリ
セル列内のメモリセルの記憶データが読出されるような
構成の従来の半導体記憶装置では、２本のＩ／Ｏ線をそ
れぞれ、選択されたメモリセルの列に対応する２本のビ
ット線に接続したときにこれら２本のＩ／Ｏ線間に生じ
た電位差を、増幅器で増幅することによって、読出デー
タ信号が得られる。
リセル列に対応して２本のビット線が設けられ、これら
２本のビット線間に生じた電位差を利用してこのメモリ
セル列内のメモリセルの記憶データが読出されるような
構成の従来の半導体記憶装置では、２本のＩ／Ｏ線をそ
れぞれ、選択されたメモリセルの列に対応する２本のビ
ット線に接続したときにこれら２本のＩ／Ｏ線間に生じ
た電位差を、増幅器で増幅することによって、読出デー
タ信号が得られる。
【００９０】したがって、この増幅器の動作開始タイミ
ングが速いほど、かつ、この増幅器の出力電位の変化速
度が速いほど、ロウデコーダおよびカラムデコーダによ
って１つのメモリセルが選択されてから、この増幅器の
出力電位がこのメモリセルの記憶データに応じたものに
安定するまでの時間、すなわち、データ読出時のアクセ
スタイムが速くなる。
ングが速いほど、かつ、この増幅器の出力電位の変化速
度が速いほど、ロウデコーダおよびカラムデコーダによ
って１つのメモリセルが選択されてから、この増幅器の
出力電位がこのメモリセルの記憶データに応じたものに
安定するまでの時間、すなわち、データ読出時のアクセ
スタイムが速くなる。
【００９１】たとえば、図１０ないし図１５で示される
ＤＲＡＭの場合、制御信号φP がハイレベルとなるタイ
ミングが速いほど、増幅回路５１０が速く動作を開始す
るので、増幅回路５１０内のノードＮ４の電位φout が
Ｉ／Ｏ線ＩＯおよび／ＩＯ間の電位差に応じて変化し始
めるタイミングが速くなる。
ＤＲＡＭの場合、制御信号φP がハイレベルとなるタイ
ミングが速いほど、増幅回路５１０が速く動作を開始す
るので、増幅回路５１０内のノードＮ４の電位φout が
Ｉ／Ｏ線ＩＯおよび／ＩＯ間の電位差に応じて変化し始
めるタイミングが速くなる。
【００９２】つまり、図１５を参照して、ＣＹ２の電位
がハイレベルとなった後の制御信号φEQの電位の立上り
に応答してＩ／Ｏ線ＩＯの電位がＩ／Ｏ線／ＩＯの電位
よりも低くなってから、制御信号φP の電位がハイレベ
ルとなるまでの期間が短いほど、増幅回路５１０の出力
電位φout は、メモリセルＭＣ２の記憶データに対応し
た電位（ローレベル）に低下し始める。
がハイレベルとなった後の制御信号φEQの電位の立上り
に応答してＩ／Ｏ線ＩＯの電位がＩ／Ｏ線／ＩＯの電位
よりも低くなってから、制御信号φP の電位がハイレベ
ルとなるまでの期間が短いほど、増幅回路５１０の出力
電位φout は、メモリセルＭＣ２の記憶データに対応し
た電位（ローレベル）に低下し始める。
【００９３】また、増幅回路５１０において、制御信号
φP の電位がハイレベルとなってからのノードＮ４の電
位φout の変化速度が速ければ、増幅回路５１０が、信
号線ＣＹ２の電位がハイレベルとなった後の制御信号φ
EQがハイレベルとなることによって生じたＩ／Ｏ線ＩＯ
および／ＩＯ間の電位差に応答して動作し始めてから、
ローレベルの電位を出力するまでの期間Ｔ２が短くな
る。
φP の電位がハイレベルとなってからのノードＮ４の電
位φout の変化速度が速ければ、増幅回路５１０が、信
号線ＣＹ２の電位がハイレベルとなった後の制御信号φ
EQがハイレベルとなることによって生じたＩ／Ｏ線ＩＯ
および／ＩＯ間の電位差に応答して動作し始めてから、
ローレベルの電位を出力するまでの期間Ｔ２が短くな
る。
【００９４】増幅回路５１０の出力電位φout の変化速
度は増幅回路５１０の動作開始時におけるＩ／Ｏ線ＩＯ
および／ＩＯ間の電位差にも影響される。
度は増幅回路５１０の動作開始時におけるＩ／Ｏ線ＩＯ
および／ＩＯ間の電位差にも影響される。
【００９５】具体的に説明すると、図１３において、ト
ランジスタＴ１０のゲート電位がトランジスタＴ９のゲ
ート電位よりも十分に大きい状態でトランジスタＴ１１
がＯＮ状態となると、ノードＮ４からトランジスタＴ１
０およびＴ１１を介して接地ＶSSに流れる電流が大きい
ためノードＮ４の電位は迅速にローレベルに低下する。
しかし、トランジスタＴ１０のゲート電位がトランジス
タＴ９のゲート電位よりも僅かに高い状態でトランジス
タＴ１１がＯＮ状態となると、ノードＮ４からトランジ
スタＴ１０およびＴ１１を介して接地ＶSSに流れる電流
が小さいため、ノードＮ４の電位はゆっくりとローレベ
ルに低下する。
ランジスタＴ１０のゲート電位がトランジスタＴ９のゲ
ート電位よりも十分に大きい状態でトランジスタＴ１１
がＯＮ状態となると、ノードＮ４からトランジスタＴ１
０およびＴ１１を介して接地ＶSSに流れる電流が大きい
ためノードＮ４の電位は迅速にローレベルに低下する。
しかし、トランジスタＴ１０のゲート電位がトランジス
タＴ９のゲート電位よりも僅かに高い状態でトランジス
タＴ１１がＯＮ状態となると、ノードＮ４からトランジ
スタＴ１０およびＴ１１を介して接地ＶSSに流れる電流
が小さいため、ノードＮ４の電位はゆっくりとローレベ
ルに低下する。
【００９６】一方、従来のＤＲＡＭでは、カラムデコー
ダの出力信号線のうちのいずれか１本がハイレベルであ
る期間において、２本のＩ／Ｏ線間の電位差が非常に大
きい値となる。このためカレントミラー増幅器の動作開
始時における２本のＩ／Ｏ線間の電位差が小さくなる。
この現象について、図１１ないし図１３および図１５を
参照しながら具体的に説明する。
ダの出力信号線のうちのいずれか１本がハイレベルであ
る期間において、２本のＩ／Ｏ線間の電位差が非常に大
きい値となる。このためカレントミラー増幅器の動作開
始時における２本のＩ／Ｏ線間の電位差が小さくなる。
この現象について、図１１ないし図１３および図１５を
参照しながら具体的に説明する。
【００９７】信号線ＣＹ１がハイレベルである期間およ
び信号線ＣＹ２がハイレベルである期間のいずれにおい
ても、図１５（ｊ）に示されるように、Ｉ／Ｏ線ＩＯお
よび／ＩＯ間の電位差は、電源電位と接地電位との差電
圧Ｖ0 という非常に大きい値に達する。このため、信号
線ＣＹ１がローレベルとなった後制御信号φEQがローレ
ベルとなると、Ｉ／Ｏ線ＩＯおよび／ＩＯ間でトランジ
スタＴ５およびＴ６を介して行われる電荷の授受に要す
る時間が長くなる。この結果、Ｉ／Ｏ線ＩＯおよび／Ｉ
Ｏの電位が互いに等しくなるのに要する時間Ｔ１が長く
なる。
び信号線ＣＹ２がハイレベルである期間のいずれにおい
ても、図１５（ｊ）に示されるように、Ｉ／Ｏ線ＩＯお
よび／ＩＯ間の電位差は、電源電位と接地電位との差電
圧Ｖ0 という非常に大きい値に達する。このため、信号
線ＣＹ１がローレベルとなった後制御信号φEQがローレ
ベルとなると、Ｉ／Ｏ線ＩＯおよび／ＩＯ間でトランジ
スタＴ５およびＴ６を介して行われる電荷の授受に要す
る時間が長くなる。この結果、Ｉ／Ｏ線ＩＯおよび／Ｉ
Ｏの電位が互いに等しくなるのに要する時間Ｔ１が長く
なる。
【００９８】一方、信号線ＣＹ２がハイレベルである期
間には制御信号φEQの立上がりに応答してＩ／Ｏ線ＩＯ
および／ＩＯの電位はそれぞれ、カラムデコーダ５７の
出力信号線ＣＹ１がハイレベルである期間とは逆に、接
地電位および電源電位とならなければならない。しか
し、信号線ＣＹ１の電位の立下がり時刻からＩ／Ｏ線Ｉ
Ｏおよび／ＩＯ間の電位差がゼロとなるまでの時間Ｔ１
が長いため、信号線ＣＹ２の電位がハイレベルとなった
後の制御信号φEQの立上がりに応答して、Ｉ／Ｏ線ＩＯ
および／ＩＯの電位がそれぞれ接地電位および電源電位
に達するのに要する時間が長くなる。
間には制御信号φEQの立上がりに応答してＩ／Ｏ線ＩＯ
および／ＩＯの電位はそれぞれ、カラムデコーダ５７の
出力信号線ＣＹ１がハイレベルである期間とは逆に、接
地電位および電源電位とならなければならない。しか
し、信号線ＣＹ１の電位の立下がり時刻からＩ／Ｏ線Ｉ
Ｏおよび／ＩＯ間の電位差がゼロとなるまでの時間Ｔ１
が長いため、信号線ＣＹ２の電位がハイレベルとなった
後の制御信号φEQの立上がりに応答して、Ｉ／Ｏ線ＩＯ
および／ＩＯの電位がそれぞれ接地電位および電源電位
に達するのに要する時間が長くなる。
【００９９】したがって、信号線ＣＹ２の電位および制
御信号φEQの電位がいずれもハイレベルとなった後、制
御信号φP がハイレベルに立上がった時点で、Ｉ／Ｏ線
ＩＯおよび／ＩＯ間の電位差ΔＶはまだ十分に大きくな
っておらず、小さいままである。したがって、メモリセ
ルＭＣ２からのデータ読出しのための制御信号φP の立
上がりに応答して、増幅回路５１０の出力電位φout は
迅速に低下せず長い時間Ｔ２かかってローレベルとな
る。
御信号φEQの電位がいずれもハイレベルとなった後、制
御信号φP がハイレベルに立上がった時点で、Ｉ／Ｏ線
ＩＯおよび／ＩＯ間の電位差ΔＶはまだ十分に大きくな
っておらず、小さいままである。したがって、メモリセ
ルＭＣ２からのデータ読出しのための制御信号φP の立
上がりに応答して、増幅回路５１０の出力電位φout は
迅速に低下せず長い時間Ｔ２かかってローレベルとな
る。
【０１００】このように、連続して読出される第１およ
び第２のメモリセルの記憶データが異なる場合、Ｉ／Ｏ
線ＩＯおよび／ＩＯの電位をイコライズするのに要する
時間Ｔ１が長いと、第２のメモリセルからのデータ読出
しのための増幅回路５１０の動作の開始時におけるＩ／
Ｏ線ＩＯおよび／ＩＯ間の電位差ΔＶが小さくなり、結
果として第２のメモリセルからのデータ読出しに要する
時間が長くなる。
び第２のメモリセルの記憶データが異なる場合、Ｉ／Ｏ
線ＩＯおよび／ＩＯの電位をイコライズするのに要する
時間Ｔ１が長いと、第２のメモリセルからのデータ読出
しのための増幅回路５１０の動作の開始時におけるＩ／
Ｏ線ＩＯおよび／ＩＯ間の電位差ΔＶが小さくなり、結
果として第２のメモリセルからのデータ読出しに要する
時間が長くなる。
【０１０１】このような現象を回避するには、制御信号
φP の立上がりタイミング、すなわち、増幅回路５１０
の動作開始タイミングをＩ／Ｏ線ＩＯおよび／ＩＯ間の
電位差がある程度大きくなる時刻まで遅らせればよい。
このような方法によれば、増幅回路５１０の出力電位φ
out の変化速度は速くなるので、第２のメモリセルから
のデータ読出しのために制御信号φPが立上がってか
ら、増幅回路５１０の出力電位φout が第２のメモリセ
ルの記憶データに対応する電位に達するまでの時間Ｔ２
は短くなる。しかし、第２のメモリセルからのデータ読
出しのために信号線ＣＹ２の電位がハイレベルとなって
から、第２のメモリセルからのデータ読出しのために制
御信号φP がハイレベルとなるまでの時間が長くなる。
したがって、このような方法によれば、データ読出時の
アクセスタイムを向上することはできない。
φP の立上がりタイミング、すなわち、増幅回路５１０
の動作開始タイミングをＩ／Ｏ線ＩＯおよび／ＩＯ間の
電位差がある程度大きくなる時刻まで遅らせればよい。
このような方法によれば、増幅回路５１０の出力電位φ
out の変化速度は速くなるので、第２のメモリセルから
のデータ読出しのために制御信号φPが立上がってか
ら、増幅回路５１０の出力電位φout が第２のメモリセ
ルの記憶データに対応する電位に達するまでの時間Ｔ２
は短くなる。しかし、第２のメモリセルからのデータ読
出しのために信号線ＣＹ２の電位がハイレベルとなって
から、第２のメモリセルからのデータ読出しのために制
御信号φP がハイレベルとなるまでの時間が長くなる。
したがって、このような方法によれば、データ読出時の
アクセスタイムを向上することはできない。
【０１０２】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、データ読出時のアクセスタイムが短
縮された半導体記憶装置を提供することである。
な問題点を解決し、データ読出時のアクセスタイムが短
縮された半導体記憶装置を提供することである。
【０１０３】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数の列および複数の行に配列された複数のメ
モリセルと、これら複数の行のうちの１つを選択する行
選択手段と、複数の列のうちの１つを選択する列選択手
段と、複数の列に対応して設けられる複数のビット線対
と、外部とデータ授受を担う第１および第２のデータ線
とを含む。これら複数のビット線対の各々は、第１およ
び第２のビット線を含む。
装置は、複数の列および複数の行に配列された複数のメ
モリセルと、これら複数の行のうちの１つを選択する行
選択手段と、複数の列のうちの１つを選択する列選択手
段と、複数の列に対応して設けられる複数のビット線対
と、外部とデータ授受を担う第１および第２のデータ線
とを含む。これら複数のビット線対の各々は、第１およ
び第２のビット線を含む。
【０１０４】本発明に係る半導体記憶装置は、さらに行
選択手段によって選択された行の各メモリセルのデータ
に応じて、対応する第１および第２のビット線を互いに
相補な電位に強制する手段と、この強制手段による強制
終了後に、前記対応する第１および第２のビット線をそ
れぞれ第１および第２のデータ線に一定期間電気的に接
続する接続手段と、接続手段によって前記対応する第１
および第２のビット線が第１および第２のデータ線に接
続されるまで、第１のデータ線と第２のデータ線とを互
いに等電位にするイコライズ手段と、接続手段によって
前記対応する第１および第２のビット線がそれぞれ第１
および第２のデータ線に接続されてから前記一定期間経
過後に、第１のデータ線と第２のデータ線との間の電位
差を増幅して、選択されたメモリセルの記憶データに応
じたレベルの電圧を外部に出力する増幅手段とを備え
る。
選択手段によって選択された行の各メモリセルのデータ
に応じて、対応する第１および第２のビット線を互いに
相補な電位に強制する手段と、この強制手段による強制
終了後に、前記対応する第１および第２のビット線をそ
れぞれ第１および第２のデータ線に一定期間電気的に接
続する接続手段と、接続手段によって前記対応する第１
および第２のビット線が第１および第２のデータ線に接
続されるまで、第１のデータ線と第２のデータ線とを互
いに等電位にするイコライズ手段と、接続手段によって
前記対応する第１および第２のビット線がそれぞれ第１
および第２のデータ線に接続されてから前記一定期間経
過後に、第１のデータ線と第２のデータ線との間の電位
差を増幅して、選択されたメモリセルの記憶データに応
じたレベルの電圧を外部に出力する増幅手段とを備え
る。
【０１０５】本発明に係る半導体記憶装置は、上記のよ
うな目的を達成するために、上記のような構成に加え
て、接続手段によって前記対応する第１および第２のビ
ット線がそれぞれ第１および第２のデータ線に接続され
ている期間、第１のデータ線の電位と第２のデータ線の
電位との差を所定値内に制御する制御手段を含む。
うな目的を達成するために、上記のような構成に加え
て、接続手段によって前記対応する第１および第２のビ
ット線がそれぞれ第１および第２のデータ線に接続され
ている期間、第１のデータ線の電位と第２のデータ線の
電位との差を所定値内に制御する制御手段を含む。
【０１０６】
【作用】本発明に係る半導体記憶装置は上記のように構
成されるので、データ読出時において、選択されたメモ
リセルの記憶データに応じた互いに相補な電位に強制さ
れた第１および第２のビット線がそれぞれ接続手段によ
って第１および第２のデータ線に接続されて、第１およ
び第２のデータ線間に生じる電位差の最大値は、所定値
に制御される。したがって、このような期間に、第１の
データ線の電位がこれに電気的に接続される第１のビッ
ト線の電位に応じて変化し、かつ、第２のデータ線の電
位がこれに電気的に接続される第２のビット線の電位に
応じて変化することによって、第１および第２のデータ
線間に生じる電位差は、これら第１および第２のビット
線の電位に影響されない一定の大きさまでしか広がらな
い。このため、接続手段がこの第１および第２のビット
線をそれぞれ第１および第２のデータ線に前記一定期間
接続した後、イコライズ手段が第１のデータ線と第２の
データ線とを等電位にするのに要する時間の長さは、選
択されたメモリセルに対応する第１および第２のビット
線間の電位差ではなく、この一定の大きさの設定値を調
整することによって任意に調整できる。
成されるので、データ読出時において、選択されたメモ
リセルの記憶データに応じた互いに相補な電位に強制さ
れた第１および第２のビット線がそれぞれ接続手段によ
って第１および第２のデータ線に接続されて、第１およ
び第２のデータ線間に生じる電位差の最大値は、所定値
に制御される。したがって、このような期間に、第１の
データ線の電位がこれに電気的に接続される第１のビッ
ト線の電位に応じて変化し、かつ、第２のデータ線の電
位がこれに電気的に接続される第２のビット線の電位に
応じて変化することによって、第１および第２のデータ
線間に生じる電位差は、これら第１および第２のビット
線の電位に影響されない一定の大きさまでしか広がらな
い。このため、接続手段がこの第１および第２のビット
線をそれぞれ第１および第２のデータ線に前記一定期間
接続した後、イコライズ手段が第１のデータ線と第２の
データ線とを等電位にするのに要する時間の長さは、選
択されたメモリセルに対応する第１および第２のビット
線間の電位差ではなく、この一定の大きさの設定値を調
整することによって任意に調整できる。
【０１０７】
【実施例】図１は、本発明の一実施例のＤＲＡＭの全体
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【０１０８】図１を参照して、このＤＲＡＭは、図１０
に示される従来のＤＲＡＭと異なりＩ／Ｏゲート・Ｉ／
Ｏ線６２に接続される電位差制御回路８を含む。このＤ
ＲＡＭの他の部分の構成および動作は図１０に示される
従来のそれと同様であるので説明は省略する。
に示される従来のＤＲＡＭと異なりＩ／Ｏゲート・Ｉ／
Ｏ線６２に接続される電位差制御回路８を含む。このＤ
ＲＡＭの他の部分の構成および動作は図１０に示される
従来のそれと同様であるので説明は省略する。
【０１０９】図２は、図１のセンスアンプ群６０，Ｉ／
Ｏゲート・Ｉ／Ｏ線６２，および電位差制御回路８の構
成を示す回路図である。図２には、メモリセルアレイ６
１内の任意の２つのメモリセル列に対応して設けられる
部分が代表的に示される。
Ｏゲート・Ｉ／Ｏ線６２，および電位差制御回路８の構
成を示す回路図である。図２には、メモリセルアレイ６
１内の任意の２つのメモリセル列に対応して設けられる
部分が代表的に示される。
【０１１０】電位差制御回路８は、Ｉ／Ｏ線ＩＯおよび
／ＩＯ間に接続され、２つの検知回路８０および８２と
スイッチ回路８１とを含む。
／ＩＯ間に接続され、２つの検知回路８０および８２と
スイッチ回路８１とを含む。
【０１１１】スイッチ回路８１は、メモリセルアレイ６
１からのデータ読出時にのみノードＮ５とノードＮ６と
を電気的に接続する。
１からのデータ読出時にのみノードＮ５とノードＮ６と
を電気的に接続する。
【０１１２】検知回路８０は、スイッチ回路８１がノー
ドＮ５とノードＮ６とを電気的に接続している期間に動
作して、Ｉ／Ｏ線ＩＯおよびノードＮ５間の電位差が所
定の大きさ以上となったことに応答して、Ｉ／Ｏ線ＩＯ
をノードＮ５に電気的に接続する。
ドＮ５とノードＮ６とを電気的に接続している期間に動
作して、Ｉ／Ｏ線ＩＯおよびノードＮ５間の電位差が所
定の大きさ以上となったことに応答して、Ｉ／Ｏ線ＩＯ
をノードＮ５に電気的に接続する。
【０１１３】同様に、検知回路８２は、スイッチ回路８
１がノードＮ５とノードＮ６とを電気的に接続している
期間に動作して、Ｉ／Ｏ線／ＩＯおよびノードＮ６間の
電位差が所定の大きさ以上となったことに応答して、Ｉ
／Ｏ線／ＩＯをノードＮ６に電気的に接続する。
１がノードＮ５とノードＮ６とを電気的に接続している
期間に動作して、Ｉ／Ｏ線／ＩＯおよびノードＮ６間の
電位差が所定の大きさ以上となったことに応答して、Ｉ
／Ｏ線／ＩＯをノードＮ６に電気的に接続する。
【０１１４】図３は、スイッチ回路８１の構成例を示す
回路図である。スイッチ回路８１は、たとえば、図３
（ａ）に示されるように、ノードＮ５とノードＮ６との
間に接続され、かつ、Ｉ／Ｏ線イコライザ５００を制御
する信号／φWをゲートに受けるＮチャネルＭＯＳトラ
ンジスタＴ１２を含む。
回路図である。スイッチ回路８１は、たとえば、図３
（ａ）に示されるように、ノードＮ５とノードＮ６との
間に接続され、かつ、Ｉ／Ｏ線イコライザ５００を制御
する信号／φWをゲートに受けるＮチャネルＭＯＳトラ
ンジスタＴ１２を含む。
【０１１５】また、スイッチ回路８１はたとえば図３
（ｂ）に示されるように、ノードＮ５およびＮ６間に接
続され、かつ、Ｉ／Ｏ線イコライザ５００を制御する信
号／φ W を反転して得られる制御信号φW をゲートに受
けるＰチャネルＭＯＳトランジスタＴ１３であってもよ
い。
（ｂ）に示されるように、ノードＮ５およびＮ６間に接
続され、かつ、Ｉ／Ｏ線イコライザ５００を制御する信
号／φ W を反転して得られる制御信号φW をゲートに受
けるＰチャネルＭＯＳトランジスタＴ１３であってもよ
い。
【０１１６】さらに、スイッチ回路８１は、図３（ｃ）
に示されるようにノードＮ５およびＮ６間に接続され、
かつ、制御信号／φW をゲートに受けるＮチャネルＭＯ
ＳトランジスタＴ１４と、ノードＮ５およびＮ６間に接
続され、かつ、この制御信号の反転信号φW をゲートに
受けるＰチャネルＭＯＳトランジスタＴ１５とによって
構成されてもよい。
に示されるようにノードＮ５およびＮ６間に接続され、
かつ、制御信号／φW をゲートに受けるＮチャネルＭＯ
ＳトランジスタＴ１４と、ノードＮ５およびＮ６間に接
続され、かつ、この制御信号の反転信号φW をゲートに
受けるＰチャネルＭＯＳトランジスタＴ１５とによって
構成されてもよい。
【０１１７】制御信号／φW は、メモリセルアレイ６１
へのデータ書込時にはローレベルとなり、メモリセルア
レイ６１からのデータ読出時にはハイレベルとなる。し
たがって、スイッチ回路８１として図３に示されるいず
れの回路が用いられた場合にも、データ読出時にのみノ
ードＮ５およびＮ６間に設けられたトランジスタＴ１２
〜Ｔ１５が導通してノードＮ５とノードＮ６とが電気的
に接続される。
へのデータ書込時にはローレベルとなり、メモリセルア
レイ６１からのデータ読出時にはハイレベルとなる。し
たがって、スイッチ回路８１として図３に示されるいず
れの回路が用いられた場合にも、データ読出時にのみノ
ードＮ５およびＮ６間に設けられたトランジスタＴ１２
〜Ｔ１５が導通してノードＮ５とノードＮ６とが電気的
に接続される。
【０１１８】図４は、検知回路８０および８２の具体例
を示す回路図である。検知回路８０は、たとえば、図４
（ａ）に示されるように、Ｉ／Ｏ線ＩＯとノードＮ５と
の間に互いに並列に接続される２つのＮチャネルＭＯＳ
トランジスタＴ１６およびＴ１７によって構成される。
トランジスタＴ１６のゲートはノードＮ５に接続され、
トランジスタＴ１７のゲートはＩ／Ｏ線ＩＯに接続され
る。
を示す回路図である。検知回路８０は、たとえば、図４
（ａ）に示されるように、Ｉ／Ｏ線ＩＯとノードＮ５と
の間に互いに並列に接続される２つのＮチャネルＭＯＳ
トランジスタＴ１６およびＴ１７によって構成される。
トランジスタＴ１６のゲートはノードＮ５に接続され、
トランジスタＴ１７のゲートはＩ／Ｏ線ＩＯに接続され
る。
【０１１９】また、検知回路８０は図４（ｂ）に示され
るように、Ｉ／Ｏ線ＩＯとノードＮ５との間に互いに並
列に接続される、ＮチャネルＭＯＳトランジスタＴ１８
およびＰチャネルＭＯＳトランジスタＴ１９によって構
成されてもよい。トランジスタＴ１８およびＴ１９のゲ
ートはＩ／Ｏ線ＩＯに接続される。
るように、Ｉ／Ｏ線ＩＯとノードＮ５との間に互いに並
列に接続される、ＮチャネルＭＯＳトランジスタＴ１８
およびＰチャネルＭＯＳトランジスタＴ１９によって構
成されてもよい。トランジスタＴ１８およびＴ１９のゲ
ートはＩ／Ｏ線ＩＯに接続される。
【０１２０】さらに、検知回路８０は、図４（ｃ）に示
されるように、Ｉ／Ｏ線ＩＯとノードＮ５との間に互い
に並列に接続される２つのＰチャネルＭＯＳトランジス
タＴ２０およびＴ２１によって構成されてもよい。トラ
ンジスタＴ２０のゲートはノードＮ５に接続され、トラ
ンジスタＴ２１のゲートはＩ／Ｏ線ＩＯに接続される。
されるように、Ｉ／Ｏ線ＩＯとノードＮ５との間に互い
に並列に接続される２つのＰチャネルＭＯＳトランジス
タＴ２０およびＴ２１によって構成されてもよい。トラ
ンジスタＴ２０のゲートはノードＮ５に接続され、トラ
ンジスタＴ２１のゲートはＩ／Ｏ線ＩＯに接続される。
【０１２１】検知回路８２も、検知回路８０と同様に構
成されればよい。検知回路８２として図４（ａ），
（ｂ），および（ｃ）に示される回路がそれぞれ用いら
れる場合には、ノードＮ５およびＩ／Ｏ線ＩＯは、ノー
ドＮ６およびＩ／Ｏ線／ＩＯにそれぞれ置換えられる。
成されればよい。検知回路８２として図４（ａ），
（ｂ），および（ｃ）に示される回路がそれぞれ用いら
れる場合には、ノードＮ５およびＩ／Ｏ線ＩＯは、ノー
ドＮ６およびＩ／Ｏ線／ＩＯにそれぞれ置換えられる。
【０１２２】このように、検知回路８０および８２の各
々には、各々がダイオード接続された２つのＭＯＳトラ
ンジスタが互いに並列に接続された回路が用いられる。
このため、スイッチ回路８１によってノードＮ５とノー
ドＮ６とが電気的に接続されている期間、Ｉ／Ｏ線ＩＯ
および／ＩＯ間の電位差の最大値を従来よりも小さくす
ることが可能となる。
々には、各々がダイオード接続された２つのＭＯＳトラ
ンジスタが互いに並列に接続された回路が用いられる。
このため、スイッチ回路８１によってノードＮ５とノー
ドＮ６とが電気的に接続されている期間、Ｉ／Ｏ線ＩＯ
および／ＩＯ間の電位差の最大値を従来よりも小さくす
ることが可能となる。
【０１２３】図５は、スイッチ回路８１として図３
（ａ）に示される回路が用いられ、かつ、検知回路８０
および８２の各々として、図４（ａ）に示される回路が
用いられる場合の、電位差制御回路８の構成を示す回路
図である。
（ａ）に示される回路が用いられ、かつ、検知回路８０
および８２の各々として、図４（ａ）に示される回路が
用いられる場合の、電位差制御回路８の構成を示す回路
図である。
【０１２４】電位差制御回路８として図５に示されるよ
うな回路が用いられる場合の、このＤＲＡＭにおけるデ
ータ読出時の回路動作について、図１および図２ならび
に図５ないし図８を参照しながら説明する。なお、以下
の説明においては、ビット線，ワード線，センスアン
プ，Ｉ／Ｏゲートを構成するトランジスタ，およびカラ
ムデコーダ５７の出力信号線を表わす参照番号として、
図２において（ ）内に示された記号を用いる。
うな回路が用いられる場合の、このＤＲＡＭにおけるデ
ータ読出時の回路動作について、図１および図２ならび
に図５ないし図８を参照しながら説明する。なお、以下
の説明においては、ビット線，ワード線，センスアン
プ，Ｉ／Ｏゲートを構成するトランジスタ，およびカラ
ムデコーダ５７の出力信号線を表わす参照番号として、
図２において（ ）内に示された記号を用いる。
【０１２５】図８は、図２におけるメモリセルＭＣ１お
よびＭＣ２から順にデータを読出す場合の回路動作を示
すタイミングチャート図である。
よびＭＣ２から順にデータを読出す場合の回路動作を示
すタイミングチャート図である。
【０１２６】図６は、図２のＩ／Ｏ線イコライザ５００
の構成を示す回路図である。図７は、図２における増幅
回路５１０の構成を示す回路図である。
の構成を示す回路図である。図７は、図２における増幅
回路５１０の構成を示す回路図である。
【０１２７】制御信号φS ，／φW ，φW ，φEQ，／φ
EQ，およびφP の電位はいずれも、図１のクロック発生
器５０によって、従来のＤＲＡＭの場合と同様のタイミ
ングで変化させられる（図８（ｄ），（ｅ），（ｆ），
（ｉ），（ｊ），（ｌ）参照）。ワード線ＷＬの電位
と、信号線ＣＹ１およびＣＹ２の電位とはそれぞれ、図
１のロウデコーダ５８およびカラムデコーダ５７によっ
て、従来と同様のタイミングで立上げられる（図８
（ａ），（ｇ），（ｈ）参照）。
EQ，およびφP の電位はいずれも、図１のクロック発生
器５０によって、従来のＤＲＡＭの場合と同様のタイミ
ングで変化させられる（図８（ｄ），（ｅ），（ｆ），
（ｉ），（ｊ），（ｌ）参照）。ワード線ＷＬの電位
と、信号線ＣＹ１およびＣＹ２の電位とはそれぞれ、図
１のロウデコーダ５８およびカラムデコーダ５７によっ
て、従来と同様のタイミングで立上げられる（図８
（ａ），（ｇ），（ｈ）参照）。
【０１２８】したがって、メモリセルアレイ６１からの
データ読出時には、図５においてトランジスタＴ２４が
常にＯＮ状態にある。このため、Ｉ／Ｏ線ＩＯおよびＩ
Ｏ間には、Ｉ／Ｏ線／ＩＯ側にゲートを接続される２つ
のＮチャネルＭＯＳトランジスタＴ２２およびＴ２５が
互いに直列に接続され、かつ、Ｉ／Ｏ線ＩＯ側にゲート
を接続される２つのＮチャネルＭＯＳトランジスタＴ２
３およびＴ２６が互いに直列に接続される。したがっ
て、Ｉ／Ｏ線／ＩＯの電位がＩ／Ｏ線ＩＯの電位よりも
２つのＮチャネルＭＯＳトランジスタのしきい値電圧の
和（２×ＶTH）だけ高い電位となるか、あるいは、Ｉ／
Ｏ線ＩＯの電位がＩ／Ｏ線／ＩＯの電位よりも２つのＮ
チャネルＭＯＳトランジスタのしきい値電圧の和（２×
ＶTH）だけ高い電位とならない限り、トランジスタＴ２
２およびＴ２５が共にＯＮ状態となる現象および、トラ
ンジスタＴ２３およびＴ２６が共にＯＮ状態となる現象
のいずれも生じないので、Ｉ／Ｏ線ＩＯおよび／ＩＯ間
は電気的に遮断されている。
データ読出時には、図５においてトランジスタＴ２４が
常にＯＮ状態にある。このため、Ｉ／Ｏ線ＩＯおよびＩ
Ｏ間には、Ｉ／Ｏ線／ＩＯ側にゲートを接続される２つ
のＮチャネルＭＯＳトランジスタＴ２２およびＴ２５が
互いに直列に接続され、かつ、Ｉ／Ｏ線ＩＯ側にゲート
を接続される２つのＮチャネルＭＯＳトランジスタＴ２
３およびＴ２６が互いに直列に接続される。したがっ
て、Ｉ／Ｏ線／ＩＯの電位がＩ／Ｏ線ＩＯの電位よりも
２つのＮチャネルＭＯＳトランジスタのしきい値電圧の
和（２×ＶTH）だけ高い電位となるか、あるいは、Ｉ／
Ｏ線ＩＯの電位がＩ／Ｏ線／ＩＯの電位よりも２つのＮ
チャネルＭＯＳトランジスタのしきい値電圧の和（２×
ＶTH）だけ高い電位とならない限り、トランジスタＴ２
２およびＴ２５が共にＯＮ状態となる現象および、トラ
ンジスタＴ２３およびＴ２６が共にＯＮ状態となる現象
のいずれも生じないので、Ｉ／Ｏ線ＩＯおよび／ＩＯ間
は電気的に遮断されている。
【０１２９】それゆえ、信号線ＣＹ１およびＣＹ２のい
ずれの電位もローレベルである期間には、Ｉ／Ｏ線ＩＯ
および／ＩＯは、Ｉ／Ｏ線イコライザ５００によってイ
コライズされているので、トランジスタＴ２２，Ｔ２
３，Ｔ２５，およびＴ２６はすべてＯＦＦ状態にある。
ずれの電位もローレベルである期間には、Ｉ／Ｏ線ＩＯ
および／ＩＯは、Ｉ／Ｏ線イコライザ５００によってイ
コライズされているので、トランジスタＴ２２，Ｔ２
３，Ｔ２５，およびＴ２６はすべてＯＦＦ状態にある。
【０１３０】したがって、メモリセルアレイ６１内の１
本のワード線がハイレベルとなってから、カラムデコー
ダ５７の出力信号線のうちのいずれか１本がハイレベル
となってＩ／Ｏ線をいずれか１つのビット線対に電気的
に接続するまでの期間における、各ビット線および各Ｉ
／Ｏ線の電位は従来と同様の波形を示す。
本のワード線がハイレベルとなってから、カラムデコー
ダ５７の出力信号線のうちのいずれか１本がハイレベル
となってＩ／Ｏ線をいずれか１つのビット線対に電気的
に接続するまでの期間における、各ビット線および各Ｉ
／Ｏ線の電位は従来と同様の波形を示す。
【０１３１】たとえばメモリセルＭＣ１およびＭＣ２の
記憶データがそれぞれ論理値“１”および“０”である
ならば、ビット線ＢＬ１および／ＢＬ１の電位ならび
に、ビット線ＢＬ２および／ＢＬ２の電位は、ワード線
ＷＬ１の電位の立上がりに応答して、図１５（ｂ）およ
び（ｃ）に示されると同様の変化を示す。また、Ｉ／Ｏ
線ＩＯおよび／ＩＯの電位はいずれも、図８（ｋ）に示
されるように、制御信号φEQがハイレベルとなるまでの
期間、電源電位よりもトランジスタＴ３およびＴ４の各
しきい値電圧ＶTHだけ低い電位（ＶCC−ＶTH）に固定さ
れる。
記憶データがそれぞれ論理値“１”および“０”である
ならば、ビット線ＢＬ１および／ＢＬ１の電位ならび
に、ビット線ＢＬ２および／ＢＬ２の電位は、ワード線
ＷＬ１の電位の立上がりに応答して、図１５（ｂ）およ
び（ｃ）に示されると同様の変化を示す。また、Ｉ／Ｏ
線ＩＯおよび／ＩＯの電位はいずれも、図８（ｋ）に示
されるように、制御信号φEQがハイレベルとなるまでの
期間、電源電位よりもトランジスタＴ３およびＴ４の各
しきい値電圧ＶTHだけ低い電位（ＶCC−ＶTH）に固定さ
れる。
【０１３２】しかし、信号線ＣＹ１の電位がハイレベル
である期間および、信号線ＣＹ２の電位がハイレベルで
ある期間のそれぞれにおけるＩ／Ｏ線ＩＯおよび／ＩＯ
の電位変化は従来と異なる。
である期間および、信号線ＣＹ２の電位がハイレベルで
ある期間のそれぞれにおけるＩ／Ｏ線ＩＯおよび／ＩＯ
の電位変化は従来と異なる。
【０１３３】信号ＣＹ１がハイレベルとなると、Ｉ／Ｏ
線ＩＯの電位は電源電位に向かって上昇し始め、Ｉ／Ｏ
線／ＩＯの電位は接地電位に向かって下降し始める。し
かし、このようなＩ／Ｏ線ＩＯおよび／ＩＯの電位変化
の結果、Ｉ／Ｏ線ＩＯおよび／ＩＯ間の電位差が２つの
ＮチャネルＭＯＳトランジスタのしきい値電圧の和（２
×ＶTH）に達すると、図５において、トランジスタＴ２
３およびＴ２６が導通する。これによって、Ｉ／Ｏ線Ｉ
Ｏおよび／ＩＯ間が電気的に接続されるので、Ｉ／Ｏ線
ＩＯの電位は、Ｉ／Ｏ線ＩＯから／ＩＯへの電荷の流出
によって低下しようとし、Ｉ／Ｏ線／ＩＯの電位は、Ｉ
／Ｏ線／ＩＯにＩ／Ｏ線ＩＯから供給される電荷によっ
て上昇しようとする。これによってＩ／Ｏ線ＩＯおよび
／ＩＯ間の電位差が前記しきい値電圧の和（２×ＶTH）
よりも小さくなると、図５においてトランジスタＴ２３
およびＴ２６がＯＦＦ状態となる。このため、Ｉ／Ｏ線
ＩＯおよび／ＩＯの電位はそれぞれ、再び、ビット線Ｂ
Ｌ１および／ＢＬ１の電位によって上昇および下降する
ので、Ｉ／Ｏ線ＩＯおよび／ＩＯ間の電位差は再び前記
しきい値電圧の和（２×ＶTH）に達する。この結果、ト
ランジスタＴ２３およびＴ２６は再びＯＮ状態となる。
線ＩＯの電位は電源電位に向かって上昇し始め、Ｉ／Ｏ
線／ＩＯの電位は接地電位に向かって下降し始める。し
かし、このようなＩ／Ｏ線ＩＯおよび／ＩＯの電位変化
の結果、Ｉ／Ｏ線ＩＯおよび／ＩＯ間の電位差が２つの
ＮチャネルＭＯＳトランジスタのしきい値電圧の和（２
×ＶTH）に達すると、図５において、トランジスタＴ２
３およびＴ２６が導通する。これによって、Ｉ／Ｏ線Ｉ
Ｏおよび／ＩＯ間が電気的に接続されるので、Ｉ／Ｏ線
ＩＯの電位は、Ｉ／Ｏ線ＩＯから／ＩＯへの電荷の流出
によって低下しようとし、Ｉ／Ｏ線／ＩＯの電位は、Ｉ
／Ｏ線／ＩＯにＩ／Ｏ線ＩＯから供給される電荷によっ
て上昇しようとする。これによってＩ／Ｏ線ＩＯおよび
／ＩＯ間の電位差が前記しきい値電圧の和（２×ＶTH）
よりも小さくなると、図５においてトランジスタＴ２３
およびＴ２６がＯＦＦ状態となる。このため、Ｉ／Ｏ線
ＩＯおよび／ＩＯの電位はそれぞれ、再び、ビット線Ｂ
Ｌ１および／ＢＬ１の電位によって上昇および下降する
ので、Ｉ／Ｏ線ＩＯおよび／ＩＯ間の電位差は再び前記
しきい値電圧の和（２×ＶTH）に達する。この結果、ト
ランジスタＴ２３およびＴ２６は再びＯＮ状態となる。
【０１３４】したがって、Ｉ／Ｏ線ＩＯおよび／ＩＯ間
の電位差は、一旦前記しきい値電圧の和（２×ＶTH）に
達すると、Ｉ／Ｏ線イコライザ５００においてトランジ
スタＴ５およびＴ６がＯＮ状態となるまで、この値（２
×ＶTH）に保持される。
の電位差は、一旦前記しきい値電圧の和（２×ＶTH）に
達すると、Ｉ／Ｏ線イコライザ５００においてトランジ
スタＴ５およびＴ６がＯＮ状態となるまで、この値（２
×ＶTH）に保持される。
【０１３５】制御信号φEQがローレベルとなると、Ｉ／
Ｏ線イコライザ５００においてトランジスタＴ５および
Ｔ６がＯＮ状態となるため、Ｉ／Ｏ線ＩＯおよび／ＩＯ
の電位はそれぞれ低下および上昇して、Ｉ／Ｏ線ＩＯお
よび／ＩＯ間の電位差が０Ｖとなる。ただし、従来と異
なり、制御信号φEQがローレベルとなる時点でのＩ／Ｏ
線ＩＯおよび／ＩＯ間の電位差Ｖ0 は、従来よりも十分
に小さい値、すなわち前記しきい値電圧の和（２×
ＶTH）であるため、制御信号φEQがローレベルとなって
からＩ／Ｏ線ＩＯおよび／ＩＯ間の電位差が０Ｖとなる
のに要する時間Ｔ１は従来よりも遙かに短くなる。
Ｏ線イコライザ５００においてトランジスタＴ５および
Ｔ６がＯＮ状態となるため、Ｉ／Ｏ線ＩＯおよび／ＩＯ
の電位はそれぞれ低下および上昇して、Ｉ／Ｏ線ＩＯお
よび／ＩＯ間の電位差が０Ｖとなる。ただし、従来と異
なり、制御信号φEQがローレベルとなる時点でのＩ／Ｏ
線ＩＯおよび／ＩＯ間の電位差Ｖ0 は、従来よりも十分
に小さい値、すなわち前記しきい値電圧の和（２×
ＶTH）であるため、制御信号φEQがローレベルとなって
からＩ／Ｏ線ＩＯおよび／ＩＯ間の電位差が０Ｖとなる
のに要する時間Ｔ１は従来よりも遙かに短くなる。
【０１３６】このため、信号線ＣＹ２の電位がハイレベ
ルとなった後の制御信号φEQの立上がり時には、Ｉ／Ｏ
線ＩＯおよび／ＩＯ間の電位差は完全に０Ｖに達してい
る。したがって、この制御信号φEQの立上がりに応答し
て、Ｉ／Ｏ線ＩＯの電位はビット線ＢＬ２のローレベル
の電位によって即座に低下し始め、Ｉ／Ｏ線／ＩＯの電
位はビット線／ＢＬ２のハイレベルの電位によって即座
に上昇し始める。
ルとなった後の制御信号φEQの立上がり時には、Ｉ／Ｏ
線ＩＯおよび／ＩＯ間の電位差は完全に０Ｖに達してい
る。したがって、この制御信号φEQの立上がりに応答し
て、Ｉ／Ｏ線ＩＯの電位はビット線ＢＬ２のローレベル
の電位によって即座に低下し始め、Ｉ／Ｏ線／ＩＯの電
位はビット線／ＢＬ２のハイレベルの電位によって即座
に上昇し始める。
【０１３７】この結果、信号線ＣＹ２の電位が立上がっ
た後の制御信号φPの立上がり時、すなわちメモリセル
ＭＣ２の記憶データを取出すための増幅回路５１０の動
作の開始時には、Ｉ／Ｏ線ＩＯおよび／ＩＯ間の電位差
ΔＶは従来よりも遙かに大きくなる。したがって、信号
線ＣＹ２の立上がりの後の制御信号φP の立上がりに応
答して、増幅回路５１０の出力電位φout （図８
（ｍ））は従来よりも速い速度でローレベルに低下す
る。このため、増幅回路５１０が動作し始めてから、増
幅回路５１０の出力電位φout がメモリセルＭＣ２の記
憶データに対応する電位となるのに要する時間Ｔ２は従
来よりも短縮される。
た後の制御信号φPの立上がり時、すなわちメモリセル
ＭＣ２の記憶データを取出すための増幅回路５１０の動
作の開始時には、Ｉ／Ｏ線ＩＯおよび／ＩＯ間の電位差
ΔＶは従来よりも遙かに大きくなる。したがって、信号
線ＣＹ２の立上がりの後の制御信号φP の立上がりに応
答して、増幅回路５１０の出力電位φout （図８
（ｍ））は従来よりも速い速度でローレベルに低下す
る。このため、増幅回路５１０が動作し始めてから、増
幅回路５１０の出力電位φout がメモリセルＭＣ２の記
憶データに対応する電位となるのに要する時間Ｔ２は従
来よりも短縮される。
【０１３８】以上のように、本実施例によれば、各メモ
リセルからのデータ読出時にＩ／Ｏ線ＩＯおよび／ＩＯ
間に生じる電位差の最大値が２つのＮチャネルＭＯＳト
ランジスタのしきい値電圧の和という、従来よりも遙か
に小さい値に制御される。これによって、１つのメモリ
セルの記憶データがＩ／Ｏ線ＩＯおよび／ＩＯに現われ
た後、Ｉ／Ｏ線ＩＯおよび／ＩＯの電位をイコライズす
るのに要する時間が短縮されるので、異なるデータを記
憶している第１および第２のメモリセルから連続してデ
ータが読出される場合でも、第２のメモリセルから短時
間でデータが読出される。すなわちデータ読出時のアク
セスタイムが向上される。
リセルからのデータ読出時にＩ／Ｏ線ＩＯおよび／ＩＯ
間に生じる電位差の最大値が２つのＮチャネルＭＯＳト
ランジスタのしきい値電圧の和という、従来よりも遙か
に小さい値に制御される。これによって、１つのメモリ
セルの記憶データがＩ／Ｏ線ＩＯおよび／ＩＯに現われ
た後、Ｉ／Ｏ線ＩＯおよび／ＩＯの電位をイコライズす
るのに要する時間が短縮されるので、異なるデータを記
憶している第１および第２のメモリセルから連続してデ
ータが読出される場合でも、第２のメモリセルから短時
間でデータが読出される。すなわちデータ読出時のアク
セスタイムが向上される。
【０１３９】メモリセルＭＣ１およびＭＣ２の記憶デー
タがそれぞれ、上記説明の場合とは逆である場合、Ｉ／
Ｏ線ＩＯおよび／ＩＯの電位変化はそれぞれ、図８
（ｋ）におけるＩ／Ｏ線／ＩＯの電位変化およびＩ／Ｏ
線ＩＯの電位変化に一致する。この場合には、信号線Ｃ
Ｙ１がハイレベルとなった後制御信号φEQがハイレベル
となると、Ｉ／Ｏ線ＩＯおよび／ＩＯはそれぞれ下降お
よび上昇する。このため、この図５におけるトランジス
タＴ２３およびＴ２６が動作してＩ／Ｏ線ＩＯおよび／
ＩＯ間の電位差を前記しきい値電圧の和（２×ＶTH）に
制御する。すなわち、Ｉ／Ｏ線ＩＯの電位がＩ／Ｏ線／
ＩＯの電位よりも前記しきい値電圧の和（２×ＶTH）以
上高くなると、トランジスタＴ２３およびＴ２６が導通
してＩ／Ｏ線ＩＯおよび／ＩＯ間の電位差をそれ以上広
げないように動作する。
タがそれぞれ、上記説明の場合とは逆である場合、Ｉ／
Ｏ線ＩＯおよび／ＩＯの電位変化はそれぞれ、図８
（ｋ）におけるＩ／Ｏ線／ＩＯの電位変化およびＩ／Ｏ
線ＩＯの電位変化に一致する。この場合には、信号線Ｃ
Ｙ１がハイレベルとなった後制御信号φEQがハイレベル
となると、Ｉ／Ｏ線ＩＯおよび／ＩＯはそれぞれ下降お
よび上昇する。このため、この図５におけるトランジス
タＴ２３およびＴ２６が動作してＩ／Ｏ線ＩＯおよび／
ＩＯ間の電位差を前記しきい値電圧の和（２×ＶTH）に
制御する。すなわち、Ｉ／Ｏ線ＩＯの電位がＩ／Ｏ線／
ＩＯの電位よりも前記しきい値電圧の和（２×ＶTH）以
上高くなると、トランジスタＴ２３およびＴ２６が導通
してＩ／Ｏ線ＩＯおよび／ＩＯ間の電位差をそれ以上広
げないように動作する。
【０１４０】なお、データ読出時には、制御信号／φW
がローレベルとなるので、スイッチ回路８１を構成する
トランジスタはすべてＯＦＦ状態となり、Ｉ／Ｏ線ＩＯ
および／ＩＯの電位はＩ／Ｏ線イコライザ５００および
外部からの書込データ信号によってのみ決定される。し
たがって、このＤＲＡＭのデータ書込動作は従来と全く
同様に行なわれる。
がローレベルとなるので、スイッチ回路８１を構成する
トランジスタはすべてＯＦＦ状態となり、Ｉ／Ｏ線ＩＯ
および／ＩＯの電位はＩ／Ｏ線イコライザ５００および
外部からの書込データ信号によってのみ決定される。し
たがって、このＤＲＡＭのデータ書込動作は従来と全く
同様に行なわれる。
【０１４１】上記実施例では電位差制御回路８内の検知
回路８０および８２の各々として、２つのＭＯＳトラン
ジスタの並列接続回路が用いられたが、このような並列
接続回路が複数個互いに直列に接続された回路が用いら
れてもよい。
回路８０および８２の各々として、２つのＭＯＳトラン
ジスタの並列接続回路が用いられたが、このような並列
接続回路が複数個互いに直列に接続された回路が用いら
れてもよい。
【０１４２】図９は、そのような場合の電位差制御回路
８の構成を示す回路図である。図９を参照して、この電
位差制御回路は、スイッチ回路８１，検知回路８０およ
び８２としてそれぞれ、図３（ａ）に示される回路，図
４（ａ）に示される回路，および、図４（ａ）に示され
る回路が２個直列に接続された回路を含む。
８の構成を示す回路図である。図９を参照して、この電
位差制御回路は、スイッチ回路８１，検知回路８０およ
び８２としてそれぞれ、図３（ａ）に示される回路，図
４（ａ）に示される回路，および、図４（ａ）に示され
る回路が２個直列に接続された回路を含む。
【０１４３】この場合、Ｉ／Ｏ線ＩＯおよび／ＩＯ間の
電位差の最大値は、３つのＮチャネルＭＯＳトランジス
タのしきい値電圧の和（３×ＶTH）に制御される。
電位差の最大値は、３つのＮチャネルＭＯＳトランジス
タのしきい値電圧の和（３×ＶTH）に制御される。
【０１４４】データ読出時におけるＩ／Ｏ線ＩＯおよび
／ＩＯ間の電位差の最大値を電位差制御回路８によって
どのような値に制御すべきかは、実際には、増幅回路５
１０においてトランジスタＴ１１がＯＮ状態となったこ
とに応答してノードＮ４の電位を十分に高速に変化させ
ることができる、トランジスタＴ９のゲート電位とトラ
ンジスタＴ１０のゲート電位との差電圧の最小値程度に
設定されればよい。
／ＩＯ間の電位差の最大値を電位差制御回路８によって
どのような値に制御すべきかは、実際には、増幅回路５
１０においてトランジスタＴ１１がＯＮ状態となったこ
とに応答してノードＮ４の電位を十分に高速に変化させ
ることができる、トランジスタＴ９のゲート電位とトラ
ンジスタＴ１０のゲート電位との差電圧の最小値程度に
設定されればよい。
【０１４５】上記実施例では、電位差制御回路８がスイ
ッチ回路８１を含むが、Ｉ／Ｏ線がデータ読出時にデー
タ信号を転送するＩ／Ｏ線と、データ書込時にデータ信
号を転送するＩ／Ｏ線とが別々に設けられるような半導
体記憶装置に本発明が適用される場合には、電位差制御
回路８はスイッチ回路８１を含む必要はない。
ッチ回路８１を含むが、Ｉ／Ｏ線がデータ読出時にデー
タ信号を転送するＩ／Ｏ線と、データ書込時にデータ信
号を転送するＩ／Ｏ線とが別々に設けられるような半導
体記憶装置に本発明が適用される場合には、電位差制御
回路８はスイッチ回路８１を含む必要はない。
【０１４６】
【発明の効果】以上のように、本発明によれば、データ
読出しのために設けられた２本のＩ／Ｏ線間の電位差が
従来より小さい値に制御されるため、これら２本のＩ／
Ｏ線をイコライズするのに要する時間が短縮される。こ
の結果、データ読出時のアクセスタイムが大きく向上さ
れる。
読出しのために設けられた２本のＩ／Ｏ線間の電位差が
従来より小さい値に制御されるため、これら２本のＩ／
Ｏ線をイコライズするのに要する時間が短縮される。こ
の結果、データ読出時のアクセスタイムが大きく向上さ
れる。
【図１】本発明の一実施例のＤＲＡＭの全体構成を示す
概略ブロック図である。
概略ブロック図である。
【図２】図１のセンスアンプ群６０，Ｉ／Ｏゲート・Ｉ
／Ｏ線６２，Ｉ／Ｏ線電位制御回路５，電位差制御回路
８の構成を示すブロック図である。
／Ｏ線６２，Ｉ／Ｏ線電位制御回路５，電位差制御回路
８の構成を示すブロック図である。
【図３】図２のスイッチ回路８１の具体例を示す回路図
である。
である。
【図４】図２の検知回路８０，８２の具体例を示す回路
図である。
図である。
【図５】図１および図２における電位差制御回路の具体
例を示す回路図である。
例を示す回路図である。
【図６】図２のＩ／Ｏ線イコライザの構成を示す回路図
である。
である。
【図７】図２の増幅回路の構成を示す回路図である。
【図８】実施例のＤＲＡＭのデータ読出時の回路動作を
説明するためのタイミングチャート図である。
説明するためのタイミングチャート図である。
【図９】図１および図２における電位差制御回路の他の
構成例を示す回路図である。
構成例を示す回路図である。
【図１０】従来のＤＲＡＭの全体構成を示す概略ブロッ
ク図である。
ク図である。
【図１１】図１０のセンスアンプ群６０，Ｉ／Ｏ線電位
制御回路，Ｉ／Ｏゲート・Ｉ／Ｏ線の構成を示すブロッ
ク図である。
制御回路，Ｉ／Ｏゲート・Ｉ／Ｏ線の構成を示すブロッ
ク図である。
【図１２】図１１におけるＩ／Ｏ線イコライザの構成を
示す回路図である。
示す回路図である。
【図１３】図１１の増幅回路の構成を示す回路図であ
る。
る。
【図１４】ＤＲＡＭにおけるセンスアンプおよびメモリ
セルの構成を示す回路図である。
セルの構成を示す回路図である。
【図１５】図１０のＤＲＡＭのデータ書込時の動作を説
明するためのタイミングチャート図である。
明するためのタイミングチャート図である。
５ Ｉ／Ｏ線電位制御回路 ８ 電位差制御回路 ６０ センスアンプ群 ６１ メモリセルアレイ ８０，８２ 検知回路 ８１ スイッチ回路 ５００ Ｉ／Ｏ線イコライザ ５１０ 増幅回路 ＩＯ，／ＩＯ Ｉ／Ｏ線
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数の列および複数の行に配列され、か
つ、各々がデータを記憶する複数のメモリセルと、 前記複数の行のうちの１つを選択する行選択手段と、 前記複数の列のうち１つを選択する列選択手段と、 外部とのデータ授受を担う第１および第２のデータ線
と、 前記複数の列に対応して設けられ、各々が、第１および
第２のビット線を含む、複数のビット線対と、 前記行選択手段によって選択された行の各メモリセルの
記憶データに応じて、対応する前記第１および第２のビ
ット線を互いに相補な電位に強制する手段と、 前記強制手段による強制終了後に、列選択手段により選
択された列に対応する第１および第２のビット線をそれ
ぞれ前記第１および第２のデータ線に一定期間電気的に
接続する接続手段と、 前記接続手段によって前記対応する第１および第２のビ
ット線がそれぞれ前記第１および第２のデータ線に電気
的に接続されるまで、前記第１のデータ線と前記第２の
データ線とを等電位にするイコライズ手段と、 前記接続手段によって前記対応する第１および第２のビ
ット線がそれぞれ前記第１および第２のデータ線に電気
的に接続されている期間、前記第１のデータ線の電位と
前記第２のデータ線の電位との差を所定の値以内に制御
する制御手段と、 前記接続手段によって前記対応する第１および第２のビ
ット線がそれぞれ前記第１および第２のデータ線に電気
的に接続されてから前記一定期間経過後に、前記第１の
データ線と前記第２のデータ線との間の電位差を増幅し
て、前記選択されたメモリセルの記憶データに応じたレ
ベルの電圧を出力する増幅手段とを備えた、半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182301A JP2748053B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
| DE4224058A DE4224058C2 (de) | 1991-07-23 | 1992-07-21 | Halbleiterspeichereinrichtung und Betriebsverfahren dafür |
| US07/916,427 US5285416A (en) | 1991-07-23 | 1992-07-21 | Semiconductor memory device with restricted potential amplitude of data lines and operation method thereof |
| KR1019920013161A KR960003597B1 (ko) | 1991-07-23 | 1992-07-23 | 반도체장치와 그 동작방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182301A JP2748053B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528764A true JPH0528764A (ja) | 1993-02-05 |
| JP2748053B2 JP2748053B2 (ja) | 1998-05-06 |
Family
ID=16115898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182301A Expired - Fee Related JP2748053B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5285416A (ja) |
| JP (1) | JP2748053B2 (ja) |
| KR (1) | KR960003597B1 (ja) |
| DE (1) | DE4224058C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7407193B2 (en) | 2004-03-18 | 2008-08-05 | Takata Corporation | Seat belt buckle |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168594A (ja) * | 1992-11-30 | 1994-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| KR0127263B1 (ko) * | 1993-02-23 | 1997-12-29 | 사토 후미오 | 반도체 집적회로 |
| JPH0785675A (ja) * | 1993-09-17 | 1995-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5689462A (en) * | 1995-12-22 | 1997-11-18 | Townsend And Townsend And Crew, Llp | Parallel output buffers in memory circuits |
| US5757706A (en) * | 1995-12-29 | 1998-05-26 | Intel Corporation | Dynamic leaker for bit line refresh |
| US9805786B1 (en) * | 2017-01-06 | 2017-10-31 | Micron Technology, Inc. | Apparatuses and methods for a memory device with dual common data I/O lines |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192081A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376193A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
| US4785427A (en) * | 1987-01-28 | 1988-11-15 | Cypress Semiconductor Corporation | Differential bit line clamp |
| JPH0817034B2 (ja) * | 1988-10-24 | 1996-02-21 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH03160689A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 半導体メモリ |
-
1991
- 1991-07-23 JP JP3182301A patent/JP2748053B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-21 DE DE4224058A patent/DE4224058C2/de not_active Expired - Fee Related
- 1992-07-21 US US07/916,427 patent/US5285416A/en not_active Expired - Fee Related
- 1992-07-23 KR KR1019920013161A patent/KR960003597B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192081A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US5285416A (en) | 1994-02-08 |
| DE4224058A1 (de) | 1993-01-28 |
| DE4224058C2 (de) | 1997-04-17 |
| KR960003597B1 (ko) | 1996-03-20 |
| JP2748053B2 (ja) | 1998-05-06 |
| KR930003140A (ko) | 1993-02-24 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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