DE4224058C2 - Halbleiterspeichereinrichtung und Betriebsverfahren dafür - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruches 1 und ein Betriebsverfahren für eine solche nach dem Oberbegriff des Patentanspruches 16.

Allgemein sind in einer Halbleiterspeichereinrichtung, wie z. B. einem DRAM (dynamischer Direktzugriffsspeicher) oder einem SRAM (statischer Direktzugriffsspeicher), die Speicherzellen in einer Mehrzahl von Zeilen und Spalten angeordnet, wobei für jede Spalte von Speicherzellen zwei Bitleitungen gebildet sind.

Beim Datenlesen steigt das Potential von einer der zwei Bitleitungen, die der Spalte mit der Speicherzelle aus der Daten gelesen werden sollen entsprechen, an, und das Potential der anderen Bitleitung sinkt. Bei welcher Bitleitung das Potential ansteigt (oder sinkt) hängt von dem in der Speicherzelle gespeicherten Wert ab. Daher wird das Signal, das durch Verstärken der Potentialdifferenz zwischen diesen zwei Bitleitungen geliefert wird, als Wert betrachtet, der in der Speicherzelle gespeichert ist.

Fig. 10 zeigt ein schematisches Blockdiagramm der Gesamtstruktur eines herkömmlichen DRAM. Unter Bezugnahme auf die Fig. 10 wird nun die allgemeine Struktur und der Betrieb eines herkömmlichen DRAM beschrieben.

In der folgenden Beschreibung wird ein aktiv-niedriges Signal durch ein Bezugszeichen mit vorangestelltem "/" dargestellt, und eine Signalleitung, die das aktiv-niedrige Signal überträgt, durch ein Bezugszeichen mit "/" gekennzeichnet.

Ein Speicherzellenfeld 61 weist Speicherzellen MC, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, eine Mehrzahl von Wortleitungen WL, die entsprechend der Mehrzahl von Zeilen gebildet sind, und zwei Bitleitungen BL und /BL, die entsprechend der jeweiligen der Mehrzahl von Spalten geschaffen sind, auf. Alle Bitleitungspaare BL und /BL sind mit einer Leseverstärkergruppe 60 und einem Bitleitungs-Ausgleichsschaltkreis 59 verbunden.

Der Betrieb des DRAM ist folgendermaßen, wenn Daten aus dem Speicherzellenfeld 61 gelesen werden.

Wenn Daten aus dem Speicherzellenfeld 61 gelesen werden übernimmt der Adreßpuffer 54 externe Adreßsignale A0-An, puffert sie und gibt sie als Spaltenadreßsignale CA0-CA(n-1), die eine der Speicherzellenspalten im Speicherzellenfeld 61 angeben, als Zeilenadreßsignale RA0-RA(n-1), die eine der Speicherzellenzeilen des Speicherzellenfeldes 61 angeben, und ein Signal An des höchstwertigen Bit der externen Adreßsignale A0-An an einen Spaltendekoder 57, einen Zeilendekoder 58 bzw. einen I/O- Steuerschaltkreis 53 aus.

Jede Wortleitung WL ist gemeinsam mit allen Speicherzellen verbunden, die in der entsprechenden Zeile angeordnet sind, und jede Bitleitung BL, /BL ist gemeinsam und abwechselnd mit den Speicherzellen MC verbunden, die in der entsprechenden Spalte gebildet sind.

Der Zeilendekoder 58 dekodiert die Zeilenadreßsignale RA0-RA(n-1) vom Adreßpuffer 65 und aktiviert diejenige Wortleitung der Wortleitungen WL im Speicherzellenfeld 61 auf einen hohen Pegel, die entsprechend der Zeile von Speicherzellen gebildet ist, die vom Zeilenadreßsignal bestimmt wird. Folglich ist es möglich, ein Datensignal zwischen der jeweiligen Speicherzelle MC, die mit der aktivierten Wortleitung WL entsprechend dem Zeilenadreßsignal verbunden ist, und der Bitleitung BL oder /BL, die mit der Speicherzelle MC verbunden ist, auszutauschen. Das Potential der Bitleitung BL oder /BL, die mit der Speicherzelle MC verbunden ist, ändert sich in Abhängigkeit von dem in den jeweiligen Speicherzellen MC, die mit der einen Wortleitung verbunden sind, gespeicherten Wert.

Die Leseverstärkergruppe 60 weist eine Mehrzahl von (nicht dargestellten) Leseverstärkern auf, die entsprechend allen Bitleitungspaaren BL, /BL im Speicherzellenfeld 61 gebildet sind. Jeder Leseverstärker verstärkt die Potentialdifferenz zwischen zwei Bitleitungen BL und /BL, die ein entsprechendes Bitleitungspaar BL, /BL bilden.

Die I/O-Gatter-I/O-Leitung 62 weist ein Paar von I/O-Leitungen, die Signale mit komplementären Potentialpegeln übertragen, und ein I/O- Gatter, das von einer Mehrzahl von Transfergattern gebildet wird, die zwischen dem I/O-Leitungspaar und den entsprechenden Leseverstärkern in der Leseverstärkergruppe 60 geschaffen sind, auf.

Der Spaltendekoder 57 dekodiert die Spaltenadreßsignale CA0-CA(n-1) vom Adreßpuffer 54 und gibt ein Signal zur Steuerung der Transfergatter aus, so daß nur derjenige Leseverstärker elektrisch mit dem I/O-Leitungspaar verbunden wird, der mit demjenigen Paar von Bitleitungen BL, /BL verbunden ist, das entsprechend der vom Spaltenadreßsignal bestimmten Spalte von Speicherzellen gebildet ist.

Ein I/O-Leitungspotential-Steuerschaltkreis 5 verstärkt die Potentialdifferenz zwischen den zwei I/O-Leitungen, die das I/O- Leitungspaar bilden und legt sie an den Datenausgabepuffer 56 an.

Der Datenausgabepuffer 56 verstärkt das Ausgangssignal vom I/O- Leitungspotential-Steuerschaltkreis 5 und gibt das resultierende Signal als Daten nach außen ab, die aus dem Speicherzellenfeld gelesen worden sind.

Nun wird der Betrieb zum Schreiben von Daten in das Speicherzellenfeld 61 beschrieben.

Adreßpuffer 54, Spaltendekoder 57, Zeilendekoder 58 und I/O-Gatter- I/O-Leitung 62 arbeiten in derselben Weise wie beim Lesen von Daten aus dem Speicherzellenfeld 61.

Ein Dateneingabepuffer 55 verstärkt ein extern eingegebenes Datensignal und legt es an den I/O-Leitungspotential- Steuerschaltkreis 5 an.

Der I/O-Leitungspotential-Steuerschaltkreis 5 verstärkt das Ausgangssignal vom Dateneingabepuffer 55 und legt komplementäre Potentiale an die zwei I/O-Leitungen an, die ein I/O-Leitungspaar bilden.

Diese zwei I/O-Leitungen sind nur mit demjenigen Leseverstärker elektrisch verbunden, der entsprechend dem Paar BL, /BL von Bitleitungen im Speicherzellenfeld 61 gebildet ist, die der Spalte von Speicherzellen entsprechend, die das Spaltenadreßsignal CA0- CA(n-1) bestimmt. Daher werden die komplementären Potentiale durch einen Leseverstärker auf den zwei I/O-Leitungen zu den zwei Bitleitungen BL und /BL übertragen, die entsprechend der Spalte von Speicherzellen geschaffen sind, die von den Spaltenadreßsignalen CA0-CA(n-1) bestimmt wird.

Im Speicherzellenfeld 61 ist nur die eine Wortleitung entsprechend einer Zeile von Speicherzellen aktiviert worden, die von den Zeilenadreßsignalen RA0-RA(n-1) bestimmt wird. Daher wird das Potential von derjenigen der zwei I/O-Leitungen an eine Bitleitung BL oder /BL übergeben, die mit einer (ausgewählten) Speicherzelle MC verbunden ist, die sich an der Kreuzung der von den Spaltenadreßsignalen CA0-CA(n-1) bestimmten Spalte mit der von den Zeilenadreßsignalen RA0-RA(n-1) bestimmten Zeile befindet. Folglich wird das extern eingegebene Datensignal über die Bitleitung BL oder /BL, die mit der ausgewählten Speicherzelle MC verbunden ist, in diese geschrieben.

Im DRAM verschwinden die in der jeweiligen Speicherzelle MC gespeicherten Daten mit der Zeit. Um das zu verhindern, wird eine sogenannte Auffrischung ausgeführt, bei der dieselben Daten wie sie in der jeweiligen Speicherzelle MC gespeichert sind, nach jeder vorbestimmten Zeitspanne automatisch neu geschrieben werden. Die Länge der vorbestimmten Zeitspanne ist kürzer als die Zeit, die notwendig ist, damit die in der jeweiligen Speicherzelle gespeicherten Daten verschwinden.

Als Schaltkreise für die Auffrischung sind ein Auffrischungssteuerschaltkreis 51 und ein Auffrischungszähler 52 gebildet.

Der Auffrischungssteuerschaltkreis 51 weist den Auffrischungszähler 52 an, interne Adreßsignale Q0-Q(n-1) auszugeben.

Der Auffrischungszähler 52 erzeugt nacheinander Sätze von Adreßsignalen Q0-Q(n-1), die zum jeweiligen Zeitpunkt unter der Steuerung durch den Auffrischungssteuerschaltkreis 51 jeweils Adressen von Speicherzellen MC im Speicherzellenfeld 61 darstellen, wenn weder ein Datenschreiben in die Speicherzelle MC mit der Adresse, die von externen Adreßsignalen A0-An bestimmt wird, noch ein Datenlesen aus der Speicherzelle MC mit der Adresse, die durch externe Adreßsignale A0-An bestimmt wird, ausgeführt wird.

Der I/O-Steuerschaltkreis 53 aktiviert entweder den Dateneingabepuffer 55 oder den Datenausgabepuffer 56, wenn er das Signal An des höchstwertigen Bit vom Adreßpuffer 54 empfängt, und er deaktiviert sowohl den Dateneingabepuffer als auch den Datenausgabepuffer, wenn er das Signal An des höchstwertigen Bit nicht empfängt.

Genauer gesagt aktiviert der I/O-Steuerschaltkreis 53 den Dateneingabepuffer 55 während einer Zeitspanne, in der das externe Steuersignal /WE auf einem niedrigen Pegel ist, d. h. wenn Daten in das Speicherzellenfeld 61 geschrieben werden sollen. Während der Zeit, in der das externe Steuersignal /WE auf einem hohen Pegel liegt, d. h. wenn Daten aus dem Speicherzellenfeld 61 gelesen werden sollen, aktiviert der I/O-Steuerschaltkreis 53 den Datenausgabepuffer 56.

Nun wird ein bestimmter Schaltkreisbetrieb des Adreßpuffers 54 beschrieben, bei dem weder ein Datenschreiben noch ein Datenlesen in oder aus der Speicherzelle MC ausgeführt werden soll, die durch externe Adreßsignale A0-An bestimmt ist.

Anstelle der externen Adreßsignale A0-An werden die vom Auffrischungszähler 52 erzeugten Adreßsignal Q0-Q(n-1) vom Adreßpuffer 54 übernommen. Der Adreßpuffer 54 puffert sie und gibt die resultierenden Zeilenadreßsignale RA0-RA(n-1) und die Spaltenadreßsignale CA0-CA(n-1) an den Zeilendekoder 58 bzw. den Spaltendekoder 57 aus.

Jedesmal wenn sich das vom Adreßpuffer 54 ausgegebene Signal ändert, führen der Spaltendekoder 57, der Zeilendekoder 58, die Leseverstärkergruppe 60 und der I/O-Leitungspotential- Steuerschaltkreis 5 dieselbe Operation aus wie beim Lesen von Daten aus dem Speicherzellenfeld 61 in Abhängigkeit von externen Adreßsignalen A0-An und beim Schreiben von Daten in das Speicherzellenfeld 61 in Abhängigkeit von externen Adreßsignalen A0-An. Daher werden die in allen Speicherzellen MC im Speicherzellenfeld 61 gespeicherten Daten entsprechend den Adressen nacheinander aufgefrischt.

Während solcher Zeitspannen wird das Signal An des höchstwertigen Bit dem I/O-Steuerschaltkreis 53 vom Adreßpuffer 54 nicht zugeführt, und daher sind der Dateneingabepuffer 55 und der Datenausgabepuffer 56 deaktiviert.

Der Bitleitungs-Ausgleichsschaltkreis 59 verbindet zwei Bitleitungen BL und /BL elektrisch, die das jeweilige Bitleitungspaar bilden, um die Potentiale auf einen Zwischenpegel zwischen dem hohen und dem niedrigen Pegel auszugleichen, wenn weder ein Datenschreiben noch ein Datenlesen auf der Basis der externen Adreßsignale A0-An oder der vom Auffrischungszähler 52 erzeugten Adreßsignale Q0-Q(n-1) ausgeführt wird.

In gleicher Weise verbindet der I/O-Leitungspotential- Steuerschaltkreis 5 während einer solchen Zeitspanne zwei I/O- Leitungen, um deren Potentiale gleich zu machen.

Ein Taktsignalgenerator 50 erzeugt Taktsignale zur Steuerung des Auffrischungssteuerschaltkreises 51, des Adreßpuffers 54, des Spaltendekoders 57, des Zeilendekoders 58 etc. auf der Basis externer Steuersignale /RAS, /CAS und /WE, so daß diese Schaltkreise in der oben beschriebenen Weise arbeiten.

Fig. 11 stellt ein Teilschaltbild der internen Struktur der I/O- Gatter-I/O-Leitung 62 dar. Eine solche Struktur ist aus der Druck­ schrift ISSCC91/Session 6/High-Density DRAM/Paper TA6.6 der 1991 IEEE International Solid-State Circuits Conference bekannt. Fig. 11 zeigt repräsentativ nur einen Schaltkreisabschnitt, der entsprechend zwei beliebigen Spalten von Speicherzellen im Speicherzellenfeld 61 gebildet ist.

Wie in Fig. 11 dargestellt ist, sind alle Leseverstärker 610 mit einem gemeinsamen Leseverstärker-Treiberschaltkreis 620 in der Leseverstärkergruppe 60 verbunden.

Der Leseverstärker-Treiberschaltkreis 620 wird von einem Triggersignal Φs vom Taktsignalgenerator 50 gesteuert, der in Fig. 10 gezeigt ist, und treibt alle Leseverstärker 610, wenn Daten in das Speicherzellenfeld 61 geschrieben oder Daten aus dem Speicherzellenfeld 61 gelesen werden sollen.

Jeder Leseverstärker 610 stellt einen Differenzverstärker dar, der mit den zwei Bitleitungen BL und /BL verbunden ist, die mit der entsprechenden Spalte von Speicherzellen verbunden sind.

Das I/O-Gatter besteht aus einem N-Kanal MOS-Transistor T1, der zwischen die jeweilige Bitleitung BL und eine der zwei IO-Leitungen geschaltet ist, und einem N-Kanal MOS-Transistor T2, der zwischen die jeweilige Bitleitung /BL und die andere IO-Leitung /IO geschaltet ist.

Die Gates der Transistoren T1 und T2 der zwei, die mit den zwei Bitleitungen BL bzw. /BL entsprechend derselben Spalte von Speicherzellen verbunden sind, sind über dieselbe Signalleitung CY mit dem in Fig. 10 gezeigten Spaltendekoder 57 verbunden. Der Spaltendekoder 57 dekodiert die Spaltenadreßsignale CA0-CA(n-1) vom Adreßpuffer 54 der Fig. 10 und setzt nur diejenige der Signalleitungen CY auf einen hohen Pegel, die mit den Gates der Transistoren T1 und T2 verbunden ist, die entsprechend der von den Spaltenadreßsignalen bestimmten Spalte von Speicherzellen gebildet sind, und setzt die anderen Signalleitungen CY auf einen niedrigen Pegel. Folglich werden nur die zwei Transistoren T1 und T2 durchgeschaltet, die entsprechend der einen Spalte von Speicherzellen gebildet sind, und die entsprechend der Spalte von Speicherzellen gebildeten zwei Bitleitungen BL und /BL werden mit den zwei IO-Leitungen, d. h. IO und /IO, elektrisch verbunden.

Ein I/O-Leitungs-Ausgleichsschaltkreis 500 und ein Verstärkungsschaltkreis 510 ist im I/O-Leitungspotential- Steuerschaltkreis enthalten, der in Fig. 10 gezeigt ist. Die beiden I/O-Leitungen IO und /IO sind mit dem I/O-Leitungs- Ausgleichsschaltkreis 500 und dem Verstärkungsschaltkreis 510 verbunden.

Fig. 12 zeigt ein Schaltbild der Struktur des I/O-Leitungs- Ausgleichsschaltkreises.

Wie in Fig. 12 gezeigt ist, weist der I/O-Leitungs- Ausgleichsschaltkreis 500 zwei N-Kanal MOS-Transistoren T3 und T4, die zwischen der Spannungsversorgung Vcc und den zwei I/O-Leitungen IO und /IO gebildet sind, sowie einen P-Kanal MOS-Transistor T5 und einen N-Kanal MOS-Transistor T6, die parallel zueinander zwischen den zwei I/O-Leitungen IO und /IO gebildet sind, auf.

Ein Steuersignal /Φ_w vom Taktsignalgenerator 50, der in Fig. 10 dargestellt ist, wird den Gates der Transistoren T3 und T4 gemeinsam zugeführt.

Die Steuersignale Φ_EQ und /Φ_EQ, die komplementäre Potentiale aufweisen und vom Taktsignalgenerator 50 aus Fig. 10 ausgegeben werden, werden an das Gate des Transistors T5 bzw. das Gate des Transistors T6 angelegt.

Fig. 13 zeigt ein Schaltbild der Struktur des in Fig. 11 dargestellten Verstärkungsschaltkreises 510.

Wie in Fig. 13 gezeigt ist, stellt der Verstärkungsschaltkreis 510 einen Verstärker vom Stromspiegeltyp dar, der einen P-Kanal MOS- Transistor T7 und N-Kanal MOS-Transistoren T9 und T11, die zwischen der Spannungsversorgung Vcc und Masse Vss in Reihe geschaltet sind, und einen P-Kanal MOS-Transistor T8 und einen N-Kanal MOS-Transistor T10, die parallel zu den Transistoren T7 und T9 geschaltet sind, auf.

Die Gates der Transistoren T7 und T8 sind mit einem Knoten der Transistoren T7 und T9 verbunden.

Die Gates der Transistoren T9 und T10 sind mit den zwei I/O- Leitungen IO bzw. /IO verbunden, die in Fig. 11 gezeigt sind.

Ein vom Taktsignalgenerator 50 aus Fig. 10 ausgegebenes Steuersignal Φ_P wird dem Gate des Transistors T11 zugeführt.

Wenn ein Wert in das Speicherzellenfeld 61 eingeschrieben werden soll wird das Ausgangspotential des Dateneingabepuffers 55 von Fig. 10 an einen Verbindungspunkt (einen Knoten N4) zwischen den Transistoren T8 und T10 angelegt. Wenn Daten aus dem Speicherzellenfeld 61 gelesen werden sollen, wird das Potential Φ_OUT dieses Knotens N4 vom Verstärkungsschaltkreis 510 an den Datenausgabepuffer 56 von Fig. 10 als Ausgangssignal abgegeben.

Unter Bezugnahme auf die Fig. 11 bis 15 wird nun der Schaltkreisbetrieb des DRAM zum Lesen von Daten aus dem Speicherzellenfeld 61 detaillierter beschrieben.

Fig. 15 zeigt ein Zeitdiagramm für die Potentialänderungen an bestimmten Knoten im DRAM während des Datenlesens.

Zur Vereinfachung der Beschreibung sind die Ausgangssignale der Bitleitungen, Wortleitungen, Speicherzellen, Leseverstärker, Transistoren, die das I/O-Gatter bilden, und des Spaltendekoders 57, die in Fig. 11 gezeigt sind, durch Bezugszeichen in Klammern () gekennzeichnet.

Als Beispiel wird ein Schaltkreisbetrieb zum aufeinanderfolgenden Lesen von Daten aus den Speicherzellen MC1 und MC2 der Fig. 11 beschrieben.

Zuerst wird durch den Zeilendekoder 58 das Potential einer Wortleitung WL1 unter den Wortleitungen im Speicherzellenfeld 61 auf einen hohen Pegel angehoben, wie das in Fig. 14(a) gezeigt ist. Folglich ändern sich die Potentiale der Bitleitungen, die mit den Speicherzellen verbunden sind, in Abhängigkeit von den in den Speicherzellen gespeicherten Daten, die mit dieser Wortleitung verbunden sind.

Fig. 14 zeigt ein schematisches Diagramm der Struktur des Leseverstärkers 610 und der Speicherzelle MC. In Fig. 14 ist repräsentativ eine beliebige Spalte von Speicherzellen dargestellt.

Wie in Fig. 14 dargestellt ist, weist jede Speicherzelle einen N- Kanal MOS-Transistor TR und einen Kondensator C auf, die zwischen der entsprechenden Bitleitung BL oder /BL und einer Quelle niedrigen Potentials, wie z. B. der Masse, in Reihe geschaltet sind. Das Gate des Transistors TR in der jeweiligen Speicherzelle MC ist mit einer Wortleitung WL entsprechend der Speicherzelle MC verbunden. In jeder Speicherzelle MC entspricht das Potential am Knoten zwischen Transistor TR und Kondensator C dem in der Speicherzelle MC gespeicherten Wert. Genauer gesagt weist der in jeder Speicherzelle MC gespeicherte Wert den Logikwert "1" oder "0" auf, wenn das Potential am Knoten zwischen Transistor TR und Kondensator C, die darin enthalten sind, einen hohen bzw. einen niedrigen Pegel hat.

Wenn eine Wortleitung WL einen hohen Pegel annimmt, wird daher der Transistor TR in allen Speicherzellen MC durchgeschaltet, die mit der Wortleitung WL verbunden sind. Daher steigt das Potential der Bitleitungen BL oder /BL, die mit den Speicherzellen MC, die mit der Wortleitung WL verbunden sind und einen Wert "1" speichern, wegen der vom Kondensator C der entsprechenden Speicherzelle MC abgegebenen Ladung an. Das Potential der Bitleitungen BL oder /BL, die mit den Speicherzellen MC verbunden sind, die mit der Wortleitung WL verbunden sind und den Wert "0" speichern, sinkt wegen der Ladungen, die zum Laden des Kondensators C der entsprechenden Speicherzelle MC abgezogen werden, etwas ab.

Wenn eine Speicherzelle MC einen Wert "1" speichert, steigt auf diese Weise das Potential der Bitleitung BL oder /BL, die mit dieser Speicherzelle MC verbunden ist, als Reaktion auf den Anstieg des Potentials der Wortleitung, die mit der Speicherzelle MC verbunden ist, geringfügig an. Wenn die Speicherzelle MC andererseits den Wert "0" speichert, sinkt das Potential der Bitleitung BL oder /BL, die mit der Speicherzelle MC verbunden ist, als Reaktion auf den Anstieg des Potentials der Wortleitung, die mit der Speicherzelle MC verbunden ist. In der Zeit, wenn weder ein Datenschreiben in noch ein Datenlesen aus dem Speicherzellenfeld 61 ausgeführt wird, werden die Bitleitungen BL und /BL, die entsprechend der jeweiligen Spalte von Speicherzellen gebildet sind, durch den Bitleitungs- Ausgleichsschaltkreis 59 der Fig. 10 auf dasselbe Potential eingestellt. Wenn Daten gelesen werden sollen, wird daher als Reaktion auf den Anstieg des Potentials einer Wortleitung WL eine geringe Potentialdifferenz zwischen zwei Bitleitungen BL und /BL erzeugt, die entsprechend der jeweiligen Spalten von Speicherzellen gebildet sind.

Der Leseverstärker 610 weist einen P-Kanal MOS-Transistor 310 und einen N-Kanal MOS-Transistor 320, deren Gates mit der Bitleitung BL verbunden sind, und einen P-Kanal MOS-Transistor 330 und einen N- Kanal MOS-Transistor 340, deren Gates mit der Bitleitung /BL verbunden sind, auf.

Die Transistoren 310 und 320 sind zwischen den Signalleitungen 350 und 360 in Reihe geschaltet, die mit dem Leseverstärker- Treiberschaltkreis 620 von Fig. 11 verbunden sind. In gleicher Weise sind die Transistoren 330 und 340 zwischen diesen Signalleitungen 350 und 360 in Reihe geschaltet.

Beim Datenlesen gibt der Leseverstärker-Treiberschaltkreis 620 ein Versorgungspotential und ein Massepotential an die Signalleitungen 350 bzw. 360 aus, um alle Leseverstärker 610 zu treiben.

Wie in Fig. 14 gezeigt ist, nimmt der Transistor 320 im Leseverstärker 610 einen geringfügig leitenden Zustand (mit großem Widerstandswert) ein, wenn das Potential der Bitleitung BL beim Datenlesen etwas ansteigt. Folglich tritt am Gate-Verbindungspunkt der Transistoren 330 und 340 und am Knoten N2 ein Spannungsabfall auf. Als Reaktion auf den Spannungsabfall wird auch der Transistor 330 geringfügig leitend. Folglich steigt die Spannung am Gate- Verbindungspunkt zwischen den Transistoren 310 und 320 und am Knoten N1 an. Durch den Spannungsanstieg wird der Transistor 320 stark leitend und senkt das Potential am Gate-Verbindungspunkt der Transistoren 330 und 340 und am Knoten N2 auf das Massepotential ab, das der Signalleitung 360 zugeführt wird. Als Reaktion darauf wird auch der Transistor 330 stark leitend und das Potential am Knoten N1 steigt auf das Versorgungspotential an, das der Signalleitung 350 zugeführt wird. Die Potentiale am Knoten N2 der Transistoren 310 und 320 und das Potential am Knoten N1 der Transistoren 330 und 340 werden vom Leseverstärker 610 ausgegeben.

Auf diese Weise wird das Potential der Bitleitung BL durch den Leseverstärker 610 auf das Versorgungspotential angehoben, während das Potential der Bitleitung /BL durch den Leseverstärker 610 auf das Massepotential gesenkt wird. Die zwischen den Bitleitungen BL und /BL erzeugte Potentialdifferenz wird nämlich durch den Leseverstärker auf die Differenz zwischen dem Versorgungspotential und dem Massepotential vergrößert.

Wenn sich das Potential der Bitleitung BL beim Datenlesen geringfügig absenkt, wird der Transistor 310 im Leseverstärker 610 damit geringfügig leitend, wodurch das Potential des Gate- Verbindungspunkts der Transistoren 330 und 340 angehoben wird. Als Reaktion darauf wird auch der Transistor 340 etwas leitend, und das Potential am Gate-Verbindungspunkt der Transistoren 310 und 320 sinkt. Folglich werden die Transistoren 310 und 340 stark leitend, das Potential des Knotens N1 wird auf das Massepotential abgesenkt und das Potential des Knotens N2 auf das Versorgungspotential angehoben.

Auf diese Weise wird das Potential der Bitleitung BL mittels des Leseverstärkers 610 auf das Massepotential abgesenkt, während das Potential der Bitleitung /BL durch den Leseverstärker 610 auf das Versorgungspotential angehoben wird. Auch in diesem Fall wird also die geringe Potentialdifferenz, die zwischen den Bitleitungen BL und /BL erzeugt wird, auf die Differenzspannung zwischen dem Versorgungspotential und dem Massepotential vergrößert.

Für Fig. 11 wird nun angenommen, daß der in der Speicherzelle MC1 gespeicherte Wert gleich "1" und der in der Speicherzelle MC2 gespeicherte Wert gleich "0" ist.

Als Reaktion auf den Potentialanstieg der Wortleitung WL1 steigt das Potential der Bitleitung BL1 geringfügig an und das Potential der Bitleitung BL2 fällt etwas ab, jeweils ausgehend vom ausgeglichenen Potential, wie in den Fig. 15(b) und (c) dargestellt ist. Die Potentiale der Bitleitungen /BL1 und /BL2 werden unmittelbar nach dem Anstieg des Potentials der Wortleitung WL1 auf dem Zwischenpotential gehalten, wie in den Fig. 15(b) und (c) gezeigt ist.

Das Steuersignal Φ_s nimmt unmittelbar nach dem Anstieg des Potentials der Wortleitung WL1 einen hohen Pegel an (siehe Fig. 15(d)). Der Leseverstärker-Treiberschaltkreis 620 treibt alle Leseverstärker 610, während sich das Potential des Steuersignals Φ_s auf einem hohen Pegel befindet.

Daher werden die Potentiale der Bitleitungen BL1 und /BL2 als Reaktion auf den Potentialanstieg des Steuersignals Φ_s auf das Versorgungspotential angehoben. Die Potentiale der Bitleitungen /BL1 und BL2 werden als Reaktion auf den Potentialanstieg des Steuersignals Φ_s auf das Massepotential gesenkt.

Nachdem das Steuersignal Φ_s den hohen Pegel erreicht hat, werden die Potentiale der Signalleitungen CY1 und CY2 nacheinander auf einen hohen Pegel eingestellt und für eine vorbestimmte Zeitspanne gehalten, wie in den Fig. 15(f) und (g) dargestellt ist.

Während das Potential der Signalleitung CY1 auf einem hohen Pegel liegt, sind die Transistoren T1-1 und T2-1 durchgeschaltet. Daher werden die Potentiale der I/O-Leitungen IO und /IO durch die Potentiale der Bitleitungen BL1 bzw. /BL1 gehalten.

Während das Potential der Signalleitung CY2 auf dem hohen Pegel liegt, sind in ähnlicher Weise die Transistoren T1-2 und T2-2 durchgeschaltet, und daher werden die Potentiale der I/O-Leitungen IO und /IO durch die Potentiale der Bitleitungen BL2 und /BL2 bestimmt.

Das Potential des Steuersignals /Φ_w ist während des Datenlesens stets auf einem hohen Pegel, wie in Fig. 15(e) dargestellt ist. Das Potential des Steuersignals Φ_EQ wird auf dem hohen Pegel gehalten, während das Potential von einer der Ausgangssignalleitungen des Spaltendekoders 57 auf hohem Pegel ist, wie in Fig. 15(h) dargestellt ist. Entsprechend wird das Potential des Steuersignals /Φ_EQ auf niedrigem Pegel gehalten, während das Potential von einer der Ausgangssignalleitungen des Spaltendekoders 57 auf hohem Pegel liegt.

Daher sind die Transistoren T3 und T4 im I/O-Leitungs- Ausgleichsschaltkreis 500 beim Datenlesen nur dann durchgeschaltet und die Transistoren T5 und T6 nur dann gesperrt, wenn eine der Ausgangssignalleitungen des Spaltendekoders 57 auf hohem Pegel ist.

Daher sind die I/O-Leitungen IO und /IO unabhängig von den Ausgangssignalen der Leseverstärker auf dem Potential (Vcc-Vth) fixiert, das um die Schwellenspannung V_TH des Transistors T3 oder T4 geringer als das Versorgungspotential ist, wenn die Potentiale der Ausgangssignalleitungen des Spaltendekoders 57 nicht auf hohem Pegel liegen. Unmittelbar bevor das Potential der Signalleitung CY1 einen hohen Pegel annimmt, ist daher das Potential der I/O-Leitung IO um die oben erwähnte Schwellenspannung Vth geringer als das Potential der Bitleitung BL1, und das Potential der I/O-Leitung /IO ist höher als das Potential der Bitleitung /BL1. In ähnlicher Weise ist unmittelbar bevor das Potential der Signalleitung CY2 den hohen Pegel erreicht, das Potential der I/O-Leitung IO höher als das Potential der Bitleitung BL2, und das Potential zwischen /IO und IO ist um die Schwellenspannung V_TH geringer als das Potential der Bitleitung /BL2. Wenn das Potential der Signalleitung CY1 den hohen Pegel erreicht, beginnt das Potential der I/O-Leitung IO daher durch die von der Bitleitung BL1 ankommenden Ladungen auf das Versorgungspotential zu steigen, während das Potential der I/O- Leitung /IO wegen der Ladungen, die zur Bitleitung /BL1 abfließen, in Richtung des Massepotentials zu fallen beginnt (siehe Fig. 15(j)).

Wenn das Potential der Signalleitung CY1 auf den niedrigen Pegel zurückkehrt, schalten die Transistoren T5 und T6 im I/O-Leitungs- Ausgleichsschaltkreis 500 durch. Daher beginnt das Potential der I/O-Leitung IO zu fallen, während das Potential der I/O-Leitung /IO zu steigen beginnt. Schließlich werden die Potentiale der I/O- Leitungen IO und /IO gleich.

Wenn das Potential der Signalleitung CY2 den hohen Pegel erreicht, werden die Transistoren im I/O-Leitungs-Ausgleichsschaltkreis 500 erneut gesperrt. Wegen der Ladungen, die von der I/O-Leitung IO zur Bitleitung BL2 fließen, beginnt das Potential der I/O-Leitung IO auf das Massepotential zu sinken, während das Potential der I/O-Leitung /IO wegen der Ladungen, die von der Bitleitung /BL2 zur I/O-Leitung /IO fließen, zu steigen beginnt.

Wenn das Potential der Signalleitung CY2 auf niedrigen Pegel zurückkehrt, werden die Transistoren T5 und T6 im I/O-Leitungs- Ausgleichsschaltkreis 500 erneut durchgeschaltet. Daher steigen bzw. fallen die Potentiale der I/O-Leitungen IO und /IO, und schließlich werden sie auf einem Potential fixiert, das um die Schwellenspannung V_TH der Transistoren T3 und T4 geringer als die Versorgungsspannung ist.

Wie in Fig. 15(k) gezeigt ist, wird das Steuersignal Φ_B für eine vorbestimmte Zeitspanne nachdem eine der Ausgangssignalleitungen des Spaltendekoders 57 einen hohen Pegel erreicht hat, auf hohem Pegel gehalten.

Nachdem sich die Potentiale der I/O-Leitungen IO und /IO in Abhängigkeit von den Potentialen der Bitleitungen BL1 und /BL1 zu ändern beginnen, und nachdem sich die Potentiale der I/O-Leitungen IO und /IO in Abhängigkeit von den Potentialen der Bitleitungen BL2 und /BL2 zu ändern beginnen, schaltet der Transistor T11 im Verstärkungsschaltkreis 510 durch.

Wie in Fig. 13 gezeigt ist, schaltet einer der Transistoren T9 und T10 in Abhängigkeit von der Stärke des Gate-Potentials der Transistoren T9 und T10 durch, wenn der Transistor T11 durchgeschaltet ist, und führt der Masse Vss damit einen Strom zu, der durch den Transistor T11 fließt.

Wenn genauer gesagt das Gate-Potential des Transistors T9 größer als das Gate-Potential des Transistors T10 ist, schaltet der Transistor T9 durch und gibt einen Strom an den Transistor T11 ab, dessen Stärke der Differenz zwischen diesen Gate-Potentialen entspricht. Wenn das Gate-Potential des Transistors T10 höher als das Gate- Potential des Transistors T9 ist, schaltet der Transistor T10 durch und gibt einen Strom an den Transistor T11 ab, dessen Stärke der Differenz zwischen diesen Gate-Potentialen entspricht.

Wenn der Transistor T9 durchschaltet, sinkt das Potential am Knoten N3 wegen des Stroms, der über die Transistoren T9 und T11 zur Masse Vss fließt, ab. Wenn das Potential des Knotens N3 geringer als die Schwellenspannung V_TH des Transistors T8 wird, wird der Transistor T8 leitend, und daher wird ein Strom erzeugt, der von der Versorgungsspannung Vcc zum Knoten N4 fließt. Demgegenüber befindet sich das Potential des Knotens N4 auf dem Versorgungspotential, weil der Transistor T10 gesperrt ist.

Wenn der Transistor T10 leitend wird, sinkt das Potential am Knoten N4 wegen des Stroms vom Knoten N4 über die Transistoren T10 und T11 zur Masse Vss ab. Damit nimmt das Potential am Knoten N4 einen niedrigen Pegel an.

Wenn sich das Steuersignal Φ_p auf niedrigem Pegel befindet, ist der Transistor T11 gesperrt. Unabhängig von den Gate-Potentialen der Transistoren T9 und T10 liegen die Potentiale der Knoten N3 und N4 daher ungefähr auf dem Versorgungspotential.

Wenn das Steuersignal Φ_p einen hohen Pegel erreicht, nachdem das Potential der Signalleitung CY1 einen hohen angenommen hat, wird daher das Potential Φ_OUT des Knotens N4 weiter auf dem Potential (Versorgungspotential) gehalten, auf dem es gehalten wurde, wie in Fig. 15(1) gezeigt ist, weil das Gate-Potential des Transistors T9 (Potential der I/O-Leitung IO) höher als das Gate-Potential (Potential der I/O-Leitung /IO) des Transistors T10 ist. Wenn das Potential des Steuersignals Φ_p einen hohen Pegel annimmt, nachdem das Potential der Signalleitung CY2 einen hohen erreicht hat, beginnt das Potential Φ_OUT des Knotens N4, auf ein niedriges Potential abzusinken, wie oben beschrieben und Fig. 15(1) gezeigt ist, weil das Gate-Potential des Transistors T10 höher als das Gate- Potential des Transistors T9 ist.

Wenn das Steuersignal Φ_p anschließend auf den niedrigen Pegel zurückkehrt, sperrt der Transistor T11 im Verstärkungsschaltkreis 510, und damit kehrt das Potential Φ_OUT des Knotens N4 auf das Versorgungspotential zurück.

Auf diese Weise erreicht das Ausgangspotential Φ_OUT des Verstärkungsschaltkreises 510 einen hohen Pegel, wenn das Potential der I/O-Leitung IO ansteigt, und es nimmt einen niedrigen Pegel an, wenn das Potential der I/O-Leitung IO sinkt. Wenn sich das Steuersignal Φ_p auf hohem Pegel befindet, gibt der Verstärkungsschaltkreis 510 nämlich ein Potential aus, dessen Pegel dem Wert entspricht, der in der ausgewählten Speicherzelle MC1, MC2 gespeichert ist.

Die Länge der Zeitspanne, während der die Ausgangssignalleitung CY des Spaltendekoders 57 auf hohem Pegel gehalten wird, ist so eingestellt, daß sie länger als die Zeitspanne ab dem Beginn der Potentialdifferenz zwischen den I/O-Leitungen IO und /IO und dem Erreichen des Maximalwerts V₀.

Wie oben beschrieben worden ist, werden in einer herkömmlichen Halbleiterspeichereinrichtung, bei der zwei Bitleitungen entsprechend jeder Spalte von Speicherzellen gebildet sind und die in einer Speicherzelle der Spalte von Speicherzellen gespeicherten Daten unter Verwendung der Potentialdifferenz zwischen den zwei Bitleitungen gelesen werden, die gelesenen Daten durch Verstärken der Potentialdifferenz zwischen zwei I/O-Leitungen mit einem Verstärker ausgegeben, wenn zwei I/O-Leitungen mit den zwei Bitleitungen entsprechend der ausgewählten Spalte von Speicherzellen verbunden sind.

Je früher der Beginn des Leseverstärkerbetriebs und je größer die Geschwindigkeit der Ausgangssignaländerung im Leseverstärker ist, desto kürzer wird daher die Zeitspanne zwischen Auswählen einer Speicherzelle durch den Zeilendekoder und den Spaltendekoder bis zur Stabilisierung des Ausgangspotentials des Leseverstärkers entsprechend dem in der Speicherzelle gespeicherten Wert, d. h. desto kürzer wird die Zugriffszeit beim Datenlesen.

Beim in den Fig. 10 bis 15 gezeigten DRAM liegt beispielsweise der Zeitpunkt, zu dem das Steuersignal Φ_p einen hohen Pegel annimmt, um so früher, je früher der Verstärkungsschaltkreis 510 mit seinem Betrieb beginnt. Daher beginnt das Potential Φ_OUT am Knoten N4 im Verstärkungsschaltkreis 510 sich früher in Abhängigkeit von der Potentialdifferenz zwischen den I/O-Leitungen IO und /IO zu ändern.

Wie in Fig. 15 gezeigt ist, sinkt das Ausgangspotential Φ_OUT des Verstärkungsschaltkreises 510 schneller auf das Potential ab, das dem in der Speicherzelle MC2 gespeicherten Wert entspricht, wenn die Zeitspanne vom Zeitpunkt, zu dem das Potential der I/O-Leitung IO als Reaktion auf den Anstieg des Steuersignal Φ_EQ, nachdem das Potential von CY2 einen hohen Pegel angenommen hat, niedriger als das Potential der I/O-Leitung /IO wird, bis zum Zeitpunkt, zu dem das Potential des Steuersignal Φ_p den hohen Pegel erreicht, kürzer wird.

Nachdem das Potential des Steuersignals Φ_p einen hohen Pegel erreicht hat und die Änderungsgeschwindigkeit des Potentials Φ_OUT am Knoten N4 groß ist, wird im Verstärkungsschaltkreis 510 die Zeitspanne τ2 kürzer, in der der Verstärkungsschaltkreis 510 in Abhängigkeit von der Potentialdifferenz zwischen den I/O-Leitungen IO und /IO, die vom Steuersignal Φ_EQ erzeugt wird, das einen hohen Pegel annimmt, nachdem das Potential der Signalleitung CY2 einen hohen Pegel erreicht hat, seinen Betrieb beginnt und ein Potential mit niedrigem Pegel ausgibt.

Die Änderungsgeschwindigkeit des Ausgangspotentials Φ_OUT des Verstärkungsschaltkreises 510 wird auch von der Potentialdifferenz zwischen den I/O-Leitungen IO und /IO beim Betriebsbeginn des Verstärkungsschaltkreises 510 beeinflußt.

Genauer gesagt sinkt das Potential am Knoten N4 schnell auf einen niedrigen Pegel ab, wenn der Transistor T11 dadurch, daß das Gate- Potential des Transistors T10 ausreichend größer als das Gate- Potential des Transistors T9 ist, durchgeschaltet wird, weil vom Knoten N4 ein hoher Strom über die Transistoren T10 und T11 zur Masse Vss fließt (siehe Fig. 13). Wenn dagegen der Transistor T11 dadurch durchgeschaltet wird, daß das Gate-Potential des Transistors T10 etwas höher als das Gate-Potential des Transistors T9 ist, fällt das Potential am Knoten N4 langsam auf niedrigen Pegel ab, weil vom Knoten N4 nur ein geringer Strom über die Transistoren T10 und T11 zur Masse Vss fließt.

In einem herkömmlichen DRAM ist die Potentialdifferenz zwischen zwei I/O-Leitungen während der Zeit, in der eine der Ausgangssignalleitungen des Spaltendekoders auf hohem Pegel liegt, sehr groß. Daher wird die Potentialdifferenz zwischen zwei I/O- Leitungen beim Betriebsbeginn des Sromspiegelverstärkers klein.

Diese Erscheinung wird unter Bezugnahme auf die Fig. 11 bis 13 und 15 näher beschrieben.

In den beiden Zeiträumen, in denen die Signalleitung CY1 und die Signalleitung CY2 auf hohem Pegel sind, erreicht die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO einen sehr großen Wert, der gleich der Differenzspannung V₀ zwischen dem Versorgungspotential und dem Massepotential ist, wie in Fig. 15(j) dargestellt ist. Wenn die Signalleitung CY1 einen niedrigen Pegel und dann auch das Steuersignal Φ_EQ einen niedrigen Pegel annimmt, dauert es daher lange, um über die Transistoren T5 und T6 Ladungen zwischen den I/O-Leitungen IO und /IO auszutauschen. Folglich wird die Zeitspanne τ1, die notwendig ist, damit die Potentiale der I/O- Leitungen IO und /IO gleich werden, länger.

Während der Zeit, in der die Signalleitung CY2 auf hohem Pegel liegt, müssen die Potentiale der I/O-Leitungen IO und /IO in Abhängigkeit vom Anstieg des Steuersignals Φ_EQ gleich dem Massepotential bzw. dem Versorgungspotential sein. Das ist entgegengesetzt zum Fall, in dem die Ausgangssignalleitung CY1 des Spaltendekoders 57 auf hohem Pegel ist. Weil die Zeitspanne τ1, die die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO benötigt, um ausgehend vom Abfall des Potentials der Signalleitung CY1 den Wert Null zu erreichen, lang ist, dauert es lange, bis die Potentiale der I/O-Leitungen IO und /IO in Abhängigkeit vom Anstieg des Steuersignals Φ_EQ das Massepotential bzw. das Versorgungspotential erreichen, nachdem das Potential der Signalleitung CY2 einen hohen Pegel angenommen hat.

Daher ist zum Zeitpunkt, wenn das Steuersignal Φ_p auf hohen Pegel angestiegen ist, nachdem die Potentiale der Signalleitung CY2 und des Steuersignals Φ_EQ beide einen hohen Pegel erreicht haben, die Potentialdifferenz ΔV zwischen den I/O-Leitungen IO und /IO nicht groß genug, sondern immer noch klein. Als Reaktion auf den Anstieg des Steuersignals Φ_p zum Lesen von Daten aus der Speicherzelle MC2 sinkt das Ausgangspotential Φ_OUT des Verstärkungsschaltkreises 510 daher nicht schnell genug ab, sondern erreicht den niedrigen Pegel erst nach einer langen Zeitspanne τ2.

Wenn, wie oben beschrieben, die zum Ausgleichen der Potentiale der I/O-Leitungen IO und /IO notwendige Zeitspanne τ1 lang ist und die in der ersten und zweiten Speicherzelle gespeicherten Daten, die aufeinanderfolgend gelesen werden, unterschiedlich sind, wird die Potentialdifferenz ΔV zwischen den I/O-Leitungen IO und /IO beim Betriebsbeginn des Verstärkungsschaltkreises 510 zum Lesen von Daten aus der zweiten Speicherzelle klein. Damit dauert es lange, um Daten aus der zweiten Speicherzelle zu lesen.

Um eine solche Erscheinung zu vermeiden, sollte der Zeitpunkt des Anstiegs des Steuersignals Φ_p, d. h. der Zeitpunkt des Betriebsbeginns des Verstärkungsschaltkreises 510 verzögert werden, bis die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO ausreichend groß wird. Durch dieses Verfahren wird die Änderungsgeschwindigkeit des Ausgangspotentials Φ_OUT des Verstärkungsschaltkreises 510 vergrößert. Daher wird die Zeitspanne τ2 kürzer, die erforderlich ist, damit das Ausgangspotential Φ_OUT des Verstärkungsschaltkreises 510 ab dem Anstieg des Steuersignals Φ_p zum Lesen von Daten aus der zweiten Speicherzelle ein Potential entsprechend den in der zweiten Speicherzelle gespeicherten Daten erreicht. Die Zeitspanne zwischen dem Zeitpunkt, zu dem das Potential der Signalleitung CY2 einen hohen Pegel erreicht, bis zum Anstieg des Steuersignals Φ_p auf hohen Pegel zum Lesen von Daten aus der zweiten Speicherzelle, wird länger. Daher kann die Zugriffszeit beim Datenlesen durch dieses Verfahren nicht verbessert werden.

Eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruches 1 ist aus der bereits genannten Druckschrift ISSCC91/Session 6/High-Density DRAM/Paper TA 6.6 der 1991 IEEE International Solid-State Circuits Conference bekannt.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung und ein Betriebsverfahren dafür zu schaffen, bei der bzw. bei dem die Zugriffszeit beim Datenlesen reduziert ist, die Potentialdifferenz zwischen einem Paar von I/O-Leitungen schnell eine Größe entsprechend dem in der ausgewählten Speicherzelle gespeicherten Wert erreicht und es soll in einer Halbleiterspeichereinrichtung, bei der die in einer Speicherzelle gespeicherten Daten unter Verwendung der Potentialdifferenz ausgelesen werden, die zwischen zwei Bitleitungen erzeugt wird, die entsprechend der Spalte gebildet sind, in der die Speicherzelle angeordnet ist, die Potentialdifferenz zwischen einem Paar von I/O- Leitungen zu Beginn des Betriebs eines Verstärkers vergrößert werden, der die Potentialdifferenz zwischen den zwei I/O-Leitungen verstärkt, ohne eine Zeitverzögerung beim Beginn des Verstärkerbetriebs zu verursachen.

Die Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung nach Patentanspruch 1 bzw. durch ein Betriebsverfahren nach Patentanspruch 16.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Weil die Halbleiterspeichereinrichtung so aufgebaut ist, werden die erste und zweite Bitleitung, die auf komplementäre Potentiale entsprechend dem in der ausgewählten Speicherzelle gespeicherten Wert getrieben werden, vom Verbindungsschaltkreis mit der ersten bzw. zweiten Datenleitung verbunden, und der Maximalwert der Potentialdifferenz, die von der ersten und zweiten Datenleitung erzeugt wird, wird innerhalb eines vorbestimmten Wertes gesteuert. Daher wird die Potentialdifferenz zwischen der ersten und zweiten Datenleitung, die durch die Potentialänderung der ersten Datenleitung entsprechend dem Potential der damit elektrisch verbundenen ersten Bitleitung und die Potentialänderung der zweiten Datenleitung entsprechend dem Potential der damit elektrisch verbundenen zweiten Bitleitung verursacht wird, nicht vergrößert, sondern auf eine vorbestimmte Stärke beschränkt, die von den Potentialen der ersten und zweiten Bitleitung nicht beeinflußt wird.

Folglich kann die Zeitspanne, die der Ausgleichsschaltkreis benötigt, um die erste und zweite Bitleitung auszugleichen, nachdem die erste und zweite Bitleitung für die oben beschriebene Zeitspanne durch den Verbindungsschaltkreis mit der ersten und zweiten Datenleitung verbunden waren, durch Einstellen des Wertes der vorbestimmten Stärke und nicht durch Einstellen der Potentialdifferenz zwischen der ersten und zweiten Bitleitung die der ausgewählten Speicherzelle entsprechen, beliebig eingestellt werden.

Entsprechend dem Betriebsverfahren übersteigt die Potentialdifferenz zwischen der ersten und zweiten Signalleitung beim Datenlesen eine vorbestimmte Größe nicht, während die erste und zweite Bitleitung entsprechend der ausgewählten Spalte mit der ersten bzw. zweiten Datenleitung elektrisch verbunden sind. Daher wird durch Verstärken der Potentialdifferenz zwischen der ersten und zweiten Datenleitung, die beschränkt ist, eine Spannung erzeugt, die den in der ausgewählten Speicherzellen gespeicherten Wert darstellt.

Wie oben beschrieben wurde, wird entsprechend der vorliegenden Erfindung die Potentialdifferenz zwischen den zwei Datenleitungen, die zum Lesen von Daten gebildet sind, innerhalb eines kleineren Wertes als beim Stand der Technik gesteuert. Daher kann die zum Ausgleichen der zwei Datenleitungen erforderliche Zeitspanne reduziert werden. Folglich kann die Zugriffszeit beim Datenlesen verbessert werden.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt:

Fig. 1 ein schematisches Block-Diagramm der Gesamtstruktur eine DRAM nach einer Ausführungsform;

Fig. 2 ein Blockdiagramm der Strukturen einer Leseverstärker­ gruppe 60, einer I/O-Gatter-I/O-Leitung 62, eines I/O-Leitungspotential-Steuerschaltkreises 5 und eines Potentialdifferenz-Steuerschaltkreises 8;

Fig. 3 ein schematisches Diagramm eines Beispiels für den Verbindungsschaltkreis 81 der Fig. 2;

Fig. 4 ein schematisches Diagramm von Beispielen für die Erfassungsschaltkreise 80, 82 der Fig. 2;

Fig. 5 ein schematisches Diagramm eines Beispiels für den Potentialdifferenz-Steuerschaltkreis, der in den Fig. 1 und 2 dargestellt ist;

Fig. 6 ein schematisches Diagramm der Struktur eines I/O-Leitungs-Ausgleichsschaltkreises der Fig. 2;

Fig. 7 ein schematisches Diagramm der Struktur eines Verstärkungsschaltkreises der Fig. 2;

Fig. 8 ein Zeitdiagramm zur Erläuterung des Schaltkreisbetriebs beim Datenlesen im DRAM nach der Ausführungsform;

Fig. 9 ein schematisches Diagramm eines weiteren Beispiels für den Potentialdifferenz-Steuerschaltkreis, der in den Fig. 1 und 2 dargestellt ist;

Fig. 10 ein schematisches Blockdiagramm der Gesamtstruktur eines herkömmlichen DRAM;

Fig. 11 ein Blockdiagramm der Strukturen der Leseverstärkergruppe 60, des I/O-Leitungspotential-Steuerschaltkreises und der I/O-Gatter-I/O-Leitung von Fig. 10;

Fig. 12 ein schematisches Diagramm einer Struktur des I/O-Ausgleichsschaltkreises von Fig. 11;

Fig. 13 ein Schaltbild der Struktur des Verstärkerschaltkreises von Fig. 11;

Fig. 14 ein schematisches Diagramm der Strukturen eines Leseverstärkers und einer Speicherzelle des DRAM; und

Fig. 15 ein Zeitdiagramm zur Erläuterung des Betriebs des DRAM von Fig. 10 beim Datenschreiben.

Wie in Fig. 1 gezeigt ist, weist der DRAM im Unterschied zum herkömmlichen DRAM, der in Fig. 10 dargestellt ist, einen Potentialdifferenz-Steuerschaltkreis 8 auf, der mit der I/O- Gatter-I/O-Leitung 62 verbunden ist. Die Strukturen der anderen Abschnitte des DRAM und deren Betrieb stimmen mit denen des herkömmlichen Beispiels von Fig. 10 überein. Daher wird die Beschreibung nicht wiederholt.

Fig. 2 zeigt ein schematisches Diagramm der Strukturen der Leseverstärkergruppe 60, der I/O-Gatter-I/O-Leitung 62 und des Potentialdifferenz-Steuerschaltkreises 8 von Fig. 1. In Fig. 2 ist repräsentativ ein Abschnitt dargestellt, der entsprechend zwei beliebigen Spalten von Speicherzellen im Speicherzellenfeld 61 gebildet ist.

Der Potentialdifferenz-Steuerschaltkreis 8 ist zwischen die I/O- Leitungen IO und /IO geschaltet und weist zwei Erfassungsschaltkreise 80 und 82 sowie einen Verbindungsschaltkreis 81 auf.

Der Verbindungsschaltkreis 81 verbindet einen Knoten N5 und einen Knoten N6 nur dann elektrisch, wenn Daten aus dem Speicherzellenfeld 61 gelesen werden sollen.

Während der Verbindungsschaltkreis 81 die Knoten N5 und N6 elektrisch verbindet, verbindet der Erfassungsschaltkreis 80 die I/O-Leitung IO mit dem Knoten N5, wenn die Potentialdifferenz zwischen der I/O-Leitung IO und dem Knoten N5 eine vorbestimmte Stärke übersteigt.

In ähnlicher Weise arbeitet der Erfassungsschaltkreis 80, um die I/O-Leitung /IO mit dem Knoten N6 zu verbinden, wenn die Potentialdifferenz zwischen der I/O-Leitung /IO und dem Knoten N6 eine vorbestimmte Stärke erreicht oder übersteigt, während der Verbindungsschaltkreis 81 die Knoten N5 und N6 elektrisch verbindet.

Fig. 3 zeigt ein schematisches Diagramm eines Beispiels für den Verbindungsschaltkreis 81.

Der Verbindungsschaltkreis 81 weist z. B. einen N-Kanal MOS- Transistor T12 auf, der zwischen die Knoten N5 und N6 geschaltet ist und ein Signal /Φ_w empfängt, das den I/O-Leitungs- Ausgleichsschaltkreis 500 steuert, wie in Fig. 3(a) dargestellt ist.

Der Verbindungsschaltkreis 81 kann einen P-Kanal MOS-Transistor T13 darstellen, der zwischen die Knoten N5 und N6 geschaltet ist und an seinem Gate ein Steuersignal Φ_w empfängt, das durch Invertieren des Signals /Φ_w gebildet wird, das den I/O-Leitungs- Ausgleichsschaltkreis 500 steuert, wie in Fig. 3(b) dargestellt ist.

Ferner kann der Verbindungsschaltkreis 81 aus einem N-Kanal MOS- Transistor T14, der zwischen die Knoten N5 und N6 geschaltet ist und an seinem Gate das Steuersignal /Φ_w empfängt, und einem P-Kanal MOS- Transistor T15, der zwischen die Knoten N5 und N6 geschaltet ist und an seinem Gate ein Signal Φ_w empfängt das durch Invertieren des Steuersignals gebildet wird, bestehen.

Das Steuersignal/Φ_w erreicht einen niedrigen Pegel, wenn Daten in das Speicherzellenfeld 61 eingeschrieben werden sollen, und nimmt einen hohen Pegel an, wenn Daten aus dem Speicherzellenfeld 61 gelesen werden sollen. Daher werden die Transistoren T12 und T15, die zwischen den Knoten N5 und N6 gebildet sind, nur dann leitend gemacht, um die Knoten N5 und N6 zu verbinden, wenn Daten gelesen werden sollen. Das geschieht unabhängig davon, welcher der in Fig. 3 dargestellten Schaltkreise als Verbindungsschaltkreis 81 verwendet wird.

Fig. 4 zeigt spezielle Beispiele für die Erfassungsschaltkreise 80 und 82.

Der Erfassungsschaltkreis 80 weist z. B. zwei N-Kanal MOS- Transistoren T16 und T17 auf, die parallel zueinander zwischen der I/O-Leitung IO und dem Knoten N5 geschaltet sind, wie in Fig. 4(a) gezeigt ist. Das Gate des Transistors T16 ist mit dem Knoten N5 verbunden, das Gate des Transistors T17 mit der I/O-Leitung IO.

Der Erfassungsschaltkreis 80 kann z. B. aus einem N-Kanal MOS- Transistor T18 und einem P-Kanal MOS-Transistor T19 gebildet sein, die parallel zueinander zwischen der I/O-Leitung IO und dem Knoten N5 geschaltet sind, wie in Fig. 4(b) gezeigt ist. Die Gates der Transistoren T18 und T19 sind mit der I/O-Leitung IO verbunden.

Der Erfassungsschaltkreis 80 kann z. B. aus zwei P-Kanal MOS- Transistoren T20 und T21 bestehen, die parallel zueinander zwischen der I/O-Leitung IO und dem Knoten N5 geschaltet sind, wie in Fig. 4(c) gezeigt ist. Das Gate des Transistors T20 ist mit dem Knoten N5 verbunden, das Gate des Transistors T21 dagegen mit der I/O-Leitung IO.

Der Erfassungsschaltkreis 82 kann eine ähnliche Struktur wie der Erfassungsschaltkreis 80 besitzen. Wenn einer der in den Fig. 4(a), 4(b) und 4(c) dargestellten Schaltkreise benutzt wird, werden der Knoten N5 und die I/O-Leitung IO durch den Knoten N6 bzw. die I/O- Leitung /IO ersetzt.

Auf diese Weise wird ein Schaltkreis als Erfassungsschaltkreis 80 oder 82 verwendet, bei dem zwei MOS-Transistoren parallel zueinander in Form von Dioden geschaltet sind. Während die Knoten N5 und N6 durch den Verbindungsschaltkreis 81 elektrisch verbunden werden, ist es möglich, den Maximalwert der Potentialdifferenz zwischen den I/O- Leitungen IO und /IO kleiner zu machen.

Fig. 5 zeigt eine Struktur für den Potentialdifferenz- Steuerschaltkreis 8, wenn der Schaltkreis der Fig. 3(a) als Verbindungsschaltkreis 81 und der Schaltkreis der Fig. 4(a) für die Erfassungsschaltkreise 80 und 82 verwendet wird.

Unter Bezugnahme auf die Fig. 1, 2, 5 und 8 wird der Schaltkreisbetrieb des DRAM beim Datenlesen, wenn der in Fig. 5 gezeigte Schaltkreis als Potentialdifferenz-Steuerschaltkreis 8 benutzt wird, beschrieben. In der folgenden Beschreibung werden die in Fig. 2 in Klammern () gezeigten Zeichen als Bezugszeichen verwendet, die Bitleitungen, Wortleitungen, Leseverstärker, Transistoren, die das I/O-Gatter bilden, und Ausgangssignalleitungen des Spaltendekoders 57 darstellen.

Fig. 8 zeigt ein Zeitdiagramm des Schaltkreisbetriebs, wenn Daten aufeinanderfolgend aus den Speicherzellen MC1 und MC2 der Fig. 2 gelesen werden.

Fig. 6 zeigt ein schematisches Diagramm einer Struktur des I/O- Leitungs-Ausgleichsschaltkreises 500 von Fig. 2, und Fig. 7 ein schematisches Diagramm einer Struktur des Verstärkungsschaltkreises 510 von Fig. 2.

Die Potentiale der Steuersignale Φ_s, /Φ_w, Φ_w, Φ_EQ, /Φ_EQ und Φ_p werden mittels eines Taktsignalgenerators 50, der in Fig. 1 gezeigt ist, zu denselben Zeiten wie beim herkömmlichen DRAM geändert (siehe Fig. 8(d), (e), (f), (i), (j), (l)). Das Potential der Wortleitung WL und die Potentiale der Signalleitungen CY1 und CY2 werden durch den Zeilendekoder 58 und den Spaltendekoder 57 der Fig. 1 jeweils zum selben Zeitpunkt wie beim herkömmlichen Beispiel angehoben (siehe Fig. 8(a), (g), (h)).

Wenn Daten aus dem Speicherzellenfeld 61 gelesen werden sollen, ist damit der Transistor T24 von Fig. 5 stets durchgeschaltet. Daher werden die zwei N-Kanal MOS-Transistoren T22 und T25, deren Gates mit der /IO-Seite der I/O-Leitung verbunden sind, zwischen den I/O- Leitungen IO und /IO in Reihe geschaltet, und die zwei N-Kanal MOS- Transistoren T23 und T26, deren Gates mit der IO-Seite der I/O- Leitung verbunden sind, werden ebenfalls zwischen den I/O-Leitungen IO und /IO in Reihe geschaltet. Daher werden die Transistoren T22 und T25 nicht beide durchgeschaltet und auch die Transistoren T23 und T26 werden nicht beide durchgeschaltet, bis das Potential der I/O-Leitung /IO einen um die Summe der Schwellenspannungen der zwei N-Kanal MOS-Transistoren (2_*V_TH) höheren Pegel als das Potential der I/O-Leitung IO oder das Potential der I/O-Leitung IO einen um die Summe der Schwellenspannungen der zwei N-Kanal MOS-Transistoren (2_*V_TH) höheren Pegel als das Potential der I/O-Leitung /IO erreicht. Daher sind die I/O-Leitungen IO und /IO voneinander elektrisch getrennt.

In der Zeit, während die Potentiale der Signalleitungen CY1 und CY2 beide auf niedrigem Pegel liegen, werden die I/O-Leitungen IO und /IO daher durch den I/O-Leitungs-Ausgleichsschaltkreis 500 ausgeglichen, und damit sind die Transistoren T22, T23, T25 und T26 alle gesperrt.

Daher zeigen die Potentiale der jeweiligen Bitleitungen und jeweiligen I/O-Leitungen während der Zeitspanne zwischen dem Zeitpunkt, zu dem eine Wortleitung im Speicherzellenfeld 61 einen hohen Pegel erreicht, bis zum Zeitpunkt, wenn eine der Ausgangssignalleitungen des Spaltendekoders 57 einen hohen Pegel annimmt, denselben Verlauf wie beim Stand der Technik, wodurch die I/O-Leitungen mit einem Bitleitungspaar elektrisch verbunden werden.

Unter der Voraussetzung, daß die in den Speicherzellen MC1 und MC2 gespeicherten Daten die Logikwerte "1" bzw. "0" aufweisen, ändern sich die Potentiale der Bitleitungen BL1 und /BL1 sowie BL2 und /BL2 in Abhängigkeit vom Anstieg des Potentials der Wortleitung WL1 in der Weise wie in den Fig. 15(b) und (c) gezeigt ist. Die Potentiale der I/O-Leitungen IO und /IO sind auf einem Potential (Vcc-V_TH) fixiert, das um die Schwellenspannung V_TH der Transistoren T3 und T4 niedriger als die Versorgungsspannung ist, bis das Steuersignal Φ_EQ einen hohen Pegel annimmt.

Die Änderung der Potentiale auf den I/O-Leitungen IO und /IO in der Zeitspanne, wenn das Potential der Signalleitung CY1 auf hohem Pegel liegt, und der Zeitspanne, wenn das Potential der Signalleitung CY2 auf hohem Pegel liegt, ist jedoch vom Stand der Technik verschieden.

Wenn das Signal CY1 einen hohen Pegel annimmt, steigt das Potential der I/O-Leitung IO auf das Versorgungspotential an, während das Potential der I/O-Leitung /IO auf das Massepotential sinkt. Als Ergebnis der Potentialänderung der I/O-Leitungen IO und /IO werden die Transistoren T23 und T26, die in Fig. 5 gezeigt sind, leitend, wenn die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO die Summe (2_*V_TH) der Schwellenspannungen der zwei N-Kanal MOS- Transistoren erreicht. Folglich werden die I/O-Leitungen IO und /IO miteinander elektrisch verbunden. Das Potential der I/O-Leitung IO sinkt wegen der Ladungen, die von der I/O-Leitung IO nach /IO fließen, während das Potential der I/O-Leitung /IO wegen der von der I/O-Leitung IO an die I/O-Leitung /IO ausgegebenen Ladungen ansteigt.

Wenn die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO kleiner als die Summe (2_*V_TH) der Schwellenspannungen wird, sperren die in Fig. 5 dargestellten Transistoren T23 und T26. Folglich steigt bzw. fällt das Potential der I/O-Leitung IO bzw. /IO wegen der Potentiale der Bitleitungen BL1 bzw. /BL1. Damit erreicht die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO erneut die Summe (2_*V_TH) der Schwellenspannungen. Folglich werden die Transistoren T23 und T26 erneut durchgeschaltet.

Damit wird die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO auf der Summe (2_*V_TH) der Schwellenspannungen gehalten, bis die Transistoren T5 und T6 im I/O-Leitungs-Ausgleichsschaltkreis 500 durchgeschaltet worden sind, wenn die Potentialdifferenz einmal die Summe (2_*V_TH) erreicht hat.

Wenn das Steuersignal Φ_EQ einen niedrigen Pegel annimmt, werden die Transistoren T5 und T6 im I/O-Leitungs-Ausgleichsschaltkreis 500 durchgeschaltet. Daher fällt das Potential der I/O-Leitung IO und das Potential der I/O-Leitung /IO steigt, so daß die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO 0V erreicht. Im Unterschied zum Stand der Technik ist die Potentialdifferenz V₀ zwischen den I/O-Leitungen IO und /IO zum Zeitpunkt, wenn das Steuersignal Φ_EQ den niedrigen Pegel erreicht, ausreichend kleiner als beim Stand der Technik, d. h. die Summe der Schwellenspannungen (2_*V_TH). Daher ist die Zeitspanne τ1, die erforderlich ist, damit die Potentialdifferenz zwischen den I/O- Leitungen IO und /IO ausgehend vom Zeitpunkt, zu dem das Steuersignal Φ_EQ den niedrigen Pegel annimmt, 0V erreicht, im Vergleich zum Stand der Technik signifikant verkürzt.

Folglich hat die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO beim Anstieg des Steuersignals Φ_EQ, nachdem das Potential der Signalleitung CY2 den hohen Pegel angenommen hat, vollständig 0V erreicht. In Abhängigkeit vom Anstieg des Steuersignals Φ_EQ sinkt das Potential der I/O-Leitung IO damit wegen des niedrigen Potentials der Bitleitung BL2 sofort ab, während das Potential der I/O-Leitung /IO wegen des hohen Potentialpegels der Bitleitung /BL2 sofort ansteigt.

Beim Anstieg des Steuersignals Φ_p nach dem Anstieg des Potentials der Signalleitung CY2, d. h. beim Betriebsbeginn des Verstärkungsschaltkreises 510 zum Auslesen der in der Speicherzelle MC2 gespeicherten Daten, ist folglich die Potentialdifferenz ΔV zwischen den I/O-Leitungen IO und /IO beträchtlich größer als beim Stand der Technik. In Abhängigkeit vom Anstieg des Steuersignals Φ_p nach dem Anstieg des Potentials der Signalleitung CLY sinkt daher das Ausgangspotential Φ_OUT des Verstärkungsschaltkreises 510 schneller als beim Stand der Technik auf einen niedrigen Pegel ab (Fig. 8(m)). Damit wird die Zeitspanne τ2, die das Ausgangspotential Φ_OUT des Verstärkungsschaltkreises 510 benötigt um das Potential entsprechend dem in der Speicherzelle MC2 gespeicherten Wert zu erreichen, ab dem Betriebsbeginn des Verstärkungsschaltkreises 510 im Vergleich zum Stand der Technik reduziert.

Entsprechend der gegenwärtigen Ausführungsform wird wie oben beschrieben der Maximalwert der Potentialdifferenz zwischen den I/O- Leitungen IO und /IO, wenn Daten aus der jeweiligen Speicherzelle gelesen werden sollen, auf einen Wert gesteuert, der sehr viel kleiner als beim Stand der Technik ist, d. h. die Summe der Schwellenspannungen der zwei N-Kanal MOS-Transistoren. Folglich kann die Zeit, die zum Ausgleichen der Potentiale der I/O-Leitungen IO und /IO notwendig ist, nachdem die in der Speicherzelle gespeicherten Daten auf den I/O-Leitungen IO und /IO aufgetaucht sind, erheblich verkürzt werden. Selbst wenn Daten aufeinanderfolgend aus der ersten und zweiten Speicherzelle gelesen werden, die verschiedene Werte speichern, können die Daten aus der zweiten Speicherzelle in kurzer Zeit gelesen werden. Damit kann die Zugriffszeit beim Datenlesen verbessert werden.

Wenn die in den Speicherzellen MC1 und MC2 gespeicherten Daten entgegengesetzt zum oben angeführten Beispiel sind, dann stimmen die Potentialänderungen der I/O-Leitungen IO und /IO mit den Potentialänderungen der I/O-Leitungen /IO bzw. IO in Fig. 8(k) überein. Für den Fall, daß das Steuersignal Φ_EQ einen hohen Pegel annimmt, nachdem die Signalleitung CY1 den hohen Pegel erreicht hat, sinkt das Potential der I/O-Leitung IO ab und das der I/O-Leitung /IO steigt. Daher arbeiten die Transistoren T23 und T26 aus Fig. 5, so daß sie die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO so steuern, daß die Potentialdifferenz gleich der Summe (2_*V_TH) der Schwellenspannungen ist. Genauer gesagt werden die Transistoren T23 und T26 leitend, wenn das Potential der I/O-Leitung IO ein um die Summe (2_*V_TH) der Schwellenspannungen höheres Potential als die I/O-Leitung /IO erreicht, um die Potentialdifferenz zwischen den I/O-Leitungen IO und /IO noch zu vergrößern.

Beim Datenschreiben nimmt das Steuersignal /Φ_w einen niedrigen Pegel an, und daher werden die Transistoren, die den Verbindungsschaltkreis 81 bilden, gesperrt. Die Potentiale der I/O- Leitungen IO und /IO werden nur durch den I/O-Leitungs- Ausgleichsschaltkreis 500 und das externe Schreibdatensignal bestimmt. Daher wird der Datenschreibbetrieb des DRAM in derselben Weise wie beim Stand der Technik ausgeführt.

Obwohl in der oben ausgeführten Beschreibung im Erfassungsschaltkreis 80 bzw. 82 und im Potentialdifferenz- Steuerschaltkreis 8 ein parallel geschalteter Schaltkreis aus zwei MOS-Transistoren benutzt wird, kann auch ein Schaltkreis verwendet werden, der eine Mehrzahl von solch parallel geschalteten Schaltkreisen in Reihe aufweist.

Fig. 9 zeigt ein schematisches Diagramm der Struktur des Potentialdifferenz-Steuerschaltkreises 8 in einem solchen Fall. Wie in Fig. 9 gezeigt ist, weist der Potentialdifferenz- Steuerschaltkreis als Verbindungsschaltkreis 81 und als Erfassungsschaltkreise 80 und 82 einen Schaltkreis, wie er in Fig. 3(a) dargestellt ist, einen Schaltkreis, wie er in Fig. 4(a) dargestellt ist, und zwei Schaltkreise, wie sie in Fig. 4(a) dargestellt sind, auf, die in Reihe geschaltet sind. In diesem Fall wird der Maximalwert der Potentialdifferenz zwischen den I/O- Leitungen IO und /IO so eingestellt, daß er gleich der Summe (3*V_TH) der Schwellenspannungen der drei N-Kanal MOS-Transistoren ist.

Was den Maximalwert der Potentialdifferenz zwischen den I/O- Leitungen IO und /IO während des Datenlesens betrifft, der vom Potentialdifferenz-Steuerschaltkreis 8 gesteuert wird, so kann er ungefähr gleich dem Minimalwert der Potentialdifferenz zwischen dem Gate-Potential des Transistors T9 und dem Gate-Potential des Transistors T10 sein, bei dem das Potential des Knotens N4 in Abhängigkeit vom Durchschalten des Transistors T11 im Verstärkungsschaltkreis 510 mit hoher Geschwindigkeit geändert werden kann.

Obwohl der Potentialdifferenz-Steuerschaltkreis 8 einen Verbindungsschaltkreis 81 aufweist, benötigt der Potentialdifferenz- Steuerschaltkreis 8 keinen Verbindungsschaltkreis 81, wenn die vorliegende Erfindung auf eine Halbleiterspeichereinrichtung angewandt wird, bei der die I/O-Leitung zum Übertragen von Datensignalen beim Datenlesen getrennt von der I/O-Leitung zum Übertragen von Datensignalen beim Datenschreiben gebildet ist.

Claims (17)

1. Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (MC), die jeweils Daten speichern und in einer Mehrzahl von Spalten und einer Mehrzahl von Zeilen angeordnet sind,
einer Zeilenauswahleinrichtung (58) zum Auswählen von einer der Mehrzahl von Zeilen,
einer Spaltenauswahleinrichtung (57) zum Auswählen von einer der Mehrzahl von Spalten,
einer ersten und einer zweiten Datenleitung (IO, /IO) zum Austauschen von Daten mit der Umgebung,
einer Mehrzahl von Bitleitungspaaren, die entsprechend der Mehrzahl von Spalten gebildet sind und jeweils eine erste und eine zweite Bitleitung (BL, /BL) umfassen,
einer Treibereinrichtung (60), die beim Datenlesen von den in der jeweiligen Speicherzelle (MC) der Zeile, die von der Zeilenauswahleinrichtung (58) ausgewählt worden ist, gespeicherten Daten abhängig ist, zum Treiben entsprechender erster und zweiter Bitleitungen (BL, /BL) auf komplementäre Potentiale,
einer Verbindungseinrichtung (T1, T2) zum elektrischen Verbinden der ersten und zweiten Bitleitung (BL, /BL) entsprechend der von der Spaltenauswahleinrichtung (57) ausgewählten Spalte mit der ersten bzw. zweiten Datenleitung (IO, /IO) für eine vorbestimmte Zeitspanne nach dem Treiben durch die Treibereinrichtung,
einer Ausgleichseinrichtung (500) zum Einstellen der ersten Datenleitung (IO) und der zweiten Datenleitung (/IO) auf ein gleiches Potential, bis die entsprechende erste und zweite Bitleitung (BL, /BL) durch die Verbindungseinrichtung (T1, T2) mit der ersten und zweiten Datenleitung (IO, /IO) verbunden werden,
einer Verstärkungseinrichtung (510) zum Verstärken der Potentialdifferenz zwischen der ersten Datenleitung (IO) und zweiten Datenleitung (/IO) nach der vorbestimmten Zeitspanne ab der Verbindung der entsprechenden ersten und zweiten Bitleitung (BL, /BL) mit der ersten und zweiten Datenleitung (IO, /IO) durch den Verbindungsschaltkreis, um eine Spannung auszugeben, deren Pegel dem in der Speicherzelle (MC) der ausgewählten Zeile gespeicherten Wert entspricht,
dadurch gekennzeichnet, daß
die Halbleiterspeichereinrichtung eine Steuereinrichtung (8) zum Steuern der Differenz zwischen den Potentialen der ersten Datenleitung (IO) und der zweiten Datenleitung (/IO), während die entsprechende erste und zweite Bitleitung (BL, /BL) durch die Verbindungseinrichtung (T1, T2) elektrisch mit der ersten bzw. zweiten Datenleitung (IO, /IO) verbunden sind, so daß die Differenz innerhalb eines vorbestimmten Wertes liegt, aufweist und
die Steuereinrichtung (8) eine elektrische Pfadeinrichtung (80, 82) aufweist, die in Abhängigkeit davon leitend gemacht wird, daß die Potentialdifferenz zwischen der ersten und zweiten Datenleitung (IO, /IO) den vorbestimmten Wert erreicht.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste und zweite Datenleitung (IO, /IO) beim Datenschreiben in Abhängigkeit von externen Daten auf komplementäre Potentiale getrieben werden, und
die elektrische Pfadeinrichtung (80, 82)
eine erste Schalteinrichtung (80), die in Abhängigkeit von einer Änderung des Potentials der ersten Datenleitung (IO) um einen vorbestimmten ersten Betrag,
eine zweite Schalteinrichtung (82), die in Abhängigkeit von einer Änderung des Potentials der zweiten Datenleitung (/IO) um einen vorbestimmten zweiten Betrag, und
eine dritte Schalteinrichtung (81), die zwischen der ersten Schalteinrichtung (80) und der zweiten Schalteinrichtung (82) gebildet ist und so gesteuert wird, daß sie beim Datenlesen durchschaltet und beim Datenschreiben sperrt, aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (80)
ein erstes Feldeffekt-Halbleiterelement (T16, T20), dessen erster Leitungsanschluß mit der ersten Datenleitung (IO) verbunden ist, und dessen zweiter Leitungsanschluß und Steueranschluß mit der dritten Schalteinrichtung (81) verbunden sind, und
ein zweites Feldeffekt-Halbleiterelement (T17, T21), dessen erster Leitungsanschluß und Steueranschluß mit der ersten Datenleitung (IO) verbunden sind, und dessen zweiter Leitungsanschluß mit der dritten Schalteinrichtung (81) verbunden ist, aufweist, wobei
das erste Feldeffekt-Halbleiterelement (T16, T20) dieselbe Polarität wie das zweite Feldeffekt-Halbleiterelement (T17, T21) besitzt.

4. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die erste Schalteinrichtung (80)
ein erstes Feldeffekt-Halbleiterelement (T18), dessen erster Leitungsanschluß und Steueranschluß mit der ersten Datenleitung (IO) verbunden sind, und dessen zweiter Leitungsanschluß mit der dritten Schalteinrichtung (81) verbunden ist, und
ein zweites Feldeffekt-Halbleiterelement (T19), dessen erster Leitungsanschluß und Steueranschluß mit der ersten Datenleitung (IO) verbunden sind, und dessen zweiter Leitungsanschluß mit der dritten Schalteinrichtung (81) verbunden ist, aufweist, wobei
das erste Feldeffekt-Halbleiterelement (T18) und das zweite Feldeffekt-Halbleiterelement (T19) komplementäre Polaritäten besitzen.

5. Halbleiterspeichereinrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß
die zweite Schalteinrichtung (82)
ein drittes Feldeffekt-Halbleiterelement (T16, T20), dessen erster Leitungsanschluß mit der zweiten Datenleitung (/IO) verbunden ist, und dessen zweiter Leitungsanschluß und Steueranschluß mit der dritten Schalteinrichtung (81) verbunden sind, und
ein viertes Feldeffekt-Halbleiterelement (T17, T21), dessen erster Leitungsanschluß und Steueranschluß mit der zweiten Datenleitung (/IO) verbunden sind, und dessen zweiter Leitungsanschluß mit der dritten Schalteinrichtung (81) verbunden ist, aufweist, wobei das dritte Feldeffekt-Halbleiterelement (T16, T20) dieselbe Polarität wie das vierte Feldeffekt-Halbleiterelement (T17, T21) besitzt.

6. Halbleiterspeichereinrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß
die zweite Schalteinrichtung (82)
ein drittes Feldeffekt-Halbleiterelement (T18), dessen erster Leitungsanschluß und Steueranschluß mit der zweiten Datenleitung (/IO) verbunden sind, und dessen zweiter Leitungsanschluß mit der dritten Schalteinrichtung (81) verbunden ist, und
ein viertes Feldeffekt-Halbleiterelement (T19), dessen erster Leitungsanschluß und Steueranschluß mit der zweiten Datenleitung (/IO) verbunden sind, und dessen zweiter Leitungsanschluß mit der dritten Schalteinrichtung (81) verbunden ist, aufweist, wobei das dritte Feldeffekt-Halbleiterelement (T18) und das vierte Feldeffekt-Halbleiterelement (T19) komplementäre Polaritäten besitzen.

7. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die dritte Schalteinrichtung (81)
ein fünftes Feldeffekt-Halbleiterelement (T12-T15) aufweist, dessen erster Leitungsanschluß mit der ersten Schalteinrichtung (80) verbunden ist, dessen zweiter Leitungsanschluß mit der zweiten Schalteinrichtung (82) verbunden ist, und dessen Steueranschluß ein vorbestimmtes Steuersignal (Φ_w, /Φ_w) empfängt, wobei das vorbestimmte Steuersignal (Φ_w, /Φ_w) beim Datenschreiben und beim Datenlesen komplementäre Potentiale aufweist.

8. Halbleiterspeichereinrichtung nacn Anspruch 1, dadurch gekennzeichnet, daß
die elektrische Pfadeinrichtung (8)
eine Mehrzahl von ersten Diodeneinrichtungen (T16, T18, T20), die zwischen der ersten Datenleitung (IO) und der zweiten Datenleitung (/IO) in Reihe geschaltet sind, und
eine Mehrzahl von zweiten Diodeneinrichtungen (T17, T19, T21), die antiparallel zur Mehrzahl erster Diodeneinrichtungen (T16, T18, T20) gebildet und zwischen der ersten Datenleitung (IO) und der zweiten Datenleitung (/IO) in Reihe geschaltet sind, aufweist.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der vorbestimmte Wert eine ganze Zahl multipliziert mit der Schwellenspannung (V_TH) eines Feldeffekt-Halbleiterelementes ist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
jede der Mehrzahl von ersten Diodeneinrichtungen (T16, T18, T20) ein erstes Feldeffekt-Halbleiterelement, das einen ersten Leitungsanschluß, einen zweiten Leitungsanschluß und einen Steueranschluß, der mit dem zweiten Leitungsanschluß verbunden ist, aufweist, und
jede der Mehrzahl von zweiten Diodeneinrichtungen (T17, T19, T21) ein zweites Feldeffekt-Halbleiterelement, das einen ersten Leitungsanschluß, einen zweiten Leitungsanschluß und einen Steueranschluß, der mit dem zweiten Leitungsanschluß verbunden ist, aufweist.

11. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch
eine dritte und vierte Datenleitung, die beim Datenschreiben auf komplementäre Potentiale entsprechend einem externen Wert getrieben werden, wobei
die elektrische Pfadeinrichtung (8)
eine erste Diodeneinrichtung (T16, T18, T20), die zwischen die erste Datenleitung (IO) und die zweite Datenleitung (/IO) geschaltet ist, und
eine zweite Diodeneinrichtung (T17, T19, T21), die antiparallel zur ersten Diodeneinrichtung gebildet und zwischen die erste Datenleitung (IO) und die zweite Datenleitung (/IO) geschaltet ist, aufweist.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der vorbestimmte Wert eine ganze Zahl multipliziert mit der Schwellenspannung (V_TH) des Feldeffekt-Halbleiterelementes ist.

13. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß
die erste Diodeneinrichtung (T16, T18, T20) ein erstes Feldeffekt- Halbleiterelement, das einen ersten Leitungsanschluß, einen zweiten Leitungsanschluß und einen Steueranschluß, der mit dem zweiten Leitungsanschluß verbunden ist, aufweist, und
die zweite Diodeneinrichtung (T17, T19, T21) ein zweites Feldeffekt- Halbleiterelement, das einen ersten Leitungsanschluß, einen zweiten Leitungsanschluß und einen Steueranschluß, der mit dem zweiten Leitungsanschluß verbunden ist, aufweist.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß jede der Mehrzahl von Speicherzellen (MC) eine dynamische Speicherzelle ist.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß der vorbestimmte Wert kleiner als die Differenz zwischen dem Versorgungspotential (Vcc) und dem Massepotential (OV) ist.

16. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen (MC), die jeweils Daten speichern und in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, einer Zeilenauswahleinrichtung (58) zum Auswählen von einer der Mehrzahl von Zeilen, einer Spaltenauswahleinrichtung (57) zum Auswählen von einer der Mehrzahl von Spalten, einer ersten und einer zweiten Datenleitung (IO, /IO) zum Austauschen von Daten mit der Umgebung, und einer Mehrzahl von Bitleitungspaaren, die jeweils eine erste und eine zweite Bitleitung (BL, /BL) umfassen und entsprechend der Mehrzahl von Spalten gebildet sind, aufweisend die Schritte:
Treiben von entsprechenden ersten und zweiten Bitleitungen (BL, /BL) beim Datenlesen auf komplementäre Potentiale entsprechend den Daten, die in den Speicherzellen (MC) der von der Zeilenauswahleinrichtung (58) ausgewählten Zeile enthalten sind,
elektrisches Verbinden der ersten und zweiten Bitleitung (BL, /BL) der Spalte, die der von der Spaltenauswahleinrichtung (57) ausgewählten Spalte entspricht, mit der ersten bzw. zweiten Datenleitung (IO, /IO) nach dem Treiben,
Einstellen der ersten und zweiten Datenleitung (IO, /IO) auf ein gleiches Potential, bis die entsprechende erste und zweite Bitleitung (BL, /BL) elektrisch mit der ersten bzw. zweiten Datenleitung (IO, /IO) verbunden sind,
Verstärken der Potentialdifferenz zwischen der ersten und zweiten Datenleitung (IO, /IO), nachdem die vorbestimmte Zeitspanne ab der elektrischen Verbindung der entsprechenden ersten und zweiten Bitleitung (BL, /BL) mit der ersten und zweiten Datenleitung (IO, /IO) verstrichen ist, um eine Spannung zu erzeugen, deren Pegel dem Wert entspricht, der in der jeweiligen Speicherzelle (MC) der ausgewählten Zeile gespeichert ist,
dadurch gekennzeichnet, daß
das Betriebsverfahren einen Schritt des Steuerns der Differenz zwischen den Potentialen der ersten und zweiten Datenleitung (IO, /IO), so daß die Differenz innerhalb eines vorbestimmten Bereiches liegt, während die entsprechende erste und zweite Bitleitung (BL, /BL) elektrisch mit der ersten bzw. zweiten Datenleitung (IO, /IO) verbunden sind, aufweist und
der Schritt des Steuerns einen Schritt des Leitendmachens einer Verbindung zwischen der ersten und der zweiten Datenleitung (IO, /IO) aufweist, wenn die Potentialdifferenz zwischen der ersten und zweiten Datenleitung (IO, /IO) den vorbestimmten Wert erreicht.

17. Betriebsverfahren nach Anspruch 16, dadurch gekennzeichnet, daß der vorbestimmte Wert kleiner als die Differenz zwischen dem Versorgungspotential (Vcc) und dem Massepotential (0V) ist.