DE4332084A1

DE4332084A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE4332084A1
Application number: DE4332084A
Authority: DE
Inventors: Yasuhiro Kan
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-21
Filing date: 1993-09-21
Publication date: 1994-03-24
Anticipated expiration: 2013-09-22
Also published as: US5392249A; JP2667946B2; KR940007888A; JPH06150660A; DE4332084C2; KR960003536B1

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeichervor richtungen wie einen SRAM (statischer Speicher mit wahlfreiem Zugriff = Static Random access memory).

In den vergangenen Jahren wurden mit der Erhöhung der Geschwin digkeit von MPU (Mikroprozessoreinheit = Micro Processor Unit) Versuche unternommen, die Zugriffsgeschwindigkeit von SRAM, was eine Art von Halbleiterspeichervorrichtung ist, zu erhöhen. Wei ter ist mit der Entwicklung von multifunktionalen Systemen um die MPU eine Zunahme von dessen Kapazität im Gange.

Fig. 11 ist ein Ersatzschaltbild, das ein Beispiel einer Konfi guration eines der Anmelderin bekannten SRAM zeigt. Wie die Figur zeigt, sind Speicherzellen 11 und 12 in derselben Spalte zwischen einem gemeinsamen Bitleitungspaar BL und BL* () ausgebildet. Die in verschiedenen Zeilen vorgesehenen Speicherzellen 11 und 12 sind mit verschiedenen Wortleitungen WL1 bzw. WL2 verbunden. In der Praxis sind Speicherzellen in einer Matrix angeordnet, aber in Fig. 11 sind nur die Speicherzellen 11 und 12 und deren Umge bung dargestellt.

Alle Wortleitungen WL (WL1, WL2, . . . ) sind mit einem Zeilendeko der 1 verbunden. Der Zeilendekoder 1 empfängt über einen Zeilen adreßpuffer 2 von außerhalb Zeilenadreßsignale RAD und dekodiert die Zeilenadreßsignale RAD zur selektiven Aktivierung von Wort leitungen WL.

Die einen Enden des Bitleitungspaares BL und BL* sind über n-Ka nal Transistoren T1 und T2 mit gemeinsamen Gate/Drain mit einer Stromversorgung Vcc verbunden. Die Transistoren T1, T2 und die Stromversorgung Vcc bilden eine Bitleitungsladeschaltung. Die anderen Enden des Bitleitungspaares BL und BL* sind mit einem I/O-Leitungspaar I/O und I/O* () über Transfergatter T3 und T4 mit n-Kanal verbunden.

Die Gates der Transfergatter T3 und T4 sind mit einer Ausgabelei tung eines Spaltendekoders 3 verbunden. Der Spaltendekoder 3 emp fängt über einen Spaltenadreßpuffer 4 von außerhalb Spaltenadreß signale CAD und dekodiert die Spaltenadreßsignale CAD zur selek tiven Aktivierung seiner Ausgabeleitungen.

Die einen Enden des I/O-Leitungspaares I/O und I/O* sind über n- Kanal Transistoren T5 und T6 mit gemeinsamem Gate/Drain mit einer Stromversorgung Vcc verbunden. Die Transistoren T5 und T6 und die Stromversorgung Vcc bilden eine I/O-Leitungsladeschaltung. Die anderen Enden des I/O-Leitungspaares I/O und I/O* sind mit einem Leseverstärker 5 verbunden.

Der Leseverstärker 5 detektiert eine zwischen dem I/O-Leitungs paar I/O und I/O* auftretende Potentialdifferenz und gibt an ei nen Ausgabepuffer 6 ein verstärktes Signal davon als Leseverstär kerausgangssignal SA aus. Der Ausgabepuffer 6 verstärkt das Lese verstärkerausgangssignal SA weiter und gibt ein Ausgabesignal OUT nach außen aus.

Eine ATD-Steuerschaltung 7 empfängt ein Zeilenadreßsignal RAD und ein Spaltenadreßsignal CAD, und wenn ein Wechsel in der Adresse des Zeilenadreßsignales RAD oder des Spaltenadreßsignales CAD detektiert wird, erhöht sie normalerweise ein L-Niveau ATD-Steuersignal S7 auf ein H-Niveau während eines vorbestimmten Zeit raums.

Ein n-Kanal-Transistor T7 zum Ausgleichen bzw. Abgleichen ist zwischen dem Bitleitungspaar BL und BL* angeordnet, und das ATD- Steuersignal S7 der ATD-Steuerschaltung 7 ist an das Gate des Transistors T7 angelegt.

Fig. 12 ist ein Ersatzschaltbild, das die interne Struktur der Speicherzelle 11 (12) zeigt. Wie in dieser Figur gezeigt, ist die Speicherzelle 11 eine Speicherzelle mit einer Zellstruktur vom Hochwiderstandsladungstyp, die vier NMOS-Transistoren Q1 bis Q4 und zwei Widerstände R1 und R2 aufweist. Der Ladewiderstand R1 und der Transistor Q1 zum Treiben sind in Reihe zwischen einer Stromversorgung Vcc und Masse vorgesehen, und der Ladewiderstand R2 und der Transistor Q2 zum Treiben sind in Reihe auch zwischen einer Stromversorgung Vcc und Masse vorgesehen. Ein Knoten N1 zwischen dem Widerstand R1 und dem Transistor Q1 ist mit einem Gate des Transistors Q2 verbunden und ein Knoten N2 zwischen dem Widerstand R2 und dem Transistor Q2 ist mit einem Gate des Tran sistors Q1 verbunden. Der Transistor Q3 zum Zugriff ist zwischen dem Knoten N1 und der Bitleitung BL angeordnet, und der Transi stor Q4 zum Zugriff ist zwischen dem Knoten N2 und der Bitleitung BL* angeordnet. Die Gates dieser Transistoren Q3 und Q4 sind mit der Wortleitung WL verbunden. Fig. 13 ist ein Wellenformdia gramm, das den Lesebetrieb entsprechend dem ATD-System des SRAM, wie in den Fig. 11 und 12 gezeigt, illustriert.

Im folgenden wird unter Bezugnahme auf Fig. 13 der Lesebetrieb von in der Speicherzelle 11 gespeicherten Daten erläutert.

Erstens werden ein Zeilenadreßsignal RAD und ein Spaltenadreßsi gnal CAD, die die Auswahl der Wortleitung WL und der Bitleitung BL, mit denen die Speicherzelle 11 verbunden ist, anzeigen, an den Zeilendekoder 1 und den Spaltendekoder 3 über den Zeilen adreßpuffer 2 bzw. den Spaltenadreßpuffer 4 angelegt.

Dann bringt der Zeilendekoder 1 nur die Wortleitung WL1 aus Fig. 11 in einen WL1 aus Fig. 11 in einen aktiven Zustand (ein H-Ni veau) und der Spaltendekoder 3 schaltet nur die Transfergatter T3 und T4 an, mit denen das Bitleitungspaar BL und BL* verbunden ist, und mit denen die Speicherzelle 11 verbunden ist, um das Bitleitungspaar BL, BL*, mit dem die Speicherzelle 11 verbunden ist, und das I/O-Leitungspaar I/O, I/O* elektrisch zu verbinden.

Nun, falls der Knoten N1 der Speicherzelle 11 (siehe Fig. 12) auf H-Niveau und der Knoten N2 auf L-Niveau ist, schaltet der Transistor Q1 der Speicherzelle 11 aus und der Transistor Q2 schaltet an. Zu diesem Zeitpunkt schalten, da die Wortleitung WL1 auf H-Niveau ist, beide Transistoren Q3 und Q4 an.

Dementsprechend fließt, da der Transistor T2, der Transistor Q4 zum Zugriff und der Transistor Q2 zum Treiben der Speicherzelle 11 anschalten, direkter Strom in dem Pfad der Bitleitung BL*, der die Stromversorgung Vcc → den Transistor T2 → die Bitleitung BL* → den Transistor Q4 → den Transistor Q2 → das Masse-Niveau auf weist. Andererseits, da der Transistor Q1 der Speicherzelle 11 ausschaltet, fließt der direkte Strom nicht in den Pfad der Bit leitung BL, der die Stromversorgung Vcc → den Transistor T1 → die Bitleitung BL → den Transistor Q3 → den Transistor Q1 → das Mas se-Niveau aufweist.

Als ein Ergebnis wird, falls eine Schwellspannung der Transisto ren T1 und T2 durch VT dargestellt wird, das Potential der Bit leitung BL mit keinem auf dem Pfad der Bitleitung BL fließenden direktem Strom durch (Vcc-VT) dargestellt, und das Potential der Bitleitung BL* mit auf dem Pfad der Bitleitung BL* fließendem direkten Strom wird durch (Vcc-VT-ΔV) dargestellt, was eine Abnahme um ΔV (< 0) gegenüber (Vcc-VT) dargestellt, da die Stromversorgung Vcc aufgrund der entsprechenden AN-Widerstände der Transistoren T2, Q2 und Q4 widerstandsgeteilt wird. ΔV wird Bitleitungsamplitude genannt, die normalerweise ungefähr 50 mV bis 500 mV beträgt und mit der Stärke bzw. Größe der Bitleitungs ladung eingestellt wird. Die Bitleitungsamplitude ΔV tritt zwi schen dem I/O-Leitungspaar I/O und I/O* durch die Transfergatter T3 und T4 auf.

Die Bitleitungsamplitude ΔV, die über das I/O-Leitungspaar I/O und I/O* auftritt, wird vom Leseverstärker 5 detektiert und ver stärkt und als Leseverstärkerausgabesignal SA ausgegeben, welches durch den Ausgabepuffer 6 weiter verstärkt und als ein Ausgabesi gnal OUT ausgegeben wird. Obwohl das Ausgleichspotential des Bit leitungspaares BL und BL* und das Lesezentrumspotential des Lese verstärkers 5 in Fig. 13 auf verschiedenen Niveaus gezeigt sind, sind diese in der Praxis dasselbe Potential VC.

Während dieses Lesebetriebs wird, wenn die ATD-Steuerschaltung 7 einen Adreßwechsel des Zeilenadreßsignals RAD oder des Spalten adreßsignals CAD detektiert, wie in Fig. 13 gezeigt, das ATD- Steuersignal S7 in einem vorbestimmten Zeitraum auf H-Niveau ge hoben und der zwischen dem Bitleitungspaar BL und BL* angeordnete Transistor T7 wird angeschaltet, um das Potential des Bitlei tungspaares BL und BL* auszugleichen.

In Fig. 13 ist zur Bequemlichkeit der Beschreibung die Anstiegs zeit des ATD-Steuersignals S7 mit einem Zeitablauf, der nach der Zeit der Bestimmung der Auswahl der Wortleitung WL liegt, darge stellt, aber tatsächlich haben diese nahezu denselben Zeitablauf.

Der Grund, warum das ATD-Steuersignal S7 in dem vorbestimmten Zeitraum auf den H-Niveau-Puls angehoben wird und das Potential auf dem Bitleitungspaar BL und BL* ausgeglichen wird, wenn ein Adreßwechsel detektiert wird, wird im folgenden beschrieben.

Angenommen, daß zum Beispiel der Knoten N1 der Speicherzelle 11 auf H-Niveau ist, der Knoten N2 auf L-Niveau ist, und der Knoten N1 der Speicherzelle 12 auf L-Niveau ist und der Knoten N2 auf H- Niveau ist, wird der Fall, in dem in der Speicherzelle 11 und der Speicherzelle 12 gespeicherte Daten fortlaufend ausgelesen wer den, beschrieben.

Zuerst wird, wie oben beschrieben der Lesebetrieb der Speicher zelle 11 durch Auswahl der Wortleitung WL und der Bitleitung BL, mit denen die Speicherzelle 11 verbunden ist, ausgeführt. Als Ergebnis ist das Potential der Bitleitung BL (Vcc - VT) und das Potential der Bitleitung BL* ist (Vcc-VT-ΔV).

Als nächstes wird zu einem Lesebetrieb der Speicherzelle 12 über gegangen und die Wortleitung WL2 und die Bitleitung BL, mit denen die Speicherzelle 12 verbunden ist, werden ausgewählt.

Zu diesem Zeitpunkt ist es, falls es den Ausgleichsbetrieb durch die ATD-Steuerschaltung 7 und den Transistor T7 nicht gibt, not wendig das Potential der Bitleitung BL gemäß (Vcc-VT) → (Vcc- VT-ΔV) zu reduzieren und das Potential der Bitleitung BL* gemäß (Vcc-VT-ΔV) → (Vcc-VT) zu erhöhen, nur durch die Treiberfä higkeit der Speicherzelle 12.

Das heißt, da der Potentialwechsel der Bitleitungsamplitude ΔV auf dem Bitleitungspaar BL bzw. BL* nur mit der Speicherzelle 12 mit der kleinen Treibfähigkeit herbeigeführt werden muß, daß die ses zeitaufwendig ist und eine Hochgeschwindigkeitslesen unmög lich ist.

Dementsprechend wird, nachdem die Potentiale des Bitleitungspaa res BL und BL* durch den Ausgleichsbetrieb der ATD-Steuerschal tung 7 und des Transistors T7 mit einer hohen Geschwindigkeit auf das Zentrumspotential VC ((Vcc-VT- AV) < VC < (Vcc-VT)) aus geglichen sind, nur mit der Treiberfähigkeit der Speicherzelle 12 das Potential der Bitleitung BL gemäß VC → (Vcc-VT- ΔV) er niedrigt und das Potential der Bitleitung BL* gemäß VC → (Vcc- VT) erhöht.

Das heißt, wenn die Potentialniveaus des Bitleitungspaares BL und BL* invertiert werden, werden die nur durch die Treiberfähigkeit der Speicherzelle 12 verursachten Potentialwechsel des Bitlei tungspaares BL bzw. BL* von der Bitleitungsamplitude ΔV auf un gefähr ΔV/2 reduziert. Als Ergebnis werden Versuche, die zur Ver ursachung eines Potentialwechsels der Bitleitungsamplitude ΔV zwischen dem Bitleitungspaar BL und BL* benötigte Zeit auf der Basis von in der Speicherzelle gespeicherten Daten zur Realisie rung eines Hochgeschwindigkeitslesens zu beschleunigen.

Bekannte Halbleiterspeichervorrichtungen sind wie der oben be schriebene SRAM, der einen Lesebetrieb des ATD-Systems auswählt, konfiguriert, wobei ein Ausgleichsbetrieb des Bitleitungspaares BL und BL* jedesmal, wenn ein Adreßwechsel durch die ATD-Steuer schaltung 7 detektiert wird, ausgeführt wird.

In den vergangenen Jahren jedoch wurden mit der Entwicklung von Vorrichtungen mit größerer Kapazität die Ladekapazitäten der Ga tes der Transistoren zum Zugriff der Speicherzellen, die mit den Bitleitungen verbunden sind, erhöht, wodurch die Ausgleichszeit durch das ATD-System erhöht wurde, was in dem Problem, daß Hoch geschwindigkeitsleseprozesse schwierig sind, resultierte.

Dementsprechend ist es Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung, die in der Lage ist, Lesebetriebs arten bei hoher Geschwindigkeit auszuführen, zu ermöglichen.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich tung nach Anspruch 1 oder Anspruch 11.

Eine Halbleiterspeichervorrichtung weist auf: ein Bitleitungspaar mit einer ersten Bitleitung und einer zweiten Bitleitung; eine Mehrzahl von Speicherzellen, die jeweils einen ersten und einen zweiten Anschluß aufweisen, wobei der erste Anschluß mit der er sten Bitleitung verbunden ist und der zweite Anschluß mit der zweiten Bitleitung verbunden ist, und jede aus der Mehrzahl von Speicherzellen, wenn sie ausgewählt ist, einen Potentialsetzbe trieb auf der Basis von gespeicherten Daten ausführt, um einen der ersten und zweiten Anschlüsse auf ein erstes Potential und den anderen Anschluß auf ein zweites Potential, welches ein nied rigeres Niveau als das erste Potential aufweist, zu setzen; eine Adreßsignalzufuhreinrichtung zum Zuführen eines Adreßsignals; eine Speicherzellenauswahleinrichtung zur Auswahl einer aus der Mehrzahl von Speicherzellen auf der Basis des Adreßsignals; eine Lesedatenausgabeeinrichtung zur Bestimmung bzw. Detektion einer Potentialdifferenz, die zwischen dem Bitleitungspaar auftritt, und zur Ausgabe von Lesedaten auf der Basis der Potentialdiffe renz; eine Adreßwechselerkennungseinrichtung zur Ausgabe eines Adreßwechselerkennungssignals in einem aktiven Zustand in einem vorbestimmten Zeitraum, wenn ein Wechsel des Adreßsignals erkannt wird; eine Ausgleichseinrichtung zur elektrischen Verbindung der ersten Bitleitung und der zweiten Bitleitung während des Zeit raums des aktiven Zustands des Adreßwechselerkennungssignals; und eine Spannungsanlegeeinrichtung zum Erkennen momentaner Potenti alniveaus auf der ersten Bitleitung und der zweiten Bitleitung und zum Anlegen einer Spannung niedrigen Niveaus an die Bitlei tung auf der Seite hohen Potentials des Bitleitungspaares und einer Spannung niedrigen Niveaus an die Bitleitung auf der Seite niedrigeren Potentials, in dem Zeitraum des aktiven Zustands des Adreßwechselerkennungssignals auf der Basis der gelesenen Daten.

Wenn die erste Bitleitung und die zweite Bitleitung durch die Ausgleichseinrichtung elektrisch verbunden werden, wird der Zeit raum, in dem die erste Bitleitung und die zweite Bitleitung das selbe Niveau erreichen (Ausgleichsspannung) verkürzt. Als ein Ergebnis kann das Lesen beschleunigt werden.

Bevorzugterweise weist die Spannungsanlegeeinrichtung einen Steu erabschnitt zur Ausgabe eines Erkennungssignals für die Potenti aldifferenz eines Bitleitungspaares, das anzeigt, welche der er sten Bitleitung und der zweiten Bitleitung zum momentanen Zeit punkt auf einem höheren und einem niedrigeren Niveau ist, auf der Basis der Lesedaten während des Zeitraums des aktiven Zustands des Adreßwechselerkennungssignals, und einen Spannungsanlegeab schnitt zum Anlegen der Spannung niedrigen Niveaus an die Bitlei tung auf der Seite höheren Potentials des Bitleitungspaares und der Spannung höheren Niveaus an die Bitleitung auf der Seite nie drigeren Potentials auf der Basis des Erkennungssignals der Po tentialdifferenz des Bitleitungspaares während des Zeitraums des aktiven Zustands des Adreßwechselerkennungssignals auf. In dem Spannungsanlegeabschnitt hat mindestens ein Teil, der sich auf den Anlegebetrieb für die Spannung hohen Niveaus und die Spannung niedrigen Niveaus bezieht, eine der Speicherzelle entsprechende Struktur.

Bevorzugterweise weist mindestens ein Teil der Spannungsanlege einrichtung, der mit den Hochspannungs- und Niederspannungsanle gevorgängen zu tun hat, eine der Speicherzelle entsprechende Struktur auf.

Dementsprechend kann jederzeit eine an den Erkennungsbetrieb der Lesedatenausgabeeinrichtung angepaßte Ausgleichsspannung gesetzt werden, so daß das Hochgeschwindigkeitslesen noch sicherer ver wirklicht werden kann.

Nach einem anderen Aspekt weist eine Halbleiterspeichervorrich tung auf: eine Mehrzahl von Speicherzellen, die in einer Matrix angeordnet sind und jeweils einen ersten und einen zweiten An schluß aufweisen, und die, falls sie ausgewählt sind, auf der Basis von gespeicherten Daten einen Potentialsetzbetrieb ausfüh ren, um einen Terminal der ersten und zweiten Terminals auf ein erstes Potential und den anderen Terminal auf ein zweites Poten tial, das ein niedrigeres Niveau als das erste Potential auf weist, zu setzen; eine Mehrzahl von Bitleitungspaaren, die je weils eine erste Bitleitung und eine zweite Bitleitung aufweisen, die gemeinsam mit den Speicherzellen in derselben Spalte verbun den sind, wobei jedes aus der Mehrzahl von Bitleitungspaaren eine Bitleitung, die mit dem ersten Anschluß der Speicherzelle verbun den ist, und eine zweite Bitleitung, die mit dem zweiten Anschluß der Speicherzelle verbunden ist, aufweist; eine Mehrzahl von Wortleitungen, die jeweils mit den Speicherzellen in derselben Zeile verbunden sind, um in einem aktiven Zustand die Speicher zelle in einen ausgewählten Zustand zu bringen; eine Zeilenadreß signalzufuhreinrichtung zum Zuführen eines Zeilenadreßsignals; eine Spaltenadreßsignalzufuhreinrichtung zum Zuführen eines Spal tenadreßsignals; eine Wortleitungsauswahleinrichtung zum selekti ven Aktivieren einer aus der Mehrzahl der Wortleitungen auf der Basis des Zeilenadreßsignals; eine Bitleitungspaarauswahleinrich tung zur Auswahl eines aus der Mehrzahl der Bitleitungspaare als ein ausgewähltes Bitleitungspaar auf der Basis des Spaltenadreß signals; eine Mehrzahl von Bitleitungspaarauslesedatenausgabeein richtungen, die entsprechend zu jedem aus der Mehrzahl der Bit leitungspaare zur Detektion einer Potentialdifferenz, die auf dem Bitleitungspaar auftritt, und zur Ausgabe von Lesedaten des Bit leitungspaares auf der Basis der Potentialdifferenz vorgesehen sind; eine Lesedatenausgabeeinrichtung zur externen Ausgabe zum Detektieren der Potentialdifferenz, die zwischen dem ausgewählten Bitleitungspaar auftritt, und zur Ausgabe von Lesedaten zur ex ternen Ausgabe auf der Basis der Potentialdifferenz; eine Adreß wechselerkennungseinrichtung zur Ausgabe eines Adreßwechselerken nungssignals in einem aktiven Zustand während eines vorbestimmten Zeitraums auf die Erkennung eines Adreßwechsels des Zeilenadreß signals oder des Spaltenadreßsignals hin; eine Mehrzahl von Aus gleichseinrichtungen, die entsprechend jedem aus der Mehrzahl der Bitleitungspaare zur elektrischen Verbindung der ersten Bitlei tung und der zweiten Bitleitung eines entsprechenden Bitleitungs paares während des Zeitraums des aktiven Zustands des Adreßwech selerkennungssignals vorgesehen sind; und eine Mehrzahl von Span nungsanlegeeinrichtungen, die jeweils entsprechend zu jedem Paar aus der Mehrzahl von Bitleitungspaaren vorgesehen sind, und die jeweils zur Erkennung, welches der Potentiale der ersten Bitlei tung und der zweiten Bitleitung des entsprechenden Bitleitungs paares zum momentanen Zeitpunkt höher bzw. niedriger ist, dienen, wobei dieses auf der Basis der Bitleitungspaarlesedaten während des Zeitraums des aktiven Zustands des Adreßwechselerkennungssi gnals erfolgt, und zum Anlegen einer Spannung niedrigen Niveaus an die Bitleitung des Bitleitungspaares auf dem höheren Potential und zum Anlegen einer Spannung hohen Niveaus an die Bitleitung mit dem niedrigeren Potential.

Dementsprechend kann der Zeitraum, währenddessen die erste Bit leitung und die zweite Bitleitung dasselbe Niveau (Ausgleichs spannung) erreichen, verkürzt werden, wenn durch die Mehrzahl der Ausgleichseinrichtungen die erste Bitleitung und die zweite Bit leitung jedes Paares aus der Mehrzahl der Bitleitungspaare elek trisch verbunden wird. Als ein Ergebnis kann die Geschwindigkeit des Lesens erhöht werden.

Zusätzlich können selbst dann Leseoperationen mit hoher Geschwin digkeit ausgeführt werden, wenn nacheinander mit verschobenen Bitleitungen gelesen wird, da die Bitleitungspaarlesedatenausga beeinrichtungen entsprechend zu jedem der Bitleitungspaare vor gesehen sind.

Bevorzugterweise weist die Mehrzahl der Spannungsanlegeeinrich tungen jeweils einen Steuerabschnitt zur Ausgabe eines Erken nungssignales für die Potentialdifferenz eines Bitleitungspaares, das auf der Basis der Bitleitungspaarlesedaten während des Zei traums des aktiven Zustands des Adreßwechselerkennungssignales anzeigt, welche der Bitleitungen eines entsprechenden Bitlei tungspaares zu dem momentanen Zeitpunkt ein höheres und ein nied rigeres Niveau aufweist, und einen Spannungsanlegeabschnitt zum Anlegen der Spannung niedrigen Niveaus an die Bitleitung auf der Seite des Bitleitungspaares mit dem höheren Potential und zum Anlegen einer Spannung hohen Niveaus an die Bitleitung auf der Seite niedrigeren Potentials auf der Basis des Erkennungssignals für die Potentialdifferenz des Bitleitungspaares während des Zeitraums des aktiven Zustands des Adreßwechselerkennungssignals auf, und in dem Potentialanlegeabschnitt weist mindestens ein Teil, der sich auf den Anlegebetrieb für die Spannung hohen Ni veaus und die Spannung niedrigen Niveaus bezieht, eine der Spei cherzelle entsprechende Struktur auf.

Bevorzugterweise weist in jeder aus der Mehrzahl der Spannungs anlegeeinrichtungen mindestens ein sich auf den Anlegebetrieb für die Spannung hohen Niveaus und die Spannung niedrigen Niveaus beziehender Teil, d. h. ein den Betrieb ausführender Teil, eine der Speicherzelle entsprechende Struktur auf.

Als ein Ergebnis kann jederzeit eine an den Erkennungsbetrieb der Lesedatenausgabeeinrichtung für die externe Ausgabe angepaßte Ausgleichsspannung gesetzt werden, was einen sichereren Hochge schwindigkeitslesebetrieb ermöglicht.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigen:

Fig. 1 ein Ersatzschaltbild, das einen SRAM entsprechend der ersten Ausführungsform zeigt;

Fig. 2 ein Ersatzschaltbild, das die Struktur der Span nungsanlegesteuerschaltung aus Fig. 1 zeigt;

Fig. 3 ein Ersatzschaltbild, das die Struktur der Span nungsanlegeschaltung aus Fig. 1 zeigt;

Fig. 4 ein Wellenformdiagramm, das den Lesebetrieb des ATD-Systems des SRAM der ersten Ausführungsform illustriert;

Fig. 5 ein Ersatzschaltbild, das die Struktur einer Span nungsanlegesteuerschaltung in einem SRAM der zwei ten Ausführungsform illustriert;

Fig. 6 ein Wellenformdiagramm, das die Wirkungen des SRAM der zweiten Ausführungsform illustriert;

Fig. 7 ein Ersatzschaltbild, das die Struktur einer Spei cherzelle einer anderen Art des SRAM der zweiten Ausführungsform zeigt;

Fig. 8 ein Ersatzschaltbild, das die Struktur einer Span nungsanlegesteuerschaltung einer anderen Art des SRAM der zweiten Ausführungsform zeigt;

Fig. 9 ein Ersatzschaltbild, das den Aufbau eines SRAM der dritten Ausführungsform zeigt;

Fig. 10 ein Ersatzschaltbild, das die Struktur der Span nungsanlegesteuerschaltung aus Fig. 9 zeigt;

Fig. 11 ein Ersatzschaltbild eines bekannten SRAM;

Fig. 12 ein Ersatzschaltbild, das die Struktur der Spei cherzelle aus Fig. 11 zeigt;

Fig. 13 ein Wellenformdiagramm, das den Lesebetrieb des bekannten SRAM illustriert;

Fig. 14 ein Ersatzschaltbild, das den Aufbau eines SRAM der vierten Ausführungsform zeigt; und

Fig. 15 ein Ersatzschaltbild, das den Ausbau eines SRAM der sechsten Ausführungsform zeigt.

Erste bevorzugte Ausführungsform

Wie in Fig. 1 gezeigt, sind Speicherzellen 11 und 12 zwischen einem Satz von Bitleitungspaaren BL und BL* angeordnet. Die Spei cherzellen 11 und 12 sind mit verschiedenen Wortleitungen WL1 bzw. WL2 verbunden. Obwohl in der Praxis weitere Speicherzellen als die Speicherzellen 11 und 12 vorgesehen sind, sind in der Figur zur Bequemlichkeit nur die Speicherzellen 11, 12 und deren Umgebung dargestellt.

Die Wortleitungen (WL1, WL2, . . . ) sind alle mit einem Dekoder 101 verbunden. Der Dekoder 101 empfängt von außerhalb ein Adreßsignal AD über einen Adreßpuffer 102 und dekodiert das Adreßsignal AD zur selektiven Aktivierung der Wortleitungen WL.

Die einen Enden des Bitleitungspaares BL und BL* sind über n-Ka nal Transistoren T1 und T2 mit gemeinsamem Gate/Drain mit einer Stromversorgung Vcc verbunden. Diese Transistoren T1, T2 und die Stromversorgung Vcc bilden eine Bitleitungsladeschaltung. Die anderen Enden des Bitleitungspaares BL und BL* sind mit dem I/O- Leitungspaar I/O und I/O* verbunden.

Die einen Enden des I/O-Leitungspaares I/O und I/O* sind mit ei ner Stromversorgung Vcc über n-Kanal Transistoren T5 und T6 mit gemeinsamem Gate/Drain verbunden. Die Transistoren T5, T6 und die Stromversorgung Vcc bilden eine I/O-Leitungsladeschaltung. Die anderen Enden des I/O-Leitungspaares I/O und I/O* sind mit einem Leseverstärker 5 verbunden.

Der Leseverstärker 5 erkennt eine Potentialdifferenz, die zwi schen dem I/O-Leitungspaar I/O und I/O* erscheint, und gibt ein verstärktes Signal davon als Leseverstärkerausgangssignal SA an einen Ausgabepuffer 6. Der Ausgabepuffer 6 verstärkt das Lese verstärkerausgabesignal SA weiter und gibt ein Ausgabesignal OUT nach außen aus.

Eine ATD-Steuerschaltung 7 empfängt ein Adreßsignal AD und er höht, falls ein Adreßwechsel des Adreßsignals AD erkannt wird, ein ATD-Steuersignal S7, das normalerweise auf L-Niveau ist, in einem vorbestimmten Zeitraum auf H-Niveau.

Ein n-Kanal Transistor T7 zum Ausgleich ist zwischen dem Bitlei tungspaar BL und BL* angeordnet, und das ATD-Steuersignal S7 ist an das Gate des Transistors T7 angelegt.

Eine Spannungszuführsteuerschaltung 21 und Spannungszuführschal tung 22 sind des weiteren vorgesehen. Die Spannungszuführsteuer schaltung 21 empfängt das ATD-Steuersignal S7 der ATD-Steuer schaltung 7 und das Ausgabesignal OUT des Ausgabepuffers 6 zur Ausgabe eines Steuersignals S21 an die Spannungsanlegeschaltung 22 auf der Basis des Ausgabesignals OUT während des H-Niveau- Zeitraums des ATD-Steuersignal S7. Die Spannungszuführschaltung 22 legt Spannungen an die Bitleitung BL und die Bitleitung BL* an, so daß das Bitleitungspaar BL und BL* in dem kürzesten mög lichen Zeitraum auf der Basis des Steuersignals S21 ausgeglichen wird. Die interne Struktur der Speicherzellen 11 und 12 ist die selbe wie in dem bekannten Beispiel aus Fig. 12.

Fig. 2 ist ein Ersatzschaltbild, das die interne Struktur der Spannungsanlegesteuerschaltung 21 aus Fig. 1 zeigt. Wie in die ser Figur gezeigt, weist die Spannungsanlegesteuerschaltung 21 Inverter 31, 32 und UND-Gatter 33, 34 auf.

Der Inverter 31 empfängt ein Ausgabesignal OUT als Eingabe und der Inverter 32 empfängt eine Ausgabe des Inverters 31 als Ein gabe. Das UND-Gatter 33 empfängt das ATD-Steuersignal S7 als eine Eingabe und die Ausgabe des Inverters 32 als andere Eingabe, und seine Ausgabe dient als Steuersignal S21A, welches eines der Steuersignale S21 ist. Das UND-Gatter 34 empfängt das ATD-Steuer signal S7 als eine Eingabe und die Ausgabe des Inverters 31 als andere Eingabe, und seine Ausgabe dient als Steuersignal S21B, welches das andere der Steuersignale S21 ist.

Die Spannungsanlegesteuerschaltung 21 mit einer solchen Struktur gibt ein Steuersignal S21a auf dem L-Niveau und ein Steuersignal S21B auf dem L-Niveau aus, wenn das ATD-Steuersignal S7 auf L- Niveau ist. Die Spannungsanlegesteuerschaltung 21 gibt, wenn das ATD-Steuersignal S7 auf H-Niveau ist, das Steuersignal S21A auf H/L-Niveau bzw. das Steuersignal S21B auf L/H-Niveau auf der Ba sis des H/L-Niveaus des Ausgabesignals OUT aus.

Fig. 3 ist ein Ersatzschaltbild, das die interne Struktur der Spannungsanlegeschaltung 22 aus Fig. 1 zeigt. Wie in dieser Fi gur gezeigt, weist die Spannungsanlegeschaltung 22 vier Transi storen T11 bis T14 auf.

Die Transistoren T11 und T12 sind in Reihe zwischen einer Strom versorgung Vcc und ein Masse-Niveau geschaltet, und ein Knoten N11 zwischen den Transistoren T11 und T12 ist mit der Bitleitung BL verbunden. Außerdem sind die Transistoren T13 und T14 zwischen einer Stromversorgung Vcc und ein Masse-Niveau in Reihe geschal tet, und ein Knoten N12 zwischen den Transistoren T13 und T14 ist mit der Bitleitung BL* verbunden.

Das Steuersignal S21A ist gemeinsam an die Gates der Transistoren T12 und T13 angelegt, und das Steuersignal S21B ist gemeinsam an die Gates der Transistoren T11 und T14 angelegt.

In der Spannungsanlegeschaltung 22 mit einer solchen Struktur sind, wenn das Steuersignal S21A auf H-Niveau ist (das Steuersi gnal S21B ist auf L-Niveau), die Transistoren T12 und T13 ange schaltet, so daß die Bitleitung BL über den Transistor T12 mit dem Masse-Niveau verbunden ist und die Bitleitung BL* über den Transistor T13 mit der Stromversorgung Vcc verbunden ist. Ande rerseits sind, wenn das Steuersignal S21B auf H-Niveau ist (das Steuersignal S21A ist auf L-Niveau), die Transistoren T11 und T14 angeschaltet, so daß die Bitleitung BL über den Transistor T11 mit der Stromversorgung Vcc verbunden ist und die Bitleitung BL* über den Transistor T14 mit dem Masse-Niveau verbunden ist.

Fig. 4 ist ein Wellenformdiagramm, das den Lesebetrieb des SRAM der ersten Ausführungsform illustriert. Wie durch die durchgezo gene Linie in der Figur gezeigt, wird der Lesebetrieb ähnlich zu den bekannten (siehe Fig. 13) ausgeführt. Wie in der Figur durch die gestrichelte Linie angedeutet, unterscheidet sich der Betrieb jedoch von dem bekannten nach dem Ausgleichsbetrieb für das Bit leitungspaar BL und BL* durch die ATD-Steuerschaltung 7.

Angenommen, daß in der Speicherzelle 11 der Knoten N1 auf H-Ni veau und der Knoten N2 auf L-Niveau ist, und in der Speicherzelle 12 der Knoten N1 auf L-Niveau und der Knoten N2 auf H-Niveau ist, wird der Ausgleichsbetrieb an einem Beispiel des aufeinanderfol genden Lesens von gespeicherten Daten der Speicherzelle 11 und der Speicherzelle 12 im folgenden beschrieben.

Zuerst wird der Lesebetrieb der Speicherzelle 11 durch Auswahl der Wortleitung WL1 wie in dem bekannten Fall ausgeführt. Als Ergebnis wird das Potential auf der Bitleitung BL (Vcc - VT), das Potential auf der Bitleitung BL* wird (Vcc-VT-ΔV) und das Ausgabesignal OUT erreicht das H-Niveau.

Als nächstes bewegt sich der Lesebetrieb zur Speicherzelle 12 und die Wortleitung WL2 wird ausgewählt.

Dann hebt die ATD-Steuerschaltung 7 einen Adreßwechsel erkennend das ATD-Steuersignal S7 auf H-Niveau in einem Zeitraum von tω2, wie durch die gestrichelte Linie in Fig. 4 gezeigt, um den zwi schen dem Bitleitungspaar BL und BL* angeordneten Transistor T7 anzuschalten, wodurch die Potentiale des Bitleitungspaares BL und BL* ausgeglichen werden.

Mit dem Trigger des Anstiegs des H-Niveaus des ATD-Steuersignal S7 hebt die Spannungsanlegeschaltung 21 das Steuersignal S21A auf H-Niveau auf der Basis des Ausgangssignals OUT auf dem H-Niveau (das Steuersignal S21B ändert sich nicht vom L-Niveau).

Dann schalten die Transistoren T12 und T13 in der Spannungsanle geschaltung 22 an, und eine Spannung auf Masse-Niveau wird an die Bitleitung BL angelegt und die Stromversorgungsspannung Vcc wird an die Bitleitung BL* angelegt.

Als ein Ergebnis wird, da der Vorgang des Anlegens der Spannung auf Masse-Niveau an die Bitleitung BL auf der Seite hohen Poten tials (Vcc-VT) und der Vorgang des Anlegens der Stromversor gungsspannung Vcc an die Bitleitung BL* auf der Seite niedrigen Niveaus (Vcc-VT-ΔV) zusammen mit dem Ausgleichsbetrieb durch Anschalten des Transistors T7 verwirklicht werden, die Zeit, die die Potentiale des Bitleitungspaares Bl und BL* zum Erreichen der Zentrumsspannung VC benötigen, im Vergleich mit den bekannten Fällen kürzer.

Als nächstes wird, angenommen, daß in der Speicherzelle 11 der Knoten N1 auf dem L-Niveau und der Knoten N2 auf dem H-Niveau ist, und das in der Speicherzelle 12 der Knoten N1 auf dem H-Ni veau und der Knoten N2 auf L-Niveau ist, der Ausgleichsbetrieb im Fall des fortlaufenden Lesens von in der Speicherzelle 11 und in der Speicherzelle 12 gespeicherten Daten beschrieben.

Zuerst wird der Betrieb des Lesens der Speicherzelle 11 durch Auswahl der Wortleitung WL1 wie in dem bekannten Fall ausgeführt. Als Ergebnis wird das Potential der Bitleitung BL (Vcc-VT- ΔV), das Potential der Bitleitung BL* wird (Vcc-VT) und das Ausgabesignal OUT erreicht das L-Niveau.

Als nächstes wird der Betrieb des Lesens der Speicherzelle 12 ausgeführt und die Wortleitung WL2 wird ausgewählt.

Zu diesem Zeitpunkt erhöht die ATD-Steuerschaltung 7 den Wechsel in der Adresse erkennend das ATD-Steuersignal S7 auf das H-Niveau in einem vorbestimmten Zeitraum, wie in Fig. 4 durch die gestri chelte Linie gezeigt, um den Transistor T7, der zwischen dem Bit leitungspaar BL und BL* angeordnet ist, anzuschalten, wodurch die Potentiale des Bitleitungspaares BL und BL* ausgeglichen werden.

Wenn das ATD-Steuersignal S7 auf H-Niveau steigt, erhöht die Spannungsanlegesteuerschaltung 21 das Steuersignal S21B auf das H-Niveau auf der Basis des Ausgabesignals OUT auf dem L-Niveau (das Steuersignal S21A bleibt auf dem L-Niveau).

Dann schalten die Transistoren T11 und T14 in der Steueranlege schaltung 22 an, so daß die Stromversorgungsspannung Vcc an die Bitleitung BL angelegt wird und die Spannung des Masse-Niveaus an die Bitleitung BL* angelegt wird.

Als ein Ergebnis werden zusammen mit dem Ausgleichsbetrieb durch Anschalten des Transistors T7 der Vorgang des Anlegens der Span nung auf Masse-Niveau an die Bitleitung BL* auf der Seite hohen Potentials (Vcc-VT) und der Vorgang des Anlegens der Stromver sorgungsspannung Vcc an die Bitleitung BL auf der Seite niedrigen Potentials (Vcc-VT-ΔV) ausgeführt. Daher wird der Zeitraum, der für das Bringen der Potentiale des Bitleitungspaares BL und BL* auf das Zentrumspotential VC benötigt wird, verglichen mit den bekannten Fällen kürzer.

Auf diesem Weg wird bei dem SRAM entsprechend der ersten Ausfüh rungsform, da während des Ausgleichsbetriebs durch die ATD-Steu ersschaltung 7 die Spannung auf Masse-Niveau an die Bitleitung BL (BL*) auf der Seite höheren Potentials des Bitleitungspaares BL und BL* und die Stromversorgungsspannung Vcc an die Bitleitung BL* (BL) auf der Seite niedrigeren Potentials angelegt wird, die Aus gleichszeit verkürzt.

Dem entsprechend kann, wie in Fig. 4 gezeigt, die Pulsweite auf H-Niveau des ATD-Steuersignal S7 auf tω2 reduziert werden, welche in dem bekannten Fall tω1 war, und der Zeitpunkt zu dem das Bit leitungspaar BL und BL* das Zentrumspotential VC erreicht wird auf t42 verbessert, welcher früher als der bekannte Zeitpunkt t41 ist.

Als ein Ergebnis wird die Leseniveauübergangszeit des Lesever stärkers 5 ebenfalls von der bekannten Zeit t51 auf die Zeit t52 verbessert, und die Übergangszeit des Ausgabesignals OUT durch den Ausgabepuffer 6 wird von der bekannten Zeit t61 auf die Zeit t62 verbessert, was ein Hochgeschwindigkeitslesen ermöglicht.

Obwohl die Spannungsanlegeschaltung in dem Beispiel der ersten Ausführungsform zwischen dem Bitleitungspaar BL und BL* ausgebil det ist, kann sie zwischen dem I/O-Leitungspaar I/O und I/O* aus gebildet sein.

Zweite bevorzugte Ausführungsform

Fig. 5 ist ein Ersatzschaltbild, das die interne Struktur einer Spannungsanlegeschaltung 22′ eines SRAM der zweiten Ausführungs form zeigt. Die allgemeine Struktur ist dieselbe wie bei der in Fig. 1 gezeigten ersten Ausführungsform, und die interne Struk tur der Speicherzellen ist die in Fig. 12 gezeigte.

Wie in der Figur gezeigt, weist die Spannungsanlegeschaltung 22′ eine erste Spannungsanlegeschaltung 22A und eine zweite Span nungsanlegeschaltung 22B auf. Die erste Spannungsanlegeschaltung 22A weist NMOS-Transistoren Q12 bis Q14 und Widerstände R11, R12, und die zweite Spannungsanlegeschaltung 22B weist NMOS-Transisto ren Q21, Q23 und Q24 und Widerstände R21 und R22 auf.

In der ersten Spannungsanlegeschaltung 22A ist das eine Ende des Widerstandes R11 mit einer Stromversorgung Vcc verbunden und der Widerstand R12 und der Transistor Q12 sind in Reihe zwischen ei ner Stromversorgung Vcc und Masse angeordnet. Der Widerstand R11 weist an seinem anderen Ende einen Knoten N3 auf, der mit dem Gate des Transistors Q12 verbunden ist. Der Transistor Q13 ist zwischen dem Knoten N3 und der Bitleitung BL vorgesehen, der Transistor Q14 ist zwischen einem Knoten N4 zwischen dem Wider stand R12 und dem Transistor Q12 und der Bitleitung BL* vorgese hen. Steuersignale S21B sind an die Gates der Transistoren Q13 und Q14 angelegt.

In der zweiten Spannungsanlegeschaltung 22B ist ein Ende des Transistors R22 mit einer Stromversorgung Vcc verbunden und der Transistor Q21 und der Widerstand R21 sind zwischen einer Strom versorgung und Masse vorgesehen. Ein Knoten N6 an dem anderen Ende des Widerstandes R22 ist mit dem Gate des Transistors Q21 verbunden. Der Transistor Q23 ist zwischen einem Knoten N5 und der Bitleitung BL vorgesehen und der Transistor Q24 ist zwischen einem Knoten N6 zwischen dem Widerstand R21 und dem Transistor Q21 und der Bitleitung BL* vorgesehen. Steuersignale S21A sind an die Gates der Transistoren Q23 und Q24 angelegt.

Die erste Spannungsanlegeschaltung 22A ist nahezu äquivalent zu der Struktur der in Fig. 12 gezeigten Speicherzelle 11 und die erste Spannungsanlegeschaltung 22A ist äquivalent zu einer Struk tur, in der kein Transistor Q1 der Speicherzelle 11 vorgesehen ist und die Wortleitung WL durch eine Signalleitung für das Steu ersignal S21B ersetzt ist. Die Transistoren Q12, Q13 und Q14 ha ben dieselben Strukturen wie die Transistoren Q2, Q3 bzw. Q4 und die Widerstände R11 und R12 haben dieselben Strukturen wie die Widerstände R11 bzw. R2. Das heißt, der Betrieb, in dem der Kno ten N3 das H-Niveau erreicht und der Knoten N4 das L-Niveau er reicht, wenn das Steuersignal S21B das H-Niveau erreicht, ist entsprechend dem der in Fig. 12 gezeigten Speicherzelle.

Die zweite Spannungsanlegeschaltung 22B hat auch eine beinahe äquivalente Struktur zu der der Speicherzelle 11, und die zweite Spannungsanlegeschaltung 22B ist äquivalent zu einer Struktur, in der kein Transistor Q2 der Speicherzelle 11 vorgesehen ist und die Wortleitung WL durch eine Signalleitung für das Steuersignal S21A ersetzt ist. Die Transistoren Q21, Q23 und Q24 haben diesel ben Strukturen wie die Transistoren Q1, Q3 bzw. Q4 und die Wi derstände R21 und R22 haben dieselben Strukturen wie die Wi derstände R1 bzw. R2. Das heißt, daß der Betrieb, in dem der Kno ten N5 das L-Niveau erreicht und der Knoten N4 das H-Niveau er reicht, wenn das Steuersignal S21B das H-Niveau erreicht, äquiva lent zu dem der Speicherzelle aus Fig. 12 ist.

Bei der Spannungsanlegeschaltung 22′ mit einer solchen Struktur schalten die Transistoren Q23 und Q24 an, wenn das Steuersignal S21A auf dem H-Niveau ist (das Steuersignal S21B ist auf dem L- Niveau), so daß die Bitleitung BL über die Transistoren Q23 und Q21 mit dem Masse-Niveau verbunden ist und die Bitleitung BL* über den Transistor Q24 und den Widerstand R22 mit der Stromver sorgung Vcc verbunden ist. Anderseits schalten, wenn das Steuer signal S21B auf dem H-Niveau ist (das Steuersignal S21A ist auf dem L-Niveau), die Transistoren Q13 und Q14 an, so daß die Bit leitung BL über den Transistor Q13 und den Widerstand R11 mit der Stromversorgung Vcc verbunden ist und die Bitleitung BL* über die Transistoren Q14 und Q12 mit dem Masse-Niveau verbunden ist.

Nun angenommen, daß in der Speicherzelle 11 der Knoten N1 auf dem H-Niveau und der Knoten N2 auf dem L-Niveau ist, und das in der Speicherzelle 12 der Knoten N1 auf dem L-Niveau und der Knoten N2 auf dem H-Niveau ist, wird der Ausgleichsbetrieb in einem Bei spiel, in dem die in der Speicherzelle 11 und in der Speicherzel le 12 gespeicherten Daten fortlaufend ausgelesen werden, be schrieben.

Zuerst wird der Lesebetrieb der Speicherzelle 11 durch Auswahl der Wortleitung WL1 eingeführt. Als Ergebnis wird das Potential der Bitleitung BL (Vcc-VT) und das Potential der Bitleitung BL* wird (Vcc-VT-ΔV) und das Ausgabesignal OUT erreicht das H- Niveau.

Als nächstes wird zum Lesebetrieb der Speicherzelle 12 gewechselt und die Wortleitung WL2 wird ausgewählt.

Zu diesem Zeitpunkt hebt die ATD-Steuerschaltung 7 den Adreß wechsel erkennend das ATD-Steuersignal S7 auf das H-Niveau in einem vorbestimmten Zeitraum, um den Transistor T7, der zwischen dem Bitleitungspaar BL und BL* vorgesehen ist, anzuschalten, wo durch die Potentiale des Bitleitungspaares BL und BL* ausgegli chen werden.

Wenn das ATD-Steuersignal S7 auf das H-Niveau ansteigt, hebt die Spannungsanlegesteuerschaltung 21 das Steuersignal S21A auf das H-Niveau auf der Basis des Ausgangssignales OUT auf dem H-Niveau (das Steuersignal S21B ändert sich nicht vom L-Niveau).

Dann wird, da die Transistoren Q23 und Q24 in der zweiten Span nungsanlegeschaltung 22B der Spannungsanlegeschaltung 22′ an schalten, eine Spannung auf dem Masse-Niveau an die Bitleitung BL angelegt und die Stromversorgungsspannung Vcc wird an die Bitlei tung BL* angelegt.

Als ein Ergebnis wird zusammen mit dem Ausgleichsbetrieb durch Anschalten des Transistors T7 der Vorgang des Anlegens der Span nung auf Masse-Niveau an die Bitleitung BL auf der Hochpotential seite (Vcc-VT) und der Vorgang des Anlegens der Stromversor gungsspannung Vcc an die Bitleitung BL* auf der Niederpotential seite (Vcc-VT-ΔV) ausgeführt, so daß die Zeit, die für das Bringen der Potentiale des Bitleitungspaares BL und BL* auf das Zentrumspotential VC benötigt wird, wie bei der ersten Ausfüh rungsform verglichen mit den bekannten Fällen verkürzt wird.

Als nächstes wird unter der Annahme das in der Speicherzelle 11 der Knoten N1 auf dem L-Niveau und der Knoten N2 auf dem H-Niveau ist, und das in der Speicherzelle 12 der Knoten N1 auf dem H-Ni veau und der Knoten N2 auf dem L-Niveau, der Ausgleichsbetrieb in einem Beispiel des aufeinanderfolgenden Lesens von Daten, die in der Speicherzelle 11 und in der Speicherzelle 12 gespeichert sind, beschrieben.

Als erstes wird der Betrieb des Lesens der Speicherzelle 11 durch Auswahl der Wortleitung WL1 ausgeführt. Als Ergebnis erreicht das Potential auf der Bitleitung BL (Vcc-VT-ΔV), das Potential auf der Bitleitung BL* erreicht (Vcc-VT) und das Ausgabesignal OUT erreicht das L-Niveau.

Zu diesem Zeitpunkt gleicht die ATD-Steuerschaltung 7 unter Er kennung des Wechsels in der Adresse die Potentiale des Bitlei tungspaares BL und BL* durch Anheben des ATD-Steuersignales S7 auf das H-Niveau für einem vorbestimmten Zeitraum und Anschalten des zwischen dem Bitleitungspaar BL und BL* vorgesehenen Transi stors T7 aus.

Wenn das ATD-Steuersignal S7 das H-Niveau erreicht, hebt die Spannungsanlegesteuerschaltung 21 das Steuersignal S21B auf das H-Niveau auf der Basis des Ausgabesignales OUT auf dem L-Niveau (das Steuersignal S21A bleibt auf dem L-Niveau).

Dann wird, da die Transistoren Q13 und Q14 in der ersten Span nungsanlegeschaltung 22A der Spannungsanlegeschaltung 22′ an schalten, die Stromversorgungsspannung Vcc an die Bitleitung BL angelegt und die Spannung auf Masse-Niveau wird an die Bitleitung BL* angelegt.

Als Ergebnis wird der Vorgang des Anlegens der Spannung auf Mas se-Niveau an die Bitleitung BL* auf der Hochpotentialseite (Vcc- VT) und der Vorgang des Anlegens der Stromversorgungsspannung Vcc an die Bitleitung BL auf der Niederpotentialseite (Vcc-VT-ΔV) zusammen mit dem Ausgleichsbetrieb durch Anschalten des Transi stors T7 ausgeführt, so daß verglichen mit den bekannten Fällen die Zeit, in der die Potentiale des Bitleitungspaares BL und BL* das Zentrumspotential VC erreichen, verkürzt wird.

Fig. 6 ist ein Graph, der die Effekte bzw. Auswirkungen eigen tümlich für die zweite Ausführungsform zeigen. In dieser Figur stellten VB1 und VB2 die Potentiale des Bitleitungspaares BL bzw. BL* dar, und VS1 und VS2 stellen ein H-Niveau-Bestimmungspotenti al und ein L-Niveau-Bestimmungspotential zur Datenerkennung durch den Leseverstärker 5 dar. Der Leseverstärker 5 startet den H-Ni veau-Verstärkungsvorgang genau dann, wenn das Potential des Bit leitungspaares BL und BL* höher als das H-Niveau-Bestimmungspo tential VS1 wird, und startet den L-Niveau-Verstärkungsprozeß genau dann, wenn es niedriger als das L-Niveau-Bestimmungspoten tial VS2 wird.

Da die Spannungsanlegeschaltung 22 entsprechend der ersten Aus führungsform in der Struktur nicht entsprechend den Speicherzel len ist, könnte das Zentrumspotential VC2 des Bitleitungspaares BL und BL* durch den Ausgleichsvorgang durch ATD-Steuerschaltung 7, wie in Fig. 6(b) gezeigt, aufgrund der Differenz von deren H- Niveau-Treiberfähigkeit und deren L-Niveau-Treiberfähigkeit nied riger als das L-Niveau-Bestimmungspotential VS2 gesetzt werden. In diesem Fall führt der Leseverstärker 5, nachdem ein relativ langer Zeitraum t2 verstrichen ist, nachdem die Speicherzelle ausgewählt ist und bis das Potential der Bitleitung BL (BL*) auf der Hochpotentialseite das H-Niveau-Bestimmungspotential über schreitet, den H-Niveau-Erkennungsbetrieb aus. Derselbe Sachver halt kann auftreten, für den Fall, daß das Zentrumspotential des Bitleitungspaares BL und BL* höher als das H-Niveau-Bestimmungs potential VS2 gesetzt wird.

Andererseits wird, da die Spannungsanlegeschaltung 22′ der zwei ten Ausführungsform den Speicherzellen in der Struktur ent spricht, wie in Fig. 6(a) gezeigt, das Potential VC1 des Bitlei tungspaares BL und BL* durch den Ausgleichsvorgang der ATD-Steu erschaltung 7 immer zwischen das H-Niveau-Bestimmungspotential VS1 und das L-Niveau-Bestimmungspotential VS2 gesetzt. Dement sprechend kann der Leseverstärker 5, nachdem ein relativ kurzer Zeitraum t1 (< t2) vergangen ist, bis das Potential auf der Bit leitung BL (BL*) auf der Hochpotentialseite höher als das H-Ni veau-Bestimmungspotential wird und das Potential auf der Bitlei tung BL* (BL) auf der Niederpotentialseite niedriger als das L- Niveau-Bestimmungspotential wird, seinen Bestimmungs- und Ver stärkungsbetrieb schnell ausführen.

Wie oben beschreiben, kann bei der zweiten Ausführungsform, da die Struktur der Spannungsanlegeschaltung 22′ der Speicherzelle entspricht, beim Ausgleichen das Zentrumspotential VC immer auf eine Potential gesetzt werden, welches der Leseverstärker 5 in einer kurzen Zeit erkennen kann. Daher hat die zweite Ausführungs form die Wirkung, daß das Hochgeschwindigkeitslesen zusätzlich zu den Auswirkungen der ersten Ausführungsform noch sicherer ausge führt werden kann.

Fig. 7 ist ein Ersatzschaltbild, das eine Speicherzelle mit 6 Transistoren-CMOS-Zellstruktur eines SRAM zeigt. Wie in der Figur gezeigt, sind ein PMOS-Transistor Q51 und ein NMOS-Transistor Q52 zwischen einer Stromversorgung VC und Masse vorgesehen. Ein PMOS- Transistor Q53 und ein NMOS-Transistor Q54 sind außerdem zwischen einer Stromversorgung Vcc und Masse vorgesehen. Ein NMOS-Transi stor Q55 ist zwischen einem Knoten N21 zwischen den Transistoren Q51, Q52 und einer Bitleitung BL vorgesehen, und ein NMOS-Transi stor Q56 ist zwischen einem Knoten N22 zwischen den Transistoren Q53, Q54 und einer Bitleitung BL* vorgesehen, und die Gates der Transistoren Q55, Q56 sind mit einer Wortleitung WL verbunden. Der Knoten N21 ist mit den Gates der Transistoren Q53 und Q54 gemeinsam verbunden, und der Knoten N22 ist mit den Gates der Transistoren Q51, Q2 gemeinsam verbunden.

Falls die 6-Transistor-CMOS-Zelle mit der in Fig. 7 gezeigten Struktur als die Speicherzelle 11 (12) aus Fig. 1 benutzt wird, muß die Struktur der Spannungsanlegeschaltung 22′ in dem SRAM der zweiten Ausführungsform modifiziert werden. Fig. 8 ist ein Er satzschaltbild, das die interne Struktur der Spannungsanlege schaltung 22′ in dem Fall, in dem Speicherzellen des SRAM der zweiten Ausführungsform die Struktur aus Fig. 7 haben, zeigt.

Wie in der Figur gezeigt, weist die Spannungsanlegeschaltung 22′ eine erste Spannungsanlegeschaltung 22A und eine zweite Span nungsanlegeschaltung 22B auf. Die erste Spannungsanlegeschaltung 22A weist einen PMOS-Transistor Q61, NMOS-Transistoren Q64 bis Q66 und die zweite Spannungsanlegeschaltung 22B weist NMOS-Tran sistoren Q72, Q75 und Q76 und einen PMOS-Transistor Q73 auf.

In der ersten Spannungsanlegeschaltung 22A sind die Transistoren Q61 und Q65 in Reihe zwischen einer Stromversorgung Vcc und einer Bitleitung BL vorgesehen, der Transistor Q61 hat sein Gate mit dem Masse-Niveau verbunden und die Steuersignale S21B sind an das Gate des Transistors Q65 angelegt. Die Transistoren Q64 und Q66 sind in Reihe zwischen dem Masse-Niveau und einer Bitleitung BL* vorgesehen, der Transistor Q64 hat sein Gate mit einer Stromver sorgung Vcc verbunden und die Steuersignale S21B sind an das Gate des Transistors Q66 angelegt.

In der zweiten Spannungsversorgungsschaltung 22B sind die Transi storen Q72, Q75 in Reihe zwischen Masse-Niveau und einer Bitlei tung BL gesetzt, wobei das Gate des Transistors Q72 mit einer Stromversorgung Vcc verbunden ist und die Steuersignale S21A an das Gate des Transistors Q75 angelegt sind. Die Transistoren Q73 und Q76 sind in Reihe zwischen einer Stromversorgung Vcc und ei ner Bitleitung BL* vorgesehen, wobei das Gate des Transistors Q73 mit dem Masse-Niveau verbunden ist und Steuersignale S21A an das Gate des Transistors Q76 angelegt sind.

Die erste Stromanlegeschaltung 22A bzw. die zweite Stromanlege schaltung 22B sind beinahe äquivalent zu den in Fig. 7 gezeigten Strukturen der Speicherzellen. Die erste Stromanlegeschaltung 22A hat eine zu dem Fall äquivalente Struktur, in dem die Wortleitung WL durch eine Signalleitung für die Steuersignale S21B ersetzt ist und der Knoten N21 auf dem H-Niveau und der Knoten N22 auf dem L-Niveau ist. Die Transistoren Q61, Q64, Q65 und Q66 weisen dieselben Strukturen wie die Transistoren Q51, Q54, Q55 bzw. Q56 auf.

Die zweite Stromanlegeschaltung 22B weist eine mit dem Fall äqui valente Struktur auf, in dem die Wortleitung WL durch eine Signalleitung für die Steuersignale S21A ersetzt ist und der Kno ten N21 auf dem L-Niveau und der Knoten N22 auf dem H-Niveau ist. Die Transistoren Q72, Q73, Q75 und Q76 weisen dieselben Struktu ren wie die Transistoren Q52, Q53, Q55 bzw. Q56 auf.

Bei der Spannungsanlegeschaltung 22′ mit einer solchen Struktur schalten, wenn das Steuersignal S21A auf dem H-Niveau ist (das Steuersignal S21B ist auf dem L-Niveau), die Transistoren Q75 und Q76 an, so daß die Bitleitung BL über den Transistor Q72 mit dem Masse-Niveau und die Bitleitung BL* über den Transistor Q73 mit der Stromversorgung Vcc verbunden ist.

Andererseits schalten die Transistoren Q65 und Q66, wenn das Steuersignal S21B auf dem H-Niveau ist (das Steuersignal S21A ist auf dem L-Niveau), an, so daß die Bitleitung BL mit der Stromver sorgung Vcc über den Transistor Q61 verbunden ist und die Bitlei tung BL* über den Transistor Q64 mit dem Masse-Niveau verbunden ist.

Dementsprechend wird während des Ausgleichsvorganges zusammen mit dem Ausgleichsbetrieb durch Anschalten des Transistors T7 der Vorgang des Anlegens der Spannung auf Masse-Niveau an die Bitlei tung BL* auf der Hochpotentialseite (Vcc - VT) und der Vorgang des Anlegens der Stromversorgungsspannung Vcc an die Bitleitung BL auf der Niederpotentialseite (Vcc-VT-ΔV) ausgeführt, so daß die zum Bringen der Potentiale des Bitleitungspaares BL und BL* auf das Zentrumspotential VC benötigte Zeit verglichen mit den bekannten Zeiten verkürzt wird.

Zusätzlich kann, wenn die Struktur der Spannungsanlegeschaltung 22′, die in Fig. 8 gezeigt ist, der in Fig. 7 gezeigten Spei cherzelle entspricht, das Zentrumspotential VC immer auf ein Po tential gesetzt werden, welches der Leseverstärker 5 in einem kurzen Zeitraum erkennen kann, was darin resultiert, daß zusätz lich zu den Auswirkungen der ersten Ausführungsform Hochgeschwin digkeitslesen noch sicherer realisiert werden kann.

Dritte bevorzugte Ausführungsform

Fig. 9 ist ein Ersatzschaltbild, das die Konfiguration eines SRAM der dritten Ausführungsform illustriert. Wie in der Figur gezeigt, ist anstelle der Spannungsanlegesteuerschaltung 21 und der Spannungsanlegeschaltung 22 aus Fig. 1 eine Spannungsanlege schaltung 23 vorgesehen. Die Spannungsanlegeschaltung 23 empfängt ein Ausgangssignal OUT und legt Spannung an das Bitleitungspaar BL und BL* an, so daß das Bitleitungspaar BL und BL* während eines H-Niveau-Zeitraums des ATD-Steuersignals S7 in einem kürzeren Zeitraum ausgeglichen wird. Die interne Struktur der Speicherzel le 11 (12) ist die in Fig. 12 gezeigte. Die anderen Konfigura tionen sind dieselben, wie die in Fig. 1 gezeigten, weswegen die Beschreibung dessen nicht wiederholt wird.

Fig. 10 ist ein Ersatzschaltbild, das die interne Struktur der Spannungsanlegeschaltung 23 aus Fig. 9 zeigt. Wie in der Figur gezeigt, weist die Spannungsanlegeschaltung 23 vier Transistoren Q31 bis Q34 und zwei Widerstände R31 und R32 auf. Der Widerstand R31 und der Transistor Q31 sind in Reihe zwischen einer Stromver sorgung Vcc und Masse vorgesehen, und der Widerstand R32 und der Transistor Q32 sind in Reihe zwischen einer Stromversorgung Vcc und Masse vorgesehen. Ein Knoten N7 zwischen dem Widerstand R31 und dem Transistor Q31 ist mit der Bitleitung BL über den Transi stor Q33 verbunden und ein Knoten N8 zwischen dem Widerstand R32 und dem Transistor Q32 ist über den Transistor Q34 mit der Bit leitung BL* verbunden. Die ATD-Steuersignale S7 sind an die Gates der Transistoren Q33 und Q34 angelegt.

Das Ausgabesignal OUT ist an das Gate des Transistors Q31 ange legt und ein invertiertes Ausgabesignal OUT* (), welches aus dem Ausgabesignal OUT, welches durch einen Inverter 30 geschickt wird, erhalten wird, ist an das Gate des Transistors Q32 ange legt.

Die Spannungsanlegeschaltung 23 mit einer solchen Struktur ist im wesentlichen äquivalent zu der Struktur der Speicherzelle 11 aus Fig. 12, die sich von derselben dadurch unterscheidet, daß das Ausgangssignal OUT und das invertiertes Ausgabesignal OUT* an die Gates der Transistoren Q31 und Q32 angelegt sind. Die Transisto ren Q31 bis Q34 weisen dieselben Strukturen wie die entsprechen den Transistoren Q1 bis Q4 und die Widerstände R31 und R32 weisen dieselben Strukturen wie die Widerstände R1 bzw. R2 auf.

Nun angenommen, daß in der Speicherzelle 11 der Knoten N1 auf einem H-Niveau und der Knoten N2 auf einem L-Niveau, und das in der Speicherzelle 12 der Knoten N1 auf dem L-Niveau und der Kno ten N2 auf dem H-Niveau ist, wird im folgenden der Ausgleichsbe trieb des SRAM der dritten Ausführungsform in einem Beispiel, in dem die in der Speicherzelle 11 und der Speicherzelle 12 gespei cherten Daten fortlaufend ausgelesen werden, beschrieben.

Zuerst wird der Lesebetrieb der Speicherzelle durch Auswahl der Wortleitung WL1 ausgeführt. Als Ergebnis wird das Potential auf der Bitleitung BL (Vcc - VT), das Potential auf der Bitleitung BL* wird (Vcc-VT-ΔV) und das Ausgabesignal OUT erreicht das H-Niveau.

Als nächstes wird der Lesebetrieb der Speicherzelle 12 ausgeführt und die Wortleitung WL2 wird ausgewählt.

Zu diesem Zeitpunkt verursacht die ATD-Steuersschaltung in Erken nung des Wechsels in der Adresse in einem vorbestimmten Zeitraum einen Anstieg des ATD-Steuersignals S7 auf das H-Niveau und schaltet den zwischen dem Bitleitungspaar BL und BL* vorgesehenen Transistor T7 an, um die Potentiale auf dem Bitleitungspaar BL und BL* auszugleichen.

Dann schalten die Transistoren Q33 und Q34 in der Spannungsanle geschaltung 23 an, der Transistor Q31 schaltet ebenfalls an und der Transistor Q32 schaltet ab. Dementsprechend wird an die Bit leitung BL eine Spannung auf Masse-Niveau und an die Bitleitung BL* eine Stromversorgungsspannung Vcc angelegt.

Als Ergebnis wird zusammen mit dem Ausgleichsbetrieb durch An schalten des Transistors T7 der Vorgang des Anlegens der Spannung auf Masse-Niveau an die Bitleitung BL auf der Hochpotentialseite (Vcc-VT) und der Vorgang des Anlegens der Stromversorgungsspan nung Vcc an die Bitleitung BL* auf der Niederpotentialseite (Vcc-VT-ΔV) ausgeführt, so daß die Zeit, die die Potentiale des Bitleitung BL und BL* zum Erreichen des Zentrumspotentials VC benötigen, verglichen mit den bekannten, kürzer wird.

Als nächstes wird, angenommen, daß in der Speicherzelle 11 der Knoten N1 auf dem L-Niveau und der Knoten N2 auf dem H-Niveau ist, und das in der Speicherzelle 12 Knoten N1 auf dem H-Niveau und der Knoten N2 auf dem L-Niveau ist, der Ausgleichsbetrieb, in dem gespeicherte Daten kontinuierlich aus der Speicherzelle 11 und der Speicherzelle 12 gelesen werden, beschrieben.

Erstens wird der Betrieb des Lesens der Speicherzelle 11 durch Auswahl der Wortleitung WL1 ausgeführt. Als Ergebnis erreicht das Potential auf der Bitleitung BL (Vcc-VT-ΔV) das Potential auf der Bitleitung BL* erreicht (Vcc-VT) und das Ausgabesignal OUT erreicht das L-Niveau.

Als nächstes wird der Lesebetrieb der Speicherzelle 12 durch Aus wahl der Wortleitung WL2 ausgeführt.

Zu diesem Zeitpunkt verursacht die ATD-Steuerschaltung 7 auf die Erkennung des Adreßwechsel hin einen Anstieg des ATD-Steuersignal S7 auf das H-Niveau für einen vorbestimmten Zeitraum, um den Transistor T7, der zwischen dem Bitleitung BL und BL* vorgesehen ist, anzuschalten, um die Potentiale des Bitleitung BL und BL* einander anzugleichen.

Dann schalten in der Spannungsanlegeschaltung 23 die Transistoren Q33 und Q34 an, der Transistor Q32 schaltet ebenfalls an und der Transistor Q31 schaltet ab. Dementsprechend wird an die Bitlei tung BL die Stromversorgungsspannung Vcc und an die Bitleitung BL* die Spannung auf Masse-Niveau angelegt.

Als ein Ergebnis werden mit dem Ausgleichsbetrieb durch Anschal ten des Transistors T7 der Prozeß des Anlegens der Spannung auf Masse-Niveau an die Bitleitung BL* auf der Seite hohen Potentials (Vcc-VT) und der Prozeß des Anlegens der Stromversorgungsspan nung Vcc an die Bitleitung BL auf der Seite niedrigen Potentials (Vcc-VT-ΔV) implementiert, so daß die Zeit, in der die Po tentiale des Bitleitungspaares BL und BL* das Zentrumspotential VC erreichen, kürzer als in den bekannten Fällen wird und der Hochgeschwindigkeitslesebetrieb realisiert wird.

Da das Zentrumspotential VC beim Ausgleich immer auf ein Potenti al gesetzt werden kann, welches durch den Leseverstärker 5 in einer kurzen Zeit erkannt wird, weil die Struktur der Spannungs anlegeschaltung 23 äquivalent zu der in Fig. 12 gezeigten Spei cherzelle ist, kann zusätzlich wie in der zweiten Ausführungsform die Wirkung, daß ein sichereres Hochgeschwindigkeitslesen reali siert werden kann, erreicht werden.

Desweiteren ist es nicht notwendig, eine Schaltung entsprechend der Spannungsanlegesteuerschaltung 21 der ersten und der zweiten Ausführungsformen vorzusehen, und die Spannungsanlegeschaltung 23 kann in einer Ausbildungsfläche ausgebildet werden, die beinahe dieselbe wie die der Speicherzelle 11 ist. Als Folge kann gegen über der ersten und der zweiten Ausführungsform die Zahl der be nötigten Teile reduziert werden und die Spannungsanlegeschaltung 23 kann sicher zwischen dem Bitleitungspaar BL und BL* ausgebil det werden, wodurch der SRAM der dritten Ausführungsform auf bei nahe derselben Fläche wie der bekannte SRAM ausgebildet werden kann.

Vierte bevorzugte Ausführungsform

Fig. 14 ist ein Ersatzschaltbild, das die Konfiguration eines SRAM der vierten Ausführungsform zeigt. Wie in der Figur gezeigt, sind Speicherzellen 11 und 12 in Reihe zwischen einem Bitlei tungspaar BL und BL* ausgebildet. Die Speicherzellen 11 und 12 sind mit verschiedenen Wortleitungen WL1 bzw. WL2 verbunden. In der Praxis sind die Speicherzellen in einer Matrix angeordnet, und eine Mehrzahl von Bitleitungspaaren, die mit den gemeinsam in einer Spalte angeordneten Speicherzellen verbunden sind und eine Mehrzahl von Wortleitungen, die mit den gemeinsam in derselben Zeile angeordneten Speicherzellen verbunden sind, sind vorgese hen. Zur Vereinfachung der Beschreibung jedoch sind der Figur nur die Speicherzellen 11, 12 und deren Umgebung dargestellt.

Alle Wortleitungen WL (WL1, WL2, . . . ) sind mit einem Zeilendeko der 2 verbunden. Der Zeilendekoder 2 empfängt ein Zeilenadreßsi gnal RAD von außerhalb über einen Zeilenadreßpuffer 1, dekodiert das Zeilenadreßsignal RAD und aktiviert selektiv die Wortleitung WL.

Die einen Enden des Bitleitungspaares BL und BL* sind mit einer Stromversorgung Vcc über n-Kanal Transistoren T1 und T2 mit ge meinsamem Gate/Drain verbunden. Diese Transistoren T1, T2 und die Stromversorgung Vcc bilden eine Bitleitungsladungsschaltung. Die anderen Enden des Bitleitungspaares BL und BL* sind über n-Kanal Transistoren T3 und T4 mit einem I/O-Leitungspaar I/O und I/O* verbunden.

Ein Ausgang eines Spaltendekoders 3 ist mit den Gates der Transi storen T3 und T4 verbunden. Der Spaltendekoder 3 empfängt von au ßerhalb ein Spaltenadreßsignal CAD über einen Spaltenadreßpuffer 4 und dekodiert das Spaltenadreßsignal CAD zur selektiven Akti vierung der entsprechenden Ausgabeleitung.

Die einen Enden des I/O-Leitungspaares I/O und I/O* sind mit ei ner Stromversorgung Vcc über n-Kanal Transistoren T5 und T6 mit gemeinsamem Gate/Drain verbunden. Diese Transistoren T5, T6 und die Stromversorgung Vcc bilden eine I/O-Leitungsladungsschaltung. Die anderen Enden des I/O-Leitungspaares I/O und I/O* sind mit einem Leseverstärker 5 verbunden.

Der Leseverstärker 5 erkennt eine zwischen dem I/O-Leitungspaar I/O und I/O* auftretende Potentialdifferenz und gibt sein ver stärktes Signal als Leseverstärkerausgangssignal SA an einen Aus gabepuffer 6 aus. Der Ausgabepuffer 6 verstärkt das Leseverstär kerausgangssignal SA weiter zur Ausgabe eines Ausgabesignals OUT nach außen.

Eine ATD-Steuerschaltung 7 empfängt das Zeilenadreßsignal RAD und das Spaltenadreßsignal CAD und hebt, falls sie einen Wechsel in der Adresse des Zeilenadreßsignales RAD oder des Spaltenadreßsi gnals CAD erkennt, das normalerweise auf L-Niveau befindliche ATD-Steuersignal S7 für einen vorbestimmten Zeitraum auf das H- Niveau.

Ein n-Kanal Transistor T7 zum Ausgleich ist zwischen dem Bitlei tungspaar BL und BL* vorgesehen, und das ATD-Steuersignal S7 ist an das Gate des Transistors T7 angelegt.

Ein Leseverstärker 24, eine Spannungsanlegesteuerschaltung 21 und eine Spannungsanlegeschaltung 22 sind zwischen jedem Bitleitungs paar BL bzw. BL* vorgesehen.

Der Leseverstärker 24 erkennt eine Differenz im Potential zwi schen den Bitleitungen BL und BL* und gibt sein verstärktes Si gnal als Leseverstärkerausgangssignal S24 an die Spannungsanlege steuerschaltung 21 aus.

Die Spannungsanlegesteuerschaltung 21 empfängt das ATD-Steuersi gnal S7 der ATD-Steuerschaltung 7 und das Leseverstärkerausgangs signal S24 des Leseverstärkers 24 und gibt ein Steuersignal S21 auf der Basis des Leseverstärkerausgangssignals S24 an die Span nungsanlegeschaltung 22 während eines H-Niveau-Zeitraums des ATD- Steuersignal S7 aus.

Die Spannungsanlegeschaltung 22 legt Spannungen an die Bitleitung BL bzw. BL* an, so daß das Bitleitungspaar BL und BL* in dem kür zesten möglichen Zeitraum ausgeglichen wird. Die internen Struk turen der Speicherzellen 11 und 12 sind dieselben wie die aus Fig. 12 bekannten.

Die interne Struktur der Spannungsanlegesteuerschaltung 21 ist dieselbe wie die in Fig. 2 gezeigte und die interne Struktur der Spannungsanlegeschaltung 22 ist dieselbe wie die in Fig. 3 ge zeigte. Die Spannungsanlegesteuerschaltung 21 der vier ten Ausführungsform jedoch empfängt das Leseverstärkerausgangs signal S24 anstatt des Ausgangssignals OUT.

Nun angenommen, daß in der Speicherzelle 11 der Knoten N1 auf dem H-Niveau ist und der Knoten N2 auf dem L-Niveau ist, und das in der Speicherzelle 12 der Knoten N1 auf dem L-Niveau und der Kno ten N2 auf dem H-Niveau ist, wird im folgenden das Beispiel des kontinuierlichen Lesens von gespeicherte Daten der Speicherzelle 11 und der Speicherzelle 12 als Beispiel nehmend der Ausgleichs betrieb des SRAM der vierten Ausführungsform beschrieben.

Zuerst wird der Lesebetrieb der Speicherzelle 11 durch Auswahl der Wortleitung WL1 wie in dem bekannten Betrieb ausgeführt. Als Ergebnis erreicht das Potential der Bitleitung BL (Vcc - VT), das Potential der Bitleitung BL* erreicht (Vcc-VT-ΔV) und das Ausgangssignal OUT und das Leseverstärkerausgangssignal S24 er reichen H-Niveaus.

Als nächstes schreitet der Betrieb mit dem Lesen der Speicherzel le 12 und der Auswahl der Wortleitung WL2 fort.

Zu diesem Zeitpunkt steigert die ATD-Steuerschaltung 7 den Wech sel in der Adresse der Zeilenadresse oder der Spaltenadresse CAD das ATD-Steuersignal S7 während eines Zeitraums tω2 auf das H-Ni veau, wie in Fig. 4 durch die gestrichelte Linie gezeigt, um den zwischen dem Bitleitungspaar BL und BL* vorgesehenen Transistor T7 anzuschalten, um die Potentiale des Bitleitungspaare BL und BL* auszugleichen.

Mit dem Trigger des Anstiegs des ATD-Steuersignal S7 auf das H- Niveau verursacht die Spannungsanlegesteuerschaltung 21 das Steu ersignal S21A auf der Basis des Leseverstärkerausgangssignals S24 auf dem H-Niveau (das Steuersignal S21B bleibt auf dem L-Niveau) zum Anstieg auf das H-Niveau.

Dann schalten die Transistoren T12 und T13 in der Spannungsanle geschaltung 22 an, so daß die Spannung auf Masse-Niveau an die Bitleitung BL und die Stromversorgungsspannung Vcc an die Bitlei tung BL* angelegt werden.

Als ein Ergebnis werden zusammen mit dem Ausgleichsbetrieb durch Anschalten des Transistors T7 der Anlegevorgang der Spannung auf Masse-Niveau an die Bitleitung BL auf der Hochpotentialseite (Vcc -VT) und der Anlegevorgang der Stromversorgungsspannung Vcc an die Bitleitung BL* auf der Niederpotentialseite (Vcc-VT-ΔV) ausgeführt, so daß die Zeit, die für die Potentiale des Bitlei tungspaares BL und BL* zum Erreichen des Zentrumspotentials VC benötigt wird, verglichen mit den bekannten Zeiten verkürzt ist.

Als nächstes wird unter der Annahme, daß in der Speicherzelle 11 der Knoten N1 auf dem L-Niveau und der Knoten N2 auf dem H-Niveau ist, und daß in der Speicherzelle 12 der Knoten N1 auf dem H-Ni veau und der Knoten N2 auf dem L-Niveau ist, der Ausgleichsbe trieb beim sukzessiven Auslesen von Daten, die in der Speicher zelle 11 und in der Speicherzelle 12 gespeichert sind, im folgen den beschrieben.

Als erstes wird wie bei den bekannten Betriebsabläufen der Lese betrieb der Speicherzelle 11 durch Auswahl der Wortleitung WL1 ausgeführt. Als ein Ergebnis erreicht das Potential der Bitlei tung BL (Vcc-VT-ΔV), das Potential der Bitleitung BL* er reicht (Vcc-VT) und das Ausgangssignal OUT und das Leseverstär kerausgangssignal S24 erreichen das L-Niveau.

Als nächstes schreitet der Betrieb des Lesens der Speicherzelle 12 fort und die Wortleitung WL2 wird ausgewählt.

Zu diesem Zeitpunkt steigert die ATD-Steuerschaltung 7, die den Wechsel in der Adresse der Zeilenadresse RAD oder der Spalten adresse CAD erkennt, wie in Fig. 4 durch die punktierte Linie gezeigt, das ATD-Steuersignal S7 für einen vorbestimmten Zeitraum auf H-Niveau und schaltet den zwischen dem Bitleitungspaar BL und BL* vorgesehenen Transistors T7 zum Ausgleich der Potentiale des Bitleitungspaares BL und BL* an.

Wenn das ATD-Steuersignal S7 das H-Niveau erreicht, steigert die Spannungsanlegesteuerschaltung 21 auf der Basis des Leseverstär kerausgangssignals S24 auf dem L-Niveau das Steuersignal S21B auf das H-Niveau (das Steuersignal S21A ändert sich nicht vom L-Ni veau).

Dann schalten in der Spannungsanlegeschaltung 22 die Transistoren T11 und T14 an, die Stromversorgungsspannung Vcc wird an die Bit leitung BL und die Spannung auf Masse-Niveau wird an die Bitlei tung BL* angelegt.

Als Ergebnis werden mit dem Ausgleichsbetrieb durch Anschalten des Transistors T7 der Prozeß des Anlegens der Spannung auf Mas se-Niveau an die Bitleitung BL* auf der Hochpotentialseite (Vcc - VT) und der Prozeß des Anlegens der Stromversorgungsspannung Vcc an die Bitleitung BL auf der Niederpotentialseite (Vcc-VT-ΔV) ausgeführt, um die Zeit um die Zeit, die benötigt wird, um die Po tentiale des Bitleitungspaares BL und BL* auf das Zentrumspoten tial VC zu bringen, gegenüber zuvor zu reduzieren.

Auf diesem Weg ist bei dem SRAM entsprechend der vierten Ausfüh rungsform, da die Spannung auf Masse-Niveau an die Bitleitung BL (BL*) auf der Hochpotentialseite des Bitleitungspaares BL und BL* angelegt wird und das Stromversorgungspotential Vcc an die Bit leitung BL (BL*) auf der Niederpotentialseite angelegt wird, wäh rend des Ausgleichsvorgangs durch die ATD-Steuerschaltung 7, die Ausgleichszeit verkürzt.

Dementsprechend wird, wie in Fig. 4 gezeigt, die Pulsweite des H-Niveaus des ATD-Steuersignals S7 gegenüber der bekannten Zeit tω1 auf tω2 reduziert, und die Zeit, die benötigt wird, um die Potentiale des Bitleitungspaares BL und BL* auf das Zentrumspo tential VC zu bringen, ist auf die Zeit t42 verbessert, was frü her als die bekannte Zeit t41 ist.

Als ein Ergebnis wird die Erkennungsniveauübergangszeit des Lese verstärkers 5 von der bekannten Zeit t51 auf die Zeit t52 verbes sert, und die Übergangszeit für das Ausgabesignal OUT durch den Ausgabepuffer 6 wird auch von der bekannten Zeit t61 auf die Zeit t62 verbessert, was Hochgeschwindigkeitslesen ermöglicht.

Zusätzlich wird, wie in Fig. 14 gezeigt, ein Leseverstärker 24, der in der Lage ist eine Potentialdifferenz zwischen jedem Bit leitungspaar BL und BL* zu erkennen, vorgesehen, wodurch der Be trieb der Spannungsanlegesteuerschaltung 21 unabhängig für jede Bitleitungspaareinheit mit den Leseverstärkerausgangssignalen S24 dieses Leseverstärkers 24 gesteuert werden kann.

Daher wird, ohne etwas über das Zeilenadreßsignal RAD auszusagen, selbst wenn ein Spaltenadreßsignal CAD zum Wechsel eines Bitlei tungspaares BL und BL*, das mit dem I/O-Leitungspaar I/O und I/O* verbunden ist, wechselt, das Hochgeschwindigkeitslesen ermög licht.

Fünfte bevorzugte Ausführugsform

Falls die interne Struktur der Speicherzellen des SRAM entspre chend der vierten Ausführungsform von dem in Fig. 12 gezeigten Hochwiderstands-Ladungstyp ist, wie in der zweiten Ausführungs form, kann die Spannungsanlegeschaltung 22 in der Struktur des SRAM durch die Spannungsanlegeschaltung 22′ mit der in Fig. 5 gezeigten Struktur ersetzt werden.

In diesem Fall kann wie in der zweiten Ausführungsform, da das Zentrumspotential VC beim Ausgleich immer auf ein Potential, wel ches der Leseverstärker 5 in einem kurzen Zeitraum erkennen kann, da die Struktur der Spannungsanlegeschaltung 22′ äquivalent zu der der Speicherzelle ist, gesetzt werden, was die Auswirkung hat, daß zusätzlich zu den Auswirkungen der vierten Ausführungs form das Hochgeschwindigkeitslesen noch sicherer realisiert wer den kann.

Außerdem kann, falls die interne Struktur der Speicherzelle der vierten Ausführungsform die der in Fig. 7 gezeigten 6-Transi stor-CMOS-Zellstruktur ist, der SRAM die Struktur, in der die Spannunganlegeschaltung 22 durch die Spannungsanlegeschaltung 22′ mit der in Fig. 8 gezeigten Struktur ersetzt ist, haben.

Auch in diesem Fall kann wie bei der zweiten Ausführungsform, da die in Fig. 8 gezeigte Struktur der Spannungsanlegeschaltung 22′ äquivalent zu der in Fig. 7 gezeigten Speicherzelle ist, das Zentrumspotential VC beim Ausgleich ohne Fehler auf ein Potential gesetzt werden, welches durch den Leseverstärker 5 in einer kurz en Zeit erkannt werden kann, was in der Wirkung, daß das Hochge schwindigkeitslesen zusätzlich zu den Auswirkungen der vierten Ausführungsform noch sicherer ausgeführt werden kann, hat.

Sechste bevorzugte Ausführungsform

Fig. 15 ist ein Ersatzschaltbild, das einen SRAM der sechsten Ausführungsform zeigt. Wie in der Figur gezeigt, ist eine Span nungsanlegeschaltung 23 anstelle der Spannungsanlegesteuerschal tung 21 und der Spannungsanlegeschaltung 22 aus Fig. 14 vorgese hen. Die Spannungsanlegeschaltung 23 empfängt das Leseverstärker ausgangssignal S24 und legt Spannungen an die Bitleitung BL und die Bitleitung BL*, so daß das Bitleitungspaar BL und BL* während des H-Niveau-Zeitraums des ATD-Steuersignals S7 in einem Zeit raum, der so kurz wie möglich ist, ausgeglichen wird. Die interne Struktur der Speicherzelle 11 (12) ist die in Fig. 12 gezeigte. Die anderen Strukturen sind dieselben, wie die in Fig. 14 ge zeigten, weswegen die Beschreibung derselben hier nicht wieder holt wird. Die interne Struktur der Spannungsanlegeschaltung 23 ist dieselbe wie die der Spannungsanlegeschaltung 23 der dritten Ausführungsform, die in Fig. 10 gezeigt ist, weswegen die Be schreibung derselben hier nicht wiederholt wird.

Bei dem SRAM der sechsten Ausführungsform wird zusammen mit dem Ausgleichsbetrieb durch Anschalten des Transistors T7 der Vorgang des Anlegens der Spannung auf Masse-Niveau an die Bitleitung BL* auf der Hochpotentialseite (Vcc-VT) und der Vorgang des Anle gens der Stromversorgungsspannung Vcc an die Bitleitung BL auf der Niederpotentialseite (Vcc-VT-ΔV) ausgeführt, so daß die Zeit, die für die Potentiale des Bitleitungspaares BL und BL* zum Erreichen des Zentrumspotentials VC benötigt wird, verkürzt ist, was in einem Hochgeschwindigkeitslesebetrieb resultiert.

Zusätzlich kann das Zentrumspotential VC beim Ausgleichen immer auf ein Potential gesetzt werden, welches in einem kurzen Zeit raum durch den Leseverstärker 5 erkennbar ist, da die Struktur der Spannungsanlegeschaltung 23 der in Fig. 12 gezeigten Spei cherzelle äquivalent ist. Dementsprechend kann wie in der fünften Ausführungsform das Hochgeschwindigkeitslesen sicherer realisiert werden.

Weiter kann, wie in Fig. 15 gezeigt, da ein Leseverstärker 24 vorgesehen ist, der eine Differenz im Potential zwischen jedem Bitleitungspaar BL und BL* erkennen kann, der Betrieb der Span nungsanlegeschaltung 23 für jede Bitleitungspaareinheit durch das Leseverstärkerausgangssignal S24 und den Leseverstärker 24 indi viduell gesteuert werden.

Dementsprechend kann, ohne etwas über die Zeilenadreßsignale RAD zu sagen, selbst wenn die Spaltenadreßsignale CAD wechseln und ein Bitleitungspaar BL und BL*, das mit dem I/O-Leitungspaar I/O und I/O* verbunden ist, geschaltet wird, Hochgeschwindigkeitsle sen ermöglicht werden.

Weiter kann, da keine der Spannungsanlegesteuerschaltung 21 der vierten und fünften Ausführungsformen entsprechende Schaltung vorgesehen werden muß, die Spannungsanlegeschaltung 23 in einer Fläche ausgebildet werden, die beinahe dieselbe wie die der Spei cherzelle 11 ist. Als ein Ergebnis kann verglichen mit den vier ten und fünften Ausführungsformen die Anzahl der zu bildenden Teile reduziert werden und die Spannungsanlegeschaltung 23 kann sicher zwischen dem Bitleitungspaar BL und BL* ausgebildet wer den, weswegen der SRAM der sechsten Ausführungsform in derselben Ausbildungsfläche wie die bekannten SRAMs ausgebildet werden kann.

Claims

1. Halbleiterspeichervorrichtung mit
einem Bitleitungspaar (BL, BL*) mit einer ersten Bitleitung (BL, BL* ) und einer zweiten Bitleitung (BL , BL*);
einer Mehrzahl von Speicherzellen (11, 12), die jeweils einen ersten und einen zweiten Anschluß aufweisen, wobei der erste An schluß mit der ersten Bitleitung verbunden und der zweite An schluß mit der zweiten Bitleitung verbunden ist, jede aus der Mehrzahl der Speicherzellen, wenn sie ausgewählt ist, einen Po tentialsetzbetrieb auf der Basis von gespeicherten Daten aus führt, zum Setzen von einem der ersten und zweiten Anschlüsse auf ein erstes Potential und des anderen Anschlusses auf ein zweites Potential, welches ein niedrigeres Niveau als das erste Potential aufweist;
einer Adreßsignalzuführeinrichtung (102, 1, 4) zum Zuführen eines Adreßsignals (AD, RAD, CAD);
einer Speicherzellenauswahleinrichtung (101, 2, 3) zum Auswählen einer aus der Mehrzahl von Speicherzellen (11, 12) auf der Basis des Adreßsignals (AD, RAD, CAD);
einer Lesedatenausgabeeinrichtung (5) zum Erkennen einer auf dem Bitleitungspaar (BL, BL*) erscheinenden Potentialdifferenz und zur Ausgabe eines Lesewertes auf der Basis der Potentialdiffe renz;
einer Adreßwechselerkennungseinrichtung (7) zur Ausgabe eines Adreßwechselerkennungssignals (S7) in einem vorbestimmten Zeit raum (tω2) in einem aktiven Status (H), bei Erkennung einer Ände rung in dem Adreßsignal (AD, RAD, CAD);
einer Ausgleichseinrichtung (T7) zum elektrischen Verbinden der ersten Bitleitung und der zweiten Bitleitung während des Zeit raums des aktiven Status des Adreßwechselerkennungssignals (S7); und
einer Spannungsanlegeeinrichtung (21, 22, 23) zum Erkennen momen taner Potentialniveaus auf der ersten Bitleitung und der zweiten Bitleitung und zum Anlegen einer Spannung niedrigen Niveaus an die Bitleitung auf der Seite höheren Potentials und einer Span nung höheren Niveaus an die Bitleitung auf der Seite niedrigeren Niveaus in dem Bitleitungspaar auf der Basis des Lesewertes wäh rend des Zeitraums des aktiven Status des Adreßwechselerken nungssignals (S7).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß die Spannungsanlegeeinrichtung (21, 22, 23) einen Steuerabschnitt zur Ausgabe eines Erkennungssignals der Potentialdifferenz eines Bitleitungspaares, zur Anzeige welche der ersten Bitleitung und der zweiten Bitleitung momentan auf einem höheren und einem niedrigeren Niveau ist auf der Basis des Lesewertes während des Zeitraums des aktiven Status des Adreß wechselerkennungssignals, und
einen Spannungsanlegeabschnitt zum Anlegen der Spannung niedrigen Niveaus an die Bitleitung auf der Seite höheren Potentials des Bitleitungspaares und der Spannung hohen Niveaus an die Bitlei tung auf der Seite niedrigen Potentials auf der Basis des Erken nungssignals der Potentialdifferenz des Bitleitungspaares während des Zeitraums des aktiven Status des Adreßwechselerken nungssignals aufweist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da durch gekennzeichnet, daß die Lesedatenausgabeeinrichtung ein Dateneingabe/-ausgabeleitungspaar (I/O, I/O*) mit einer er sten Dateneingabe/-ausgabeleitung, die mit der ersten Bitleitung des Bitleitungspaares verbunden ist, und eine zweite Dateneinga be/-ausgabeleitung, die mit der zweiten Bitleitung des Bitlei tungspaares verbunden ist, und
einen Leseverstärker (5), der zwischen das Dateneingabe/-ausgabe leitungspaar zur Ausgabe des Lesewertes durch Erkennung und Ver stärkung einer Potentialdifferenz auf der ersten Dateneingabe/ ausgabeleitung und der zweiten Dateneingabe/-ausgabeleitung ver bunden ist,
aufweist.

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, da durch gekennzeichnet, daß das Adreßwechselerkennungssignal (S7) und der Lesewert logi sche Signale sind, und
daß der Steuerabschnitt eine logische Schaltung aufweist, die als Eingaben das Adreßwechselerkennungssignal (S7) und den Lesewert empfängt und als eine Ausgabe das Erkennungssignal der Potential differenz des Bitleitungspaares, das als logisches Signal an zeigt, welche der ersten Bitleitung und der zweiten Bitleitung höher ist und welche niedriger ist, liefert.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß der Spannungsanlegeabschnitt weiter eine Struktur, die der Speicherzelle mindestens in dem Teil, der sich auf den Betrieb zum Anlegen der Spannung hohen Niveaus und der Spannung niedrigen Niveaus bezieht, äquivalent ist, aufweist.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß der Spannungsanlegeabschnitt mit einer ersten Stromversor gung, die die Spannung hohen Niveaus erzeugt, und mit einer zwei ten Stromversorgung, die die Spannung niedrigen Niveaus erzeugt, verbunden ist und eine der ersten und zweiten Stromversorgungen mit der ersten Bitleitung und die andere Stromversorgung mit der zweiten Bitleitung auf der Basis des Erkennungssignals der Poten tialdifferenz des Bitleitungspaares elektrisch verbindet.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speicherzelle eine Hochwiderstandsladungstypzellstruktur eines SRAM mit vier MOS-Transistoren und zwei Widerständen auf weist.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speicherzelle eine 6-Transistor-CMOS-Zellstruktur eines SRAM vier NMOS-Transistoren und zwei PMOSs aufweist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß mindestens ein Teil, der sich auf die Betriebsabläufe zum Anlegen der Spannung hohen Niveaus und der Spannung niedrigen Niveaus bezieht, in der Spannungsanlegeeinrichtung eine zu der Speicherzelle äquivalente Struktur aufweist.

10. Halbleiterspeichervorrichtung mit einer Mehrzahl von Speicherzellen (11, 12), die in einer Matrix angeordnet sind und jeweils einen ersten und einen zweiten An schluß aufweisen, und die, wenn sie ausgewählt sind, einen Poten tialsetzbetrieb zum Setzen eines Anschlusses der ersten und zwei ten Anschlüsse auf ein erstes Potential und des anderen Anschlus ses auf ein zweites Potential, welches ein niedrigeres Niveau als das erste Potential aufweist, auf der Basis von gespeicherten Daten ausführen;
einer Mehrzahl von Bitleitungspaaren (BL, BL*), die jeweils eine erste Bitleitung (BL, BL*) und eine zweite Bitleitung (BL*, BL) aufweisen, die mit den Speicherzellen in derselben Spalte gemein sam verbunden sind, wobei bei jedem aus der Mehrzahl der Bitlei tungspaare die erste Bitleitung mit dem ersten Anschluß der Spei cherzelle und die zweite Bitleitung mit dem zweiten Anschluß der Speicherzelle verbunden ist;
eine Mehrzahl von Wortleitungen (WL, WL1, WL2), die jeweils mit den Speicherzellen in derselben Zeile gemeinsam verbunden sind, zum Bringen der Speicherzellen in einen ausgewählten Zustand in einem aktivierten Zustand;
einer Zeilenadreßsignalzuführeinrichtung (102, 1) zum Zuführen eines Zeilenadreßsignales (AD, RAD);
einer Spaltenadreßsignalzuführeinrichtung (102, 4) zum Zuführen eines Spaltenadreßsignals (AD, CAD);
einer Wortleitungsauswahleinrichtung (101, 2) zur selektiven Ak tivierung einer aus der Mehrzahl der Wortleitungen auf der Basis des Zeilenadreßsignals (AD, CAD);
einer Bitleitungspaarauswahleinrichtung (101, 3) zur Auswahl ei nes aus der Mehrzahl der Bitleitungspaare als ein ausgewähltes Bitleitungspaar auf der Basis des Spaltenadreßsignals (AD, CAD); einer Mehrzahl von Bitleitungspaarlesewertausgabeeinrichtungen, die entsprechend zu jedem aus der Mehrzahl von Bitleitungspaaren zur Erkennung einer auf dem Bitleitungspaar erscheinenden Poten tialdifferenz und zur Ausgabe eines Lesewerts des Bitleitungspaa res auf der Basis der Potentialdifferenz vorgesehen sind; einer Externausgabelesewertausgabeeinrichtung zur Erkennung der auf dem ausgewählten Bitleitungspaar erscheinenden Potentialdif ferenz und zur Ausgabe des Lesewertes zur externen Ausgabe auf der Basis der Potentialdifferenz;
einer Adreßwechselerkennungseinrichtung (7) zur Ausgabe eines Adreßwechselerkennungssignals (S7) während eines vorbestimmten Zeitraumes in einem aktiven Zustand auf Erkennen eines Adreß wechsel des Zeilenadreßsignals (AD, RAD) oder des Spaltenadreß signales (AD, CAD);
einer Mehrzahl von Ausgleichseinrichtungen (T7), die entsprechend zu jedem aus der Mehrzahl der Bitleitungspaare zum elektrischen Verbinden der ersten Bitleitung und der zweiten Bitleitung des entsprechenden Bitleitungspaares während des Zeitraums des akti ven Status des Adreßwechselerkennungssignals (S7) vorgesehen sind; und
einer Mehrzahl von Spannungsanlegeeinrichtungen (21, 22, 23), die jeweils entsprechend zu jedem aus der Mehrzahl der Bitleitungs paare vorgesehen sind, zum Ausführen einer Erkennung, welches der momentanen Potentialniveaus der ersten Bitleitung und der zweiten Bitleitung in dem entsprechenden Bitleitungspaar höher und nied riger ist, auf der Basis des entsprechenden Bitleitungspaarlese werts während des Zeitraums des aktiven Status des Adreßwechsel erkennungssignals (S7) und zum Anlegen einer Spannung niedrigen Niveaus an die Bitleitung auf der Seite höheren Potentials und zum Anlegen einer Spannung hohen Niveaus an die Bitleitung auf der Seite niedrigen Potentials in dem Bitleitungspaar.

11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch ge kennzeichnet, daß die Mehrzahl von Spannungsanlegeeinrichtungen jeweils einen Steuerabschnitt zur Ausgabe eines Erkennungssignals der Potentialdifferenz eines Bitleitungspaares, das anzeigt, welche der ersten Bitleitung und der zweiten Bitleitung des entsprechen den Bitleitungspaares momentan höher und niedriger sind, auf der Basis des Bitleitungspaarlesewertes während des Zeitraums des aktiven Status des Adreßwechselerkennungssignals (S7), und einen Spannungsanlegeabschnitt zum Anlegen der Spannung niedrigen Niveaus an die Bitleitung auf der Seite höheren Potentials und zum Anlegen der Spannung hohen Niveaus an die Bitleitung auf der Seite niedrigeren Potentials des Bitleitungspaares auf der Basis des Erkennungssignals der Potentialdifferenz der Bitleitung wäh rend des Zeitraumes des aktiven Status des Adreßwechselerken nungssignals (S7) aufweist.

12. Halbleiterspeichervorrichtung nach Anspruch 10 oder 11, da durch gekennzeichnet, daß die Bitleitungspaarlesewertausgabeeinrichtung einen Lese verstärker (24) für ein Bitleitungspaar aufweist, der zwischen das Bitleitungspaar verbunden ist und eine Potentialdifferenz zwischen der ersten Bitleitung und der zweiten Bitleitung erkennt und verstärkt.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die Externausgabelesewertausgabeeinrichtung eine Mehrzahl von Dateneingabe/-ausgabeleitungspaaren (I/O, I/O*), die jeweils eine erste Dateneingabe/-ausgabeleitung und eine zweite Dateneingabe/-ausgabeleitung aufweisen,
eine Mehrzahl von Schalteinrichtungen, die entsprechend der Mehr zahl der Bitleitungspaare vorgesehen sind, zum, in einem aktiven Zustand, Herstellen einer elektrischen Verbindung zwischen der ersten Bitleitung des entsprechenden Bitleitungspaares der Mehr zahl der Bitleitungspaare und der ersten Dateneingabe/-ausgabe leitung des Dateneingabe/-ausgabeleitungspaares und einer elek trischen Verbindung zwischen der zweiten Bitleitung des entspre chenden Bitleitungspaares und der zweiten Dateneingabe/-ausgabe leitung des Dateneingabe/-ausgabeleitungspaares,
einen Leseverstärker (5) für ein Dateneingabe/-ausgabeleitungs paar, welcher zwischen das Dateneingabe/-ausgabeleitungspaar ver bunden ist, zur Ausgabe eines Lesewertes zwischen den Datenein gabe/-ausgabeleitungen durch Erkennung und Verstärkung einer Po tentialdifferenz der ersten Dateneingabe/-ausgabeleitung und der zweiten Dateneingabe/-ausgabeleitung, aufweist,
wobei die Bitleitungspaarauswahleinrichtung das ausgewählte Bit leitungspaar mit dem Dateneingabe/-ausgabeleitungspaar durch se lektive Aktivierung der Mehrzahl der Schalteinrichtungen entspre chend dem ausgewählten Bitleitungspaar auf der Basis des Spalten adreßsignals (AD, CAD) elektrisch verbindet.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß das Adreßwechselerkennungssignal (S7) und der Bitleitungsle sewert logische Signale sind, und
der Steuerabschnitt eine logische Schaltung, die Adreßwechseler kennungssignal (S7) und den Lesewert als Eingabe empfängt und das Erkennungssignal der Potentialdifferenz des Bitleitungspaares, das anzeigt, welche der ersten Bitleitung und der zweiten Bitlei tung hoch und niedrig sind, als ein logisches Signal ausgibt, aufweist.

15. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß der Spannungsanlegeabschnitt eine der Speicherzelle äquiva lente Struktur mindestens in einem Teil, der sich auf die Be triebsabläufe zum Anlegen der Spannung hohen Niveaus und der Spannung niedrigen Niveaus bezieht, aufweist.

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß der Spannungsanlegeabschnitt mit einer ersten Stromversor gung, die die Spannung hohen Niveaus liefert, und einer zweiten Stromversorgung, die die Spannung niedrigen Niveaus liefert, ver bunden ist und eine der ersten und zweiten Stromversorgungen mit der ersten Bitleitung und die andere Stromversorgung der zweiten Bitleitung auf der Basis des Erkennungssignals der Potentialdif ferenz des Bitleitungspaares elektrisch verbindet.

17. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, daß die Speicherzelle eine Hochwiderstandsladungstyp-Zellstruktur eines SRAM mit vier MOS-Transistoren und zwei Widerständen auf weist.

18. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, daß die Speicherzelle eine 6-Transistor-CMOS-Zellstruktur eines SRAM mit vier NMOS-Transistoren und zwei PMOSs aufweist.

19. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 18, dadurch gekennzeichnet, daß die Mehrzahl der Spannungsanlegeeinrichtungen jeweils eine zu der Speicherzelle mindestens in einem Teil, der sich auf die Be triebsabläufe zum Anlegen der Spannung hohen Niveaus und der Spannung niedrigen Niveaus bezieht, äquivalente Struktur auf weist.