DE4003690C2 - Schaltkreis zum Einstellen eines Spannungspegels entsprechend den Ausgangsdaten eines Halbleiterspeichers - Google Patents

Description

Die vorliegende Erfindung betrifft einen Schaltkreis zum Einstellen eines Spannungspegels entsprechend den Ausgangsdaten eines Halbleiterspeichers gemäß dem Oberbegriff des Patentanspruchs 1.

Eine derartige Schaltung ist aus US-A 45 70 091 bekannt. Bei der darin angegebenen Ausgangspufferschaltung für Halbleiterspeicher wird der Ausgangsanschluß zwischen zwei aufeinanderfolgenden Speicher-Ausleseoperationen jeweils wieder zurück auf einen Zwischenspannungspegel gebracht, wodurch sichergestellt wird, daß beim nächsten Ausgabeschritt lediglich etwa die Hälfte des Gesamtspannungshubes durchlaufen werden muß.

Eine ähnliche Anordnung ist darüber hinaus aus US-A 46 04 731 bekannt.

Im allgemeinen umfaßt eine dynamische Halbleiterspeichervorrichtung mit wahlfreiem Zugriff (DRAM) einen Datenausgangspuffer an ihrem Daten­ ausgangsanschluß, um die Ausgangssignale eines Leseverstärkers zu puf­ fern, und stellt die gepufferten Ausgangssignale einer Ausgangsanschluß­ fläche oder einem -stift zur Verfügung. Im Datenausgangspuffer werden die Ausgangsanschlüsse SAS, des Leseverstärkers zunächst auf einen logisch "hohen" und einen logisch "niedrigen" Wert gesetzt, oder sie werden alternativ auf einen mittleren Wert (z. B. eine hohe Impedanz) ge­ setzt. Wenn in der Zwischenzeit die Ausgangsanschlüsse SAS, ihre lo­ gischen Zustände zu logisch "niedrig" oder "hoch" ändern, wegen von der Speicherzelle gelesener Daten, dann werden die Daten gepuffert und mit den Ausgangsanschlüssen in Antwort auf einen Datenausgangsfrei­ gabetakt gekoppelt

Fig. 1 zeigt einen Datenausgangspuffer. Wie in der Zeichnung ge­ zeigt, umfaßt der Ausgangspuffer nach dem Stand der Technik zwei NMOS-Transistoren M1, M2, die in Reihe zwischen einem Spannungsversor­ gungsanschluß (Vcc-Stift) 14 und einem Erdpotential-Referenzanschluß (Vss-Stift) 16 angeschlossen sind. Ein zwischen den in Reihe angeschlos­ senen NMOS-Transistoren angeordneter Verbindungsknoten 20 ist mit ei­ nem Ausgangsanschluß (Dout-Stift) 18 über einen Induktor L2 verbunden. Daher gibt der Datenausgangspuffer Daten zum Knoten 20 entsprechend den logischen Daten, die in jedem der Gatter der Transistoren M1, M2 eingegeben werden. Außerdem ist ein Datenausgangstreiberkontroller 12 zum Empfang der Ausgangsdaten SAS, eines differentiellen Lesever­ stärkers (nicht gezeigt) und zum Empfang des Datenausgangsfreigabetak­ tes ΦOE vorgesehen. Diese Signale werden an einen Datenausgangspuffer im Datenausgangstreiberkontroller 12 angelegt. Dann legt der Datenaus­ gangstreiberkontroller 12 die Ausgangsdaten SAS, des differentiellen Verstärkers an jedes Gatter der NMOS-Transistoren M1, M2 an, wenn er vom Datenausgangsfreigabetakt ΦOE freigegeben ist.

In Fig. 1 sind die Induktoren L1, L2, L3 die Induktanzkomponenten, die durch Drahtbonden des Chipsubstrats mit jedem Chipanschluß gebildet werden. Die Induktoren L1, L2, L3 sind zwischen den jeweiligen Stiften und den NMOS-Transistoren M1, M2 in einer wohlbekannten Art ange­ schlossen. Der Strom I1 wird fließen, wenn der NMOS-Transistor M1 ange­ schaltet ist und zur gleichen Zeit der NMOS-Transistor M2 ausgeschaltet ist. Daher wird der Datenausgangsanschluß 18 in einem logisch hohen Zu­ stand sein. Auf der Gegenseite wird der Strom I2 fließen, wenn die NMOS- Transistoren M1, M2 jeweils ausgeschaltet und angeschaltet sind, wobei der logische Ausgangszustand des Datenausgangsanschlusses 18 in einen logisch niedrigen Zustand geändert.

Unter Bezugnahme auf Fig. 2, die ein Taktdiagramm zum Aufzeigen der Arbeitsweise des Datenausgangspuffers von Fig. 1 ist, zeigt diese ein allgemeines Beispiel eines schnellen Seitenbetriebs in einem DRAM. D.h. stellt einen Zeilenadreßtaktimpuls dar; stellt einen Spaltenadreß­ taktimpuls dar; ΦOE stellt einen Datenausgabefreigabetakt dar; CA stellt eine Spaltenadresse dar; A und B stellen den Datenausgang der Datenaus­ gangsanschlüsse A′, B′ des Datenausgangstreiberkontrollers 12 dar; I1 und I2 stellen jeweils den durch die NMOS-Transistoren M1 und M2 fließenden Strom dar; und Dout stellt die Ausgangsdaten des Datenaus­ gangsanschlusses 18 dar.

Unter Bezugnahme auf Fig. 3, die ein anderes Taktdiagramm zum Aufzeigen der Arbeitsweise des Datenausgangspuffers von Fig. 1 ist, zeigt diese einen statischen Spaltenbetrieb in einem DRAM. Die gleichen Be­ zeichnungen in dieser Zeichnung stellen die Wellenformen der gleichen Daten wie in Fig. 2 dar.

Zunächst wird hiernach der beispielhafte Betrieb der schnellen Seitenbetriebsart in einem DRAM mit dem bekannten Datenpuffer von Fig. 1 unter Bezugnahme auf die Wellenformen von Fig. 2 beschrieben.

Wenn der Zeilenadreßtaktimpuls und der Spaltenadreßtaktim­ puls im gleichen Zeitintervall in logisch "niedrigen" Zuständen sind, werden in einem herkömmlichen DRAM die Zeilen- und Spaltenadreßsignale sequentiell zu einer adressierten Speicherzelle gesandt, um die darin ge­ speicherten Daten auszulesen. Die aus der adressierten Speicherzelle aus­ gelesenen Daten werden dann mittels des Leseverstärkers (nicht gezeigt) verstärkt und als Datensignale SAS, an den Datenausgangstreiber­ kontroller 12 in Fig. 1 angelegt.

Etwa zu diesem Zeitpunkt wird der Datenausgabefreigabetakt ΦOE in den Datenausgangstreiberkontroller 12 mit einer gegebenen Verzögerung entsprechend der Änderung des Spaltenadreßtaktsignals , das nun von einem nicht aktiven "niedrigen" Zustand in einen aktiven "hohen" Zustand wechselt, eingegeben.

Der Datenausgangstreiberkontroller 12 empfängt den Freigabetakt ΦOE und stellt an seinen Ausgangsanschlüssen A′, B′ die von dem Lese­ verstärker erzeugten Signale SAS, zur Verfügung.

Unter der Annahme, daß die Ausgangsdaten SAS, des Lesever­ stärkers einer logischen "1" entsprechen, die aus einer adressierten Speicherzelle entsprechend einer ersten Spaltenadresse COL1 ausgelesen wird, stellt der Datenausgangstreiberkontroller 12 einen logisch "hohen" Zustand dem Gatter des NMOS-Transistors M1 und einen logisch "niedri­ gen" Zustand dem Gatter des NMOS-Transistors M2 zur Verfügung. Ent­ sprechend wird der Transistor M1 angeschaltet und der Transistor M2 ausgeschaltet. Daher wird die Drainspannung des Transistors M1 an den Knoten 20 angelegt. Der Strom I1 wird von dem Spannungszufuhranschluß 14 durch den Induktor L1 und den NMOS-Transistor M1 zum Ausgangsan­ schluß 18 durch den Knoten 20 geleitet.

Da der Strom I1 am Knoten 20 zum Ausgangsanschluß 18 durch den Induktor L2, der zwischen den Knoten 20 und dem Ausgangsanschluß 18 gebondet ist, geleitet wird, wie in der Zeichnung gezeigt, wechselt die Spannung am Ausgangsanschluß 18 von der Hochimpedanzspannung 2e zu der logisch "hohen" Spannung 2a, wie in Fig. 2 gezeigt. In diesem Fall wird Ausgangsrauschen erzeugt wegen des Induktors L1 des Spannungs­ versorgungsanschlusses 14 und dem Induktor des Ausgangsanschlusses 18. Daher wird zum Beispiel der Anfangsteil der Ausgangsdaten mit einem logisch "hohen" Zustand eine Rauschbreite entsprechend der folgenden Gleichung (1) haben:

NW_H = (L1+L2) | dI1/dt | (1)

Nachdem die logische "1" aus der durch die erste Spaltenadresse COL1 bezeichnete Speicherzelle wie oben beschrieben ausgelesen worden ist, hält der Spaltenadreßtaktimpuls den logisch "hohen" Zustand für ein gegebenes Zeitintervall und kehrt dann in den logisch "niedrigen" Zustand nach Erhalt der zweiten Spaltenadresse COL2, wie in Fig. 2 ge­ zeigt, zurück.

Daher werden von der nicht gezeigten Speicherzelle, die der zwei­ ten Spaltenadresse COL2 entspricht, die darin gespeicherten Daten aus­ gelesen und als Daten SAS, an den Datenausgangstreiberkontroller 12 aus Fig. 1 angelegt, nachdem sie mittels des Leseverstärkers in der glei­ chen Art wie zuvor beschrieben verstärkt worden sind.

Zur gleichen Zeit wird an den Datenausgangstreiberkontroller 12 der Freigabetakt ΦOE angelegt, der in einen logisch "niedrigen" Zustand entsprechend dem Spaltenadreßtaktimpuls wechselt, wie in Fig. 2 ge­ zeigt. Wenn der logische Zustand der von der Speicherzelle ausgegebenen Daten logisch "0" ist, sind die Ausgangsdaten von dem Datenausgangs­ treiberkontroller 12 die Daten A, B in Fig. 2.

Daher wird der NMOS-Transistor M1 ausgeschaltet, während der NMOS-Transistor M2 angeschaltet wird. Entsprechend wird der Strom I2, wie in Fig. 2 gezeigt, von dem Ausgangsanschluß 18 zum Erdpotential- Referenzspannungsanschluß 16 durch den Knoten 20 fließen. Da der Strom I2 durch den Induktor L3, der an den Erdpotential-Referenzspannungsan­ schluß 16 gekoppelt ist, und den Induktor L2, der an den Ausgangsan­ schluß 18 gekoppelt ist, fließt, geht der Datenausgang am Ausgangsan­ schluß 18 in den logisch "niedrigen" Zustand, wie in 2b in Fig. 2 gezeigt.

In diesem Fall wird die Rauschbreite der am Ausgangsanschluß 18 erzeugten Ausgangsdaten durch die Induktoren L2, L3 bestimmt und ist in Form der folgenden Gleichung (2) gegeben:

NW_L = (L2+L3) | dI2/dt | (2)

Wenn jedoch eine Halbleiterspeichervorrichtung mit dem Datenaus­ gangspuffer wie in Fig. 1 in dem schnellen Seitenbetrieb mit einer extrem kurzen Periode betrieben wird, entstehen die folgenden Probleme.

Für den Fall, daß die Daten des vorhergehenden Zyklus eine sehr kurze Ladezeit hatten, wird die Spannung des Datenausgangsanschlusses 18 möglicherweise nicht in den Hochimpedanz-Spannungszustand (2e in Fig. 2) für eine hinreichend lange Zeit zurückkehren, bevor die Daten des laufenden Zyklus an den Ausgang angelegt werden. Wenn der Datenaus­ gang des vorhergehenden Zyklus und der Datenausgang des laufenden Zyklus in ihrer Phase oder ihrem Spannungswert entgegengesetzt sind, wird daher die Datenausgabegeschwindigkeit relativ verringert, wegen des breiten Spannungshubs am Datenausgangsanschluß 18. Zusätzlich wird die Rauschbreite des Datenausgangs vom Datenausgangsanschluß 18 breiter wegen der Induktoren L1, L2 und L3 (siehe 2d in Fig. 2).

Als nächstes wird hiernach ein beispielhafter Betrieb des statischen Spaltenbetriebs in einer Halbleiterspeichervorrichtung mit dem Datenaus­ gangspuffer, wie in Fig. 1 gezeigt, unter Bezugnahme auf Fig. 3 be­ schrieben.

Wie in Fig. 3 gezeigt wird eine Halbleiterspeichervorrichtung, die im statischen Spaltenbetrieb betrieben wird, durch die Zeilenadresse ROW wie im üblichen Betrieb adressiert, wenn das Zeilenadreßtaktsignal in den aktiven "niedrigen" Zustand geht. Mit dem sequentiellen Empfang der ersten und zweiten Spaltenadreßsignale COL1, COL2, wie in Fig. 3 gezeigt, und dem gleichzeitigen Übergang des Spaltenadreßtaktsignals in den aktiven "niedrigen" Zustand werden auf die Daten, die in der Speicher­ zelle (nicht gezeigt), die von den Zeilen- und Spaltenadressignalen, ver­ anlaßt durch das Zeilenadreßtaktsignal , adressiert wird, gespeichert sind, zugegriffen (Auslesen).

Danach werden die von der Speicherzelle durch die obige Adreßbe­ zeichnung ausgelesenen Daten mittels des Leseverstärkers in einer Weise wie oben beschrieben verstärkt. Die Ausgangsdaten SAS, werden an den Datenausgangstreiberkontroller 12 in Fig. 1 angelegt. Etwa zu glei­ chen Zeit wird der von dem Spaltentaktsignal erzeugte Freigabetakt ΦOE nach einer Verzögerung um ein gegebenes Zeitintervall an den Aus­ gangstreiberkontroller 12 angelegt. Der Datenausgangstreiberkontroller 12 erhält den Freigabetakt ΦOE und stellt an seinen Ausgangsanschlüssen A′, B′ die Daten SAS, zur Verfügung.

Wenn die von einer Speicherzelle durch die erste Spaltenadresse COL1 in Fig. 1 zugegriffenen (ausgelesenen) Daten logisch "1" und die von der zweiten Spaltenadresse COL2 zugegriffenen Daten logisch "0" sind, was dem vorhergehenden logischen Zustand entgegengesetzt ist, dann gibt der Datenausgangstreiberkontroller 12 die Daten A, B in Fig. 3 an seinen Ausgangsanschlüssen A′, B′ aus. Daher werden die Ausgangs­ daten des Ausgangsanschlusses 18 zunächst auf eine hohe Impedanzspan­ nung gesetzt, wie in Fig. 3c von Fig. 3 gezeigt. Die logische "1", gezeigt in Fig. 3a, oder die logische "0", gezeigt in Fig. 3b von Fig. 3, sind zum Ausgangsanschluß 18 gepuffert.

Wenn jedoch eine Halbleiterspeichervorrichtung mit einem Datenaus­ gangspuffer wie in Fig. 1 in dem statischen Spaltenbetrieb betrieben wird, werden die folgenden Probleme auftreten.

Wenn die Phase der vorhergehenden Datenausgabe derjenigen der laufenden Datenausgabe entgegengesetzt ist, ist die Ladezeit, die benötigt wird, um zu dem Spannungswert des hohen Impedanzzustands zurückzu­ kehren, üblicherweise nicht zugeteilt. Daher wird der Spannungswert des Datenausgangsanschlusses 18 weiter überwiegen. Als Ergebnis wird die Datenzugriffsgeschwindigkeit (Ausgabegeschwindigkeit) verringert, vergli­ chen mit dem Fall, wenn die Daten unter der Bedingung erzeugt werden, daß der Ausgangsanschluß 18 immer auf der Hochimpedanzspannung liegt (3c von Fig. 3).

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Ausgangspufferschaltung anzugeben, die mit noch geringeren Verzögerungszeiten hinsichtlich der Zeitpunkte, zu denen Daten angefordert werden und zu denen sie stabil am Ausgang anstehen, auskommt. Diese Aufgabe wird durch den Gegenstand des Patentanspruchs 1 gelöst.

Nachfolgend wird eine bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen näher erläutert. Dabei zeigen die Zeichnungen im einzelnen:

Fig. 1 zeigt ein Diagramm eines Datenausgabepuffers zur Verwen­ dung in einer Halbleiterspeichervorrichtung nach dem Stand der Technik.

Fig. 2 zeigt ein Ablaufdiagramm des herkömmlichen Datenausgabe­ puffers aus Fig. 1.

Fig. 3 zeigt ein anderes Ablaufdiagramm des herkömmlichen Daten­ ausgabepuffers aus Fig. 1.

Fig. 4 zeigt einen Schaltkreis zum Einstellen des Spannungswertes des Datenausgabeanschlusses in einer Halbleiterspeicheranordnung in einem Ausführungsbeispiel der vorliegenden Erfindung.

Fig. 5 zeigt die Funktionswellenformen einiger Teile des in Fig. 4 gezeigten Ausführungsbeispieles.

Fig. 6 zeigt das Ablaufdiagramm des in Fig. 4 gezeigten Ausfüh­ rungsbeispieles.

Fig. 7 zeigt ein anderes Ablaufdiagramm des in Fig. 4 gezeigten Ausführungsbeispieles.

Unter Bezugnahme auf Fig. 4 wird dort gezeigt: ein Schaltkreis zum Einstellen des Spannungswertes des Datenausgangsanschlusses nach dem bevorzugten Ausführungsbeispiel der Erfindung. Der Schaltkreis ist mit einem inversen Verzögerungspuffer 20 nicht nur zum Invertieren des Freigabetaktes ΦOE sondern auch zum Verzögern des Freigabetaktes ver­ sehen.

Der Ausgang des inversen Verzögerungspuffers 20 und der Freiga­ betakt ΦOE sind mit einem NOR-Gatter 22 verbunden. Das NOR-Gatter 22 stellt ein Ausgangsdatenkontrollsignal ΦDCP einem Puffer 24 zum Puf­ fern des Ausgangs des NOR-Gatters 22 zur Verfügung. Der Ausgangsda­ tenkontrollsignalausgang ΦDCP des Puffers 24 wird dann an einen Schalt­ kreis zum Erzeugen einer Hochimpedanzspannung angelegt, der zwei NMOS-Transistoren M3, M4 umfaßt, die in Reihe zwischen die Spannungs­ versorgungsspannung Vcc und die Erdpotential-Referenzspannungs Vss geschaltet sind, zum Ausgeben einer Hochimpedanzspannung an den Kno­ ten 20 durch den einen Knoten 32.

Entsprechend dem Ausführungsbeispiel wird der Freigabetakt ΦOE allgemein an den inversen Verzögerungspuffer 20 und an den Freigabe­ taktanschluß des Datenausgangstreiberkontrollers 12 in Fig. 1 angelegt. Der Knoten 32 der Vorrichtung zur Erzeugung der Hochimpedanzspannung ist mit dem Knoten 20 der Treibervorrichtung verbunden.

In Fig. 4 umfaßt die Vorrichtung zur Erzeugung der Hochimpedanz­ spannung zwei NMOS-Transistoren M3, M4, die in Reihe zwischen der Spannungsversorgungsspannung Vcc und der Erdpotential-Referenzspan­ nung Vss, bei der der Verbindungspunkt des Knoten 32 ist, geschaltet sind, wobei jedes Gatter der Transistoren M3, M4 das Datenkontrollsignal ΦDCP des Puffers 24 empfängt.

Fig. 5 zeigt eine Betriebswellenform vorgegebener Teile des Ausfüh­ rungsbeispiels, wobei das ΦOE-Signal den Freigabetakt, den inver­ tierten Freigabetakt undΦDCP das Ausgangsdatenkontrollsignal des NOR- Gatters 22 darstellen.

Unter Bezugnahme auf Fig. 6 ist dort ein Diagramm der Ablaufwel­ lenformen des in Fig. 4 gezeigten Datenausgangspuffers gezeigt, wobei der Datenausgangspuffer gegenwärtig im schnellen Seitenbetrieb betrieben wird. In der Zeichnung stellt den Zeilenadreßpuls, den Spaltenadreßpuls, ADD die Adresse ΦOE den Freigabetakt, A und B den Ausgang des Datenausgangstreiberkon­ trollers 12, I1 und I2 die aktiven Ströme der NMOS-Transistoren M1, M2, ΦDCP das Kontrollsignal für die Ausgabedaten und Dout die Ausgabedaten des Datenausgangsanschlusses 18 dar.

Fig. 7 zeigt die Wellenformen des Datenausgabepuffers von Fig. 4, wenn er im statischen Spaltenbetrieb betrieben wird. Alle dortigen Be­ zugszeichen stellen die gleichen Daten oder Wellenformen dar wie in Fig. 6.

Ein beispielhafter Betrieb der Erfindung wird hiernach genauer unter Bezugnahme auf die Fig. 4-7 beschrieben.

Zunächst werden mit Hinblick auf einen beispielhaften Betrieb einer Halbleiterspeichervorrichtung mit dem Datenausgangspuffer von Fig. 4 bei einem Betrieb der Speichervorrichtung in der schnellen Seitenbetriebsart die Merkmale und Vorteile der Erfindung offensichtlich aus der Lektüre der Erklärung in Verbindung mit den beigefügten Zeichnungen.

Wenn die Adresse ADD, der Zeilenadreßtaktimpuls und der Spaltenadreßtaktimpuls von Fig. 6 an die Halbleiterspeichervorrich­ tung von Fig. 4 angelegt werden, werden in der Speicherzelle gespei­ cherte Daten, die in einer bestimmten Zeile und Spalte angeordnet sind, auf die gleiche Art wie in Fig. 2 beschrieben ausgelesen. Die aus der Speicherzelle ausgelesenen Daten werden durch den Leseverstärker ver­ stärkt und an den Datenausgangstreiberkontroller 12 angelegt.

In diesem Fall wird der Freigabetakt ΦOE mit einer bestimmten Ver­ zögerung an den Datenausgangstreiberkontroller angelegt. Wie in Fig. 6 gezeigt, folgt der Freigabetakt ΦOE mit der bestimmten Verzögerung dem Spaltenadreßtaktsignal . Zur gleichen Zeit wird der Freigabetakt ΦOE an den inversen Verzögerungspuffer 20 und an das NOR-Gatter 22 ange­ legt. Wenn die entsprechend der ersten Spaltenadresse COL1 der in Fig. 6 gezeigten Adresse ADD aus der Speicherzelle ausgelesenen Daten logisch "1" sind, dann geht nur der Anschluß A′ des Datenausgangstreiberkon­ trollers 12 in den logisch "hohen" Zustand, wie in Fig. 6 dargestellt.

Daher wird nur der NMOS-Transistor M1 angeschaltet, was dazu führt, daß der Strom I1 durch den Knoten 20 fließt. Daher macht der Ausgangsanschluß 18, der vorher im Hochimpedanzspannungszustand war (siehe 6c in Fig. 6), einen Übergang in den logisch "hohen" Zustand 6a von Fig. 6.

In der Zwischenzeit geht der Freigabetakt ΦOE, wenn der Ladezy­ klus durch den Übergang des Spaltenadreßtaktsignals in den lo­ gisch "hohen" Zustand startet, in den logisch "niedrigen" Zustand, wie in Fig. 6 gezeigt. Als Ergebnis wird der Datenausgangstreiberkontroller 12 gesperrt und der Datenausgangsanschluß A′ geht in den logisch "niedri­ gen" Zustand.

Etwa zur gleichen Zeit empfängt das NOR-Gatter 22 an einem seiner Eingangsanschlüsse den Freigabetakt ΦOE und an dem anderen Eingangs­ anschluß den invertierten Freigabetakt . Daher stellt das NOR-Gatter 22 den Datenkontrolltaktimpuls ΦDCP mit einem logisch "hohen" Zustand zur Verfügung, wie in Fig. 6 gezeigt. Der Ausgangsdatenkontrolltaktimpuls ΦDCP wird von dem Puffer 24 gepuffert und dann an die Gatter der NMOS-Transistoren M3, M4 angelegt.

Während der Ausgangsdatentaktimpuls ΦDCP im logisch "hohen" Zu­ stand ist, sind beide NMOS-Transistoren M3, M4 angeschaltet. Als Ergebnis wird Strom von der Spannungsversorgungspannung Vcc zur Erdpoten­ tial-Referenzspannung Vss durch die Transistoren M3, M4 fließen. Daher geht der Spannungswert des Ausgangsanschlusses 18 fast auf den Hoch­ impedanzspannungswert, entsprechend dem von den beiden NMOS-Transi­ storen bestimmten Anschaltwiderstandsverhältnis.

Daher wird der Spannungswert des Ausgangsanschlusses 18 auf dem üblichen Hochimpedanzspannungswert sein, bevor das Spaltenadreß­ taktsignal in den nachfolgenden logischen Zustand weitergeht, selbst wenn die Ladezeit des Spaltenadreßtaktsignals sehr kurz ist. Für den Fall, daß die Ausgabe erzeugt wird, während der aktive Zyklus im logi­ schen "0" Zustand ist, wird der Hub der Ausgangsspannung deutlich ver­ ringert. Daher wird die Datenzugriffsgeschwindigkeit sehr groß und das am Ausgangs erzeugte Rauschen wird unterdrückt.

Ein anderer beispielhafter Betrieb der statischen Spaltenbetriebsart wird nun zusammen mit Fig. 7 beschrieben. Wenn das Zeilenadreßtaktsi­ gnal in den aktiven logisch "niedrigen" Zustand geht, taktet die Halbleiterspeichervorrichtung, die in der statischen Spaltenbetriebsart betrieben wird, in der üblichen Art die Zeilenadresse ROW, wie in Fig. 7 dargestellt. Wenn dann die erste und zweite Spaltenadresse COL1, COL2 sequentiell an die Speichervorrichtung angelegt werden und das Spal­ tenadreßtaktsignal in den aktiven logisch "niedrigen" Zustand geht, werden auf die in der Speicherzelle gespeicherten Daten durch die Spal­ tenadresse und die Zeilenadresse zugegriffen, die auf das Zeilenadreß­ taktsignal antworten.

Danach werden die von der Speicherzelle ausgelesenen Daten in der gleichen Weise wie in Fig. 1 durch den Leseverstärker verstärkt. Die Ausgänge SAS, des Leseverstärkers werden an den Datenausgangs­ treiberkontroller 12 von Fig. 4 angelegt. Dann wird der Freigabetakt ΦOE, der auf das Spaltenadreßtaktsignal antwortet, mit einer bestimmten Verzögerungszeit an den Datenausgangstreiberkontroller 12 angelegt.

Der Datenausgangstreiberkontroller 12, der den Freigabetakt ΦOE empfängt, erzeugt die Ausgabe SAS, des Leseverstärkers an den Ausgangsanschlüssen A′, B′ in Antwort auf den Freigabetakt ΦOE. Daher werden die aus der Speicherzelle durch Adressierung der ersten Spal­ tenadresse COL1 ausgelesenen Daten an die Gatter der NMOS-Transistoren M1, M2 in Antwort auf den Freigabetakt ΦOE angelegt, und zur gleichen Zeit ändert der Ausgangszustand Dout seinen logischen Zustand von dem Hochimpedanzzustand von Fig. 7c in den logisch "hohen" Zustand von Fig. 7a, wie in Fig. 7 gezeigt.

In der Zwischenzeit wird der Freigabetakt ΦOE, der von dem Spal­ tenadreßtaktsignal mit einem aktiven "niedrigen" Zustand er­ zeugt wird, sowohl an den inversen Verzögerungspuffer 20 als auch an das NOR-Gatter 22 angelegt. Wenn die erste Spaltenadresse COL1 durch die zweite Spaltenadresse COL2 ersetzt wird, während die durch die erste Spaltenadresse COL1 ausgelesenen Daten ausgegeben werden, geht der Freigabetakt ΦOE in den logisch "niedrigen" Zustand. Dann erzeugt zur gleichen Zeit das NOR-Gatter 22 das Ausgangsdatenkontrollsignal ΦDCP (Fig. 7) in der gleichen Weise, wie im oben beschriebenen schnellen Sei­ tenbetrieb.

Zusätzlich kann der Freigabetakt ΦOE leicht in den logisch "niedri­ gen" Zustand für ein gegebenes Zeitintervall mittels der Spal­ tenadreßübergangsdetektion ATD (nicht gezeigt) in Antwort auf den Übergang der Spaltenadresse geändert werden. Daher wird in der stati­ schen Spaltenbetriebsart, die keine Ladezeit für das Spaltenadreßtaktsi­ gnal hat, das Ausgangsdatenkontrollsignal ΦDCP jedesmal, wenn die Spaltenadresse geändert wird, durch das NOR-Gatter 22 erzeugt, wobei das Kontrollsignal ΦDCP durch den Puffer 24 an die Gatter der NMOS- Transistoren M3, M4 angelegt wird.

Während das Ausgangsdatenkontrollsignal ΦDCP im logisch "hohen" Zustand ist, wird zwischen der Spannungsversorgungsspannung Vcc und der Erdpotential-Referenzspannung Vss ein Strompfad aufgrund des gleichzeitigen Anschaltens der NMOS-Transistoren M3, M4 erzeugt. Daher wird der Spannungswert des Ausgangsanschlusses 18 auf dem Hochimpe­ danzspannungswert sein, der durch das Anschaltwiderstandsverhältnis der NMOS-Transistoren M3, M4, wie in 7c von Fig. 7 gezeigt, bestimmt wird.

Es ist daher klar, daß der Ausgangsspannungswert Dout immer be­ ginnt, seinen logischen Zustand mit dem Hochimpedanzspannungswert zu ändern, falls die durch die nächste Spaltenadresse ausgelesenen Daten an den Ausgangsanschluß 18 ausgegeben werden, daß der Spannungshub verringert ist und daß die Daten mit hoher Geschwindigkeit und mit we­ niger Rauschen erzeugt werden, selbst wenn die Phase der augenblicklich ohne Ladezeit am Ausgang liegenden Daten der der vorhergehenden Daten entgegengesetzt ist.

Wie oben beschrieben, erzeugt die Verbesserung das Ausgangsda­ tenkontrollsignal durch Verwendung des Datenausgabefreigabetaktes. Der Spannungswert des Ausgangsanschlusses der Halbleiterspeichervorrich­ tung ist so gesteuert, daß er in dem Hochimpedanzspannungswert inner­ halb eines vorgegebenen, kurzen Zeitintervalls von dem Spannungswert der vorhergehenden Daten zurückkehrt. Daher stellt die Erfindung die Vorteile einer Verringerung des Ausgangsrauschens und einer sehr hohen Steigerung der Datenausgabegeschwindigkeit zur Verfügung.

Claims (5)

1. Schaltkreis zum Einstellen des Spannungswertes entsprechend den Ausgangsdaten eines Halbleiterspeichers mit:
einem Versorgungsspannungsanschluß,
einem Referenzspannungsanschluß,
einem Ausgangsdatenanschluß,
einer Ausgangsdatensteuereinheit, die abgetastete Signale empfängt und diese Signale in Antwort auf einen Aktivierungspuls ausgibt,
einer Treiberschaltung zum Ausgeben von Ausgangsdaten an den Aus­ gangsdatenanschluß in Antwort auf die von der Ausgangsdatensteuer­ einheit ausgegebenen Signale,
einer Zwischenspannungserzeugungsschaltung, die in Antwort auf das Aktivierungssignal einen Strompfad zwischen dem Versorgungsspan­ nungsanschluß und dem Referenzspannungsanschluß ermöglicht und da­ durch an einen Zwischenspannungsanschluß, welcher mit dem Aus­ gangsdatenanschluß verbunden ist, eine Zwischenspannung zur Ver­ fügung stellt,
dadurch gekennzeichnet,
daß das Aktivierungssignal unabhängig von den an den Speicher an­ gelegten Adreßsignalen gesetzt wird,
eine Steuerpulserzeugungseinrichtung (20, 22, 24) vorgesehen ist, die in Antwort auf das Aktivierungssignal einen Steuerpuls zum Festlegen der Zeitdauer, in der der Strompfad in der Zwischenspannungserzeugungsschaltung (32) freigegeben ist, jeweils am Ende einer gerade erfolgten Ausgabe durch die Treiberschaltung erzeugt.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerpulserzeugungseinrichtung (20, 22, 24) aufweist:
einen invertierenden Verzögerungspuffer (20) zum Invertieren und Verzögern des Aktivierungssignals für eine bestimmte Zeitdauer;
ein NOR-Gate, das den Ausgang des invertierenden Verzögerungspuffers (20) und das Aktivierungssignal empfängt und den Steuerpuls zur Verfügung stellt.

3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß der Steuerpuls von einer Puffereinrichtung gepuffert wird und von dieser der Zwischenspannungserzeugungsschaltung zur Verfügung gestellt wird.

4. Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zwischenspannungserzeugungs­ schaltung zwei seriell verschaltete Transistoren vom gleichen Typ aufweist, die an ihren Gateanschlüssen den Steuerpuls empfangen und an ihrem gemeinsamen Verbindungspunkt die Zwischenspannung zur Verfügung stellen.

5. Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Treiberschaltung zwei in Serie ge­ schaltete N-Kanal-MOS-Transistoren, die zwischen dem Versorgungsspannungsanschluß und dem Referenzspannungsanschluß verschaltet sind, aufweist.