DE3514252A1 - Halbleiterspeichervorrichtung - Google Patents
HalbleiterspeichervorrichtungInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf den
Aufbau einer Lese-/Schreibsteuereinheit in einem statischen Speicher mit wahlfreiem Zugriff (RAM).
Da ein statischer Speicher mit wahlfreiem Zugriff im Gegensatz zu einem dynamischen Speicher mit wahlfreiem
Zugriff erfordert, daß ein konstanter Strom durch ihn fließt, verbraucht er viel elektrische Leistung, aber
er benötigt keine Wiederauffrischvorgänge und kann mit hoher Geschwindigkeit betrieben werden.
Ein aus Halbleitern aufgebauter Speicher mit wahlfreiem Zugriff enthält, wie allgemein bekannt ist,
Speicherzellen, bei denen eine Anzahl von Speicherzellen, von denen jede aus einem Ein-Bit-Signalspeicher-Flip-Flop
besteht, nach Art von Zeilen- und Spaltenmatrizen angeordnet sind; er weist ferner Wortleitungen auf, die mit
jeder Zeile der Speicherzellen zum Zweck des Auswählens einer spezifischen Speicherzelle von gleichen Speicherzellen
verbunden sind, und Bitleitungen, die mit jeder Spalte der Speicherzellen verbunden sind; ferner eine
Datenleitung zum Verbinden einer jeden Spalte der Speicherzellen mit einer Spannungsversorgung und einer Datensammelleitung,
einer Schreibsteuerschaltung zum Einschreiben von Information in die Speicherzellen und einer Lesesteuerschaltung
zum Lesen von Information aus den Speicherzellen.
Um einen solchen Speicher mit wahlfreiem Zugriff aus Halbleitervorrichtungen wie z.B. MOS-Transistoren zu
bilden, ist es nötig, den Leistungsverbrauch zu reduzieren.
Es gibt ein bekanntes Verfahren zum Reduzieren des Leistungsverbrauches eines solchen statischen Speichers
mit wahlfreiem Zugriff, bei dem ein elektrischer Strom, der durch einen Last-MOS-Transistor an einer Bit-Datenleitung
zwischen den Speicherzellen und einer Spannungs-
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quelle fließt, gesteuert wird (japanische Offenlegungsschrift
Nr. 13289/1980). Dieses Verfahren sieht ein Anhalten der elektrischen Ströme vor, die durch die
Bitleitungen für solche Spalten fließen, die von der ausgewählten Spalte verschieden sind, in den mittels
eines Spaltenauswahlsignales ein solcher oben erwähnter
Last-MOS-Transistor ein- und ausgeschaltet wird, so daß der Leistungsverbrauch des Speichers minimiert
wird.
Wenn jedoch dieses Verfahren angewendet wird, so fließt ein unnötiger konstanter Strom von einer Spannungsquelle auf einer Dateneingangsschaltung über einen MOS-Transistor
an einer Bit-Datenleitung in einer ausgewählten Spalte während der Einschreibzeit, obgleich kein Gleichstrom
in die nicht-ausgewählten Speicherzellen während der Lesezeit fließt.
Wenn dieses Verfahren angewendet wird, so wird eine Differenz zwischen den elektrischen Potentialen von
zwei Bit-Datenleitungen zu beiden Seiten einer Speicherzelle in einer nicht-ausgewählten Spalte mehrere Male
so groß als in dem Fall, in dem ein Last-MOS-Transistor nicht abgeschaltet wird. Demzufolge tritt dann, wenn
eine ausgewählte Wortleitung geschaltet wird, ein fehlerhaftes Ein- oder Ausschalten der Speicherzelle auf.
Wenn beispielsweise der Last-MOS-Transistor nicht ausgeschaltet ist, werden beide Spannungen an den beiden
Bit-Datenleitungen während der Zeit des Auslesens auf im wesentlichen gleichen Pegel gehalten (etwa 3 V, wenn
die Versorgungsspannung 5 V ist). Wenn demgegenüber der Last-MOS-Transistor an beiden Bit-Datenleitungen abgeschaltet
ist, so unterscheiden sich die Spannungen an den beiden Bit-Datenleitungen auf der Hochpegelseite
"H" und der Tiefpegelseite "L" der Speicherzelle sehr stark voneinander; wenn die Versorgungsspannung 5 V
beträgt, so wird die Spannung an der Bit-Datenleitung
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auf der Hochpegelseite etwa 4 V, und die Spannung an der
Bit-Datenleitung auf der Tiefpegelseite 0 bis 1 V. Wenn dann eine andere Wortleitung ausgewählt wird,
während dieser Last-MOS-Transistor ausgeschaltet ist, und wenn ein anderes Spaltenauswahlsignal zu dieser Zeit
eingegeben wird, so treten Schwierigkeiten auf. Wenn nämlich der Inhalt einer an diese Bit-Datenleitungen und
die ausgewählten Wortleitungen angeschlossenen Speicherzelle entgegengesetzt zu jenen der vorerwähnten Speicherzelle
ist, so werden aufgrund der großen Differenzen der Spannungen an den Bit-Datenleitungen die Inhalte der
Speicherzelle, die an die ausgewählte Wortleitung angeschlossen ist, in den Umschaltzustand eingeschrieben.
Dementsprechend ist es Ziel der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung anzugeben, bei der
diese Nachteile des Standes der Technik von Halbleiterspeichervorrichtungen behoben sind, und die in der Lage
ist/ den Stromfluß von einer Spannungsversorgung bei einem Speicher mit wahlfreiem Zugriff zu unterbrechen,
insbesondere während der Einschreibzeit, so daß der Leistungsverbrauch reduziert wird.
Diese Aufgabe wird mit einer im Oberbegriff des Patentanspruches 1 angegebenen Halbleiterspeichervorrichtung
gelöst, die erfindungsgemäß nach der im kennzeichnenden Teil dieses Patentanspruches angegebenen Weise ausgestaltet
ist.
Weitere, vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Gemäß der vorliegenden Erfindung weist ein statischer Speicher mit wahlfreiem Zugriff Wortleitungen auf, die
durch einen Dekoder ausgesteuert werden können, Bitleitungen, die an eine Versorgungsspannung über Lasttransistoren
angeschlossen sind, eine Anzahl von Speicherzellen, die an die Bitleitungen angeschlossen sind und an die
Wortleitungen, sowie eine Dateneingangspufferschaltung,
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in die die einzuschreibenden Daten mittels eines Chip-Auswahlsignals
und eines Schreibsteuersignals eingegeben werden; der statische Speicher mit wahlfreiem
Zugriff ist dadurch gekennzeichnet, daß ein Schreibsteuersignal oder ein Schreibfreigabesignal, das durch
das logische Produkt des Schreibsteuersignals mit einem Chip-Auswahlsignal gebildet ist, an das Gate eines Last-Transistors
an einer Bitleitung angelegt werden, so daß der elektrische Strom, der durch diesen Last-Transistor
fließt, durch das Schreibsteuersignal oder das Schreibfreigabesignal gesteuert wird.
Gemäß einer bevorzugten Ausgestaltung der Erfindung wird eine Stromsteuervorrichtung einer Halbleiterschaltungsvorrichtung
mit dem oben beschriebenen Aufbau zugefügt, wobei die Stromsteuervorrichtung in der Lage ist,
einen elektrischen Strom, der zu einem Leseverstärker und einem Herunterziehtransistor (pull-down transistor)
auf einer Datensammelleitung fließt, mittels eines Signales abzuschalten, daß sich während eines Schreibzyklus
simultan die Änderung der Eingangsadresse ändert, wodurch der Leistungsverbrauch während der Einschreibzeit
weiter reduziert werden kann.
Die Erfindung wird im folgenden anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben
und näher erläutert.
Figur 1 zeigt den Aufbau eines Ausführungsbeispieles einer Halbleiterspeichervorrichtung nach der
vorliegenden Erfindung;
Figur 2 zeigt ein Zeitdiagramm zur Beschreibung eines Hauptteiles des Ausführungsbeispieles; und
Figur 3 zeigt eine Schreibfreigabesignal-Generatorschaltung, die in einem anderen Ausführungsbeispiel der Halbleiterspeichervorrichtung
nach der vorliegenden Erfindung eingesetzt wird.
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Figur 1 zeigt ein Schaltbild eines Ausführungsbeispieles eines statischen Speichers mit wahlfreiem
Zugriff, der die Halbleiterspeichervorrichtung nach der vorliegenden Erfindung bildet.
Bezugnehmend auf die Zeichnung sind ein NAND-Gatter 8 und ein UND-Gatter 14 diejenigen Teile, die die Hauptmerkmale
der vorliegenden Erfindung bilden und die übrigen Teile des Ausführungsbeispieles sind identisch mit den
entsprechenden Teilen eines bekannten statischen Speichers mit wahlfreiem Zugriff. Um die vorliegende Erfindung
verständlich zu beschreiben, wird im folgenden die generelle Arbeitsweise eines Speichers mit wahlfreiem
Zugriff dargestellt.
Speicherzellen 10, 11 bestehen aus Flip-Flop-Schaltungen,
die aus MOS-Transistoren M7, M8, M9, M10; M13,
M14, M15, M16 zusammengesetzt sind und die in der Lage
sind, ein Bit 11O" oder "1", zu speichern. Diese Flip-Flop-Schaltungen
sind an Bit-Datenleitungen B1, B2, B4 über MOS-Transistorschalter M5, M6; bzw. M11, M12 angeschlossen.
Die Gate-Elektroden der MOS-Transistoren, die die Schalter M5, M6, M11, M12 bilden, sind alle mit der Wortleitung
W1 verbunden. Obgleich zur Vereinfachung der Zeichnung nur zwei Speicherzellen dargestellt sind, sind allgemein
m Stücke von Speicherzellen mit einer Wortleitung und η Stücke von Speicherzellen jeweils mit Bitleitungen B1, Β2
verbunden, so daß sie m χ η Bit an Information speichern. Die Bitleitungen BI, B2, B3, B4 sind mit jeweils einem
ihrer Enden mit einer Versorgungsspannung Wcc über Lasttransistoren
M1, M2, M3, M4 und mit ihrem jeweils anderen Ende über Bitleitungs-Auswahltransistoren M17, M18, M19,
M20 mit Datensammelleitungen 4, 5 verbunden. Eine Speicherzelle, in die das Datenfeld eingeschrieben werden soll,
oder aus der Information ausgelesen werden soll, wird wie nachfolgend beschrieben ausgewählt.
Die Adresse der auszuwählenden Speicherzelle wird durch einen X-Dekoder 12 und einen Y-Dekoder 13 über
"_ 10 _
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Eingangsanschlüsse 6 dekodiert, und eine der Wortleitungen WI-Wn sowie ein Satz von (zwei) Bit-Datenleitungen
B1-B2m werden ausgewählt. Ein Satz der Bit-Datenleitungen B1-B2m werden durch Spaltenauswahlsignale
YI-Ym ausgewählt.
Ein Ende einer jeden Datensaitunelleitung 4, 5 ist
mit einem Leseverstärker 9 verbunden, und ihr anderes Ende ist mit Sammelleitungs-Hochziehtransistoren M21,
M22 und Sammelleitungs-Herunterziehtransistoren M23,
M24 jeweils verbunden, wobei die Transistoren M21, M22;
M23, M24 über eine Schreibsteuerschaltung 16 mit der Eingangspufferschaltung 15 verbunden sind.
Der Aufbau des oben beschriebenen Teiles der Speichervorrichtung ist identisch zu jenem eines bekannten
statischen Speichers mit wahlfreiem Zugriff. Bei dem Ausführungsbeispiel der Figur 1 werden ein Chip-Auswahlsignal
CS und eine Lese- und Schreibsteuersignal R/W oder ein invertiertes Signal eines Schreibsteuersignals,
welche jeweils Eingangsanschlüssen 2, 3 zugeführt werden, einem NAND-Gatter 8 eingegeben. Durch ein Schreibfreigabesignal
WE, das aus einem Ausgangssignal des NAND-Gatters
8 gebildet ist, werden während der Einschreibzeit die Lasttransistoren M1, M2, M3, M4 auf den Bitleitungen B1,
B2, B3, B4 abgeschaltet, und in anderen Fällen eingeschaltet.
Die zum Festhalten, zum Lesen und zum Schreiben von Information in bzw. aus einer Speicherzelle dienenden
Operationen werden nun unter Bezugnahme auf die Speicherzelle 10 beschrieben.
Während eines Informationshaltezyklus K, bei dem weder ein Lesen R noch ein Schreiben W an Information
ausgeführt wird, wird an die Wortleitung W1 kein Hochpegelsignal angelegt. Demzufolge werden die MOS-Transistorschalter
M5, M6 ebenso wie die MOS-Transistorschalter
M17, M18 auf den Bitleitungen B1, B2 geöffnet, so daß
kein unnötiger Gleichstrom fließt.
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Wenn die Information aus der Speicherzelle 10 ausgelesen wird, so wird der Pegel des durch die Wortleitung
W1 fließenden elektrischen Stromes durch den X-Dekoder groß gemacht, so daß die MOS-Transistorschalter M15, M16
eingeschaltet werden. Der Pegel des in der Wortleitung Y1 fließenden Stromes wird durch den Y-Dekoder 13 hoch
gemacht, so daß die MOS-Transistorschalter M17, M18
eingeschaltet werden. Der Pegel des Schreibfreigabesignales WE wird ebenfalls hoch, so daß die Last-MOS-Transistoren
M1, M2 eingeschaltet werden.
Ein Paar von in der Speicherzelle 10 gespeicherten Stücken an Hochpegel- und Tiefpegel-Informationen
erscheinen als winzige elektrische Potentialdifferenz auf den DatenSammelleitungen 4, 5. Diese kleine elektrische
Potentialdifferenz-wird durch den Leseverstärker 9 verstärkt
und zu einer (nicht dargestellten) Ausgangspufferschaltung
übertragen.
Während der Einschreibzeit werden die an die ausgewählte Speicherzelle 10 angeschlossenen Schalttransistoren
M1, M2, M5, M6, M17, M18 in der gleichen Weise wie beim
Lesezyklus eingeschaltet.
Die zu speichernde Information wird von einem Eingangsanschluß 1 über die Eingangsinformationspufferschaltung
15 der Schreibsteuerschaltung 16 zugeführt. Wenn die zu speichernden Daten Hochpegel "H"-Daten sind, so wird der
Pegel eines Teiles davon durch CMOS-Transistoren M25, M26 tief "L", und der andere Teil davon wird durch einen
Inverter 17 invertiert, so daß der Pegel dieses Teiles der Daten tief "L" wird, welcher wiederum durch CMOS-Transistoren
M27, M28 hoch "H" wird. Die resultierenden
Signale werden als Signale mit hoher elektrischer Potentialdifferenz
an die Datensammelleitungen 4, 5 ausgegeben. Entsprechend der Figur 2 wird zur Auslesezeit und
zur Einschreibzeit ein Chip-Auswahlsignal CS simultan mit dem Ansteigen eines Adressensignals ADD eingegeben
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und simultan zu dessen Abfall abgeschaltet. Ein Lese-/ Schreibsignal R/W wird angelegt, nachdem die Zeit tß
abgelaufen ist, während der ein Adressensignal ADD zum Ausführen eines Schreibvorganges zuverlässig zum
Auswählen einer Wortleitung eingegeben worden ist. Das Signal R/W kehrt eine Zeitspanne tR vor dem Eingeben
des nachfolgenden Adressensignals ADD zu hohem Pegel zurück.
Dementsprechend fließt während einer Anfangsperiode der Zeit t_ in einem Einschreibzyklus ein Gleichstrom
ti
von der VersorgungsspannungsquelIe Wcc über die Last-MOS-Transistoren
auf den Bitleitungen zu den Speicherzellen 10, 11, die an die ausgewählte Wortleitung W1
angeschlossen sind. Während der Einschreibzeit werden ein Chip-Auswahlsignal CS und ein Lese-/Schreibsteuersignal
R/W entsprechend der Figur 1 in ein NAND-Gatter 8 eingegeben, um ein invertiertes Schreibfreigabesignal
WE zu erhalten. Wenn dieses Signal WE, d.h. das logische Produkt aus dem Chipauswahlsignal CS und dem Schreibsteuersignal
an die Gate-Elektroden der Last-MOS-Transistoren M1-M4 auf den Bitleitungen angelegt wird, so
werden alle diese Transistoren während der Einschreibzeit abgeschaltet. Demzufolge wird der Gleichstrom, der
in die ausgewählte Speicherzelle 10 und die nicht-ausgewählte Speicherzelle 11 fließt, abgeschaltet.
Während der Einschreibzeit fließt ein Gleichstrom
von der Spannungsversorgungsquelle Wcc zu einem Masse-Spannungsanschluß über die Last-MOS-Transistoren M1-M4
an den Bitleitungen, über die Bitleitungen B1-B4, die Schalt-MOS-Transistoren M17-M2O, die Datensammelleitung
4 oder 5 und den MOS-Transistor M26 oder M28 in der Dateneingangsschaltung 15. Da jedoch die MOS-Transistoren
M1-M4 in den Bitleitungen entsprechend der Figur 1 durch das invertierte Schreibfreigabesignal WE abgeschaltet
werden, wird jedoch der Gleichstrom abgeschaltet.
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Bezugnehmend auf Figur 1 wird der auf den Datensammelleitungen in die Hochzieh-Transistoren M21, M22 fließende
elektrische Strom ebenfalls durch das invertierte Schreibfreigabesignal WE gesteuert und während der Einschreibzeit
in der gleichen Weise wie die Last-MOS-Transistoren M1-M4 in den Bitleitungen abgeschaltet, so daß der Gleichstrom
perfekt ausgeschaltet wird.
Während der Einschreibzeit erscheinen von der Dateneingangspuff erschaltung 15 übertragene Signale mit großer
elektrischer Potentialdifferenz auf den Datensammelleitungen 4, 5, und das Einschreiben von Daten in eine ausgewählte
Speicherzelle kann allein mit einem Übergangsstrom ausgeführt
werden, der auf der elektrischen Potentialdifferenz beruht. Daher wird kein hoher Nennwert des Gleichstromes
gefordert. Bei dem Ausführungsbeispiel der Figur 1 hat das Abschalten dieses elektrischen Stromes keinen nachteiligen
Einfluß auf den Schreibvorgang. Da der Leseverstärker 9, der an die Datensammelleitungen 4, 5 angeschlossen ist,
allein während der Lesezeit eingesetzt wird, kann er während der Einschreibzeit abgeschaltet sein.
Bei einem statischen Speicher mit wahlfreiem Zugriff, der keine Taktgeber verwendet, ist es notwendig, daß
während der Auslesezeit ein Vorladestrom an ihn angelegt wird. Daher kann der während der Auslesezeit fließende
Gleichstrom nicht abgeschaltet werden.
Gemäß dem Ausführungsbeispiel kann während der Einschreibzeit der Gleichstrom dadurch abgeschaltet werden, daß
!'lediglich der auf den Bitleitungen durch die Lasttransistoren
fließende elektrische Strom durch das Schreibfreigabesignal WE gesteuert wird, so daß der Leistungsverbrauch
des statischen Speichers mit wahlfreiem Zugriff (des statischen RAM) mit einem sehr einfachen Verfahren minimiert
werden kann.
Bei statischen Speichern mit wahlfreiem Zugriff (statischen RAM) erfordert eine statische RAM-Vorrichtung,
die mit einer aus einer dynamischen Schaltung bestehenden
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peripheren Schaltung versehen ist, daß ihr Leistungsverbrauch durch einen Taktgeber minimiert wird. Dies
führt zu einer Komplikation der Schaltung und der Synchronisation der Steuersignals, und die Zugriffszeit
wird verzögert (verlängert).
Entsprechend der Figur 2 ändert sich bei einem statischen Speicher mit wahlfreiem Zugriff nach der
vorliegenden Erfindung die Adresse nicht während der Zeit, in der die Last-Transistoren in den Bitleitungen
im AUS-Zustand sind. Dementsprechend gibt es keine Möglichkeit, daß der Zustand des Flip-Flops in einer
Speicherzelle umgekehrt wird, wenn die Wortleitung geschaltet wird.
Bei der Schaltung der Figur 1 ist das UND-Gatter eine Schaltung, um den Leistungsverbrauch während der
Einschreibzeit weiter zu reduzieren. Der Leseverstärker 9, die Herunterziehtransistoren 23, 24 und die Hochziehtransistoren
21, 22 werden während des Schreibzyklus nicht benötigt. Selbst wenn der Verstärker 9 und die
Transistoren M21-M24 durch das Schreibfreigabesignal WE gesteuert werden, ist die dafür benötigte Zeit kürzer
als die des Schreibzyklus.
Damit dient das UND-Gatter dazu, den Leistungsverbrauch des Leseverstärkers und der Hochzieh- und Herunter-Ziehtransistoren
während eines Schreibzyklus zu reduzieren.
Ein Chip-Freigabesignal CS und ein Schreibzyklussignal WC werden jeweils über Eingangsanschlüsse 2, 7
an das UND-Gatter 14 angelegt. Entsprechend der Figur ist das Schreibzyklussignal WC ein Signal, dessen Pegel
während der Zeit twc niedrig wird. Dementsprechend wird
der Pegel des Ausgangssignals WC·CS des UND-Gatters in einem Lesezyklus hoch, aber in einem Schreibzyklus
plötzlich tief, so daß die Stromdurchgänge in einem Transistor M29 in Leseverstärker 9 und in den Herunterziehtransistoren
23, 24 in den Datensammelleitungen geschlossen werden.
Gemäß diesem Ausführungsbeispiel werden die Herunterziehtransistoren
M23, M24 und der Transistor M29 in dem Stromdurchgang im Leseverstärker während der Zeit
6 - twc - t trotz des Umstandes, daß diese Zeit in einem
Schreibzyklus liegt, abgeschaltet. Dementsprechend wird die Länge des elektrischen Stromes, d.h. der Leistungsverbrauch entsprechend herabgesetzt.
Die Figur 3 zeigt ein weiteres Beispiel der Schaltung zum Erzeugen eines Schreibfreigabesignales WE. Die Schaltung
nach der Figur 3 wird anstelle des in der Figur 1 dargestellten NAND-Gatters 8 und insbesondere dann, wenn
das in der Figur 1 dargestellte UND-Gatter 14 verwendet wird, eingesetzt. Ein Schreibfreigabesignal WE wird unter
Verwendung eines Chip-Auswahlsignals CS und eines Schreibzyklussignals
WC erzeugt. Wenn diese Schaltung verwendet wird, ist es nicht nötig, von außen ein Schreibfreigabesignal
WE und ein Lese-/Schreibsignal R/W zuzuführen.
Es ist notwendig, daß der Pegel des Schreibfreigabesignals WE um eine Zeitspanne δ nach dem Ansteigen des
Schreibzyklus niedrig wird, und eine Zeitspanne t^,
später hoch wird, wie dies die Figur 2 zeigt. Dementsprechend erhält man bei dem UND-Gatter 18 ein Signal aus
einem Produkt des negativen Ausgangs des Schreibzyklussignals WC und aus dem Chip-Freigabesignal CS. Eine Änderungspunktdetektorschaltung
19 ist eine Schaltung zum Feststellen des Punktes, zu dem der Pegel des Schreibzyklus
sich auf der Basis eines Ausgangssignals aus einem UND-Gatter 18 ändert. Die Schaltung 19 besteht aus einem UND-Gatter
22, das als Eingangssignale das Ausgangsssignal des UND-Gatters 18 und ein Signal erhält, das man durch
Verzögern dieses Ausgangsssignales mittels einer Verzögerungsschaltung 21 und durch Umkehren der Polarität des
verzögerten Signals erhält. Ein Ausgangsssignal des UND-Gatters 22 wird um eine Periode von δ durch eine Verzögerungsschaltung
23 verzögert, und ein Teil des resultie-
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renden Signals wird als Setzsignal dem Setzanschluß S
eines Flip-Flops 25 zugeführt, und sein verbleibender Teil wird weiter um eine Zeitspanne tWE durch eine
Verzögerungsschaltung 24 verzögert und dem Rücksetzanschluß R des Flip-Flop 25 zugeführt. Dementsprechend
wird das in Figur 2 dargestellte Schreibfreigabesignal WE an dem Ausgangsanschluß des Flip-Flop erzeugt.
Die vorliegende Erfindung wurde anhand einzelner Ausführungsbeispiele erläutert, sie ist auf diese nicht
beschränkt.
Claims (6)
1. Halbleiterspeichervorrichtung, gekennzeichnet durch
eine Anzahl von Wortleitungen (W- ..." W ) ,
eine Anzahl von Bitleitungen (B- ... B„ ), die mit
einer Versorgungsspannungsquelle (W ) über Lasttransi-
stören (M1-M4) verbunden sind,
einer Anzahl von Speicherzellen (10, 11), die mit
den Wortleitungen (W- ...W) und den Bitleitungen (B- - B2 )
verbunden sind,
einer Dateneingangsschaltung (15, 16), an die die einzuschreibenden Daten mittels eines Chip-Auswahlsignals
einer Dateneingangsschaltung (15, 16), an die die einzuschreibenden Daten mittels eines Chip-Auswahlsignals
(CS) und eines Schreibsteuersignals (R/W) eingegeben werden, einem Paar von Datensammelleitungen (4, 5), die an
die Eingangsschaltung (15, 16), die Bitleitungen (B- ... B- )
und an einen Leseverstärker (9) angeschlossen sind, und
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durch eine Schaltung (8), die geeignet ist/ alle Lasttransistoren (M1-M^), die in den Bitleitungen vorgesehen
sind, abzuschalten, wenn Information in die Speicherzellen (10, 11) eingeschrieben wird.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Lasttransistoren
(M--M.) aus MOS-Transistoren bestehen.
3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Lasttransistor-Abschaltschaltung
aus einer Schaltung zum Anlegen eines Schreibsteuersignals (R/W) oder eines Schreibfreigabesignals (WE), das durch das logische
Produkt aus dem Schreibsteuersignal (R/W) und dem Chipauswahlsignal (CS) gegeben ist, an die Gate-Elektroden
der MOS-Transistoren (M1-M.) besteht.
4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Lasttransistor-Abschaltschaltung
eine erste logische Schaltung (18) aufweist, um ein Signal des logischen Produkts
eines Chipauswahlsignals (CS) und eines Signals (WC) einer umgekehrten Polarität des Schreibzyklus (W) zu
erhalten, eine zweite logische Schaltung (19) aufweist, um Änderungen im Pegel des Ausganges der ersten logischen
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Schaltung (18) festzustellen, ferner eine erste Verzögerungsschaltung
(23) umfaßt, um den Augenblick der Änderung des Pegels, der das Ausgangssignal der zweiten
logischen Schaltung (19) ist, um eine vorgegebene Zeitspanne zu verzögern, eine zweite Verzögerungsschaltung
(24) umfaßt, um das Ausgangsssignal der ersten Verzögerungsschaltung (23) um eine Zeitspanne zu verzögern,
die zum Einschreiben von Information in die Speicherzellen erforderlich ist, sowie eine Flip-Flop-Schaltung
(25) aufweist, um die Ausgangssignale der ersten und der zweiten Verzögerungsschaltungen (23 bzw. 24) als
Setzsignal bzw. als Rücksetzsignal den Gate-Elektroden der MOS-Transistoren zuzuführen.
5. Halbleiterspeichervorrichtung nach Anspruch 2,
dadurch gekennzeichnet, daß weiter eine Schaltung vorhanden ist, um Herunterziehtransistoren
(M23, M24), welche mit dem Leseverstärker (9) und den Datensammelleitungen (4, 5) verbunden sind,
mit Hilfe eines aus dem logischen Produkt eines Chipauswahlsignals (CS) und eines Schreibzyklussignals (WC)
gebildeten Signals simultan mit der Änderung in den Eingangsadressen während eines Schreibzyklus (W) abzuschalten.
6. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Lasttransistor-Abschaltschaltung
eine Schaltung (8) aufweist,
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um Hochziehtransistoren (M21, M22), die mit den Datensammelleitungen
(4, 5) verbunden sind, zu der gleichen Zeit abzuschalten, zu der die Lasttransistoren (M1-M4)
bildenden MOS-Transistoren abgeschaltet werden.
Applications Claiming Priority (2)
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