DE2740700C3 - - Google Patents

Description

Die Erfindung betriff» einen Speicher nach
Oberbegriff des Patentanspruches 1.

dem Es gibt bereits eine Schaltungsanordnung zur Anzeige der Verschiebung elektrischer Ladung (DE-OS 25 25 225), bei der aber wie auch bei bekannten Regenerierschaltungen (DE-OS 23 09 192, DE-OS 24 18 969) keine Mittel zum Schreiben von Daten in Speicherzellen vorgesehen sind, da diese bekannten Schaltungen zum Lesen von Daten dienen.

Ein MOS-Transistor-Speicher (MOS = Metall-Oxid-Halbleiter) wurde in letzter Zeit untersucht und als Speicher mit großer Kapazität und hoher Geschwindigkeit für elektrische Rechner entwickelt (vgL z. B. »IEEE Journal of Solid-State Circuits«, Vol. SC-8, Nr. 5, Okt. 1973, Seiten 319-323 und 310-318).

Ein derartiger herkömmlicher Speicher hat einen Flip-flop-Abtastverstärker, der beidseitig mit zwei Datenleitungen verbunden ist, die jeweils an mehrere Speicherzellen angeschlossen sind. Dieser Speicher hat nun mehrere Baugruppen, deren jede einen derartigen Abtastverstärker, zwei Datenleitungen und Speicherzellen aufweist, wobei diese Datenleifi^gen rechtwinklig mit Wonleitungen verbunden sind, oti jede beliebige Speicherzelle auszuwählen.

Das Schreiben von Daten in diese Speicherzellen bzw das Lesen von Daten aus diesen erfolgt durch eine Schrt.b- bzw. Leseeinrichtung, die gemeinsam an alle Speicherzellen angeschlossen ist.

Das Herstellen der Datenleitungen durch ein feines Muster in LSI-Technik erhöht deren Verdrahtungs-Widerstandswert. Es hat sich gezeigt, daß ein großer Verdrahtungs-Widerstandswert beim herkömmlichen Speicher ein Schreiben der Daten von außen an ihren Stellen verhindert

Es ist daher Aufgabe der Erfindurg. einen Speicher anzugeben, der Daten von außen in einer Speicherzelle selbst in einer LSI-Schaltung speichern und den Flipflop-Abtastverstärker mittels eines äußeren Schreibsignals ohne jede Abhängigkeit vom Widerstandswert der Datenleitungen umsteuern kann.

Diese Aufgabe wird bei einem Speicher der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.

Die Erfindung ermöglicht einen Speicher, der Daten von außen in Speicherzellen aufgrund äußerer Schreibsignale ohne jede Beeinflussung durch die Widerstandskomponenten der Datenleitungen speichern kann.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

F i g. 1 einen herkömmlichen Speicher,

F ι g. 2 eine Speicherzelle und eine Schein- oder Hilfszelle. die beim herkömmlichen Speicher verwendet werden.

Fig. 3 den Verlauf wesentlicher Steuersignale beim he.-köi.imiichen Speicher.

F i g. 4 ein erstes Ausführungsbeispiel des erfindunjsgemäßen Speichers,

Fig. 5 den Verlauf wesentlicher Steuersignale beim erfindungsgemäßen Speicher,

F i g. 6(a) bis (d) Verlauf von PoJentialübergängen auf Datenleitungen beim erfindungsgemäßen Speicher,

F i g. 7(a) und (b) ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers bzw· den Verlauf wesentlicher Signale im Speicher,

F i g. 8 ein drittes Ausführungsbeispiel des erfindungsgemäßen Speichers,

Fig.9 ein viertes Ausführungsbeispiel des erfindungsgemäßen Speichers,

Fig. 10 ein fünftes Ausführungsbeispiel des erfin-

dungsgemäßen Speichers,

Fig. 11 ein Blockschaltbild mit einem Beispiel für Signalerzeuger beim Ausführungsbeispiel der Fig. iO, und

Fig. 12 ein Blockschaltbild mit einem anderen Beispiel für Signalerzeuger beim Ausführungsbeispiel der F ig. 10.

Zum besseren Verständnis der Erfindung werden zunächst Aufbau und Betrieb eines herkömmlichen Speichers näher erläutert, wobei dessen Nachteile herausgestellt werden.

Fig. 1 zeigt den Aufbau eines herkömmlichen Speichers, bei dem angenommen wird, daß alle Transistoren N-Feldeffekttransistoren sind. Der Speicher hat Datenleitungen 11,12,21, 22,31,32, mit denen jeweils Speicherzellen M111, M112, M113; M121, M 122, M123; M2H, M212, M213; M221, M222. M 223; M311, M312. M313; M321, M322, M 323 und

44 r\y4% II, LSI- Xt.,

verbunden sind. Jede Speicherzelle ist an «ine Wortleitung WIl, WlZ W13. W2t, W22, W23 angeschlossen. Jede Hilfszelle ist andererseits mit einer Hilfswortleitung DWl, DW2 und weiterhin mit einer Hilfsschreibleitung 51, 52 verbunden. Ein Decodierer 100 bringt wahlweise diese Wortleitungen und Hilfswortleitungen auf einen hohen Potentialpegel. Die Auswahl der Wortleitungen und der Hilfswortleitungen auf den hohen Potentialpegel wird durch (nicht dargestellte) Eingangssignale zum Decodierer bestimmt. Anstelle des allen Datenleitungen gemeinsamen Decodierers 100 können auch mehrere Decodierer vorgesehen werden, von denen jeder einer Datenleitung 12, 22, 32 entspricht und Eingangssignale getrennt empfängt.

Schalttransistoren QY1, QY2, QY3 wählen lediglich eine Datenleitung 12,22,32 und verbinden die gewählte Datenleitung mit einer Ausgangsleitung 500. Jeder Transistor leitet wahlweise nur dann, wenn die entsprechenden Leitungen 301,302,303 auf dem hohen Pegel sind. Die Auswahl, welche Leitung 301, 302, 303 auf dem hohen Pegel sein soll, wird abhängig von einem (nicht darstellten) Eingangssignal in einem Decodierer 110 bestimmt Ein Signal von hohem oder niederem Pegel auf der Leitung 500 wird als Datenwert verwendet. Transistoren QRWl, QRW2, QRW3 werden gleichzeitig durch ein Signal Φ™· leitend gemacht, wenn Daten in eine Speicherzelle geschrieben werden sollen. Beim Lesen der Daten aus den Speicherzellen ist das Signal Φ™, auf einem niederen Pegel, wobei alle Transistoren QRWl, QRW2, QRWi ausgeschaltet sind.

Die in die Speicherzelle durch die Transistoren QRWl, QRWX QRW3 zu schreibenden Daten werden übertragen, indem einer von Transistoren QWl, QW2 leitend gemacht wird. Die Drain-Elektrode der Transistoren QWl, QW2 wird auf einer hohen Spannung VPP Volt bzw. einer niederen Spannung 0 Volt gehalten. Um eine Information »1« zu schreiben, wird z. B. ein Signal d_m auf die hohe Spannung gebracht, während ein Signal (Jh, zum Schreiben der Information »0« dient und umgekehrt.

Transistoren QPIl, QPlZ QP21, QP22, QP31, QP32 dienen zum Vorladen der Datenleitungen 11,12, 2i, 22,31,32, die jeweils auf einem Zwischenpotentialpegel '/2 VDD liegen. Die Gate-Elektroden dieser Transistoren werden mit einem Vorladesignai S? versorgt Die Gate-Elektroden von Transistoren QD1, QD 2 werden mit dem gleichen Signal ÜE wie das Vorladesignai versorgt und legen ein Potential (VDD) mit hohem Pegel an die Hitfsschreibleitungen 51,52.

Abtastverstärker 41,42,43 umfassen ein Flipflop aus Transistoren 0 ί bis Q 4 bzw, Q5 bis (?8 (das Flipflop entsprechend dem Abtastverstärker 43 ist nicht dargestellt). Das Flipflop 41 ist eine Parallelschaltung aus den Transistoren Ql und Q 2 in Reihe und den Transistoren Q 3 und QA in Reihe, bei der die Gate-Elektroden der Transistoren Ql und Q3 zusammengeschaltet, die Source-EIektroden der Transistoren Ql bzw. ζ) 3 mit den Datenleitungen 11 bzw. 12 verbunden, die Drain-Elektroden der Transistoren Q I und Q3 zusammengeschaltet, die Drain-Elektrode des Transistors Q 2 und die Gate-Elektrode des Transistors Q4 mit der Datcnleitung U verbunden, die Gate-Elektrode des Transistors Q2 und die Drain-Elektrode des Transistors QA mit der Datenleitung 12 verbunden und die Source-EIektroden der Transistoren Q 2 und QA

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gleich aufgebaut wie das Flipflop 41 Diese Flipflops 41, 42, 43 verstärken kleine Potentialdifferenzen auf zwei Datenleitungen U, 12; 21, 22 und 31, 32. Ein in die jeweiligen Gate-Elektroden der Transistoren Q1 und Q 3 einzuspeisendes Signal Φ_ρί schaltet das Flipflop ein bzw. macht dieses aktiv. Das Signal Φ_ρί von hohem Potential macht einen mit den jeweiligen Source-EIektroden der Transistoren Q 2 und QA verbundenen Transistor i?7"Ieitend, um den hohen Pegel (VDD)übcr die jeweiligen Drain-Elektroden der Transistoren Q t Und Q 3 und den Massepegel an das Flipflop zu legen.

Fig.2 zeigt ein bestimmtes Beisp'el für den Aufbau der oben erläuterten Speicherzelle und Hilfszelle im herkömmlichen Speicher sowie die Verbindung von diesen mit der Daten- und der Wortleitung. Fig.2(a) zeigt den Aufbau der Speicherzelle Mill und den Anschluß der Datenleitung 11 und der Wortleitung WIl an die Speicherzelle MlIl. Die Speicherzelle Mill hat einen Informationsspeicherkondensator CS und einen Transistor QM, dessen Gate-Elektrode mit der Wortleitung W11, dessen Source-Elektrode mit der Datenleitung 11 und dessen Drain-Elektrode mit dem Informationsspeicherkondensator CS verbunden sind.

Fig.2(b) zeigt den Aufbau der Hilfszelle DCIl und deren Anschluß an die Datenleitung 11, die Hilfswortleitung DW und die Hilfsschreibleitung 51. Die Hilfszelle DCIl hat einen Hilfsinformationsspeicherkondensator CD, einen Transistor QD12, dessen Gate-Elektrode an die Wortleitung DWl, dessen Source-Elektrode an die Datenleitung 11 und dessen Drain-Elektrode an den Hilfsinformationsspeicherkondensator CD angeschlossen sind, und einen Transistor QD13, dessen Sou: λ-Elektrode an den Kondensator CD, dessen Drain-Elektrode an den Massepegel und dessen Gate-Elektrode an die Hilfsschreibleitung 51 angeschlossen sind. Die

kapazität des Kondensators CD ist ausreichend klein gewählt ca. ¹Ao des Kapazitätswertes des Kondensators CS. Die Hilfszelle hat auch den gleichen Aufbau wie in denFig.2(a),2(b).

F i g. 3 zeigt den Verlauf der wesentlichen Steuersignale, wenn Daten »1« von außen in die Speicherzelle Mill geschrieben werden sollen.

Um Daten von außen in die vorbestimmte Speicherzelle zu schreiben, müssen die Daten in allen mit der gewählten Wortleitung verbundenen Speicherzellen auf einmal gelesen werden.

Das Lesen der Daten im Speicher der F i g. i erfolgt

so:

Das Vorladesignal CEwird im Zeitpunkt 71 auf das

höhe Potential VDD gebrächt, um alle Transistoren QPU, QP12, QPH, QP22, QP3\, QP32 einzUschal· ten. Dies bewirkt; daß alle Datcnleitungen auf den Zwischenpegel '/2 VDD geladen werden, Das Vorladesignal wird auch gleichzeitig an jede Gate-Elektrode der Transistoren QD1, QD2 gelegt, so daß die Hilfsschfeibleitungen 51, 52 alle auf einen hohen Pegei im wesenttöiilen gleich VDDgeladen werden. Dies bewirkt, daß der Transistor QD13 (in F i g; 2(b)) in der Hilfszelle eingeschaltet Und der Hilfsinförmalionsspeicherkondensator CD auf den Null-Pegel gesetzt wiro. Auf diese Weise wird der Hilfsinformationsspeicherkondensator CD in allen anderen Hilfszellen auf den Null-Pegel eingestellt. Nach dem obigen Vorladen wird das Signal CE im Zeitpunkt Ti zum Null-Pegel geschaltet. Im Zeitpunkt Tj wird eine über den Decodierer 100 mit einer bestimmten zu lesenden Speicherzelle (z. B. der Zelle Mill) verbundene Wortleitung (z. B. die Leitung

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einen hohen Wert (VDD) geändert. Gleichzeitig wird auch eine Hilfswortleitung (z. B. die Leitung DW2) entgegengesetzt zur Wortleitung (z. B. der Leitung WIl) bezüglich des Flipflops 41 bis 43 vom niederen Pegel (0 V) zum hohen Potential (VDD) geändert. Im Zeitpunkt Γ4 wird das Signal Φ_ρ, dann vom niederen Potential (0 V) zum hohen Potential (VDD) geschaltet, um die Abtastverstärker 41 bis 43 einzuschalten, so daß die Datenleitung 11 ein höheres Potential als V₂ VDD hat, wenn die Spannung am Informationsspeicherkondensator CS in der Speicherzelle Mill auf hohem Pegel i , und so, daß die Datenleitung 11 auf niederem Potential als V₂ VDD ist, wenn die Spannung am Informationsspeicherkondensator CS auf dem niederen Pegel ist. Die Datenleitungen 21, 31 nehmen auch abhängig von den Inhalten der Speicherzellen M2\i bzw. M311 einen von V₂ VDD verschiedenen Pegel an. Die differentiell zu erfassenden Datenleitungen 12, 22, 32 bleiben auf dem ursprünglichen Vorladepegel V₂ VDD ohne jede wesentliche Änderung, was auf der sehr kleinen Kapazität des Hilfsinformationsspeicherkondensators CD beruht.

Auf diese Weise sind die Pegel der Datenleitung nach dem Lesen V₂ VDD für das Lesen der Hilfszelle und höher oder niederer als V₂ VDD für das Lesen der Speicherzelle. Dieser Unterschied der Pegel wird durch die Abtastverstärker 41 bis 43 verstärkt Die eine der beiden mit jedem Abtastverstärker verbundenen Datenleitungen wird auf einen höheren Pegel gebracht, schließlich auf einen Pegel im wesentlichen gleich VDD, wenn sie auf dem höheren Pegel ist, und auf einen niederen Pegel verringert, schließlich auf den Null-Pegel, wenn sie auf dem niederen Pegel ist

Auf diese Weise werden die Datenleitungen 12,22,32 auf den Pegel von VDD oder Null entsprechend der niederen oder hohen Spannung gebracht, die in der Speicherzelle Mill, Af211, M311 gespeichert ist Auf diese Weise endet das Lesen beim Schreiben.

Wenn die Speicherzelle Mill geschrieben werden soll, wird lediglich die Leitung 301 im Zeitpunkt T_s durch das Signal vom Decodierer 110 nach dem obigen Lesen auf das hohe Potential gebracht, um nur den Transistor QYi ein- und die anderen Transistoren QY2 und QY3 auszuschalten.

Weiterhin wird das Signal d,„ oder da, im Zeitpunkt Te auf den hohen Pegel gebracht, je nachdem, ob der zu schreibende Datenwert »i« oder »0« ist, wobei die Wortleitung WIl, die Hilfswortleitung DW2 und eine Leitung 301 auf dem hohen Potential sind. Dies bewirkt, daß der transistor QWi oder QW2 eingeschaltet wird und die Leitung 600 auf dem Pegel VDD oder 0 V abhängig von dem zu schreibenden Datenwert ist Mit der obigen Operation wird das Schreibsignal <P_m im

Zeitpunkt Tf, auf den höhen Pegel geändert, um alle Transistoren QRWi, QRW2, QRW3 auszuschalten. Wenn so das Potential der Datenleitung 12 von dem Potential vor der Einspeisung des Signals Φ™, verschieden ist,- wird das Flipflop des Abtastverstärkers

41 umgekehrt, wobei das Potential der Datenleitung 11 von dem Potential vor der Einspeisung des Signals Φ™ Verschieden ist, so daß die gegebenen Daten in die Speicherzelle Mill geschrieben werden.

Für den zu schreibenden Datenwert »1« (niedere Spannung) werden das Signal d_m auf den hohen Pegel und das Sginal d,„ auf den niederen Pegel gebracht, wobei die Datenleitung 12 auf den hohen Pegel eingestellt ist. In diesem Zeitpunkt wird durch den

niederen Pegel eingestellt. Dies führt zum Speichern von »I« (niedere Spannung) in der Speicherzelle mittels der Wortleitung W11 und der Datenleitung 11. Für den zu schreibenden Datenwert »0« (hohe Spannung) wird eine zur obigen Beschreibung entgegengesetzte Potentialbeziehung aufgebaut, wobei die hohe Spannung in die Speicherzelle Mill geschrieben wird. Die anderen Speicherzellen M211, M311 werden durch das äußere Schreiben wegen der ausgeschalteten Transistoren QY2, QY3 nicht beeinflußt und speichern so die ursprünglichen Lese-Daten.

Wie oben erläutert wurde, speichern die Speicherzellen auf den Datenleitungen 11, 21, 31 die niedere oder hohe Spannung abhängig von der zu schreibenden Information »1« oder »0«.

Wenn die Daten aus den Speicherzellen gelesen werden sollen, so fällt das Signal 301 auf dem Weg beim obigen Schreiben im Zeitpunkt T% auf den niederen Pegel ohne Einspeisen der Signale Φ™· und d,„ ab.

Als Ergebnis ist die Leitung 500 im wesentlichen auf dem gleichen Potential wie die Datenleitung 12, deren Potential dort als Datenwert abgegeben wird.

Dann ist die Spannung, die nach außen gelesen wurde, eine Spannung, die in der Speicherzelle Mill gespeichert ist, wobei deren Pegel umgekehrt ist. Dies erscheint etwas umständlich zu sein, bietet jedoch in der Praxis keine Schwierigkeiten, da die Speicherzelle Mill ursprünglich die umgekehrte Spannung speichert

Die obigen Erläuterungen beziehen sich auf das Lesen von Information aus oder das Schreiben in die Speicherzelle Mill; selbstverständlich kann das Lesen von Information aus den Speicherzellen auf den Datenleitungen 12, 22, 32 auf ganz ähnliche Weise erfolgen mit lediglich dem Unterschied zum Lesen aus den Speicherzellen auf den Datenleitungen 11, 21, 31, daß die Speicherzellen auf den Datenleitungen 12,22,32 die hohe oder niedere Spannung abhängig von der in die Speicherzellen zu schreibenden Information »1« oder »0« speichern, und die gespeicherte Information wird in der Form der hohen oder niederen Spannung ohne jede Umkehr gelesen.

Somit kann beim herkömmlichen Speicher die Information aus jeder Speicherzelle gelesen oder dort von außen geschrieben werden.

Ein Problem liegt jedoch darin, daß Daten außen oder extern schwierig in den herkömmlichen Speicher geschrieben werden, der in LSI-Technik hergestellt ist
Dieser Nachteil wird z. B. im Zusammenhang mit dem

Schreiben der Speicherzelle Λ/ ill näher erläutert. Es sei angenommen, daß die Speicherzelle MUl mit einer Spannung von hohem Pegel (VDD) oder einer logischen »Ö« geladen ist. Das oben erläuterte Schreiben der Speicherzelle M111 bewirkt, daß die Datenleitung 11 einen hohen PeprI (im wesentlichen gleich VDD Volt) und die Datenleitung 12 einen niederen Pegel (im wesentlichen gleich 0 Voll) durch das Flipflöp 41 erreichen* Wenn in diesem Zeitpunkt die logische »1« oder der Dateriwert (mit der niederen Spannung) von außen in die Speicherzelle jVilll geschrieben wird, werden das Signal d,„ auf den hohen Pegel und das Signal du, auf den niederen Pegel gebracht, wobei gleichzeitig das Signal <P_rw auf den hohen Pegel umgestellt wird, um den Transitor QRW\ einzuschalten. Nach dieser Operation ist der Transistor QA eingeschaltet, da die Datenleitung 11 auf dem hohen Pegel ist. Damit kann ein Strom von einer Stromquelle (VDDVoIt) über die Transistoren OWl. OR Wi, OYi in der Datenleitung 12 zu den Transistoren QA, QT fließen. Ein großer Verdrahtungswiderstand zwischen beiden Enden A, B auf der Datenleitung 12 bewirkt einen Spannungsabfall zwischen den Enden A. B der Datenleitung 12, so daß eine Potentialdifferenz zwischen dem Punkt A und einem Zwischenpunkt S des Flipflops kleiner ist als ein Pegel, der benötigt wird, um den Transistor Q 2 leitend zu machen. Aus diesem Grund wird das Flipflop 41 nicht umgekehrt, wobei die Datenleitung 11 auf dem hohen Pegel bleibt, obwohl der Punkt B auf den hohen Pegel gebracht wurde. Dies bedeutet, daß die logische »1« (niedere Spannung) nicht in die Speicherzelle MiH geschrieben werden kann.

Wie oben erläutert wurde, ist also beim herkömmlichen Speicher ein äußeres Schreiben für die Datenleitung mit großem Verdrahtungswiderstand nicht möglich. Dies ist insbesondere bei Ausführung in LSI-Technik nachteilhaft, da in diesem Fall die Datenleitung sehr schmal sein muß, was zu deren großem Verdrahtungswiderstand führt.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen näher erläutert.

Fig.4 zeigt ein Ausführungsbeispiel der Erfindung, wahrend in Mg.5 der verlauf von wesentlichen Steuersignalen des Speichers der F i g. 4 dargestellt ist.

Der Speicher der F i g. 4 unterscheidet sich vom Speicher der Fig. 1 dadurch, daß Transistoren ζ>10, Q 20 in Reihe, Q 30, QAO in Reihe, Q 50, Q 60 in Reihe, <?70, Q 80 in Reihe vorgesehen und die Transistoren Q10, Q 20, Q 50, Q 60 zum Leiten durch Signale Φ* Φ, gesteuert sind, und daß ein Signal Φ_ρ3 ι zum Steuern der Leitung der Transistoren Q i, Q 3; Q 5, Q 7 der Flipfiops 41,42 getrennt von einem Signal Φ_ρ32 zum Steuern der Leitung des Transistors (^vorgesehen ist

Die Source-Elektrode des Transistors QiO und die Drain-Elektrode des Transistors Q 20 sind mit der Datenleitung 11 verbunden, und die Drain-Elektrode des Transistors QlO ist an die Drain-Elektroden der Transistoren Q1 und Q 3 angeschlossen.

Die Source-Eiektrode des Transistors Q 30 und die Drain-Elektrode des Transistors QAO sind mit der Datenleitung 12 verbunden, und die Gate-Elektroden der Transistoren Q 30 und QAO sind geerdet Die Transistoren Q 50, Q 60 sowie Q 70 und Q 80 sind auf gleiche Weise wie die Transistoren QiO, Q 20, Q 30, Q 40 angeschlossen.

Blöcke 44, 45 in Fig.4 zeigen schematisch die gleichen Schaltungen wie die aus den Transistofen Q10, <?20 bzw. den Transistoren Q 30, QAO zusammengesetzten Einheiten, die jeweils mit der Datenleitung ti, 12 Verbunden siuJ. Die Transistoren Q20, Q60 dienen zum Einstellen der Datenleitungen 11, 21 auf den niederen Pegel. Die Transistoren Q 10, Q50 dienen zum

S Einstellen der Datenleitungen 11, 21, die auf den niederen Pegel eingestellt werden sollen, auf einen Pegel entgegengesetzt zum Pegel der Datenleitungen 12,22 zusammen mit den Transistoren Q 2, Q 6, QT. Die Transistoren C? 30, QAO, Q 70, QSO schließen ein Ungleichgewicht der Lastkapazitäten zwischen den Datenleitungen 11, 12 und den Datenleitungen 21,- 22 aus, das durch Verbinden der Transistoren Q 10, ζ) 20, Q50, Q60 mit jeweils den Datenleitungen 11, 21 erzeugt vird. Daher sind die Transistoren Q30, QAO, Q 70. QSO vorzugsweise gleich aufgebaut wie die Transistoren Q10, Q 20. Q 50, Q 60. Die Eingangskapazität der Transistoren QiO, Q20 ist von der Datenleitung 11 gleich eingestellt wie die Eingangskapazität der Transistoren Q 30, QAO von der Datenleitung 12. Die Transistoren Q 30, QAO, Q 70, QSO können entfernt werden, wenn ein kleines Ungleichgewicht zwischen den Datenleilungen 11, 12 und 21, 22 in der Verbindung der Transistoren Q 10, Q 20, Q 50, Q 60 mit den Datenleitungen 11, 21 auftritt oder wenn eine andere Einrichtung verwendet wird, die das Ungleichgewicht ausschließen kann. Es wird weiterhin angenommen, daß die Transistoren QiO, Q50 einen Leitwert (Konduktanz) g_m haben, der kleiner als die jeweiligen Leitwerte g_m' der Transistoren ζ) 2, ζ) 6 und <?Tist.

Beide Steuersignale Φ_ρ3\, Φ_ρ32 schalten die Flipflops 41,42,43 ein, nachdem die gewählten Wortleitungen auf den hohen Pegel gebracht wurden. Das Signal Φ_ρ, \ wird nach dem Lesen der Daten aus den Speicherzellen auf den niederen Pegel gebracht. Das Signal Φ, dient zum Einschalten der Transistoren Q20 und Q60 und zum Halten der Datenleitungen 11, 21 u.dgl. auf dem niederen Pegel vor dem äußeren Schreiben von Daten. Es liegt keine besondere Begrenzung zwischen dem zeitlichen Verlauf des Signals Φ, und dem zeitlichen Verlauf des Schreibsignals Φ™ auf dem hohen Pegel vor. jedoch muß das Signal Φ, auf dem hohen Pegel sein, wenigstens bevor das später beschriebene Signal Φ,^εη hohen Pegel erreicht. Durch das Signal v, slciien u'ie Transistoren Q10 und Q 50 den Pegel der Datenleitungen 11, 21 u.dgl. ein, die durch die Transistoren Q20, Q60 auf den niederen Pegel gebracht werden sollen, wobei das Signal Φ, auf einem Pegel entsprechend den Schreibdaten »1« oder »0« in Zusammenarbeit mit den Transistoren Q 2. Q 6 ist

Der Betrieb des Speichers der Fig.4 wird anhand von Steuersignalen in F i g. 5 und einem Beispiel erläutert, bei dem Daten wieder in die Speicherzelle M111 auf der Grundlage äußerer Signale geschrieben werden, nachdem die Daten aus der Speicherzelle M111 gelesen wurden. Es sei darauf hingewiesen, daß sich keine folgenden Erläuterungen auf die Datenleitungen 31, 32 beziehen, da die Beschreibung des Betriebs der Datenleitungen 21,22 deren Verständnis erläutert
Beim Lesen der Speicherzellen sind alle Datenleitungen auf den Zwischenpegel '/2 VDD im Zeitpunkt Ti mittels des Signals CE vorgeladen, das auch die Transistoren QD1, QD 2 einschaltet um die Ladung im Hilfsinformationsspeicherkondensator CD in allen Hilfszellen auf den Wert Null zu bringen. Im Zeitpunkt Ti wird das Signal ÜE auf das Null-Potential gebracht

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und der Hilfswortleitung DW2 von 0 Volt auf ein hohes Potential (VDD Volt) im Zeitpunkt T₃ gebracht, um die

Inhalte der mit der WortleituKg VVIl verbundenen Speicherzellen MlIl₁ M211, MMi auf jeweils die bätenleitUiigen 11« 21,31 zu übertragen. Die Inhalte in den Hilfszetlen DC12, ÖC22, DC32 werden auf ähnliche Weise verarbeitet.

Um das Flipflop 41 einzuschalten werden die Signale iV I₁ ^pai sodann im Zeitpunkt Ta auf den hohen Pegel gebracht, so daß die Datenleitung 11 entweder den niederen Pegel (0 Volt) oder den hohen Pegel mittels des Flipflops 41 erreicht. In diesem Zustand wird die Leitung 301 vom niederen zum hohen Pegel durch den Decodierer 110 im Zeitpunkt Ts geändert, um lediglich den Transistor QYi leitend zu machen, was dem Schreiben der Speicherzelle M111 entspricht. Während der obigen Operation werden die Signale Φ_Η Φ, alle auf dem niederen Pegel gehalten. Daher ist der oben erläuterte Betrieb gleich wie beim herkömmlichen Speicher der Fig. 1. Der erfindungsgemäße Speicher unterscheidet sich jedoch vom Speicher der F i g. 1 in den folgenden Operationen.

Nach dem Lesen wird das Signal Φ_ρ3\ vom hohen Pegel zurück zum niederen Pegel im Zeitpunkt Tb gebracht^ Gleichzeitig wird das Signal d,„ oder das Signal du, abhängig von den zu schreibenden Daten »1« oder »0« zum hohen Pegel geändert. Das Signal Φ_ι wird weiter in diesem Zeitpunkt auf den hohen Pegel gebracht, wobei das Signal Φ, auf dem niederen Pegel gehalten wird. Danach wird lediglich das Signal Φ_; vom hohen auf den niederen Pegel im Zeitpunkt Ti geändert, wobei das Signal Φ, vom niederen auf den hohen Pegel geändert wird, und alle Signale auf dem hohen Pegel werden dann nach Ablauf einer vorbestimmten Zeitdauer auf den niederen Pegel gebracht. Ein Schreibzyklus der Daten in die Speicherzellen endet mit den obigen Operationen. Im folgenden wird das Schreiben von äußeren Daten in die Speicherzelle Will näher erläutert.

1. Für Datenwert »I« in der Speicherzelle MiH und äußeres Schreiben des Datenwertes »1«.

Nach dem Lesen der Daten aus der Speicherzelle Mill ist die Datenleitung 11 auf dem niederen Pegel und die Datenleitung 12 auf dem hohen Pegel. In diesem Zustand werden im ZeitpunKWe das Signal a,_n aut den hohen Pegel und das Signal dm auf den niederen Pegel gebracht, um in die Speicherzelle Mill den Datenwert »1« (niedere Spannung) zu schreiben. In diesem Zeitpunkt wird daher die Datenleitung 12 auf dem hohen Potentialpegel ohne jede Änderung des eingeschalteten Transistors Q 2 gehalten. Andererseits bleibt das Potential der Datenleitung 11 unverändert, selbst wenn das Signal Φ, im Zeitpunkt Tb auf den hohen Pegel geändert wird. Auf diese Weise führt die obige Operation zu keiner Umkehr des Flipflops 41, wobei der Transistor Q 2 eingeschaltet und der Transistor Q 4 ausgeschaltet ist Es sei in diesem Zustand nun angenommen, daß das Signal Φ_} auf den niederen Pegel und das Signal Φ, auf den hohen Pegel verändert werden. Dadurch wird der Transistor Q 10 eingeschaltet, und es fließt Strom vom Transistor Q10 über den Transistor Q 2, der eingeschaltet bleibt Damit nimmt der Pegel auf der Datenleitung 11 einen Wert an, der durch das Verhältnis der Leitwerte g_m der Transistoren Q\0 zu Q 2, QT bestimmt ist Erfindungsgemäß kann das Potential der Datenleitung 11 auf einem ausreichend niederen Pegel gehalten werden, wenn der Leitwert g_m des Transistors Q i0 viei kleiner ais die Leitwerte der Transistoren Q 2, QTist In diesem Zeitpunkt bleibt die Datenleitung 12 auf dem hohen Pegel gehalten, da der Transistor Q 4 ausgeschaltet ist. Auf diese Weise können die Pegel der Datenleitung 11,12 abhängig von dem zu schreibenden Datenwert »1« auf den niederen bzw. hohen Wert eingestellt werden. In diesem Zeitpunkt kann der Daten wert »1« (niederer Pegel) in die Speicherzelle Mill geschrieben werden, da die Wortleitung VKIl auf dem hohen Pegel gehalten wird. Der Pegelübergang auf den Datenleitungen 11,12 in der obigen Beschreibung der Operationen ist in Fig.6(a) dargestellt, in der eine Vollinie der Datenleitung 11 und eine Strichlinie der Datenleitung 12 entsprechen, wobei auf der Abszisse wie in F i g. 5 die Zeit aufgetragen ist.

2. Für Datenwert »0« in Speicherzelle Mill und äußeres Schreiben des Datenwertes »0«.

Nach dem Lesen des Datenwertes aus der Speicherzelle Mill ist die Datenleitung 11 auf dem hohen Pegol und die Datenleitung 12 auf dem niederen Pegel. In diesem Zustand werden im Zeitpunkt Ts das Signal d,„ auf den niederen Pegel und das Signal dm auf den hohen Pegel gebracht, um den Datenwert »0« (hohe Spannung) in die Speicherzelle Mill zu schreiben. In diesem Zeitpunkt wird daher die Datenleitung 12 auf dem niederen Pegel ohne jede Änderung mit dem ausgeschalteten Transistor ζ) 2 gehalten. Die Datenleitung 11 wird andererseits auf den niederen Pegel eingestellt, da der Transistor (?20 eingeschalte! ist. Wenn gleichzeitig das Signal dTn auf den hohen Pegel und das Signal Φ, auf den hohen Pegel geändert werden Dadurch wird auch der Transistor Q 4 ausgeschaltet. Im Zeitpunkt T₇ v/erden dann das Signal Φ, auf den niederen Pegel und das Signal Φ/ auf den hohen Pegel gebracht, so daß der Transistor Q 20 ausgeschaltet und der Transistor ζ) 10 eingeschaltet ist. Folglich wird die Datenleitung 11 auf das hohe Potential angehoben, da der Transistor Q2 ausgeschaltet ist. Dadurch wird der Transistor ζ) 4 eingeschaltet und die Datenleitung 12 auf dem niederen Pegel ohne jede Änderung gehalten. Auf diese Weise können die Pegel der Datenleitungen 11,12 jeweils abhängig von dem zu schreibenden Datenwert »0« auf den hohen und den niederen Pegel eingestellt werden. Der Pegelübergang auf den Datenleitungen 11, 12 in der obigen Operation ist in F i g 6(b) dargestellt in der Voiiinien und Stnchiinien jeweils den Datenieitungen 11, 12 entsprechen, wobei auf der Abszisse ,'.ie in F i g. 5 die Zeit aufgetragen ist

3. Für Datenwert »1« in der Speicherzelle Mill und äußeres Schreiben des Datenwertes »0«.

Nach dem Lesen der Daten aus der Speicherzelle Mill ist die Datenleitung 11 auf dem niederen Pegel und die Datenleitung 12 auf dem hohen Pegel. In diesem Zustand werden das Signal dTn auf den hohen Pegel und das Signal d,„ auf den niederen Pegel im Zeitpunkt T_b gebracht, um den Datenwert »0« (hohe Spannung) in die Speicherzelle Mill zu schreiben. In diesem Zeitpunkt wird die Datenleitung 12 auf dem hohen Pegel gehalten. Die Datenleitung 11 wird andererseits auf den niederen Pegel eingestellt indem das Signal Φ> auf den hohen Pegel gebracht wird. Daher sind in diesem Zeitpunkt beide Transistoren Q 2, Q 4 ausgeschaltet da die Datenleitungen 11,12 alle auf dem niederen Pegel sind. In diesem Zustand wird das Signal Φ/ιτη Zeitpunkt Τη auf den niederen Pegel und gleichzeitig das Signal Φ, auf den hohen Pegel gebracht so daß die Datenleitung 11 auf dem hohen Pegel gehalten wird, da der Transistor QiQ eingeschaltet ist und der Transistor Q 2 ausgeschaltet bleibt Dadurch wird der Transistor Q 4 eingeschaltet und die Datenleitung 12 wird unverändert auf dem niederen Pegel gehalten. Damit können die

Potentiale der Datenleitungen 11, 12 jeweils abhängig von dem zu schreibenden Datenwert »0« auf den hohen und den niederen Pegel eingestellt werden. Der Potentialübergang der Datenleitungen 11, 12 ist in F i g. 6{c) dargestellt, in der Voliinien bzw. Strichlinien der Datenleitung 11 bzw. 12 entsprechen, wobei auf der Abszisse wie in F i g. 5 die Zeit aufgetragen ist

4. Für Datenwert »0« in Speicherzelle Λ/111 und äußeres Schreiben des Datenwertes »1«.

Nach dem Lesen der Daten aus der Speicherzelle M111 ist die Datenleitung 11 auf dem hohen Pegel und die Datenleitung 12 auf dem niederen Pegel. In diesem Zustand werden im Zeltpunkt 7s das Signal d_m auf den hohen Pegel und das Signal d_m auf den niederen Pegel gebracht um den Datenwert »1« (niedere Spannung) in die Speicherzelle M 111 zu schreiben. Gleichzeitig wird die Datenleitung 12 auf dem hohen Pegel gehalten. Das Signal d,„ wird auf den hohen Pegel und gleichzeitig das Signal Φ, auf den hohen Pegel gebracht Dadurch wird der Transistor Q 20 eingeschaltet und die Datenleitung

11 auf dem niederen Pegel gehalten, so daß der Transistor QA ausgeschaltet ist und kein Stron· durch die Datenleitung 12 fließt Der Transistor Q 2 ist andererseits eingeschaltet da die Datenleitung 12 auf dem hohen Pegel ist und damit wird die Datenleitung 11 auf dem niederen Pegel gehalten. Im Zeitpunkt Ti wird das Signal Φ, auf den niederen Pegel und das Signal Φ, auf den hohen Pegel gebracht Dadurch wird der Transistor Q10 eingeschaltet Gleichzeitig ist der Transistor Q 2 eingeschaltet da die Datenleitung 12 auf dem hohen Pegel ist so daß Strom vom Transistor Q10 zu den Transistoren Q 2, QT fließt Der Pegel der Datenleitung 11 kann ausreichend niedrig gemacht werden, da die Leitwerte g_m der Transistoren Q 2, QT viel größer als der Leitwert g_m des Transistors Q10 gewählt sind. Damit ist der Transistor Q 4 ausgeschaltet, und der Transistor Q 2 ist unverändert eingeschaltet.

Wie oben erläutert wurde, können die Pegel der Datenleitungen 11, 12 jeweils abhängig von dem zu schreibenden Datenwert »1« auf den hohen bzw. niederen Pegel eingestellt werden.

Der Potentiaiübergang der Datenleitungen 11,12 bei den obigen Operationen ist in Fig. 6(d) dargestellt, in der Voliinien bzw. Strichlinien der Datenleitung 11 bzw.

12 entsprechen, wobei auf der Abszisse wie in F i g. 5 die Zeit aufgetragen ist.

Wenn aus den erfindungsgemäßen Speicherzellen Daten gelesen werden sollen, fällt das Signal 301 beim Schreiber! im Zeitpunkt Tt ohne Einspeisen der Signale Φ™ £/„*<?* und Φ, ab. so

Wie oben erläutert wurde, können die Daten von außen in die Speicherzelle Mill geschrieben werden. Der Transistor QA ist dabei immer ausgeschaltet wenn die die äußeren Schreibsignale d_m afn empfangende Datenleitung 12 auf dem hohen Pegel gehalten wird. Damit fließt kein Strom durch diese Leitung, so daß keine Schwierigkeiten vorliegen, die beim herkömmlichen Speicher der F i g. 1 auftreten.

Die Speicherzelle Λ/211. aus der keine Daten geschrieben werden müssen, speichert die gleichen 6ö Daten, die gelesen wurden. Das Potential der Datenleitungen 21 hängt von der aus der Speicherzelle M2ii gelesenen Information ab₍ da die Leitung 302_unverän' dert aufgrund der äußeren Schreibsignale di_m d,„ auf dem niederen Pegel bleibt Dies bedeutet, daß die Transistor ren <?50, Q60 und das Flipflop 42 die gleichen Operationen ausführen, bei denen dieselbe Information wie die gelesene Information von außen in die Speicherzelle M 211 geschrieben wird. Daher sind die Operationen der Transistoren Q 50, Q 60 und des Flipflops 42 bei der Einspeisung der Signale Φ,, Φ; sowie der Pegelübergang auf den Datenleitungen 21,22 gleich den Operationen der Transistoren <?10, C?20 und des Flipflops 4t sowie dem Pegelübergang auf den Datenleitungen 11,21, die bereits in den Abschnitten (1) und (2) erläutert wurden.

Aus den obigen Erläuterungen folgt, daß das Schreiben von Daten in die Speicherzelle auf den Datenleitungen von Seiten der Transistoren QWl, QW2 sowie auf den Datenleitungen 12, 22, 32 auf die gleiche Weise erfolgen kann.

Daher ermöglichen beim vorliegenden Ausführungsbeispiel die Operationen der Transistoren ζ) 10, Q 20, Q 50, C? 60 das äußere Schreiben von Daten.

Im folgenden wird ein anderes Ausführungsbeispiel der Erfindung näher erläutert Beim Ausführungsbeispiel der F i g. 4 ist der Leitwert g_m des Transistors Q 1

Transistors Q 2. Dadurch wird ein Ausführungsbeispiel ermöglicht (vgl. F i g. 7(a)), bei dem die Anzahl der Transistoren verringert ist In Fig. 7(a) ist das Flipflop 41 dargestellt das mit den Datenleitungen 11,12 sowie dem Schalttransistor 20 und dem Unsymmetrie-Einstelltransistor Q 40 verbunden ist Diese Anordnung unterscheidet sich von der Anordnung der F i g. 4 dadurch, daß sie keine Transistoren Q 10, Q 30 hat und jeweils getrennte Steuersignale Φ_ρί\ und Φ_ρι\ in die Transistoren Qi, Q 3 speist wobei jedoch die übrigen Teile gleich sind wie in Fig.4. so daß sie in Fig.7(a) weggelassen sind. Der mit den Datenleitungen 21, 22 verbundene Abtastverstärker ist gleich aufgebaut wie die Anordnung der F i g. 7(a).

Steuersignale Φ_ρ3 . Φ_ρι\, Φρ*ι, Φ, in Fig. 7(a) haben den in F i g. 7(b) dargestellten Verlauf, in der die anderen Signale nicht gezeigt sind, da sie den Signalen in F i g. 5 gleichen. Die Zeitachse ist gleich wie in Fig. 5. In der Zeitdauer Ta bis Ti sind die Signale Φ_ρ1 \, Φ_ρι\', Φ_ρ32 auf dem hohen Pegel, und das Signal Φ_] ist auf dem niederen Pegel, so daß die Schaltung in Fig. 7(a) auf die gleiche Weise arbeitet wie die Schaltung der F i g. 4 in der Zeitdauer 7< bis Tf, in F i g. 5, in der die Signale Φ_ρί \, Φ_ρ31 auf dem hohen Pegel sind und das Signal Φ, auf dem niederen Pegel ist (F i g. 4). In der Zeitdauer von Te bis Ti sind lediglich die Signale Φ_ρ,ι, Φ, auf dem hohen Pegel, entsprechend den Signalen in der Zeitdauer Tt bis Tt in F i g. 5. Auf diese Weise ist der Betrieb der Schaltung in F i g. 7(a) in der Zeitdauer Tt bis Tj gleich dem Betrieb der entsprechenden Schaltung in Fig.4. In der Zeitdauer von Ti bis Tg sind lediglich die Signale Φ_ρ, ι. Φ_ρ,2 auf dem hohen Pegel. Dies entspricht dem Zustand der Signale Φ. Φ_ρ,ι in der Zeitdauer vor Tr bis Tg in Fig. 5, so daß der Betrieb der Schaltung in Fig. 7(a) in dieser Zeitdauer gleich ist dem Betnrb der entsprechenden Schaltung in F i g. 4.

Daraus folgt, daß die Schaltung in Fig. 7(a) vollkommen gleich arbeitet wie die Schaltung in Fig. 4. gesteuert durch die Signale mit dem in Fig. 7(b) gezeigten Verlauf.

Fig.8 zeigt ein anderes Ausführungsbeispiel der Erfindung) bei dem die Transistoren Q10, Q 50 in F f g> 4 auf den Datenleitungen Ii, 21 an deren Enden entfernt Vom Flipflop 41 vorgesehen sind, Und die Unsymmetrie' Ausschlüß'Tfänsistöfen Q 30, QAO sind äUch auf den Daterileitungen 12, 22 art deren Enden entfernt davon angeordnet. Blöcke 46 bis 49 zeigen in Pig.8 Schaltungen, die jeweils den Transistoren QiQ, Q20,

Q 40, Q 30 entsprechen.

Wie aus der obigen Anordnung folgt, ist der Betrieb der Schaltung der Fig.8 vollkommen gleich dem Betrieb der Schaltung in Fig.4. In der Schaltung der F i g· 8 können jedoch die Leitwerte g_m der Transistoren QlO, Q 50 größer als die Leitwerte der Transistoren Q10, Q 50 in F i g. 4 sein. In der Schaltung der F i g. 4 ist der Leitwert g_m des Transistors ζ) 10 ausreichend kleiner als der Leitwert der Transistoren Q 2, QT (vgl. oben), um die Datenleitung 11 auF einem ausreichend niederen Pegel zu halten, wenn die Transistoren Q10, Q 2 alle eingeschaltet sind, wie dies bei den oben beschriebenen Operationen (1), (4) der Fall ist In der Schaltung der Fig.8 hängt jedoch unter gleichen Bedingungen der Pegel auf der Datenleitung 11 vom Leitwert g_m des Transistors Q10, dem Verdrahtungswiderstand der Datenleitung 11 und den Leitwerten g_m der Transistoren Q 2, QT ab. Je größer so der Verdrahtungswiderstand der Datenleitung 11 ist, ein desto größerer Leitwert g^. des Transistors Q10 kann 2Q erlaubt werden, um den gleichen niederen Pegel zu erzielen. Damit kann der Leitwert g_m der Transistoren QlO, Q50 in Fig.8 größer als der Leitwert der Transistoren Q 10, Q 50 in Fig.4 sein. Dies hat den Vorteil einer kürzeren Schaltzeit der Transistoren Q10, Q 50. Es sei darauf hingewiesen, daß auch in Fi g. 8 die Transistoren Q 10, Q50 durch die Transistoren Q1, Q5 ersetzt werden können, wenn sie wie in Fig. 7(a) weggelassen werden sollen.

Fig.9 zeigt ein weiteres Ausführungsbeispiel der Erfindung, das Flipflops 410,420,430 verwendet. Diese Flipflops entsprechen den Flipflops 41,42,43 in Fi g. 8, von denen die Transistoren Qi, Q3, Q5, Ql weggelassen sind, deren Drain-Elektroden auf dem hohen Pegel VDD gehalten sind. Ein derartiges Flipflop kann als Abtastverstärker für den Speicher verwendet werden. Dieses Flipflop verbraucht dank der Transistoren Q 1, Q3. Q5, Q7 (vgl. Fig.8) keine Leistung (vgl »IEEE Journal of Solid-State Circuits«, Vol. SC-8, Nr. 5, OkL 1973, Seiten 310-318). Das Ausführungsbeispiel der F i g. 9 zeigt daß die Erfindung auch mit einem derartigen Abtast verstärker verwendbar ist

Die Schaltungsanordnung der Fig. 9 unterscheidet sich weiterhin von der Schaltungsanordnung der F i g. 8 dadurch, daß die Transistoren QPIl, QP12, QP2\. « QP22. QPiX. QP32 mit ihren Drain-Elektroden am hohen Spannungspegel VDDliegen, um den Vorladepegel auf den hohen Pegel VDD zu erhöhen, und daß ein Hilfsinformationspcichcrkondensator CD für die Hiifs zelle DC11 u. dgl. etwas größer als derjenige in F i g. 8 so ist insbesondere etwa halb so groß wie der Informationsspeicherkondensator CS für die Speicherzelle DC Uu. dgl. Die beim Speicher der F i g. 9 verwendeten Steuersignale sind gleich wie die Steuersignale beim Ausführungsbeispiel der Fig.8 mit Ausnahme des Steuersignal«. Φρ, ι. das für den Speicher der F i g. 9 nicht benötigt wird.

Der Pegel auf der Datcnleitung ist nach dem Lesen der Speicherzelle etwas verschieden vom Pegel in F i gi 8. Wenn & B. die die Information »Ö« (hohe w Spannungjl speichernde Speicherzelle Ml11 den Lese betrieb mittels der Wortleitüng Wi 1 aufnimmt, fällt der Pegel der Datenleitung 11 vom Vorladepegel (im wesentlichen VDD) auf einen Pegel ab, der etwas niedriger als dieser ist Für die Information »I« (niedere Spannung), die in dieser Speicherzelle Mill gespeichert ist, fällt der Pegel der Datenleitung 11 vom Vöfladepegel (im wesentlichen VDD) auf einen viel niederen Pege! ab. Dies bedeutet, daß der Pegel der Datenleitung 11 um einen Differenzbetrag abhängig von der in der Speicherzelle Will gespeicherten Information »0« oder »1« abfällt Die Auswahl der Hilfszelle DC12 in diesem Zeitpunkt mittels der Hilfswortleitung DW2 bewirkt, daß der Pegel auf der Datenleitung 12 vom Vorladepegel (im wesentlichen VDD) auf einen Pegel zwischen den beiden verschiedenen Pegeln abfällt, auf den der Pegel der Datenleitung 11 abhängig von der Information »1« oder »0« in der Speicherzelle Mill jeweils abfällt

Die Betätigung des Flipflops 410 durch das Signal Φρ,2 nach diesem Betrieb bewirkt keine Änderung im Pegel für eine der Datenleitungen 11, 12, die den höheren Pegel hat, verursacht jedoch einen Spannungsabfall auf ca. 0 Volt durch das Flipflop für die andere Datenleitung mit dem niederen Pegel.

Auf diese Weise kann die kleine Pegeländerung auf der Datenleitung 11 aufgrund der in der Speicherzelle tiA 111 CTgcrWainhgrtfn Information verstärkt und nach außen in der Form von Datenwerten übertragen werden. Ein derartiger Speicher kann die äußere Schreiboperation von Daten ohne jeden Fehler mittels der Transistoren Q10, Q 20, Q 50. Q 60 usw. aufnehmen, wenn die Datenleitungen den großen Verdrahtungswiderstand haben. In F i g. 9 können die Transistoren QiO, Q50 usw. offenbar wie in Fig.4 neben den Transistoren Q 20, Q 60 vorgesehen sein. Die Anordnung in F i g. 9 ermöglicht einen größeren Leitwert g_m für die Transistoren Q10, Q 50 und einen Beitrag zu einem sehr schnellen Betrieb wie in F i g. 8.

In Fig.9 werden die Drain-Elektroden aller Transistoren Q\0. Q50. C'J'll. QP2\ weiterhin auf dem gleichen Pegel VDD gehalten. Dies ermöglicht eine Anordnung, bei der die Transistoren Q10 und QP11 sowie die Transistoren QPIl und Q 50 mit ihrer GatevEJektrodc zusammengeschaltet sind, die ein Signal Φ,+ CC empfängt

Im folgenden wird ein anderes Ausführungsbeispiel der Erfindung näher erläutert

Bei den oben beschriebenen Ausführungsbeispielen werden die Signale Φ» Φ, gleichzeitig in die Transistoren QlO, Q 50 usw. bzw. die Transistoren Q 20, Q 60 usw. gespeist Diese Ausführungsbeispiele haben den Vorteil, daß die Signalleitungen, auf denen die Signale Φ* Φ, auftreten, gemeinsam für die Transistoren QlO, Q 50 oder Q 20. Q 60 gemacht werden können, so daß für die Verdrahtung eine kleine Räche benötigt wird und ein einfacher Signalerzeuger entsteht

Das Ziel der Erfindung kann offenbar erreicht werden, indem lediglich die Transistoren QlO, Q 20 betrieben werden, die mit einer Speicherzelle (z. B. der Zelle Λ/111) verbunden sind, in die die Daten eingeschrieben sind, ohne die Transistoren (Q 50, Q 60) zu betreiben, die mit einer Speicherzelle verbunden sind (z.B. der Speicherzelle M 211, wenn die Speicherzelle Mill die Schreiboperation aufnimmt), in die keine Daten eingeschrieben werden sollen. Dies hat folgenden Grund: Wenn der Transistor Q 6 eingeschaltet ist fließt Strom durch die Transistoren ζ)50, QB, die mit einer Dalenleitung verbunden sind, durch die keine Daten Von außen in die Speicher/eile eingeschrieben werden sollen, z. B. die Dalenleitung 21, wenn die Daten in die Speicherzelle MiIi geschrieben werden. Dies bedingt eine Zunahme im Leistungsverbrauch. Ursprünglich hält jedoch die Datcnleitung 21 nach dem Lesen der Speicherzelle eine Spannung,- die der Information in der Speicherzelle entspricht, die mit der zürn Lesen

ί8

verwendeten Datenieitung verbunden ist. Daher muß der Transistor Q 50 nicht betrieben werden. Es ist daher zweckmäßig, wenn das Signal Φ, nicht an den Transistor Q 50 abgegeben wird, der mit der Datenieitung 21 verbunden ist, die für äußeres Schreiben von Daten nicht verwendet wird, um den Leistungsverbrauch zu verringern. Nahezu das gleiche gilt für den Transistor (?60.

Fig. 10 zeigt eine Weiterbildung der Schaltung der F i g. 9. Die Schaltung der F i g. 10 unterscheidet sich von der Schaltung der Fig.9 dadurch, daß getrennte Steuersignale Φ,ΐ, <Pi2 anstelle des Signals Φ/ für die Transistoren QiQ, Q 50 und getrennte Steuersignale Φ; ι. Φ/ 2 anstelle des Signals Φ j für die Transistoren Q 20, Q 60 verwendet werden.

Blöcke 46O₅ 470 sind gleich wie die Blöcke 46, 47 in F i g. 9. mit der Ausnahme, daß die Signale Φ^, Φ,3 (nicht dargestellt) unabhängig von den Signalen Φ, ι, Φ/2 und Φ,ΐ, Φ, 2 entsprechend den anderen Datenleitungen eingespeist werden. Es sei jedoch darauf hingewiesen, daß diese Signale Φ_; ι, Φ, 2 gleich wie das Signal Φ, in Fig.9 sind, da sie in gleicher Zeitbeziehung und mit gleicher Spannung wie das Signal Φ j in F i g. 9 auftreten. Der Unterschied liegt darin, daß die Signale Φ, \, Φ₎ 2 jeweils nur dann auf die hohe Spannung gebracht werden, wenn die Datenleitung 11 oder 21, die mit den Transistoren QiO, Q 50 verbunden ist, an denen die Signale Φ, ι, Φ, 2 liegen, gewählt wird, wenn entweder die Datenleitung 11 oder die Datenieitung 12 gewählt wird, oder wenn entweder die Datenleitung 21 oder die Datenleitung 22 gewählt wird.

Derartige Steuersignale werden von einer Schaltung in Fig. 11 erzeugt, die ein Adie£-Signai 900 für eine Speicherzelle zeigt, in die eine Informa.;on geschrieben werden soll. Das Adreß-Signal 900 wird durch einen Decodierer 700 decodiert und steuert einen Signalerzeuger bzw. -generator 800 an, um das Signal Φ, \ oder eines der Signale Φ_]2, ..Φ) η zu erzeugen. Das gleiche gilt für die Signale Φ, ι, Φ, 2. ■ ■ ■ Φι η·

Wie oben erläutert wurde, wird das Steuersignal lediglich für geringen Leistungsverbrauch in die erforderlichen Transistoren gespeist. Jedoch erhöht die getrennte Einspeisung aller dieser Signale Φ₁ 1, Φ_Ι2, ■. ■ oder Φ,ι, Φ,2,... usw. die Verdrahtung und die Signalerzeuger für die Signale Φ_7ΐ, Φ_/3; Φ<ι, Φ/2 in dieser Hinsicht. Um den Leistungsverbrauch ohne zu starke Vergrößerung der Verdrahtung zu verringern, können die Datenleitungen 11, 21, 31... in mehrere Gruppen geteilt werden, deren jede Transistoren (z. B.

QiO, Q50 usw.) umfaßt, die das gleiche Steuersignal empfangen. Das heißt, alle Steuersignale für die Transistoren (z. B. die Transistoren Q10, Q 50 usw.), die mit allen Datenleitungen in einer Gruppe einschließlich eine" gewählten Datenleitung verbunden sind, werden auf den hohen Pegel gebracht.

F i g. 12 zeigt eine Schaltung für diesen Zweck, in der die Datenleitungen in vier Gruppen geteilt sind. Die Schaltung hat zwei Bits 910 des höchstwertigen und des an zweiter Stelle höchstwertigen Bits des Adreß-Signals, Decodierer 710 und .Signalerzeuger bzw. -generatoren 800, die durch die Ausgangssignale der Decodierer 710 angesteuert sind, um vier Signale Φ/, Φ/', Φ/", Φ]"" zu erzeugen. Das Signal Φ/ wird auf das hohe Potential lediglich während der Zeit gebracht, in der die Datenleitungen in der ersten Gruppe gewählt sind, und zu allen Datenleitungen in der gleichen Gruppe in der Form des Signals Φ, gespeist, wobei die Signale Φ/', Φ/", ΦΙ'" während dieser Operation auf dem niederen Potential gehalten werden. Auf ähnliche Weise werden die Signale Φ/', Φ/", Φ/'" als das Signal Φ," lediglich während der Zeit in alle Datenleitungen in den entsprechenden Gruppen gespeist, in der die Datenleitungen in der zweiten bzw. dritten bzw. vierten Gruppe gewählt sind.

Die Erfindung ermöglicht einen Speicher einschließlich eines Abtastverstärkers mit einem Flipflop, wobei das äußere Schreiben von Daten trotz erhöhten Verdrahtungswiderstandes aufgrund sehr kleiner Datenleitungen auf gewöhnliche Weise erfolgt.

Hierzu 10 Blatt Zeichnungen

Claims (14)

Patentansprüche:

1. Speicher mit

mindestens einer ersten und mindestens einer zweiten Datenleitung, wobei jeweils eine erste und eine zweite Datenleitung ein Datenleitungs-Paar bilden,

mindestens einer ersten Wortleitung und mindestens einer zweiten Wortleitung, die die mindestens eine erste bzw. die mindestens eine zweite Datenleitung kreuzen,

einer ersten Einrichtung zum wahlweisen Signal-Beaufschlagen einer der Wortleitungen, um diese auszuwählen,

einer Speicherzelle jeweils an jeder Kreuzungsstelle der ersten und zweiten Datenleitungen mit den ersten bzw. zweiten Wortleitungen zum Speichern eines Potentialpegels auf der zugehörigen DatenJeitung bei Ausvahl der zugehörigen Wortleitung,
wobei insbesondere jede Speicherzelle einen Feldeffekttransistor, dessen Gate-Elektrode mit der Wortleitung und dessen Source-EIektrode mit der Datenleitunt: verbunden sind, und ein kapazitives Bauelement, das mit einem Anschluß an die Drain-Elektrode des Feldeffekttransistors angeschlossen und am anderen Anschluß mit einer vorbestimmten Spannung versorgt ist, aufweist,
einer zweiten Einrichtung zum Anlegen eines ersten oder eines zweiten Potentialpegels an einer der zweiten Datenleitungen in Abhängigkeit von der zu schreibenden information,

einem Flipflop jeweils a 1 jeden Datenieitungs-Paar einschließlich jeweils wenigstens eines ersten und eines zweiten Transistors, wobei' .rbunden sind:
die Ausgangselektrode des ersten Transistors mit der zugehörigen ersten Datenleitung und die Steuerelektrode des ersten Transistors mit der zugehörigen zweiten Datenleitung,
die Steuerelektrode des zweiten Transistors mit der zugehörigen ersten Datenleitung und die Ausgangselektrode des zweiten Transistors mit der zugehörigen zweiten Datenleitung, und
die Eingangselektroden des ersten und zweiten Transistors miteinander;

und einer ersten Schalteinrichtung, deren Eingangselektrode an jede erste Datenleitung und deren Ausgangselektrode an eine Spannungsquelle angeschlossen sowie deren Steuerelektrode mit einem Ein-Aus-Steuersignal beaufschlagbar ist.
gekennzeichnet durch
eine mit jeder ersten Datenleitung (11, 21, 31) verbundene zweite Schalteinrichtung (ζ) 20, Q60, 44), um an jede erste Datenleitung (11, 21, 31) eine Spannung zum Ausschalten des /weiten Transistors (<?4, QS) des zugehörigen Flipflops (41, 42, 43) zu legen, der mit der betreffenden ersten Datenleitung (11, 21, 31) verbunden ist, und eine mit jeder ersten Datenleitung verbundene dritte Schalteinrichtung (<?10.<?50.44),die

mit ihrer Ausgangselektrode an eine Spannungsquelle mit einem Potentialpegel im wesentlichen gleich dem ersten Potentialpegel angeschlossen ist und einen Leitwert zwischen ihrer Eingangs- und ihrer Ausgangseleklrode aufweist, der im einge· schalteten Zustand kleiner als der Leitwert des ersten Transistors [Q 2, Q S) jedes Flipflops in dessen leitendem Zustand ist,

eine erste Steuereinrichtung zum Steuern der zweiten Schalteinrichtung (Q20, Q60, 44), so daß diese während einer vorbestimmten Zeit vor dem Speichern von Information in den Speicherzellen (M 111,...) arbeitet, und

eine zweite Steuereinrichtung zur Abgabe eines Steuersignals, das die dritte Schalteinrichtung (Q 10, Q 50,44) nach Ablauf der vorbestimmten Zeit und in einem Zustand niederohmig macht, in deu das ίο vorbestimmte Potential an einer der zweiten Datenleitungen (12, 22, 32) mittels der zweiten Einrichtung (Q_RW, Qw\, Qm) Hegt (F i g. 4).

2. Speicher nach Anspruch 1, dadurch gekennzeichnet,

daß die zweite Schalteinrichtung (Q 20, Q 60,44) mit den ersten Datenleitungen (11, 21, 31) in der Nähe des Verbindungspunktes zwischen den ersten Datenleitungen (11,21,31) und den Flipflops (41,42,

43) verbunden ist, und

.'0 daß die dritte Schalteinrichtung (Q 10, Q50, 44) mit den ersten Datenleitungen (11, 21, 31) an einer vom Verbindungspunkt entfernten bzw. entgegengesetzten Stelle verbunden ist (F i g. 8).

3. Speicher nach Anspruch 1, gekennzeichnet durch ein Kapazitätssymmetrie-Glied (Q40; QSO;

45) an den zweiten Datenleitungen (12, 22, 32) mit gleicher Eingangsk opazität wie die zweite Schalteinrichtung (ζ) 20, Q60,44) von den ersten Datenleitungen (11,21,31) aus (F ig. 4).

!o 4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß das Kapazitätssymmetrie-Glied eine Schalteinrichtung (Q40; QSO; 45) mit gleichem Aufbau wie die zweite Schalteinrichtung (Q 20, Q 60,

44) ist und ausgeschaltet gehalten wird(F i g.

4).

η

5. Speicher nach Anspruch 1, gekennzeichnet

durch ein Kapazitätssymmetrie-Glied (QZO, QlQ;

45) an den zweiten Datenleitungen (12, 22, 32) mit gleicher Eingangskapa/ität wie die dritte Schalteinrichtung (O 10, O 50. 44) von den /weiten Datenlei-

4" tungen (12,22,32) aus (F i g. 4).

6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß das Kapazitätssymmetrie-Glied (Q 30. Q 70; 45) eine Schalteinrichtung mit gleichem Aufbau wie die dritte Schalteinrichtung (Q 10. Q50.

4> 44) ist und ausgeschaltet gehalten wird(F i g. 4)

7. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die /weite und die dritte Schalteinnch tung (Q20. ζ)60: Q 10, Q 50, 44) und der erste und der /weite Transistor (Q2. Qb; Q4, QS) jeweils ein

ίΐ> Feldeffekttransistor sind (F i g. 4).

8. Speicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch

einen dritten Transistor (Ql), der die dritte Schalteinrichtung bildet,

■»■> einen vierten Transistor (Q3) in jedem Flipflop (41, 42,43), dessen Eingangselektrode an die Steuerelektrode des ersten Transistors (Q2. Q6) in jedem Flipflop (41, 42, 43) und dessen Ausgangselektrode an die Ausgangselektrode des dritten Transistors

M) (01) angeschlossen sind, und

eine weitere Steuereinrichtung zum Einspeisen eines Steuersignals in die dritte Schalteinrichtung, um den dritten und den vierten Transistor (01, Q 3) während einer vorbestimmten Zeit einzuschalten, während der Information aus der Speicherzelle (MiU,...)gelesen wird(Fig. 7).

9. Speicher nach üinem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste

Steuereinrichtung zum Steuern der 2weiten Schalteinrichtung (<?20, Q 60) gemeinsam mit allen Datenleitungs-Paaren vorgesehen ist (F i g. 4,8).

10. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Steuereinrichtung zum Steuern der dritten Schalteinrichtung (QiO, Q 50) gemeinsam mit allen Datenleitungs-Paaren vorgesehen ist (F i g. 4,8).

11. Speicher nach einem der vorhergehenden Ansprüche 1 —8, dadurch gekennzeichnet,

daß die erste Steuereinrichtung zum Steuern der zweiten Schalteinrichtung (<?20, <?60) gemeinsam mit Gruppen vorgesehen ist, deren jede mehrere Datenleitungs-Paare aufweist,
wobei jede erste Steuereinrichtung mit einem Teil von Speicherzellen-Auswahl-Adreß-Signalen versorgt ist, um alle zweite Schalteinrichtungen (Q20, (?60) ju betätigen, die zu jeder Gruppe gehören, die eine der Datenleitungen (11,21,31) aufweist, die eine Speicherzelle (AiUl,...) einschl.eßt. in die eine Information zu schreiben ist (F i g. 10)

12. Speicher nach einem der vorhergehenden Ansprüche 1 —8, dadurch gekennzeichnet,

daß die zweite Steuereinrichtung zum Steuern der dritten Schalteinrichtung (QlO. Q50) gemeinsam mit Gruppen vorgesehen ist. deren jede mehrere Datenleitungs-Paare aufweist,
wobei jede zweite Steuereinrichtung mit einem Teil von Speicherzellen-Auswahl-Adreß-Signalen versorgt ist, um alle Schalteinrichtungen (QiO, Q 50) zu betätigen, die zu jeder Gruppe gehören, die eine der Datenleitungen (11, 21, 31) aufweist, die eine Speicherzelle (MHi,...) einschließt, in die eine Information zu schreiben ist (F i g. 10).

13. Speicher nach einem der vorhergehenden Ansprüche 1 —8, dadurch gekennzeichnet,,

daß die erste Steuereinrichtung zum Steuern der zweiten Schalteinrichtung (Q20. QbO) in jedem Datenleitungs-Paar vorgesehen ist.
wobei jHe erste Steuereinrichtung mit einem Speicherzellen-Auswahl-Adreß-Signal versorgt ist. um die zweite Schalteinrichtung (Q20, Q60) nur dann zu betätigen, wenn eine Information in eine

Speicherzelle (MHi ) auf der Datenleitung (II,

21, 31) zu schreiben ist. mit der die erste Steuereinrichtung verbunden is' oder der die Daienleitung (11, 21, 31) paarweise zugeordnet ist (F ig. 4.8).

14. Speicher nach einem der vorhergehenden Ansprüche 1 —8, dadurr-h gekennzeichnet,

daß die zweite Steuereinrichtung zum Steuern der dritten Schalteinrichtung (QiO, Q 50) in jedem Datenleitungs-Paar vorgesehen ist,
wobei jede zweite Steuereinrichtung mit einem Speicherzellen-Auswahl-Adreß-Signal versorgt ist, um die dritte Schalteinrichtung (ζ) 10, Q 50) nur dann zu betätigen, wenn eine Information in eine Speicherzelle (Λ/111,...) auf der Datenleitung (11, 21, 31) zu schreiben ist, mit der die zweite Steuereinrichtung verbunden ist oder der die Datenleitung (11, 21, 31) paarweise zugeordnet ist (F ig. 4,8).