DE2130002A1 - Schaltungsanordnung mit mehreren Feldeffekttransistoren - Google Patents

Description

7217-71 Ur.ν.Β/Ε
RCA 62 2 45
U.S.Ser.No.73 507
Filed September 18,1970

RCA Corporation

Nev; York N.Y. (V.St.A..)

ijchajjtungsajiordnun.^mit JB.ehreren Feldeffekttransistoren

Die vorliegend« Erfindung betrifft eine Schaltungsanordnung mit mehreren Feldeffekttransistoren, deren jeweils durch eine mit einem Eingangssignal gespeiste Steuerelektrode in ihrer Leitfähigkeit steuerbare Stromstrecken unter ESildung von jeweils einem Verbindungspunkt paarweise in Reihe geschaltet sind und die dadurch gebildeten Stromwege, die bei gewissen Vierten der den zugehörigen Steuerelektroden zugeführten Steuersignalen eine niedrige Impedanz annehmen, mit einem gemeinsamen Schaltungspunkt, der eine erhebliche Streukapazität hat, in Verbindung stehen, ferner mit einer Vorlade-Schaltvorrichtung, die eine Steuerelektrode und einen Strompfad hat, der zwischen den Schaltungsknotenpunkt und eine Quelle für eine vorgegebene Spannung geschaltet ist, und mit einer Steueranordnung, v/elche die Steuerelektrode der Schaltvorrichtung im f'uhezustand auf einem Siqnalwert hält, bei dem der Strompfad oLiie tiLadrige Impedanz hat, und welche während der Zuführung von Stuuersignalen der gewissen Werte zu den Steuerelektroden der Feldeffekttransistoren die Steuerelektrode der Schaltvorrichtung auf einen Wert bringt, bei welchem der Strompfad eine hohe Impedanz annimmt.

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In der gleichrangigen DT-OS 2 128 792, AT 9.6.1971, ist erwähnt, daß der Schaltungsknotenpunkt, der bei Verbindung der Enden der steuerbaren Stromstrecken (Kanäle) einer Anzahl von Feldeffekttransistoren entsteht, eine erhebliche Streukapazität haben kann, deren störender Einfluß auf die Arbeitsweise der Schaltungsanordnung durch eine Vorlade-Schaltvorrichtung beseitigt oder zumindest stark verringert werden kann, welche den Schaltungsknotenpunkt mit einem Schaltungspunkt vorgegebener Spannung verbindet, wenn sich die Schaltungsanordnung im Ruhezustand befindet und die zur Unterbrechung der Verbindung während der Zeitspanne, in der die in der Schaltung enthaltenen Transistoren sich im aktiven Zustand befinden (z.B. um Signale über ihre Stromstrecken zu empfangen oder abzugeben), also während bestimmte Steuersignalwerte an den Steuerelektroden dieser Transistoren betätigt werden kann.

Es ist ferner eine Schaltungsanordnung mit mehreren Feldeffekttransistoren bekannt, welche in einer Matrix aus Zeilen und Spalten angeordnet sind, v/obei a) die Transistoren Paare bilden und b) die Stromstrecken jedes Transistorpaares miteinander in Reihe geschaltet sind und dazu dienen, jeden Matrixpunkt (der dem oben erwähnten Schaltungsknotenpunkt entspricht) mit einer entsprechenden Schaltungsanordnung (z.B. einer bistabilen Speicherschaltung) am Kreuzungspunkt der entsprechenden Zeile und Spalte der Matrix zu verbinden.

Es wurde nun festgestellt, daß weitere Probleme auftreten, wenn den Steuerelektroden der jeweiligen Transistoren Steuersignale durch Zeilen- und Spaltenleiter der Matrix zugeführt werden. Beispielsweise kann, wie unten noch näher erläutert v/erden wird, beim Anlegen eines Halbselektionssignales an einen der Spaltenleiter und einen der Zeilenleiter ein unerwünschter Stromfluß zwischen einem halbselektierten Punkt und der Kapazität des zugehörigen Schaltungspunktes auftreten.

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Der vorliegenden Erfindung liegt dementsprechend die Aufgabe zugrunde, eine Schaltungsanordnung mit mehreren Feldeffekttransistoren anzugeben, bei der Störungen der oben angegebenen Art vermieden werden.

Gemäß der Erfindung wird diese Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art dadurch gelöst, daß die Transistoren in zwei Gruppen angeordnet sind, von denen die zweite Gruppe einen Transistor enthält und dass die Stromstrecken der Transistoren so geschaltet sind, daß jedes Transistorpaar aus einem Transistor der ersten Gruppe und dem Transistor der zweiten Gruppe besteht und die Verbindungspunkte der Stromstrecken aller Transistorpaare den gemeinsamen Schaltungsknotenpunkt bilden.

Durch diese Maßnahmen werden die oben geschilderten Störungen ganz oder zumindest weitestgehend vermieden.

Die Feldeffekttransistoren brauchen selbstverständlich nicht in einer aus Zeilen und Spalten bestehenden Matrix angeordnet sein, die Erfindung ist vielmehr auch auf Schaltungsanordnungen mit anderer Konfiguration anwendbar und auch auf Schaltungsanordnungen, bei denen sich keine regelmäßige Anordnung der Transistoren erkennen läßt.

Im folgenden werden Ausführungsbeispiele anhand der Erfindung näher erläutert, es zeigen:

Fig. 1 ein teilweise in BLockform gehaltenes Schaltbild eines mit Feldeffekttransistoren aufgebauten Speichers, anhand dessen das der Erfindung zugrundeliegende Problem erläutert wird;

Fig. 2 ein Schaltbild eines Teiles eines Speichers mit einer Schaltungsanordnung gemäß einem Ausführungsbeispiel

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der Erfindung und

Fig. 3 ein Schaltbild eines zweiten Ausführungsbeispiels der Erfindung.

Bei der Erläuterung der Figuren 1 und 2 wird angenommen, daß die Binärziffer 1 durch einen relativ positiven Spannungswert und die Binärziffer O durch einen relativ niedrigen Spannungswert, wie Masse, dargestellt wird. Bei Fig. 3 wird die Binärziffer 1 durch einen relativ negativen Spannungswert und die Binärziffer O durch Massespannung dargestellt. In allen Figuren geben die zur Bezeichnung von Transistoren verwendetenB uchstaben "P" und "N" gleichzeitig auch den Leitungstyp der betreffenden Transistoren an.

Das in Fig. 1 dargestellte Speicherwerk enthält sechs MOS-Feldeffekttransistoren pro Speicherplatz. Es sind nur 2x2 Speicherplätze dargestellt, in der Praxis kann der Speicher 4x4, 8x8 oder eine wesentlich größere Anzahl von Speicherplätzen enthalten und die Speichermatrix braucht auch nicht quadratisch zu sein. Die Information 1 ader O-wird in den jeweiligen Speicherplätzen in einem komplementär-symmetrischen (CMOS), vier Transistoren enthaltenden Flipflop gespeichert. Ein solches Flipflop 10a ist genauer dargestellt, während die übrigen Flipflops 10b bis iod nur als Blöcke bezeichnet sind. Die Steuerelektroden von Transistoren P. und N, des Flipflops sind mit dem gemeinsamen Abflußanschluß von Transistoren P₃ und lXL· verbunden, während die Steuerelektroden der Transistoren P₂ und N₂ mit dem gemeinsamen Abflußanschluß der Transistoren P, und N, verbunden sind. Die Quellenelektroden der Transistoren P₁ und P₂ sind mit einer Spannungsquelle +V₀₀ verbunden, die eine Spannung von ZoB. +1OV liefern kann. Die Quellenelektroden der Transistoren N, und N~ sind mit einer zweiten Spannungsquelle, wie Masse, verbunden. Die übrigen Transistoren an jedem Speicherplatz , wie die Transistoren N. und N₅ sind Decodierertransistoren.

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Jede Spalte des Speichers enthält zwei Decodierertransistorcm, die allen X-Leitungen gemeinsam sind. Es handelt sich dabei uai die Transistoren iNu und Mg, die der Spalte Y, zugeordnet sind, und die Transistoren Ng und IJ_g für die Spalte Y-. Zwei Transistoren, v/ie tj_o und l-i_c sind mit ihren Steuerelektroden an den Spaltenleiter Y. angeschlossen. Die Quellenelektrode des Transistors N₃ ist mit einer Leitung D. verbunden und die OueLleneLektrode des Transistors Ng ir.t an eine Leitung D_Q angeschlossen. Die AbflußeLektroden der Transistoren N₀ und N,

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sind an Leitungen 13 bzv/. 15 angeschlossen. Alle in Fig. 1 dargestellten Tramiistoren können als integrierte Schaltung auf einem gemeinsamen Substrat gebildet sein.

Im Betrieb des in Fig. 1 dargestellten Speichers liegt im Ruhezustand an allen X- und Y- Leitungen Massespannung und die Leitungen D, und D führen im Ruhezustand die Spannung +V₀₀. Um eine 1 in einem Speicherplatz, wie 10a, zu speichern, wird die Leitung D. auf einen verhältnismäßig positiven Spannungswetrt, v/ie +V _D gebracht, D wird auf einen verhältnismäßig niedrigen Spannungswert, wie Masse, gebracht, die Zeilenleitung X. wird auf einen verhältnismäßig positiven Spannungsv/ert, wie t-V gebracht und die SpaLtenleitung Y, wird auf dieselbe verhüLtnisinäßig positive Spannung ausgesteuert. Die verhältnismäßig positiven Spannungen an den Leitungen X. und Y. gelangen zu dan 5'.teuerelektroden zweier Paare von Decodxerertrans is toren (II-j, N. und N₅, Mg)/ die dem Speicherplatz mit dem Flipflop 10a zugeordnet sind. Die in Reihe geschalteten Stromstrecken "jedes Transifjtorpaareri, die eLnen Stromweg bilden, nehmen dementsprechend eine verhältnismäßig niedrige Impedanz an. Die Massespannung auf der Leitung D_Q gelangt daher über den die Stromstrecken der Transistoren N_g und M_r enthaltenden Stromweg zu den Steuerelektroden der Transistoren N und P und tastet den Transistor P auf, während der Transistor N, gesperrt wird. In entsprechender Weise gelangt die Spannung +V₀₀ von der Leitung

D über die Transistoren N^ und N₄ zu den Steuerelektroden O ό %

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der Transistoren P„ und EL·, v;odurch P₂ gesperrt und N₂ auf getastet wird. Dies ist der ^!'L"-Zustand des Flipflops 10a, d.h. also P und N₂ leiten, während P₂ und N. gesperrt sind.

Um eine O in einem Speicherplatz, wie dem Speicherplatz mit dem Flipflop 10a zu speichern, werden wieder X₁ und Y₁ auf eine verhältnismäßig hohe Spannung, wie +V_DD gebracht, die Spannung an D_Q stellt jedoch nun eine 1 (+V₀₀) und die Spannung an D₁ eine 0 (Masse) dar. Hierdurch v/erden die Transistoren P₂ und N, aufgetastet, während die Transisotren P, und N₂ gesperrt werden. Dies ist der Null-Zustand des Flipflops.

Das oben beschriebene Speicherwerk ist funktionsfähig, es hat sich jedoch gezeigt, daß seine Arbeitsweise mit zunehmender Größe und Arbeitsgeschwindigkeit mehr und mehr zu wünschen übrig läßt. Der Grund hierfür sind die Streukapazitäten in der Schaltungsanordnung. Da bei der in Fig. 1 dargestellten Schaltung des Speicherwerks eine größere Anzahl von Transistoren entsprechend dem Transistor N. (Fig. 1 sind nur zwei solcher Transistoren vorhanden, in größeren Speichern sind es jedoch sehr viel mehr) mit der relativ langen Leitung 13 verbunden sind und in entsprechender Weise eine größere Anzahl von Transistoren Nc·., mit der relativ langen gemeinsamen Leitung 15 verbunden sind, haben diese Leitungen jeweils eine beträchtliche Streukapazität. Diese Kapazität ist durch gestrichelt gezeichnete Kondensatoren 12a, 12b usw. versinnbildlicht. Sie beeinträchtigt die Funktion der Codiererschaltung in der folgenden Weise:

Angenommen im Speicherplatz mit dem Flipflop 10a sei eine 1 gespeichert worden. Während des Speicherns wird die Leitung D_Q auf Massespannung gehalten. Die Streukapazität 12b v/ird dadurch also praktisch vollständig entladen. Wenn die Decodierer-Leitungen X₁ und Y, wieder auf Massespannung gebracht werden, bleibt die Streukapazität 12b praktisch ungeladen.

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Angenommen, es solle nun unmittelbar anschließen d Information im Speicherplatz mit dem Transistor iod gespeichert werden. Hierfür werden die Decodierer-Leitung Y₂ und X₂ auf die Spannung +V_DD gebracht. Dies bedeutet für den Speicherplatz mit dem Flipflop 10c den halbselektierten Zustand und der zugehörige Decodierertransistor N_5C (der auf die Spannung an X₂ anspricht) wird aufgetastet, d.h. daß seine Stromstrecke eine niedrige Impedanz annimmt. Da die Streukapazität 12b entladen ist, neigt der Transistor N₅ dazu, Strom zu ziehen, der die Streukapxität 12b über die Leitung 15 auflädt. Es sei ferner ange- ä nommen, daß sich das Flipflop 10c im Nullzustand befinde (P₂ und N leitend, P und N₃ gesperrt). Die verhältnismäßig große, auf Masse liegende Streukapazität 12b, die momentan (über den Transistor N_5C) mit der Steuerelektrode des gesperrten Transistors P₁ des Flipflops lOc verbunden wird, kann unter Umständen den Transistor P. auftasten und dadurch den Zustand des Flipflops lOc ändern. Dies ist selbstverständlich höchst unerwünscht.

Es ist ersichtlich, daß die ungeladene Streukapzität des Speicherplatzes außerdem das Arbeiten des Speicherwerks verlangsamt. Nimmt man beispielsweise an, daß der Speicherplatz mit dem Flipflop lOc selektiert werde und in diesem Speicherplatz eine Null gespeichert werden solle. Wie bereits erwähnt, M bedeutet dies, daß die Spannung auf der Leitung d_Q groß und auf der Leitung d., klein wird. Wenn der Transistor N_g leitet (Y, = ^+V _DD) beginnt die Spannung auf der Leitung 15 anzusteigen. Da die Leitung 15 jedoch eine große Streukapazität, nämlich die Kapazität 12b, hat, die ungeladen ist, kann ihre Spannung nicht augenblicklich den hohen Wert annehmen, sondern sie nimmt entsprechend der exponentiellen Ladekurve der Kapazität 12 b zu. Die von der Geometrie und Größe des Speichers abhängige Zeit, die die Leitung 15 braucht, um die für das Speichern der gewünschten Information im Speicherplatz erforderliche Spannung zu erreichen, kann von einigen zehn bis einigen hundert Nanosekunden betragen und muß selbstverständlich zur Lese-Speicher-Zykluszeit des Speicherwerks hinzugerechnet werden.

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Die ungeladenen Kapazitäten an den Schaltungsknoten beeinträchtigen auch die Leseoperation. Angenommen, im Speicherplatz mit dem Flipflop 10c sei gerade eine 1 gespeichert worden (D =+V_DD, ^Do⁼⁰^' ^so ^^aß ^^e Streukapazität 12b entladen und die Streukapazität 12a auf +V_QD aufgeladen sind. Nun soll die zu einem früheren Zeitpunkt im Flipflop 1Oa gespeicherte In formation gelesen v/erden und diese Information soll den Wert haben (N. und P„ leitend, P, und N₂ gesperrt). Während des Lesens liegen sowohl die 1 als auch die 2 auf einer hohen Spannung (+V₀₀) und ein etwaiger Stromfluß in einer dieser Leitungen wird durch einen Leseverstärker wahrgenommen, der beispielsweise mit beiden Leitungen verbunden sein kann. Um das FLipflop lOa zum Lesen zu selektieren, wird die Spannung auf den Leitungen X, und Y, auf +V₀₀ angehoben. Da der Transistor N, des Flipflops 10a leitet, müßte eigentlich dann ein Strom von D₁ über N₃ und die Leitung 13 durch N₄ und N. nach Masse fließen und da N2 gesperrt ist, sollte von der Leitung D nach Masse kein Strom fließen. Unter den geschilderten Voraussetzungen ist die Kapazität 12b jedoch entladen, so daß die Spannung +V_QD auf der Leitung D kurzzeitig einen Stromfluß über N_fi und die Leitung 15 in die Kapazität 12b verursacht, bis diese Kapazität genügend (ungefähr auf V"_DD) aufgeladen ist, um den Transistor N_g zu sperren. Erst nach diesem Intervall, das einige zehn bis mehrere hundert Nanosekunden dauern kann, wird es sinnvoll, den Stromfluß infeer Leitung, z.B. D,, zu messen. Die Leseoperation muß also verlangsamt werden, um dem Einfluß der Streukapazität der Schaltung Rechnung zu tragen.

Fig. 2 zeigt, wie diese Probleme gemäß der Erfindung gelöst werden können. Das Speicherwerk selbst ist ähnlich wie das gemäß Fig. 1. Zusätzlich enthält jede Spalte des Speichers jedoch zwei Vorlade-Transistoren, z.B. P₃ und P₄. Diese Transistoren sind mit ihren Quellenelektroden an eine Quelle für eine positive Spannung, wie +V_nn angeschlossen, während ihre Steuerelektroden mit einer Spaltenleitung, wie Y,, verbunden sind. Die Abflußelektrode des Transistors P₃ ist mit der Lei-

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tung 13 verbunden, während der Transistor P. mit seinem Abfluß an die Leitung 15 angeschlossen sind. Die beiden Vorlade-Transistoren für die übrigen Spalten des Speichers (in Fig. 2 ist nur ein weiteres Transistorpaar, nämlich P₅ und P_g, dargestellt) sind entsprechend geschaltet.

Im Betrieb der Schaltungsanordnung gemäß Fig. 2 werden die Spaltenleitungen Y, und Y„ (und die Zeilenleitungen X. und X^) normalerweise auf riassespannung gehalten, wie es auch bei der Schaltung gemäß Fig. 1 der Fall war. Die dann an den Steuerelektroden der Vorlade-Transistoren, z.B. P₃ und P. liegende Ilassespannung hält die Strompfade dieser Transistoren im Zustand niedriger Impedanz. Die Speisespannung +VD gelangt daher über diese Strompfade zu den Schaltungsknoten 13, 15 usw. und hält die StreukapazitHt dieser Schaltungsknoten auf eine Spannung von ungefähr gleich +V_nn aufgeladen.

Wenn ein Speicherplatz, z.B. der Speicherplatz mit dem j Flipflop lOa, selektiert wird, nehmen Y, und X. beide eine hohe ' Spannung an und die Änderung der S-'pannung von Y. auf den verhältnismäßig positiven Wert sperrt die Transistoren P₃ und P. und sciialtet diese Transistoren praktisch von den Leitungen 13 und 15 ab. V/ährend des Lese- und Schreibe-Zyklus sind die Vorlade-Transistoren also von der Schaltung abgetrennt und beeinflussen deren Arbeitsweise nicht.

Der Vollständigkeit halber sind in Fig. 2 noch eine Schreibschaltung 18 und ein Leseverstärker 19 dargestellt. Wie · erwähnt, liefert die Schreibschaltung während der Schreiboperation Signale D. = 1 und ü_Q = O an den Speicher, wenn im selektierten Speicherplatz eine 1 gespeichert v/erden soll, und die Signale D· = 0 und D_n = 1, wenn im selektierten Speicherplatz eine 0 gespeichert werden soll. Während des Leseintervalls hält die Schreibfichaltung die Leitungen D und D_Q auf +V_ÜD (entsprechend einer binären 1) und dem Leseverstärker wird ein Tastimpuls zugeführt, der den Leseverstärker zur Erzeugung eines

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Ausgangssignales S veranlaßt, dessen Wert vom Wert des Bits abhängt, das in dem durch "die X- und Y-Decodierspannungen selektierten Speicherplatz gespeichert ist.

Fig. 3 zeigt ein zweites Ausführungsbeispiel der Erfindung, bei dem alle MOS-Feldeffekttransistoren demselben Leitfähigkeit styp, nämlich dem p-Typ angehören. Jeder Speicherplatz enthält sechs Transistoren, von denen vier Transistoren, P_1n Ρ,,, zur Speicherung der Information dienen und die restlichen zwei, P-jc und P,₇, Decodierertransistoren sind. Die beiden Transistoren P₁₁ und ^₁₃? die als Ärbeitswiderstände dienen, sind Steuerelektroden und Abflußelektrode verbunden. Der Transistor P,_Q ist mit seiner Steuerelektrode an die Abfluß-Quellenverbindung zwischen den Transistoren P, „ und P, -> angeschlossen. Der Transistor P,„ ist mit seiner Steuerelektrode an die Abfluß-Quellen-Verbindung der Transistoren P_1n und P,, angeschlossen. Die Transistoren P,_Q und P,„ sind mit ihren Quellenelektroden an eine Spannungsquelle, wie Masse, angeschlossen. Die Abflußelektroden der Transistoren P,, und P₁₃ liegen an einer Quelle für eine relativ negative Spannung -V / die z.B. -10 V betragen kann.

Jeder Spalte des Speichers (in Fig. 3 ist der Einfachheit halber nur eine einzige dargestellt) ist ein Paar von Decodierertransistoren, z.B. P-,₄ und Pig/ zugeordnet. Der Transistor P,. ist mit seiner Abflußelektrode an die Leitung D, und mit seiner Quellenelektrode an eine allen X-Decodierertransistoren der betreffenden Spalte gemeinsame Abflußverbindung 130 angeschlossen. In entsprechender Weise ist die Quellenelektrode des Y-Decodierertransistors P,_g mit dem allen Abflußelektroden der X-Decodierertransistoren der betreffenden Spalte gemeinsame Verbindung 150 angeschlossen und die Abflußelektrode von P,₈ ist mit der Leitung D_Q verbunden.

Die beiden Vorlade-Transistoren für die Spalte Y_T sind

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P.,. und P_1n. Der Transistor P_{1 r} ist mit seiner Steuerelektrode 16 19 Io

an die Leitung D.., mit seiner Quellenelektrode an die gemeinsame Verbindung 130 und mit seiner Abflußelektrode an die Quelle für die negative Spannung ~V_DD angeschlossen. Der Transistor P_lg ist •mit seiner Steuerelektrode an die Leitung D₀, mit seiner Quellenelektrode an die gemeinsame Verbindung 150 und mit seiner Abflußelektrode an die Spannungsquelle für -V^₀ angeschlossen. Die in der Schaltung wirksamen Streukapazitäten sind durch Kondensatoren 120a und 120b versinnbildlicht.

Im Betrieb des in Fig. 3 dargestellten Speichers liegen alle X- und Y-Leitungen normalerweise auf Masse und die Leitungen D. und D_ normalerweise auf ~^V _DD· Wenn in einem Speicherplatz eine 1 gespeichert werden soll, werden die X- und Y-Decodierer-Spannungen für den betreffenden Speicherplatz auf ~V_DD gebracht, D, wird auf ~V_DD gehalten und D_Q wird auf Massepotential angehoben. Die Spannung ~V_DD auf der Leitung D tastet den Transistor P₁₂ auf und die Massespannung auf der Leitung D_ ! sperrt den Transistor P_lo· In entsprechender Weise kann in einem Speicherplatz dadurch eine 0 gespeichert werden, daß man D auf ~^VDD ^h^lt und die Spannung der Leitung D₁ auf Masse anhebt, während die X- und Y-Decodiererspannung für den betreffenden Spei-rcherplatz den Wert ~V_QD haben.

Bei der Abfrage eines Speicherplatzes werden den zugehörigen Decodierertransistoren entsprechende Spannungen zugeführt, während D_Q und D₁ auf -Vq gehalten werden. Wenn beim Lesen der Transistor P₁₂leitet, fließt Strom durch die Leitung D_Q und wenn stattdessen der Transistor P,_Q des betreffenden Speicherplatzes leitet, fließt Strom durch die Leitung D..

Wenn die Vorlade-Transistoren P₁,. und P, _n fehlen wür-

x ο iy

den, träten wegen der relativ großen Streukapazität 120a und 120b im Speicher gemäß Fig. 3 die gleichen Probleme auf wie beim Speicher gemäß Fig. 1. Die ungeladene Streukapazität würde dann

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die Zuverlässigkeit der Schaltung beeinträchtigen und die Zykluszeit für das Lesen und Schreiben vergrößern. Wenn die Schaltungsanordnung jedoch in der in Fig. 3 dargestellten Weise ausgebildet ist, befinden sich die Transistoren P _fi und P _g im Ruhezustand des S peichers im Zustand niedriger Impedanz. Die Streukapazitäten 12Oa und 12Ob werden daher durch einen Strom aufgeladen, der von der Klemme der Spannungsquelle ~V durch die leitenden Transistoren in die betreffende Kapazität fließt. Wenn andererseits Information in einem Speicherplatz gespeichert werden soll, also wenn z.B. die Spannung auf der Leitung D₁ auf Massepotential angehoben wird, wird der Vorladetransistor 16 gesperrt und hat dann keinen Einfluß auf die Schreiboperation. In entsprechender Weise sperrt der Transistor P.g und schaltet -V von der Kapazität 120b ab, wenn die Spannung auf der Leitung D_Q auf Massepotential angehoben wird.

Bei der Schaltungsanordnung gemäß Fig. 3 beeinträchtigen die Vorlade-Transistoren P,_g und P _g etwas die Arbeitsweise der Schaltung während des Lesezyklus. Während des Lesens, werden die Leitungen D, und D_Q beide auf ~V__D gehalten und der in der einen dieser Leitungen fließende Strom wird wahrgenommen. Nimmt man nun beispielsweise an, daß χ.=γ.=—V (entsprechend einer binären l)ist, und der Transistor P₁₀ des Speicherplatzes leitet, so daß ein Strom durch diesen Transistor und den Transistor P₁₅ zur Verbindung 130 fließt. Vorzugsweise sollte dieser Strom ganz durch den Transistor P . zur Leitung D₁ fließen, da sich jedoch D₁ auf -V_nn befindet und der Transistor P_{1 c} im-

X LJL) J. O

mer noch leitet, fließt ein Teil dieses Stromes durch den Transistor Piß· In der Praxis ist der Vorlade-Transistor P₁₆ jedoch so bemessen, daß er einen kleinen Gegenwirkleitwert bzw. eine kleine Steilheit hat, so daß nur ein vernachlässigbarer Teil des Lesestromes durch den Transistor P₁₆ abgeleitet wird. Der Gegenwirkleitwert des Transistors P₁₆ ist zwar klein, die Ruheperiode zwischen den aufeinanderSLgenden Lesezyklen ist jedoch lang genug, so daß der Transistor seine Hauptaufgabe,

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nämlich die Streukapazibät, z.B. 12Oa, genügend aufzuladen, erfüllen und die Arbeitsweise der Schaltung in der oben geschilderten Ueise verbessern kann.

Die Erfindung wurde oben am Beispiel von CMOS-Schaltungen und PMOS-Schaltungen erläutert, selbstverständlich kann sie auch auf ίίΙ-lOS-Schaltungen und andere Transistorschaltungen angev/endet werden. Eine NMOS-Schaltung würde ganz ähnlich wie die Schaltung gemäß Fig. 3 sein, mit der Ausnahme, daß sie n-leitende MOS-Transistoren enthielte und die Polaritäten der verschiedenen Spannungsquellen entsprechend gewählt wären. ι

Bei der Schaltungsanordnung gemäß Fig. 3 werden die ■ Vorlade-TransLStoren durch die Leitungen D₁ und D_n gesteuert. Sie könnten jedoch auch ähnlich gesteuert werden wie in Fig. 2. Um die richtigen Polaritäten der Spannungen für die Vorlade-Transistoren zu gewährleisten, wäre dann jedoch ein Inverterglied zwischen der Leitung Υ_Ύ und den Steuerelektroden der Transistoren P^ und P.Q erforderlich. Dieses negierende Verknüpfungsglied würde die rlassespannung, die normalerweise an Y- liegt, in die Spannung ~V umkehren, um die Vorlade-Transistoren P.g und P._g im Ruhezustand leitend zu halten. Wenn andererseits die Spannung Y, den Wert -V_n.-. annimmt, würde das negierende Verknüpfungsglied den Steuerelektroden P._fi und P.« Massepotential zuführen und diese Transistoren dadurch sperren.

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Claims (7)

1. -14-Patentansprüche

   (JLs Schaltungsanordnung mit mehreren Feldeffekttransistoren, deren jeweils durch eine mit einem Eingangssignal gespeiste Steuerelektrode in ihrer Leitfähigkeit steuerbare Stromstrecken unter Bildung von jeweils einem Verbindungspunkt paarweise in Reihe geschaltet sind und die dadurch gebildeten Stromwege, die bei gewissen Werten der den zugehörigen Steuerelektroden zugeführten Steuersignalen eine niedrige Impedanz annehmen, mit einen gemeinsamen Schaltungspunkt/ der eine erhebliche Streukapazität hat, in Verbindung stehen, ferner mit einer Vorlade-Schaltvorrichtung, die eine Steuerelektrode und einen Strompfad hat, der zwischen den Schaltungsknotenpunkt und eine Quelle für eine vorgegebene Spannung geschaltet ist, und mit einer Steueranordnung, welche die Steuerelektrode der Schaltvorrichtung im Ruhezustand auf einem Signalwert hält, bei dem der Strompfad eine niedrige Impedanz hat, und welche während der Zuführung von Steuersignalen der gewissen Werte zu den Steuerelektroden der Feldeffekttransistoren die Steuerelektrode der Schaltvorrichtung auf einen Wert bringt, bei welchem der Strompfad eine hohe Impedanz annimmt, dadurch gekennzeichnet, daß die Transistoren in zwei Gruppen angeordnet sind, von denen die zweite aus einem Transistor besteht, und daß die Stromstrecken der Transistoren so geschaltet sind, daß jedes Transistorpaar aus einem Transistor der ersten Gruppe und dem Transistor der zweiten Gruppe besteht und die Verbindungspunkte der Stromstrecken aller Transistorpaare miteinander verbunden sind und den gemeinsamen Schaltungsknotenpunkt bilden.
2. 2. Schaltungsanordnung nach Anspruch 1, d a durch gekennzeichnet, daß die Transistoren einem vorgegebenen Leitungstyp angehören und daß die Vorlade-Schaltvorrichtung einen zusätzlichen Feldeffekttransistor (P-, P.) enthält, der dem entgegengesetzten Leitungstyp angehört und dessen steuerbare Stromstrecke den Strompfad des

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   -15-Vorlade-Schalters bildet.
3. 3. S chaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Steueranordnung eine Verbindung von der Steuerelektrode des zusätzlichen Transistors zur Steuerelektrode des Transistors der zweiten Gruppe enthält und daß der zusätzliche Transistor durch die der Steuerelektrode des Transistors der zweiten Gruppe zugeführten Steuersignale gesteuert ist.
4. 4. Schaltungsanordnung nach Anspruch 1, d a - ^ durch gekennzeichnet, daß die Transi- ι stören einem vorgegebenen Leitungstyp angehören und daß die j Vorlade-Schaltvorrichtung einen zusätzlichen Transistor enthält, der dem vorgegebenen Leitungstyp angehört und dessen | Stromstrecke den Strompfad der Voriade-Schaltvorrichtung bildet. !
5. 5. Schaltungsanordnung nach Anspruch 4, dadurch I gekennzeichnet, daß das Eingangsende des Stromweges jedes Transistorpaares der Transistoren das dem Schaltungs-I knotenpunkt abgewandte Ende der Stromstrecke des Transistors j der zweiten Gruppe ist und daß die Steueranordnung eine Verbin- | dung zwischen der Steuerelektrode des zusätzlichen Transistors & und dem abgewandten Ende der Stromstrecke des Transistors der zweiten Gruppe enthält.
6. 6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Gegenwirkleitwert des zusätzlichen Transistors, der die Vorlade-Schaltvorrichtung bildet, wesentlich kleiner als der Gegenwirkleitwert jedes Transistors der erstgenannten Transistoren ist.
7. 7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Verwendung als Decodierer für eine Anzahl von Schaltungsanordnungen, die jeweils einen mit dem Ausgangsende eines entsprechenden Stromwegs verbundenen

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   Schaltungspunkt und eine Anordnung zur internen Verbindung des Schaltungspunktes an eine von zwei Spannungsquellen, von denen die erste eine Spannung des gleichen Wertes wie die vorgegebene Spannung und die andere eine Spannung desselben Wertes wie diejenige, mit der der Schaltungsknotenpunkt kapazitiv gekoppelt ist, liefern, enthält, die Vorlade-Schaltvorrichtung so ausgelegt ist, daß sie den Schaltungsknotenpunkt normalerweise, wenn kein Signal des gewissen Wertes an den Steuerelektroden der Transistoren liegt, auf der zweiten Spannung hält.

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