DE3249671C2

DE3249671C2 -

Info

Publication number: DE3249671C2
Application number: DE3249671A
Authority: DE
Inventors: Masamichi Musashino Tokio/Tokyo Jp Asano; Hiroshi Yokohama Jp Imahashi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1981-03-03
Filing date: 1982-03-02
Publication date: 1988-03-17
Also published as: GB2144006A; GB2144006B; DE3207485A1; US4506350A; GB8420735D0; DE3207485C2; GB2094086A; GB2094086B; US4597062A

Description

Die Erfindung bezieht sich auf eine nichtflüchtige Halbleiter-Speichervorrichtung nach dem Oberbegriff des Patentanspruchs 1. Mit der Prüfeinheit kann eine vorbestimmte Prüfspannung an Speicherzellen unter gleichen Bedingungen angelegt werden.

Eine nichtflüchtige Halbleiter-Speichervorrichtung unter Verwendung von nichtflüchtigen Speicherzellen, z. B. von sog. FAMOS-Transistoren (MOS-Transistoren mit freischwebendem Gate), ist als EPROM (löschbarer programmierbarer Festwertspeicher) bekannt. Beim Speichern von Daten in einer Speicherzelle vom freischwebenden Gate-Typ wird eine hohe Spannung an das unter Zwischenfügung einer Isolierschicht über dem freischwebenden Gate angeordnete Steuer-Gate und die Drainelektrode der Speicherzelle angelegt, während eine Bezugsspannung Vs mit etwa Massepotential an der Sourceelektrode anliegend gehalten wird, so daß zwischen Drain und Source eine Stoßionisierung hervorgerufen wird. Von den durch die Stoßionisierung erzeugten Elektronenlochpaaren werden die Elektronen unter Änderung der Schwellenwertspannung der Speicherzelle vom freischwebenden Gate eingefangen. Entsprechend der Änderung der Schwellenwertspannung werden Daten gespeichert. Bei Speicherzellen dieser Art wird das substantielle Gate- Potential in Abhängigkeit von der Menge der vom Gate eingefangenen Elektronen geändert. Die in der Speicherzelle gespeicherten Daten können daher mittels einer Änderung des Kanalstroms des MOS-Transistors erfaßt bzw. ausgelesen werden. In der Praxis wird beim Einschreiben von Daten in die Speicherzelle üblicherweise eine hohe Spannung von 20-25 V an das Steuer-Gate über dem freischwebenden Gate und die Drainelektrode angelegt. Zum Auslesen der Daten wird üblicherweise eine Spannung in der Größenordnung von 5 V an das Steuer-Gate angelegt.

Beim bisherigen EPROM ist die an das Steuer-Gate angelegte Einschreibspannung mit 25 V festgelegt. Demzufolge dauert das Einschreiben von Daten in eine Speicherzelle normalerweise 50 ms. Beim Einschreiben von Daten in alle Speicherzellen in z. B. 4 K Worten×8 Bits dauert dieser Vorgang demzufolge etwa 3 min. Zur Verkürzung der Einschreibzeit müssen eine an das Steuer-Gate jeder Speicherzelle angelegte Gate-Spannung und/oder eine an die Drainelektrode angelegte Drainspannung höher eingestellt werden als beim bisherigen Speicher. In der Praxis wird zur Realisierung dieser Bedingung eine von außen her der Speichervorrichtung zugeführte Stromquellenspannung, z. B. eine Einschreib- Stromquellenspannung, durch eine Spannungsverstärkungsschaltung verstärkt. Die verstärkte Spannung kann dann an der Steuer-Gate der Speicherzelle angelegt werden, oder sie wird an das Steuer-Gate angelegt, während gleichzeitig eine Spannung, die höher ist als bei der bisherigen Vorrichtung und die mittels der verstärkten Spannung erhalten wird, an die Drainelektrode der Speicherzelle angelegt wird. Die Verstärkungsschaltung ist im allgemeinen so ausgebildet, daß sie im integrierten Schaltkreis der Speichervorrichtung oder -anordnung enthalten ist, wobei eine gegebene Stromquellenspannung, z. B. eine Einschreibspannung, unter Ausnutzung einer Kapazitätsankopplung auf eine vorgegebene Spannung verstärkt bzw. angehoben wird. Bei dieser Schaltungsanordnung ist der Ausgangsstrom der Verstärkungsschaltung stark begrenzt. Bei neueren Speichervorrichtungen mit äußerst kleinen Transistoren ist die Speicherkapazität erheblich größer, und es ist eine größere Zahl von Zeilen- und Spaltenleitungen vorhanden, wobei auch in den Dekodierabschnitten erheblich mehr Strom verbraucht wird. Zur Herabsetzung des Stromverbrauchs in den Dekodierabschnitten beim Einschreiben von Daten in die Speicherzellenanordnung ist es daher nötig, die verstärkte Spannung nur der jeweils gewählten Spalten- oder Zeilenleitung aufzuprägen. Dennoch ist die bisherige nichtflüchtige Halbleiter- Speichervorrichtung nicht so ausgelegt, daß der Ausgangsstrom der Verstärkerschaltung durch selektive Anlegung der verstärkten Spannung an eine periphere Schaltung der Speicherzellenanordnung, z. B. die Einschreibschaltung, herabgesetzt wird.

Zum besseren Verständnis der Erfindung ist im folgenden der Aufbau einer herkömmlichen nichtflüchtigen bzw. leistungslosen Halbleiter-Speichervorrichtung anhand von Fig. 1 beschrieben. Dabei sind Zeilenleitungen R₁ bis R _m und Spaltenleitungen D₁ bis D _n vorgesehen. Speicherzellen T₁₁-T _mn, die jeweils aus einem MOS-Transistor mit freischwebendem Gate bzw. FAMOS-Transistor bestehen, sind an den Schnittstellen der Zeilen- und Spaltenleitungen vorgesehen und in Matrixform angeordnet. Die Steuer-Gates der Speicherzellen T₁₁-T _mn sind jeweils an die betreffenden Zeilenleitungen R₁ bis R _m angeschlossen. Auf ähnliche Weise sind die Drains mit den betreffenden Spaltenleitungen D₁ bis D _n verbunden. Eine Bezugsspannung V _S, z. B. Massepotential, wird an die Sourceelektroden aller Speicherzellen TM₁₁-TM _mn angelegt. Die Zeilenleitungen R₁-R _m, die Spaltenleitungen D₁-D _n und die Speicherzellen TM₁₁-TM _mn bilden gemeinsam eine Speicherzellenanordnung 10.

Die Zeilenleitungen R₁-R _m sind über MOS-Transistoren TR₁-TR _m des Verarmungstyps (D-Typs) an einen Zeilendekodierer 20 angeschlossen, wobei an ihre Gate-Elektroden ein Lese/Einschreib-Steuersignal R/ angelegt wird. Der Zeilendekodierer 20 spricht auf ein Adressensignal an, um eine Zeilenleitung zu wählen und an seiner Ausgangsklemme ein einen hohen Pegel besitzendes, der gewählten Zeilenleitung entsprechendes Signal zu liefern.

Die Spaltenleitungen D₁-D _n sind über den Transistoren TD₁-TD _n in der Spaltenleitungs-Wählschaltung 30 zum Wählen einer Spaltenleitung entsprechende MOS-Transistoren an einen Signalabgriff-Knotenpunkt N 1 angeschlossen. Das Signal am Knotenpunkt N 1 wird durch einen Leseverstärker 40 abgegriffen und über eine Ausgangsschaltung 50 aus dem Speichersystem ausgegeben. An die Gate-Elektroden der MOS-Transistoren TD₁-TD _n sind zugeordnete Spaltenwählleitungen C₁-C _n angeschlossen, die über entsprechend angeordnete MOS-Transistoren TC₁-TC _n mit einem Spaltendekodierer 60 verbunden sind. Letzterer Spricht auf die im zugeführten Wähladressensignale unter Wahl einer der Spaltenwählleitungen an, und er liefert an der mit der gewählten Spalten-Wählleitung verbundenen Ausgangsklemme ein hochpegeliges Signal.

Die anderen Anschlüsse der Zeilenleitungen R₁-R _m und der Spaltenleitungen C₁-C _n sind jeweils auf entsprechende Weise mit den D-Typ-Mos-Transistoren WR₁-WR _m und WC₁ -WC _n verbunden. Die Drains dieser Transistoren sind mit einem Anschluß zur Anlegung der Einschreibspannung V _p verbunden, während ihre Source- und Gate-Elektroden an die betreffenden Zeilen- und Spaltenleitungen angeschlossen sind. Die MOS-Transistoren WR₁-WR _m und WC₁-WC _n sind sämtlich in einem Einschreibtransistorkreis 70 enthalten. Ein Einschreibtransistor T 1 des Anreicherungstyps (E-Typ) ist zwischen den Signalabgriff-Knotenpunkt N 1 und den Anschluß zur Anlegung der Einschreibspannung V _p eingeschaltet. Ein Signal am Ausgangsknotenpunkt N 2 der Einschreibdaten-Steuerschaltung 80 wird der Gate-Elektrode des Einschreib-MOS-Transistors T 1 zugeführt. Diese Steurschaltung 80 besteht aus einem internen Datenerzeuger 85, welcher die externen Eingabe- oder Eingangsdaten D _in zur Erzeugung von diesen Daten entsprechenden internen Eingangsdaten d _in abnimmt, einem zwischen die Klemme zur Anlegung der Spannung V _p und die Bezugsspannung V _S (Massepotential) geschalteten Umsetzer IN 1 sowie einem E-Typ-MOS-Transistor T 4, der an der Gate-Elektrode ein Lese/Einschreibsignal R/ abnimmt, weil er zwischen den Ausgangsknotenpunkt N 2 und die Bezugsspannung V _S (Massepotential) geschaltet ist. Der Umsetzer IN 1 besteht aus einem D-Typ-MOS-Transistor T 2, der an der Source- Drainstrecke zwischen einen Anschluß zur Anlegung der Spannung V _p und den Knotenpunkt N 2 geschaltet und an der Gate-Elektrode an den Knotenpunkt N 2 angeschlossen ist, sowie einem E-Typ-MOS-Transistor T 3, dessen Source- Drainstrecke zwischen den Knotenpunkt N 2 und die Bezugsspannung V _S geschaltet ist und der an der Gate-Elektrode die internen Daten d _in abnimmt.

Die Speichervorrichtung gemäß Fig. 1 arbeitet wie folgt: Zum Auslesen von Daten aus der Speicherzellenanordnung 10 besitzt das Lese/Einschreibsignal R/ den hohen Pegel ("1"), und eine Einschreibspannung beträgt 5 V. Aus diesem Grund werden die MOS-Transistoren TC₁-TC _n sowie TR₁-TR _m, ebenso wie der MOS-Transistor T 4, durchgeschaltet, während der MOS-Transistor T 1 sperrt. Der Wirkleitwert g _m aller MOS-Transistoren WC₁-WC _n und WR₁-WR _m im Einschreibtransistorkreis 70 ist auf einen äußerst kleinen Wert gesetzt. Demzufolge werden von den Zeilenleitungen R₁-R _m und den Spaltenwählleitungen C₁-C _n nur die durch den Zeilendekodierer 20 und den Spaltendekodierer 60 angewählten Leitungen auf den hohen Pegel gesetzt, während die nicht gewählten Leitungen einen niedrigen Pegel besitzen. Infolgedessen wird eine am Kreuzungs- bzw. Schnittpunkt der gewählten Zeilen- und Spaltenleitungen angeordneten Speicherzelle angesteuert. Wenn in die gewählte Speicherzelle keine Daten eingeschrieben sind, wird diese Speicherzelle durchgeschaltet, weil hierbei die Schwellenwertspannung der gewählten, keine Daten enthaltenden Speicherzelle niedrig ist. Beim Durchschalten der Speicherzelle fließt der Strom über die Source-Drainstrecke, so daß der Signalabgriff-Knotenpunkt N 1 auf den niedrigen Pegel übergeht. Wenn dagegen in der gewählten Speicherzelle Daten eingeschrieben sind, wird diese Speicherzelle in den Sperrzustand versetzt, weil hierbei die Schwellenwertspannung der gewählten, eingeschriebene Daten enthaltenden Speicherzelle hoch ist, und der Knotenpunkt N 1 geht auf den hohen Pegel über. Das hochpegelige Signal am Knotenpunkt N 1 wird über den Leseverstärker 40 und die Ausgangsschaltung 50 nach außen abgeführt.

In der Einschreibbetriebsart ist das Lese/Einschreibsignal R/ niedrig, während die Einschreibspannung V _p 25 V beträgt. Es sei nun angenommen, daß durch den Zeilendekodierer 20 die Zeilenleitung R₁ und durch den Spaltendekodierer 60 die Spaltenleitung C₁ gewählt worden sind. Dabei sperren die MOS-Transistoren TR₁ und TC₁. Unter diesen Bedingungen wird die Zeilenleitung R₁ über den MOS-Transistor WR₁ auf 25 V (entsprechend der Einschreibspannung V _p) aufgeladen, und die Spaltenwählleitung C₁ wird über den MOS- Transistor WC₁ auf 25 V aufgeladen. Die nicht gewählten Zeilen- und Spaltenleitungen bleiben auf dem niedrigen Pegel, d. h. dem Massepotential, da die MOS-Transistoren TR₂-TR _m und TC₂-TC _n deshalb durchgeschaltet sind, weil die diesen Zeilen- und Spaltenwählleitungen entsprechenden Ausgänge der Zeilen- und Spaltendekodierer nicht gewählt sind. Wenn zu diesem Zeitpunkt die externe Eingangsdateneinheit D _in niedrig bzw. klein ist, ist die interne Dateneinheit d _in ebenfalls niedrig, wobei die Spannung von 25 V (Vp) am Knotenpunkt N 2 erscheint. Aus diesem Grund wird der MOS-Transistor T 1 durchgeschaltet, während der Knotenpunkt N 1 entsprechend der Beziehung V _p-V _TH, mit V _TH = Schwellenwertspannung des MOS-Transistors T 1, auf etwa 22 V aufgeladen wird. Infolgedessen werden 25 V (V _p) an das Steuer-Gate der durch die Zeilenleitung R₁ und die Spaltenleitung D₁ gewählten Speicherzelle TM₁₁ angelegt. An der Drainelektrode der Speicherzelle TM₁₁ liegen etwa 22 V entsprechend (25-V _{TH(T 1)}) V oder (25-V _{TH(TD 1)}) V an, wobei V _{TH(T 1)} die Schwellenwertspannung des MOS-Transistors T 1 und V _{TH(TD 1)} die Schwellenwertspannung des MOS-Transistors TD 1 bedeuten. Folglich tritt in der Speicherzelle TM₁₁ die Stoßionisierung auf, so daß Daten in sie eingeschrieben werden. Wenn dabei die externe Eingangsdateneinheit D _in einen hohen Pegel besitzt, sperrt der MOS-Transistor T 1, so da die Spannung von 22 V nicht an die Drainelektrode der Speicherzelle TM₁₁ angelegt wird und daher keine Daten in diese geladen werden. Die Speicherzelle, in welche einmal Daten geladen worden sind, hält diese Daten in leistungsloser bzw. nichtflüchtiger Weise, solange diese Daten nicht gelöscht werden.

Wie erwähnt, ist bei der Speichervorrichtung nach Fig. 1 die Einschreibspannung V _p auf 25 V festgelegt. Aus diesem Grund ist eine lange Zeitspanne nötig, um die Daten in alle Speicherzellen der Speicherzellenanordnung einzuschreiben. Zur Lösung dieses Problems muß eine höhere Spanung als bisher an die Steuer-Gates der Speicherzellen oder sowohl an die Steuer-Gates als auch an die Drains angelegt werden. Der Grund hierfür ist anhand der Fig. 2A bis 2C erläutert. Fig. 2A veranschaulicht in symbolischer Darstellung den sog. FAMOS-Transistor. Mit V _D und V _G sind die Drainspannung bzw. eine dem Steuer-Gate aufgeprägte Spannung bezeichnet. Fig. 2B veranschaulicht die Beziehung zwischen der Steuer-Gatespannung V _G und einer Änderung Δ V _TH der Schwellenwertspannung der Speicherzelle für den Fall, daß die Dateneinschreibung bei festen Größen der Drainspannung V _D und der Einschreibzeit tp erfolgt. Fig. 2C veranschaulicht die Beziehung zwischen logarithmischen Größen der Einschreibzeit tp und einer Änderung der Schwellenwertspannung Δ V _TH für den Fall, daß die Dateneinschreibung mit einem Parameter der Drainspannung V _D bei festgelegter Steuer-Gate-Spannung V _G erfolgt. In Fig. 2C geben die Kurven 11 und 12 die Beziehung für eine große bzw. kleine Spannung V _D an. Gemäß den Fig. 2B und 2C ist die Einschreibzeit um so kürzer, je höher die Steuer-Gate-Spannung V _G ist. Wenn die Einschreibzeit tp vergleichsweise lang ist, ist eine Änderung Δ V _TH der Schwellenwertspannung von der Drainspannung V _D unabhängig. Ist diese Zeit tp dagegen vergleichsweise kurz, so wird eine kurze Zeitspanne zum Erreichen einer gegebenen Größe der Änderung Δ V _TH benötigt.

Wenn jedoch die verstärkte oder angehobene Spannung an die Zeilenleitung angelegt werden soll, ist eine spezielle Einrichtung zur Anlegung dieser verstärkten Spannung nötig, um den Ausgangsstrom der Verstärkungsschaltung zu verringern.

Nach Herstellung der Speichervorrichtung müssen die Speicherzellen ermittelt werden, die nicht über eine vorbestimmte Datenhalteeigenschaft verfügen. Zunächst wird eine vorbestimmte Prüfspannung unter gleichen Bedingungen zwischen Drain- und Gate-Elektrode jeder nichtflüchtigen Speicherzelle angelegt. Dann werden die Speicherzellen ermittelt, die nicht eine vorbestimmte Datenhalteeigenschaft haben. In einer herkömmlichen Speichervorrichtung wird viel Zeit benötigt, um die vorbestimmte Prüfspannung an alle Speicherzellen unter den gleichen Bedingungen anzulegen.

Aus der DD-PS 1 37 504 ist eine Schaltungsanordnung zur Prüfung von Halbleiterspeichern bekannt, bei der mittels MOS-Transistoren alle Spaltenleitungen in einen nichtgewählten Zustand gebracht werden können, um so den hohen Zeitaufwand für die Prüfung zu vermindern.

Es ist Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Halbleiter-Speichervorrichtung mit einer Prüfeinheit zu schaffen, mit der unter gleichen Bedingungen eine vorbestimmte Prüfspannung zwischen Drain- und Gate-Elektrode jeder nichtflüchtigen Speicherzelle in kurzer Zeit angelegt werden kann.

Diese Aufgabe wird bei einer nichtflüchtigen Halbleiter- Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnenden Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 6.

Die Erfindung ermöglicht eine nichtflüchtige Halbleiter- Speichervorrichtung, bei der alle Speicherzellen in kurzer Zeit mit einer vorbestimmten Prüfspannung beaufschlagt werden können.

Es wird also eine nichtflüchtige Halbleiter-Speichervorrichtung geschaffen, die eine Speicherzellenanordnung mit nichtflüchtigen Halbleiter-Speicherzellen mit jeweils einer Gate-Isolierschicht hat. Die Speicherzellen speichern jeweils Daten mittels in die Isolierschicht injizierten Ladungen, und sie sind in einer Matrix mit mehreren Zeilenleitungen und Spaltenleitungen angeordnet. Ein Zeilendekodierer wählt die Zeilenleitungen, und ein Spaltendekodierer wählt die Spaltenleitungen. Die Speichervorrichtung hat weiterhin eine mit dem Zeilendekodierer und mit dem Spaltendekodierer verbundene Prüfeinheit, um alle Zeilenleitungen in einen nichtgewählten Zustand und wenigstens zwei Spaltenleitungen in einen gewählten Zustand zu bringen, wobei gleichzeitig die mit den wenigstens zwei Spaltenleitungen verbundenen Speicherzellen einer Prüfung unterworfen sind. Bei dieser Prüfung wird eine vorbestimmte Prüfspannung zwischen Drain- und Gate-Elektrode jeder mit den wenigstens zwei Spaltenleitungen verbundenen nichtflüchtigen Speicherzelle angelegt, um solche Speicherzellen zu erfassen, die sich in einem Zustand befinden, der keine vorbestimmte Datenhalteeigenschaft beinhaltet.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines bisherigen löschbaren programmierbaren Festwertspeicher- bzw. EPROM-Systems,

Fig. 2A bis 2C eine symbolische Darstellung eines in Fig. 1 verwendeten FAMOS-Transistors bzw. Kennlinien solcher Transistoren,

Fig. 3 ein Blockschaltbild einer EPROM-Vorrichtung,

Fig. 4 ein Schaltbild einer an die Zeilenleitungen bei der Vorrichtung nach Fig. 3 angeschlossenen Verteilungsschaltung für eine angehobene Spannung,

Fig. 5A bis 5C eine Aufsicht bzw. Schnittansichten eines bei der erfindungsgemäßen Speichervorrichtung verwendeten MOS-Transistors mit freischwebendem Gate bzw. FAMOS-Transistors,

Fig. 5D ein Äquivalentschaltbild des FAMOS-Transistors gemäß Fig. 5B mit Beziehung zu bei ihm vorhandenen Kapazitäten,

Fig. 6A und 6B Schaltbilder eines Zeilendekodierers bzw. eines Spaltendekodierers beim bisherigen EPROM nach Fig. 1,

Fig. 7A und 7B Schaltbilder von Abwandlungen der Dekodierer nach Fig. 6A und 6B und

Fig. 8A und 8B Schaltbilder eines Adressenpuffers gemäß der Erfindung.

Nachdem die Fig. 1 und 2 eingangs bereits erläutert wurden, ist im folgenden eine Ausführungsform einer nichtflüchtigen Halbleiter-Speichervorrichtung im einzelnen beschrieben.

Gemäß Fig. 3 sind Zeilenleitungen R₁-R _m endseitig mit einer Verteilungsschaltung 105 für eine vertärkte oder angehobene Spannung entsprechend der Einschreibschaltung bei der bisherigen Vorrichtung verbunden.

Spaltenwählleitungen C₁-C _n sind an ihren Enden mit einer anderen Verteilungsschaltung 106 für eine verstärkte Spannung entsprechend der bisherigen Einschreibschaltung verbunden. Eine durch eine Anhebungsschaltung 110 verstärkte Spannung VH wird an diese Verteilungsschaltung 105 und 106 angelegt. Eine Verteilungsschaltung 107 für eine verstärkte Spannung, die anstelle des D-Typ-MOS-Transistors T 2 bei der Einschreibsteuerschaltung 80 nach Fig. 1 vorgesehen ist, wird mit einer verstärkten Spannung VH von der Anhebungsschaltung 110 gespeist. In Fig. 3 sind zur Vereinfachung der Beschreibung den Teilen von Fig. 1 entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet. Die jeweils den gleichen Aufbau besitzenden Verteilungsschaltungen 105 und 106 dienen zur Verteilung der verstärkten Spannung nach Maßgabe eines Steuersignals. Aus diesem Grund ist daher als typisches Beispiel nur eine Verstärkungsschaltung 105 i anhand von Fig. 4 erläutert. Dabei bezieht sich der Buchstabe "i" der Bezugsziffer 105 i auf die i-te Verteilungsschaltung unter diesen Schaltungen, die mit der i-ten Zeilenleitung verbunden ist. Bei TR _i ist ein D-Typ-MOS-Transistor dargestellt, dessen Source-Drainstrecke an der einen Seite mit der Ausgangsklemme des Zeilendekodierers 20 und an der anderen Seite mit der Zeilenleitung R _i verbunden ist, wobei seine Gateelektrode ein Lese/ Einschreibsteuersignal R/ abnimmt. Im vorliegenden Fall bestimmt sich "i" durch 1 ≦ i < m. Das andere Ende jeder Zeilenleitung R _i ist mit einem Knotenpunkt N 3 der Verteilungsschaltung 105 i verbunden, die ihrerseits einen zwischen einen Anschluß zur Anlegung einer verstärkten Spannung VH von der Verstärkungsschaltung 110 und einen Knotenpunkt N 3 eingeschalteten E- bzw. Anreicherungstyp-MOS-Transistor T 5, einen Umsetzer IN 2, einen E-Typ-MOS-Transistor T 8, dessen Source-Drainstrecke an der einen Seite an den mit der Gateelektrode des MOS-Transistors T 5 verbundenen Knotenpunkt N 4 angeschlossen und dessen andere Seite am Massepotential liegt, während sein Gate an den Ausgang des Umsetzers IN 2 angekoppelt ist, einen zum MOS-Transistor T 8 parallelgeschalteten E-Typ- MOS-Transistor T 9, an dessen Gateelektrode das Lese/ Einschreibsteuersignal R/ anlegbar ist, einen MOS- Transistor T 10, dessen Source-Drainstrecke zwischen die Knotenpunkte N 4 und N 5 eingeschaltet ist, während seine Gateelektrode mit dem Knotenpunkt N 5 verbunden ist und seine Schwellenwertspannung etwa O 5 beträgt, (als N-Typ bezeichnet), einen E-Typ-MOS-Transistor T 11, dessen Source-Drainstrecke zwischen den Knotenpunkt N 5 und den Anschluß zur Anlegung der Einschreibspannung V _p eingeschaltet und der an der Gateelektrode an die Einschreibspannung V _p angekoppelt ist, sowie einen Kondensator CP 1 umfaßt, der zwischen den Knotenpunkt N 5 und eine Klemme bzw. einen Anschluß zur Anlegung eine noch zu beschreibenden Signalimpulses OSC eingeschaltet ist. Der Umsetzer IN 2 besteht aus einem D-Typ-MOS-Transistor T 6, dessen Source-Drainstrecke zwischen eine Klemme zur Anlegung einer Spannung V _c von 5 V und die Ausgangsklemme des Umsetzers eingeschaltet ist, sowie einem E-Typ-MOS-Transistor, dessen Source-Drainstrecke zwischen der Ausgangsklemme des Umsetzers IN 2 und Massepotential V _S liegt, während seine Gateelektrode mit dem Knotenpunkt N 3 verbunden ist.

Im folgenden ist die Arbeitsweise der Einschreibschaltung (bzw. Verteilungsschaltung für die verstärkte Spannung) gemäß Fig. 4 erläutert. Wenn die Einschreibspannung V _p in einer Einschreibbetriebsart 25 V beträgt, erzeugt die Verstärkungsschaltung 110 eine angehobene oder verstärkte Spannung VH von etwa 30 V. Wenn hierbei der Zeilendekodierer 20 die Zeilenleitung R _i wählt und letztere, d. h. der Knotenpunkt N 3, einen hohen Pegel besitzt, besitzt das Ausgangssignal des Umsetzers IN 2 einen niedrigen Pegel. Demzufolge wird der MOS-Transistor T 8 in den Sperrzustand versetzt. In der Einschreibbetriebsart ist das Lese/Einschreibsteuersignal R/ auf dem niedrigen Pegel, so daß auch der MOS-Transistor T 9 sperrt. Aus diesem Grund wird der Knotenpunkt N 4 über die MOS- Transistoren T 11 und T 10 durch die Einschreibspannung V _p aufgeladen. Der an die eine Seite des Kondensators CP 1 angelegte Signalimpuls OSC schwingt zwischen Massepotential V _p und der Einschreibspannung V _p. Die Spannung V₅ am Knotenpunkt N 5 besitzt daher eine Spitze, die sich theoretisch durch folgende Gleichung ausdrücken läßt:

V₅ = {V _p-V _{TH(T 11)}} + V _p′ (1)

darin bedeuten: V _{TH(T 11)} eine Schwellenwertspannung des MOS-Transistors T 11 und V _p′ eine Amplitude des pulsierenden Signals bzw. Signalimpulses OSC. Die Spannung V₄ am Knotenpunkt N 4 ist um die Schwellenwertspannung V _{TH(T 10)} des MOS-Transistors T 10 niedriger als die Spannung am Knotenpunkt N 5. Demzufolge gilt die folgende Beziehung:

V₄ = {V _p-V _{TH(T 11)}} + V _p′-V _{TH(T 10)} (2)

Da der Knotenpunkt N 5 tatsächlich eine Streukapazität enthält, fällt die Spannung V₄ aufgrund der Spannungsteilung, die durch die Kapazität des Kondensators CP 1 und die Streukapazität bewirkt wird, geringfügig ab. Trotzdem wird am Knotenpunkt N 4 als Spannung V₄ eine Spannung von etwa 35 V erhalten. Der MOS-Transistor T 5 arbeitet daher in einem Triodenbereich. Die verstärkte Spannung VH wird daher an den Knotenpunkt N 3, d. h. die Zeilenleitung R _i, unverändert angelegt. Bei einer Speicherzelle, bei der das Steuer-Gate beispielsweise mit der Zeilenleitung R _i verbunden ist, nämlich bei der Speicherzelle mit freischwebendem Gate gemäß Fig. 3 ist die Steuer-Gatespannung im Vergleich zur bisherigen Speichervorrichtung um etwa 5 V erhöht. Wie sich aus der Kennlinie gemäß Fig. 2B ergibt, werden daher die Daten im Vergleich zur bisherigen Speichervorrichtung in kürzerer Zeit in die Speicherzellen eingeschrieben. Weiterhin wird die verstärkte Spannung VH nur dann selektiv an die Zeilenleitung R _i angelegt, wenn die Verteilungsschaltung 105 i durch das Signal auf der Zeilenleitung R _i angesteuert wird. Es läßt sich somit der Ausgangsstrom von der Verstärkungsschaltung 110 verkleinern. Da die Verstärkungsschaltung 110 im allgemeinen in einem intergrierten Schaltkreis der Speichervorrichtung vorgesehen ist, ist es sehr wichtig, den Ausgangsstrom der Verstärkungsschaltung zu verringern.

Der Aufbau der Verteilungsschaltung 107 nach Fig. 3 entspricht demjenigen der Einschreibschaltung (bzw. Verteilungsschaltung) 105. Es sei angenommen, daß die i-te Spaltenwählleitung mit C _i bezeichnet ist; dabei ist zwischen die i-te Ausgangsklemme des Spaltendekodierers und die Spaltenwählleitung C _i ein MOS-Transistor TC _i eingeschaltet, und die nicht dargestellte Verteilungsschaltung für die verstärkte Spannung sei mit 106 i bezeichnet. Eine Ausführungsform, bei welcher die Erfindung auf den Spaltendekodierer angewandt ist, wird dadurch realisiert, daß der Zeilendekodierer 20 durch den Spaltendekodierer 60 ersetzt wird und die Elemente TR _i, R _i bzw. 105 i durch die Elemente TC _i, C _i bzw. 106 i ersetzt werden.

Wenn gemäß Fig. 3 die Verstärkungsschaltungen 105 und 106 sowie 107 für die verstärkte Spannung in der Speichervorrichtung vorhanden sind, wird in der Dateneinschreibbetriebsart die Spannung der jeweils gewählten Spaltenwählleitung von den Leitungen C₁-C _n auf etwa 30 V eingestellt. Weiterhin wird die Spannung am Knotenpunkt N 1 auf eine Größe praktisch entsprechend der Einschreibspannung V _p eingestellt. Die Spannung der gewählten Spaltenleitung kann somit im wesentlichen der Einschreibspannung V _p gleich sein. Mit anderen Worten: bei der Ausführungsform nach Fig. 3 kann die Spannung von 30 V, die um 5 V höher ist als bei der bisherigen Speichervorrichtung, an das Steuer-Gate der Speicherzelle angelegt werden, während die Spannung von 25 V, die etwa 3 V höher ist als bisher, an die Drainelektrode angelegt werden kann. Mit der Ausführungsform gemäß Fig. 3 können somit die Einschreibzeit in die Speicherzellen verkürzt und der Stromverbrauch in den Dekodierern durch Verringerung des Ausgangsstroms der Verstärkerungsschaltung 110 herabgesetzt werden.

Es ist auch eine Speichervorrichtung möglich, bei welcher nur die Einschreibschaltung (Verteilungsschaltung) 105 in der Schaltungsanordnung gemäß Fig. 3 vorgesehen ist, während die an die Spaltenwählleitung angeschlossene Einschreibschaltung und die Einschreibsteuerschaltung unverändert sind. Weiterhin ist auch eine Speichervorrichtung möglich, bei welcher die Einschreibschaltung (Verteilungsschaltung) 106 und die Verteilungsschaltung 107 für die verstärkte Spannung vorgesehen sind, während die an die Zeilenleitungen angeschlossene Einschreibschaltung unverändert ist.

Bei der Ausführungsform gemäß Fig. 3 fallen die in den Speicherzellen TM₁₁-TM _mn gespeicherten Daten häufig aus. Nach der Herstellung der Speicherzellenanordnung ist es wichtig, fehlerhafte Speicherzellen festzustellen, an denen Daten ausfallen können. Bevor fehlerhafte Speicherzellen erfaßt werden, muß eine vorbestimmte Prüfspannung zwischen Drain- und Gate-Elektrode jeder Speicherzelle unter gleichen Bedingungen gelegt werden. Üblicherweise nimmt es eine lange Zeit in Anspruch, eine solche vorbestimmte Prüfspannung an alle Speicherzellen unter gleichen Bedingungen anzulegen. Dieses Problem kann durch geringfügige Abwandlung des Zeilendekodierers 20 und des Spaltendekodierers 60 gelöst werden; durch diese Abwandlung wird der Nutzwert der erfindungsgemäßen nichtflüchtigen Halbleiter- Speichervorrichtung weiter verbessert. Eine Ausführungsform der erfindungsgemäßen Speichervorrichtung, die mit einer Prüfeinheit versehen ist, mit der rasch eine vorbestimmte Prüfspannung an alle Speicherzellen angelegt werden kann, ist im folgenden anhand der Fig. 5A-5D, 6A und 6B, 7A und 7B sowie 8A und 8B beschrieben.

Zum besseren Verständnis der Erfindung sei zunächst der Aufbau des MOS-Feldeffekttransistors mit freischwebendem Gate bzw. FAMOS-Transistors anhand der Fig. 5A-5D erläutert. Dabei stellen Fig. 5A eine Aufsicht auf eine Speicherzelle mit freischwebendem Gate, Fig. 5B einen Schnitt längs der Linie 16B-16B in Fig. 5A und Fig. 5C einen Schnitt längs der Linie 16C-16C in Fig. 5A dar.

Gemäß den Fig. 5A-5C sind in einem Halbleitersubstrat 149 eine Sourcezone 150 und eine Drainzone 151 des n-Leitungstyps ausgebildet. Zwischen Source- und Drainzone befindet sich eine Kanalzone 152. Weiterhin sind eine erste Isolierschicht 153, eine erste polykristalline Siliciumschicht 154, eine zweite Isolierschicht 155 und eine zweite polykristalline Siliciumschicht 156 aufeinanderfolgend über Teilen der Kanalzone 152, der Sourcezone 150 und der Drainzone 151 ausgebildet. Auf der Oberfläche des Substrats 149, mit Ausnahme des Source-, Drain- und Kanalzone 150, 151 bzw. 152 aufweisenden Oberflächenbereichs, ist weiterhin eine Feldisolierschicht 157 vorgesehen. Die erste polykristalline Siliciumschicht 154, dient als freischwebendes Gate, und die zweite polykristalline Siliciumschicht 156 bildet ein Steuer-Gate. Für die Elektroneninjektion in das freischwebende Gate zum Einschreiben von Daten in die Speicherzelle wird die Sourcezone 150 auf ein praktisch dem Massepotential entsprechendes Potential eingestellt, während an das Steuer-Gate 156 und die Drainzone 151 eine hohe Spannung angelegt wird. Durch eine in der Nähe der Drainzone 151 auftretende Stoßionisierung werden sodann Elektronenlochpaare erzeugt, wobei nur die Elektronen dieser Lochpaare, wie vorher beschrieben, in das freischwebende Gate 154 injiziert werden. Die Kapazitäten an den jeweiligen Abschnitten des MOS- Transistors mit freischwebendem Gate bzw. FAMOS- Transistors sind in Fig. 5D in Form eines Äquivalentschaltbilds dargestellt, das später noch näher erläutert werden soll.

Die Fig. 6A und 6B veranschaulichen den inneren Aufbau des Zeilendekodierers 20 bzw. des Spaltendekodierers 60 gemäß Fig. 1. Ersichtlicherweise können die beiden Dekodierer 20 und 60 mit dem dargestellten Aufbau bei der Ausführungsform gemäß Fig. 3 verwendet werden. Wenn dem Zeilendekodierer 20 Adressensignale A _o, -A _i, eingegeben werden, wird das Durchschalten der Dekodierer- Transistoren AT₁₁-AT _mi durch diese Adressensignale gesteuert. Nach Maßgabe des Durchschaltzustands der Dekodierer- Transistoren AT₁₁-AT _mi wird aus den Zeilenleitungen R₁-R _m eine Zeilenleitung gewählt. Genauer gesagt: bei einer Zeilenleitung, bei der die Transistoren in Zeilenrichtung angeordnet sind, befinden sich alle Transistoren im Sperrzustand. Wenn der Spaltendekodierer 60 Adressensignale B _o, -B _j, empfängt, wird eine Spaltenwählleitung gewählt, in bezug auf welche die Spaltendekodierer- Transistoren der mit den Spaltenwählleitungen C₁-C _n verbundenen Transistoren BT₁₁-BT _nj sämtlich sperren. Die Spaltenleitungen D₁-D _n werden durch Steuerung des Durchschaltzustands der den Spaltenwähleitungen C₁-C _n entsprechenden Spaltendekodierer- Transistoren TD₁-TD _n gewählt. Wenn eine Zeilenleitung und eine Spaltenleitung gewählt sind, ist eine Speicherzelle gewählt. Das aus der gewählten Speicherzelle ausgelesene Signal wird dem Ausgangskreis 50 zugeführt. Wenn beispielsweise in der Einschreibbetriebsart die Zeilenleitung R₁ und die Spaltenleitung D₁ gewählt sind, wird die Einschreibspannung V _p (25 V) über den Transistor WR₁ an die Zeilenleitung R _i angelegt, während die Einschreibspannung V _p über den Transistor WC₁ an die Spaltenwählleitung C₁ angelegt wird. Infolgedessen liegt eine hohe Spannung von V _p-Vth(T 1) (etwa 20 V) an der Spaltenleitung D₁ an, so daß eine Dateneinheit in die Speicherzelle TM₁₁ eingeschrieben wird. Der Ausdruck Vth(T 1) steht dabei für die Schwellenwertspannung des MOS-Transistors T 1. Die Ausgangsleitung bei dieser Anordnung ist anhand von Fig. 1 erläutert worden. Zur Erläuterung der auf die Speicherzellen ausgeübten elektrischen Belastung ist auf den inneren Aufbau des Dekodierers verwiesen worden.

Falls eine Speicherzelle gewählt ist, während die anderen Speicherzellen nicht gewählt sind, befinden sich letztere in einem der folgenden Zustände:

(1) Die Spaltenleitung D₁ ist gewählt, während die Zeilenleitung R₁ nicht gewählt ist.
(2) Die Zeilenleitung R₁ ist gewählt, während die Spaltenleitung D₁ nicht gewählt ist.
(3) Sowohl die Zeilenleitung D₁ als auch die Spaltenleitung R₁ befinden sich im nicht-gewählten Zustand.

Im ersten der angegebenen Zustände liegt das Steuer-Gate der entsprechenden Speicherzelle an 0 V, während der Drainelektrode die hohe Spannung (20 V) aufgeprägt ist. Im zweiten Zustand liegt die Drainelektrode der betreffenden Speicherzelle an 0 V, während am Steuer-Gate 25 V anliegen. In diesen beiden ersten Zuständen werden daher die in der Speicherzelle enthaltenen Daten, d. h. die Elektronen im freischwebenden Gate ungünstig beeinflußt. Wenn der FAMOS-Transistor als Speicherzelle benutzt wird, wird ein elektrisches Feld zwischen dem freischwebenden Gate und der Kanalzone stärker intensiviert als das zwischen Steuer-Gate und freischwebendem Gate, wodurch die Wirksamkeit der Dateneinschreibung verbessert und der Wirkleitwert gm der Speicherzelle in der Lesebetriebsart erhöht wird.

Im folgenden ist die Potentialänderung der freischwebenden Gates 154 der FAMOS-Speicherzelle gemäß Fig. 5A -5C anhand von Fig. 5D erläutert. Bei der Anordnung gemäß Fig. 5A-5D ist eine Koppelkapazität zwischen Steuer-Gate 156 und freischwebendem Gate 154 als C₁ ausgedrückt; die Koppelkapazitäten zwischen freischwebendem Gate 154 und

1. Kanalzone 152,
2. Sourcezone 150,
3. Drainzone 151 und
4. Substrat 149

sind dabei mit C₂, C₃, C₄ bzw. C₅ bezeichnet; die Spannungen von Steuer-Gate 156, freischwebendem Gate 154 und Drainzone 151 sind mit V _GG, V _FG bzw. V _D angegeben; das Potential der Sourcezone 150 entspricht V _S, und das Potential von Substrat 149 und Kanalzone 152 beträgt jeweils 0 V. Die Anordnung läßt sich sodann durch das Äquivalentschaltbild gemäß Fig. 5D darstellen. Wenn hierbei angenommen wird, daß in das freischwebende Gate 154 die Ladung Q₁ injiziert wird, gilt folgende Beziehung:

C₁(V _CG-V _FG) + (C₂ + C₃ + C₅) (-V _FG) + C₄(V _D - V _FG) + Q-₁ = 0

Das Potential V _FG des freischwebenden Gates 154 läßt sich daher durch folgende Beziehung bzw. Gleichung ausdrücken:

Wenn

durch Δ V _FG ausgetauscht oder ersetzt wird, ergibt sich

Der mathematische Ausdruck von Gleichung (4) ist im folgenden näher erläutert. Beim FAMOS-Transistor gemäß Fig. 5A-5C besitzt die allgemein verwendete Speicherzelle folgende Abmessungen: W₁ = W₂ = W₃ = 4µm, L = 4 µm, xj = 1 µm. Weiterhin betragen die Dicke t _ox der ersten Isolierschicht 153 0,08 µm, die Dicke t _{ox 2} der zweiten Isolierschicht 155 0,12 µm und die Dicke t _oxF der Feldisolierschicht 157 0,7 µm. Die Dielektrizitätskonstante der Isolierschicht entspricht ε _ox. Die Kapazitäten C₁-C₅ bestimmen sich dann nach folgenden Gleichungen:

Durch Einsetzen der obigen fünf Gleichungen in Gleichung (3) ergibt sich folgende Gleichung (5):

V _FG = 0,6195V _CG + 0,0774V _D + Δ V _FG (5)

Ein elektrisches Feld E₁ zwischen dem freischwebenden Gate 154 und der Drainzone 151 sowie ein elektrisches Feld E₂ zwischen Steuer-Gate 156 und freischwebendem Gate 154 bestimmen sich wie folgt:

Wenn in die gewählte Speicherzelle unter Dateninjektion in diese Daten eingeschrieben werden und Δ V _FG die Größe -6 V besitzt, kann angenommen werden, daß in einigen nicht gewählten Speicherzellen die folgenden Zustände A und B gegeben sind: Zustand A - die Zeilenleitung besitzt den Pegel "0", während die Spaltenleitung den Zustand "1" besitzt (entsprechen dem oben genannten ersten Zustand); Zustand B - die Zeilenleitung besitzt den Pegel "1" und die Spaltenleitung besitzt den Pegel "0" (entsprechend dem obigen zweiten Zustand).

Für Zustand A: Wenn V _CG = 0 V, V _D = 20 V und Δ V _FG = -6 V betragen, beträgt die nach Gleichung (5) erzielte Spannung V _FG am freischwebenden Gate -4,45 V. Die elektrischen Felder | E₁ | und | E₂ | entsprechen dann:

Für Zustand B: Wenn V _CG = 25 V, V _D = 0 V und Δ V _FG =-6 V betragen, beträgt die nach Gleichung (5) erzielte oder erhaltene Spannung V _FG-9,49 V. Infolgedessen ergibt sich:

Wie aus den obigen Gleichungen hervorgeht, wird im Zustand A die maximale Spannung | E₂ | an das freischwebende Gate der Speicherzelle angelegt, so daß diese bezüglich der Beibehaltung der Dateneinheit den ungünstigsten oder schwierigsten Bedingungen unterworfen ist (Elektronen im freischwebenden Gate). Falls bei dieser Speicherzelle die Gate-Oxidschicht eine mangelhafte Qualität besitzt, bewirkt tatsächlich das hohe elektrische Feld, daß diese Speicherzelle möglicherweise die Dateneinheit nicht halten kann.

Die folgenden Erläuterungen beziehen sich auf die Berechnung eines Zeitpunkts, zu dem die Speicherzelle im Zustand A der elektrischen Belastung unterworfen ist. Diese Berechnung erfolgt unter der Voraussetzung, daß Daten in die einer Spaltenleitung D₁ zugeordneten Speicherzellen eingeschrieben werden. Für das Einschreiben von Daten in alle der Spaltenleitung D₁ zugeordneten Speicherzellen werden beispielsweise zunächst Daten in die Speicherzelle TM₁₁ eingeschrieben, worauf die Dateneinschreibung auf ähnliche Weise in die folgenden Speicherzellen TM₂₁, TM₃₁, . . . TM _{m 1} erfolgt. Durch diesen Einschreibvorgang ist die Speicherzelle TM₁₁ (m-1)-mal der elektrischen Belastung im Zustand A unterworfen. Auf ähnliche Weise sind die Speicherzellen TM₂₂, . . ., TM(m-1) der elektrischen Belastung (m-2)mal, . . ., einmal unterworfen. Die Speicherzelle TM _{m 1} erfährt dabei jedoch keine elektrische Belastung. Die Gesamtzeit für die Einwirkung oder Ausübung der elektrischen Belastung auf die Speicherzelle TM₁₁ mit der Häufigkeit von (m-1) entspricht t _p (m-1), mit t _p = die für den einmaligen Dateneinschreibvorgang benötigte Zeit.

Zur Ermittlung der Datenhalteeigenschaft jeder Speicherzelle muß genau dieselbe elektrische Belastung auf jede Speicherzelle ausgeübt werden. Dies bedeutet, daß die Belastung auf die Speicherzelle TM₂₁, TM₃₁, . . ., TM _{m 1} einmal, zweimal, . . . (m-1)-mal ausgeübt werden muß. Zum Anlegen einer Prüfspannung an eine Spaltenleitung D₁ angeschlossene Speicherzellen TM₁₁-TM _{m 1} unter denselben Bedingungen durch Prüfung der Speicherzellen im Zustand A, muß die Speicherzelle TM _{m 1}, auf welche keine elektrische Belastung einwirkt, zur Prüfung oder Untersuchung der elektrischen Belastung (m-1)mal unterworfen werden. Zum Anlegen einer Prüfspannung an alle Speicherzellen bezüglich der Gesamtzahl von n Spaltenleitungen unter denselben Bedingungen muß die Einschreibprüfung mit einer Häufigkeit von n×(m-1) durchgeführt werden. Da im Zusammenhang mit einem Ausgangsbit eines EPROM von 64 K Bits (8 K Worte×8 Bits) m = 256 und n = 32 gelten, beträgt dann, wenn die Zeit für einen einmaligen Einschreibvorgang t _p entspricht, die Gesamtzeit für die Einschreibprüfung aller Speicherzellen

32×(256-1)×0,05=408 s.

Die Prüfung dauert somit 6 min und 48 s, was in der Praxis eine unzumutbar große Größe bedeutet.

Erfindungsgemäß konnte nun die genannte Prüfzeit durch geringfügige Abwandlung des Zeilerdekodierers 20 und des Spaltendekodierers 60 bei der Ausführungsform gemäß Fig. 3 verkürzt werden, wobei jeweils die gleiche elektrische Belastung auf alle Speicherzellen der Speicherzellenanordnung ausgeübt wird. Im folgenden ist eine Ausführungsform eines Dekodierers zur Realisierung dieser Verbesserung anhand der Fig. 7A und 7B beschrieben. Fig. 7A veranschaulicht dabei die innere Schaltungsanordnung des Zeilendekodierers 20 gemäß Fig. 3. Da die verschiedenen Dekodiereinheiten jeweils denselben Aufbau besitzen, braucht als typisches Beispiel nur eine derartige Einheit beschrieben zu werden. Die Ausgangsklemme NA₁ des Zeilendekodierers ist über den Transistor TR₁ an die Zeilenleitung R₁ angeschlossen. Zwischen die Ausgangsklemme NA₁ und die Klemme V _c ist ein Transistor T 53 geschaltet. Ein Test- oder Prüftransistor TA _{k 1} ist parallel zu Zeilendekodierer-Transistoren AT₁₁-AT₁_i geschaltet, die zwischen die Klemme NA₁ und die Klemme V _S eingeschaltet sind. An die Gateelektrode des Transistors TA _{k 1} wird ein Einschreibprüfsignal WT für die Speicherzellen angelegt. Dieses Signal besitzt in einer Prüfbetriebsart den hohen Pegel "1", während es in einer normalen Betriebsart der Speichervorrichtung den niedrigen Pegel "0" besitzt. Fig. 7B veranschaulicht die innere Schaltungsanordnung des Spaltendekodierers gemäß Fig. 3. Da die einzelnen Spaltendekodierereinheiten jeweils denselben Aufbau besitzen, braucht nur eine derartige Einheit als typisches Beispiel beschrieben zu werden. Die Ausgangsklemme NB₁ des Spaltendekodierers 60 ist über den Transistor TC₁ mit der Spaltenwählleitung C₁ verbunden. Zwischen die Ausgangsklemme NB₁ und die Klemme V _c ist ein Transistor T 53 eingeschaltet. Ein Einschreibprüftransistor TA _{l 1} ist zwischen die Klemme V _S und die Enden der Source-Drainstrecken von Transistoren BT₁₁- BT₁_j für den Spaltendekodierer eingeschaltet, wobei die anderen Enden dieser Strecken an die Ausgangsklemme NB₁ angeschlossen sind. Der Gate-Elektrode des Transistors TA _{l 1} wird ein Einschreibprüfsignal aufgeprägt, das in der Prüfbetriebsart der Speichervorrichtung den logischen Pegel "0" und in der Normalbetriebsart den Pegel "1" besitzt.

Bei den Dekodierern mit dem Aufbau gemäß den Fig. 7A und 7B besitzen in der normalen Lese- und Einschreibbetriebsart das Signal WT den Pegel "0" und das Signal den Pegel "1". Die Ausgänge bzw. Ausgangssignale von Zeilen- und Spaltendekodierern werden daher jeweils durch die Adressensignale bestimmt. In der Einschreibprüfbetriebsart besitzen das Signal WT den Pegel "1" und das Signal den Pegel "0". Die Dekodierer- Ausgangssignale sind daher von den Adressensignalen unabhängig, wobei alle Ausgangssignale des Zeilendekodierers 20 den Pegel "0" besitzen, was bedeutet, daß sich alle Zeilenleitungen im nicht-gewählten Zustand befinden. Andererseits besitzen alle Ausgangssignale des Spaltendekodierers 60 den Pegel "1", d. h. alle Spaltenwählleitungen bzw. alle Spaltenleitungen befinden sich im gewählten Zustand. Wenn bei dem in Fig. 7A und 7B dargestellten Aufbau des Zeilendekodierers bzw. Spaltendekodierers 60 in der Einschreibbetriebsart die Spannung V _p 25 V beträgt und die Eingangsdateneinheit, d. h. der Knotenpunkt N 2 den Pegel "1" besitzt, sind alle Spaltenleitungen D₁-D _n gewählt und auf etwa 20 V aufgeladen. Infolgedessen können die alle Spaltenleitungen zugeordneten Speicherzellen gleichzeitig geprüft werden, wobei die Test- bzw. Prüfzeit unter denselben Bedingungen wie beim bisherigen Prüfvorgang (m-1)×t _p beträgt. Die Prüfzeit eines EPROM von beispielsweise 64 K-Bits entspricht dann, wenn t _p = 50 ms beträgt,

(256-1)×0,05=12,75 s.

Die bisherige Prüfzeit von 6 min und 48 s wird somit ganz erheblich auf nur 12,75 s verkürzt.

Die Schaltungen gemäß Fig. 7A und 7B können durch die Schaltungen nach Fig. 8A bzw. 8B ersetzt werden. Die Schaltung gemäß Fig. 8A ist eine verbesserte, bisherige Zeilenadressen-Pufferschaltung, während die Schaltung nach Fig. 8B eine verbesserte, bisherige Spaltenadressen-Pufferschaltung darstellt. Bei der Schaltung nach Fig. 8A sind insbesondere Transistoren T _{i 1}-T _{i 3}, deren Durchschaltzustand durch das an die Gateelektroden angelegte Prüfsignal gesteuert wird zusätzlich mit der bisherigen Zeilenadressen-Pufferschaltung verbunden. Bei der Schaltung nach Fig. 8B sind Transistoren T _{j 1}-T _{j 3}, deren Durchschaltzustand durch das an die Gateelektroden angelegte Prüfsignal WT gesteuert wird, zusätzlich mit der bisherigen Spaltenadressen- Pufferschaltung verbunden.

Für die Einschreibprüfung der Speicherzellen können die Zeilenadressen-Pufferschaltung gemäß Fig. 8A auf den Zeilendekodierer 20 bei der Speichervorrichtung nach Fig. 1 und die Spaltenadressen-Pufferschaltung nach Fig. 8B auf den Spaltendekodierer 60 angewandt werden. Wenn in einer Einschreibprüfbetriebsart das Prüfsignal WT den Pegel "1" und das Signal den Pegel "0" besitzen, besitzen alle Zeilenadressensignale A _i- den Pegel "0" und alle Spaltenadressensignale B _j und _j den Pegel "1". Infolgedessen befinden sich die Ausgangssignale des Zeilendekodierers 20 sämtlich auf dem Pegel "0" und die Ausgangssignale des Spaltendekodierers sämtlich auf dem Pegel "1". Die Wirkung ist somit dieselbe wie bei Verwendung der Schaltungen nach Fig. 7A und 7B. Die Dekodierer gemäß den Fig. 7A, 7B, 8A und 8B sind für die Ausführungsform gemäß Fig. 3 verwendbar.

Claims

1. Nichtflüchtige Halbleiter-Speichervorrichtung, bestehend aus einer Speicherzellenanordnung (10) mit jeweils eine Gate-Isolierschicht aufweisenden nichtflüchtigen Halbleiter-Speicherzellen (T₁₁-T _mn), die jeweils durch in der Gate-Isolierschicht injizierte Ladungen Daten speichern und die mittels einer Anzahl von Zeilenleitungen (R₁, . . . R _m) sowie einer Anzahl von Spaltenleitungen (D₁, . . ., D _n) in einem Matrixschema angeordnet sind, einem Zeilendekodierer (20) zum Wählen der Zeilenleitungen, einem Spaltendekodierer (60) zum Wählen der Spaltenleitungen, und einer mit dem Zeilendekodierer und dem Spaltendekodierer verbundenen Prüfeinheit zur Prüfung der Speicherzellen (T₁₁-T _mn), dadurch gekennzeichnet, daß die Prüfeinheit mit dem Zeilendekodierer (20) und dem Spaltendekodierer (60) derart verbunden ist, daß alle Zeilenleitungen in einem nicht-gewählten Zustand und gleichzeitig wenigstens zwei der Spaltenleitungen in einem gewählten Zustand versetzbar sind, wenn die mit diesen wenigstens zwei Spaltenleitungen verbundenen Speicherzellen (T₁₁-T _mn) einer Prüfung unterworfen werden, wodurch gleichzeitig eine vorbestimmte Prüfspannung zwischen Drain- und Gate-Elektrode jeder mit den wenigstens zwei Spaltenleitungen verbundenen nichtflüchtigen Speicherzelle angelegt wird, um Speicherzellen zu erfassen, die in einem Zustand gebracht sind, der keine vorbestimmte Datenhalteeigenschaft hat.

2. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfeinheit erste MOS-Transistoren (TA _{k 1}-TA _km), die jeweils parallel zu einer Zeilenleitungswähl-MOS-Transistorgruppe des Zeilendekodierers (20) geschaltet sind und zweite MOS-Transistoren (TA _{l 1}-TA _ln), die jeweils mit einer Spaltenleitungswähl-MOS-Transistorgruppe des Spaltendekodierers (60) in Reihe geschaltet sind, umfaßt, wobei an die Gate-Elektroden der MOS-Transistoren angelegte Einschreibprüfsignale (WT, ) alle ersten MOS-Transistoren (TA _{k 1}-TA _km) leitend machen, um alle Zeilenleitungen (R₁-R _m) in einen nichtgewählten Zustand zu versetzen, und alle zweiten MOS-Transistoren (TA _{l 1}-TA _ln) nichtleitend machen, um alle Spaltenleitungen (D₁-D _n) in einen gewählten Zustand zu versetzen.

3. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine alle Zeilenleitungen (R₁-R _n) in einen nicht-gewählten Zustand versetzenden Einrichtung der Prüfeinheit mehrere MOS-Transistoren (T _i ₁, T _i ₂, T _i ₃) aufweist, die jeweils zwischen die eine Seite der Source-Drain-Strecke eines entsprechenden, vorbestimmten MOS-Transistors zur Bildung eines Adressenpufferkreises des Zeilendekodierers (20) und eine Bezugsspannungsklemme (V _S) geschaltet und jeweils nur im Prüfzustand in den nichtleitenden Zustand versetzbar sind, und daß eine alle Spaltenleitungen in den gewählten Zustand versetzende Einrichtung der Prüfeinheit mehrere MOS-Transistoren (T _j ₁, T _j ₂, T _j ₃) aufweist, die jeweils zwischen die eine Seite der Source-Drain-Strecke eines entsprechenden, vorbestimmten MOS-Transistors zur Bildung einer Adressenpufferschaltung des Spaltendekodierers (60) und eine Bezugsspannungsklemme (V _S) geschaltet und jeweils nur unter Prüfbedingungen leitend gemacht sind.

4. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfeinheit eine Anzahl von Adressenpufferschaltungen aufweist, die jeweils zwei Adressensignale (A _i, _i bzw. B _j, _j) entgegengesetzten logischen Pegels erzeugen, wobei die Einstellung der beiden Adressensignale auf gleiche logische Pegel durch Anlegung von Einschreibprüfsignalen (WT, ) an die Adressenpufferschaltungen erfolgt.

5. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die mehreren Adressenpufferschaltungen eine Zeilenadressen-Puffersschaltung (Fig. 8A) und eine Spaltenadressen-Pufferschaltung (Fig. 8B) umfassen, daß die Zeilenadressen- Pufferschaltung zwei Zeilenadressensignale (A _i, _i) mit entgegengesetzten logischen Pegeln erzeugt, daß die Spaltenadressen-Pufferschaltung zwei Spaltenadressensignale (B _j, _j) mit entgegengesetzten logischen Pegeln erzeugt, und daß die Einstellung des Zeilendekodierers (20) oder des Spaltendekodierers (60) in einen nicht festen Zustand durch Einstellung der beiden Zeilenadressensignale auf denselben logischen Pegel mittels der Einschreibprüfsignale (WT, ) erfolgt.

6. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die nichtflüchtige Halbleiter-Speicherzelle (TM₁₁-TM _mn) ein MOS-Transistor mit erdfreiem Gate ist, dessen Steuerelektrode mit der Zeilenleitung (R₁-R _m), dessen Drain mit der Spaltenleitung (D₁-D _n) und dessen Source mit Erde verbunden sind.