DE3207485A1 - Nichtfluechtige bzw. leistungslose halbleiter-speichervorrichtung - Google Patents

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Henkel Kern, Feuer & Hänzei Patentanwälte

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EKM-56P946-3 2. März 1982

TOKYO SHIBAURA' DENKI KABUSHIKl'KAISHA,
Kawasaki, Japan

Nichtflüchtige bzw. leistungslose Halbleiter-Speicher vorrichtung

/ΛΑ

Nichtflüchtige bzw. leistungslose Halbleiter-Speichervorrichtung

Die Erfindung bezieht sich allgemein auf eine Speichervorrichtung unter Verwendung nichtflüchtiger bzw. leistungsloser (non-volatile) Halbleiter-Speicherzellen und betrifft insbesondere eine nichtflüchtige Halbleiter-Speichervorrichtung mit verbesserter Leistung bezüglich des Einschreibens von Daten in eine Speicherzelle und verringertem Leistungsverbrauch beim Einschreiben von Daten.

Eine nichtflüchtige Halbleiter speichervorrichtung unter Verwendung von nichtflüchtigen Speicherzellen, z.B. von'sog.

FAMOS-Transistoren (MOS-Transistoren mit freischwebendem Gate), ist als EPROM (löschbarer programmierbarer Festwertspeicher) bekannt. Beim Speichern von Daten in einer Speicherzelle vom freischwebenden Gate-Typ wird eine hohe Spannung an das unter Zwischenfügung einer Isolierschicht über dem freischwebenden Gate (floating gate) angeordnete Steuer-Gate und die Drainelektrode der Speicherzelle angelegt, während eine Bezugsspannung Vs mit etwa Massepotential an der Sourceelektrode anliegend gehalten wird, so daß zwischen Drain und Source eine Stoßionisierung hervorgerufen wird. Von den durch die Stoßionisierung erzeugten Elektronenlochpaaren werden die Elektroden unter Änderung der Schwellenwertspannung der Speicherzelle vom freischwebenden Gate eingefangen. Entsprechend der Änderung der Schwellenwertspannung werden Daten gespeichert.

Bei Speicherzellen dieser Art wird das substantielle Gate-

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' 1 Potential in Abhängigkeit von der Menge der vom Gate eingefangenen Elektronen geändert. Die in der Speicherzelle gespeicherten Daten können daher mittels einer Änderung des Kanalstroms des MOS-Transistors erfaßt (ausgelesen) werden. In der Praxis wird beim Einschreiben von Daten in die Speicherzelle üblicherweise eine hohe Spannung von 20 - 25 V an das Steuer-Gate- über dem freischwebenden Gate und die Drainelektrode angelegt. Zum Auslesen der Daten wird üblicherweise eine Spannung in der Größenordnung von 5 V an das Steuer-Gate angelegt.

Beim bisherigen EPROM ist die an das Steuer-Gate angelegte Einschreibspannung mit 25 V festgelegt. Demzufolge dauert das Einschreiben von Daten in eine Speicherzelle normalerweise 50 ms. Beim Einschreiben von Daten in alle Speicherzellen in z.B. 4 K Worten χ 8 Bits dauert dieser Vorgang demzufolge etwa 3 min. Zur Verkürzung der Einschreibzeit müssen eine an das Steuer-Gate jeder Speicherzelle angelegte Gate-Spannung und/oder eine an die Drainelektrode angelegte Drainspannung höher eingestellt werden als beim bisherigen Speicher. In der Praxis wird zur Realisierung dieser Bedingung eine von außen her der Speichervorrichtung zugeführte Stromquellenspannung, z.B. eine Einschreib-Stromquellenspannung, durch eine Spannungsver-

^ZJ Stärkungsschaltung verstärkt. Die verstärkte Spannung kann dann an das Steuer-Gate der Speicherzelle angelegt werden, oder sie wird an das Steuer-Gate angelegt, während gleichzeitig eine Spannung, die höher ist als bei der bisherigen Vorrichtung und die mittels der verstärkten Spannung

erhalten wird, an die Drainelektrode der Speicherzelle angelegt wird. Die Verstärkungsschaltung ist im allgemeinen so ausgebildet, daß sie im integrierten Schaltkreis der Speichervorrichtung oder -anordnung enthalten ist, wobei eine gegebene Stromquellenspannung, z.B. eine Ein-

schreibspannung, unter Ausnutzung einer Kapazitätsankopp-

4$.

lung auf eine vorgegebene Spannung verstärkt bzw. angehoben wird. Bei dieser Schaltungsanordnung ist der Ausgangsstrom der Verstärkungsschaltung stark begrenzt. Bei neueren Speichervorrichtungen mit äußerst kleinen Transistoren ist die Speicherkapazität erheblich größer, und es ist eine größere Zahl von Zeilen- und Spaltenleitungen vorhanden, wobei auch in den Dekodiererabschnitten erheblich mehr Strom verbraucht wird. Zur Herabsetzung des Stromverbrauchs in den Dekodiererabschnitten beim Einschreiben von Daten in die Speicherzellenanordnung ist es daher nötig, die verstärkte Spannung nur der (jeweils) gewählten Spalten- oder Zeilenleitung aufzuprägen. Dennoch ist die bisherige nichtflüchtige Halbleiter-Speichervorrichtung nicht so ausgelegt, daß der Ausgangsstrom der Verstärkerschaltung durch selektive Anlegung der verstärkten Spannung an eine periphere Schaltung der Speicherzellenanordnung, z.B. die Einschreibschaltung, herabgesetzt wird.

Zum besseren Verständnis der Erfindung ist im folgenden der Aufbau einer bisherigen nichtflüchtigen bzw. leistungslosen Halbleiter-Speichervorrichtung anhand von Fig. 1 beschrieben. Dabei sind Zeilenleitungen R- bis R und Spaltenleitungen D₁ bis D vorgesehen. Speicherzeilen TM....

bis TM / die jeweils aus einem MOS-Transistor mit freischwebendem Gate bzw. FAMOS-Transistor bestehen, sind an den Schnittstellen der Zeilen- und Spaltenleitungen vorgesehen und in Matrixform angeordnet. Die Steuer-Gates der Speicherzellen TM.- bis TM sind jeweils an die betreffenden Zeilenleitungen R₁ bis R angeschlossen. Auf ähnliche Weise sind die Drains mit den betreffenden Spaltenleitungen D₁ bis D verbunden. Eine Bezugsspannung V„ in ' ο

z.B. Massepotential, wird an die Sourceelektroden aller Speicherzellen TM₁₁ - TM angelegt. Die Zeilenleitungen R " - R , die Spaltenleitungen D₁-D und die Speicher-

\f ft-

zellen TM₁₁ - TM bilden gemeinsam eine Speicherzellenanordnung 10.

Die Zeil'enleitungen R₁-R sind über MOS-Transistoren TR₁ - TR des Verarmungstyps (D-Typs) an einen Zeilendekodierer 20 angeschlossen, wobei an ihre Gate-Elektroden ein Lese/Einschreib-Steuersignal R/W angelegt wird. Der Zeilendekodierer 20 spricht auf ein Adressensignal an, um eine Zeilenleitung zu wählen und an seiner Ausgangsklemme ein einen hohen Pegel besitzendes, der gewählten Zeilenleitung entsprechendes Signal zu liefer-.

Die Spaltenleitungen D₁-D sind über den Transistoren TD₁ - TD in der Spaltenleitungs-Wählschaltung 30 zum Wählen einer Spaltenleitung entsprechende MOS-Transistoren an einen Signalabgriff-Knotenpunkt N1 angeschlossen. Das Signal am Knotenpunkt N1 wird durch einen Leseverstärker 40 abgegriffen und über eine Ausgangsschaltung 50 aus dem Speichersystem ausgegeben. An die Gate-Elektroden der MOS-Transistoren TD₁ - TD sind zugeordnete Spaltenwählleitungen C₁ - C angeschlossen, die über entsprechend angeordnete MOS-Transistoren TC₁ - TC mit einem Spaltendekodierer 60 verbunden sind. Letzterer spricht auf die im zugef.ührten. Wähladressensignale unter Wahl einer der Spaltenwählleitungen an, und er liefert an der mit der gewählten Spalten-Wahlleitung verbundenen Ausgangsklemme ein hochpegeliges Signal.

Die anderen Anschlüsse der Zeilenleitungen R₁-R und der Spaltenleitungen C₁-C sind jeweils auf entsprechende Weise mit den D-Typ-MOS-Transistoren WR - WR und WC₁ - WC verbunden. Die Drains dieser Transistoren sind mit einem Anschluß zur Anlegung der Einschreibspannung V_p verbunden, während ihre Source- und Gate-Elektroden an die

betreffenden Zeilen- und Spaltenleitungen angeschlossen

λ/fr

sind. Die MOS-Transistoren WR₁ - WR_m und WC. - WC sind sämtlich in einem Einschreibtransistorkreis 70 enthalten. Ein Einschreibtransistor T1 des Anreicherungs- bzw. E-Typs ist zwischen den Signalabgriff-Knotenpunkt N1 und den Anschluß zur Anlegung der Einschreibspannung V_p eingeschaltet. Ein Signal am Ausgangsknotenpunkt N2 der Einschreibdaten-Steuerschaltung 80 wird der Gate-Elektrode des Einsehreib-MOS-Transistors T1 zugeführt. Diese Steuerschaltung 80 besteht aus einem internen Datenerzeuger 85, welcher die externen Eingabe- oder Eingangsdaten D. zur Erzeugung von diesen Daten entsprechenden internen Eingangsdaten d. abnimmt, einem zwischen die Klemme zur Anlegung der Spannung V_p und die Bezugs spannung. V„ (Massepotential·) geschalteten Umsetzer IN1 sowie einem E-Typ-MOS-Transistor T4, der an der Gate-Elektrode ein Lese/Einschreibsignal R/W abnimmt, weil er zwischen den Ausgangsknotenpunkt N2 und die Bezugsspannung V₀ (Massepotential) geschaltet ist. Der Umsetzer IN1 besteht aus einem D-Typ-MOS-Transistor T2, der an der Source-Drainstrecke zwischen einen Anschluß zur Anlegung der Spannung V und den Knotenpunkt N2 geschaltet und an der Gate-Elektrode an den Knotenpunkt N2 angeschlossen ist, sowie einem E-Typ-MOS-Transistor T3, dessen Source-Drainstrecke zwischen den Knotenpunkt N2:und die Bezugsspannung V„ geschaltet ist und der an der Gate-Elektrode die internen Daten d. abnimmt.

Die Speicher -orrichtung gemäß Fig. 1 arbeitet wie folgt: Zum Auslesen von Daten aus der Speicherzellenanordnung 10 besitzt das Lese/Einschreibsignal R/W den hohen Pegel ("1"), und eine Einschreibspannung beträgt 5 V. Aus diesem Grund werden die MOS-Transistoren TC. - TC_n sowie TR₁ TR , ebenso wie der MOS-Transistor T4, durchgeschaltet, während der MOS-Transistor T1 sperrt. Der Wirkleitwert g aller MOS-Transistoren WC₁ - WC und WR₁ - WR_ im Ein- ·

ι/ Λ

schreibtransistorkreis 70 ist auf einen äußerst kleinen Wert gesetzt. Demzufolge werden von den Zeilenleitungen R.. - R und den Spaltenwählleitu.ngen C. - C nur die durch den Zeilendekodierer 20 und den Spaltendekodierer 6o angewählten Leitungen auf den hohen Pegel gesetzt, während die nicht gewählten Leitungen einen niedrigen Pegel besitzen. Infolgedessen wird eine am Kreüzungs- bzw. Schnittpunkt der gewählten Zeilen- und Spaltenleitungen angeordnete Speicherzelle angesteuert. Wenn in die gewählte Speicherzelle keine Daten eingeschrieben sind, wird diese Speicherzelle durchgeschaltet,■weil hierbei die Schwellenwertspannung der gewählten, keine Daten enthaltenden Speicherzelle niedrig ist. Beim Durchschalten der Speicherzelle fließt ein Strom über die Source-Drainstrecke, so daß der Signalabgriff-Knotenpunkt Nl auf den niedrigen Pegel übergeht. Wenn dagegen in der gewählten Speicherzelle Daten eingeschrieben sind, wird diese Speicherzelle in den Sperrzustand versetzt, weil hierbei die Schwellenwertspannung der gewählten, eingeschriebene Daten enthaltenden Speicherzelle hoch ist, und der Knotenpunkt N1 geht auf den hohen Pegel über. Das hochpegelige Signal am Knotenpunkt N1 wird über den Leseverstärker 40 und die Ausgangsschaltung 50 nach außen abgeführt.

In der' Einschreibbetriebsart ist das Lese/Einschreibsignal R/W niedrig, während die Einschreibspannung V 25 V beträgt. Es sei nun angenommen, daß durch den Zeilendekodierer 20 die Zeilenleitung R₁ und durch den Spaltendeko- ^ou dierer 60 die Spaltenleitung C₁ gewählt worden sind. Dabei sperren die MOS-Transistoren TR₁ und TC₁. Unter diesen Bedingungen wird die Zeilenleitung R₁ über den MOS-Transistor WR₁ auf 25 V (entsprechend der Einschreibspannung VJ) aufgeladen, und die Spaltenwählleitung C₁ wird über den MOS-

Transistor WC₁ auf 25 V aufgeladen. Die nicht gewählten

W lh

Zeilen- und Spaltenleitungen bleiben auf dem niedrigen Pegel, d.h. dem Massepotential, da die MOS-Transistoren TR₂ - TR_m und TC„ - TC deshalb durchgeschaltet sind, weil die diesen Zeilen- und Spaltenwählleitungen entsprechenden Ausgänge der Zeilen- und Spaltendekodierer nicht gewählt sind. Wenn zu diesem Zeitpunkt die externe Eingangsdateneinheit D. niedrig bzw. klein ist, ist die interne Date;-.einheit d. ebenfalls niedrig, wobei die Spannung von 25 V (V_p) am Knotenpunkt N2 erscheint. Aus TO diesem Grund wird der MOS-Transistor T1 durchgeschaltet, während der Knotenpunkt N1 entsprechend der Beziehung V_ - ν_φΙΙ, mit V_„ = Schwellenwertspannung des MOS-

Xr ±11 1 ti

Transistors T1, auf etwa 22 V aufgeladen wird. Infolgedessen werden 25 V (V_p) an das Steuer-Gate der durch die Zeilenleitung R₁ und die Spaltenleitung D. gewählten Speicherzelle TM₁₁ angelegt. An der Drainelektrode der, Speicherzelle TM₁₁ liegen etwa 22 V entsprechend

) ^{V Oder} (²S-V(TDI)) ^{V an}' ^{WObei V}

TH(T1) die Schwellenwertspannung des MOS-Transistors Tl und ^vth(TD1) ^{die Scnwellenwerts}P^annun9 ^des MOS-Transistors TD1 bedeuten. Folglich tritt in der Speicherzelle TM₁₁ die Stoßionisierung auf, so daß Daten in sie eingeschrieben werden. Wenn dabei die externe Eingangsdateneinheit D. einen hohen Pegel besitzt, sperrt der MOS-Transistor T1, so daß die Spannung von 22 V nicht an die Drainelektrode der Speicherzelle TM₁₁ angelegt wird und daher keine Daten in diese geladen werden. Die Speicherzelle, •in welche einmal Daten geladen worden sind, hält diese Daten in leistungsloser bzw. nichtflüchtiger Weise, solange diese Daten nicht gelöscht werden.

Wie erwähnt, ist bei der Speichervorrichtung nach Fig. 1 die Einschreibspannung V auf 25 V festgelegt. Aus diesem Grund ist eine lange Zeitspanne nötig, um die Daten in alle Speicherzellen der Speicherzellenanordnung einzu-

At

schreiben. Zur Lösung dieses Problems muß eine höhere

Spannung als bisher an die Steuer-Gates der Speicherzellen ■ oder sowohl an die Steuer-Gates als auch an die Drains angelegt werden. Der Grund hierfür ist anhand der Fig. 2A bis 2C erläutert. Fig. 2A veranschaulicht in symbolischer Darstellung den sog. FAMOS-Transistor (floating gate MOS transistor). Mit V_n und V~ sind die Drainspannung bzw. eine dem Steuer-Gate aufgeprägte Spannung bezeichnet. Fig. 2B veranschaulicht die Beziehung zwischen der Steuer-Gatespannung V und einer Änderung A^vth ^^er Schwellenwertspannung der Speicherzelle für den Fall, daß die Dateneinschreibung bei festen Größen der Drainspannung V und der Einschreibzeit tp erfolgt. Fig. 2C veranschaulicht die Beziehung zwischen logarithmischen Größen der Einschreibzeit tp und einer Änderung der Schwellenwertspannung Δ^ντ>π für den Fall, daß die Dateneinschreibung mit einem Parameter der Drainspannung V bei festgelegter Steuer-Gate-Spannung V_n erfolgt. In Fig. 2C geben die Kurven 11 und 12 die Beziehung für eine große bzw. kleine Spannung V_n an. Gemäß den Fig. 2B und 2C ist die Einschreibzeit um so kürzer, je höher die Steuer-Gate-Spannung V_, ist. Wenn die Einschreibzeit tp vergleichsweise lang ist, ist eine Änderung Δ^ντ_Η der Schwellenwertspannung von der Drainspannung V unabhängig. Ist diese Zeit tp dagegen vergleichsweise kurz, so wird eine kurze Zeitspanne zum Erreichen einer gegebenen Größe der Änderung A^vth k^enc"tigt.

Wenn jedoch die verstärkte oder angehobene Spannung an die Zeilenleitung angelegt werden soll, ist eine spezielle Einrichtung zur Anlegung dieser verstärkten Spannung nötig, um den Ausgangsstrom der Verstärkungsschaltung zu verringern .

Der Erfindung liegt damit insbesondere die Aufgabe zu-

gründe, eine leistungslose bzw. nichtflüchtige Halbleiter-Speichervorrichtung zu schaffen, bei der die Einschreibzeit durch Anlegung einer höheren Spannung als bei der bisherigen Speichervorrichtung an vorgegebene Abschnitte der nichtflüchtigen Speicherzellenanordnung verkürzt und der Ausgangsstrom von einer Spannungsverstärkungsschaltung beim Einschreiben von Daten in die Speicherzellenanordnung herabgesetzt werden kann, indem selektiv eine verstärkte oder angehobene Spannung von ^Q der Verstärkungsschaltung an mindestens einen der peripheren Schaltkreise der Speicherzellenanördnung angelegt wird'.

Diese Aufgabe wird bei einer leistungslosen bzw. nicht- ^j- flüchtigen Halbleiter-Speichervorrichtunc mit einer Speicherzellenanordnung, die in einer Matrix angeordnete nichtflüchtige Halbleiter-Speicherzellen zur Speicherung von Daten(einheiten) nach Maßgabe von in eine Gate-Isolierschicht injizierten Ladungen aufweist, erfindungsgemäß gelöst durch eine Verstärkungseinheit zur Verstärkung oder Anhebung einer Spannung einer gegebenen Stromquelle zwecks Anlegung einer gegebenen Spannung an die Speichervorrichtung, und durch eine Anlegungseinheit zur selektiyen Anlegung der verstärkten Spannung an mindestens einen Teil der Speichervorrichtung nach Maßgabe eines Steuersignals.

In weiterer Ausgestaltung bezieht sich die Erfindung auf eine leistungslose bzw. nichtflüchtige Halbleiter-Speichervorrichtung mit einer Speicherzellenanordnung, die in einer Matrix angeordnete, nichtflüchtige Halbleiter-Speicherzellen zur Speicherung von Daten(einheiten) nach Maßgabe
von in eine Gate-Isolierschicht injizierten La-

düngen aufweist, die gekennzeichnet ist durch eine Verstärkungseinheit für eine Spannung einer gegebenen Stromquelle zur Anlegung einer gegebenen Spannung an die Speichervorrichtung, und durch mehrere Verteilungsein-. 5 heiten für' eine verstärkte Spannung zur selektiven Verteilung und Anlegung der verstärkten Spannung von der Verstärkunc;3einheit auf bzw. an mindestens einen peripheren Schaltkreis der Speicherzellenanordnung

0 ^Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines bisherigen löschbaren 5 programmierbaren Festwertspeicher- bzw. EPROM-

Systems,

Fig. 2A bis 2C eine symbolische Darstellung eines in Fig. 1 verwendeten FÄMOS-Transistors bzw. Kennlinien solcher Transistoren,

Fig. 3 ein Blockschaltbild einer Ei ROM-Vorrichtung mit Merkmalen nach der Erfindung,

. Fig. 4 ein Schaltbild einer an die Zeilenleitungen bei der Vorrichtung nach Fig. 3 angeschlossenen Verteilungsschaltung für eine verstärkte oder angehobene Spannung,

Fi'g. 5 ein Schaltbild einer anderen, an die Zeilenleitungen angeschlossenen VerteilungsEChaltung für die verstärkte Spannung,

Fig. 6 ein Schaltbild einer Verstärkungsschaltung nach Fig. 3,

Pig. 7 ein Schaltbild einer Einschreibdaten-Steuerschaltung nach. Fig. 3*

Fig. 8 ein Schaltbild noch einer anderen Ausführungsform einer an die Zeilenleitungen bei der Vor

richtung nach Pig* 3 angeschlossenen Verteilungsschaltung für die verstärkte Spannung,

Fig. 9 ein Schaltbild einer Schaltung zur Realisierung des Prinzips der Steuerung der mit einer Zeilenleitung einer erfindungsgemäßen nichtflüchtigen Halbleiter-Speichervorrichtung verbundenen Einschreibschaltung mittels der von der Verteilungsschaltung gelieferten verstärkten Spannung»

Fig. 10 ein Schaltbild einer Schaltung zur Anlegung der verstärkten Spannung an die Einschreibschaltung der erfindungsgemäßen Speichervor-. richtung über mehrere Schaltungen oder Kreise zur Anlegung der verstärkten Spannung,

Fig. 11 ein Schaltbild einer Ausführungsform der in Fig. 10 dargestellten Verteilungsschaltung für ' die verstärkte Spannung,

Fig. 12 ein Schaltbild einer anderen Ausfuhrungsform · dieser Verteilungsschaltung nach Fig. 10,

Fig. 13A bis 130 Wellenformdiagramme zur Erläuterung der Arbeitsweise der Schaltung nach Fig. 12,

Fig. 14 ein Schaltbild noch einer anderen Ausführungsform der Verteilungsschaltung nach Fig. 10, 35

Fig. 15 ein Schaltbild einer Schaltung zur Anlegung der verstärkten Spannung über mehrere Verteilungsschaltungen für die verstärkte Spannung an eine Einschreibschaltung bei der erfindungsgemäßen nichtflüchtigen Halbleiter-

Speichervorrichtung,

Pig. 16A bis 16C eine Aufsicht bzw. Schnittansichten eines bei der erfindungsgemäßen Speichervorrichtung verwendeten MOS-Transistors mit

frei schwebendem Gate bzw. FAMO.S-Transistors,

Fig. 16D ein Ä'quivalentschaltbild des FAMOS-Transistors gemäß Fig. 16B mit Beziehung zu bei ihm vorhandenen Kapazitäten,

Fig. 17A und 17B Schaltbilder eines Zeilendekodierers bzw. eines Spaltendekodierers beim bisherigen EPROM nach Fig. 1,
20

Fig. 18A und 18B Schaltbilder von Abwandlungen der Dekodierer nach Fig. 17A und 17B und

Fig. 19A und 19B Schaltbilder eines Adressenpuffers gemäß der Erfindung- ·

Nachdem die Fig. 1 und 2 eingangs bereits erläutert wurden, ist im folgenden eine Ausführungsform einer nichtflüchtigen Halbleiter-Speichervorrichtung (gemäß der Erfindung) im einzelnen beschrieben.

Gemäß Fig. 3 sind Zeilenleitungen R^ - R endseitig mit einer Verteilungsschaltung 105 für eine verstärkte oder angehobene Spannung (entsprechend der Einschreib- ^ schaltung bei der bisherigen Vorrichtung) verbunden.

Spaltenwählleitungen C. - C sind an ihren Enden mit einer anderen Verteilungsschaltung 106 für eine verstärkte Spannung (entsprechend der bisherigen Einschreibschaltung) verbunden. Eine durch eine Ver-Stärkungsschaltung 110 verstärkte Spannung VH wird an diese Verteilungsschaltung 105 und 106 angelegt. Eine Verteilungsschaltung 107 für eine verstärkte Spannung, die ijistelle des D-Typ-MOS-Transistors T2 bei der Einschreibsteuerschaltung 80 nach Pig. 1 vorgesehen ist, wird mit einer verstärkten Spannung VH von der Verstärkungsspannung 110 gespeist. In Pig. 3 sind zur Vereinfachung der Beschreibung den Teilen von Pig.1 entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet. Die Einzelheiten der Verstärkungsschaltung 110 werden später anhand von Pig, 6 noch näher erläutert werden. Pur die Erfindungszwecke wird diese Schaltung einfach als Schaltung zur Lieferung der verstärkten Spannung VH angesehen. Die jeweils den gleichen Aufbau besitzenden Verteilungsschaltungen 105 und 106 dienen zur Verteilung der verstärkten Spannung nach Maßgabe eines Steuersignals. Aus diesem G-rund ist daher als typisches Beispiel nur eine Verstärkungsschaltung 105i anhand von Pig. 4 erläutert. Dabei bezieht sich der Buchstabe "i" der Bezugsziffer 105i auf die i-te Verteilungsschaltung unter diesen Schaltungen, die mit der i-ten Zeilenleitung verbunden ist. Bei TE₁ ist ein D-Typ-MOS-Transistor dargestellt, dessen Source-Drainstrecke an der einen Seite mit der Ausgangsklemme des Zeilendekodierers un· an der anderen Seite mit der Zeilenleitung R^ verDunden ist, wobei seine Gateelektrode ein Lese/ Einschreibsteuersignal R/W abnimmt. Im vorliegenden Pail bestimmt sich "i" durch 1 < i < m, Das andere Ende jeder Zeilenleitung R₁ ist mit einem Knotenpunkt

N3 der Verteilungsschaltung 1051 verbunden, die ihrer-

ψ'Ik.

seits e.inen zwischen einen Anschluß zur Anlegung einer verstärkten Spannung VH von der Verstärkungsschaltung 110 und einen Knotenpunkt N3 eingeschalteten E- bzw. Anreicherungetyp-MOS-Transistor T5» einen Umsetzer IN2, einen E-Typ-MOS-Transistor T8» dessen Source-Drainstrecke an der einen Seite an den mit der Gateelektrode des MOS-Transistors T5 verbundenen Knotenpunkt N4 angeschlossen und dessen'andere Seite am Massepotential liegt, während sein Gate an den Ausgang des Umsetzers IN2 angekoppelt ist, einen zum MOS-Transistor T8 parallelgeschalteten E-Typ-MOS-Transistor T9i an dessen Gateelektrode das Lese/ Einschreibsteuersignal R/W anlegbar ist_f einen MOS-Transistor T10 , dessen Source-Drainstrecke zwischen die Knotenpunkte N4 und N5 eingeschaltet ist, während seine Gateelektrode mit dem Knotenpunkt N5 verbunden ist und seine Schwellenwertspannung etwa O 5 beträgt, (als N-Typ- bezeichnet) , einen E-Typ-MOS-Transistor

T11, dessen Source-Drainstrecke zwischen den Knotenpunkt N5 und den Anschluß zur Anlegung der Einschreibspannung V eingeschaltet und der an der Gateelektrode an die Einschreibspannung V angekoppelt ist, sowie einen Kondensator CP1 umfaßt, der zwischen den Knotenpunkt N5 und eine Klemme bzw. einen Anschluß zur Anlegung eines noch zu beschreibenden Signalimpulses OSC eingeschaltet ist. Der Umsetzer IN2 besteht aus einem D-Typ-MOS-Transistor T6, dessen Source-Drainstrecke zwischen eine Klemme zur Anlegung einer Spannung V₀ von 5 V und die Ausgangsklemme des Umsetzers eingeschaltet ist, sowie einem E-Typ-MOS-Transistor, dessen Source-Drainstrecke zwischen der Ausgangsklemme des Umsetzers IN2 und Massepotential Vg liegt, während seine Gateelektrode mit dem Knotenpunkt N3 verbunden ist.

Im folgenden ist die Arbeitsweise der Einschreibschaltung (bzw. Verteilungsschaltung für die verstärkte Span-

nung) gemäß Fig. 4 erläutert. Wenn die Einschreibspannung V in einer Einschreibbetriebsart 25 V "beträgt, erzeugt die Verstärkungsschaltung 110 eine angehobene oder verstärkte Spannung VH von etwa 30 V. Dieser Vorgang wird anhand von Fig. 6 im einzelnen erläutert werden. Wenn hierbei der Zeilendekodierer die Zeilenleitung R- wählt und letztere, d.h. der Knotenpunkt N3, einen hohen. Pegel besitzt, besitzt das Ausgangssignal des Umsetzers IN2 einen niedrigen Pegel. Demzufolge wird der MOS-Transistor T8 in den Sperrzustand versetzt. In der Einschreibbetriebsart ist das lese/Einschreibsteuersignal R/W auf dem niedrigen Pegel, so daß auch der MOS-Transistor T9 sperrt. Aus diesem Grund wird der Knotenpunkt N4 über die MOS— Transistoren T11 und T10 durch die Einschreibspannung V aufgeladen. Der an die eine Seite des Kondensators CP1 angelegte Signalimpuls OSC schwingt zwischen etwa Massepotential Vg und der Einschreibspannung V (wie dies anhand von Pig. 6 noch näher erläutert werden . wird). Die Spannung V,- am Knotenpunkt N5 besitzt daher eine Spitze, die sich theoretisch durch folgende Gleichung ausdrücken läßt:

^V5 = ^iVp - ^VT

darin bedeuten: Vm-rr/m.... \ eine Schwellenwert spannung des MOS-Transistors T11 und V ' eine Amplitude des pulsierenden Signals bzw. Signalimpulses OSC. Die Spannung V. am Knotenpunkt N4 ist um die Schwellenwertspannung ^mTi/m-if)} ^^es MOS-Transistors T10 niedriger als die Spannung am Knotenpunkt N5. Demzufolge gilt die folgende Beziehung:

^V4 ^{= {V}p - VtH(TH)^{1 +} y - ^VTH(T1O)

Da der Knotenpunkt N5 tatsächlich eine Streukapazität enthält, fällt die Spannung V. aufgrund der Spannungsteilung, die durch die Kapazität des Kondensators CP1 und die Streukapazität bewirkt wird, geringfügig ab. Trotzdem wird am Knotenpunkt N4 als Spannung V. eine Spannung von etwa 35 V erhalten. Der MOS-Transistor T5 arbeitet daher in einem Triodenbereich. Die verstärkte Spannung VH wird daher an den Knotenpunkt N3, d.h. die Zeilenleitung R-, unverändert angelegt. Bei einer Speicherzelle, bei der das Steuer-Gate beispielsweise mit der Zeilenleitung IL verbunden ist, nämlich bei der Speicherzellf mit freischwebendem Gate gemäß Fig.3 ist die Steuer-Gatespannung im Vergleich zur bisherigen Speichervorrichtung um etwa 5 V erhöht. Wie sich aus der Kennlinie gemäß Fig. 2B ergibt, werden daher die Daten im Vergleich zur bisherigen Speichervorrichtung in kürzerer Zeit in die Speicherzellen eingeschrieben. Weiterhin wird die verstärkte Spannung VH nur dann selektiv an die Zeilenleitung R. angelegt, wenn die Verteilungsschaltung 105i durch das Signal auf der Zeilenleitung R^ angesteuert wird. Es läßt sich somit der Ausgangsstrom von der Vers-tärkungsschaltung 11C verkleinern. Da die Versxärkungsschaltung 110 im allgemeinen in einem integrierten Schaltkreis der ■ Speichervorrichtung vorgesehen ist, ist es sehr wichtig, den Äusgangsstrom der Verstärkungsschaltung zu verringern.

In Fig. 6 ist eine Ausführungsform der Verstärkungsschaltung 110 dargestellt. Die Verstärkungsschaltung 110 liefert auf die anhand von Fig. 4 beschriebene Weise die verstärkte Spannung VH se wie den Signalimpuls OSC. Gemäß Fig. 6 weist ein Oszillatorkreis 120 einen Ringoszillator ROS mit drei Stufen von Umsetzern 121,

35

122 und 123 mit einer Stromversorgung einer Spannung V_

von 5 V sowie einen Schwingungssteuer-E-Typ-MOS-Transistor T17 auf» bei dem die Source-Drainstrecke zwischen den Ausgangsknotenpunkt N7 des Hingoszillators ROS und Massepotential Vg eingeschaltet ist, während seine Gateelektrode an das Lese/Einschreibsteuersignal R/W angekoppelt ist. Ein Umsetzer IN4 besteht aus einem D-Typ-MOS-Transistor T18, dessen Source-Drainstrecke an der einen Seite mit der die Spannung V liefernden Klemme verbunden ist, während die andere Seite der Source-Drainstrecke und die Gateelektrode an die Ausgangsklemme angeschlossen sind, sowie einem E-Typ-MOS-Transistor T19» dessen Source-Drainstrecke zwischen die Ausgangsklemme und Massepotential Vo geschaltet ist, während seine Gateelektrode am Ausgangsknotenpunkt N7 des Oszillatorkreises 120 liegt.

Letzterer liefert einen Signalimpuls OSC, dessen Ausgangsamplitude am Knotenpunkt N7 auf eine Größe zwischen der Einschreibspannung V und Massepotential V₃ verstärkt wird. Der Signalimpuls OSC wird über einen Kondensator CP2 an den Knotenpunkt N8 angelegt. Ein E-Typ-MOS-Transistor T10 ist mit seiner Source-Drainstrecke zwischen den Knotenpunkt N8 und die die Einschreibspannung V liefernde Klemme eingeschaltet und mit seiner Gateelektrode an die zuletzt genannte Klemme angeschlossen. Weiterhin ist ein D-Typ-MOS-Transistor T21 vorgesehen, dessen Source-Drainstrecke zwischen den Knotenpunkt N8 und die die Spannung V_c von 5 V liefernde Klemme eingeschaltet ist, während seine Gateelektrode an das Lese/Einschreibsteuersignal R/W angekcppelt ist. Ein N-Typ-MOS-Transistor· T22 ist mit seiner Source-Drainstrecke zwischen den Knotenpunkt N8 und einen Knotenpunkt N9 geschaltet und mit seiner Gateelektrode an den Knotenpunkt N8 angeschlossen. Ein weiterer E-Typ-MOS-Transistor T25 ist mit seiner Source-Drainstrecke zwischen den Knotenpunkt N9 zur

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Lieferung der verstärkten Spannung VH und die die Einschreibspannung liefernde bzw. anlegende Klemme eingeschaltet und mit seiner Gateelektrode an die Spannung V angeschlossen. Ein weiterer D-Typ-MOS-Transistor T24 weist eine zwischen die die Spannung V liefernde Klemme und den Knotenpunkt N9 eingeschaltete • Source-Drainstrecke auf» und ist mit seiner Gateelektrode an das Xese-Einschreibsteuersignal R/W angekoppelt .

Die Verstärkungsschaltung gemäß Fig. 6 arbeitet wie folgt: In der Lesebetriebsart besitzt das Lese/Einschreibsteuersignal R/W den hohen Pegel» und der MOS-Transistor T17 im Oszillatorring 120 ist durchgeschal-"&^βΐ» ^{s0 daß der} Ringoszillator ROS nicht schwingt. Gleichzeitig sind die MOS-Transistoren T21 und T24 durchgeschaltet. Die Spannung an den Knotenpunkten N8 und N9 beträgt V_ (5 V). In der Einschreibbetriebsart, in welcher das Lese/Einschreibsteuersignal R/W den niedrigen Pegel besitzt und die Einschreibspannung V 25 V beträgt» beginnt der Oszillator 120 zu schwingen, -ο daß der Umsetzer IN4 an der Ausgangsklemme pulsierende Signale bzw. Signalimpulse OSC erzeugt. Gleichzeitig sind die MOS-Transistoren T21 und T24 gesperrt.

Unmittelbar nach dem Schwingen des Oszillators 120 wird der Knotenpunkt N8 über den MOS-Transistor T20 auf V -V_„r„2o) aufgeladen. Auf ähnliche Weise wird der Knotenpunkt N9 über den MOS-Transistor T23 auf ^Vp"^VTH(T23) aufgeladen. Die Spannungen V_TH^_T20^ und ^ TR(TZi) ^siric* ^^ie Schwellenwert spannungen der Transistoren T20 bzw. T23. Nach eingeleiteter Schwingung schwingt die Spannung am Knotenpunkt N8 zwischen ^{Vp - ^VTH(T20)* ™^{d iV} _P - ^VTH(T20) ^{+ V}p' ^} V Amplitude des Signalimpulses OSC) nach Maßgabe des Signalimpulses OSC. Die variierende Spannung wird durch

den MOS-Transistor T22 verstärkt. Die Spannung am Knotenpunkt N9, d.h. die verstärkte Spannung VH, bestimmt sich damit durch

VH = |V_p - V_TH(T20)^ + γ -V₁H(I₂₂) .... (3)

In obiger Gleichung entspricht ^vrpg(r[i22) ^der Schwellenwertspannung des MOS-Transistors T22. Die verstärkte Spannung VH ändert sich entsprechend dem Verhältnis der Streukapazität am Knotenpunkt N8 und der Kapazität des Kondensators CP2. Durch entsprechende Wahl .. dieses Verhältnisses kann diese Spannung jedoch auf die oben genannten 30 V eingestellt werden.

Pig. 7 veranschaulicht eine Ausführungsform der Verteilungsschaltung 107 für die verstärkte Spannung nach Pig. 3. Gemäß Pig. 7 sind D-Typ-MOS-Transistoren T12 und T16 in Reihe zwischen einen Knotenpunkt N2 und eine Klemme bzw. einen Anschluß zum Anlegen der verstärkten Spannung VH eingeschaltet. Die Gateelektroden dieser Transistoren sind mit dem Knotenpunkt N2 verbunden. Weiterhin ist ein D-Typ-MOS-Transistor T15 zwischen das eine Ende des MOS-Transistors T1.6 und die die Spannung V anlegende Klemme eingeschaltet. Ein Umsetzer.

IU3 ist zwischen die die Spannung V anlegende Klemme und Massepotential V„ geschaltet. Der umsetzer IN3 besteht aus einem D-Typ-MOS-Transistor T13» dessen Source Drainstrecke zwischen die die Spannung V- liefernde oder anlegende Klemme und die Ausgangsklemme des Umsetzers geschaltet ist, während seine Gateelektrode mit dessen Ausgangsklemme verbunden ist, sowie einem E-Typ-MOS-Transistor T14, der mit der Source-Drainstrecke zwischen der Ausgangsklemme des Umsetzers und Massepotential V liegt, während seine Gateelektrode an den Knotenpunkt N2 angeschlossen ist. Wenn in der

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Einschreibbetriebsart das Lese/Einschreibsteuersignal R/¥ niedrig ist, wird die verstärkte Spannung VH selektiv an die Gateelektrode des MOS-Transistors T1 angelegt.

Der Aufbau der Verteilungsschaltung 107 nach Fig.3 entspricht demjenigen der Einschreibschaltung (bzw. Verteilungsschaltung) 105. Es sei angenommen, daß die i-te Spaltenwählleitung mit C. bezeichnet ist; dabei ist zwischen die i-te Ausgangsklemme des Spaltendekodierers und die Spaltenwählleitung C. ein MOS-Transistor TC. eingeschaltet, und die nicht dargestellte Verteilungsschaltung für die verstärkte Spannung sei mit 106i bezeichnet. Eine Ausführungsform, bei welcher die Erfindung auf den Spaltendekodierer angewandt ist, wird dadurch realisiert, daß der Zeilendekodierer 20 durch den Spaltendekodierer 60 ersetzt wird und die Elemente TIL, R_± bzw. 1O5i durch die Elemente TC₁, C_± bzw. 106i ersetzt werden.

Wenn gemäß Fig. 3 die Verstärkungsschaltungen 105 und 106 sowie 107 für die verstärkte Spannung in der Speichervorrichtung vorhanden sind, wird in der Dateneinschreibbetriebsart die Spannung der jeweils gewählten Spaltenwählleitung von den Leitungen C. - C auf etwa 30 V eingestellt. Weiterhin wird die Spannung am Knotenpunkt N1 auf eine Größe praktisch entsprechend der Einschreibspannung V eingestellt. Die Spannung der gewählten Spaltenleitung kann somit im wesentlichen der Einschreibspannung V gleich sein. Mit anderen Worten: bei der Ausführungsform nach Fig. 3 kann die Spannung von 30 V, die um 5 V höher ist als bei der bisherigen Speichervorrichtung, an das Steuer-Gate der Speicherzelle angelegt werden, während die Spannung von 25 V, die etwa 3 V höher ist als bisher, an die Drain-

elektrode angelegt werden kann. Mit der Ausführungsform gemäß Fig. 3 können somit die Einschreibzeit in die Speicherzellen verkürzt und der Stromverbrauch in den Dekodierern durch Verringerung des Ausganges tr oins der Verstärkungsschaltung 110 herabgesetzt werden.

Innerhalb des Rahmens der Erfindung liegt auch eine, Speichervorrichtung, bei welcher nur die Einschreibschaltung (Verteilungsschaltung) 105 in der Schaltungsan-Ordnung gemäß Fig. 3 vorgesehen ist, während die an die Spaltenwählleitung angeschlossene Einschreibschaltung und die Einschreibsteuerschaltung unverändert sind. Weiterhin liegt im Rahmen der Erfindung auch eine Speichervorrichtung, bei welcher die Einschreib-

!5 schaltung (Verteilungsschaltung) 106 und die Verteilungsschaltung 107 für die verstärkte Spannung vorgesehen sind, während die an die Zeilenleitungen angeschlossene Einschreibschaltung unverändert ist.

Im folgenden ist eine Abwandlung der in Fig. 3 dargestellten, Einschreibschaltung (Verteilungsschaltung) 105 anhand . vcn Fig. 5 erläutert. Die Einschreibschaltung ist mit 108i bezeichnet, wobei "i" die i-te Zeilenleitung bedeutet. Die Einschreibschaltung 108i besteht aus einem D-Typ-MOS-Transistor T12, dessen Source-Drainstrecke zwischen die die verstärkte Spannung VH liefernde oder anlegende Klemme und den Knotenpunkt N3 eingeschaltet ist, während seine Gateelektrode an das Signal vom Knotenpunkt N3 angekoppelt ist, einem Umsetzer IN3 mit einem D-Typ-MOS-Transistor 113, dessen Source-Drainstrecke zwischen die die Spannung V liefernde Klemme und die Ausgangsklemme des Umsetzers eingeschaltet ist, während seine Gateelektrode an den Ausgang des Umsetzers angekoppelt ist, weiterhin einem E-Typ-MOS-Transistor 114» dessen Source-Drain-

strecke zwischen der Ausgangskiemme des Umsetzers und Massepotential Vg liegt, während seine Gateelektrode mit dem Knotenpunkt N3 verbunden ist, einem D-Typ-MOS-Transistor TI5» dessen Source-Drainstrecke zwischen die die Spannung V (5 V) anlegende Klemme und den Knotenpunkt N6 eingeschaltet und dessen Gateelektrode mit dem Ausgang vom Umsetzer IN3 verbunden ist, sowie einem D-Typ-MOS-Transistor T16» dessen Source-Drainstrecke zwischen dem Knotenpunkt N3 und dem Knoten-

IQ punkt N6 liegt und dessen Gateelektrode an den Knotenpunkt N3 angeschlossen ist. Bei der Schaltung gemäß Fig. 5 betragen VH = 30 V

und V = 5 V. Wenn die Zeilenleitung R. nicht gewählt ist, befindet sich der Knotenpunkt N3 anfänglich so-5 wohl in der Einschreib- als auch in der Lesebetriebsart auf dem niedrigen Pegel. Infolgedessen ist das Ausgangssignal vom Umsetzer IN3 hoch, so daß der MOS-Transistor TI5 durchschaltet. Wenn der Wirkleitwert (gm) des MOS-Transistors T15 wesentlich größer gewählt ist als derjenige des MOS-Transistors T16, liegt der Knotentrunkt N6 bei durchgeschaltetem MOS-Transistor TI5 etwa auf dem Pegel der Spannung V . Wenn daher VH und das Potential am Knotenpunkt N6 höher sind als ^^VN3 ~ ^VTH(T12)-^' "befindet sich der MOS-Transistor T12 im Sperrzustand, und die die verstärkte· Spannung VH liefernde Klemme ist vom Knotenpunkt N3» d.h. von der Zeilenleitung R^, getrennt. Wenn die Zeilenleitung R^ durch das Ausgangssignal des Zeilendekodierers gewählt ist und den hohen Pegel besitzt, ist das Ausgangssignal des Umsetzers IN3 niedrig, so daß der MOS-Transistor TI5 sperrt. Wenn hierbei die verstärkte Spannung VH 30 V beträgt, wird der Knotenpunkt N3 über die MOS-Transistoren T12 und T16 aufgeladen, so daß die verstärkte Spannung VH der Zeilenleitung R. aufgeprägt wird. Wenn die obige Bedingung erfüllt ist, besteht der

MOS-Transistor Τ15 vorzugsweise aus einem solchen vom Anreicherungstyp. Der Transistor T16 kann durch eine einfache Widerstandskomponente ersetzt werden.

Eine andere Abwandlung der Einschreibschaltung 105 ist in Pig. 8 dargestellt. Die Einschreibschaltung gemäß Fig. 4 oder 5 (die Verteilungsschaltung IO5Loder 108i für die verstärkte Spannung VH) wird durch das Signal auf der Zeilenleitung unmittelbar angesteuert. Die

IQ Schaltung gemäß Pig. 8 wird dagegen durch das Ausgangssignal e- des der Zeilenleitung E. entsprechenden Zeilendekodierers angesteuert. Gemäß Fig. 8 ist im Zeilendekodierer ein Umsetzer IN5 mit einem-D-Typ-MOS-Transistor T25 und einem E-Typ-MOS-Transistor T26 angeordnet. Das eine Ende der Source-Drainstrecke des MOS-Transistors T25 ist an die Einschreibspannung V oder die Spannung V_ angekoppelt, während seine .Gateelektrode mit der Ausgangsklemme des Umsetzers IN5 verbunden ist. Die Source-Drainstrecke des MOS-Transistors T26 ist zwischen die Ausgangsklemme des Umsetzers und Massepotential Vg geschaltet, während seine Gateelektrode mit dem Ausgang e. des Zeilendekodierers verbunden ist. Die.Source-Drainstrecke des MOS-Transistors TR^ ist zwischen die Ausgangsklemme des Umsetzers IN5 und die Zeilenleitung R^ eingeschaltet. Eine invertierte Spannung VH der verstärkten Spannung VH wird der Gateelektrode des Transistors TR^ aufgeprägt. Die Source-Drainstrecken von D-Typ-MOS-Transistoren T27 und T28 sind in Reihe zwischen die Zeilenleitung R^ und die die verstärkte Spannung VH liefernde Klemme eingeschaltet. Die Gateelektroden dieser Transistoren sind mit der Zeilenleitung R^ verbunden. Die Source-Drainstrecke eines D-Typ-MOS-Transistors T29 liegt zwischen der die Einschreibspannung V bzw. die Spannung V liefernden Klemme und der Ver-P ^c

zweigung zwischen den MOS-Transistoren T28 und T29. Das Ausgangssignal e. des Zeilendekodierers 20 wird an die Gateelektrode des Transistors T29 angelegt. Auf diese Weise wird die verstärkte Spannung VH.^ in der Ein-Schreibbetriebsart auf die gewählte Leitung R^ verteilt. Die Schaltung gemäß Fig. 8 kann als Einschreibschaltung nach Jig. 3 verwendet werden.

Die Verstärkungsschaltung gemäß Fig. 6 ist zur Erzielung bzw. Lieferung der verstärkten Spannung VH unter Verwendung der Einschreibspannung V ausgelegt. Es ist jedoch darauf hinzuweisen! daß die für diesen Zweck benutzte Spannui
beschränkt ist.

benutzte Spannung nicht auf die Einschreibspannung V

Im folgenden sei die Ausführungsform nach Fig. 3 beispielsweise in bezug auf die Einschreibschaltung 105 betrachtet. Wie erwähnt, wird die verstärkte Spannung VH von der Verstärkungsschaltung 110 (Fig. 6) über die durch die Zeilenleitung R. des Zeilendekodierers 2 gewählte Einschreibschaltung (Fig. 4 oder 5) selektiv an die Zeilenleitung angelegt. Die Einschreibspannung V kann jedoch selektiv an die Zeilenleitung angelegt werden, wozu die mit den Zeilenleitungen verbundene Einschreibschaltung herangezogen und die von der Verstärkungsschaltung 110 abgegebene verstärkte Schaltung VH benutzt wird'. In diesem Fall wird der MOS-Transistor, dessen Drain-Sourcestrecke zwischen die die Einschreibspannung V liefernde Klemme und die Zeilenleitung eingeschaltet ist, durch die verstärkte Spannung VH angesteuert. Es ist somit ersichtlich, daß der Streustrom ■ von der Klemme V in der Einschreibbetriebsart im Vergleich zum Fall gemäß Fig. 1 zu Null reduziert werden kann. Bei der Verringerung des AusgangsStroms der Ver-Stärkungsschaltung 110 ist hierbei sorgfältig vorzu-

gehen. Eine andere, auf diesem Grundgedanken basierende Ausführungsform ist anhand der Fig. y bis 15 erläutert.

I¹Ig. 9 veranschaulicht eine Schaltungsanordnung mit dem Dekodierer 2Oi, der nur in seinem Innenaufbau für die Zeilenleitung R_i dargestellt ist und als Zeilendekodierereinheit bezeichnet wird, der Einschreibschaltung 109 i entsprechend der Zeilenleitung R. sowie'der Verteilüngsschaltung 111A. In Pig. 9 bedeuten CE und CE in der Zeilendekodierereinheit 20i ein Chip-Freigabesignal bzw. sein invertiertes Signal, A A. Eingangssignale, V. eine Spannung von 5 V, Vq ein Bezugspotential (bei der dargestellten Ausführungsform Massepotential) sowie T30 und T31 MOS-Transistoren. Der Innenaufbau des Dekodierers ist an sich bekannt und braucht daher nicht näher erläutert zu werden.. Wie bei der Ausführungsform gemäß Fig. 3 ist der Ausgang der Dekodierereinheit 2Oi über die Source-Drainstrecke eines D-Typ-MOS-Transistors TR₁ mit der Zeilenleitung R^ verbunden. Der MOS-Transistor TR. verhindert, daß eine beim Einschreiben von Daten in die Speicherzellenanordnung an der Zeilenleitung R. anliegende hohe Spannung der Dekodierereinheit 2Oi aufgeprägt wird. Die Anlegung des Lese/Einschreibsteuersignals R/W (an die Dekodierereinheit) erfolgt auf dieselbe Weise wie bei der Ausführungsform nach Fig. 3. Die Einschreibschaltung 109i enthält einen E-Typ-MOS-Transistor T32 und einen D-Typ-MOS-Transistör T33. Die Source-Drainstrecken dieser Transistoren sind in Reihe zwischen die die Einschreibspannung Y .liefernde Klemme und die Zeilenleitung R^ eingesc: J--tet. Die Gateelektrode des MOS-Transistors T33 is": mit der Zeilenleitung R. verbunden, und die Gateelektrode des MOS-Transistors T32 ist an die verstärkte Spannung

VH der Verstärkungsschaltung 111 angekoppelt. In der Einschreibbetriebsart wird die verstärkte Spannung VH» wie dargestelltf der Gateelektrode des MOS-Transistors T32 aufgeprägt ι während in der Lesebetriebsart eine Spannung von O V an der Gateelektrode anliegt. Das (im folgenden einfach als Steuersignal bezeichnete) Lese/Einschreibsteuersignal R/W beträgt in der Einschreibbetriebsart O V und entspricht in der Lesebetriebsart der Spannung V (5 V). Wenn in der Einschreib.betriebsart die Zeilenleitung E. gewählt ist_f wird ihr über eine Klemme bzw. einen Anschluß 5 eine nohe Spannung V aufgeprägt. Dabei liegt die Ausgangsklemme der Zeilendekodierereinheit 2Oi auf 5 V. Gleichzeitig ist die Gate-Spannung des Transistors TR. auf

!5 OV eingestellt, während seine Source-Spannung praktisch 5 V beträgt, so daß die Dekodierereinheit 2Oi durch den Transistor TR. auch dann geschützt ist, wenn der Zeilenleitung R. die Einschreibspannung V aufgeprägt wird. Wenn die Zeilenleitung R- nicht gewählt ist, sind die MOS-Transistoren TR. und T31 durchgeschaltet, so daß die Ladung der Zeilenleitung über diese Transistoren auf 0 V entladen wird.

In der Lesebetriebsart ist die Einschreibschaltung 109i abgeschaltet bzw. gesperrt. Hierdurch wird ein Streustrom von der KIe. me bzw. vom Anschluß 5 verhindert. Wenn in der Lesebetriebsart die Zeilenleitung R. gewählt ist, wird die Spannung V von 5 V über.den MOS-Transistor T30 und den durchgeschalteten Transistor TR^ an die Zeilenleitung R. angelegt. Wenn die Zeilenleitung R. nicht gewählt ist, wird ihre Ladung über die MOS-Transistoren TRj^ und TR31 auf O V entladen. Es ist unbedingt erforderlich, die Einschreibschaltung 109i in der Lesebetriebsart zu trennen, um einen Streustrom von der Klemme 5 zu verhindern.

Wie in Verbindung mit Fig. 3 erläutert» wird vorzugsweise eine möglichst hohe Spannung an die mit den
Steuer-Gates der Speicherzellen verbundenen Zeilenleitungen R-J^-EjJ₁ sowie die mit den Drains der Speicherzellen verbundenen Spaltenleitungen D^ - D angelegt. Bei der Schaltungsanordnung nach Pig. 9 müssen daher Maßnahmen getroffen werden, um die an der Zeilenleitung R. anliegende Spannung auf einen möglichst hohen Wert zu verstärken, indem die verstärkte bzw. angehobene Spannung VH in der Einschreibbetriebsart von der Verteilungsschaltung 111A dem MOS-Transistor T32 der Einschreibschaltung 109i zugeführt wird. Die in den integrierten Schaltkreis der Speichervorrich-

. tung einbezogene Verstärkungsschaltung 111 dient zur lieferung der verstärkten Spannung VH durch Anhebung der Einschreibspannung V unter Ausnutzung der kapa-· zitiven Ankopplung. Die Stromkapazität ist aus diesem Grund verhältnismäßig niedrig. Entsprechend der derzeitigen Tendenz auf diesem Fachgebiet werden die

Transistoren zunehmend verkleinert und die Speicherkapazität stark erhöht. Infolgedessen erhöht sich
auch der vom Dekodierer verbrauchte Strom gegenüber der bisherigen Konstruktion um das Zweifache oder mehr. Durch Herabsetzung des Energie- oder Stromverbrauchs in der Speichervorrichtung ist es daher wünschenswert, den Stromverbrauch des Dekodierers zu verringern.

Bei einer anderen Ausführungsform der Erfindung wird daher die verstärkte Spannung VH nicht den Einschreibschaltungen entsprechend den nicht-gewählten Zeilenoder Spaltenleitungen zugeführt, vielmehr werden diese Einschreibschaltungen elektrisch getrennt. Auf diese Weise kann der Stromverbrauch in den Dekodierern infolge der Einschreibspannung V in der Einschreibbetriebsart erheblich verringert werden.

Eine weitere Ausführungβform der Erfindung ist so ausgelegt, daß die verstärkte Spannung VH nicht zu den Einschreibschaltungen 1O9i entsprechend den nicht-gewählten Leitungen von mindestens der Hälfte der Zei— len- oder Spaltenleitungen in der Speicherzellenanordnung zugeführt wird» um dabei die Einschreibschaltungen 1O9i elektrisch von der Zeilenleitung R. zu trennen, In dieser Anordnung kann der Stromverbrauch des Dekodierers ebenfalls verringert werden. In Pig. 9 ist die Einschreibschaltung nur für die Zeilenleitung R^ vorgesehen. Wahlweise können die Einschreibschaltungen sowohl für Zeilenleitungen als auch für Spaltenleitungen vorgesehen sein.

Bei der in Pig. 10 dargestellten Ausführungsform ist der Dekodierer 20 mit 2p Dekodierereinheiten gemäß Fig. 9 ausgerüstet. Von diesen Dekodierereinheiten bilden die Einheiten 20. - 20 einen ersten Dekodiererabschnitt 2OA und die Einheiten 2O₁ - 20g einen zweiten Dekodiererabschnitt 2OB. Die Dekodierereinheiten besitzen jeweils den in Verbindung mit Pig. 9 beschriebenen inneren Aufbau. Eine nähere Erläuterung des inneren Aufbaus erübrigt sich somit, doch sind zur Vereinfachung der Beschreibung nur die Dekodierereinheiten 20. und 20g mit ihrem Innenaufbau veranschaulicht. Es sei angenommen, daß den Dekodierereinheiten 2O₁ sind.

r. die Zeilenleitungen G₁ - Cp zugeordnet

Eine verstärkte Spannung VH1. von einer ersten entsprechenden Verteilungsschaltung 111A wird den Gateelektroden der Transistoren T32 in den Einschreibschaltungen 109 der Zeilendekodierereinheiten 2O₁ - 20 aufgeprägt. Eine verstärkte Spannung VH2 von einer zweiten Verteilerschaltung 111B wird an die Gateelektroden der

Transistoren Τ32 in den Einschreibschaltungen 109 der Zeilendekodierereinheiten 20 .. - 20p angelegt. Es ist somit eine einzige Verstärkungsschaltung '111 vorgesehen. Die verstärkte Spannung VH von der Verstarkungsschaltung 111 wird den beiden Verteilungsschaltungen 111A und 111B zugeführt. Das höherwertigste Bit A. der Adresseneingangssignale a_q, a_q - A^, Ä\ von der Zeilendekodierereinheit 20.. wird der ersten Verteilungsschaltung 111A zugeführt. Ein höherwertigstes Bit TT der. Adresseneingangssignale A_Q, "Ä_Q - A_±r Ä\ von der Zeilendekodierereinheit 20^ wird der zweiten Verteilungsschaltung 111B eingespeist. Die Verteilungsschaltung 111A ist so ausgelegt_f daß sie eine angehobene oder verstärkte Spannung VH1 liefert, wenn das Adresseneingangssignal A. gleich "0" ist. Die zweite Verteilungsschaltung 111B liefert eine verstärkte Spannung VH2, wenn das Adresseneingangssignal ÄT gleich "0" ist. Wie erwähnt, wird bei der beschriebenen Ausführungsform die verstärkte Spannung VH durch Umschalten derselben zwischen erster und zweiten Verteilungsschaltung 111A bzw. 11ΊΒ selektiv dem vorgegebenen Dekodiererabschnitt 2OA oder 2OB zugeführt. Mt dieser Anordnung kann der Strom an der die Einschreibspannung V liefernden Klemme verringert werden.

■

Da die Verteilungsschaltungen 11.1 A und 111B für die verstärkte Spannung jeweils denselben Aufbau besitzen, ist im folgenden anhand von Pig. 11 nur der Innenaufbau der ersten Verteilungsschaltung 111A erläutert. Bei der zu beschreibenden Ausführungsform wird die Verstärkungsschaltung (110 in Fig. 3) nach Pig. 6 als Verstärkungsschaltung 111 verwendet. Gemäß Pig.. 11 sind D-Typ-MOS-Transistoren T34 - T36, E-Typ-MOS-Transistoren T37 - T42, eine Klemme bzw. ein Anschluß 131, an die bzw. den die Einschreibspannung V_ anlegbar ist.

eine Klemme 133» an welche die Bezugsspannung Vg (das Massepotential bei der dargestellten Ausführungsform) anlegbar ist, ein Eingang VH für die verstärkte Spannung, ein Adresseneingangssignal A. nach Pig. 10, ein Lese/Einschreibsteuersignal R/W und ein verstärktes Ausgangs signal VH1 von der ersten Ver'teilungsschaltung 111A vorgesehen. Die MOS-Transistoren T35 und T37 bilden einen Umsetzer IN6, während die MOS-Transistoren T36 und T38 einen Umsetzer IN7 bilden.

Gemäß Fig. 11 ist die Ausgangsklemme (Knotenpunkt N10) des Umsetzers IN6 mit der Gateelektrode eines MOS-Transistors. T34 verbunden» dessen Drain (Knotenpunkt N11) mit den Sourceelektroden der MOS-Transistoren T4-0 und T41 sowie dem Drain des MOS-Transistors T36 verbunden ist. Die verstärkte Spannung VH1 von der ersten Verteilungsschaltung 111A wird von der Ausgangsklemme des Umsetzers IN7 abgenommen. Das Adresseneingangssif al A- wird den Gateelektroden der MOS-Transistören Tb7 und T38 zugeführt, und das genannte Steuersignal R/W wird der Gateelektrode des MOS-Transistors T42 aufgeprägt. Die verstärkte Spannung VH von der Verstärkungsschaltung 111 wird an die Sourceelektrode des MOS-Transistors T34 angelegt. In der Einschreibbetriebsart ist die Einschreibspannung V auf z.B. 25 V eingestellt, und die verstärkte Ausgangsspannung VH von der Verstärkungsschaltung 111 beträgt'beispielsweise 30 V. Das Steuersignal R/W besitzt die Größe »O».

Die Schaltung gemäß Fig. 11 arbeitet wie folgt: Wenn das Adresseneingangssignal A. die Größe "0" bßsitzt, wird der Knotenpunkt N1O mit (der Spannung) V über den MOS-Transistor T35 gespeist. Der MOS-Transistor T34 schaltet daher durch, wobei die Ausgangsspannung VH von der Verstärkungsschaltung 111 unmittelbar dem Kno-

tenpunkt N11 aufgeprägt wird, obgleich die Spannungsgröße durch die Schwellenwertspannung des Transistors T34 beeinflußt wird. Auf diese Weise wird die Ausgangsspannung VH1 von der ersten Verteilungsschaltung 111A über den MOS-Transistor TJ6 erhalten. Wenn dagegen das Adresseneingangssignal A. die Größe ^rt1" bebesitzt, ist der MOS-Transistor T37 durchgeschaltet, so daß sich der Knotenpunkt FIO auf O V befindet. Dabei ist auch der Transistor T38 durchgeschaltet, und die Ausgangsspannung VH1 beträgt 0 V. Wenn gemäß Eig.11 die Stromkapazität der MOS-Transistoren T36 und T40 größer ausgelegt ist als diejenige des MOS-Transistors T36, wird das Potential des näher an der Drainelektrode des MOS-Transistors T36 gelegenen KnotenpunktsNI1 auf Vp - Vth(T37) - Vth(T40) gehalten. Mit Vth(T39) •und Vth(T4O) sind die Schwellenwertspannungen der MOS-Transistoren T39 bzw. T40 bezeichnet. Bei Heranziehung des Potentials am Knotenpunkt F11 als Bezugsgröße wird der Gateelektrode des MOS-Transistors T34 eine Spannung aufgeprägt, die sich praktisch mit - (V - Vth(T39) - Vth(T40)> definieren läßt. Wenn daher die Schwellenwertspannung Vth(T34) des MOS-Transistors T34 der Beziehung |Vth(T34) I* lv Vth(T39) - Vth(t4O) I genügt, befindet sich der MOS-Transistor T34 im Sperrzustand. Infolgedessen fließt kein Strom zum Knotenpunkt N11 über den MOS-Transistor ■ T34- entsprechend dem Eingangssignal bzw. der Eingangsspannung VH. Diesbezüglich ergibt sich kein Problem, auch wenn die Stromzufuhrfähigkeit (current feed ability) der Verstärkungsschaltung 111 gering ist.

Wenn die Schwellenwertspannung Vth(T34) des MOS-Transistors T34 hoch ist und der Knotenpunkt N10 auf V liegt, erscheint die verstärkte Eingangsspannung VH in unverändertem Zustand nicht am Knotenpunkt N11,

falls der Schwellenwert Vth(T34) des MOS-Transistors T34 positiv ist.

Venn jedoch &±_Β Schwellenwertspannung Vth(T34) des MOS-Transistors T34 hoch ist und der Knotenpunkt K1O an V liegt, erscheint die eingespeiste verstärkte Spannung VH nicht unverändert am Knotenpunkt N11, falls die Schwellenwertspannung Vth(T34) des MOS-Transistors T34 positiv ist. Zur lösung dieses Problems braucht lediglich die Spannung am Knotenpunkt N1O angehoben' bzw.. verstärkt zu werden. Ein weiteres Beispiel für die Verteilungsschaltung 111A für die verstärkte Spannung ist im folgenden anhand der Fig. 12 und 13A bis 130 beschrieben. Gemäß Fig. 12 ist die Source-Drainstrecke eines D-Typ-MOS-Transistors T44 zwischen den Knotenpunkt N1O und die Klemme bzw. den Anschluß 132 der Stromversorgung V geschaltet, wobei ein Lese/ Einschreibsteuersignal R/W der Gateelektrode des Transistors T44 aufgeprägt wird. Die Drainelektrode eines E-Typ-MOS-Transistors 45» dessen Gate- und Sourceelektrode zusammengeschaltet sind, ist mit einem Knotenpunkt N1O verbunden. An de η Verbindungspunkt zvrischen

den Elektroden sind die Sourceelektrode des E-Typ-MOS-Transistors T46» jeweils die eine Seite von Kondensa- · toren 135 und 136 sowie die Sourceelektrode eines D-Typ-MOS-Transistors T47 angeschlossen. Drain- und Gateelektrode des Transistors T46 sind mit einer die Spannung V liefernden Stromquellenklemme 131 verbunden, und die andere Seite des Kondensators 135 ist an die Ausgangsklemme eines Oszillatorkreises 138 angeschlossen. Die andere Seite des Kondensators 136 ist mit der Klemme 133 der Stromquelle Vo verbunden. Die Drainelektrode des Transistors T47 liegt an der Klemme 132 für die Spannung V . Der Gateelektrode des Transistors T47 wird ein Steuersignal R/W aufgeprägt. Ein NAND-

Glied 157 anstelle des Umsetzers IN6 gemäß Fig. 11 ist an den Knotenpunkt N1O angeschlossen und enthält einen E-Typ-MOS-Transistor 148» dessen Drainelektrode mit der Klemme V verbunden ist, sowie E-Typ-MOS-Transistoren T49 und T5O, deren Source-Drainstrecken in Reihe zwischen die Sourceelektrode des Transistors T48 und die Klemme 133 der Stromquelle V_g geschaltet sind. An die Gateelektrode des !Transistors T49 wird ein Adressensignal A. angelegt, während in invertiertes Signal R/W des Steuersignals R/W der Gateelektrode des Transistors T5O aufgeprägt wird. Der Knotenpunkt N10 ist mit der Ausgangsklemme des NAND-Glieds 137 verbunden. ·

!5 Wenn "bei der ersten Verteilungsschaltung gemäß Fig. ein Oszillatorkreis 138 einen Signalimpuls (dessen Höchstspannung V und dessen Mindestspannung etwa Vg betragen) gemäß Pig. 13A liefert, ändert sich das Potential an der Sourceelektrode (Knotenpunkt "N130 des MOS-Transistors T46 auf die in Pig. 13B gezeigte Weise. Das Potential am Knotenpunkt ΪΠΟ wird daher gemäß Fig. 13B angehoben bzw. verstärkt. In Fig. 13B ist mit Vth(T46) die Schwellenwertspannung des MOS-Transistors T46 bezeichnet.

Wenn die Schwellenwertspannung Vth(T34) des MOS-Transistors T34 der Verteilungsschaltung 11ΊΑ hoch ist, kann die Verteilungsschaltung 111A für die verstärkte Spannung gemäß Fig. 14 anstelle derjenigen nach Fig. 12 verwendet werden. Die Verteilungsschaltung 111A gemäß Fig. 14 besteht aus einer Verteilungsschaltung 141 der ersten Stufe, einer Verteilungsschaltung 142 einer zweiten Stufe und einer Verteilungsschaltung 143 einer dritten Stufe. Die erste Verteilungsschaltung'Hl besitzt den in Fig. 11 dargestellten

Aufbau, während zweite und dritte Verteilungsschaltung 142 bzw. 143 jeweils der Verteilungsschaltung der ersten Stufe ohne Umsetzer IN6 entsprechen. Die Ausgangsspannung VH der Verstärkungsschaltung 111 wird an die Sourceelektroden von drei Transistoren T34 angelegt. Das Adressensignal A. wird den Gateelektroden von MOS-Transistoren T38 in den drei Verteilungsschaltungen aufgeprägt. Das Ausgangssignal VHa der ersten Verteilungsschaltung Hl wird an die Gateelektrode des MOS-Transistors T34 der zweiten Verteilungsschaltung 142 angelegt. Das Ausgangssignal VHb der zweiten Verteilungsschal tuhg 142 wird der Gateelektrode des MOS-Trax-istors T34 der dritten Verteilungsschaltung 143 aufgeprägt. Weiterhin wird das Ausgangssignal VHc der !5 dritten Verteilungsschaltung 143 als Ausgangssignal VH1 der ersten Verteilungsschaltung 111A für die verstärkte Spannung benutzt. ^:

j Wenn gemäß Pig. 14 die eingegebene verstärkte Spannung bzw. verstärkte Eingangsspannung VH ausreichend größer ist als die Einschreibspannung V ,bildet das Ausgangssignal VHa der Verteilungsschaltung 141 der ersten Stufe eine Differenz, wenn der Schwellenwert Vth(T34) des MOS-Transistors T34 von der Spannung V subtrahiert wird. Wenn Vth(T34)< 0, läßt sich VHa ausdrücken zu VHa = V + |Vth(T34)l. Das Ausgangssignal VHb der Verteilungsschaltung 142 der.zweiten Stufe läßt sich ausdrücken als VHb = VHa + | VtIi(T34) I. » weil das Gate-Potential des MOS-Transistors T34 gleich VHa ist. Auf ähnliche Weise bestimmt sich das Ausgangssignal bzw. die Ausgangsspannung VHC = VH1 der Verteilungsschaltung der dritten Stufe durch VHC = VHb + |Vth(T34)l.

Bei der Ausführungsform gemäß Fig. 10 wird das Ausgangssignal der Verteilungsschaltung 111A oder 111B

auf der Grundlage des Adressensignals A. oder IT gesperrt. Dies bedeutet» daß die dem ersten Dekodiererabschnitt 2OA oder dem zweiten Dekodiererabschnitt 2OB zugeordnete Einschreibschaltung 109 elektrisch von der restlichen Schaltung getrennt wird. Auf diese Weise kann der Stromverbrauch des Dekodierers verlängert werden.

Bei der Ausführungsform gemäß Pig. 10 ist der Zeilendekodierer in zwei Abschnitte 2OA und 2ΌΒ unterteilt, doch kann auch eine größere Zahl von Dekodiererabschnitten vorgesehen sein. Fig. 15 veranschaulicht einen Pail, in welchem der Dekodierer in vier Abschnitte 2OA - 2OD unterteilt ist. Dabei entsprechen die Dekodiererabschnitte 2OA - 2OD den Adressenbits (A₀, A₁), (X₀", A₁), (A_Q, l~p bzw. (A₀", A^"). Hierbei sind vier durch die Ausgangssignale e.. - e. der Dekodiererabschnitte 2OA - 2OD angesteuerte Verteilungsschaltungen 111A- 111D vorgesehen, die mit der verstärkten Spannung VH von der Verstärkungsschaltung 111 gespeist werden. Die Ausgangssignale von den Ver- " teilungsschaltungen 111A- 111D für die verstärkte Spannung werden der Einschreibschaltung 109 (Pig. 10) für die beiden Zeilenleitungen zugeführt. Gemäß Pig.15 sind vier derartige Verteilungsschaltungen vorgesehen, so daß keine verstärkte Spannung der Einschreibschaltung (109 in Pig. 10)zugeführt wird, die mit mindestens 3/4 der nicht-gewählten Zeilenleitungen unter allen Zeilenleitungen verbunden ist. Auf diese Weise wird der Stromverbrauch des Dekodierers an der Einschreibschaltung in der Einschreibbetriebsart auf etwa 1/4 des Werts bei der bisherigen Speichervorrichtung reduziert.

Die Schaltung gemäß Pig. 10 und 15» die nur dem Zeilendekodierer zugeordnet ist, kann (auch) entsprechend dem

Spaltendekodierer 60 angeordnet sein. Ersichtlicherweise können die Verteilungsschaltungen gemäß Fig. 7 und 8 als Verteilungsschaltungen 111A - 111D benutzt werden. Beispielsweise kann das Steuersignal e^ gemäß Fig. 8 den Steuersignalen e.. - e. gemäß Fig. 15 entsprechen .

Bei der Ausführungsform gemäß Fig. 3 fallen die in den Speicherzellen TM.^ - TIiL_n gespeicherten Daten häufig aus "bzw. ab. Nach der Herstellung der Speicherzellenanordnung ist es wichtig, fehlerhafte Speicherzellen festzustellen, an denen Daten ausfallen können. Üblicherweise nimmt diese Feststellung fehlerhafter Speicherzellen eine lange Zeit in Anspruch. Dieses Problem kann durch geringfügige Abwandlung des Zeilendekodierers 20 und des Spaltendekodierers- 60 gelöst werden; durch diese Abwandlung wird der Nutzwert der erfindungsgemäßen nichtf lüchtigen Halbleiter-Speichervorrichtung weiter verbessert. Eine weitere Ausführungsform der erfindungsgemäßen Speichervorrichtung, die mit einer Prüfeinrichtung zur schnellen Feststellung fehlerhafter oder schadhafter Speicherzellen versehen ist, ist im folgenden anhand der Fig. 16A- 16D, 17A und 17B, 18A und 18B sowie 19A und 19B beschrieben.

Zum besseren Verständnis der Erfindung sei zunächst der Aufbau des MOS-Feldeffekttransistors mit freischwebendem Gate bzw. FAMOS-Transistors anhand der Fig. 16A- 16D erläutert. Dabei stellen Fig. 16A eine Aufsicht auf eine Speicherzelle mit freischwebendem Gate, Fig. 16B einen Schnitt längs der linie 16B- 16B in Fig. 16A und Fig. 16C einen Schnitt längs der Linie 16C - 16C in Fig. 16A dar.

Gemäß den Fig. 16A - 16C sind in einem Halbleitersub-

strat 149 eine Sourcezone 150 und eine Drainzone 151 des n-Leitungstyps ausgebildet. Zwischen Source- und Drainzone befindet sich eine Kanalζone 152. Weiterhin sind eine erste Isolierschicht 153» eine erste polykristalline Siliciumschicht 154» eine zweite Iso-■ lierschicht 155 und eine zweite polykristalline Siliciumschicht 156 aufeinanderfolgend über Teilen der Kanalzone 152» der Sourcezone 150 und der Drainzone 152 ausgebildet. Auf der Oberfläche des Substrats 149» mit Ausnahme des Source-» Drain- und Kanalzone 150, 151 bzw. 152 aufweisenden Oberflächenbereichs, ist weiterhin eine Feldisolierschicht 157 vorgesehen. Die erste polykristalline Siliciumschicht 154 dient als freischwebendes Gate» und die zweite polykristalline Siliciumschicht 156 bildet ein Steuer-Gate. .Für die Elektroneninjektion in das freischwebende Gate zum Einschreiben von Daten in die Speicherzelle wird die Sourcezone I50 auf ein praktisch dem Massepotential entsprechendes Potential eingestellt, während an das Steuer-Gate 156 und die Drainzone 151 eine hohe Spannung angelegt wird. Durch eine in der Nähe der Drainzone I5I auftretende Stoßionisierung werden sodann Elektronenlochpaare erzeugt, wobei nur die Elektronen dieser Lochpaare» wie vorher beschrieben, in das freischwebende Gate 154 injiziert werden. Die Kapazitäten an den jeweiligen Abschnitten des MOS-Transistors mit freischwebendem Gate bzw. FAMOS-Transistors sind in Fig. 16D in Form eines Äquivalent-. Schaltbilds dargestellt, das später noch näher erläutert werden soll.

Die Fig. 17A und 17B veranschaulichen den inneren Aufbau des Zeilendekodierers 20 bzw. des Spaltendekodierers 60 gemäß Fig. 1. Ersichtlicherweise können die beiden Dekodierer 20 und 60 mit dem dargestellten Aufbau bei

der Ausfülirungsfοrm gemäß Pig. 3 verwendet werden. Wenn dem Zeilendekodierer 20 Adressensignale A , T~ - A., A. eingegeben werden, wird das Durchschalten der Dekodierer-Transistoren AT₁₁ - AT . durch diese Adressensignale gesteuert. Nach Maßgabe des Durchschaltzustands der Dekodierer-Transistoren AT.... ~ ^mi ^w-^^r<^· ^aus ^^en Zeilenleitungen R. - R eine Zeilenleitung gewählt. Genauer gesagt: bei einer Zeilenleitung, bei der die Transistoren in Zeilenrichtung angeordnet sind, befinden sich alle Transistoren im Sperrzustand. Wenn der Spaltendekodierer 60 Adressen signale B , ST^--B., B. empfängt, wird eine Spaltenwählleitung gewählt, in bezug auf welche die Spaltendekodierer-Transistoren der mit den Spaltenwählleitungen C₁ - C verbundenen Transistoren BT₁₁ - BT- sämtlich sperren. Die Spaltenleitungen D₁ - D werden durch . Steuerung des Durchschaltzustands der den Spaltenwählleitungen C. -C entsprechenden Spaltendekodierer-Transistoren TD₁ - TD gewählt. Wenn eine Zeilenleitung und eine Spaltenleitung gewählt sind, ist eine Speicherseile gewählt. Das aus der gewählten Speicherzelle ausgelesene Signal wird dem Ausgangskreis 50 zugeführt. Wenn beispielsweise in der Einschreibbetriebsart die Zeilenleitung R₁ und die Spaltenleitung D₁ gewählt sind, wird die Einschreibspannung V (25 V) über den Transistor WR₁ an die Zeilenleitung R^ angelegt, während die Einschreibspannung V (auch) über den Transistor WC₁ an die Spaltenwählleitung C₁ angelegt wird. Infolgedessen liegt eine hohe Spannung von V - Vth(T1) (etwa 20 V) an der Spaltenleitung D₁ an, so daß eine Dateneinheit in die Speicherzelle TM₁₁ eingeschrieben wird. Der Ausdruck Vth(Ti) steht dabei für die Schwellenwertspannung des MOS-Transistors T1. Die Ausgangsleitung bei dieser Anordnung ist anhand von Pig. 1 erläutert worden. Zur Erläuterung der auf die Speicherzellen ausgeübten elektrischen Belastung ist auf den inneren Aufbau des Dekodierers verwiesen worden.

Palls eine Speicherzelle gewählt ist, während die anderen Speicherzellen nicht gewählt sind, befinden sich letztere in einem der folgenden Zustände:

(1) Die Spaltenleitung D₁ ist gewählt, während die Zeilenleitung R.. nicht gewählt ist.

(2) Die Zeilenleitung R₁ ist gewählt, während die Spaltenleitung D.. nicht gewählt ist.

·· '

(3) Sowohl die Zeilenleitung D₁ als auch die Spaltenleitung R₁ befinden sich im nicht-gewählten Zustand.

Im ersten der angegebenen Zustände liegt das Steuer-Gate der entsprechenden Speicherzelle an 0 V,· während der Drainelektrode die hohe Spannung (20 V) aufgeprägt ist. Im zweiten Zustand liegt die Drainelektrode der betreffenden Speicherzelle an 0 V, während am Steuer-Gate 2.5 Y anliegen. In diesen beiden ersten Zuständen werden dal.er die in der Speicherzelle enthaltenen Daten, d.h. die Elektronen im freischwebenden Gate ungünstig beeinflußt. Wenn der FAMOS-Transistor als Speicherzelle benutzt wird, wird ein elektrisches Feld zwischen dem freischwebenden Gate und der Kanalzone stärker intensiviert als das zwischen Steuer-Gate und freischwebendem Gate, wodurch die Wirksamkeit der Dateneinschreibung verbessert und der Wirkleitwert gm der Speicherzelle in der Lesebetriebsart erhöht wird.

Im folgenden ist die Potentialänderung des freischwebenden Gates 154 der FAMOS-Speicherzelle gemäß Pig. 16A - 1.6C anhand von Pig. 16D erläutert. Bei der Anordnung gemäß Pig. 16A- 16D ist eine Koppelkapazität zwischen Steuer-Gate 156 und freischwebendem Gate 154 als C₁.

ausgedrückt; die Koppelkapazitäten zwischen freischwebendem Gate 154 und

1. Kanalzone 152,

2. Sourcezone 150»

3. Drainzone 151 und
4. Substrat 149

sind dabei mit C₂» C,, C. bzw. C₁- bezeichnet; die Spannungen von Steuer-Gate 156» freischwebendem Gate 154 und Drainzone 151 sind mit V„_&f \r bzw. V^ angegeben; das Potential der Sourcezone 150 entspricht Vo, und das Potential von Substrat 149 und Kanalzone 152 beträgt jeweils O V₀ Die Anordnung läßt sich sodann durch das Äquivalentschaltbild gemäß Fig. 16D darstellen. Wenn hierbei angenommen wird, daß in das freischwebende Gate 154 die Ladung Q.. injiziert wird, gilt folgende Beziehung:

C₁(V₀₀ - V_FG)i + (C₂ + C₃₊ C₅)(-V_FG)

¹ + C₄(V₀ - V_FG) + Q₁ = O

Das Potential V™ des freischwebenden Gates 154 läßt sich daher durch folgende Beziehung bzw. Gleichung ausdrücken:

V = ± (C₁ V_rr + C₄V_n + Qi )

^tb C₁ + C₂ + C₃ + C₄ + C₅ ^{l CG 4 D x}

Wenn durch A^vi?r ausgetauscht' '

C₊C₊C₊G₊ C

oder ersetzt wird, ergibt sich

C₁ + C₂ + C₃ + C₄ + C₅
35

(4)

15 ²⁰

Der mathematische Ausdruck von Gleichung (4) ist im folgenden näher erläutert. Beim IVAMOS-Iransistor gemäß Pig. 16A- 16C "besitzt die allgemein verwendete Speicherzelle folgende Abmessungen: W₁ = Wp = W, = 4 um, L = 4 (-im» x.j = 1 μΐη. Weiterhin "betragen die Dicke t der ersten Isolierschicht 153 0,08 um, die Dicke t ρ ^er zweiten Isolierschicht 155 0,12 pm"und die Dicke t j, der Feldisolierschicht 157 0,7 μια. Die Dielektrizitätskonstante der Isolierschicht entspricht ε . Die Kapazitäten C. - Cc "bestimmen sich dann nach folgenden Gleichungen:

Cl =	εοχ^1 + W2 +	W3) L
C2 =	tox2
C3 =	εοχ ' W2<L ~" '	2xj)
r λ -	fcoxl
ε,-,ν * Wo · xj
toxl
εοχ ' W2 * χ3

^fcoxl

^fcOXF
30

Durch Einsetzen der obigen fünf Gleichungen in Gleichung (3) ergibt sich folgende Gleichung (5):

v_pG = O,6195V_CG + 0,0774V₁, + ßV^a .· · · · (5)

5/te.

Ein elektrisches PeId E₁ zwischen dem freischwebenden Gate 154 und der Drainzone 151 sowie ein elektrisches Feld Έ>2 zwischen Steuer-Gate 156 und freischwebendem Gate 154 bestimmen sich wie folgt:

Ie₂ I «

^:oxl

^VCG " ^VFG

l2l I

^tox2

Wenn in die gewählte Speicherzelle unter Dateninjektion in diese Daten eingeschrieben werden und ^V-pn ^^e Gfröße -6 V besitzt ι kann angenommen werden, daß in einigen nicht gewählten Speicherzellen die folgenden Zustände A und B gegeben sind: Zustand A - die Zeilenleitung besitzt den Pegel "0", während die Spaltenleitung den Zustand "1" besitzt (entsprechend dem oben genannten ersten Zustand); Zustand B - die Zeilenleitung besitzt den Pegel "1" und die Spaltenleitung besitzt den Pegel "0" (entsprechend dem obigen zweiten Zustand).

Pur Zustand A: W-nn V_QG = 0 V, V₃ = 20 V und £V_pG = -6 V betragen» beträgt die nach Gleichung (5) erzielte Spannung V™ am frei schweb enden Gate -4 »45 V. Die elektrischen Pelder JE..| und JE₂J entsprechen dann:

IE₁I = = 3,06 χ 106 (v/cm) 800 χ 10~⁸

II ⁴^= 3,71 χ 105 (v/cm)

_qn I₂I

1200 χ 10~⁸

Pur Zustand B: Wenn V_c& = 25 V, V₁, = 0 Y und ^V_p(J = -6 V betragen, beträgt die nach Gleichung (5) erzielte oder erhaltene Spannung V₅₁^ -9,49 V. Infolgedessen ergibt sich:

800 χ 10~⁸

₁₀6

Ie₂I = ²⁵ ~ ^9f49— = 1,29 χ 10⁶ (V/cm)

1200 χ 10"⁸

Wie aus den obigen Gleichungen hervorgeht, wird im Zustand A die maximale Spannung IEgI an das freischwebende Gate der Speicherzelle angelegt, so daß diese bezüglich der Beibehaltung der Dateneinheit den ungünstigsten oder schwierigsten Bedingungen unterworfen ist (Elektronen im freischwebenden Gate). Falls bei dieser Speicherzelle die Gate-Oxidschicht eine mangelhafte Qualität besitzt, bewirkt tatsächlich das hohe elektrische PeId, daß diese Speicherzelle möglicherweise die Dateneinheit nicht halten kann.

Die folgenden Erläuterungen beziehen sich auf die Berechnung eines Zeitpunkts, zu dem die Speicherzelle im Zustand A der elektrischen Belastung unterworfen ist, sowie eines PrüfZeitpunkts zur Feststellung einer fehlerhaften Speicherzelle, die durch die elektrische Belastung beschädigt werden kann. Diese Berechnung erfolgt unter der Voraussetzung, daß Daten in die einer Spaltenleitung D.. zugeordneten Speicherzellen eingeschrieben werden. Für das Einschreiben von Daten in alle der Spaltenleitung D₁ zugeordneten Speicherzellen werden beispielsweise zunächst Daten in die Speicherzelle TM₁₁ eingeschrieben, worauf die Dateneinschreibung auf ähnliche Weise in die folgenden Speicherzellen TMp-j» TM,.., ... TIyL₁ erfolgt. Durch diesen Einschreibvorgang ist die Speicherzelle TM₁₁ (m-i)-mal der elektrischen Belastung im Zustand A unterworfen. Auf ähnliche Weise sind die

Speicherzellen TM₂₂» ···» TM(m-1) der elektrischen Belastung (m-2)-mal, ..., einmal unterworfen. Die Speicherzelle TM ₁ erfährt dabei jedoch keine elektrische Belastung. Die Gesamtzeit für die Einwirkung oder Ausübung der elektrischen Belastung auf die Speicherzelle TM₁₁ mit der Häufigkeit von (m-1) entspricht t (m-1), mit t = die für den einmaligen Dateneinsehreibvorgang benötigte Zeit.

Zur Prüfung der Datenhalteeigenschaft jeder Speicherzelle muß genau dieselbe elektrische Belastung auf jede Speicherzelle ausgeübt werden. Dies bedeutet, daß die Belastung auf die Speicherzellen TM₂₁* TM₅₁, ..., TM_,. einmal, zweimal, ... (m-1)-mal ausgeübt werden muß. Zur Prüfung der an eine Spaltenleitung D₁ angeschlossenen Speicherzellen TM₁₁ - TM^₁ unter denselben Bedingungen, d.h. zur Teststellung einer bezüglich der Datenhalteeigenschaft fehlerhaften Speicherzelle durch Prüfung der Speicherzellen im Zustand A, muß die Speicherzelle TM ₁, auf welche keine elektrische Belastung einwirkt, zur Prüfung oder Untersuchung der elektrischen Belastung (m-1)mal unterworfen werden. Zur Prüfung aller Speicherzellen bezüglich der Gesamtzahl von η Spaltenleitungen unter denselben Bedingungen■muß die Einschreibprüfung mit einer Häufigkeit von η χ (m-1) durchgeführt werden. Da im Zusammenhang mit' einem Ausgangsbit eines EPROM von 64 K Bits (8 K Worte χ 8 Bits) m = 256 und η = 32 gelten, beträgt dann, wenn die Zeit für einen einmaligen Einschreivorgang t entspricht, die Gesamtzeit für die Einschreibprüfung aller Speicherzellen

32 χ (256-1) χ 0,05 = 408 s. Die Prüfung dauert somit 6 min und 48 s, was in der

Praxis eine unzumutbar große Größe bedeutet.

Erfindungsgemäß konnte nun die genannte Prüfzeit durch geringfügige Abwandlung des Zeilerdekodierers 20 und des Spaltendekodierers 60 bei der Ausführungsform gemäß Pig. 3 verkürzt werden, wobei jeweils die gleiche elektrische Belastung auf alle Speicherzellen der Speicherzellenanordnung ausgeübt wird. Im folgenden ist eine Ausführungsform eines Dekodierers zur Realisierung dieser Verbesserung anhand der Pig. 18A und 18B beschrieben. Pig. 18A veranschaulicht dabei die innere . Schaltungsanordnung des Zeilendekodierers 20 gemäß Pig. 3. Da die verschiedenen Dekodierereinheiten jeweils denselben Aufbau besitzen, braucht als typisches Bei-

]_5 spiel nur eine derartige Einheit beschrieben zu werden. Die Ausgangsklemme NA.. des Zeilendekodierers ist über den Transistor TR.. an die Zeilenleitung R₁ angeschlossen. Zwischen die Ausgangsklemme NA₁ und die Klemme V

I- - C

ist ein Transistor T53 geschaltet. Ein Test- oder Prüftransistor TA, ^ ist parallel zu Zeilendekodierer-Transistoren AT₁₁ - AT₁- geschaltet, die zwischen die Klemme NA₁ und die Klemme Vo eingeschaltet, sind. An die Gateelektrode des Transistors TA, .. wird ein Ein sehr eibprüfsignal WT für die Speicherzellen angelegt. Dieses Signal besitzt in einer Prüfbetriebsart zur Peststellung einer fehlerhaften Speicherzelle den hohen Pegel "1", während es in einer normalen Betriebsart der Speichervorrichtung den niedrigen Pegel "0" besitzt. Pig. 18B veranschaulicht, die innere Schaltungsanordnung des Spaltendekodierers gemäß Pig. 3. Da die einzelnen Spaltendekodierereinheiten jeweils denselben Aufbau besitzen, braucht nur eine derartige Einheit als typisches Beispiel beschrieben zu werden. Die Ausgangsklemme NB₁ des Spaltendekodierers 60 ist über den Transistor TC₁ mit der Spaltenwählleitung C₁ verbunden. Zwischen die Ausgangsklemme NB₁ und die Klemme V_c

'CQ.

ist ein Transistor T53 eingeschaltet. Ein Einschreibprüftransistor TA₁₁ ist zwischen die Klemme V_g und die Enden der Source-Drainstrecken von Transistoren BT₁₁ BT₁ . für den Spaltendekodierer eingeschaltet, wobei die anderen Enden dieser Strecken an die Ausgangski emme KB₁ angeschlossen sind. Der Gate-Elektrode des Transistors TA₁₁ wird ein Einschreibprüfsignal WT aufgeprägt, das in der Prüfbetriebsart der Speichervorrichtung den logischen Pegel "O" und in der iformalbetriebsart den Pegel "1" besitzt.

Bei den Dekodierern mit dem Aufbau gemäß den Pig. 18A und 18B besitzen in der normalen Lese- und Einschreibbetriebsart das Signal WT den Pegel ¹¹O" und das Signal WT den Pegel "1". Die Ausgänge bzw. Ausgangssignale von Zeilen- und Spaltendekodierern werden daher jeweils durch die Adressensignale bestimmt. In der Einschreibprüfbetriebsart besitzen das Signal WT den Pegel "1" und das Signal WT den Pegel "0". Die Dekodierer-Ausgangssignale sind daher von den Adressensignalen unabhängig, wobei alle Ausgangssignale des Zeilendekodierers 20 den Pegel "0" besitzen, was bedeutet, daß sich alle Zeilenleitungen im nicht-gewählten Zustand befinden. Andererseits besitzen alle Ausgangssignale des Spaltendekodierers 60 den Pegel "1", d.h. alle Spaltenwählleitungen bzw. alle Spaltenleitungen befinden sich im gewählten Zustand. Wenn bei dem in Fig.18A und 16B dargestellten Aufbau des Zeilendekodierers bzw. Spaltendekodierers 60 in der Einschreibbetriebsart die Spannung V 25 V beträgt und die Eingangsdateneinheit, d.h. der Knotenpunkt N2 den Pegel "1" besitzt, sind alle Spaltenleitungen D₁ - D_n gewählt und auf etwa 20 V aufgeladen. Infolgedessen können die allen Spaltenleitungen zugeordneten Speicherzellen gleichzeitig geprüft werden, wobei die Test- bzw. Prüfzeit unter den-

selben Bedingungen wie "beim bisherigen Prüfvorgang (m-1) χ t beträgt. Die Prüfzeit eines EPROM von beispielsweise 64 K-Bits entspricht dann, wenn t = 50 ms beträgt,

(256-1) χ 0,05 = 12,75 s.

Die bisherige Prüfzeit von 6 min und 48 s wird somit ganz'erheblich auf nur 12,75 s verkürzt.

Die Schaltungen gemäß Pig. 18A und 183 können durch die Schaltungen nach Pig. 19A bzw. 19B ersetzt werden. Die Schaltung gemäß Fig. 19A ist eine verbesserte, bisherige Zeilenadressen-Pufferschaltung, während die Schaltung nach Pig. 19B eine verbesserte, bisherige Spaltenadressen-Pufferschaltung darstellt. Bei der Schaltung nach Pig. 19A sind insbesondere Transistoren T ^.j - T. _, deren Durchschaltzustand durch das an die Gateelektroden angelegte Prüfsignal WT gesteuert wird zusätzlich mit der bisherigen Zeilenadressen-Pufferschaltung verbunden. Bei der Schaltung nach Pig. 19B sind Transistoren T.,. - T.„, deren Durchschaltzustand durch das an die Gateelektroden angelegte Prüfsignal WT gesteuert wird, zusätzlich mit der bisherigen Spaltenadressen-Pufferschaltung verbunden.

Pur die Einschreibprüfung der Speicherzellen können die Zeilenadressen-Pufferschaltung gemäß Pig. 19A auf den Zeilendekodierer 20 bei der Speichervorrichtung nach Pig. 1 und die Spaltenadressen-Pufferschaltung nach Pig. 19B auf den Spaltendekodierer 60 angewandt werden. Wenn in einer Einschreibprüfbetriebsart das Prüfsignal WT den Pegel "1" und das Signal W den Pegel "0" besitzen, besitzen alle Zeilenadressensignale A_i - AT den Pegel "0" und alle Spaltenadressensignale B. und B. den Pegel "1". Infolgedessen befinden sich

320748b -

die Ausgangssignale des Zeilendekodierers 20 sämtlich auf dem Pegel "O" und die Ausgangssignale des Spaltendekodierers sämtlich auf dem Pegel "1". Die Wirkung ist somit dieselbe wie bei Verwendung der Schaltungen nach Pig.· 18A und 18B. Die Dekodierer gemäß den Pig. 18A, 18B, 19A und 19B sind für die Ausführungsform gemäß Pig. 3 oder 10 verwendbar.

Claims (22)

1. PATENTANSPRÜCHE

   Nichtflüchtige bzw. leistungslose Halbleiter-Speichervorrichtung mit einer Speicherzellenanordnung, die in einer Matrix angeordnete nichtflüchtige Halbleiter-Speicherzellen zur Speicherung von Daten(ein-■ hexten) nach Maßgabe

   von in eine Gate-Isolierschicht injizierten Ladungen aufweist, gekennzeichnet durch eine Verstärkungseinheit (110; Fig. 3) zur Verstärkung oder Anhebung einer Spannung (V ) einer gegebenen Stromquelle zwecks Anlegung einer gegebenen Spannung an die Speichervorrichtung, und durch eine Anlegungseinheit (105 - 107; 11TA - 111D) zur selektiven Anlegung der verstärkten Spannung an mindestens einen Teil der Speichervorrichtung nach Maßgabe eines Steuersignals.
2. 2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle ein MOS-Transistor mit freischwebendem Gate bzw. ein FAMOS-Transistor ist, der ein mit Zeilenleitungen (R₁ - R ) der Speicherzellenanordnung verbundenes Steuer-Gate, eine mit

   Spaltenleitungen (D₁ - D ) der Speicherzellenanord-OQ . im

   nung verbundene Drainelektrode und eine an eine Bezugsspannungsquelle (V_c) angeschlossene Sourceelektrode aufweist.
3. 3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Anlegungseinheit für die verstärkte

   Spannung eine Verteilungsschaltung (105) für die verstärkte Spannung ist, die mit jeder Zeilenleitung (R₁ - R ) der Speicherzellenanordnung verbunden ist und auf ein von einer gewählten (selected) Zeilenleitung geliefertes Steuersignal unter selektiver Anlegung einer verstärkten Spannung (VH) von der Verstärkungseinheit (110) an diese gewählte Zeilenleitung anspricht.
4. 4. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Anlegungseinheit für die verstärkte Spannung eine Verteilungsschaltung (106) für die verstärkte Schaltung ist, die mit jeder Spaltenwählleitung' (C₁ - C ) zum Wählen der Spaltenleitungen (D₁ -

   D) der Speicherzellenanordnung verbunden ist und auf ein von einer gewählten Spaltenwählleitung gelieferte Steuersignal unter selektiver Anlegung einer verstärkten Spannung (VH) von der Verstärkungseinheit (110) an die. gewählte Spaltenwählleitung anspricht.
5. 5. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein MOS-Transistor (T1), der zwischen einen gemeinsamen bzw. Sammel-Knotenpunkt (N1) der Spaltenleitungen der Speicherzellenanordnung und eine Klemme oder einen Anschluß zur Anlegung einer Einschreibspannung .(V ) eingeschaltet ist, sowie eine Einschreibdaten-Steuerschaltung (80) vorgesehen sind, welche die Gateelektrode des MOS-Transistors (T1) mit einem Ein-

   ^ou schreibdaten-Steuersignal beschickt und Welche eine Verteilungsschaltung (107) für eine verstärkte Spannung aufweist, um an die Gateelektrode des ansteuernden MOS-Transistors (Ti) eine verstärke Spannung von der Verstärkungseinheit (110) in·Abhängigkeit von

   Eingangsdaten der Einschreibdaten-Steuerschaltung anzulegen.
6. 6. Speichervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Verteilungsschaltung (1O5i; Fig.4) für die verstärkte Spannung einen ersten MOS-Transistor (T5), der zwischen einen Anschluß zur AnIegung der verstärkten Spannung (VH) und die Zeilenleitungen (R, - R ) geschaltet ist, eine Klemme bzw. einen Anschluß zur Lieferung eines schwingenden Impulses (OSC) mit vorbestimmter Amplitude, einen zweiten MOS-Transistor (T10) und einen Kondensator (CP1), die zwischen die Gateelektrode des ersten MOS-Transistors (T5) und den Impulsanlegeanschluß, in dieser Reihenfolge von der Gateelektrode des ersten MOS-Transistors her gesehen, geschaltet sind, einen dritten MOS-Transistor (T11), dessen Source-Drain-Strecke zwischen einen Knotenpunkt (N5) zwischen dem zweiten MOS-Transistor (T1O) und dem Kondensator (CP1) sowie eine Klemme bzw. einen Anschluß zur Anlegung der gegebenen Stromquellenspannung (V ) geschaltet ist, und eine Einrichtung zur Steuerung der Gate-Spannung des ersten MOS-Transistors (T5) durch das Zeilenleitungssignal und ein Lese/Einschreibsteuersignal (R/W) umfaßt.
7. 7. Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Verteilungsschaltung (108i; Fig.5) für die verstärkte Spannung einen umsetzer (IN3) zur Abnahme eines Signals auf der Zeilenleitung, einen ersten MOS-Transistor (T12) des Verarmungstyps, dessen Source-Drain-Strecke an der einen Seite mit dem Anschluß zur Anlegung der verstärkten Spannung (VH) und dessen Gateelektrode mit der Zeilenleitung Verbunden ist, einen zweiten MOS-Transistor (T15), dessen Source-Drain-Strecke an der einen Seite mit einem Anschluß zur Anlegung einer zweiten Spannung (V ) und 3-> an der anderen Seite mit dem ersten MOS-Transistor

   (T12) verbunden ist und dessen Gateelektrode an eine Ausgangsklemme des Umsetzers angeschlossen ist, und eine Widerstandseinrichtung umfaßt, die zwischen einen gemeinsamen bzw. Sammelverbxndungspunkt von erstem und zweitem MOS-Transistor und Zeilenleitung eingeschaltet ist. '■
8. 8. Speichervorrichtung nach Anspruch ■ 1, dadurch .gekennzeichnet, daß die Verstärkungseinheit einheitlich . mit einem die Speichervorrichtung bildenden integrierten Schaltkreis ausgebildet ist.
9. 9. Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Verstärkungseinheit .eine Oszillatoreinheit (120, IN4) zur Erzeugung von Impulsen einer vorbestimmten Amplitude, einen Kondensator (CP2) und einen ersten MOS-Transistor (T22), die in der angegebenen Reihenfolge, von der Oszillatoreinheit her. gesehen, zwischen die Ausgangsklemme der Oszillatoreinheit und die Ausgangsklemme für die verstärkte Spannung (VH) der Verstärkungseinheit eingeschaltet sind, eine Einrichtung zum Herausführen eines Ausgangssignals der Oszillatoreinheit von einem Knotenpunkt zwischen der Ausgangsklemme der Oszillatoreinheit und dem Kondensator sowie einen zweiten Transistor (T2O) umfaßt, dessen Source-Drain-Strecke zwischen einen ersten Knotenpunkt (N8) zwischen dem Kondensator (CP2) und der Drainelektrode des ersten MOS-Transistors (T22) sowie eine Klemme bzw. einen Anschluß zur Anlegung einer Spannung (V ) der gegebenen Stromquelle geschaltet ist.
10. 10. Nichtflüchtige bzw. leistungslose Halbleiter-Speichervorrichtung mit einer Speicherzellenanordnung,

    3~> die in einer Matrix angeordnete, nichtflüchtige Halb-

    leiter-Speicherzellen zur Speicherung von Daten(einheiten) nach Maßgabe

    von in eine Gate-Isolierschicht injizierten Ladungen aufweist, insbesondere nach einem der vorangehenden Ansprüche, gekennzeichnet durch eine Verstärkungseinheit (110; Fig.3) für eine Spannung (V ) einer gegebenen Stromquelle zur Anlegung einer gegebenen Spannung an die Speichervorrichtung, und durch mehrere Verteilungseinheiten (111A, 111B oder 111A- 111D) für eine verstärkte Spannung zur selektiven Verteilung und Anlegung der verstärkten Spannung (VH) von der Verstärkungseinheit auf bzw. an mindestens einen peripheren Schaltkreis der Speicherzellenanordnung.
11. 11. Speichervorrichtung nach Anspruch 10, dadurch ge-

    yennzeichnet, daß die Anlegung der verstärkten Spannung (VH) von der Verteilungseinheit an den betreffenden peripheren Schaltkreis durch Adressensignale ' steuerbar ist, die einem mit der Speicherzellenanordnung' verbundenen Zeilendekodierer (20) aufgeprägt werden.
12. 12. Speichervorrichtung nach Anspruch 10, dadurch ge-

    kennzeichnet, daß die Anlegung der verstärkten Spannung (VH) von der Verteilungseinheit durch Adress.ensignalc steuerbar ist, die an einen mit der Speichorzellenanordnung verbundenen Zeilendekodierer (60)

    angelegt werden. ■
13. 13. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der periphere Schaltkreis aus einer mit jeder Zeilenleitung der Speicherzellenanordnungen verbundenen Einschreibschaltung gebildet ist und daß jede Gruppe einer gegebenen Zahl derartiger Ein-

    schreibschaltungen selektiv durch die angehobene oder verstärkte Spannung (VH1 - VH4) von der betreffenden Verteilungseinheit (111A - 11ID) steuerbar ist.
14. 14. Speichervorrichtung nach Anspruch 11, dadurch ge-, kennzeichnet, daß der periphere Schaltkreis aus einer Einschreibschaltung gebildet ist, die an jede Zeilenwählleitung zum Wählen von Zeilenleitungen in der Speicherzellenanordnung angeschlossen ist, und daß jede Gruppe dieser Einschreibschaltungen selektiv durch eine verstärkte Spannung von der betreffenden Verteilungseinheit steuerbar ist.
15. 15. Speichervorrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Verteilungseinheit (Fig. 11) für die verstärkte Spannung einen MOS-Transistor (T34), dessen Source-Drain-Strecke zwischen eine Eingangsklemme für die verstärkte Spannung (VH) und eine Ausgangsklemme für die zu verteilende verstärkte Spannung (VH 1) eingeschaltet ist, und eine Schaltung zur Ansteuerung der Gateelektrode des MOS-Transistors (T34) zwecks Ansteuerung dieses MOS-Transistors (T34) in der Weise umfaßt, daß die zu verteilende verstärkte Spannung erzeugt wird, indem ein Steuersignal an die Gateelektrode des MOS-Transistors (T34) in Abhängigkeit von am Zeilendekodierer (20) oder am Spaltendekodierer (60) anliegenden Adressensignalen angelegt wird.
16. 16. Speichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Verteilungseinheit (Fig. 12) für die verstärkte Spannung eine Verstärkungsschaltung aufweist, die einen gegebenen Schwingungsimpuls (Fig. 13A) abnimmt und eine vorgegebene verstärkte

    Spannung erzeugt, und daß die Gateelektrode des MOS-Transistors (T34) mit einer vorgegebenen verstärkten Spannung von der Verstärkungsschaltung beschickbar ist.
17. 17. Nichtflüchtige bzw. leistungslose Halbleiter-Speichervorrichtung, bestehend aus einer Speicherzellenanordnung mit nichtflüchtigen Halbleiter-Speicherzellen, die jeweils zum Speichern von Daten(einheiten) nach Maßgabe

    von in eine Gate-Isolierschicht injizierten Ladungen dienen und die mittels einer Anzahl von Zeilen-' leitungen sowie einer Anzahl von Spaltenleitungen in einemMatrixschema angeordnet sind, einem Zeilendekodierer zum Wählen der Zeilenleitungen sowie einem Spaltendekodierer zum Wählen der Spaltenleitungen, gekennzeichnet durch eine Test- bzw. Prüfeinheit zur Prüfung der Speicherzellen, welche alle Zeilenleitungen in einen nicht-gewählten Zustand ^und eine Anzahl der Spaltenleitungen in einen gewählten Zustand versetzt, wenn die Speicherzellen einer Prüfung unterworfen werden.
18. 18. Speichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Prüfeinheit einen ersten MOS-Transistor (TA,..), der parallel zu einer Zeilenleitungswähl-MOS-Transistorgruppe des Zeilendekodierers geschaltet ist, einen zweiten MOS-Transistor, der mit einer Spaltenleitungswähl-MOS-Transistorgruppe des Spaltendekodierers in Reihe geschaltet ist, .und eine Einrichtung umfaßt, die in einer Prüfbetriebsart alle ersten MOS-Transistoren durchschalten läßt, um die Zeilenleitungen in einen nicht-gewählten Zustand zu versetzen, und alle zweiten MOS-Transistoren sperren läßt, um alle Spalten-

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    leitungen in einen gewählten Zustand zu versetzen.
19. 19. Speichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die alle Zeilenleitungen in einen nicht-gewählten Zustand versetzende Einrichtung mehrere MOS-Transistoren (T.-, T.„, T.₃) aufweist, die jeweils zwischen die eine Seite der Source-Drain-Strecke eines entsprechenden, vorbestimmten MOS-Transistors zur Bildung eines Adressenpufferkreises des Zeilendekodierers und eine Bezugsspannungsklemme (Vg) geschaltet und jeweils nur im Prüfzustand in den Sperrzustand versetzbar sind, und daß die die Anzahl von Spaltenleitungen in den gewählten Zustand versetzende Einrichtung mehrere MOS-Transistoren (T.., T._, T. ) aufweist, die jeweils zwischen die eine Seite der Source-Drain-Strecke eines entsprechenden, vorbestimmten MOS-Transistors zur Bildung einer Adressenpufferschaltung des Spältendekodierers und eine Bezugsspannungsklemme (V_c) geschaltet und jeweils nur unter Prüfbedingungen durchschaltbar sind.
20. 20. Speichervorrichtung nach Anspruch .17, dadurch gekennzeichnet, daß die Test- bzw. Prüfeinheit eine Anzahl von Adressenpufferschaltungen, die jeweils zwei Adressensignale (A^ A^ bzw. B., B.) entgegengesetzten logischen Pegels erzeugen, und Einrichtungen zur Einstellung der beiden Adressensignale auf gleiche logische Pegel durch Anlegung vorbestimmter Prüfsignale (WT, WT) and die Pufferschaltungen aufweist.
21. 21. Speichervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Adressen-Pufferschaltungen

    üt> ejno Zoi1onadrosaen-Puftorschaltung (Fig. 19Λ) und

    eine Spaltenadressen-Pufferschaltung (Fig. 19B) umfassen, die jeweils zwei Zeilenadressensignale (A., A.) bzw. zwei Spaltenadressensignale (B., B.)

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    mit entgegengesetzten logischen Pegaln erzeugen, und daß die Prüfeinheit Einrichtungen zur Einstellunge:- des Zeilen- oder des Spaltendekodierers in einen unbestimmten oder nicht festen Zustand (unestablished state) durch Einstellung der beiden Zeilenadressensignale auf denselben logischen Pegel mittels der vorbestimmten Prüfsignale (WT, WT) aufweist.
22. 22. Speichervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Adressen-Pufferschaltungen eine Zeilenadressen-Pufferschaltung (Fig. 19A) und eine Spaltenadressen-Pufferschaltung (Fig. 19B) umfassen, die jeweils zwei Zeilenadressensignale (A., A.) bzw. zwei Spaltenadressensignale (B., B.) mit entgegengesetzten logischen Pegeln erzeugen, und daß die Prüfeinheit Einrichtungen zur Einstellunger d_es Zeilen- oder des Spaltendekodierers in einen bestimmten oder festen Zustand (established state) durch • Einstellung der beiden Spaltenadressensignale (B., B.) auf denselben logischen Pegel mittels der vorbestimmten Prüfsignale (WT, WT) aufweist.