DE102005055834A1

DE102005055834A1 - Speicherschaltung, Ansteuerschaltung für einen Speicher und Verfahren zum Einschreiben von Schreibdaten in einen Speicher

Info

Publication number: DE102005055834A1
Application number: DE102005055834A
Authority: DE
Inventors: Udo Ausserlechner; Martin Mueller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-11-23
Filing date: 2005-11-23
Publication date: 2007-05-24
Also published as: US20090073773A1; US7466596B2; US7599226B2; US20070189075A1

Abstract

Eine Speicherschaltung zum Einschreiben von Schreibdaten in einen Speicher umfasst einen ersten nicht-flüchtigen Speichertransistor (110) mit einer floatenden Gate-Elektrode (114) und einem Gate-Anschluss (G) und einen zweiten nicht-flüchtigen Speichertransistor (112) mit einer floatenden Gate-Elektrode (116) und einem Gate-Anschluss. Eine erfindungsgemäße Speicherschaltung umfasst ferner einen ersten Schalter (120), der zwischen einen Drain-Anschluss des ersten Speichertransistors und eine Bitleitung (122) zum Auslesen einer in der Speicherschaltung gespeicherten Information geschaltet ist, sowie einen zweiten Schalter (124), der zwischen einen Drain-Anschluss des zweiten Speichertransistors und die Bitleitung geschaltet ist. Der erste Schalter und der zweite Schalter sind ausgelegt, um bei dem Auslesen wahlweise den Drain-Anschluss des ersten Speichertransistors oder den Drain-Anschluss des zweiten Speichertransistors mit der Bitleitung zu koppeln. Eine Ansteuerschaltung (130) ist ausgelegt, um in einem Schreibbetrieb Schreibdaten (132) in einen der Speichertransistoren einzuschreiben. Die Ansteuerschaltung ist ausgelegt, um, basierend auf den Schreibdaten, gleiche Signale (140) an die Gate-Anschlüsse des ersten Speichertransistors und des zweiten Speichertransistors anzulegen, um ein Programmiersignal an einem Source-Anschluss des zu beschreibenden Speichertransistors anzulegen, das es ermöglicht, einen in dem zu beschreibenden Speichertransistor gespeicherten ...

Description

Die vorliegende Erfindung bezieht sich im Allgemeinen auf eine Speicherschaltung, eine Ansteuerschaltung für einen Speicher und ein Verfahren zum Einschreiben von Schreibdaten in einen Speicher, im Speziellen auf ein EEPROM geringer Integrationsdichte mit verbessertem Platzbedarf (small scale EEPROM with improved space consumption = EEPROM kleinen Maßstabs mit verbessertem Platzverbrauch) sowie auf eine zugehörige Ansteuerschaltung und ein zugehöriges Verfahren zum Einschreiben von Daten.
In vielen Anwendungsbereichen ist es erwünscht, eine integrierte Schaltung (IC) herzustellen, die analoge und digitale Schaltungen sowie zusätzlich ein Speichermedium enthält. Ein Beispiel dafür sind integrierte Sensoren, wo hochgenaue analoge Schaltungen mit ausgefeilten digitalen Signalverarbeitungsschaltungen auf demselben IC verwendet werden bzw. in demselben IC integriert sind. Zudem wird es bevorzugt, dass die genannten integrierten Sensoren ihre Kalibrierdaten in einem Speicher speichern. Dabei soll für den Speicher bei der Herstellung des entsprechenden integrierten Sensors kein zusätzlicher (Extra-) Prozessschritt notwendig werden.
Somit steht die entsprechende Aufgabenstellung, einen Speicher in eine integrierte Schaltung mit analogen und digitalen Schaltungsteilen zu integrieren, ohne dass für die Herstellung des Speichers ein zusätzlicher Prozessschritt bei der Herstellung erforderlich ist, in krassem Gegensatz zu den Anforderungen bei der Herstellung von üblichen hochintegrierten Speicherschaltungen (Speicher-ICs), wobei eigens für eine Realisierung von Speicherstrukturen angepasste Prozesse (dezidierte Prozesse) verwendet werden können.
Für eine Verwendung in einem integrierten Sensor ist ein EEPROM besonders geeignet, da hier eine Änderung bzw. Iteration der Kalibrierung durch mehrmalige Programmierung einfach möglich ist. Für die Kalibrierung eines Sensors wird zumeist nur eine kleine Datenmenge von ca. 50 bis 500 Bits benötigt. Daher unterscheiden sich die im Zusammenhang mit integrierten Sensoren eingesetzten EEPROMs in ihrer Architektur deutlich von (dezidierten) hochintegrierten EEPROMs. Bei der Verwendung eines EEPROMs in Verbindung mit einem integrierten Sensor ist es nämlich besonders wichtig, dass möglichst wenig Chipfläche für das EEPROM verbraucht wird, dass auf die Daten in dem EEPROM schnell zugegriffen werden kann, und dass weiterhin eine extrem hohe Zuverlässigkeit garantiert ist. Es hat sich ferner gezeigt, dass es zur Erzielung einer möglichst geringen Chipfläche für das EEPROM erforderlich ist, dass der Aufwand an Ansteuerschaltungen wie Hochvolt-Schaltern, Multiplexern und Adressdecodern im Vergleich zu hochintegrierten EEPROMs besonders klein gehalten wird.

Die DE 102 14 898 A1 zeigt eine platzsparende Ansteuerschaltung zur Programmierung eines EEPROMs unter Verwendung von geringfügig adaptierten Standard-Niederspannungs-CMOS-Transistoren. Die genannte Schrift zeigt eine EEPROM-Architektur, bei der ein Gate-Steueranschluss jeder Zelle von einem Hochvolt-PMOS-Transistor und einem Hochvolt-NMOS-Transistor angesteuert wird. Ein Drain-Anschluss des EEPROM-NMOS-Transistors, der zur Speicherung einer Information ein floatendes Gate aufweist, ist über einen Hochvolt-PMOS-Transistor mit einer Standard-CMOS-Logik verbunden. Die genannte Patentanmeldung zeigt ferner eine Architektur, bei der zwischen dem Drain des EEPROM-Transistors und der Standard-CMOS-Logik ein Hochvolt-NMOS-Transistor liegt.

Das U.S.-Patent 4,596,938 zeigt eine Serienschaltung von Kanalstrecken von Feldeffekttransistoren mit elektrisch veränderbarer Schwellspannung zwischen Betriebsspannungsklemmen. Dabei ist einer der Transistoren programmiert, um einen leitfähigen Zustand anzunehmen, während der andere der beiden Transistoren programmiert ist, um einen nicht-leitfähigen Zustand anzunehmen. Die Programmierung erfolgt hierbei ansprechend auf eine Programmierspannung, die an die beiden miteinander verbundenen Gate-Anschlüsse der Transistoren angelegt wird. Die beschriebene Schaltung bildet dabei einen programmierbaren Datenspeicher (auch als Latch bezeichnet). Ein Paar derartiger Datenspeicher (Latches) bildet dabei einen programmierbaren komplementären Datenspeicher (Latch). Der programmierbare komplementäre Datenspeicher kann verwendet werden, um selektiv ein Übertragungsgatter mit einem komplementären Paar zu aktivieren, oder um selektiv einen logischen Inverter mit einem komplementären Paar zu aktivieren. Der programmierbare komplementäre Datenspeicher kann ferner verwendet werden, um alternativ ein Übertragungsgatter und einen logischen Inverter zu aktivieren. Die genannte Betriebsweise kann beispielsweise verwendet werden, um einen logischen Eingang selektiv zu invertieren oder nicht zu invertieren.

Die U.S.-Patentanmeldung 2004/0042272 A1 zeigt eine Halbleiterspeichereinrichtung mit Speicherzellen, Source-Leitungen, Drain-Leitungen und Ansteuer-Gate-Leitungen. Die Speicherzellen sind in einer Matrix angeordnet. Benachbarte Speicherzellen in der Spalten-Richtung haben eine von einer Source-Leitung und einer Drain-Leitung gemeinsam. Die Source-Anschlüsse von Speicherzellen von zwei benachbarten Spalten sind an eine gemeinsame Sourceleitung angeschlossen. Die Drain-Anschlüsse von Speicherzellen von zwei benachbarten Spalten sind ferner an eine gemeinsame Drain-Leitung angeschlossen. Die Drain-Anschlüsse von zwei Speicherzellen von zwei Spalten, die an die Sourceleitung angeschlossen sind, sind jeweils an verschiedene Drainleitungen angeschlossen. Die Gate-Anschlüsse von benachbarten Speicherzellen in der Zeilen-Richtung sind an eine gemeinsame Ansteuer-Gate-Leitung angeschlossen.

Die internationale Patentanmeldung WO 02/071408 A1 zeigt ein EEPROM mit einer verringerten Schaltungslast eines Hochspannungsschreibimpulses. Die verringerte Last wird erreicht, indem ein Feld von Bitzellen in zwei oder mehrere schaltbare Segmente mit gemeinsamer Sourceleitung unterteilt wird. Nur Segmente mit gemeinsamer Sourceleitung, die die Bitzellen enthalten, die beschrieben werden sollen, werden angeschlossen. Die anderen Segmente mit gemeinsamer Sourceleitung verbleiben offen (nicht-angeschlossen) und tragen nicht wesentlich zu einer Belastung des Schreibimpulses bei. Das Vorhandensein von mehreren schaltbaren Segmenten verringert die Größe der parasitären Kapazität, die in dem EEPROM während einer Schreiboperation angeschlossen ist. Damit verringert sich die Last der Schreibschaltungen.

Ferner ist eine EEPROM-Architektur bekannt, gemäß der alle Zellen in einer Kette linear angeordnet sind. So zeigt 5 ein Blockschaltbild einer EEPROM-Architektur, die beispielsweise in den Produktien KP115 und TL4997D der Anmelderin realisiert wurden.

Die EEPROM-Architektur der 5 ist in der Gesamtheit mit 500 bezeichnet. Die EEPROM-Architektur 500 umfasst einen ersten Block 510, der als Adressdecoder und Fehlerkorrektur-Einrichtung (FEC) dient. Der erste Block 510 empfängt in das EEPROM zu schreibende Daten in einer parallelen Form als parallele Datensignale 512, und stellt aus dem EEPROM gelesene Daten ebenso als parallele Datensignale 514 bereit. Der erste Block 510 empfängt ferner ein Signal 516 zum Aktivieren der Fehlerkorrektur (fec_en_i). Ferner gibt der erste Block 510 den Zustand der Fehlerkorrektur über ein Signal 518 aus (fec_status_o). Die EEPROM-Architektur 500 weist ferner eine Mehrzahl von beispielsweise 15 EEPROM-Bänken 530 auf, denen verschiedene Adressen (beispielsweise im Bereich zwischen 0 und 14) zugeordnet sind. Eingabe-Ausgabe-Register (I/O-Register) 550 der EEPROM-Bänke 530 sind mit parallel verlaufenden Spalten-Datenleitungen 540 verbunden, so dass mehrere EEPROM-Bänke 530 die gleichen Spaltenleitungen teilen. Die Eingabe-Ausgabe-Register 550 der EEPROM-Bänke 530 sind im Übrigen jeweils mit den eigentlichen EEPROM-Speicherzellen gekoppelt, die hier kurz als EEPROM bezeichnet sind. Die Eingabe-Ausgabe-Register 550 der EEPROM-Bänke 530 sind ferner ausgelegt, um zu schreibende Daten als ein serielles Eingangssignal 560 zu empfangen, und synchron zu einem Taktsignal 562 nach der Art eines Schieberegisters weiterzuleiten. Die EEPROM-Bänke 530 sind dabei derart verschaltet, dass Daten seriell von dem Eingabe-Ausgabe-Register 550 einer ersten Speicherbank zu dem Eingabe-Ausgabe-Register 550 einer darauffolgenden EEPROM-Bank weiter geschoben werden. An der letzten EEPROM-Bank 530, der beispielsweise die Adresse 14 zugeordnet ist, steht ferner ein serielles Ausgangssignal 570 zur Verfügung. Die EEPROM-Struktur 500 ermöglicht somit sowohl eine parallele Eingabe und Ausgabe von Schreib- oder Lesedaten sowie ebenso eine serielle Eingabe oder Ausgabe der Schreib- oder Lesedaten.

In anderen Worten, eine prinzipiell lineare Aneinanderreihung von EEPROM und einem zugeordneten Eingabe-Ausgabe-Register 550 ist in der EEPROM-Architektur 500 in mehrere Zeilen gefaltet. In einer vertikalen Richtung werden hierbei für jede Zelle pro Zeile eine Eingabe-Ausgabe-Leitung 540 durchgezogen, die auch als parallele Spalten-Datenleitung 540 (bitpar_io<15:0>) bezeichnet ist. So werden beispielsweise beim Auslesen der Daten aus der EEPROM-Bank 530 (auch als EEPROM-Zeile bezeichnet) mit der Adresse 1 die Daten der EEPROM-Bank 530 mit der Adresse 1 auf die vertikal verlaufenden parallelen Spalten-Datenleitungen (bitpar_io<15:0>) angelegt, indem über eine Adress-Codierung bzw. Adress-Decodierung die entsprechende EEPROM-Bank (EEPROM-Zeile) alleinig aktiviert wird. Somit wird die lineare Struktur in eine matrix-ähnliche Struktur umgewandelt.

Das Eingangssignal 516 zum Aktivieren der Fehlerkorrektur (auch als fec_en_i bezeichnet) aktiviert eine automatische Fehlererkennung und/oder Fehlerkorrektur, und kann somit als Freigabesignal für eine Vorwärtsfehlercodierung (Forward Error Coding ENable) betrachtet werden. Bei der automatischen Fehlererkennung und/oder Fehlerkorrektur kann aufgrund eines Matrix-Paritäts-Codes (Matrix Parity Code) das Kippen eines Bits in dem Speicher erkannt und korrigiert werden.

6 zeigt eine Architektur einer bekannten EEPROM-Zelle einschließlich ihrer zugeordneten Registerzelle. Die Architektur der 6 ist in ihrer Gesamtheit mit 600 bezeichnet. Im Mittelpunkt der bekannten Architektur 600 steht ein EEPROM-Speichertransistor 610 mit einer floatenden Gate-Elektrode 612. Der EEPROM-Speichertransistor 610 weist ferner einen Gate-Anschluss 614 auf, der mit einer Gate-Ansteuerschaltung 620 verbunden ist. Die Gate-Ansteuerschaltung 620 umfasst einen ersten Hochvolt-PMOS-Transistor 622, der als Stromquelle fungiert. Die Gate-Ansteuerschaltung 620 umfasst ferner einen ersten Hochvolt-NMOS-Transistor 624, dessen Drain-Anschluss mit dem Drain-Anschluss des ersten Hochvolt-PMOS-Transistors 622 sowie mit dem Gate-Anschluss 614 des EEPROM-NMOS-Transistors 610 gekoppelt ist. Ein Source-Anschluss des ersten Hochvolt-NMOS-Transistors 624 ist ferner mit einem niedrigen Potential 626 gekoppelt. Eine Ansteuerschaltung 630 bestehend aus einem Niederspannungs-PMOS-Transistor sowie einem Niederspannungs-NMOS-Transistor ist ausgelegt, um das Gate des ersten Hochvolt-NMOS-Transistors 624 so anzusteuern, dass der erste Hochvolt-NMOS-Transistor 624 in einem Lesebetrieb eingeschaltet ist, und um ferner sicherzustellen, dass der erste Hochvolt-NMOS-Transistor 624 in einem Schreibbetrieb (auch als „Schreib- oder Löschbetrieb" bezeichnet) abhängig von zu schreibenden Daten 634 eingeschaltet oder ausgeschaltet (d.h. in einen leitenden oder nicht-leitenden Zustand versetzt) wird.

Ein Drain-Anschluss des EEPROM-NMOS-Transistors 610 ist ferner über einen zweiten Hochvolt-NMOS-Transistor 640 mit einem Eingang eines Multiplexers bzw. Schalters 642 koppelbar. Ferner ist der EEPROM-NMOS-Transistor 610 über den zweiten Hochvolt-NMOS-Transistor 640 mit einem zweiten (Niederspannungs-) PMOS-Transistor 644 koppelbar, der als Stromquelle wirken kann, um dabei dem EEPROM-NMOS-Transistor 610 einen Strom einzuprägen.

Die Architektur 600 umfasst ferner eine EEPROM-Eingabe-Ausgabe-Registerzelle 650, die ausgelegt ist, um zu schreibende Daten oder gelesene Daten in paralleler oder serieller Form zu empfangen oder bereitzustellen. Die Architektur 600 umfasst ferner Schalter bzw. Logik, um serielle Daten an weitere EEPROM-Zellen weiterleiten zu können. Außerdem umfasst die Architektur 600 ein XOR-Gatter 660, das ausgelegt ist, um eine Berechnung einer Parität zu ermöglichen, und das einen an dem Ausgang der EEPROM-Eingabe-Ausgabe-Registerzelle 650 anliegenden Datenwert zu empfangen und mit einer Paritäts-Information von einer anderen EEPROM-Zelle zu verknüpfen.

Es sei ferner darauf hingewiesen, dass an dem Source-Anschluss des PMOS-Transistors 644 eine Versorgungsspannung für eine CMOS-Logik anliegt, die auch mit VDDD bezeichnet ist. Die Versorgungsspannung VDD kann also beispielsweise auch die EEPROM-Eingabe-Ausgabe-Registerzelle 650 und/oder das XOR-Gatter 660 und/oder dem Multiplexer 642 mit elektrischer Energie versorgen.

Im Folgenden wird der Ablauf bei der Programmierung der EEPROM-Speicherzelle 600 beschrieben. Hierbei sei zunächst darauf hingewiesen, dass auf der Leitung 634, die auch mit bit_n bezeichnet ist, die zu schreibenden Daten als Logikpegel in invertierter Form vorliegen. In anderen Worten, soll eine logische „0" geschrieben werden, so liegt auf der Leitung 634 eine positive Spannung, bevorzugt in der Nähe von VDDD, an, während hingegen beim Schreiben einer logischen „1" an der Leitung 634 eine Spannung von 0 Volt anliegt. Beim Schreiben wird ferner an die Programmierspannungs-Leitung 670 ein Programmierimpuls von beispielsweise 20 Volt für eine Dauer von beispielsweise etwa zehn Millisekunden angelegt (wobei die Programmierspannungs-Leitung 670 auch mit write_pin bezeichnet ist).

Soll eine logische „0" programmiert werden, so liegt ferner auch die Lösch-Leitung 672 (auch als erase_pin bezeichnet), die mit dem Source-Anschluss des EEPROM-Transistors 610 gekoppelt ist, auf dem gleichen Potential wie die Schreibspannungsleitung 670 (write_pin). Ferner liegt auf der Source-Leitung 626 für den ersten Hochvolt-NMOS-Transistor 624 beim Programmieren typischerweise eine Spannung von 0 Volt an. An einem Gate-Anschluss des ersten Hochvolt-PMOS-Transistors 622 liegt ferner typischerweise ein Potential an, das in etwa 1 bis 2 Volt tiefer ist als das Potential an der Schreibspannungsleitung 670, wobei die Schreibspannungsleitung 670 mit einem Source-Anschluss des ersten Hochvolt-PMOS-Transistors 622 gekoppelt ist. Der erste Hochvolt-PMOS-Transistor 622 arbeitet somit als eine Stromquelle, die einen Strom etwa zwischen 0,5 Mikroampere und 5 Mikroampere liefert.

Ein zu programmierendes Bit wird vor dem eigentlichen Programmieren in die EEPROM-Eingabe-Ausgabe-Registerzelle 650 geladen. Die Steuerleitung 674 für die Ansteuerschaltung 630, die auch als „WorE" bezeichnet ist, wird beim Programmieren einer logischen „1" und bei Programmieren einer logischen „0" auf das Versorgungspotential VDDD des CMOS-Schaltungsteils gelegt. Es wird hierbei darauf hingewiesen, dass ein Programmieren einer logischen „1" als ein Schreiben angesehen wird, das auch mit „W" oder „WRITE" bezeichnet wird. Ein Programmieren einer logischen „0" wird im Gegensatz dazu als ein Löschen aufgefasst, das auch mit „E" oder „ERASE" gekennzeichnet ist.

Soll nunmehr eine logische „1" programmiert werden, so wird die logische „1" zunächst in eine Registerzelle der EEPROM-Eingangs-Ausgangs-Register-Zelle 650 geladen. Somit ist die Datenleitung 634 mit den zu schreibenden Daten auf 0 Volt (bit_n = 0 Volt), da auf der Datenleitung 634 ja die zu schreibenden Daten in invertierter Form vorliegen. Damit wird über die Ansteuerschaltung 630 der Gate-Anschluss des ersten Hochvolt-NMOS-Transistors 624 zu 0V bzw. logisch „low" (niedrig), und der erste Hochvolt-NMOS-Transistors 624 sperrt. Der erste Hochvolt-PMOS-Transistor 622 hingegen lädt den Gate-Anschluss 614 des EEPROM-NMOS-Transistors 610 bzw. den zugehörigen Schaltungsknoten auf die Programmierspannung hoch. In anderen Worten, an dem Gate-Anschluss 614 des EEPROM-NMOS-Transistors 610 liegt somit eine Spannung an, die sich nur unwesentlich bzw. minimal von der Programmierspannung an der Schreibspannungsleitung 670 unterscheidet. Es liegt also der Gate-Anschluss 614 des EEPROM-NMOS-Transistors 610, der somit als Steuer-Gate-Anschluss dient, auf etwa 20 Volt, während hingegen an dem Source-Anschluss des EEPROM-NMOS-Transistors 610 über die Löschleitung 672 in dem Schreibmodus (beim Schreiben einer logischen „1") ein Potential von etwa 0 Volt zugeführt wird. Dadurch liegt eine hohe Spannung an einem Gateoxid (GOX) des EEPROM-NMOS-Transistors 610 an, so dass Elektronen von dem Source-Anschluss des EEPROM-NMOS-Transistors 610 durch das Gateoxid auf das floatende Gate 612 des EEPROM-NMOS-Transistors 610 tunneln. Wird daraufhin die Programmierspannung der Schreibspannungsleitung 670 abgeschaltet, so sind die genannten Elektronen auf der floatenden Gate-Elektrode 612 des EEPROM-NMOS-Transistors 610 gefangen. Dadurch ist eine Differenzspannung von beispielsweise 3 Volt auf einem Einkoppelkondensator zwischen dem Gate-Anschluss 614 (CG1) des EEPROM-NMOS-Transistors 610 und der floatenden Gate-Elektrode 612 (FG1) des EEPROM-NMOS-Transistors abgespeichert. Mit anderen Worten, das Potential an der floatenden Gate-Elektrode 612 ist immer um ca. 3 Volt kleiner als das Potential an dem Gate-Anschluss 614.

Beim Auslesen eines Bits aus der Speicherzelle 600 wird an die Löschleitung 672 (erase_pin) etwa eine NMOS-Schwellspannung angelegt. Da beim Auslesen ferner die Steuerleitung 674 (WorE) auf 0 Volt liegt, liegt der Gate-Anschluss des ersten Hochvolt-NMOS-Transistors 624 auf der Versorgungsspannung VDDD des CMOS-Schaltungsteils. Somit leitet der erste Hochvolt-NMOS-Transistor 624. Es liegt somit für alle Speicherzellen der Gate-Anschluss 614 des EEPROM-NMOS-Transistors 610 auf dem Potential einer Schwellenspannung. In anderen Worten, der EEPROM-NMOS-Transistor 610 wird so angesteuert, dass zwischen seinem Gate-Anschluss 614 und seinem Source-Anschluss eine Spannung abfällt, die etwa gleich seiner Ruhe-Schwellenspannung ist, die sich ergibt, wenn auf der floatenden Gate-Elektrode keine Ladung vorhanden ist. Wurde in den EEPROM-NMOS-Transistor 610 eine logische „1" eingespeichert, so liegt, wie vorstehend abgeleitet, die floatende Gate-Elektrode 612 auf einem niedrigeren Potential als der Gate-Anschluss 614. Dadurch sperrt der EEPROM-NMOS-Transistor 610, wenn zwischen dem Gate-Anschluss 614 und seinem Source-Anschluss eine Spannung anliegt, die etwa gleich der Ruhe-Schwellenspannung ohne Ladung auf dem Einkoppelkondensator ist. Beim Auslesen liegt ferner an einer Auswahlleitung 678 (auch mit sel_eeprom bezeichnet) ein hoher logischer Pegel an (kurz: sel_eeprom = High), so dass der zweite Hochvolt-NMOS-Transistor 640, dessen Gate-Anschluss mit der Auswahlleitung 678 gekoppelt ist, leitet. Dem zweiten PMOS-Transistor 644 wird ferner über eine Ansteuerleitung 680 ein Potential zugeführt, dass etwa um eine Schwellenspannung des zweiten PMOS-Transistors 644 unterhalb der Versorgungsspannung VDDD für den CMOS-Schaltungsteil liegt. Mit anderen Worten, das Potential an dem Gate-Anschluss des zweiten PMOS-Transistors 644 weist etwa den Wert VDDD -|Vth,p| auf, wobei Vth,p die Schwellenspannung des zweiten PMOS-Transistors 644 bezeichnet. An dem zweiten PMOS-Transistor 644 liegt also die um die PMOS-Schwellenspannung reduzierte Versorgungsspannung VDDD an. Dadurch wirkt der zweite PMOS-Transistor 644 wie eine Stromquelle, die einen kleinen Strom von etwa 0,5 Mikro ampere bis 5 Mikroampere in einen Schaltungsknoten 684, der auch mit bit1 bezeichnet ist, einprägt. Der Schaltungsknoten 684 ist hierbei im Übrigen über den leitenden zweiten Hochvolt-NMOS-Transistor 640 mit dem Drain-Anschluss des EEPROM-NMOS-Transistors 610 gekoppelt. Da allerdings in dem genannten Fall der EEPROM-NMOS-Transistor 610 sperrt, lädt der von dem zweiten PMOS-Transistor 644 gelieferte Strom den Schaltungsknoten 684 etwa auf das Versorgungspotential VDDD des CMOS-Schaltungsteils auf. Der Schaltungsknoten 684 repräsentiert somit einen hohen logischen Pegel, der auch als logische „1" oder als „HIGH-Pegel" bezeichnet bzw. interpretiert wird. Der Schalter bzw. Multiplexer 642, der mit einem Eingang der EEPROM-Eingabe-Ausgabe-Registerzelle 650 verbunden ist, wird daraufhin in eine Position geschaltet, die mit sel_eeprom_i bezeichnet ist. Somit ist der Schaltungsknoten 684 auf den Eingang 690 der EEPROM-Eingabe-Ausgabe-Registerzelle 650 geschaltet. Es wird ferner ein Impuls auf einer Taktleitung 692, die auch mit clk_i bezeichnet ist, erzeugt, der den logischen Zustand an dem Eingang 690 in ein Register der EEPROM-Eingabe-Ausgabe-Registerzelle 650 übernimmt bzw. latcht.

Wird die betreffende Speicherzelle 600 adressiert, so wird ein Schalter 694, der auch mit EnableParOut_i bezeichnet ist, geschlossen, wodurch ein Ausgang 696 der EEPROM-Eingabe-Ausgabe-Registerzelle 650 auf eine Spalten-Datenleitung 698 gelegt wird, die auch mit bitpar_io bezeichnet ist (vgl. 5: bitpar_io<15:0>)).

Die Spalten-Datenleitung 698 erstreckt sich vertikal, also spaltenweise, über alle EEPROM-Zeilen und leitet das ausgelesene Bit an den Ausgang des EEPROMs, wo es für einen Digitalteil einer integrierten Schaltung, die das beschriebene EEPROM umfasst, zur Verfügung steht.

Im Folgenden wird noch die Programmierung einer logischen „0" in die gezeigte Speicherzelle 600 beschrieben. Beim Program mieren einer logischen „0" ist der Ausgang 696 (bit_ser o) auf einem niedrigen logischen Pegel (bit_ser_o = 0) Somit ist die Datenleitung 634 auf einem Potential, das etwa gleich dem Versorgungspotential VDDD des CMOS-Schaltungsteils ist. In anderen Worten, bit_n = VDDD. Dadurch wird der Gate-Anschluss des ersten Hochvolt-NMOS-Transistors 624 auf ein Potential (VDDD – Vth,n) geladen, das um etwa eine Schwellenspannung Vth,n eines NMOS-Transistors unterhalb der Versorgungsspannung VDDD des CMOS-Schaltungsteils liegt. Somit leitet der erste Hochvolt-NMOS-Transistor 624, wodurch an dem Gate-Anschluss 614 des EEPROM-NMOS-Transistors 610 ein niedriges Potential von etwa 0 Volt anliegt. In anderen Worten, CG1 = 0 Volt. Gleichzeitig wird bei dem Schreiben einer logischen „0" die Löschleitung 672 auf eine hohe Spannung von beispielsweise etwa 20 Volt gezogen (erate_pin = 20 Volt). Somit fällt die volle Programmierspannung mit dem umgekehrten Vorzeichen im Vergleich zu der Programmierung einer logischen „1" an den EEPROM-NMOS-Transistor 610 (auch kurz als „Zelle" bezeichnet) ab. Daher werden Elektronen von der floatenden Gate-Elektrode 612 abgesaugt. Es entsteht somit eine Differenzspannung zwischen dem Gate-Anschluss 614 des EEPROM-NMOS-Transistors 610 und der zugehörigen floatenden Gate-Elektrode 612, deren Vorzeichen umgekehrt wie bei der Programmierung einer logischen „1" ist. Damit ist die floatende Gate-Elektrode 612 in diesem Fall immer um beispielsweise etwa 3 Volt positiver als der Gate-Anschluss 614.

Beim Auslesen der EEPROM-Zelle 600, das wie oben beschrieben erfolgt, leitet daher der EEPROM-NMOS-Transistor 610. Somit wird der Schaltungsknoten 684 auf ein niedriges Potential gezogen (bit = 0 Volt). Damit wird ein niedriger logischer Pegel, auch als logisch „0" oder „low-Pegel" bezeichnet, in das Register der EEPROM-Eingabe-Ausgabe-Registerzelle 650 übernommen bzw. gelatcht.

Die Bits von mehreren oder allen Speicherzellen 600 eines EEPROMs können ferner beispielsweise spaltenweise XOR verknüpft werden, um damit eine Matrix-Paritäts-Überprüfung (Matrix Parity Check) ausführen zu können. Diese Aufgabe kann durch das gezeigte XOR-Gatter 660 durchgeführt werden.

In der EEPROM-Zelle 600, die ein Bit speichern kann, und die damit auch als Bit-Zelle bezeichnet wird, sind die Teile mit größtem Chipflächenverbrauch die drei Hochvolt-MOS-Transistoren 622, 624, 640, der EEPROM-NMOS-Transistor 610 samt Einkoppelkondensator sowie die EEPROM-Eingabe-Ausgabe-Registerzelle 650 samt zusätzlichen Standard-CMOS-Gattern. Ferner müssen bei der gezeigten Architektur 600 der EEPROM-Bitzelle für jede weitere Zelle alle gezeigten Einrichtungen wiederholt werden. Damit ergibt sich beim Vorhandensein einer Mehrzahl von EEPROM-Bit-Zellen 600 ein sehr hoher Flächenbedarf.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Speicherschaltung mit einem verringerten Flächenbedarf sowie eine Ansteuerschaltung und ein Verfahren zum Einschreiben von Schreibdaten in einen Speicher.

Diese Aufgabe wird durch eine Speicherschaltung gemäß Anspruch 1, eine Ansteuerschaltung zum Ansteuern eines Speichers gemäß Anspruch 17 sowie durch ein Verfahren zum Einschreiben von Schreibdaten in einen Speicher gemäß Anspruch 18 gelöst.

Die vorliegende Erfindung schafft eine Speicherschaltung mit einem ersten nicht-flüchtigen Speichertransistor mit einer zugehörigen floatenden Gate-Elektrode und einem Gate-Anschluss sowie einem zweiten nicht-flüchtigen Speichertransistor mit einer zugehörigen floatenden Gate-Elektrode und einem Gate-Anschluss. Eine erfindungsgemäße Speicherschaltung umfasst ferner einen ersten Schalter, der zwischen einen Drain-Anschluss des ersten Speichertransistors und eine Bitleitung zum Auslesen einer in der Speicherschaltung gespeicherten Information geschaltet ist, sowie einen zweiten Schalter, der zwischen einen Drain-Anschluss des zweiten Speichertransistors und die Bitleitung geschaltet ist. Die erfindungsgemäße Speicherschaltung umfasst ferner eine Ansteuerschaltung, die ausgelegt ist, um in einem Schreibbetrieb Schreibdaten in einen der Speichertransistoren einzuschreiben. Die Ansteuerschaltung ist dabei ausgelegt, um basierend auf den Schreibdaten gleiche Signale an die Gate-Anschlüsse des ersten Speichertransistors und des zweiten Speichertransistors anzulegen, um ein Programmiersignal an einen Source-Anschluss des zu beschreibenden Speichertransistors anzulegen, das es ermöglicht, einen in dem zu beschreibenden Speichertransistor gespeicherten Zustand zu verändern, und um einen Source-Anschluss eines nicht zu beschreibenden Speichertransistors derart anzusteuern, dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand nicht verändert wird.

Es ist der Kerngedanke der vorliegenden Erfindung, dass es besonders vorteilhaft ist, mehrere Speichertransistoren zur nichtflüchtigen Speicherung von Informationen bei dem Einschreiben einer Information an den Gate-Anschlüssen mit gleichen Signalen anzusteuern, und ferner in einem Schreibbetrieb durch eine geeignete Ansteuerung der Source-Anschlüsse festzulegen, der Zustand von welchem der beiden Transistoren verändert wird, während hingegen bei einem Auslesen der auszulesende Transistor dadurch ausgewählt wird, dass ein Drain-Anschluss des auszulesenden Speichertransistors über einen Schalter mit der Bitleitung gekoppelt wird.

Es hat sich gezeigt, dass im Rahmen einer EEPROM-Struktur der Schaltungsaufwand drastisch verringert werden kann, wenn die gleiche Gate-Ansteuerschaltung zwei oder mehr Speichertransistoren gleichzeitig ansteuert. Um in diesem Fall sicherzustellen, dass Speichertransistoren mit der gleichen Gate-Ansteuerung unabhängig voneinander programmiert werden können, werden die Source-Anschlüsse der Speichertransistoren getrennt angesteuert, da in den Speichertransistoren gespei cherte Zustände jeweils durch die zwischen dem Gate-Anschluss und dem Source-Anschluss anliegende Spannung festgelegt bzw. verändert werden können.

Ferner sind zum Auslesen der Speichertransistoren zwei Schalter vorzusehen, von denen der erste zwischen den Drain-Anschluss des ersten Speichertransistors und die Bitleitung geschaltet ist, und von denen der zweite zwischen den Drain-Anschluss des zweiten Speichertransistors und die Bitleitung geschaltet ist. Erfindungsgemäß erfolgt eine Auswahl eines auszulesenden Speichertransistors durch einen Schalter zwischen dem Drain-Anschluss des auszulesenden Transistors und der Bitleitung, während eine Auswahl eines zu beschreibenden Speichertransistors durch eine geeignete Ansteuerung des zugehörigen Source-Anschlusses erfolgt.

Somit vereint die erfindungsgemäße Speicherschaltung zwei unterschiedliche Auswahlmechanismen für den auszulesenden oder zu beschreibenden Speichertransistor. Hierbei wird erreicht, dass die Bitleitung die mit Drain-Anschlüssen mehrerer Speichertransistoren über den ersten Schalter und den zweiten Schalter verbindbar ist, während des Schreibbetriebs durch einen geöffneten ersten Schalter und einen geöffneten zweiten Schalter von den beim Schreiben auftretenden hohen Spannungen entkoppelt ist. Die Bitleitung ist direkt mit einer Niederspannungs-CMOS-Schaltung verbunden, die eine bei dem Beschreiben des Speichertransistors auftretenden hohe (Programmier-) Spannung nicht aushalten kann. Die für ein Beschreiben notwendige hohe Spannung wird vielmehr dem Speichertransistor über den Gate-Anschluss und/oder den Source-Anschluss zugeführt, je nachdem, ob eine logische „0" oder eine logische „1" geschrieben werden soll. Der Source-Anschluss eines nicht zu beschreibenden Speichertransistors hingegen wird geeignet angesteuert, um eine Veränderung des in dem nicht zu beschreibenden Speichertransistor gespeicherten Zustands zu verändern.

Eine erfindungsgemäße Speicherschaltung ermöglicht eine ressourceneffiziente Realisierung, da die besonders aufwendige Ansteuerschaltung zur Erzeugung der Signale an den Gate-Anschlüssen des ersten Speichertransistors und des zweiten Speichertransistors nur einmal implementiert werden muss. Dadurch wird es ermöglicht, im Vergleich zu herkömmlichen vergleichbaren Speicherschaltungen eine Verdoppelung der Speicherkapazität zu erzielen, wobei ein Flächenbedarf nur etwa um den Faktor 1,3 ansteigt. Ansteuerschaltungen für die Source-Anschlüsse der Speichertransistoren hingegen sind einerseits mit geringem Aufwand realisierbar und können andererseits bei Verwendung einer größeren Speicherschaltung mit mehr als zwei Speichertransistoren für eine Mehrzahl von Speichertransistoren wiederverwendet werden.

Die erfindungsgemäße Speicherschaltung kann somit auch eine Grundschaltung für eine ressourceneffiziente Realisierung einer wesentlich größeren Speicheranordnung, die aus einer Mehrzahl von Grundschaltungen zusammengesetzt ist, bilden. Ferner ermöglicht die erfindungsgemäße Speicherschaltung eine vorteilhafte Ankoppelung der Ausleseschaltung über die Bitleitung, wobei die Speichertransistoren in einem Schreibbetrieb über den ersten Schalter und den zweiten Schalter von der Bitleitung entkoppelt werden, und wobei ferner ein auszulesender Speichertransistor aus dem ersten Speichertransistor und dem zweiten Speichertransistor in einem Lesebetrieb über den zugehörigen Schalter aus dem ersten Schalter und dem zweiten Schalter mit der Bitleitung gekoppelt werden kann.

In dem Auslesebetrieb können dabei wiederum gleiche Signale an den Gate-Anschlüssen der beiden Speichertransistoren vorliegen. Ferner können in einem Auslesebetrieb aufgrund des Vorhandensein des ersten Schalter und des zweiten Schalters auch gleiche Signale an den Source-Anschlüssen vorhanden sein. Dies ist besonders vorteilhaft, da die Erzeugung von unterschiedlichen Signalen an den Source-Anschlüssen der beiden Speichertransistoren in dem Lesebetrieb einen erhebli chen Aufwand mit sich bringen würde. Ferner wurde erkannt, dass eine Auswahl eines Speichertransistors über einen Schalter zwischen dem Drain-Anschluss des Speichertransistors und der Bitleitung wesentlich schneller erfolgen kann als wenn zur Auswahl eines auszulesenden Speichertransistors Source-Potentiale von mehreren Speichertransistoren verändert werden müssten. Die erfindungsgemäße Speicherschaltung weist somit gegenüber herkömmlichen vergleichbaren Speicherschaltungen sowohl einen geringeren Flächenbedarf als auch eine erhöhte Geschwindigkeit in dem Auslesebetrieb auf.

Bei einem weiteren Ausführungsbeispiel ist die Ansteuerschaltung ausgelegt, um in dem Schreibbetrieb an den Gate-Anschlüssen der Speichertransistoren ein erstes Potential anzulegen, an dem Source-Anschluss des zu beschreibenden Speichertransistors ein Programmiersignal mit einem zweiten Potential anzulegen, und an dem Source-Anschluss des nicht zu beschreibenden Speichertransistors ein drittes Potential anzulegen. Die Ansteuerschaltung ist ferner bevorzugt ausgelegt, um beim Schreiben eines ersten Datenwertes, der auch als logischer HIGH-Pegel bzw. logische „1" bezeichnet wird, die angelegten Potentiale derart einzustellen, dass das zweite Potential niedriger ist als das erste Potential und dass sich das dritte Potential von dem ersten Potential betragsmäßig weniger stark unterscheidet als das zweite Potential. Beim Schreiben eines zweiten Datenwertes, der auch als logischer LOW-Pegel bzw. als logische „0" bezeichnet wird, stellt die Ansteuerschaltung die angelegten Potentiale derart ein, dass das zweite Potential höher als ist als das erste Potential, und dass sich das dritte Potential von dem ersten Potential weniger stark unterscheidet als das zweite Potential.

Damit ist die Speicherschaltung in der Lage, in besonders vorteilhafter Weise nur genau einen der beiden Speichertransistoren zu beschreiben. Der in den Speichertransistoren gespeicherte Zustand wird nämlich durch die zugehörige, auf der floatenden Gate-Elektrode des jeweiligen Speichertransistors befindliche Ladung bestimmt. Diese Ladung wird wiederum aufgrund eines Tunnels von Ladungsträgern auch einen Gate-Isolator des jeweiligen Speichertransistors verändert. Die Stärke des Tunnels hängt hierbei von einer Potentialdifferenz über dem Gate-Isolator der jeweiligen Speichertransistors ab, und ist um so stärker, je größer die Potentialdifferenz ist. Ist daher beispielsweise die Potentialdifferenz zwischen dem ersten Potential und dem dritten Potential kleiner als die Potentialdifferenz zwischen dem ersten Potential und dem zweiten Potential, so tritt ein Tunneln von Ladungsträgern zu der floatenden Gate-Elektrode des zu beschreibenden Speichertransistors auf, während hingegen kein Tunneln (bzw. nur ein wesentlich geringeres Tunneln) von Ladungsträgern zu der floatenden Gate-Elektroden des nicht zu beschreibenden Speichertransistors auftritt. Ein Tunnel von Ladungsträgern zu der floatenden Gate-Elektrode des nicht zu beschreibenden Speichertransistors ist aufgrund der betragsmäßig kleineren Potentialdifferenz, die an der Gate-Source-Strecke des nicht zu beschreibenden Speichertransistors anliegt, wesentlich geringer als bei dem zu beschreibenden Speichertransistor. Während also der Zustand des zu beschreibenden Speichertransistors verändert wird bzw. verändert werden kann, bleibt der Zustand des nicht zu beschreibenden Speichertransistors unverändert erhalten. Ferner wird durch die Polarität der Potentiale festgelegt, ob eine logische „1" oder eine logische „0" in den zu beschreibenden Speichertransistor eingespeichert wird.

Bei einem weiteren bevorzugten Ausführungsbeispiel umfasst die Ansteuerschaltung eine Gate-Ansteuerschaltung und eine Source-Ansteuerschaltung, wobei die Source-Ansteuerschaltung die Anschlüsse unabhängig von dem zu schreibenden Datenwert ansteuert. Die Gate-Ansteuerschaltung hingegen legt beim Schreiben eines Datenwerts an den Gate-Anschlüssen der Speichertransistoren in Abhängigkeit von dem zu schreibenden Datenwert ein erstes Gate-Schreibpotential oder ein zweites Gate-Schreibpotential an. Die Source-Ansteuerschaltung steuert beim Schreiben ferner den Source-Anschluss des nicht zu beschreibenden Speichertransistors so an, dass an dem Source-Anschluss des nicht zu beschreibenden Speichertransistors ein drittes Potential anliegt, so dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand unabhängig von dem Gate-Schreibpotential unverändert bleibt. Die Source-Ansteuerschaltung ist ferner ausgelegt, um in einer ersten Phase an dem Source-Anschluss des zu beschreibenden Speichertransistors ein zweites Potential anzulegen, das so gewählt ist, dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand verändert werden kann (also verändert wird, falls eine Veränderung erforderlich ist), wenn das erste Gate-Schreibpotential anliegt, und dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand unverändert bleibt, wenn das zweite Gate-Schreibpotential anliegt. Die Source-Ansteuerschaltung ist ferner ausgelegt, um in einer zweiten Phasen an den Source-Anschluss des zu beschreibenden Speichertransistors ein viertes Potential anzulegen, das so gewählt ist, dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand verändert werden kann, wenn das zweite Gate-Schreibpotential anliegt, und dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand unverändert bleibt, wenn das erste Gate-Schreibpotential anliegt.

Durch die beschriebene Ausführung der Steuerschaltung kann erreicht werden, dass die von der Source-Ansteuerschaltung erzeugten Signalverläufe unabhängig von dem zu schreibenden Datenwert sind. Das dritte Potential, das an dem Source-Anschluss des nicht zu beschreibenden Speichertransistors angelegt wird, kann dabei so gewählt werden, dass der Zustand des nicht zu beschreibenden Speichertransistors unabhängig von dem an dem Gate-Anschlüssen anliegenden Schreibpotential unverändert bleibt. Das dritte Potential kann beispielsweise zwischen dem ersten Gate-Schreibpotential und dem zweiten Gate-Schreibpotential liegen.

Bei der erfindungsgemäßen Schaltung wird ferner in dem zu beschreibenden Speichertransistor ein zu dem ersten Gate-Schreibpotential gehöriger Datenwert (beispielsweise logisch „1") in der ersten Phase eingespeichert, während dann in der zweiten Phase keine Veränderung auftritt. Beim Einschreiben eines zweiten Datenwertes (beispielsweise logisch „0"), dem das zweite Gate-Schreibpotential zugeordnet ist, erfolgt in der ersten Phase keine Veränderung des in dem zu beschreibenden Speichertransistors gespeicherten Zustandes, während der in dem Speichertransistor gespeicherte Zustand in der zweiten Phase eingestellt wird. In anderen Worten, abhängig davon, ob der erste Datenwert oder der zweite Datenwert eingespeichert wird, findet die Veränderung des Zustands des zu beschreibenden Speichertransistors in der ersten Phase oder in der zweiten Phase statt.

Die Source-Ansteuersignale durchlaufen die beiden Phasen unabhängig von dem zu schreibenden Datenwert, wodurch nur noch die Gate-Ansteuerschaltung eine Abhängigkeit von dem zu schreibenden Datenwert aufweist. Die Source-Ansteuersignale können im Übrigen für eine gleichzeitige Ansteuerung bzw. ein gleichzeitiges Beschreiben von mehreren Speichertransistoren mit verschiedenen Datenwerten verwendet werden. Dabei müssen lediglich verschiedene Gate-Ansteuerschaltungen für mehrere zu beschreibende Speichertransistor vorgesehen werden, während die Source-Ansteuerschaltung durch die mehreren mit verschiedenen Datenwerten zu beschreibenden Speichertransistoren gemeinsam genutzt werden kann. Somit kann die Komplexität einer Speicherschaltung mit mehreren gleichzeitig zu beschreibenden Speichertransistoren deutlich verringert werden.

Die vorliegende Erfindung schafft ferner eine Ansteuerschaltung zum Ansteuern eines Speichers sowie ein Verfahren zum Einschreiben von Schreibedaten in einen Speichertransistor in einer Speicherschaltung.

Die vorliegenden Erfindung schafft ferner eine Ansteuerschaltung zum Ansteuern eines Speichers sowie ein Verfahren zum Einschreiben von Schreibdaten in einen Speicher.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Schaltbild einer erfindungsgemäßen Speicherschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
2a ein Schaltbild einer erfindungsgemäßen Speicherschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
2b eine graphische Darstellung von beispielhaften Zeitverläufen beim Betrieb einer erfindungsgemäßen Speicherschaltung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
3a ein Schaltbild einer erfindungsgemäßen Speicherschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
3b ein Schaltbild einer erfindungsgemäßen Speicherschaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung;
3c zeigt ein Blockschaltbild einer erfindungsgemäßen Speicherschaltung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung;
4 ein Flussdiagramm eines erfindungsgemäßen Verfahrens gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung;
5 ein Blockschaltbild einer herkömmlichen EEPROM-Architektur gemäß dem Stand der Technik; und
6 ein Schaltbild einer herkömmlichen EEPROM-Zelle einschließlich ihrer zugeordneten Registerzelle.
1 zeigt ein Schaltbild einer erfindungsgemäßen Speicherschaltung gemäß der vorliegenden Erfindung. Die Speicherschaltung der 1 ist in ihrer Gesamtheit mit 100 bezeichnet. Die Speicherschaltung 100 umfasst einen ersten Speichertransistor 110 sowie einen zweiten Speichertransistor 112. Die Speichertransistoren 110, 112 dienen zum nicht-flüchtigen Speichern von Information und umfassen jeweils ein zugehöriges floatendes Gate 114, 116. Unter einer nicht-flüchtigen Speicherung wird hierbei verstanden, dass eine in den Speichertransistoren 110, 112 gespeicherte Information auch dann erhalten bleibt, wenn Betriebsspannungen der Speicherschaltung 100 abgeschaltet werden. Die floatende Gate-Elektrode 114 des ersten Speichertransistors 110 und die floatende Gate-Elektrode 116 des zweiten Speichertransistors 112 sind typischerweise durch eine Gate-Isolation von einem Gate-Anschluss und einem Kanalbereich des jeweiligen Transistors elektrisch isoliert.
Ein Drain-Anschluss des ersten Speichertransistors 110 ist über einen ersten Schalter 120 mit einer Bitleitung 122 verbunden. Ein Drain-Anschluss des zweiten Speichertransistors 112 ist über einen zweiten Schalter 124 mit der Bitleitung 122 verbunden. Bevorzugter Weise sind die Drain-Anschlüsse der Speichertransistoren 110, 112 über die Schalter 120, 124 direkt mit der Bitleitung verbunden, so dass also keine weiteren Schalter mehr zwischen den Drain-Anschluss und die Bitleitung 122 geschaltet sind.
Die erfindungsgemäßen Speicherschaltung 100 umfasst ferner eine Ansteuerschaltung 130. Diese ist ausgelegt, um Schreib daten 132 sowie eine Adressinformation 134 zu empfangen. Die Ansteuerschaltung 130 kann ferner optional ein Schreibsignal 136 empfangen, das anzeigt, dass Schreibdaten 132 in einen der Speichertransistoren 110, 112 geschrieben werden sollen.
Die Ansteuerschaltung 130 ist ausgelegt, um in einem Schreibbetrieb, der beispielsweise durch das Schreibsignal 136 initiiert werden kann, die gleichen Steuersignale 140, 142 an die Gate-Anschlüsse des ersten Speichertransistors 110 und des zweiten Speichertransistors 112 anzulegen. Die Steuersignale 140, 142 sind dabei abhängig von den Schreibdaten 132. Ferner ist die Ansteuerschaltung ausgelegt, um in dem Schreibbetrieb ein Programmiersignal an einen Source-Anschluss eines zu beschreibenden Speichertransistors aus dem ersten Speichertransistor und dem zweiten Speichertransistor anzulegen. Hierbei kann die Ansteuerschaltung 130 die Adressinformationen 134 verwenden, um zu bestimmen, ob der erste Speichertransistor 110 oder der zweite Speichertransistor 112 zu beschreiben ist. An den Source-Anschluss des zu beschreibenden Speichertransistor 110 wird ein Signal angelegt, das es ermöglicht, einen in dem zu beschreibenden Speichertransistor gespeicherten Zustand zu verändern. Ferner ist die Ansteuerschaltung 130 ausgelegt, um einen Source-Anschluss eines nicht zu beschreibenden Speichertransistors aus dem ersten Speichertransistor und dem zweiten Speichertransistor derart anzusteuern, dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand unabhängig von den an den Gate-Anschlüssen der Speichertransistoren 110, 112 anliegenden Daten-abhängigen Steuersignale 140, 142 nicht verändert wird. Beispielsweise kann die Ansteuerschaltung 130 ein vorgegebenes Potential an den Source-Anschluss des nicht zu beschreibenden Speichertransistors einprägen. Alternativ kann die Ansteuerschaltung 130 den Source-Anschluss des nicht zu beschreibenden Speichertransistors auch floaten lassen.
2a zeigt ein Schaltbild der erfindungsgemäßen Speicherschaltung aus 1 gemäß einem bevorzugten Ausführungsbei spiel. Die Speicherschaltung der 2a ist in ihrer Gesamtheit mit 200 bezeichnet. Die Speicherschaltung 200 umfasst einen ersten EEPROM-NMOS-Transistor 210, der auch als erster Speichertransistor bezeichnet wird. Die Speicherschaltung 200 umfasst ferner einen zweiten EEPROM-NMOS-Transistor 212, der auch als zweiter Speichertransistor bezeichnet wird. Der erste Speichertransistor 210 weist eine floatende (d. h. elektrisch nicht verbundene) Gate-Elektrode 214 auf, auf die eine elektrische Ladung aufgebracht werden kann. Die auf die floatende Gate-Elektrode 214 des ersten Speichertransistors 210 aufgebrachte elektrische Ladung hat dabei einen Einfluss auf eine Schwellenspannung des ersten Speichertransistors 210, wobei die Schwellenspannung eine Gate-Source-Spannung des ersten Speichertransistors 210 definiert, bei der der erste Speichertransistor 210 von einem nicht-leitenden Zustand in einen leitende Zustand übergeht. Analog weist auch der zweite Speichertransistor 212 eine floatende Gate-Elektrode 216 auf. Ein Drain-Anschluss des ersten Speichertransistors 210 ist über einen ersten Hochvolt-NMOS-Transistor 220 mit einer Bitleitung 222 verbunden. Ferner ist ein Drain-Anschluss des zweiten Speichertransistors 212 über einen Hochvolt-NMOS-Feldeffekttransistor 224 mit der Bitleitung 222 verbunden. Die Bitleitung 222 ist ferner über einen PMOS-Feldeffekttransistor 230 mit einem positiven Versorgungspotential VDDD verbunden. Das positive Versorgungspotential VDDD versorgt ferner eine CMOS-Schaltung, die mit der Bitleitung 222 verbunden ist. Gate-Anschlüsse des ersten Speichertransistors 210 und des zweiten Speichertransistors 212 sind miteinander gekoppelt und mit einer Gate-Ansteuerschaltung 240 verbunden.
Die Gate-Ansteuerschaltung 240 umfasst eine ersten Hochvolt-PMOS-Feldeffekttransistor 242, der zwischen einen Schreibspannungs-Anschluss 244 (auch als write_pin oder Schreib-Pin bezeichnet) und die Gate-Anschlüsse des ersten Speichertransistors 210 bzw. des zweiten Speichertransistors 212 geschaltet. Ferner ist ein dritter Hochvolt-NMOS- Feldeffekttransistor 246 zwischen die Gate-Anschlüsse der Speichertransistoren 210, 212 und ein niedriges Potential 250 (auch mit SHVN bezeichnet) geschaltet. In anderen Worten, ein Source-Anschluss des ersten Hochvolt-PMOS-Feldeffekttransistors 242 ist mit dem Schreibspannungsanschluss 244 gekoppelt, und ein Source-Anschluss des dritten Hochvolt-NMOS-Feldeffekttransistors 246 ist mit dem niedrigen Potential 250 gekoppelt. Drain-Anschlüsse des ersten Hochvolt-PMOS-Feldeffekttransistors 242 und des dritten Hochvolt-NMOS-Feldeffekttransistors 246 sind miteinander und mit den Gate-Anschlüssen der Speichertransistoren 210, 212 gekoppelt.
Ein Gate-Anschluss des dritten Hochvolt-NMOS-Feldeffekttransistors 210 ist über eine Kanalstrecke eines Niedervolt-PMOS-Feldeffekttransistors 254 mit dem Versorgungspotential VDDD eines CMOS-Schaltungsteils gekoppelt. Der Gate-Anschluss des dritten Hochvolt-NMOS-Feldeffekttransistors 246 ist ferner über eine Kanalstrecke eines Niedervolt-NMOS-Feldeffekttransistors 256 mit einem Schreibdaten-Eingang 260 gekoppelt. Gate-Anschlüsse des Niedervolt-PMOS-Feldeffekttransistors 254 sowie des Niedervolt-NMOS-Feldeffekttransistors 256 sind miteinander sowie mit einem Schreibsignal-Eingang 262 gekoppelt. Der Schreibdaten-Eingang 260 ist ferner beispielsweise mit einem invertierten Ausgang eines Registers verbunden, das hier nicht gezeigt ist. Es sei darauf hingewiesen, dass an dem Schreibdateneingang 260 bevorzugter Weise ein hohes Potential anliegt das nahe bei dem Versorgungspotential VDDD liegt, während eine logische „0" in der Speicherschaltung 200 gespeichert werden soll. Andererseits liegt an dem Schreibdateneingang 260 bevorzugt ein niedriges Potential nahe bei einem Bezugspotential GND (auch mit 0 Volt definiert) an, wenn eine logische „1" in der Speicherschaltung 200 gespeichert werden soll.
Die Gate-Ansteuerschaltung 240 wirkt nun derart, dass an den Gate-Anschlüssen der Speichertransistoren 210, 212 ein Poten tial nahe bei dem niedrigen Potential 250 anliegt, solange das Schreib-Steuersignal 262 inaktiv ist, also einen Pegel nahe bei dem Bezugspotential aufweist.
In einem Schreibbetrieb hingegen liegt an den Gate-Anschlüssen der Speichertransistoren 210, 212 ein Signal an, das von den an dem Schreibdateneingang 260 anliegenden Daten abhängig ist. Liegt nämlich an dem Schreibdateneingang 260 ein niedriger logischer Pegel nahe bei dem Bezugspotential an, so wird dieser von dem Niedervolt-NMOS-Feldeffekttransistor 256 weitergeleitet, wenn das Schreibsignal 262 aktiv ist. Dadurch wird der dritte Hochvolt-NMOS-Feldeffekttransistor 246 in einen nicht-leitenden Zustand versetzt. Durch den als Stromquelle wirkenden ersten Hochvolt-PMOS-Feldeffekttransistor 242 werden dann die Gate-Anschlüsse der Speichertransistoren 210, 212 auf einen hohen Pegel gezogen, der nahe bei dem an dem Schreibspannungsanschluss 244 anliegenden Potential ist. Dabei wird freilich vorausgesetzt, dass in dem Schreibbetrieb an dem Gate-Anschluss des ersten Hochvolt-PMOS-Feldeffekttransistors 242 ein Potential anliegt, das um etwa 1 – 2 Volt unterhalb des an dem Schreibspannungsanschluss 244 anliegenden Potentials ist. Der erste Hochvolt-PMOS-Feldeffekttransistor 242 dient somit als Stromquelle und Strombegrenzungs-Element, wenn den Gate-Anschlüssen der Speichertransistoren 210, 212 ein hohes Potential basierend auf einem an dem Schreibspannungsanschluss 244 anliegenden Potential zugeführt wird.
Liegt ferner an dem Schreibdateneingang 260 ein hohes Potential an, so weist der dritte Hochvolt-NMOS-Feldeffekttransistor 246 einen niederohmig leitenden Kanal (Source-Drain-Strecke) auf, und zieht damit das Potential an den Gate-Anschlüssen der Speichertransistoren 210, 212 auf ein Potential nahe dem niedrigen Potential 250.
Somit erfüllt die Gate-Ansteuerschaltung die Funktion, in einem Lesebetrieb ein definiertes Potential an den Gate- Anschlüssen der Speichertransistoren 210, 212 bereitzustellen. In einem Schreibbetrieb hingegen stellt die Gate-Ansteuerschaltung an den Gate-Anschlüssen der beiden Speichertransistoren 210, 212 ein datenabhängiges Potential zur Verfügung, wobei bei dem Schreiben einer logischen „1" an den Gate-Anschlüssen der Speichertransistoren 210, 212 ein Potential in der Nähe des an dem Schreibspannungsanschluss 244 anliegenden Potential zugeführt wird, und wobei bei dem Schreiben einer logischen „0" an den Gate-Anschlüssen der Speichertransistoren 210, 212 ein niedriges Potential in der Nähe des niedrigen Potentials 250 anliegt.
Im Folgenden werden die wesentlichen Abläufe beim Programmieren von Daten in den ersten Speichertransistor 210 oder den zweiten Speichertransistor 212 kurz zusammengefasst. Zum besseren Verständnis sei hierbei auch auf die Beschreibung der 6 hingewiesen, die eine EEPROM-Eingabe-Ausgabe-Registerzelle 650 zeigt, welche auch im Zusammenhang mit der erfindungsgemäßen Speicherschaltung 200 eingesetzt werden kann. Es sei hier ferner darauf hingewiesen, dass der erste Speichertransistor 210 definitionsgemäß einer ersten Speicherseite zugeordnet ist, während der zweite Speichertransistor 212 einer zweiten Speicherseite zugeordnet ist. Die Speicherseiten werden hierbei durch Adressen bezeichnet und können beispielsweise auch dem in 5 gezeigten Speicherzeilen 530 entsprechen. Eine Speicherseite kann allerdings auch unabhängig von den Speicherzeilen ausgewählt werden, so dass beispielsweise jeder Speicherzeile 530 zwei Speicherseiten zugeordnet sind.
Wird nun eine logische „1" in die erste Seite der erfindungsgemäßen Speicherschaltung 200 geschrieben, so wird diese logische „1" zunächst in eine entsprechende Registerzelle geladen, die in der 2a nicht gezeigt ist. Das invertierte Ausgangssignal der Registerzelle wird daraufhin dem mit 260 bezeichneten Schreibdateneingang zugeführt. Soll also eine logische „1" geschrieben werden, so liegt an dem Schreibdateneingang 260 ein niedriger logischer Pegel an. Dadurch sperrt der dritte Hochvolt-NMOS-Feldeffekttransistor 246, und die Gate-Anschlüsse der Speichertransistoren 210, 212 (auch mit CG bezeichnet) werden durch den Hochvolt-PMOS-Feldeffekttransistor 242 auf beispielsweise 20 Volt hochgezogen. Da man jetzt Ladung nur auf die floatende Gate-Elektrode 214 der ersten Speichertransistors 210, nicht jedoch auf die floatende Gate-Elektrode 216 des zweiten Speichertransistors 212 aufbringen möchte, darf auch nur der Source-Anschluss des ersten Speichertransistors 210, der mit dem ersten Löschanschluss 270 (auch als erase_pin1 bezeichnet) gekoppelt ist, auf 0 Volt liegen. Der zweite Löschanschluss 272 (auch als erase_pin2 bezeichnet) der mit dem Source-Anschluss des zweiten Speichertransistors 212 gekoppelt ist, muss hingegen auf einer höheren Spannung liegen, so dass es zu keiner Umprogrammierung der Ladungen auf der floatenden Gate-Elektrode 216 des zweiten Speichertransistors 212 kommt.
In der Praxis könnte der zweite Löschanschluss 272 beispielsweise auf einem Potential von 20 Volt (bezogen auf das Bezugspotential) liegen. Es ist aber zumeist günstiger, wenn die floatende Gate-Elektrode 216 des zweiten Speichertransistors 212 bzw. der zweite Löschanschluss 272 auf etwa der Hälfte liegt, also auf etwa 10 Volt. In anderen Worten, es wird bevorzugt, den zweiten Löschanschluss 272 auf ein Potential zu legen, das etwa in der Mitte zwischen den an dem ersten Speichertransistor 210 im Extremfall auftretenden Potentialen ist. Damit entstehen zwischen den dicht nebeneinander liegenden ersten und zweiten Speichertransistoren 210, 212 auch nur halb so große Sperrspannungen. Würde nämlich eine höhere Sperrspannung zwischen den nahe benachbarten Speichertransistoren 210, 212 anliegen, so müssten die Speichertransistoren 210, 212 für eine höhere Spannungsfestigkeit ausgelegt werden. Müsste man allerdings eine Spannungsfestigkeit zwischen den benachbarten Speichertransistoren 210, 212 oder zwischen zwei anderen Ansteuertransistoren erhöhen, so müsste man deren Abstände vergrößern, was wiederum Chipfläche kostet.
Besonders wichtig ist die Reduktion der maximal auftretenden Sperrspannung dann, wenn diese so groß ist, dass die beiden Speichertransistoren 210, 212 in unterschiedlichen n-Wannen liegen müssen, um einen Durchbruch zu verhindern. In diesem Fall ginge durch die Kontaktierung der genannten Wannen wieder viel zusätzlicher Platz verloren, was den eingangs geschilderten Flächengewinn reduzieren würde. Aus diesem Grund empfiehlt es sich, an die Löschspannungs-Leitungen (erase_pin-Leitungen) jener Seiten, die nicht umprogrammiert werden sollen, etwa die halbe Programmierspannung anzulegen. Damit können die Spannungsanforderungen an laterale Durchbrüche benachbarter Speichertransistoren 210, 212 minimiert werden. In anderen Worten, an den Löschanschluss 272 des nicht umzuprogrammierenden Speichertransistors 212 wird bevorzugt die Spannung angelegt, die etwa in der Mitte zwischen dem niedrigen Potential 250 und dem an dem Schreibspannungsanschluss 244 anliegenden Potential ist. Anders ausgedrückt, das an dem Löschanschluss 272 des nicht umzuprogrammierenden Speichertransistors 212 anliegende Potential wird bevorzugt zwischen den maximal an den zu programmierenden Speichertransistor 210 anlegbaren Potentialen gewählt.
Ferner wird darauf hingewiesen, dass die Speichertransistoren 210, 212 auch als EENMOS-Transistoren bezeichnet werden können.
In ähnlicher Weise wie oben beschrieben gilt beispielsweise für das Programmieren einer logischen „0" auf eine zweite Seite der Speicherschaltung 200, dass an den Gate-Anschlüssen der Speichertransistoren 210, 212, also an dem mit CG bezeichneten Punkt, ein Potential von beispielsweise 0 Volt anliegt. Nur der zweite Löschanschluss 272 (erase_pin2) darf dann auf einem Potential von 20 Volt liegen, während hingegen der erste Löschanschluss 272 (erase_pin2) bevorzugtauf einem Potential von 10 Volt oder weniger liegt.
Im Folgenden wird beschrieben, wie die erfindungsgemäße Schaltung ausgelegt werden kann, um mehrere Speichertransistoren gleichzeitig mit verschiedenen Datenwerten zu programmieren, ohne dass zu diesem Zweck separate Source-Ansteuerschaltungen erforderlich sind.
2b zeigt zu diesem Zweck eine graphische Darstellung von beispielhaften Zeitverläufen beim Betrieb einer erfindungsgemäßen Speicherschaltung 200 gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Die graphische Darstellung der 2b ist in ihrer Gesamtheit mit 280 bezeichnet. Die graphische Darstellung 280 zeigt Zeitverläufe bei einer Programmierung des ersten Speichertransistors auf dem logischen Wert „1" bzw. auf den logischen Wert „0".
Eine erste graphische Darstellung 282 beschreibt hierbei einen Spannungsverlauf an den Gate-Anschlüssen der Speichertransistoren 210, 212 beim Schreiben einer logischen „1" in den ersten Speichertransistor 210. Eine zweite graphische Darstellung 284 zeigt einen Potentialverlauf an dem Source-Anschluss des ersten Speichertransistors 210 bei dem genannten Schreibvorgang, und eine dritte graphische Darstellung 286 zeigt einen Potentialverlauf an dem Source-Anschluss des zweiten Speichertransistors 212. Vor einem ersten Zeitpunkt t1 nimmt das Potential an den Gate-Anschlüssen der Speichertransistoren 210, 212 einen Ruhewert an. Ebenso befinden sich die Potentiale an den Source-Anschlüssen der Speichertransistoren 210, 212 auf Ruhewerten.
Zu einem Zeitpunkt t1 werde nunmehr ein Schreibvorgang zum Schreiben einer logischen „1" in den ersten Speichertransistor 210 eingeleitet. Daraufhin sorgt die Ansteuerschaltung 230 dafür, dass das Potential an den Gate-Anschlüssen der Speichertransistoren 210, 212 auf einen Wert von beispiels weise 20 Volt bzw. auf ein erstes Gate-Schreibpotential hochgefahren wird. Hierfür ist beispielsweise der erste Hochvolt-PMOS-Feldeffekttransistor 242 in Verbindung mit den zugehörigen Ansteuersignalen verantwortlich. Gleichzeitig wird ein Potential an dem Source-Anschluss des ersten Speichertransistors 210 ebenfalls auf einem Wert von etwa 20 Volt hochgefahren, der unabhängig von den anliegenden Schreibdaten ist, und der auch als zweites Potential bezeichnet wird. Ein Potential an dem Source-Anschluss des zweiten Speichertransistors 212 wird ferner auf beispielsweise 10 Volt bzw. auf ein drittes Potential hochgefahren. Die genannten Endwerte für die drei Potentiale werden beispielsweise zu einem Zeitpunkt t2 erreicht und bis zu einem dritten Zeitpunkt t3 gehalten.
Eine Potentialdifferenz zwischen einem Gate-Anschluss des ersten Speichertransistors 210 und dem Source-Anschluss des ersten Speichertransistors 210 ist sehr gering und kann als Null angenommen werden. Eine Potentialdifferenz zwischen dem Gate-Anschluss des zweiten Speichertransistors und dem Source-Anschluss des zweiten Speichertransistors 212 beträgt hingegen etwa +10 Volt. Die Gate-Source-Potentialdifferenz an dem zweiten Speichertransistor 212 ist allerdings nicht ausreichend, um einen in dem zweiten Speichertransistor 212 gespeicherten Zustand zu ändern. Eine Gate-Source-Potentialdifferenz von 10 Volt ist nämlich nicht ausreichend für das Auftreten eines Fowler-Nordheim-Tunnelns durch einen Gate-Isolator des zweiten Speichertransistors 212.
Zwischen dem dritten Zeitpunkt t3 und einem vierten Zeitpunkt t4 werden optional die Potentiale an den Gate-Anschlüssen der Speichertransistoren sowie an den Source-Anschlüssen der Speichertransistoren 210, 212 auf jeweilige Ruhewerte zurückgefahren und bis zu einem fünften Zeitpunkt t5 auf den Ruhewerten gehalten. Zwischen dem fünften Zeitpunkt t5 und einem sechsten Zeitpunkt t6 wird das Potential an den Gate-Anschlüssen der Speichertransistoren 210, 212 wiederum an den gleichen Wert angehoben, der schon zwischen dem zweiten Zeitpunkt t2 und dem dritten Zeitpunkt t3 den Gate-Anschlüssen zugeführt wurde. Ein Potential an dem Source-Anschluss des ersten Speichertransistors 210 hingegen verbleibt nach dem sechsten Zeitpunkt t6 auf einem niedrigen Wert, beispielsweise also auf dem zugehörigen Ruhewert von etwa 0 Volt bzw. wird auf ein viertes Potential gelegt. Damit entsteht eine große Gate-Source-Potentialdifferenz zwischen dem Gate-Anschluss des ersten Speichertransistors 210 und dem Source-Anschluss des ersten Speichertransistors 210. Es können damit Elektronen von dem Kanalbereich des ersten Speichertransistors 210 auf die floatende Gate-Elektrode des ersten Speichertransistors 210 tunneln. Die floatende Gate-Elektrode des ersten Speichertransistors 210 wird also negativ aufgeladen, wodurch sich eine Schwellenspannung bzw. Einsatzspannung des ersten Speichertransistors 210 verändert. Damit ist der zu dem logischen Wert von „1" gehörige Zustand in dem ersten Speichertransistor 210 gespeichert. Der Source-Anschluss des zweiten Speichertransistors 212 liegt ab dem sechsten Zeitpunkt t6 hingegen auf einem Potential von beispielsweise etwa 10 Volt. Dieses Potential kann gleich dem zwischen dem zweiten Zeitpunkt t2 und dem dritten Zeitpunkt t3 von dem Source-Anschluss des zweiten Speichertransistors 212 angenommenen zweiten Potential sein oder sich davon unterscheiden. Bei dem gezeigten Beispiel beträgt im Anschluss an den sechsten Zeitpunkt t6 eine Gate-Source-Potentialdifferenz an dem zweiten Speichertransistor 212 wiederum etwa +10 Volt. Eine Potentialdifferenz von etwa 10 Volt ist allerdings wiederum nicht ausreichend, um ein ausreichend starkes Fowler-Nordheim-Tunneln hervorzurufen, so dass, wie gewünscht, die auf der floatenden Gate-Elektrode des zweiten Speichertransistors 212 gespeicherte Ladung und folglich der durch den zweiten Speichertransistor 212 gespeicherte Zustand unverändert erhalten bleibt. Im Anschluss an den siebten Zeitpunkt t7 werden dann das Gate-Potentiale der Speichertransistoren 210, 212 sowie die Source-Potentiale der Speichertransistoren 210, 212 wiederum auf Ruhewerte zurückgefahren.
Es sei hierbei darauf hingewiesen, dass für die Speicherung einer logischen „1" im erste Speichertransistor also lediglich die Phase zwischen dem sechsten Zeitpunkt t6 und dem siebten Zeitpunkt t7 relevant ist. Daher kann der zeitliche Ablauf bei der Programmierung einer logischen „1" in den ersten Speichertransistor 210 auch nur den genannten Signalverlauf zwischen dem sechsten Zeitpunkt t6 und dem siebten Zeitpunkt t7 umfassen. Beispielsweise kann bei der Programmierung einer logischen „1" auf die Zeitabläufe zwischen dem ersten Zeitpunkt t1 und dem vierten Zeitpunkt t4 verzichtet werden.
Eine vierte graphische Darstellung 288 zeigt ferner einen zeitlichen Verlauf der Potentiale an den Gate-Anschlüssen des ersten Speichertransistors 210 und des zweiten Speichertransistors 212, falls eine logischen „0" in den ersten Speichertransistor 210 eingespeichert wird. In diesem Fall können die in der zweiten graphischen Darstellung 284 und der dritten graphischen Darstellung 286 gezeigten Zeitabläufe an den Source-Anschluss des ersten Speichertransistors 210 und des zweiten Speichertransistors 212 unverändert bleiben.
Das Potential an den Gate-Anschlüssen der Speichertransistoren 210, 212 geht bei der Programmierung einer logischen „0" beispielsweise an dem ersten Zeitpunkt t1 von einem Ruhewert auf einen niedrigen Wert, beispielsweise auf 0 Volt zurück und verbleibt auf diesem Wert, der auch als zweites Gate-Schreibpotential bezeichnet wird, bis zu dem dritten Zeitpunkt t3. Zwischen dem dritten Zeitpunkt t3 und dem vierten Zeitpunkt t4 kann das Potential an den Gate-Anschlüssen. der Speichertransistoren 210, 212 wiederum zu einem Ruhewert zurückkehren, an dem das Gate-Potential bis zu dem fünften Zeitpunkt t5 verbleiben kann. Zwischen dem fünften Zeitpunkt t5 und dem sechsten Zeitpunkt t6 kann das Gate-Potential bei der Programmierung einer logischen „0" wiederum auf den niedrigen Wert von beispielsweise 0 Volt zurückgehen, auf dem es dann bevorzugt bis zu dem siebten Zeitpunkt t7 verbleibt.
Zwischen dem zweiten Zeitpunkt t2 und dem dritten Zeitpunkt t3 besteht somit an dem ersten Speichertransistor 210 eine Gate-Source-Potentialdifferenz von -20 Volt. Diese betragsmäßig hohe Potentialdifferenz führt aufgrund der dadurch verursachten hohen Feldstärke in dem Gate-Isolator des ersten Speichertransistors 210 dazu, dass Elektronen von der floatenden Gate-Elektrode des ersten Speichertransistors 210 in das Kanalgebiet des ersten Speichertransistors 210 abgesaugt werden. Die Ladung auf der floatenden Gate-Elektrode des ersten Speichertransistors 210 wird also verändert, was einer Veränderung des in dem ersten Speichertransistor 210 eingespeicherten Zustands entspricht. Eine Gate-Source-Potentialdifferenz an dem zweiten Speichertransistor 212 beträgt hingegen zwischen dem zweiten Zeitpunkt t2 und dem dritten Zeitpunkt t3 beispielsweise etwa -10 Volt, was für das Auftreten eines merklichen Tunnelns von Ladungsträgern durch den Gate-Isolator des zweiten Speichertransistors 212 nicht ausreichend ist. Der in dem zweiten Speichertransistor 212 gespeicherte Zustand bleibt somit unverändert erhalten.
Zwischen dem sechsten Zeitpunkt t6 und dem siebten Zeitpunkt t7 beträgt eine Gate-Source-Potentialdifferenz an dem ersten Speichertransistor 210 hingegen 0 Volt, so dass der zwischen dem zweiten Zeitpunkt t2 und dem dritten Zeitpunkt t3 eingestellte Zustand des ersten Speichertransistors 210 unverändert erhalten bleibt. In ähnlicher Weise bleibt der in dem zweiten Speichertransistor 212 gespeicherte Zustand zwischen dem sechsten Zeitpunkt t6 und dem siebten Zeitpunkt t7 aufgrund der vergleichsweise geringen Gate-Source-Potentialdifferenz von nur etwa -10 Volt unverändert erhalten.
Es sei hierbei wiederum darauf hingewiesen, dass für das Einspeichern einer logischen „0" in den ersten Speichertransistor 210 nur die Zeitverläufe zwischen dem zweiten Zeitpunkt t2 und dem dritten Zeitpunkt t3 relevant sind, so dass die übrigen Zeitverläufe verändert oder weggelassen werden können. Es sei allerdings darauf hingewiesen, dass durch die in der zweiten graphischen Darstellung 284 und der dritten graphischen Darstellung 286 gezeigten Zeitverläufe sichergestellt werden kann, dass ein Zustand des ersten Speichertransistors 210 unabhängig von den einzuspeichernden Daten, also unabhängig davon, ob an den Gate-Anschlüssen der in der ersten graphischen Darstellung 282 gezeigte Zeitverlauf oder der in der vierten graphischen Darstellung 288 gezeigte Zeitverlauf anliegt, stets korrekt eingestellt werden kann.
Es sei ferner darauf hingewiesen, dass der zweiten Speichertransistor 212 programmiert werden kann, indem der an dem Source-Anschluss des ersten Speichertransistors 210 anliegende Signalverlauf und der an dem Source-Anschluss des zweiten Speichertransistors 212 anliegende Signalverlauf miteinander vertauscht werden. Es ist somit Aufgabe der Ansteuerschaltung 130, in Abhängigkeit von der Adressinformation 134 auszuwählen, an welchem der Speichertransistoren 110, 112, 210, 212 der in der zweiten graphischen Darstellung 284 oder der in der dritten graphischen Darstellung 286 gezeigte Signalverlauf anliegt.
Allgemein wird es bevorzugt, dass eine Potentialdifferenz zwischen dem ersten Gate-Schreibpotential und dem zweiten Potential betragsmäßig um mindestens 3 Volt größer als eine Potentialdifferenz zwischen dem ersten Gate-Schreibpotential und dem dritten Potential, und dass eine Potentialdifferenz zwischen dem zweiten Gate-Schreibpotential und dem vierten Potential betragsmäßig um mindestens 3 Volt größer ist als eine Potentialdifferenz zwischen dem zweiten Gate-Schreibpotential und dem dritten Potential. Da nämlich die Stärke des (Fowler-Nordheim-) Tunnels in einer näherungsweise exponentieller Art von der entsprechenden Gate-Source-Spannung abhängt, muss die Gate-Source-Potentialdifferenz an dem zweiten, nicht zu beschreibenden Speichertransistor betragsmäßig deutlich kleiner sein, als die Gate-Source-Potentialdifferenz an dem zu beschreibenden ersten Speichertransistor: Es hat sich gezeigt, dass ein Unterschied der Gate-Source-Potentialdifferenzen um zumindest 3 Volt ausreichend ist, wobei freilich ein Unterschied der Potentialdifferenzen um mindestens 5 Volt zu noch besseren Ergebnissen führt. Die genannten Spannungen gelten für Tunneloxiddicken (der nicht-flüchtigen Speichertransistoren) von 16nm. Bei halber Dicke des Tunneloxids müssen auch die genannten Spannungen etwa halbiert werden.
Ferner sei darauf hingewiesen, dass die Potentialdifferenz zwischen dem ersten Gate-Schreibpotential und dem zweiten Gate-Schreibpotential bevorzugt zwischen 12 Volt und 50 Volt beträgt.
Ferner liegt das dritte Potential bevorzugt zwischen dem zweiten Gate-Schreibpotential und dem ersten Gate-Schreibpotential, wobei gilt: VS2 + 0,3 (VS1-VS2)≤ V3 ≤ VS2 + 0,7 (VS1-VS2), wobei V_S1 das erste Gate-Schreibpotential bezeichnet, wobei V_S2 das zweite Gate-Schreibpotential bezeichnet und wobei V₃ das dritte Potential bezeichnet.
Ferner gilt bevorzugt für das zweite Potential V₂: V2 < VS2 + 0,2 (VS1-VS2),wobei V_S2 das zweite Potential bezeichnet. In ähnlicher Weise gilt bevorzugt für das vierte Potential V₄: V4 > VS2 + 0,8 (VS1-VS2)
Durch die oben beschriebenen Relationen kann erreicht werden, dass eine zuverlässige Programmierung des zu beschreibenden Speichertransistors erfolgt, während hingegen der Zustand des nicht zu beschreibenden Speichertransistors unverändert bleibt. Ferner wird dadurch gewährleistet, dass das dritte Potential in einem vorteilhaften Bereich zwischen dem ersten Gate-Schreibpotential und dem zweiten Gate-Schreibpotential liegt. Dadurch werden die insgesamt in der Schaltung auftretenden Potentialdifferenzen so gering als möglich gehalten.
Weiterhin ist bevorzugt die Potentialdifferenz zwischen dem ersten Gate-Schreibpotential und dem zweiten Potential betragsmäßig größer als 12 Volt. Ebenso ist die Potentialdifferenz zwischen dem zweiten Gate-Schreibpotential und dem dritten Potential betragsmäßig größer als 12 Volt. Damit ist sichergestellt, dass eine Ladung auf dem floatenden Gate des zu beschreibenden Speichertransistors zuverlässig verändert werden kann.
Ferner wird es bevorzugt, dass die Potentialdifferenz zwischen dem ersten Gate-Schreibpotential und dem dritten Gate-Schreibpotential betragsmäßig kleiner als 12 Volt ist, da dadurch die Gate-Source-Potentialdifferenz des nicht beschreibenden Speichertransistors klein genug ist, um eine Veränderung des in dem zweiten Speichertransistor gespeicherten Zustands zu verhindern. In ähnlicher Weise ist eine Potentialdifferenz zwischen dem zweiten Gate-Schreibpotential und dem dritten Potential bevorzugt betragsmäßig kleiner als 12 Volt.
Es wird weiterhin darauf hingewiesen, dass beispielsweise in einer ersten Phase zwischen dem zweiten Zeitpunkt t2 und dem dritten Zeitpunkt t3 an dem nicht zu beschreibenden Speichertransistor eine Gate-Source-Potentialdifferenz anliegt, die größer als eine Schwellenspannung des nicht zu beschreibenden Speichertransistors ist. Da der zugehörige Schalter zwischen dem Drain-Anschluss des nicht zu beschreibenden Speichertransistors und der Bitleitung 122, 222 allerdings geöffnet ist, fließt kein Strom durch den nicht zu beschreibenden Speichertransistor. Schließlich sei darauf hingewiesen, dass auch ein Schalter zwischen dem Drain-Anschluss des zu beschreibenden Speichertransistors und der Bitleitung 122, 222 in dem Schreibbetrieb geöffnet ist, so dass auch durch den zu beschreibenden Speichertransistor kein Drain-Strom fließen kann. Die Veränderung des in den Speichertransistoren gespeicherten Zustands erfolgt somit ohne einen Drain-Stromfluss lediglich durch ein Tunneln von Ladungsträgern durch den Gate-Isolator aufgrund der Potentialdifferenz zwischen dem Gate-Anschluss und dem Source-Anschluss an dem zu beschreibenden Speichertransistor.
Weiterhin ist anzumerken, dass die Ansteuerschaltung die Potentiale an den Gate-Anschlüssen und den Source-Anschlüssen der Transistoren vorzugsweise rampenförmig verändert, so dass eine sprunghafte Veränderung der Potentiale um mehr als 5 Volt vermieden wird. Dadurch kann sichergestellt werden, dass es nicht zu einer hohen ungewollten Veränderung eines in einem der Speichertransistoren gespeicherten Zustands kommt. In anderen Worten, die Ansteuerschaltung ist ausgelegt, um zumindest eines der an die Speichertransistoren angelegten Potentiale in einem rampenförmigen Verlauf derart zu verändern, dass eine sprungförmige Veränderung einer Potentialdifferenz zwischen zwei an den Speichertransistoren anliegenden Potentialen um mehr als 5 Volt vermieden wird.
Im Folgenden wird ein Auslesen der Daten aus der Speicherschaltung 200 beschreiben. Es wird darauf hingewiesen, dass das Auslesen der Daten in ähnlicher Weise erfolgt wie bei der anhand von 6 beschriebenen Speicherschaltung 600. Eine auszulesende Seite aus einer Mehrzahl von auszulesenden Seiten kann hierbei durch ein erstes Seitenauswahlsignal 274 und ein zweites Seitenauswahlsignal 276 ausgewählt werden. Das erste Seitenauswahlsignal 274, das auch mit sel_p1 be zeichnet ist, steuert hierbei einen Gate-Anschluss des ersten Hochvolt-NMOS-Feldeffekttransistors 220 an, während das zweite Seitenauswahlsignal 276 einen Gate-Anschluss des zweiten Hochvolt-NMOS-Feldeffekttransistors 224 ansteuert. Die Seitenauswahlsignale 274, 276 (auch mit sel_p1 und sel_p2 bezeichnet) können somit als Steuerleitungen aufgefasst werden, deren Zustand in Abhängigkeit von einer Adressinformation 134 eingestellt wird. Ist das erste Seitenauswahlsignal 274 aktiv, d. h. auf einem hohen logischen Pegel (sel_p1 = HIGH), so ist bevorzugt das zweite Seitenauswahlsignal 276 inaktiv (sel_p2 = LOW). Somit wird die erste Seite, also ein in dem ersten Speichertransistor 210 (EENMOS) gespeicherter Zustand, ausgelesen. Das Ergebnis des Auslesens, also der Zustand des ersten Speichertransistors 210, wird mit dem Auftreten eines Taktsignals, Bezug nehmend auf 6 auch mit clk_i-Puls bezeichnet, in die EEPROM-Eingabe-Ausgabe-Registerzelle 650 übernommen. Der Eingang der EEPROM-Registerzelle 650 ist hierbei über einen Multiplexer 642 mit der Bitleitung 222 gekoppelt.
Aus der gezeigten Darstellung ist ersichtlich, dass die EEPROM-Registertzelle 650, deren Eingang mit der Bitleitung 222 gekoppelt ist, zu einem bestimmte Zeitpunkt nur Werte entweder der Seite 1 (also des ersten Speichertransistors 210) oder der Seite 2 (also des zweiten Speichertransistors 212) enthält. Man kann somit nicht beide Seiten (also die Seite 1 undr die Seite 2 bzw. den Zustand des ersten Speichertransistors 210 und den Zustand des zweiten Speichertransistors 212) simultan auslesen. Das bedeutet, dass die in den beiden Seiten gespeicherten Daten auf die Seiten bevorzugt so aufgeteilt werden, dass simultan benötigte Daten auf derselben Seite liegen. Wenn das nicht möglich ist, so müssen die Daten der Seite 1 in einer Speichervorrichtung der integrierten Schaltung, die die erfindungsgemäße Speicherschaltung 200 enthält, zwischengespeichert werden, bevor die Seite 2 (bzw. die Daten der Seite 2 oder der Zustand des zweiten Speichertransistors 212) in die oben genannte EEPROM-Registerzelle, deren Eingang mit der Bitleitung 222 gekoppelt ist, übernommen bzw. gelatcht wird. Es wird hierbei darauf hingewiesen, dass das Latchen in das genannte EEPROM-Register bzw. in die EEPROM-Registerzelle wesentlich mehr Zeit benötigt als ein Durchschalten einer adressierten Zeile (in der 5 beispielsweise mit 500 bereits bezeichnet) auf einen Eingabe-/Ausgabe-Bus (IO-Bus) (beispielsweise also auf die parallelen Spalten-Datenleitungen 540). Damit erhöht ein Zugriff auf mehrere Seiten eine Zugriffszeit auf die Daten deutlich.
Idealerweise sollten daher dabei die am häufigsten benötigten Daten auf der ersten Seite untergebracht sein. Auf den weiteren Seiten kann man dann idealerweise Daten speichern, die nur selten benötigt werden. Beispielsweise könnte auf der zweiten Seite ein Identifikationscode eines Bausteins bzw. einer integrierte Schaltung abgespeichert sein, der nur bei einem Einschalten (Power-On) von einer System-CPU abgefragt wird.
Weiterhin ist es möglich, Zugriffsrechte auf unterschiedliche Seiten der erfindungsgemäßen Steuerschaltung 200 unterschiedlich zu definieren. So kann z. B. die Seite 1 nur dem Anwender vorbehalten bleiben, während die Seite 2 nur dem Halbleiterhersteller vorbehalten wird. Bei einer Auslieferung einer integrierten Schaltung mit einer erfindungsgemäßen Speicherschaltung 200 durch den Halbleiterhersteller versperrt beispielsweise der Halbleiterhersteller eine Programmier- und/oder Lesemöglichkeit der Seite 2. Es ist ferner auch denkbar, dass die genannte integrierte Schaltung (IC) selbst auf Seite 2 Benutzungsdaten in Laufe seiner Lebensdauer abspeichert. Beispielsweise kann die integrierte Schaltung bei Erkennen einer Übertemperatur oder einer Überspannung oder eines anderen Parameters außerhalb spezifizierter Grenzen (vorzugsweise sind das maximal zulässige Parameter bzw. maximum rating parameter) wie z. B. Magnetfeld, Druck oder Beschleunigung eine Signatur auf Seite 2 programmieren. Wird ein Bauteil, das die erfindungsgemäße Speicherschaltung 200 enthält, später auffällig, oder gelangt es gar als Feldausfall im Zuge einer Kundenretoure zurück zum Halbleiterhersteller, so kann dieser darin wertvolle Informationen über die Historie des Bausteins erkennen.
3a zeigt ein Schaltbild einer erfindungsgemäßen Speicherschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Speicherschaltung der 3a ist in ihrer Gesamtheit mit 300 bezeichnet. Die Speicherschaltung 300 weist vier Speichertransistoren 310, 312, 314, 316 auf, die jeweils eine zugehörige floatende Gate-Elektrode umfassen. Ein Drain-Anschluss des ersten Speichertransistors 310 ist über einen ersten Schalter 320 mit einer ersten Bitleitung 322 gekoppelt. Ein Drain-Anschluss des zweiten Speichertransistors 312 ist über einen zweiten Schalter 324 mit der ersten Bitleitung 322 gekoppelt. Ferner ist ein Drain-Anschluss des dritten Transistors 314 über einen dritten Schalter 326 mit einer zweiten Bitleitung 328 gekoppelt. Ein Drain-Anschluss des dritten Speichertransistors 316 ist ferner über eine vierten Schalter 330 mit der zweiten Bitleitung 328 gekoppelt.
Gate-Anschlüsse des ersten Speichertransistors 310 und des zweiten Speichertransistors 312 sind ferner mit einer ersten Gate-Ansteuerschaltung 332 gekoppelt, die ausgelegt ist, um erste Schreibdaten 334 zu empfangen und die Gate-Anschlüsse des ersten Speichertransistors 310 und des zweiten Speichertransistors 312 in einem Schreibbetrieb abhängig von den ersten Schreibdaten 334 anzusteuern. Gate-Anschlüsse des dritten Speichertransistors 314 und des vierten Speichertransistors 316 sind ebenfalls miteinander verbunden und ferner mit einer zweiten Gate-Ansteuerschaltung 336 gekoppelt. Die zweite Gate-Ansteuerschaltung 336 ist ausgelegt, um zweite Schreibdaten 338 zu empfangen, und um die Gate-Anschlüsse des dritten Speichertransistors 314 und des vierten Speichertransistors 316 in Abhängigkeit von den zweiten Schreibdaten 338 anzusteuern.
Ferner sind Source-Anschlüsse des ersten Speichertransistors 310 und des dritten Speichertransistors 314 miteinander verbunden und mit einer Source-Ansteuerschaltung 340 gekoppelt. Auf ähnliche Weise sind Source-Anschlüsse des zweiten Speichertransistors 312 und des vierten Speichertransistors 316 miteinander verbunden und mit der Source-Ansteuerschaltung 340 gekoppelt. Die Source-Ansteuerschaltung 340 ist ausgelegt, um eine Adressinformation 342 zu empfangen, und um in einem Schreibbetrieb die Source-Anschlüsse der Speichertransistoren 310, 312, 314, 316 so anzusteuern, dass entweder die in dem ersten Speichertransistor 310 und die in dem dritten Speichertransistor 314 gespeicherten Zustände geändert werden können, während die in dem zweiten Speichertransistor 312 und dem vierten Speichertransistor 316 gespeicherten Zustände unverändert bleiben, oder umgekehrt.
Es wird ferner darauf hingewiesen, dass bevorzugter Weise der erste Schalter 320 und der dritte Schalter 326 in gleicher Weise abhängig von einer Adressinformation angesteuert werden. In anderen Worten, die Steuereingänge des ersten Schalters 320 und des dritten Schalters 326 sind bevorzugt miteinander verbunden. In ähnlicher Weise werden der zweite Schalter 324 und der vierte Schalter 330 gleichzeitig angesteuert. Ferner sei darauf hingewiesen, dass in einem Auslesebetrieb entweder der erste Schalter 320 und der dritte Schalter 326 oder der zweite Schalter 324 und der vierte Schalter 330 geschlossen sind, niemals aber alle Schalter 320, 324, 326, 330 gleichzeitig. In dem Schreibbetrieb hingegen sind die Schalter 320, 324, 326, 330 alle geöffnet.
Es sei hier ferner darauf hingewiesen, dass der erste Speichertransistor 310 und der dritte Speichertransistor 314 zusammen eine erste Speicherseite bilden. Der zweite Speichertransistor 312 und der vierte Speichertransistor 316 bilden eine weitere zweite Speicherseite. Bei dem Auslesen können somit die beiden Bitleitungen 322, 328 entweder den Speicherinhalt der erste Speicherseite weiterleiten (wenn der erste Schalter 320 und der dritte Schalter 326 geschlossen sind) oder einen Speicherinhalt der zweiten Speicherseite (bzw. Speicherbank) weiterleiten (wenn der zweite Schalter 324 und der vierte Schalter 330 geschlossen sind).
Es kann somit allgemein festgehalten werden, dass bevorzugt die Source-Anschlüsse von zu einer Speicherseite (Speicherbank) gehörigen Speichertransistoren miteinander verbunden sind, und dass die Drain-seitigen Schalter von zu einer Speicherseite gehörigen Speichertransistoren gleichzeitig bzw. in gleicher Weise angesteuert werden. Andererseits wird darauf hingewiesen, dass zu der gleichen Bitleitung 322, 328 gehörige Speichertransistoren eine gemeinsame Gate-Ansteuerung aufweisen.
Es sei ferner darauf hingewiesen, dass die erfindungsgemäßen Speicherschaltung 300 um weitere Speichertransistoren erweitert werden kann, wobei Source-Anschlüsse von allen zu der gleichen Speicherbank gehörigen Speichertransistoren miteinander gekoppelt werden können.
3b zeigt ein Schaltbild einer erfindungsgemäßen Speicherschaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung. Die Speicherschaltung 350 umfasst einen ersten Speichertransistor 360, einen zweiten Speichertransistor 362 und einen dritten Speichertransistor 364. Ein Drain-Anschluss des ersten Speichertransistors 360 ist über einen ersten Schalter 370 mit einer ersten Bitleitung 372 gekoppelt. Ein Drain-Anschluss des zweiten Speichertransistors 362 ist ferner über einen zweiten Schalter 374 mit der ersten Bitleitung 372 gekoppelt. Ein Drain-Anschluss des dritten Speichertransistors 364 ist über einen dritten Schalter 376 mit der ersten Bitleitung 372 gekoppelt. Die Gate-Anschlüsse der drei Speichertransistoren 360, 362, 364 sind miteinander verbunden, und ferner mit einer gemeinsamen Gate-Ansteuerschaltung 380 gekoppelt. Die Gate-Ansteuerschaltung 380 erfüllt die gleiche Funktion wie die Gate-Ansteuerschaltungen 332, 336 der Speicherschaltung 300. Die Source-Anschlüsse der drei Speichertransistoren 360, 362, 364 sind ferner mit einer Source-Ansteuerschaltung 384 gekoppelt. Die Source-Ansteuerschaltung 384 ist ausgelegt, um in einem Schreibmodus genau einen Source-Anschluss eines der drei Speichertransistoren 360, 362, 364 so anzusteuern, dass ein in dem betreffenden Speichertransistor gespeicherter Zustand verändert werden kann. Ferner ist die Source-Ansteuerschaltung 384 ausgelegt, um die Source-Anschlüsse der übrigen Speichertransistoren so anzusteuern, dass der darin jeweils gespeicherte Zustand unabhängig von den von der Gate-Ansteuerschaltung 380 gelieferten Ansteuersignalen nicht verändert wird.
Das erfindungsgemäße Konzept funktioniert also auch, wenn mehr als zwei Speichertransistoren eine gemeinsame Gate-Ansteuerung empfangen. Die entsprechende Ansteuerung der zugehörigen Source-Anschlüsse erfolgt dabei derart, dass in einer Gruppe von mehreren Speichertransistoren mit einer gemeinsamen Gate-Ansteuerung zwischen genau einem zu beschreibenden Speichertransistor und den übrigen nicht zu beschreibenden Speichertransistoren unterschieden wird. Gate-Anschlüsse der nicht zu beschreibenden Speichertransistoren können hierbei mit gleichen Signalen angesteuert werden, oder es können verschiedene getrennte Steuersignale verwendet werden, solange sichergestellt ist, dass der in den nicht zu beschreibenden Speichertransistoren gespeicherte Zustand nicht verändert wird.
Das anhand der 3a beschriebene Schaltungskonzept, die Source-Anschlüsse von mehreren Speichertransistoren zu verbinden, lässt sich im Übrigen auch anwenden, wenn mit einer Bitleitung mehr als zwei Speichertransistoren gekoppelt sind. Es sei ferner darauf hingewiesen, dass die gezeigte Speicherschaltung 350 drei Speicherseiten bzw. Speicherbänke aufweist. Dabei gehört beispielsweise der erste Speichertransis tor 360 zu einer ersten Speicherseite, während hingegen der zweite Speichertransistor 362 zu einer zweiten Speicherseite gehört und der dritten Speichertransistor 364 zu einer dritten Speicherseite gehört.
3c zeigt ein Blockschaltbild einer erfindungsgemäßen Speicherschaltung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung. Die Speicherschaltung der 3c ist in ihrer Gesamtheit mit 388 bezeichnet. Die Speicherschaltung 388 umfasst hierbei eine Mehrzahl von Speicherzellen 390, die jeweils beispielhaft zwei Speichertransistoren umfassen. Eine erst Gruppe von Speichertransistoren, die mit 391 bezeichnet ist, gehört zu einer erste Speicherseite. Eine zweite Gruppe von Speichertransistoren, die mit 392 bezeichnet ist, gehört zu einer zweiten Speicherbank. Bei dem gezeigten Ausführungsbeispiel der 3c teilen sich jeweils zwei Speichertransistoren eine Bitleitung 393 und sind über die Bitleitung mit einem Register 394, 394a, 394b verbunden. Somit entsprechen die Speichertransistoren der ersten Gruppe 391 von Speichertransistoren dem ersten Speichertransistor 210 der in der 2a gezeigten Speicherschaltung 200. Die Transistoren der zweiten Gruppe 392 von Speichertransistoren entsprechen weiterhin der in 2a gezeigten Speichertransistoren 212 der Speicherschaltung 200. Die Bitleitung 393 entspricht im Übrigen der Bitleitung 222 der Speicherschaltung 200. Die Speicherschaltung 388 umfasst ferner Hochvolt-NMOS-Feldeffekttransistoren, die den Hochvolt-NMOS-Feldeffekttransistoren 220, 224 der Speicherschaltung 200 entsprechen. Diese Hochvolt-NMOS-Feldeffekttransistoren sind aus Gründen der Übersichtlichkeit in der graphischen Darstellung der 3c allerdings nicht gezeigt. In der graphischen Darstellung der 3c ist ebenso wenig eine Ansteuerschaltung gezeigt, die ausgelegt ist, um basierend auf den Adressinformationen festzulegen, ob die Speichertransistoren der ersten Gruppe 391 von Speichertransistoren über die Speichertransistoren der zweiten Gruppe 392 von Speichertransistoren gelesen werden sollen. Es wird jedoch darauf hingewiesen, dass die Register 394 aufgrund eines Taktsignals 395 in Abhängigkeit von der nicht gezeigten Adressinformation wahlweise der Inhalt der Speichertransistoren der ersten Gruppe 391 von Speichertransistoren oder der Speichertransistoren der zweiten Gruppe 392 von Speichertransistoren zwischenspeichern bzw. latchen können.
Ferner wird darauf hingewiesen, dass Ausgänge der Register 394 mit parallelen Datenleitungen 396 (oder Spalten-Datenleitungen) koppelbar sind, auf denen der Speicherinhalt einer Zeile 397 von Speicherelementen oder Registern gleichzeitig ausgegeben werden kann. Die Ausgabe einer Zeile von Speicherregistern kann wiederum basierend auf einer Adressinformation durch eine Auswahllogik erfolgen. Ferner ist anzumerken, dass mit einer einzigen der parallelen Datenleitungen 397 eine Mehrzahl von Registern 394 verbunden ist, die somit eine Spalte 398 des Speichers bilden. Es sei ferner darauf hingewiesen, dass die Register 394 ausgelegt sind, um ein spaltenweises Paritätssignal zu erzeugen. Das Paritätssignal ist hierbei mit 400 bezeichnet. Ein erstes Register 394a einer Spalte, also beispielsweise ein Register mit der niedrigsten Zeilennummer, erzeugt hierbei ein ursprüngliches Paritätssignal, wobei das ursprüngliche Paritätssignal einen Zustand des Register-Ausgangs des ersten Registers 394a einer Spalte 398 wiedergibt. Ein darauf folgendes Register 394b der gleichen Spalte 398 empfängt daraufhin das ursprüngliche Paritätssignal 400 und führt es einer XOR-Verknüpfung 401 zu, wobei das ursprüngliche Paritätssignal 400 mit einem an einem Ausgang des nachfolgenden Registers 394b anliegenden Signal XOR-verknüpft wird. Bei der XOR-Verknüpfung 401 entsteht ein weiteres Paritätssignal 400, das somit die in der ersten Registerzelle und der zweiten Registerzelle der betreffenden Spalte 398 gespeicherten Daten berücksichtigt. Das weitere Paritätssignal 400 wird daraufhin durch mehrere weitere Registerzellen 394 weitergeleitet und jeweils mit den in den betreffenden Registerzellen 394 gespeicherten Daten XORverknüpft. Somit entsteht ein Spalten-Paritätssignal 403 der Spalte 398, das eine Parität der in Registern von allen Registerzellen 394 der Spalte 398 gespeicherten Daten wiedergibt.
Es wird im Übrigen darauf hingewiesen, dass eine entsprechende Berechnung von weiteren Spalten-Paritätssignalen für die übrigen Spalten des Speichers in analoger Weise durchgeführt werden kann.
Ferner weist die erfindungsgemäße Speicherschaltung 388 eine weitere Paritätsberechnungseinrichtung 405 auf, die mit den parallelen Datenleitungen 396 gekoppelt ist. Die weitere Paritätsberechnungseinrichtung 405 kann hierbei eine Parität der auf den parallelen Datenleitungen 396 anliegenden Daten berechnen und somit ein Zeilen-Paritätssignal 406 für eine ausgewählte Zeile 397 liefern.
In der gezeigten Speicherschaltung 386 kann somit eine automatische Fehlerkorrektur und/oder eine Matrix-Paritäts-Prüfung (Matrix Parity Check) durchgeführt werden. Die Matrix-Paritäts-Prüfung und die automatische Fehlerkorrektur kann ähnlich wie bei herkömmlichen Schaltungen unter Verwendung des Zeilen-Paritätssignals 406 und/oder der Spalten-Paritätssignale 403 der Spalten 398 erfolgen. Es wird im Übrigen darauf hingewiesen, dass bei der erfindungsgemäßen Schaltung aufgrund des Vorhandenseins von mehreren Speicherseiten die Matrix-Paritäts-Prüfung nur seitenweise funktioniert. Eine betreffende auszulesende und/oder zu überprüfende Seite wird dazu in die in den Registerzellen 394 enthaltenen EEPROM-Register gelatcht. Die Spaltenparitäten bzw. die Spaltenparitätssignale 403 werden mit den vertikalen XORs 401 der Registerausgänge berechnet. Für eine detaillierte Darstellung wird hierbei auf die 6 verwiesen, die beispielsweise ein XOR-Gatter 660 zeigt, das ein Ausgangssignal der EEPROM-Eingabe-Ausgabe-Registerzelle 650 mit einem Paritäts-Eingangssignal parity_i verknüpft, um ein Paritätsausgangssignal parity_o zu erhalten, das an eine nachfolgende Stufe weitergeleitet werden kann. Eine Zeilenparität wird hingegen nur über die parallelen Datenleitungen bzw. Ausgangsleitungen 396 berechnet, die in dem Blockschaltbild 500 der 5 beispielsweise mit bitpar_io<15:0> bezeichnet sind. Das heißt, jede Seite enthält ihre Spalten- und Zeilenparitäten und wird somit vollkommen unabhängig von den anderen Seiten korrigiert.
In anderen Worten, um eine Spaltenparität auswerten zu können, muss in alle Registerzellen 394, die zu einer Spalte gehören, die Informationen der gleichen Speicherseite geladen werden, damit ein aussagekräftiges Spaltenparitäts-Signal 403 berechnet werden kann.
Durch die Verdopplung der in der erfindungsgemäßen Speicherschaltung 388 gespeicherten Bits aufgrund der zusätzlichen Verwendung der zweiten (Speicher-) Seite kommt es zu einer Halbierung der Zuverlässigkeit des EEPROMs. Die Fehlerwahrscheinlichkeit steigt also nur linear an. Bei Vorliegen von zwei (Speicher-) Seiten besteht also die doppelte Wahrscheinlichkeit, dass ein nicht mehr korrigierbarer Fehler auftritt (im Vergleich zu einer Speicherschaltung mit nur einer Speicherseite). Würde sich hingegen die Matrix-Paritäts-Prüfung (matrix parity check) über 2 x N Bits anstelle von N Bits erstrecken, so wäre die Fehlerwahrscheinlichkeit um den Faktor 4 größer.
Im Folgenden wird noch die Testbarkeit der erfindungsgemäßen EEPROM-Architektur bzw. der erfindungsgemäßen Speicherschaltung erörtert. Es sei hierbei darauf hingewiesen, dass die soeben diskutierte Zuverlässigkeit (in Bezug auf eine automatische Fehlerkorrektur und eine Matrix-Paritäts-Prüfung) nur den Einfluss der Kern-EEPROM-Zelle (= floatende Gate-Elektrode mit Einkoppeltransistor und EENMOS-Transistor, auch als „floating Gate" bezeichnet) betrachtet. Die Zuverlässigkeit der übrigen Bauteile der Speicherschaltung ist meist von untergeordneter Bedeutung. Trotzdem muss bei einem Wafertest der Speicherschaltung zunächst verifiziert werden, dass alle Transistoren funktionstüchtig sind. Diesbezüglich weist die vorgestellte erfindungsgemäße Struktur den Vorteil auf, dass viele Transistoren von (Speicher-) Seite 1 und (Speicher-) Seite 2 gemeinsam genutzt werden. Somit braucht man trotz doppelter Bitanzahl bei zwei (Speicher-) Seiten gegenüber einer (Speicher-) Seite den Testaufwand nicht zu verdoppeln. Der Testaufwand steigt sublinear. Als Beispiel sei hier angeführt, dass z. B. getestet werden muss, ob der Stromspiegel, der durch den Feldeffekttransistor 230 gebildet wird (auch mit PR bezeichnet), tatsächlich einen hinreichenden Lesestrom in einen mit der Bitleitung 222 verbundenen Knoten (auch als Knoten bit bezeichnet) einprägt. Da sich aber alle Seiten den Knoten bit teilen, muss der PMOS-Transistor 230 (auch mit PR bezeichnet) nur einmal getestet werden.
Im Folgenden werden die Vorteile der erfindungsgemäßen Schaltung hinsichtlich eines (Herstellungs-) Aufwands und eines Verbrauchs an Chipfläche dargestellt. Aus der 2a ist hierbei ersichtlich, dass für den gezeigten Fall von zwei (Speicher-) Seiten der zusätzliche Aufwand der Realisierung der zweiten (Speicher-) Seite darin besteht, das Kern-EEPROM (= Einkoppelkondensator zwischen CG und FG2) und den zweiten Hochvolt-NMOS-Feldeffekttransistor 224 mit der zweiten Seitenauswahlleitung 276 (sel_p2-Leitung) einzubauen. Der erste Hochvolt-PMOS-Transistor 242, der dritte Hochvolt-NMOS-Transistor 246, der PMOS-Transistor 230 (PR) sowie die an die Bitleitung 222 angeschlossene Registerzelle (deren detaillierter Aufbau in der 6 gezeigt ist) können von allen (Speicher-) Seiten gemeinsam genutzt werden. Dadurch kann erheblich Chipfläche gespart werden. Es zeigt sich, dass für zwei (Speicher-) Seiten nur 1,3 mal mehr Chipfläche benötigt wird wie für eine einzelne (Speicher-) Seite.
Es ist im Übrigen auch möglich, auf der zweiten (Speicher-) Seite die gleichen Daten wie auf der ersten (Speicher-) Seite abzuspeichern, um somit die Zuverlässigkeit der Speicherung zu erhöhen bzw. Bitfehler mit höherer Wahrscheinlichkeit zu erkennen. Dabei kann man auf der zweiten Speicherseite ein identisches Bitmuster (Bitpattern) wie auf der ersten Speicherseite abspeichern. Besser ist es freilich, wenn man die Bits invertiert oder sogar noch durcheinanderbringt oder gegeneinander vertauscht (scrambled), damit eine Störsicherheit gegenüber systematischen Fehlern erhöht wird.
Wie anhand der 3b gezeigt, kann man das Prinzip sogar auf mehr als zwei (Speicher-) Seiten erweitern. Dabei wird allerdings die Zugriffszeit beim Auslesen der Speichertransistoren (EENMOS1, EENMOS2, ...) größer, weil die Parasitärkapazität und auch die Leckströme auf der Bitleitung 222, 372 bzw. an dem Knoten bit durch die Vervielfachung der Hochvolt-NMOS-Transistoren 220, 224, 370, 374, 376 steigt.
4 zeigt ferner ein Flussdiagramm eines erfindungsgemäßen Verfahrens gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung. Das in 4 gezeigte Verfahren ist ausgelegt, um Speicherdaten in eine erfindungsgemäße Speicherschaltung 100, 200 einzuschreiben. Das in der 4 gezeigte Verfahren ist in seiner Gesamtheit mit 400 bezeichnet. Ein erster Schritt 410 umfasst hierbei das Empfangen von Schreibdaten sowie das Empfangen einer Adressinformation zur Auswahl einer zu beschreibenden Speicherseite. Ein zweiter Schritt 420 umfasst das Bereitstellen von zwei gleichen Signalen für die Gate-Anschlüsse eines ersten Speichertransistors und eines zweiten Speichertransistors basierend auf den Schreibdaten. In anderen Worten, an die Gate-Anschlüsse von zwei Speichertransistoren werden gleiche Signale angelegt, deren Pegel von dem Datenwert der Schreibdaten abhängig ist. Ein dritter Schritt 430 umfasst das Bereitstellen eines Programmiersignals für einen Source-Anschluss eines zu beschreibenden Speichertransistors aus dem ersten Speichertransistor und dem zweiten Speichertransistor. Das Programmiersignal ist hierbei so gewählt, dass ein Zustand des zu beschreibenden Speichertransistors verändert werden kann. So kann beispielsweise bevorzugt eine Potentialdifferenz zwi schen den Gate-Anschlüssen des zu beschreibenden Speichertransistors anliegenden Signal von dem an den Source-Anschluss des zu beschreibenden Speichertransistors anliegende Signal derart gewählt werden, dass eine Ladung auf einer floatenden Gate-Elektrode des zu beschreibenden Speichertransistors verändert werden kann. Die Auswahl, welcher der zwei Speichertransistoren der zu beschreibender Speichertransistor ist, ist hierbei im Übrigen abhängig von der in dem ersten Schritt 410 empfangenen Adressinformation.
Ein vierter Schritt 440, der bevorzugt parallel zu dem dritten Schritt 430 ausgeführt wird, umfasst ferner ein Ansteuern eine Source-Anschlusses des nicht zu beschreibenden Speichertransistors derart, dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand nicht verändert wird. Hierbei wird bevorzugt der Source-Anschluss des nicht zu beschreibenden Speichertransistors derart angesteuert, dass eine Gate-Source-Potentialdifferenz des nicht zu beschreibenden Speichertransistors hinreichend klein ist, so dass ein Fowler-Nordheim-Tunneln von Ladungsträgern von oder zu der floatenden Gate-Elektrode des nicht zu beschreibenden Speichertransistors vernachlässigbar klein ist.
Es sei hierbei darauf hingewiesen, dass das erfindungsgemäße Verfahren 400 um all diejenigen Schritte bzw. um diejenigen Funktionalitäten erweitert werden kann, die vorher im Bezug auf die erfindungsgemäße Vorrichtung beschrieben wurden. Ferner kann das erfindungsgemäße Verfahren ausgelegt sein, um die in 2b gezeigten Signalverläufe 282, 284, 286 und/oder 288 zu erzeugen. Ferner kann das erfindungsgemäße Verfahren ausgelegt werden, um mehr als zwei Transistoren gleichzeitig anzusteuern, wie dies beispielsweise anhand der 3a und 3b beschrieben wurde. So kann der zweite Schritt 420 das Bereitstellen von mehr als zwei Signalen für die Gate-Anschlüsse von mehr als zwei Speichertransistoren umfassen (vergleiche Gate-Ansteuerschaltung 380 der Speicherschaltung 350). Weiterhin kann der dritte Schritt 430 zum Bereit stellen eines Programmiersignals für mehr als einen Source-Anschluss eines Speichertransistors umfassenden (vergleiche Source-Ansteuerschaltung 340 der Speicherschaltung 300). Ebenso kann der vierte Schritt 440 ein Ansteuern von mehreren Source-Anschlüssen von mehreren nicht zu beschreibenden Speichertransistoren umfassen (vergleiche Source-Ansteuerschaltung 340 der Speicherschaltung 300 sowie Source-Ansteuerschaltung 384 der Speicherschaltung 350).
Weiterhin sei darauf hingewiesen, dass die obigen Schaltungen unter Verwendung von N-Kanal-Speichertransistoren beschrieben wurden. Jedoch ist auch eine komplementäre Schaltungsanordnung denkbar, bei der N-Kanal-Transistoren durch P-Kanal-Transistoren ersetzt sind und umgekehrt. Bei einer komplementären Schaltung sind ferner Vorzeichen von Potentialen bzw. Potentialdifferenzen umgekehrt, während betragsmäßige Relationen erhalten bleiben. Ferner können einige der im Rahmen der Ansteuerschaltung gezeigten Feldeffekttransistoren auch durch Bipolar-Transistoren ersetzt sein. Daneben sei darauf hingewiesen, dass in der vorliegenden Anmeldung der Ausdruck „Hochvolt-Transistor" einen Transistor mit einer Spannungsfestigkeit von mehr als 10 Volt bezeichnet. Hochvolt-Transistoren weisen damit eine erhöhte Spannungsfestigkeit im Vergleich zu Transistoren auf, die nicht als „Hochvolt-Transistoren" gekennzeichnet sind.
Zusammenfassend lässt sich im Hinblick auf 2a also festhalten, dass der Kern der vorliegenden Erfindung darin besteht, dass die Steuer-Gate-Anschlüsse (control gates) mehrerer EEPROM-Kernzellen zusammengelegt werden, während die Source-Anschlüsse der EEPROM-Transistoren jedoch separiert werden und die Drain-Anschlüsse der EEPROM-Transistoren über Hochvolt-NMOS-Transistoren an den gemeinsamen Knoten bit (also an die Bitleitung 223) geschaltet werden. Werden zwei EEPROM-Kernzellen derart verschaltet, so kann man damit zwei (Speicher-) Seiten (pages) definieren, die über die Gate- Anschlüsse der Hochvolt-NMOS-Auswahltransistoren 220, 224 (HVN1, HVN2) beim Auslesen ausgewählt werden können.
Es können somit gemäß der vorliegenden Erfindung an einem Knoten, der mit CG bezeichnet ist, mehrere Steuer-Gate-Anschlüsse (control gates) von weiteren EEPROM-Zellen angeschlossen sein. Die NMOS-EEPROM-Transistoren dieser Zellen (mit EENMOS1 und EENMOS2 bzw. 210, 212 bezeichnet) haben hierbei zugeordnet Hochvolt-NMOS-Transistoren (auch mit HVN1 und HVN2 bzw. mit 220, 224 bezeichnet), die alle mit ihren Source-Anschlüssen oder Drain-Anschlüssen an dem Knoten bit bzw. an der Bitleitung 222 zusammengeschaltet sind. Jede der genannten Zellen hat ihre dedizierte Löschleitung 270, 272 (auch als erase_pin-Leitungen erase_pinl, erase_pin2 bezeichnet) und ihr dediziertes (Seiten-) Auswahlsignal 274, 276 (auch als select-Signal sel_p1 bzw. sel_p2 bezeichnet) für die erste Zelle und die zweite Zelle an dem gemeinsamen CG-Knoten.
Weitere Zellen können entsprechend parallel eingeschaltet werden, wie beispielsweise in 3b gezeigt ist, so dass mehr als zwei (Speicher-) Seiten zur Verfügung stehen. Die Gesamtheit aller einer Seitenauswahlleitung 274, 276 zugeordneten Zellen bildet dann eine Speicherseite. Beispielsweise bildet die Gesamtheit aller der ersten Seitenauswahlleitung sel_p1 zugeordneten Zellen per Definition die (Speicher-) Seite 1 (pagel) des EEPROM, während alle Zellen mit p2 zu einer zweiten (Speicher-) Seite p2 gehören. Im übrigen sei darauf hingewiesen, dass das Register (bzw. die Registerzelle, die Spalten-XOR-Gatter und die vertikal verlaufenden parallelen Datenleitungen (bitpar_io-Leitungen) gegenüber den anhand der 5 und 6 beschriebenen Anordnungen im Wesentlichen unverändert bleiben (vgl. Registerzelle 650, XOR-Gatter 660, parallele Spalten-Datenleitungen 540, 698).
Die vorliegende Erfindung schafft somit eine Speicherschaltung, die gegenüber herkömmlichen Speicherschaltungen eine Erhöhung der Speicherkapazität ermöglicht, wobei sich nur ein vergleichsweise geringer Mehrbedarf an Chipfläche ergibt. Somit ermöglicht die vorliegende Erfindung die kostengünstige Realisierung eines wiederbeschreibbaren Speichers beispielsweise in einer integrierten Sensorschaltung.

100: Speicherschaltung
110: erster Speichertransistor
112: zweiter Speichertransistor
114: floatende Gateelektrode
116: floatende Gateelektrode
120: erster Schalter
122: Bitleitung
124: zweiter Schalter
130: Ansteuerschaltung
132: Schreibdaten
134: Adressinformation
136: Schreibsignal
140: Ansteuersignal
142: Ansteuersignal
150: erstes Source-Asignal
152: zweites Source-Signal
200: Speicherschaltung
210: erster Speichertransistor
212: zweiter Speichertransistor
220: erster Hochvolt-NMOS-Transistor
222: Bitleitung
224: zweiter Hochvolt-NMOS-Transistor
230: PMOS-Feldeffekttransistor
240: Gate-Ansteuerschaltung
242: erster Hochvolt-PMOS-Transistor
244: Schreibspannungsanschluss
246: dritter Hochvolt-NMOS-Transistor
250: niedriges Potential
254: Niedervolt-PMOS-Feldeffekttransistor
256: Niedervolt-NMOS-Feldeffekttransistor
260: Schreibdateneingang
262: Schreibsignal
270: erster Löschanschluss
272: zweiter Löschanschluss
274: erstes Seitenauswahlsignal
276: zweites Seitenauswahlsignal
280: graphische Darstellung
282: erste graphische Darstellung
284: zweite graphische Darstellung
286: dritte graphische Darstellung
288: vierte graphische Darstellung
t1: erster Zeitpunkt
t2: zweiter Zeitpunkt
t3: dritter Zeitpunkt
t4: vierter Zeitpunkt
t5: fünfter Zeitpunkt
t6: sechster Zeitpunkt
t7: siebter Zeitpunkt
300: Speicherschaltung
310: erster Speichertransistor
312: zweiter Speichertransistor
314: dritter Speichertransistor
316: vierter Speichertransistor
320: erster Schalter
322: erste Bitleitung
324: zweiter Schalter
326: dritter Schalter
328: zweite Bitleitung
330: vierter Schalter
332: Gate-Ansteuerschaltung
334: erste Schreibdaten
336: Gate-Ansteuerschaltung
338: zweite Schreibdaten
340: Source-Ansteuerschaltung
342: Adressinformation
350: Speicherschaltung
360: erster Speichertransistor
362: zweiter Speichertransistor
364: dritter Speichertransistor
370: erster Schalter
372: erste Bitleitung
374: zweiter Schalter
376: dritter Schalter
380: Gate-Ansteuerschaltung
384: Source-Ansteuerschaltung
388: Speicherschaltung
390: Speicherzellen
391: erste Gruppe von Speichertransistoren
392: zweite Gruppe von Speichertransistoren
393: Bitleitung
394: Registerzellen
395: Taktsignal
396: Spalten-Datenleitung
397: Zeile
398: Spalte
400: ursprüngliches Paritätssignal
401: XOR-Verknüpfung
402: weiteres Paritätssignal
403: Spalten-Paritätssignal
405: Paritäts-Berechnungseinrichtung
406: Zeilen-Paritätssignal
409: Flussdiagramm
410: erster Schritt
420: zweiter Schritt
430: dritter Schritt
440: vierter Schritt
500: EEPROM-Architektur
510: Adressdecoder
512: parallele Datensignale
514: parallele Datensignale
516: Signal zum Aktivieren der Fehlerkorrektur
518: Zustand der Fehlerkorrektor
530: EEPROM-Bank
540: parallele Spaltensignale
550: Eingabe-Ausgabe-Register
560: serielles Datensignal
562: Taktsignal
570: serielles Ausgangssignal
600: EEPROM-Architektur
610: EEPROM-Speichertransistor
612: floatende Gate-Elektrode
614: Gate-Anschluss
620: Gate-Ansteuerschaltung
622: erster Hochvolt-PMOS-Transistor
624: erster Hochvolt-NMOS-Transistor
626: niedriges Potential
630: Ansteuerschaltung
634: zu schreibende Daten
640: zweiter Hochvolt-NMOS-Transistor
642: Multiplexer
644: zweiter PMOS-Transistor
650: EEPROM-Eingabe-Ausgabe-Register-Zelle
660: XOR-Gatter
670: Schreibspannungsleitung
672: Löschleitung
674: Steuerleitung
678: Auswahlleitung
680: Ansteuerleitung
690: Eingang
692: Taktleitung
694: Schalter
696: Ausgang
698: Spalten-Datenleitung

Claims

Speicherschaltung (100; 200; 300; 350; 388) mit folgenden Merkmalen: einem ersten nicht-flüchtigen Speichertransistor (110; 210; 310; 360; 391) mit einer floatenden Gate-Elektrode (114; 214) und einem Gate-Anschluss (G); und einem zweiten nicht-flüchtigen Speichertransistor (112; 212; 312; 362; 392) mit einer floatenden Gate-Elektrode (116; 216) und einem Gate-Anschluss; einem ersten Schalter (120; 220; 320; 370), der zwischen einen Drain-Anschluss des ersten Speichertransistors und eine Bitleitung (122; 222; 322; 372) zum Auslesen einer in der Speicherschaltung gespeicherten Information geschaltet ist; einem zweiten Schalter (124; 224; 324; 374), der zwischen einen Drain-Anschluss des zweiten Speichertransistors und die Bitleitung geschaltet ist, wobei der erste Schalter und der zweite Schalter ausgelegt sind, um bei dem Auslesen wahlweise den Drain-Anschluss des ersten Speichertransistors oder den Drain-Anschluss des zweiten Speichertransistors mit der Bitleitung zu koppeln; und einer Ansteuerschaltung (130; 240; 332, 340; 380, 384), die ausgelegt ist, um in einem Schreibbetrieb Schreibdaten (132; 260; 334) in einen der Speichertransistoren einzuschreiben, wobei die Ansteuerschaltung ausgelegt ist, um basierend auf den Schreibdaten gleiche Signale (140, 142; 282, 288; CG) an die Gate-Anschlüsse des ersten Speichertransistors und des zweiten Speichertransistors anzulegen; um ein Programmiersignal (284) an einem Source-Anschluss des zu beschreibenden Speichertransistors anzulegen, das es ermöglicht, einen in dem zu beschreibenden Speichertransistor gespeicherten Zustand zu verändern; und um einen Source-Anschluss eines nicht zu beschreibenden Speichertransistors derart anzusteuern, dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand nicht verändert wird.
Speicherschaltung gemäß Anspruch 1, bei der ein erster Anschluss des ersten Schalters (120; 220; 320; 370) mit dem Drain-Anschluss des ersten Speichertransistors (110; 210; 310; 360; 391) verbunden ist, bei der ein zweiter Anschluss des ersten Schalters mit der Bitleitung (122; 222; 322; 372) verbunden ist, bei der ein erster Anschluss des zweiten Schalters (124; 224; 324; 374) mit dem Drain-Anschluss des zweiten Speichertransistors (112; 212; 312; 362; 392) verbunden ist, und bei der ein zweiter Anschluss des zweiten Schalters mit der Bitleitung verbunden ist.
Speicherschaltung gemäß Anspruch 1 oder 2, bei der der erste Schalter (120; 220; 320; 370) und/oder der zweite Schalter (124; 224; 324; 374) einen Hochvolt-MOS-Feldeffekttransistor umfassen, dessen erster Kanalanschluss mit dem Drain-Anschluss des zugeordneten Speichertransistors (110, 112; 210, 212; 310, 312; 360, 362; 391, 392) verbunden ist, und dessen zweiter Kanalanschluss mit der Bitleitung (122; 222; 322; 372) verbunden ist.
Speicherschaltung gemäß einem der Ansprüche 1 bis 3, bei der der Gate-Anschluss des ersten Speichertransistors (110; 210; 310; 360; 391) mit dem Gate-Anschluss des zweiten Speichertransistors (112; 212; 312; 362; 392) leitend verbunden ist.
Speicherschaltung gemäß einem der Ansprüche 1 bis 4, bei der die Speichertransistoren (110, 112; 210, 212; 310, 312; 360, 362; 391, 392) ausgelegt sind, um eine Einstellung des in dem Speichertransistor gespeicherten Zustands durch eine Veränderung einer Ladung auf der zugehörigen floatenden Gate-Elektrode (114; 214) aufgrund eines Tunnelns von Ladungsträgern durch einen Gate-Isolator des ersten Speichertransistors zu ermöglichen.
Speicherschaltung gemäß einem der Ansprüche 1 bis 5, bei der die Ansteuerschaltung (130; 240; 332, 340; 380, 384) ausgelegt ist, um in dem Schreibbetrieb an den Gate-Anschlüssen der Speichertransistoren (110, 112; 210, 212; 310, 312; 360, 362; 391, 392) ein erstes Potential anzulegen, an den Source-Anschluss des zu beschreibenden Speichertransistors ein Programmiersignal mit einem zweiten Potential anzulegen, und an dem Source-Anschluss des nicht zu beschreibenden Speichertransistors ein drittes Potential anzulegen, wobei die Ansteuerschaltung ausgelegt ist, um beim Schreiben eines ersten Datenwerts („1") die angelegten Potentiale derart einzustellen, dass das zweite Potential niedriger ist als das erste Potential und das dritte Potential sich von dem ersten Potential betragsmäßig weniger stark unterscheidet als das zweite Potential, und wobei die Ansteuerschaltung ausgelegt ist, um beim Schreiben eines zweiten Datenwerts („0") die angelegten Potentiale derart einzustellen, dass das zweite Potential höher ist als das erste Potential, und das dritte Potential sich von dem ersten Potential weniger stark unterscheidet als das zweite Potential.
Speicherschaltung gemäß einem der Ansprüche 1 bis 5, bei der die Ansteuerschaltung (130; 240; 332, 340; 380, 384) eine Gate-Ansteuerschaltung und eine Source-Ansteuerschaltung umfasst, wobei die Source-Ansteuerschaltung die Source-Anschlüsse unabhängig von dem zu schreibenden Datenwert ansteuert, wobei die Gate-Ansteuerschaltung beim Schreiben eines Datenwerts an den Gate-Anschlüssen der Speichertransistoren (110, 112; 210, 212; 310, 312; 360, 362; 391, 292) in Abhängigkeit von dem zu schreibenden Datenwert ein erstes Gate-Schreibpotential oder ein zweites Gate-Schreibpotential anlegt, wobei die Source-Ansteuerschaltung beim Schreiben ferner den Source-Anschluss des nicht zu beschreibenden Speichertransistors so ansteuert, dass an dem Sourceanschluss des nicht zu beschreibenden Speichertransistors ein drittes Potential anliegt, so dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand unabhängig von dem Gate-Schreibpotential unverändert bleibt, wobei die Source-Ansteuerschaltung ausgelegt ist, um in einer ersten Phase an den Source-Anschluss des zu beschreibenden Speichertransistors ein zweites Potential anzulegen, das so gewählt ist, dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand verändert werden kann, wenn das erste Gate-Schreibpotential anliegt, und dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand unverändert bleibt, wenn das zweite Gate-Schreibpotential anliegt, wobei die Source-Ansteuerschaltung ausgelegt ist, um in einer zweiten Phase an den Source-Anschluss des zu beschreibenden Speichertransistors ein viertes Potential anzulegen, das so gewählt ist, dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand verändert werden kann, wenn das zweite Gate-Schreibpotential anliegt, und dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand unverändert bleibt, wenn das erste Gate-Schreibpotential anliegt.
Speicherschaltung gemäß Anspruch 7, wobei das erste Gate-Schreibpotential höher als das zweite Gate-Schreibpotential ist, wobei das zweite Potential niedriger als das erste Gate-Schreibpotential ist, und wobei sich das dritte Potential betragsmäßig weniger von dem ersten Gate-Schreibpotential unterscheidet als das zweite Potential.
Speicherschaltung gemäß Anspruch 7 oder 8, wobei das erste Gate-Schreibpotential höher als das zweite Gate-Schreibpotential ist, wobei das vierte Potential höher als das zweite Gate-Schreibpotential ist, und wobei sich das dritte Potential betragsmäßig weniger von dem zweiten Gate-Schreibpotential unterscheidet als das vierte Potential.
Speicherschaltung gemäß einem der Ansprüche 7 bis 9, wobei eine Potentialdifferenz zwischen dem ersten Gate-Schreibpotential und dem zweiten Potential so gewählt ist, dass bei Anliegen des ersten Gate-Schreibpotentials an dem Gate-Anschluss des zu beschreibenden Speichertransistors und des zweiten Potentials an dem Source-Anschluss des zu beschreibenden Speichertransistors ein Fowler-Nordheim-Tunneln durch einen Gate-Isolator des zu beschreibenden Speichertransistors auftritt, so dass sich eine Ladung auf der floatenden Gate-Elektrode des zu beschreibenden Speichertransistors verändert, um einen in dem zu beschreibenden Speichertransistor gespeicherten Zustand zu verändern, und wobei eine Potentialdifferenz zwischen dem zweiten Gate-Schreibpotential und dem vierten Potential so gewählt ist, dass bei Anliegen des zweiten Gate-Schreibpotentials an dem Gate-Anschluss des zu beschreibenden Speichertransistors und des zweiten Potentials an dem Source-Anschluss des zu beschreibenden Speichertransistors ein Fowler-Nordheim-Tunneln durch einen Gate-Isolator des zu beschreibenden Speichertransistors auftritt, so dass sich eine Ladung auf der floatenden Gate-Elektrode des zu beschreibenden Speichertransistors verändert, um einen in dem zu beschreibenden Speichertransistor gespeicherten Zustand zu verändern.
Speicherschaltung gemäß einem der Ansprüche 7 bis 10, wobei eine Potentialdifferenz zwischen dem ersten Gate-Schreibpotential und dem dritten Potential derart ist, dass ein Fowler-Nordheim-Tunneln durch einen Gate-Isolator des nicht zu beschreibenden Speichertransistors höchstens in vernachlässigbarer Weise auftritt, so dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand unverändert bleibt.
Speicherschaltung gemäß einem der Ansprüche 7 bis 11, wobei die Speichertransistoren (110, 112; 210, 212; 310, 312, 314, 316; 360, 362, 364; 391, 392) NMOS-Transistoren mit floatender Gate-Elektrode (114, 116; 214, 216) sind, und wobei eine Potentialdifferenz zwischen dem ersten Gate-Schreibpotential und dem dritten Potential größer als eine Schwellenspannung des nicht zu beschreibenden Speichertransistors ist, so dass der nicht zu beschreibenden Speichertransistor bei Anliegen des ersten Gate-Schreibpotentials an seinem Gate-Anschluss und des dritten Potentials an seinem Source-Anschluss in einem leitfähigen Zustand ist.
Speicherschaltung gemäß einem der Ansprüche 7 bis 12, wobei die Ansteuerschaltung (130; 240; 332, 340; 380, 384) ferner ausgelegt ist, um in einem Lesebetrieb einen in einem auszulesenden Speichertransistor aus dem ersten Speichertransistor (110; 210; 310; 360; 391) und dem zweiten Speichertransistor (112; 212; 312; 362; 392) gespeicherten Zustand auszulesen, wobei die Ansteuerschaltung ausgelegt ist, um ein Lesesignal an die Gate-Anschlüsse des ersten Speichertransistors und des zweiten Speichertransistors anzulegen, zumindest den Source-Anschluss des auszulesenden Speichertransistors so anzusteuern, dass ein Strom durch den Source-Anschluss des auszulesenden Speichertransistors fließen kann, und ein Schaltsignal (274, 276) an den Schalter zwischen dem auszulesenden Speichertransistor und der Bitleitung (122; 222; 322; 372) anzulegen, um den Drain-Anschluss des auszulesenden Speichertransistors mit der Bitleitung elektrisch wirksam zu koppeln.
Speicherschaltung gemäß einem der Ansprüche 1 bis 13, die ferner folgende Merkmale aufweist: einen dritten nicht-flüchtigen Speichertransistor (314) mit einer floatenden Gate-Elektrode und einem Gate-Anschluss; einen vierten nicht-flüchtigen Speichertransistor (316) mit einer floatenden Gate-Elektrode und einem Gate-Anschluss; einen dritten Schalter (326), der zwischen einen Drain-Anschluss des dritten Speichertransistors und eine zweite Bitleitung (328) zum Auslesen einer in der Speicherschaltung gespeicherten Information geschaltet ist; und einen vierten Schalter (330), der zwischen einen Drain-Anschluss des vierten Speichertransistors und die zweite Bitleitung (328) geschaltet ist, wobei der dritte Schalter und der vierte Schalter ausgelegt sind, um bei einem Auslesen wahlweise den Drain-Anschluss des dritten Speichertransistors oder den Drain-Anschluss des vierten Speichertransistors mit der Bitleitung zu koppeln, eine zweite Gate-Ansteuerschaltung (336), die ausgelegt ist, um basierend auf zweiten Schreibdaten gleiche Signale an die Gate-Anschlüsse des dritten Speichertransistors und des vierten Speichertransistors anzulegen, wobei die Ansteuerschaltung (340) ferner ausgelegt ist, um einen Source-Anschluss des dritten Speichertransistors (314) in der gleichen Weise anzusteuern wie den Source-Anschluss des ersten Speichertransistors (310), und um einen Source-Anschluss des vierten Speichertransistors (316) in der glei chen Weise anzusteuern wie den Source-Anschluss des zweiten Speichertransistors (312).
Speicherschaltung gemäß Anspruch 14, bei der die Source-Anschlüsse des ersten Speichertransistors (310) und des dritten Speichertransistors (314) leitend verbunden sind, und bei der die Source-Anschlüsse des zweiten Speichertransistors (312) und des vierten Speichertransistors (316) leitend verbunden sind.
Speicherschaltung gemäß einem der Ansprüche 1 bis 15, wobei die Speicherschaltung einen weiteren nicht-flüchtigen Speichertransistor (364) mit einer floatenden Gate-Elektrode und einem Gate-Anschluss sowie einen weiteren Schalter (376), der zwischen einen Drain-Anschluss des weiteren Speichertransistors (364) und die Bitleitung (372) geschaltet ist, umfasst, wobei die Ansteuerschaltung ausgelegt ist, um basierend auf den Schreibdaten gleiche Signale (140, 142; 282, 288; CG) an die Gate-Anschlüsse des ersten Speichertransistors, des zweiten Speichertransistors und des weiteren Speichertransistors anzulegen; und wobei die Ansteuerschaltung (380, 384) ausgelegt ist, um in dem Schreibbetrieb den Source-Anschluss des weiteren Speichertransistors derart anzusteuern, dass ein in dem weiteren Speichertransistor gespeicherter Zustand nicht verändert wird.
Ansteuerschaltung (130; 240; 332, 340; 380, 384) zum Ansteuern eines Speichers mit einem ersten nicht-flüchtigen Speichertransistor (119; 210; 310; 360; 391) mit einer floatenden Gate-Elektrode (114; 214) und einem Gate-Anschluss, und einem zweiten nicht-flüchtigen Speichertransistor (112; 212; 312; 362; 392) mit einer floatenden Gate-Elektrode (116; 216) und einem Gate-Anschluss, sowie einem ersten Schalter (120; 220; 320; 370), der zwischen einen Drain-Anschluss des ersten Speichertransistors und eine Bitleitung (122; 222; 322; 372) zum Auslesen einer in der Speicherschaltung gespeicherten Information geschaltet ist, und einem zweiten Schalter, der zwischen einen Drain-Anschluss des zweiten Speichertransistors und die Bitleitung geschaltet ist, wobei der erste Schalter und der zweite Schalter ausgelegt sind, um bei einem Auslesen wahlweise den Drain-Anschluss des ersten Speichertransistors oder den Drain-Anschluss des zweiten Speichertransistors mit der Bitleitung zu koppeln, zum Einschreiben von Schreibdaten in einen der Speichertransistoren, mit folgenden Merkmalen: einer Einrichtung zum Bereitstellen von gleichen Signalen für die Gate-Anschlüsse des ersten Speichertransistors und des zweiten Speichertransistors basierend auf den Schreibdaten; einer Einrichtung zum Bereitstellen eines Programmiersignals für einen Source-Anschluss des zu beschreibenden Speichertransistors, wobei das Programmiersignal ausgelegt ist, um zu ermöglichen, dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand verändert wird; und einer Einrichtung zum Ansteuern eines Source-Anschlusses eines nicht zu beschreibenden Speichertransistors derart, dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand nicht verändert wird.
Verfahren zum Einschreiben von Schreibdaten in einen Speichertransistor in einer Speicherschaltung mit einem ersten nicht-flüchtigen Speichertransistor (110; 210; 310; 360; 391) mit einer floatenden Gate-Elektrode (114; 214) und einem Gate-Anschluss, einem zweiten nicht-flüchtigen Speichertransistor (112; 212; 312; 362; 392) mit einer floatenden Gate-Elektrode (116; 216) und einem Gate-Anschluss, einem ersten Schalter (120; 220; 320; 370), der zwischen einen Drain-Anschluss des ersten Speichertransistors und eine Bitleitung (122; 222; 322; 372) zum Auslesen einer in der Speicherschaltung gespeicherten Information geschaltet ist, und einem zweiten Schalter (124; 224; 324; 374), der zwischen einen Drain-Anschluss des zweiten Speichertransistors und die Bitleitung geschalten ist, wobei der erste Schalter und der zweite Schalter ausgelegt sind, um bei dem Auslesen wahlweise den Drain-Anschluss des ersten Speichertransistors oder den Drain-Anschluss des zweiten Speichertransistors mit der Bitleitung zu koppeln, in einen der Speichertransistoren in einem Schreibbetrieb, mit folgenden Schritten: Empfangen (410) von Schreibdaten; Bereitstellen (420) von gleichen Signalen für die Gate-Anschlüsse des ersten Speichertransistors und des zweiten Speichertransistors basierend auf den Schreibdaten; Bereitstellen (430) eines Programmiersignals für einen Source-Anschluss des zu beschreibenden Speichertransistors, wobei das Programmiersignal ausgelegt ist, um zu ermöglichen, dass ein in dem zu beschreibenden Speichertransistor gespeicherter Zustand verändert wird; und Ansteuern (440) eines Source-Anschlusses eines nicht zu beschreibenden Speichertransistors aus dem ersten Speichertransistor und dem zweiten Speichertransistor derart, dass ein in dem nicht zu beschreibenden Speichertransistor gespeicherter Zustand nicht geändert wird.