DE10214898B4 - Speicherschaltung - Google Patents

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    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates

Abstract

Speicherschaltung mit zumindest einer nicht-flüchtigen Speicherzelle, wobei die nicht-flüchtige Speicherzelle folgende Merkmale aufweist:
einen selbstsperrenden pMOS-Transistor (30) mit einem Floating-Gate (FG1);
einen selbstsperrenden nMOS-Transistor (32) mit einem von dem Floating-Gate (FG1) des pMOS-Transistors (30) isolierten Floating-Gate (FG2);
einen Steuereingang (CG), der kapazitiv mit dem Floating-Gate (FG1) des pMOS-Transistors (30) und dem Floating-Gate (FG2) des nMOS-Transistors (32) gekoppelt ist,
wobei der pMOS-Transistor (30) und der nMOS-Transistor (32) durch einen Verbindungspunkt verbunden sind und der Verbindungspunkt mit einem Ausgang (40) der Speicherzelle verbunden ist,
wobei der pMOS-Transistor (30) ferner mit einem ersten Anschluss der Speicherzelle verbunden ist und der nMOS-Transistor (32) ferner mit einem zweiten Anschluss der Speicherzelle verbunden ist, wobei über den ersten und den zweiten Anschluss eine Versorgungsspannung (Vsup) an die Speicherzelle anlegbar ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Speicherschaltung und insbesondere eine Speicherschaltung mit zumindest einer nicht-flüchtigen Speicherzelle und in der Regel einer Mehrzahl von nicht-flüchtigen Speicherzellen. Darüber hinaus bezieht sich die vorliegende Erfindung insbesondere auf Speicherschaltungen mit EEPROM-Speicherzellen (EEPROM = Electrically Erasable and Programmable Read Only Memories) und den Aufbau einer modifizierten, redundanten EEPROM-Speicherzelle. Darüber hinaus befasst sich die Erfindung damit, wie der logische Zustand (HIGH oder LOW) einer Speicherzelle ausgelesen werden kann, so dass derselbe einer weiteren Signalverarbeitung zugeführt werden kann.
  • EEPROM-Speicherzellen für höchstintegrierte Anwendungen, wie sie beispielsweise in tragbaren Computern Verwendung finden, sind beispielsweise aus „An enhanced 16K EEPROM", Lubin Gee, Pearl Cheng, Yogendra Bobra, und Rustam Mehta, IEEE J. Sol. Stat. Circ., Bd. SC-17, Nr. 5, Oktober 1982, S. 828–832; und „An Experimental 4-Mb Flash EEPROM with Sector Erase", Mike McConnell et al., IEEE J. Sol. Stat. Circ., Bd. 26, Nr. 4, April 1991, S. 484–491, bekannt.
  • Der Aufbau von Speicherzellen ist in den 1a und 1b gezeigt. Die in 1a gezeigte Speicherzelle umfasst einen nMOS-Transistor 10, der ein Floating-Gate FG und ein Steuergate CG (CG = Control Gate) aufweist. Das Steuergate CG ist mit einem Eingang 12 der Speicherzelle verbunden. Das Drain des nMOS-Transistors 10 ist mit einem Ausgang 14 der Speicherzelle und dem Drain eines pMOS-Transistors 16, der zum Einprägen einer kleinen Lesespannung in das Drain des nMOS-Transistors 10 dient, verbunden. Die Source des nMOS-Transistors 10 ist mit einem Bezugspotential von beispielsweise 0 V, also Masse, verbunden. Die Source des pMOS- Transistors 16 ist mit einer Versorgungsspannung Vsup verbunden, so dass eine Versorgungsspannung der EEPROM-Speicherzelle, die in 1a gezeigt ist, zwischen der Source des pMOS-Transistors 16 und der Source des nMOS-Transistors 10 anliegt.
  • Die in 1a dargestellte nMOS-EEPROM-Zelle ist eine solche, wie sie typischerweise bei der VLSI-Technik (VLSI = very large scale integration = Höchstintegration) Anwendung findet. Dabei befindet sich über dem Kanal des nMOS-Transistors ein Gatestapel aus Gatedielektrikum, Floating-Gate FG, das von allen anderen Teilen der Schaltung isoliert ist, einem weiteren Dielektrikum und dem Steuergate CG. Das Gatedielektrikum direkt über dem Kanal ist meist möglichst dünn ausgeführt, während das zwischen Floating-Gate FG und Steuergate CG dicker ist.
  • In 1b ist eine alternative EEPROM-Speicherzelle gezeigt, bei der ein Standard-nMOS-Transistor 18 verwendet ist, dessen Gate über einen Kondensator 20 an den Eingang 12 der Speicherzelle angeschlossen ist. Somit ist die Gateelektrode des Standard-nMOS-Transistors 18 durch den Kondensator 20 von allen anderen Teilen der Schaltung isoliert, so dass dieselbe ein Floating-Gate FG darstellt.
  • Die prinzipielle Funktionsweise einer konventionellen EEPROM-Speicherzelle, wie sie oben Bezug nehmend auf die 1a und 1b beschrieben wurde, wird im folgenden erläutert. Wie ausgeführt wurde, ist das Gate des nMOS-Transistors direkt über dem Kanal von allen anderen Teilen der Schaltung isoliert, wobei das Gateoxid, also jenes Dielektrikum zwischen dem Floating-Gate FG und dem Kanal, zumindest ausschnittsweise dünner als üblich ausgeführt ist. Das Floating-Gate ist entweder über ein dickeres Dielektrikum (1a) oder über einen Kondensator (1b) mit einem Steuergate verbunden, wobei dieser Aufbau elektrisch einem nMOS-Transistor entspricht, dessen Gate FG über eine Kapazität angesteuert wird.
  • Schaltet man das Steuergate CG für die Dauer von ca. 10 ms auf eine hohe Spannung, üblicherweise zwischen 10 V und 20 V, je nach Dicke des verwendeten Gateoxids, so kommt es zu einer Spannungsteilung gemäß dem kapazitiven Spannungsteiler durch die Kapazitäten zwischen CG und FG sowie zwischen FG und dem Kanal des nMOS-Transistors. Da das Gateoxid dünner ist als das Oxid zwischen CG und FG ist die Kapazität zwischen FG und Kanal des nMOS-Transistors größer als die Kapazität zwischen CG und FG, so dass der Großteil der angelegten Spannungsdifferenz zwischen CG und Kanal an der CG-FG-Strecke abfällt. Die gesamte Spannung muss so groß sein, dass die Feldstärke im Gateoxid ausreicht, um Ladungsträger vom Kanal durch das Gateoxid auf das Floating-Gate FG tunneln zu lassen. Dieser Vorgang wird Fowler-Nordheim-Tunneln genannt. Dabei fließt ein sehr kleiner Strom. Wird schließlich die hohe Spannung abgeschaltet, so sind die Ladungsträger am Floating-Gate FG gefangen, da dieses elektrisch von seiner Umgebung isoliert ist.
  • Die Ladungsträger befinden sich somit am Floating-Gate und erzeugen eine Spannung ΔU am Einkoppelkondensator CG-FG, so dass der nMOS-Transistor durch eine Gatespannung U(CG)-ΔU angesteuert wird, wobei U(CG) die Spannung ist, die über den Eingang 12 an das Steuergate der Speicherzelle angelegt wird.
  • Wählt man beispielsweise U(CG) während des Auslesens der Speicherzelle derart, dass eine unprogrammierte Zelle mit ΔU = 0 V gerade an der Grenze zwischen Leiten und Sperren betrieben wird, so entscheidet das Vorzeichen von ΔU, ob der nMOS-Transistor sperrt oder leitet. Abhängig von der verwendeten Definition sei beispielsweise bei einer programmierten Zelle ΔU > 0 V, während bei einer gelöschten Zelle ΔU < 0 V sei. Um den jeweiligen Zustand aus der Speicherzelle auszulesen, wird über den pMOS-Transistor 16 ein kleiner Lesestrom in das Drain des nMOS-Transistors 10 bzw. 18 eingeprägt. Ein programmierter nMOS-Transistor sperrt, so dass sein Drain den logischen Zustand HIGH, der der Spannung Vsup entspricht, an nimmt. Ein gelöschter nMOS-Transistor leitet, so dass sein Drain auf LOW, ca. 0 V, gezogen wird.
  • Zum Auslesen der Zellen nach 1a oder 1b wird über den pMOS-Transistor 16 ein Lesestrom der Größenordnung von 1 μA in das Drain des nMOS-Transistors 10 bzw. 18 eingespeist, während an das Steuergate CG eine Schwellspannung des nMOS-Transistors gelegt wird. Falls der nMOS-Transistor leitet, zieht er den Ausgang 14 auf LOW. Falls der nMOS-Transistor sperrt, so geht der Ausgang HIGH. Dieser Lesevorgang verbraucht Leistung, falls der nMOS-Transistor 10 bzw. 18 leitet.
  • Der Kondensator 20 der in 1b dargestellten Speicherzelle kann beispielsweise durch eine kleine Poly-Poly-Kapazität mit einem Kapazitätswert von etwa 20 fF gebildet sein.
  • Die Zuverlässigkeit bekannter EEPROM-Speicher, wie sie beispielsweise oben beschrieben sind, kann durch spezielle Codierungsverfahren erhöht werden. Eine einfache Möglichkeit besteht beispielsweise darin, jedes Bit unter Verwendung zweier Zellen doppelt zu speichern und im Normalbetrieb zu überprüfen, ob beide gespeicherten Varianten übereinstimmen. Falls sie sich unterscheiden, muss ein Fehler aufgetreten sein. Für dieses Verfahren können zwar die Steuergates der beiden Bits durch eine gemeinsame Ansteuerschaltung angesteuert werden, was Fläche spart, jedoch müssen beide Bits separat ausgelesen und miteinander verglichen werden, wodurch sich der Flächenverbrauch für die Ausleseschaltung verdoppelt.
  • In der Praxis ist es häufig so, dass aus einer programmierten „1" zwar eine „0" werden kann, während jedoch aus einer „0" unter Umständen wesentlich seltener eine „1" wird. Daher ist es besser, wenn man ein Bit jeweils als eine „1" und eine „0" speichert. Das Bit wird als korrekt erkannt, wenn die beiden zugehörigen Speicherzellen genau gegengleich programmiert sind. Eine solche Anordnung benötigt jedoch noch mehr Chipfläche, da hier auch die Ansteuerschaltung für die Steuergates der beiden Speicherzellen separat ausgeführt werden muss. Es verdoppelt sich also der Flächenbedarf zur Speicherung eines Bits im Vergleich zur einfachen Speicherung mit einer Zelle pro Bit. Somit wird die erhöhte Zuverlässigkeit durch einen gravierenden Chipflächenverbrauch erkauft.
  • Falls eine Speicherzelle Ladung verliert, ist es zunächst nicht möglich, den ursprünglichen Speicherinhalt zu rekonstruieren. Um dies erreichen zu können, müssen kompliziertere Verfahren angewendet werden, wie sie in der Theorie zum „Vorward Error Coding" entwickelt werden. Dabei wird jedoch zusätzlich zu der zu speichernden Information eine redundante Information mit gespeichert, aus der ein Fehlerfall erkannt und zum Teil auch selbständig behoben werden kann. Somit benötigen auch diese Verfahren zusätzliche Chipfläche, weil sie zusätzliche Speicherzellen plus deren Ansteuerschaltung benötigen.
  • Alternative nicht-flüchtige Speicherzellen, bei denen ein gemeinsames Floating-Gate für einen pMOS-Transistor und einen nMOS-Transistor, die unter Verwendung einer herkömmlichen CMOS-Technologie aufgebaut sein können, verwendet ist, ist in der EP 0756328 A2 und der US-6,028,789 beschrieben. Bei diesen nicht-flüchtigen Speicherzellen mit einem gemeinsamen Floating-Gate sperrt während Leseoperationen immer zumindest einer der beiden Transistoren, so dass der Leistungsverbrauch reduziert ist.
  • Aus der US-4,596,938 ist ein programmierbares Latch bekannt, das EEPROM-Speicherzellen aufweist. Die EEPROM-Speicherzellen umfassen jeweils einen nMOS-FET und einen pMOS-FET, wobei einer der FETs selbstleitend und einer der FETs selbstsperrend ist. Die FETs besitzen jeweils Floating-Gates, so dass über das Anlegen geeigneter Programmierspannungen die Schwellenspannung derselben einstellbar ist. Die Steuergates der FETs sind mit einem gemeinsamen Steuereingang verbunden. Ferner sind die Source-Anschlüsse der FETs mit einem ersten beziehungsweise einem zweiten Spannungsversorgungsanschluss verbunden. Die Drainanschlüsse sind miteinander und mit einem Ausgangsanschluss verbunden. Im unprogrammierten Zustand ist für sämtliche Steuerspannungen, die zwischen den an den Spannungsversorgungsanschlüssen anliegenden Spannungen liegen, einer der FETs leitend, während der andere sperrt. Im programmierten Zustand sperrt der eine der FETs, während der andere leitet.
  • Die erfindungsgemäße Speicherschaltung mit einer nicht-flüchtigen Speicherzelle soll im Gegensatz zu den meistens diskutierten, höchstintegrierten Varianten insbesondere auf jene Anwendungen abzielen, bei denen beispielsweise nur ca. 100 Bit auf einer anwendungsspezifischen integrierten Schaltung (ASIC; ASIC = Application Specific Integrated Circuit) gespeichert werden sollen. Eine beispielhafte solche Anwen dung kann beispielsweise den Abgleich bzw. die Kalibrierung intelligenter Sensoren in dem Modul bzw. in der Baugruppe, in der dieselben eingesetzt sind, betreffen. Für derartige Anwendungen gilt eine Anzahl von Besonderheiten, die in der folgenden Aufzählung aufgeführt sind:
    • 1. Es wird eine relativ kleine Anzahl von Bits pro ASIC benötigt, nämlich in der Größenordnung von 100.
    • 2. Die EEPROM-Speicherzelle soll möglichst ohne Änderungen im Prozessablauf, d. h. ohne zusätzliche Prozessierungsschritte und Masken, alleine mit den verfügbaren Standard-Bauelementen aufgebaut werden.
    • 3. Falls eine Speicherzelle aufgrund eines Defekts Ladung verliert, darf dies nicht zu einem falschen Speicherinhalt führen, d. h. einfache Defekte müssen automatisch korrigiert werden.
    • 4. Im Falle eines sich abzeichnenden Ladungsverlusts soll die Schaltung diesen sicher und möglichst frühzeitig erkennen, um darauf reagieren zu können, indem beispielsweise dem Anwender die Notwendigkeit einer dringenden Wartung angezeigt wird.
    • 5. Der Platzbedarf einer Speicherzelle wird nur zu einem untergeordneten Teil vom eigentlichen Speicherelement bestimmt. Es überwiegt vielmehr der Platzbedarf der Ansteuerschaltung, die die hohen Programmier- und Lösch-Spannungen an die jeweilige Zelle schalten muss.
    • 6. Beim Anschalten der Versorgungsspannung an den ASIC muss der gesamte Speicherinhalt sofort lesbar sein. Insbesondere ist die bei höchstintegrierten EEPROMs verwendete Matrix-Struktur dafür ungeeignet, denn dort muss der Speicher zeilen-, spalten- oder seitenweise ausgelesen werden.
    • 7. Im normalen Betrieb soll der Speicher möglichst wenig statische Leistung verbrauchen.
    • 8. Die Speicherzelle soll möglichst zuverlässig sein, insbesondere dann, wenn der ASIC in der Automobiltechnik oder anderen sicherheitsrelevanten Anwendungen eingesetzt wird. Daraus folgt beispielsweise, dass nur statische, keine dynamische, Logik zum Einsatz kommen darf. Als eine weitere Folge führt dies zu dem Konzept, dass eine EEPROM-Zelle beispielsweise durch ein kontinuierliches Lesesignal ausgelesen wird. Dies steht im Gegensatz zu dynamischen Verfahren, bei denen ein gepulstes Lesesignal verwendet wird. Im kontinuierlichen Fall braucht die EEPROM-Zelle daher nicht möglichst schnell zu sein, so dass sich die erfindungsgemäße Verwendung von langsamen pMOS-Transistoren rechtfertigen lässt.
    • 9. Der schaltungstechnische Overhead muss möglichst gering gehalten werden, insbesondere bei ASICs mit kleiner Chipfläche.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Speicherschaltung mit einer nicht-flüchtigen Speicherzelle zu schaffen, die den Aufbau eines hochzuverlässigen Speichers ermöglicht.
  • Diese Aufgabe wird durch eine Speicherschaltung nach Anspruch 1 gelöst.
  • Die vorliegende Erfindung schafft eine Speicherschaltung mit einer nicht-flüchtigen Speicherzelle, wobei die nicht-flüchtige Speicherzelle folgende Merkmale aufweist:
    eine selbstsperrenden MOS-Transistor mit einem Floating-Gate;
    einen selbstsperrenden MOS-Transistor mit einem von dem Floating-Gate des pMOS-Transistors isolierten Floating-Gate;
    einen Steuereingang, der kapazitiv mit dem Floating-Gate des pMOS-Transistors und dem Floating-Gate des nMOS-Transistors gekoppelt ist,
    wobei der pMOS-Transistor und der nMOS-Transistor durch einen Verbindungspunkt verbunden sind und der Verbindungspunkt mit einem Ausgang der Speicherzelle verbunden ist,
    wobei der pMOS-Transistor ferner mit einem ersten Anschluss der Speicherzelle verbunden ist und der nMOS-Transistor ferner mit einem zweiten Anschluss der Speicherzelle verbunden ist, wobei über den ersten und den zweiten Anschluss eine Versorgungsspannung an die Speicherzelle anlegbar ist.
  • Der pMOS-Transistor und der nMOS-Transistor sind vorzugsweise in CMOS-Technologie gebildet, wobei die Drains des pMOS-Transistors und des nMOS-Transistors miteinander und einem Ausgang der Speicherzelle verbunden sind, die Source des pMOS-Transistors mit dem ersten Anschluss und die Source des nMOS-Transistors mit dem zweiten Anschluss verbunden ist. Allgemein sind bei der nicht-flüchtigen Speicherzelle der erfindungsgemäßen Speicherschaltung jeweils ein Source/Drain-Bereich des pMOS-Transistors und des nMOS-Transistors miteinander verbunden, um eine serielle Verbindung der beiden Transistoren zu implementieren, wobei der Verbindungspunkt mit dem Ausgang der Speicherzelle verbunden ist, während der jeweils nicht verbundene Source/Drain-Bereich des nMOS-Transistors und des pMOS-Transistors mit einem jeweiligen Versorgungsspannungsanschluss verbunden sind.
  • Die erfindungsgemäße nicht-flüchtige Speicherzelle weist somit neben einer herkömmlichen nMOS-Speicherzelle zusätzlich eine pMOS-Speicherzelle auf, die wie die nMOS-Speicherzelle ihr eigenes Floating-Gate besitzt. Wenn somit aufgrund eines lokalen Defekts die Ladung am Floating-Gate der nMOS-Speicherzelle verloren geht, so bleibt die Ladung am Floating-Gate der pMOS-Speicherzelle erhalten. Daher kann die er findungsgemäße nicht-flüchtige Speicherzelle als redundant bezeichnet werden, da ein Bit in Form von Ladungen an zwei unterschiedlichen Knoten des Netzwerks gespeichert wird. Da der pMOS-Transistor und der nMOS-Transistor ähnlich miteinander verbunden sind, wie es bei einem CMOS-Inverter der Fall ist, kann die erfindungsgemäße nicht-flüchtige Speicherzelle als CMOS-EEPROM bezeichnet werden.
  • Die erfindungsgemäße Speicherschaltung kann ferner Steuereinrichtungen zum Anlegen geeigneter Schreibspannungen, Löschspannungen und Lesespannungen an den Eingang der Speicherzelle aufweisen. Ferner können bei bevorzugten Ausführungsbeispielen Einrichtungen vorgesehen sein, um einen Querstrom zwischen dem ersten und dem zweiten Anschluss der nicht-flüchtigen Speicherzelle zu erfassen bzw. um den Ladungszustand der Floating-Gates der Transistoren zu beurteilen.
  • Weiterbildungen der erfindungsgemäßen Speicherschaltung umfassen vorteilhafte Ausführungsformen für eine MOS-Transistoranordnung zum Aufbringen und Entfernen von Ladungen auf die Floating-Gates der nicht-flüchtigen Speicherzelle. Ferner umfassen Weiterbildungen der erfindungsgemäßen Speicherzelle eine Stromwächterschaltung zum Überwachen eines Stroms zwischen dem ersten und dem zweiten Anschluss, wenn die Versorgungsspannung zwischen denselben anliegt, während gleichzeitig die Betriebsbereitschaft der Speicherzelle aufrecht erhalten wird.
  • Bei einer Weiterbildung der erfindungsgemäßen Speicherzelle ist dieselbe mit einem CMOS-Inverter derart gekoppelt, dass der Ausgang der Speicherzelle mit dem Eingang des CMOS-Inverters verbunden ist, während der Eingang der Speicherzelle mit dem Ausgang des CMOS-Inverters verbunden ist. Bei einer solchen Verschaltung kann die Speicherzelle ohne das Anlegen einer Lesespannung an den Steuereingang ausgelesen werden.
  • Derartige und weitere Weiterbildungen der vorliegenden Erfindung sind in den abhängigen Ansprüchen dargelegt.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1a und 1b Schaltungsdiagramme bekannter EEPROM-Speicherzellen;
  • 2a ein Schaltungsdiagramm einer erfindungsgemäßen Speicherzelle;
  • 2b ein Spannungsdiagramm zur Erläuterung der erfindungsgemäßen Speicherzelle;
  • 3 ein Schaltungsdiagramm eines alternativen Ausführungsbeispiels einer erfindungsgemäßen Speicherzelle;
  • 4 ein Schaltungsdiagramm einer erfindungsgemäßen Ansteuerschaltung;
  • 5 eine schematische Darstellung einer erfindungsgemäßen Speicherschaltung mit einer Mehrzahl von Speicherzellen;
  • 6 ein Schaltungsdiagramm eines alternativen Ausführungsbeispiels einer erfindungsgemäßen Ansteuerschaltung für eine alternative Speicherzelle;
  • 7 eine schematische Darstellung einer Speicherschaltung mit einer Mehrzahl von alternativen Speicherzellen;
  • 8 eine Tabelle, die anliegende Signale während verschiedener Betriebsmodi zeigt;
  • 9a) bis 9f) Diagramme, die Signalverläufe während der verschiedenen Betriebsmodi zeigen;
  • 10 ein Schaltungsdiagramm eines ersten Ausführungsbeispiels einer erfindungsgemäßen Stromwächterschaltung;
  • 11 ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels einer erfindungsgemäßen Stromwächterschaltung;
  • 12 ein Schaltungsdiagramm eines dritten Ausführungsbeispiels einer erfindungsgemäßen Stromwächterschaltung;
  • 13 ein Schaltungsdiagramm eines vierten Ausführungsbeispiels einer erfindungsgemäßen Stromwächterschaltung;
  • 14 ein Schaltungsdiagramm einer erfindungsgemäßen Stromwächterschaltung bei Verwendung für eine Mehrzahl von Speicherzellen;
  • 15 und 16 Diagramme, die bei einer erfindungsgemäßen Stromwächterschaltung auftretende Signalverläufe zeigen;
  • 17a bis 17c Ausführungsbeispiele einer modifizierten Ausführungsform einer erfindungsgemäßen Speicherzelle;
  • 18 ein Schaltungsdiagramm eines Ausführungsbeispiels der in 17a gezeigten Speicherzelle;
  • 19 ein Schaltungsdiagramm eines weiteren Ausführungsbeispiels einer erfindungsgemäßen Speicherzelle; und
  • 20a und 20b Darstellungen zur Veranschaulichung erfindungsgemäß verwendbarer nMOS-Transistoren bzw. pMOS-Transistoren mit Floating-Gate.
  • In 2a ist ein Ausführungsbeispiel einer erfindungsgemäßen Speicherschaltung in Form einer nicht-flüchtigen Speicherzelle gezeigt.
  • Die Speicherzelle umfasst einen pMOS-Transistor 30 und einen nMOS-Transistor 32. Der pMOS-Transistor 30 umfasst ein Floating-Gate FG1 und der nMOS-Transistor umfasst ein von FG1 elektrisch isoliertes Floating-Gate FG2. Die Floating-Gates FG1 und FG2 sind kapazitiv mit einem Steueranschluss CG, der als Steuergate bezeichnet werden kann, verbunden. Dies ist in 2a durch Kondensatoren 34 und 36 gezeigt. Der Steueranschluss CG stellt einen Eingang 38 der Speicherzelle dar.
  • Der pMOS-Transistor 30 und der nMOS-Transistor 32 sind an den Drains derselben miteinander und mit einem Ausgang 40 der Speicherzelle verbunden. Die Source des pMOS-Transistors ist mit einem Spannungsversorgungspotential Vsup verbunden, während die Source des nMOS-Transistors 32 auf einem Bezugspotential, üblicherweise 0 V, liegt.
  • An dieser Stelle sei ausgeführt, dass im Rahmen dieser Offenbarung selbstsperrende Feldeffekttransistoren gemeint sind, immer wenn von pMOS- bzw. nMOS-Transistoren die Rede ist, es sei denn es sind ausdrücklich gegenteilige Angaben gemacht.
  • Der pMOS-Transistor 30 und der nMOS-Transistor 32, die bei der erfindungsgemäßen Speicherzelle jeweils ein Floating-Gate aufweisen, können technologisch auf unterschiedliche Arten aufgebaut sein. Zum einen können dieselben jeweils einen Gatestapel, wie er bei herkömmlichen EEPROM-Speicherzellen verwendet ist, aufweisen, bei dem das Gateoxid des nMOS-Transistors und des pMOS-Transistors möglichst dünn ausgeführt ist, ca. 5 bis 10 nm, wobei über dem Gateoxid ein Floating-Gate aufgebracht ist, über dem wiederum ein weiteres Dielektrikum und darüber dann das Steuergate vorgesehen ist. Zum anderen können die erfindungsgemäßen Speicherzellen ohne zusätzlichen Prozessschritt in einem Standard-CMOS-Prozess oder Standard-BiCMOS-Prozess realisiert werden, indem Standard-nMOS-Transistoren und Standard-pMOS-Transistoren verwendet werden. Wie in 2a gezeigt ist, werden die Gateelektroden solcher Standard-nMOS-Transistoren an eine Elektrode eines Einkoppelkondensators (34 bzw. 36 in 2a) geschaltet. Die verbleibenden Elektroden der Einkoppelkondensatoren sind zusammengeschaltet und als Steuergate CG bezeichnet. Dieses dient als Eingang der Speicherzelle.
  • Zur Verdeutlichung der Austauschbarkeit der beiden oben genannten Technologien sei auf die 20a und 20b verwiesen. 20a zeigt zum einen einen Standard-nMOS-Transistor 50, dessen Gate mit einem Einkoppelkondensator 52 verbunden ist, und zum anderen einen nMOS-Transistor 54 mit integriertem Floating-Gate, wie er in herkömmlichen EEPROM-Speicherzellen verwendet wird. Die Austauschbarkeit der Technologien ist durch den Pfeil 56 angezeigt.
  • In gleicher Weise zeigt 20b einen Standard-pMOS-Transistor 60, dessen Gate auf die beschriebene Weise mit einem Einkoppelkondensator 62 verbunden ist. Ferner zeigt 20b einen pMOS-Transistor 64 mit integriertem Floating-Gate. Wiederum ist die Austauschbarkeit der beiden Technologien durch einen Pfeil 66 angezeigt.
  • Zurückkehrend zu 2a wird nun die Funktionsweise der erfindungsgemäßen Speicherzelle erläutert. Wie oben dargelegt wurde, ist das Drain des nMOS-Transistors 32 mit dem Drain des pMOS-Transistors 30 verbunden und ist zugleich mit dem Ausgang 40 der Speicherzelle verbunden. Ferner sind die Steuergates des nMOS-Transistors und des pMOS-Transistors miteinander verbunden, d. h. bei der in 2a gezeigten Kondensatorversion die jeweiligen auf Seiten des Steuereingangs liegenden Kondensatorelektroden der Kondensatoren 34 und 36, und bilden das Steuergate CG, das den Eingang 38 der Speicherzelle darstellt. Die gesamte Speicherzelle hat somit nur einen Eingang, an den im Programmierfall bzw. Schreibfall eine hohe positive Programmierspannung, im Löschfall eine hohe negative Löschspannung und im normalen Betriebsfall eine Lesespannung angeschaltet wird. Somit erhöht sich durch den pMOS-Transistor der Aufwand in der Ansteuerung gegenüber einem einzelnen nMOS-Transistor nicht. Unter hoher positiver Programmierspannung ist dabei eine Spannung zu verstehen, die gegenüber Drain, Source und Bulk der beiden MOS-Transistoren positiv ist. Unter negativer Löschspannung wird eine gegenüber Drain, Source und Bulk der beiden MOS-Transistoren negative Spannung verstanden. Dabei ist anzumerken, dass auch gelöscht werden kann, indem an den Eingang 38 eine Spannung von 0 V angelegt wird, während an Drain, Source und Bulk der MOS-Transistoren eine positive Spannung von beispielsweise +20 V angelegt wird. Hier käme keine negative Spannung gegen Substrat zur Anwendung, wobei dennoch der Eingang der Speicherzelle negativ gegenüber Drain, Source und Bulk vorgespannt werden würde.
  • An dieser Stelle sei angemerkt, dass die Bezeichnungen „programmiert" und „gelöscht" willkürlich gewählt sind und miteinander ausgetauscht werden können, d. h. man könnte alternativ eine Speicherzelle als gelöscht bezeichnen, nachdem man an ihr Steuergate eine hohe positive Spannung angelegt hat, und sie entsprechend als programmiert bezeichnen, nachdem man ihr Steuergate mit einer hohen negativen Spannung beaufschlagt hat. Anders ausgedrückt ist die Feststellung, welcher Zustand einer Speicherzelle als programmiert bzw. gelöscht betrachtet wird, reine Definitionssache.
  • Ist die erfindungsgemäße Speicherzelle im Sinne der obigen Definition programmiert, so nehmen die Floating-Gates FG1 und FG2 ein um ΔU niedrigeres Potential ein als das Steuergate CG. Zum Auslesen der Speicherzelle legt man an ihren Eingang 38 eine Spannung Uinv an, die wie folgt definiert ist. Wenn die Ladungen an beiden Floating-Gates FG1 und FG2 verschwunden sind, so verhält sich die Speicherzelle wie ein Inverter.
  • Die zugehörige Übertragungskennlinie 70 ist in 2b gezeigt, wobei über der y-Achse die Spannung am Ausgang 40 aufgetragen ist, während über der x-Achse die Spannung am Eingang 38 aufgetragen ist. Der Schnittpunkt dieser Übertra gungskennlinie mit der Geraden 72, die dadurch definiert ist, dass die Eingangsspannung gleich der Ausgangsspannung ist, definiert die ideale Lesespannung Uinv. Legt man diese Lesespannung Uinv an das Steuergate CG des Inverters bei fehlender Ladung auf den Floating-Gates an, so kann sich der Ausgang derselben nicht zwischen einem hohen logischen Zustand HIGH und einem tiefen logischen Zustand LOW entscheiden, sondern bleibt in der Mitte hängen. Sobald jedoch auf den beiden Floating-Gates FG1 und FG2 eine Spannung ΔU gespeichert ist, verschiebt sich die Kennlinie. In 2b ist eine um ΔU nach rechts verschobene Übertragungskennlinie 74 gezeigt, die sich ergibt, wenn die Speicherzelle programmiert ist, d. h. nachdem der Eingang mit einer hohen positiven Spannung beaufschlagt wurde. In einem solchen Fall tunneln Elektronen durch das Gateoxid des nMOS-Transistors und des pMOS-Transistors auf die Floating-Gates FG1 und FG2 und werden dort als negative Nettoladung gespeichert. Folglich liegen die Floating-Gates FG1 und FG2 auf einem niedrigeren Potential als das Steuergate CG. Wenn man zum Auslesen der Zelle an das Steuergate CG nun die Lesespannung Uinv anlegt, so sperrt der nMOS-Transistor, während der pMOS-Transistor leitet. Am Ausgang erscheint somit eine positive Spannung, d. h. dieselbe nimmt den hohen logischen Zustand HIGH an. Wie ersichtlich ist, reicht eine relativ kleine Spannungsdifferenz ΔU, um den Arbeitspunkt aus dem steil abfallenden Teil der Übertragungskennlinie zu den digital erwünschten Pegeln HIGH oder LOW zu verschieben.
  • Werden andererseits positive Ladungen auf den Floating-Gates gespeichert, indem eine entsprechende Löschspannung angelegt wird, so nehmen die Floating-Gates FG1 und FG2 ein um ΔU höheres Potential ein als das Steuergate CG. Somit verschiebt sich die Übertragungskennlinie des Inverters nach links. In diesem Fall sperrt der pMOS-Transistor 30, während der nMOS-Transistor 32 leitet. Der Ausgang 40 der Speicherzelle wird somit auf LOW gezogen.
  • Aus dem obigen wird klar, dass immer nur einer der beiden Transistoren leitet, während in jedem Falle einer derselben sperrt, so dass kein Querstrom von der Source des pMOS-Transistors zu der Source des nMOS-Transistors, zwischen denen die Versorgungsspannung Vsup anliegt, fließt. Somit liefert die erfindungsgemäße Speicherzelle ein definiertes Ausgangssignal, ohne dabei statische Leistung zu verbrauchen.
  • Wie erläutert wurde, ist die Übertragungskennlinie 70 in der Nähe der Eingangsspannung Uinv sehr steil, so dass bereits kleine Spannungsunterschiede ΔU ausreichen, um am Ausgang 40 einen wohldefinierten Pegel, LOW oder HIGH, zu setzen. Falls die Steilheit der Kennlinie in diesem Bereich vergrößert werden soll, kann dies mittels einer positiven Rückkopplung erreicht werden. Ein Ausführungsbeispiel für eine solche positive Rückkopplung unter Verwendung zweier CMOS-Inverter 80 und 82 mit jeweiligen pMOS-Transistoren 80a und 82a und nMOS-Transistoren 80b und 82b, die gemäß der Darstellung verschaltet sind, ist in 3 gezeigt. Durch eine geeignete Dimensionierung der beiden Inverter 80 und 82 am Ausgang lässt sich auch eine Hysterese einstellen.
  • Ein wesentlicher Vorteil der erfindungsgemäßen Speicherzelle besteht darin, dass man die Spannung Uinv genau definieren kann und somit jenen Wert, an dem eine entladene Speicherzelle undefiniert zwischen logisch „0" und logisch „1" ist, genau kennt. Legt man diese Spannung zum Auslesen des Speichers an die Steuergates aller Zellen einer Zeile oder eines Arrays aus einer Mehrzahl von Zellen an, so genügt bereits eine sehr kleine Programmier- bzw. Lösch-Ladungsmenge am Floating-Gate der Zelle, um einen wohldefinierten Ausgangszustand der Zelle hervorzurufen.
  • Falls das Floating-Gate jenes Transistors, der aufgrund des Speicherzustands der Speicherzelle sperren sollte, Ladung verloren hat, beginnt der zugeordnete Transistor zu leiten, so dass die Zelle einen Querstrom von der Source des pMOS- Transistors 30 zu der Source des nMOS-Transistors 32 zieht. Ein Ladungsverlust an einem der Floating-Gates FG1, FG2 kann somit erkannt werden, indem dieser Querstrom gemessen wird. Bevorzugte Ausführungsbeispiele eines Stromwächters zur Erfassung eines solchen Querstroms mit möglichst geringem Ladungsverlust wird später hierin Bezug nehmend auf die 10 bis 16 näher erläutert.
  • Zunächst sei lediglich angemerkt, dass ein Ladungsverlust an einem Floating-Gate am einfachsten erkannt werden kann, indem man den Querstrom durch alle Speicherzellen misst, wobei, falls alle Speicherzellen einwandfrei arbeiten, der Querstrom verschwinden muss.
  • Hinsichtlich der Auswirkungen eines Ladungsverlusts seien der Fall, bei dem Ladungen von dem Floating-Gate des Transistors, der bei dem gewünschten Speicherzustand leiten soll, verloren gehen, und der Fall, bei dem Ladungen von dem Floating-Gate des Transistors, der bei dem gewünschten Speicherzustand sperren soll, unterschieden.
  • Falls Ladung am Floating-Gate jenes Transistors, der leiten soll, verloren geht, leitet dieser noch immer hinreichend gut, da Uinv ausreicht, um denselben, entweder den pMOS-Transistor 30 oder den nMOS-Transistor 32, gut leitend durchzuschalten, sofern ΔU = 0 V. In diesem Fehlerfall liefert die Speicherzelle noch immer den korrekten Ausgangswert.
  • Falls Ladung am Floating-Gate jenes Transistors, der sperren soll, verloren geht, beginnt dieser, zu leiten. Somit leiten beide Transistoren, der pMOS-Transistor 30 und der nMOS-Transistor 32, so dass ein Querstrom IDD > 0 fließt. Überwacht man diesen Querstrom, so kann man diesen Fehlerfall erkennen, obwohl auch in diesem Fall noch ein korrektes Ausgangssignal erzeugt wird, denn der ursprünglich leitende Transistor leitet wesentlich besser als jener Transistor, der Ladung verloren hat.
  • Wenn man entweder alle nMOS-Transistoren einer erfindungsgemäßen Speicherschaltung mit einer Zeile oder einem Array aus einer Mehrzahl von Speicherzellen mit einer gemeinsamen Masseleitung verbindet, oder alle pMOS-Transistoren mit einer gemeinsamen Versorgungsleitung (Vsup), so kann man den Stromfluss dieser Leitung detektieren und erhält somit ohne allzu großen Aufwand einen Hinweis, ob eine oder mehrere Speicherzellen Ladung verlieren. Im fehlerfreien Fall darf ja kein statischer Strom über diese Leitung fließen, da immer entweder der nMOS-Transistor oder der pMOS-Transistor sperrt. Eine Steuereinrichtung einer erfindungsgemäßen Speicherschaltung, die beispielsweise in eine Speichersteuerung integriert sein kann, ist somit vorzugsweise ausgelegt, um einen Stromfluss zwischen der Versorgungsleitung und der Masseleitung zu detektieren. Alternativ kann die Steuereinrichtung ausgelegt sein, um einen Stromfluss zwischen den Sourcen der beiden Transistoren einzelner Speicherzellen zu erfassen.
  • Ein weiterer Vorteil der erfindungsgemäßen Anordnung einer Speicherzelle als CMOS-EEPROM-Speicherzelle besteht darin, dass die ideale Lesespannung Uinv bei näherungsweise der halben Versorgungsspannung Vsup des CMOS-Teils, also des Digitalteils des ASIC, in der die Speicherschaltung realisiert ist, liegt. Durch eine geeignete Dimensionierung des Verhältnisses (W/L)pMOS/(W/L)nMOS lässt sich Uinv nominell sogar auf exakt Vsup/2 legen. Dabei gibt W die Kanalweite eines jeweiligen Transistors an, während L die Kanallänge des jeweiligen Transistors angibt. Liegt Uinv exakt auf Vsup/2, ist es möglich, neben Uinv auch noch Uinv ± Vsup/2, also 0 V bzw. Vsup, an die Steuergates aller Speicherzellen anzulegen. So lange die Speicherzellen noch ausreichend Ladung an ihren Floating-Gates haben, wird sich der Logikpegel am Ausgang nicht ändern, wenn eine solche Spannung von 0 V bzw. Vsup am Eingang anliegt. Wenn allerdings die Ladung an einem oder beiden Floating-Gates einer erfindungsgemäßen Speicherzelle weitgehend verschwunden ist, so weist sie beim Anlegen von 0 V oder Vsup an ihrem Steuergate einen anderen Ausgangswert auf, als dies bei Anlegen von Uinv der Fall ist.
  • Die Steuereinrichtung der erfindungsgemäßen Speicherschaltung ist somit vorzugsweise ferner ausgelegt, um in einem ersten Testmodus eine Spannung von 0 V an den Eingang anzulegen und den Ausgangspegel zu erfassen und in einem zweiten Testmodus eine Spannung von Vsup an den Eingang anzulegen und den Ausgangspegel zu erfassen, um basierend auf den erfassten Ausgangspegeln und dem am Ausgang vorliegenden Pegel, wenn Uinv am Eingang anliegt, den Ladungszustand der Floating-Gates und somit der Speicherzelle zu beurteilen.
  • Eine durch die obigen Testmodi erfasste Änderung des Ausgangspegels der Speicherzelle kann dem ASIC mitgeteilt werden, so dass diese einen in Entstehung begriffenen Fehler in der Speicherzelle frühzeitig erkennen kann. Der Fehler kann insofern besonders frühzeitig erkannt werden, weil man eine zur idealen Lesespannung Uinv maximal unterschiedliche, und dennoch symmetrisch liegende Lesespannung anlegen kann. Läge die nominale Lesespannung z. B. bei 0,3 Vsup, so könnte man zum Testen auf einsetzenden Ladungsverlust auf dem Floating-Gate einer konventionellen EEPROM-Speicherzelle nach 1 auch nur 0 V bzw. Vsup verwenden. Dabei ist jedoch der Abstand zwischen 0 V und 0,3 × Vsup geringer, so dass hier ein Fehler erst später erkannt wird.
  • Bei den obigen Testmodi ist der Ladezustand beider Floating-Gates in Ordnung, wenn gilt Ua(Ulow) = Ua(Uinv) = Ua(Uhigh) und zugleich der Querstrom IDD gleich 0 ist. Dabei ist Ua(Ulow) die am Ausgang vorliegende Spannung, wenn in einem ersten Testmodus eine Spannung Ulow < Uinv am Eingang der Speicherzelle anliegt. Ua(Uinv) ist die am Ausgang der Zelle vorliegende Spannung wenn im Lesemodus die Spannung Uinv am Eingang anliegt. Schließlich ist Ua(Uhigh) die am Ausgang vorliegende Spannung, wenn in einem zweiten Testmodus eine Spannung Uhigh > Uinv am Eingang der Speicherzelle anliegt.
  • Ist die oben genannte Bedingung zwischen den Spannungen am Ausgang der Speicherzelle nicht erfüllt, ist ein Ladungsverlust an einem oder beiden Floating-Gates einer Speicherzelle aufgetreten. Überprüft man zusätzlich den Querstrom, so kann man unter Umständen einen Ladungsverlust an einem der beiden Floating-Gates noch früher erkennen. Wenn beispielsweise die Zelle programmiert wurde, so sperrt der nMOS-Transistor 32 bei Anlegen von Uinv am Eingang 38, der pMOS-Transistor 30 leitet dann gut. Wenn das Floating-Gate FG2 Ladung verliert, so beginnt der nMOS-Transistor 32 erst dann zu leiten, wenn man an den Eingang 38 und damit das Steuergate CG die Spannung Uhigh anlegt. Gleichwohl sperrt der nMOS-Transistor 32 unter Umständen noch sehr gut, wenn Uinv am Steuergate CG anliegt. Ist das Floating-Gate FG1 noch vollständig geladen, so leitet der pMOS-Transistor 30 selbst bei Uhigh am Steuergate CG besser als der nMOS-Transistor 32, so dass die Ausgangsspannung Ua(Uhigh) = HIGH ist. In diesem Fall kann der einsetzende Ladungsverlust also nicht an Ua erkannt werden. Der einsetzende Ladungsverlust kann in einem solchen Fall jedoch daran erkannt werden, dass ein Querstrom IDD zu fließen beginnt, wenn Uhigh am Steuergate anliegt. Falls jedoch das Floating-Gate FG1 auch etwas Ladung verloren hat, so sperrt der pMOS-Transistor möglicherweise, wenn Uhigh am Steuergate CG anliegt, so dass zwar kein Querstrom fließt, jedoch gilt dann: Ua(Uhigh) ≠ Ua(Uinv).
  • Allgemeiner ausgedrückt muss man folgende Fälle unterscheiden, wenn Ladung von beiden Floating-Gates einer CMOS-Speicherzelle in ungleichem Ausmaß verloren geht.
  • Fall 1: Der Transistor, der sperren soll, verliert so viel Ladung, dass er in einem der beiden Testmodi leitend wird. Wenn der zweite Transistor so wenig Ladung verloren hat, dass er in diesem Testmodus noch leitet, so wird der Ladungsverlust durch IDD > 0 erkannt. Wenn der zweite Transistor aber mehr Ladung verliert, so wird er in diesem Testmodus sper rend, so dass sich die Ausgangsspannung ändert und daran der Ladungsverlust erkannt wird.
  • Fall 2: Der Transistor, der leiten soll, verliert so viel Ladung, dass er in einem der beiden Testmodi sperrt. Wenn der zweite Transistor nur wenig Ladung verloren hat, so sperrt er noch in diesem Testmodus. Dieser Ladungsverlust wird weder in einem Anstieg des Querstroms noch in einer Änderung der Ausgangsspannung sicher detektiert. Er ist aber für den Betrieb nicht sehr störend, da auch bei vollständigem Ladungsverlust am Transistor, der leiten soll, dieser bei Uinv am Steuergate CG noch hinreichend leitet. Wenn in diesem zweiten Fall der zweite Transistor jedoch mehr Ladung verliert, so wird er in diesem Testmodus leitend, so dass der Ladungsverlust zu einer Änderung der Ausgangsspannung in diesem Testmodus führt und detektiert wird.
  • Ein weiterer Vorteil der erfindungsgemäßen Speicherzelle besteht darin, dass zum Auslesen derselben kein gepulstes Signal verwendet werden muss, sondern vielmehr in der Regel ein kontinuierliches Lesesignal verwendet werden kann.
  • Gepulste Lesesignale, Spannungen oder Ströme, sind dann besonders vorteilhaft, wenn man den dadurch resultierenden Leistungsverbrauch reduzieren will, indem man den Lesestrom nur für kurze Zeiten einschaltet, die Ausgangsspannung der Speicherzelle austastet und den logischen Pegel in einem flüchtigen Speicher bis zum nächsten Austasten zwischenspeichert.
  • Um beim gepulsten Betrieb die Zugriffszeiten auf die EEPROM-Speicherzelle klein zu halten, verwendet man vorzugsweise nMOS-Transistoren anstelle von pMOS-Transistoren. Da jedoch die erfindungsgemäße Speicherschaltung keinen gepulsten Lesevorgang benötigt, fällt somit auch die Geschwindigkeitsanforderung an die verwendeten MOS-Transistoren und es ist somit möglich, selbst langsame pMOS-Transistoren zu verwenden.
  • Weiterhin sei darauf hingewiesen, dass im Gegensatz zu der bei VLSI-Schaltkreisen verwendeten Matrixstruktur bei dem bevorzugten Einsatzgebiet der erfindungsgemäßen Speicherschaltungen am Ausgang nur eine kleine kapazitive Last hängt. Im Gegensatz dazu liegen bei Matrixstrukturen die Ausgänge aller Zellen einer Speicherzeile parallel, so dass sich eine große kapazitive Last ergibt. Daher ist die erfindungsgemäße Ausgestaltung, bei der die Ausgänge aller Speicherzellen voneinander entkoppelt sind, trotz der Verwendung eines pMOS-Transistors vergleichsweise schnell.
  • Abweichend von der oben angegebenen Verwendung eines kontinuierlichen Lesesignals, sei noch erwähnt, dass es unter gewissen Umständen vorteilhaft sein kann, dennoch einen gepulsten Lesevorgang zu implementieren. Beispielsweise ist es denkbar, die Potentiale Uinv, Vsup und 0 V nur während kurzer Lesepulse an die erfindungsgemäße Speicherzelle anzulegen. Während der restlichen Zeit können alle drei Anschlüsse, d. h. der Eingang und die beiden Versorgungsanschlüsse (erster und zweiter Anschluss) der Speicherzelle, auf ein gleiches Potential, vorzugsweise 0 V, gelegt werden, oder man lässt diese Anschlüsse floaten. Der Vorteil ist darin zu sehen, dass während dieser restlichen Zeit das Gateoxid des pMOS-Transistors und des nMOS-Transistors nicht durch die Lesespannung, die zwar verhältnismäßig klein ist, belastet wird, so dass sich dadurch unter Umständen eine längere Lebensdauer sowie eine erhöhte Zuverlässigkeit insbesondere während eines längeren Betriebs bei erhöhter Temperatur, beispielsweise länger als 500 h bei mehr als 180°C gewährleisten lässt.
  • Die angesprochene Problematik der Gateoxidbelastung durch den Lesevorgang lässt sich auch derart reduzieren, dass Vsup minimal klein gemacht wird. Dabei ist jedoch zu bedenken, dass gelten muss: Vsup ≥ |Vthp| + Vthn, wenn man einen eventuellen Ladungsverlust mittels Detektion eines erhöhten Querstroms erkennen will. Dabei ist Vthp die Schwellspannung des pMOS-Transistors, die bei Depletion-MOSFETs negativ ist, während Vthn die Schwellspannung des nMOS-Transistors ist. Für Vsup = |Vthp| + Vthn muss dann Uinv = Vthn gewählt werden, so dass Uinv nicht mehr Vsup/2 sein darf, sofern |Vthp| ~ Vthn. Falls Programmierladung verloren geht, beginnt schließlich jener Transistor, der zunächst sperrend war, d. h. sperren soll, zu leiten, so dass ein Querstrom über beide Transistoren von Vsup gegen 0 V fließt. In der Praxis ist es jedoch besser, Vsup hinreichend größer als |Vthp| + Vthn zu wählen, so dass bei Störungen auf der Vsup-Leitung der Wert |Vthp| + Vthn nicht überschritten wird.
  • Der Platzbedarf einer erfindungsgemäßen CMOS-EEPROM-Speicherzelle ist nur geringfügig größer als jener einer herkömmlichen nMOS-Speicherzelle (siehe 1a und 1b), insbesondere bei den Anwendungen, die für die erfindungsgemäßen Speicherzellen ins Auge gefasst werden, bei denen jede einzelne Speicherzelle ihre eigenen Ansteuertransistoren benötigt und jeder einzelne dieser Ansteuertransistoren mehr Platz als der nMOS-EEPROM-Transistor bzw. pMOS-EEPROM-Transistor benötigt.
  • Für sicherheitsrelevante Systeme ist es wichtig, dass der Speicherinhalt unmittelbar nach dem Anschalten der Versorgungsspannung zur Verfügung steht. Ebenso ist es notwendig, dass der gesamte Speicherinhalt nach einem starken Störimpuls möglichst schnell regeneriert ist. Ein solcher Störimpuls kann auf einer der Versorgungsleitungen oder Ausgangsleitungen der integrierten Schaltung eingekoppelt werden oder aber in Form einer Störstrahlung auf die integrierte Schaltung einwirken. Aus diesem Grund ist es bei solchen sicherheitsrelevanten Anwendungen nicht zulässig, dass ein solcher Speicher zeilenweise, spaltenweise oder seitenweise in einen flüchtigen Speicher, beispielsweise eine Registerbank, übernommen wird, wie es bei VLSI-Bausteinen üblich ist. Wird diese Registerbank kurzzeitig durch einen Versorgungsspannungseinbruch, beispielsweise durch einen Mikro-Break, rückgesetzt, so dauert es mehrere Lesezyklen, bis die wichtigen Da ten, beispielsweise Kalibrierdaten, der integrierten Schaltung wieder zur Verfügung stehen. Aus diesem Grund ist es bei den sicherheitsrelevanten Systemen notwendig, dass jedes Bit einzelne Ansteuertransistoren zur Programmierung/Löschung und zum Lesen erhält. Bei VLSI-Systemen kann dieser Aufwand wesentlich minimiert werden, indem eine einzelne Ansteuerelektronik für eine ganze Zeile, Spalte oder Seite eines EEPROM-Speichers vorgesehen wird.
  • Erfindungsgemäß macht zumindest die zur Erhöhung der Zuverlässigkeit des EEPROMs eingeführte Redundanz nicht nochmals eigene Ansteuertransistoren notwendig. Bei der erfindungsgemäßen CMOS-EEPROM-Speicherzelle liegt diese Redundanz in der Verwendung eines pMOS-Speichertransistors und eines nMOS-Speichertransistors pro Bit, wobei beide durch eine gemeinsame Ansteuerelektronik betrieben werden können, da sie beim Programmieren und Löschen zugleich mit identischer Spannung beaufschlagt werden.
  • Vorzugsweise umfasst die erfindungsgemäße Speicherschaltung eine zusätzliche Einrichtung zur Überwachung der kollektiven Stromaufnahme aller Speicherzellen einer Speicherzellenzeile bzw. eines Speicherzellenarrays. Solange die Stromaufnahme sehr klein ist, ist der Speicher zulässig programmiert. Ein die Funktion beeinträchtigender Ladungsverlust auf dem Floating-Gate des ursprünglich sperrenden Transistors führt zu einem Querstrom durch die betreffende Zelle, wobei die Einrichtung zur Überwachung der Stromaufnahme aller Speicherzellen diesen unzulässig hohen Querstrom erfaßt und ein Warnsignal ausgibt. Zusätzlich zu der Querstromaufnahmeerfassung sind vorzugsweise zwei Testmodi implementiert, bei denen zwei weitere von der Lesespannung unterschiedliche Spannungen an die Steuergates der Speicherzellen angelegt werden, Ulow und Uhigh. Die beim Anliegen der Spannungen Uinv, Ulow und Uhigh erhaltenen Ausgangssignale werden miteinander verglichen, wobei nur in dem Fall, dass alle drei Ausgangsspannungen identisch und die Stromaufnahme der Speicherzellen während der beiden Testmodi hinreichend klein ist, der Speicher zuverlässig programmiert ist. Dadurch kann eine einwandfreie Programmierung überprüft werden oder während des Betriebs möglichst frühzeitig ein relevanter Ladungsverlust in einer Zelle erkannt werden.
  • Ansteuerschaltung
  • Im folgenden werden nun bevorzugte Ausführungsbeispiele von Ansteuerschaltungen für eine oben beschriebene Speicherzelle beschrieben. Neben der Anwendung für die oben beschriebenen Speicherzellen können die beschriebenen Ansteuerschaltungen auch für andere Speicherzellen, beispielsweise herkömmliche nMOS-EEPROM-Zellen verwendet werden. Insbesondere wird im folgenden eine solche Ansteuerschaltung behandelt, die eine hohe Programmierspannung an eine EEPROM-Speicherzelle durchschaltet, wobei die Besonderheit der beschriebenen Ansteuerschaltung darin liegt, dass sie mit CMOS-Transistoren auskommt, zu deren Herstellung keine gegenüber der Herstellung von Standard-Niedervolt-MOS-Transistoren (NV-MOS-Transistoren) zusätzlichen Prozessschritte oder Masken benötigt werden. Vielmehr benötigt die erfindungsgemäße Ansteuerschaltung nur solche MOS-Transistoren, die hinsichtlich üblicher Niederspannungs-MOS-Transistoren solche Modifikationen aufweisen, die durch Layoutmaßnahmen erzielt werden können. Die erfindungsgemäße Ansteuerschaltung ist somit ökonomisch herstellbar und sparsam hinsichtlich verbrauchter Chipfläche.
  • Die Ansteuerschaltung soll wiederum insbesondere auf solche Anwendungen abstellen, bei denen nur eine begrenzte Anzahl von Speicherzellen, beispielsweise 100 Bit, auf einem ASIC bzw. einer integrierten Schaltung realisiert ist. Somit gelten auch hier die eingangs angesprochenen Besonderheiten für solche Speicherzellen. Darüber hinaus ist insbesondere festzustellen, dass der schaltungstechnische Overhead möglichst gering gehalten werden muss, insbesondere bei Verwendung der Speicherschaltung in ASICs mit kleiner Chipfläche. Bei Sen sor-ASICs ist die Chipfläche nicht nur aus Kostengründen zu beschränken, sondern oftmals auch aufgrund extrem kleiner Gehäuseformen, in denen nur kleine Chips Platz finden, beispielsweise mit einer Fläche von 5,5 mm2 in P-SSO-Gehäusen.
  • Die prinzipielle Funktionsweise einer herkömmlichen nMOS-EEPROM-Speicherzelle und einer erfindungsgemäßen CMOS-EEPROM-Speicherzelle wurde oben dargelegt. Dabei wurde gezeigt, dass zum Programmieren oder Löschen einer EEPROM-Speicherzelle in jedem Fall eine hohe positive oder negative Potentialdifferenz zwischen Steuergate und Drain/Source der Zelle angelegt werden muss. Diese Spannung ist betragsmäßig wesentlich größer als jene Spannung, für die Standard-CMOS-Transistoren üblicherweise ausgelegt sind. Zum Programmieren eines EEPROMs in einer 0,6 μm-Technologie mit einer Gateoxiddicke von 16 nm wird beispielsweise eine Spannung von 17 V benötigt, wohingegen die maximal erlaubte Versorgungsspannung für Standard-CMOS-Transistoren in dieser Technologie ca. 5 V beträgt.
  • Somit stellt sich das Problem, mit Hilfe welcher Transistoren die hohe Programmierspannung beispielsweise von einem Programmierpin zu der betreffenden EEPROM-Zelle durchgeschaltet werden kann. Üblicherweise werden hierzu spezielle Hochvolt-Transistoren (HV-MOS-Transistoren) verwendet. Diese benötigen jedoch zu ihrer Herstellung verglichen mit der Herstellung von Standard-NV-MOS-Transistoren zusätzliche Masken und Prozessierungsschritte. Insbesondere wird das Gateoxid von HV-MOS-Transistoren dicker ausgeführt, als es bei NV-MOS-Transistoren der Fall ist. Oftmals werden auch spezielle Kanalimplantationsdosen eingestellt.
  • Der oben beschriebene Herstellungsaufwand für HV-MOS-Transistoren und die einhergehende Kostenerhöhung ist dann gerechtfertigt, wenn die integrierte Schaltung in extrem hohen Stückzahlen gefertigt wird und ihr Preis durch andere Faktoren, beispielsweise eine vergleichsweise große Chipfläche, bestimmt ist.
  • Im Hinblick auf die oben genannten Anwendungen in integrierten Sensoren ist dies aber nur bedingt gerechtfertigt. Darüber hinaus ist anzumerken, dass die HV-MOS-Transistoren in jedem Fall mehr Chipfläche verbrauchen als NV-MOS-Transistoren. Die Ursache liegt darin, dass die hohen Spannungen über längere Driftstrecken abgebaut werden. Wenn man den Speicher als Matrix anordnet, wie es in VSLI-Anwendungen üblich ist, benötigt man nur relativ wenige HV-MOS-Transistoren, um jede beliebige Zelle über ihren Zeilen- und Spalten-Decoder anzusteuern. Bei N2 Zellen sind N Zeilen- und N Spalten-Decoder notwendig.
  • Bei den für die vorliegende Erfindung bevorzugten Anwendungen, beispielsweise automotiven Anwendungen, ist es jedoch meist notwendig, den gesamten Speicher nach einem Power-up, d. h. einem Hochfahren, in einem einzigen Lesezyklus auszulesen. Daher muss jede Speicherzelle individuell angesteuert werden und somit müssen jeder Speicherzelle HV-MOS-Transistoren zugeordnet werden. Somit sind bei den oben angesprochenen betroffenen Anwendungsgebieten, beispielsweise Sensoranwendungen oder Sicherheitsanwendungen, N2 Ansteuerschaltungen anstelle von 2N Ansteuerschaltungen für die üblichen N Spalten und N Zeilen eines Matrixspeichers notwendig, so dass sich der Aufwand drastisch erhöht.
  • Der erfindungsgemäßen Ansteuerschaltung liegt somit die Aufgabe zugrunde, eine Ansteuerschaltung für EEPROM-Speicherzellen zu schaffen, die mit MOS-Transistoren auskommt, zu deren Herstellung zusätzlich zu den für herkömmliche NV-MOS-Transistoren erforderlichen Prozessschritten und Masken keine weiteren Prozessschritte und Masken erforderlich sind.
  • Eine erfindungsgemäße Speicherschaltung umfasst somit eine Ansteuerschaltung in Form einer MOS-Transistoranordnung zum Aufbringen von Ladungen auf die Floating-Gates der nicht- flüchtigen Speicherzelle, die derart mit dem Steuereingang, dem Ausgang und dem ersten und zweiten Anschluss der Speicherzelle verschaltet ist, dass die zum Aufbringen von Ladungen einer ersten und zweiten Polarität auf die Floating-Gates notwendige Spannung an keinem der Transistoren der MOS-Transistoranordnung zwischen Source und Gate abfällt.
  • Fällt an keinem der Transistoren der Ansteuerschaltung die hohe notwendige Spannung zum Programmieren oder Löschen der Speicherzelle zwischen Source und Gate ab, so ist es nicht notwendig, HV-MOS-Transistoren mit gegenüber Standard-NV-MOS-Transistoren erhöhter Gateoxiddicke und somit zusätzlichen Prozessschritten und Masken zu verwenden. Vielmehr ist es erfindungsgemäß möglich, herkömmliche Standard-NV-MOS-Transistoren layouttechnisch so zu modifizieren, dass zwischen Drain und Gate bzw. Drain und Source eine hohe Spannung, d. h. die Programmierspannung bzw. Löschspannung, auftreten darf, ohne den Prozess ändern zu müssen, d. h. ohne zusätzliche Masken und Prozessierungsschritte zu benötigen, um dickere Gateoxide zu realisieren. Eine solche Spannungsfestigkeit zwischen Drain und Gate und Drain und Source ist layouttechnisch erreichbar, während eine solche Spannungsfestigkeit zwischen Source und Gate allein layouttechnisch nicht erreicht werden kann. Layoutmaßnahmen, um die Drain-Source-Festigkeit, die Drain-Bulk-Festigkeit, die Bulk-Substrat-Festigkeit und die Drain-Gate-Festigkeit bekannter NV-MOS-Transistoren zu erhöhen, sind Fachleuten bekannt und bedürfen hierin keiner weiteren Erläuterung.
  • Standard-MOS-Transistoren, die durch Layout-Maßnahmen eine Hochvolt-Festigkeit besitzen, sind im Gegensatz zu Standard-MOS-Transistoren nicht mehr symmetrisch, d. h. Source und Drain sind nicht austauschbar. Eine exakte Beschreibung des Layouts würde hier zu weit führen, es sei lediglich angemerkt, daß auf der Drain-Seite das dünne Gateoxid (GOX) in das wesentlich dickere Feldoxid (FOX) übergeht. Das FOX wird im Standardprozess üblicherweise verwendet, um parasitäre MOS-Transistoren zu vermeiden. Liegt eine beliebige Metallbahn als Leitung über dem IC, so kann diese unter sich im Substrat eine Ladungsträgerinversion verursachen und somit zwei angrenzende Bereiche kurzschließen. Durch ein dickeres Oxid, nämlich das FOX, wird dies vermieden. Bei den HV-MOS-Transistoren wird das FOX drainseitig verwendet, nicht sourceseitig, so daß eine hohe Durchbruchspannung zwischen Gate und Drain erzielt wird. Durch eine hochohmige Strecke unter dem FOX, die sogenannte Driftstrecke, wird ferner eine hohe Durchbruchspannung zwischen Drain und Source sowie zwischen Drain und Bulk erzielt. Diesbezügliche Einzelheiten sind in „High voltage devices and circuits in standard CMOS technologies" von Nussein Ballan und Michel Declerq, erschienen bei Kluwer Academic Publishers, Oktober 1998, beschrieben.
  • Erfindungsgemäß kann somit sowohl für die EEPROM-Transistoren als auch für die HV-MOS-Transistoren das gleich GOX verwendet werden, so daß man nur eine GOX-Dicke benötigt, weder ein extra dünnes Tunneloxid für das EEPROM-Transistoren noch ein extra dickes HV-GOX für die HV-MOS-Transistoren.
  • Die erfindungsgemäße Ansteuerschaltung umfasst bei bevorzugten Ausführungsbeispielen einen nMOS-Schalttransistor, dessen Drain mit dem Steuereingang einer Speicherzelle verbunden ist und dessen Source auf einem Bezugspotential liegt. Das Gate des MOS-Schalttransistors liegt an einem Dateneingang, so dass der MOS-Schalttransistor durch ein Dateneingangssignal in einen leitenden oder gesperrten Zustand geschaltet werden kann. Sperrt der MOS-Schalttransistor, kann eine hohe Programmierspannung bzw. Löschspannung an das Steuergate der Speicherzelle angelegt werden, während, wenn der MOS-Schalttransistors leitet, der Steuereingang auf das Bezugspotential geschaltet ist. Somit kann durch den MOS-Schalttransistor eine hohe Programmier- bzw. Lösch-Spannung an den Steuereingang angelegt werden, ohne dass dieselbe zwischen Source und Gate des MOS-Schalttransistors abfällt. Um einen übermäßigen Leistungsverbrauch zu verhindern, wenn der MOS-Schalttransistor durchgeschaltet ist, ist eine Strombegrenzungseinrichtung zum Begrenzen eines Stroms durch denselben vorgesehen, vorzugsweise in der Form eines Stromspiegels, der einen kleinen Strom, beispielsweise 1 μA, einprägt.
  • Die erfindungsgemäße Ansteuerschaltung funktioniert sowohl für die oben beschriebene CMOS-EEPROM-Speicherzelle als auch für herkömmliche nMOS-EEPROM-Zellen.
  • Im folgenden wird ein Ausführungsbeispiel einer erfindungsgemäßen Steuerschaltung für eine CMOS-EEPROM-Zellen Bezug nehmend auf die 4 und 5 und ein Ausführungsbeispiel der erfindungsgemäßen Ansteuerschaltung für eine nMOS-EEPROM-Zelle Bezug nehmend auf die 6 und 7 beschrieben.
  • Eine CMOS-EEPROM-Zelle 100 ist in 4 mit dem Bezugszeichen bezeichnet, während eine nMOS-EEPROM-Zelle in 6 mit dem Bezugszeichen 102 bezeichnet ist. Die CMOS-EEPROM-Zelle 100 weist den oben Bezug nehmend auf 2a beschriebenen Aufbau auf, wobei der pMOS-Transistor in 4 mit Qpe bezeichnet ist, während der nMOS-Transistor in 4 mit Qne bezeichnet ist. Die nMOS-EEPROM-Speicherzelle 102 weist den oben Bezug nehmend auf 1b beschriebenen Aufbau auf, wobei in 6 der nMOS-Speichertransistor mit Qne bezeichnet ist, während der pMOS-Lesetransistor mit Qp bezeichnet ist.
  • Der CMOS-EEPROM-Speicherzelle und der nMOS-EEPROM-Speicherzelle gemeinsam ist der Eingang CG, der als Steuergate bezeichnet wird, der Ausgang OUT und zwei Versorgungsspannungsanschlüsse HI und LO (entsprechend dem ersten und zweiten Anschluss der Bezug auf 2a beschriebenen Speicherzelle). Die nMOS-EEPROM-Speicherzelle 102 besitzt noch einen weiteren Anschluss LI, dessen Potential eine Gate-Source-Spannung V'gs,p unter dem Potential von HI liegt, so dass LI = max(HI – V'gs,p; 0 V)). Die CMOS-EEPROM-Zelle 100 besitzt zwei Floating-Gates FG1, FG2, während die nMOS-Zelle 102 lediglich ein Floating-Gate FG aufweist.
  • Neben den oben beschriebenen Speicherzellen ist die erfindungsgemäße Ansteuerschaltung jedoch auch für andere herkömmliche EEPROM-Zellen anwendbar, wie sie beispielsweise in den in der Beschreibungseinleitung genannten Druckschriften beschrieben sind.
  • Gemäß den im folgenden beschriebenen Ausführungsbeispielen erfindungsgemäßer Ansteuerschaltungen wird eine negative Speicherladung auf die Floating-Gates FG1 und FG2 bzw. das Floating-Gate FG aufgebracht, indem das Steuergate CG auf eine hohe positive Spannung Vnc geschaltet wird, während die Anschlüsse HI und LO auf einem Potential von näherungsweise 0 V liegen. Eine positive Speicherladung wird auf die Floating-Gates FG1 und FG2 bzw. das Floating-Gate FG aufgebracht, indem das Steuergate auf ca. 0 V geschaltet wird, während die Anschlüsse bzw. Leitungen HI und LO auf eine hohe positive Spannung Vpc geschaltet werden. Vnc und Vpc können gleich groß sein, sind im allgemeinen jedoch unterschiedlich. Die bei bevorzugten Ausführungsbeispielen der erfindungsgemäßen Ansteuerschaltung verwendete Vorgehensweise zum Aufbringen positiver Speicherladungen unterscheidet sich von vielen bestehenden Systemen, die zum Aufbringen einer positiven Speicherladung auf das Floating-Gate eine stark negative Spannung an das Steuergate anlegen.
  • Im Rahmen der folgenden Beschreibung gilt weiterhin die Definition, dass ein Bit programmiert ist, wenn auf dem Floating-Gate bzw. den Floating-Gates der zugeordneten EEPROM-Speicherzelle negative Ladung gespeichert ist, wobei ein solches programmiertes Bit auch als „1" oder HIGH bezeichnet wird. Darüber hinaus gilt weiterhin die Definition, dass ein Bit gelöscht ist, wenn auf dem Floating-Gate bzw. den Floating-Gates der zugeordneten EEPROM-Speicherzelle positive Ladung gespeichert ist, wobei ein gelöschtes Bit auch als „0" oder LOW bezeichnet wird. Ein alternativer Ausdruck für Löschen eines Bits ist, dass das Bit mit „0" programmiert wird.
  • Im folgenden wird der Aufbau der erfindungsgemäßen Ansteuerschaltung beschrieben.
  • Wie in 4 gezeigt ist, umfasst die Ansteuerschaltung zum Programmieren/Löschen der Speicherzelle 100 drei HV-MOS-Transistoren QP1, QP2 und Qn1. Unter HV-MOS-Transistoren sind dabei im Rahmen der Beschreibung der Erfindung solche Transistoren zu verstehen, die modifizierte NV-MOS-Transistoren sind, die große Drain-Source-Spannungen, Drain-Bulk-Spannungen und Bulk-Substrat-Spannungen aushalten können, jedoch nur kleine Gate-Source-Spannungen und Source-Bulk-Spannungen aushalten müssen. Somit können die Modifikationen der HV-MOS-Transistoren gegenüber Standard-NV-MOS-Transistoren durch Layoutmaßnahmen erzielt werden, so dass keine zusätzlichen Masken und keine zusätzlichen Prozessierungsschritte benötigt werden, so dass die Modifikationen ökonomisch vertretbar sind. Ferner liegt ein Vorteil der erfindungsgemäßen Ansteuerschaltung darin, dass nur drei HV-MOS-Transistoren benötigt werden, die wiederum nur sehr kleine Ströme schalten müssen, in der Größenordnung von 1 μA, so dass ihre Kanalweite minimal gewählt werden kann. Somit kann Platz gespart werden.
  • Die CMOS-EEPROM-Speicherzelle 100 samt Ansteuerschaltung, wie sie in 4 gezeigt ist, wird unter Verwendung von sieben Leitungen HI, LW, LP, LN, LR, LO und readQ sowie einer Leitung bit_ein, auf der ein logisches Eingangssignal empfangen wird, angesteuert. Die nMOS-EEPROM-Speicherzelle 102 samt Ansteuerschaltung, wie sie in 6 gezeigt ist, wird zusätzlich über eine achte Leitung, die Leitung LI, angesteuert. Die Steuersignale auf diesen Leitungen werden durch eine Steuerschaltung bereitgestellt, wobei eine Steuerschaltung 200 für CMOS-EEPROM-Zellen in 5 gezeigt ist, während eine Steuerschaltung 202 für nMOS-EEPROM-Speicherzellen in 7 gezeigt ist. Die Steuerschaltungen 200 und 202 empfangen die üblichen Speichersteuersignale Write (Programmieren), Erase (Löschen) und Read (Lesen). Gesteuert durch diese drei logischen Eingangssignale Write, Erase und Read erzeugt die Steuerschaltung 200 bzw. 202, die die dazu notwendigen Schaltmittel beinhaltet, die für den jeweiligen Betriebsmodus der Speicherzelle notwendigen Spannungen auf den Leitungen HI, LW, LP, LN, readQ, LR, LO und LI. Die jeweiligen Spannungen auf diesen Leitungen für die einzelnen Betriebszustände sind in 8 gezeigt. Das Signal readQ ist das inverse Logiksignal zu dem Steuersignal read.
  • An dieser Stelle sei angemerkt, dass die auf den unterschiedlichen Leitungen in den unterschiedlichen Betriebsmodi vorliegenden Spannungen auch in den 4 und 6 angezeigt sind, wobei der Write-Modus mit W abgekürzt ist, der Erase-Modus mit E abgekürzt ist und der Read-Modus mit R abgekürzt ist. Die auf einer jeweiligen Leitung vorliegende Spannung folgt dann jeweils nach der oben genannten Abkürzung zugeordnet zu der jeweiligen Leitung.
  • In den 5 und 7 ist eine jeweilige Speicherschaltung mit einer Anzahl von N Speicherzellen 100 bzw. 102 dargestellt. Alle N Zellen werden jeweils von den gemeinsamen Leitungen HI, LW, LP, LN, readQ, LR, LO und LI (7) versorgt. Die N Speicherzellen 100 in 5 liegen somit bezüglich der sieben Leitungen elektrisch parallel, während die N Speicherzellen in 7 bezüglich der acht Leitungen elektrisch parallel liegen. Ferner empfängt jede Speicherzelle ein Dateneingangssignal bit_ein und ein Datenausgangssignal bit_aus.
  • An dieser Stelle sei angemerkt, dass in der folgenden Beschreibung aus Gründen der Vereinfachung jeweilige Bezeichnungen austauschbar für Leitungen und Signale, die auf einer Leitung vorliegen, verwendet werden.
  • Wie in 4 gezeigt ist, ist das Drain des HV-nMOS-Transistors Qn1 mit dem Drain des ersten HV-pMOS-Transistors Qp1 und dem Steuergate CG der Speicherzelle 100 verbunden.
  • Die Source von Qn1 ist mit der Leitung LR verbunden. Das Gate von Qn1 ist mit dem Ausgang eines NAND-Gatters 210 verbunden, das zwei Eingänge aufweist, von denen einer mit dem Dateneingang bit_ein verbunden ist, während der andere mit der Leitung readQ verbunden ist.
  • Die Source des ersten HV-pMOS-Transistors Qp1 ist mit der Leitung LW verbunden, während das Gate von Qp1 mit der Leitung LP verbunden ist. Der erste HV-pMOS-Transistor Qp1 ist der Ausgangstransistor eines Stromspiegels, der ferner einen Eingangstransistor Qp0 aufweist, der einen zweiten HV-pMOS-Transistor darstellt. Die Source von Qp0 ist mit der Leitung LW verbunden, das Gate von Qp0 ist über die Leitung LP mit dem Gate von Qp1 verbunden und ist ferner zur Erzeugung des Stromspiegels mit dem Drain von Qp0 verbunden.
  • Mit dem Ausgang OUT der CMOS-EEPROM-Speicherzelle 100 ist das Gate des dritten HV-pMOS-Transistors Qp2 verbunden. Die Source von Qp2 ist mit der Leitung HI verbunden. Das Drain von Qp2 ist mit einer Ausleseschaltung verbunden, die durch einen Standard-nMOS-Transistor Qn2 und einen Inverter 220 gebildet ist. Genauer gesagt ist das Drain von Qp2 mit dem Drain des Transistors Qn2 und dem Eingang des Inverters 220 verbunden. Der Ausgang des Inverters 220 liefert das Datenausgangssignal auf der Ausgangsleitung bit_aus. Das Gate des Transistors Qn2 ist mit der Leitung LN verbunden, während die Source des Transistors Qn2 auf einem Bezugspotential, beispielsweise Masse, liegt.
  • Ferner sind bei der obigen Schaltung, wie bereits erwähnt wurde, die Source des Speichertransistors Qpe mit der Leitung HI und die Source des Speichertransistors Qne mit der Leitung LO verbunden.
  • Das NAND-Gatter 210 sowie die aus dem Transistor Qn2 und dem Inverter 220 bestehende Ausleseschaltung können durch eine herkömmliche Standard-Niederspannungs-CMOS-Logik implemen tiert sein. Ferner ist in 4 die CMOS-EEPROM-Zelle mit Ansteuerschaltung durch eine gestrichelte Linie 240 dargestellt, wobei anzumerken ist, dass der Transistor Qp0 vorzugsweise als Teil der Steuerschaltung 200 realisiert ist und somit einen Stromspiegel mit den jeweiligen ersten HV-pMOS-Transistoren Qp1 der Mehrzahl von N Speicherzellen (5) bildet.
  • Der in 6 gezeigte Aufbau der Ansteuerschaltung für die nMOS-EEPROM-Zelle entspricht im wesentlichen dem in 4 gezeigten Aufbau, wobei hier als Unterschied lediglich anzumerken ist, dass das Gate des Lesetransistors Qp mit der Leitung LI verbunden ist. Die nMOS-EEPROM-Zelle 102 mit Ansteuerschaltung ist in 6 mit dem Bezugszeichen 250 bezeichnet, wobei zu erkennen ist, dass der HV-pMOS-Transistor Qp0 wiederum einen Teil der Steuerschaltung 202 bildet.
  • Die Funktionsweise der in den 4 und 6 gezeigten Speicherschaltungen wird im folgenden Bezug nehmend auf die verschiedenen Modi, den Read-Modus, den Write-Modus und den Erase-Modus erläutert.
  • Einleitend wird zunächst das EEPROM in den Read-Modus, der später ausführlicher erläutert wird, versetzt, indem die Eingangssignale der Steuerschaltung 200 bzw. 202 folgendermaßen gesetzt werden: Write = 0, Erase = 0, Read = 1. In diesem Betriebsmodus liegen niedrige Spannungen an der EEPROM-Zelle an, wie der Tabelle in 8 und den zugehörigen in den 9a) bis 9f) dargestellten Signalverläufen zu entnehmen ist. Somit ändern sich die Ladungen auf den Floating-Gates FG1 und FG2 bzw. dem Floating-Gate FG nicht. Es werden dann die Eingänge aller Speicherzellen, die auf „1" programmiert werden sollen, an HIGH geschaltet, d. h. bit_ein = 1, während für alle anderen Speicherzellen bit_ein = 0 gesetzt wird.
  • Write-Modus
  • Nachfolgend wird das EEPROM, d. h. die Zelle 100 bzw. die Zelle 102, in den Write-Modus versetzt, indem die Eingangssignale der Steuerschaltung 200 bzw. 202 folgendermaßen gesetzt werden: Write = 1, Erase = 0, Read = 0. Dadurch schaltet die Steuerschaltung ihre Ausgangsleitungen auf jene Potentiale, wie sie in der Tabelle von 8 spezifiziert sind. Mit Worten ausgedrückt, werden die Leitungen HI, LO und LR auf 0 V gelegt und die Leitung LW wird auf eine hohe positive Spannung Vnc gelegt. Das Gate des ersten HV-pMOS-Transistors Qp1 wird über die Leitung LP an ein Potential Vnc – Vgs,p geschaltet, wobei Vgs,p die Gate-Source-Spannung des Transistors Qp1 ist. Somit prägt Qp1 einen kleinen, aber wohldefinierten Strom, beispielsweise in der Größenordnung von 1 μA, in das Steuergate CG ein. Bei dem beschriebenen Ausführungsbeispiel wird diese Stromeinprägung realisiert, indem die Transistoren Qp0 und Qp1 einen Stromspiegel bilden, wobei der Transistor Qp0 der Steuerschaltung 200 bzw. 202 zugeordnet ist, während Qp1 in jeder einzelnen Speicherzelle des ASIC vorkommt. Durch den zweiten HV-pMOS-Transistor Qp0 fließt dabei ein Eingangsstrom Ib1.
  • Die Leitung LN liegt unabhängig vom Betriebsmodus des EEPROM immer auf einem Potential Vgs,n, derart, dass der Transistor Qn2 einen kleinen, aber wohl definierten Strom, wiederum beispielsweise in der Größenordnung von 1 μA, von seinem Drain gegen Masse zieht. Die Leitung LI im Falle der nMOS-EEPROM-Zelle 102 liegt an 0 V. Da das Signal readQ das inverse Logiksignal zu read ist, gilt im Write-Modus readQ = 1.
    bit_ein = 0 (Write-Modus)
  • Bei jenen Speicherzellen, an deren Dateneingang, d. h. auf deren Leitung bit_ein, eine „0" liegt, leitet Qn1 und somit zieht Qn1 das Potential an seinem Drain gegen das Potential auf der Leitung LR, d. h. 0 V. Folglich erscheint zwischen dem Steuergate CG und der Leitung LO sowie zwischen dem Steuergate CG und der Leitung HI ebenfalls 0 V Spannungsdifferenz, so dass sich die Ladung an den Floating-Gates FG1, FG2 bzw. dem Floating-Gate FG nicht ändert. Das Potential des Ausgangs OUT der Speicherzelle ist in diesem Fall nicht eindeutig definiert. Je nach Menge an Ladung, die auf den Floating-Gates bzw. dem Floating-Gate gespeichert ist, kann der nMOS-Transistor Qne oder der pMOS-Transistor Qpe leiten oder auch nicht. Im Falle des nMOS-EEPROMs 102 sperrt der Lesetransistor Qp sogar definitiv. Falls die gespeicherte Ladung ausreicht, um Qne oder Qpe leitend zu schalten, gilt OUT = 0 V. Falls jedoch zu wenig Ladung auf den Floating-Gates bzw. dem Floating-Gate gespeichert ist, was beispielsweise nach dem Fertigungsprozess der integrierten Schaltung und vor der ersten Programmierung der Fall sein kann, sperren unter Umständen beide Transistoren Qne und Qpe bzw. Qp. In diesem Fall liegt das Potential an dem Ausgangsknoten OUT aber sicher nicht höher als das höchste Potential an den Leitungen HI bzw. LO in der Vergangenheit.
  • Da die integrierte Schaltung aber noch nicht programmiert wurde, lag auch an den Leitungen HI und LO noch keine zur Programmierung ausreichende Spannung in der Vergangenheit an. Vielmehr lag, da das EEPROM in der Vergangenheit lediglich im Read-Modus war, an der Leitung HI die Spannung Vsp an, während an der Leitung LO die Spannung Vsn anlag, wie der Tabelle in 8 zu entnehmen ist. Beide Spannungen Vsp und Vsn sind kleiner als die nominale Spannungsfestigkeit von Standard-CMOS-Transistoren. Somit ist sichergestellt, dass das an dem Ausgang OUT gespeicherte Potential nicht ausreicht, um die Ladungen an den Floating-Gates FG1, FG2 bzw. dem Floating-Gate FG zu verändern. Überdies ist somit sichergestellt, dass der Transistor Qp2 sperrt, denn seine Gate-Source-Spannung kann nur 0 V oder geringfügig negativ sein. Der Betrag dieser Spannung ist darüber hinaus hinreichend klein, so dass das Gateoxid von Qp2 nicht geschädigt wird. Sein Drain wird durch den Standard-nMOS-Transistor Qn2 definiert auf 0 V gezogen. Am Ausgang „bit_aus" erscheint folglich während des Write-Modus eine „1".
  • Zur Dimensionierung des HV-nMOS-Transistors Qn1 ist zu sagen, dass dessen Kanalweite bei dem beschriebenen Ausführungsbeispiel hinreichend groß sein muss, um im oben beschriebenen Fall eines Pegels von „0" auf der Leitung bit_ein das Potential am Steuergate CG hinreichend nahe an 0 V zu ziehen. In der Praxis ist dies immer gegeben, wenn der Strom durch Qp1 möglichst klein gewählt wird. Somit reicht bereits eine minimale Kanalweite von Qn1 aus, um das Steuergate CG auf 0 V zu ziehen.
    bit_ein = 1 (Write-Modus)
  • Weiterhin im Write-Modus sperrt bei jenen Speicherzellen, an deren Eingang bit_ein eine „1" liegt, der HV-nMOS-Transistor Qn1, so dass der erste HV-pMOS-Transistor Qp1 das Potential an seinem Drain gegen das auf der Leitung LW vorliegende Potential Vnc zieht. Dadurch, dass Qp1 das Potential an seinem Drain gegen die hohe Programmierspannung Vnc zieht, liegt die hohe Programmierspannung Vnc zwischen Steuergate CG und Leitung HI sowie zwischen Steuergate CG und Leitung LO, wodurch sich negative Ladungsträger an den Floating-Gates FG1 und FG2 bzw. an dem Floating-Gate FG sammeln, durch ein Fowler-Nordheim-Tunneln durch das Gateoxid von Qne und Qpe. Somit werden die Speicherzellen, an deren Eingang „bit_ein" eine „1" liegt, im Write-Modus auf „1" programmiert, denn an den Floating-Gates bzw. dem Floating-Gate wird negative Nettoladung gespeichert. Der Ausgang OUT der Speicherzellen 100 bzw. 102 liegt in diesem Fall auf 0 V, da der nMOS-Transistor Qne aufgrund der hohen positiven Spannung an seinem Floating-Gate leitet und somit sein Drain mit der Leitung LO, die auf 0 V liegt, kurzschließt. Der Transistor Qp2 sperrt, weil seine Gate-Source-Spannung 0 V beträgt. Sein Drain wird durch den Standard-nMOS-Transistor Qn2 definiert auf 0 V gezogen. Am Ausgang „bit_aus" erscheint folglich während des Write-Modus eine „1".
  • Es sei an dieser Stelle angemerkt, dass die hohe Programmierspannung Vnc in der Praxis eine vergleichsweise langsame Anstiegszeit sowie Abfallzeit von ca. 1 ms aufweist, wie dem Signalverlauf dieser Spannung auf der Leitung LW in 9e) zu entnehmen ist, um die Oxidschichten des EEPROM nicht unzulässig zu schädigen.
  • Nach Abschluss des Write-Modus sind somit alle Speicherzellen, an deren Eingang bit_1 eine „1" anlag, auf „1" programmiert, wobei eine hohe Betriebsspannung im Bereich von Vnc, welche beispielsweise 17 V betragen kann, lediglich zwischen Drain und Gate bzw. Drain und Source des HV-Transistors Qn1 abgefallen ist, nicht jedoch zwischen Gate und Source desselben. In gleicher Weise ist eine hohe Spannung im Bereich der Programmierspannung Vnc nicht zwischen Gate und Source der HV-pMOS-Transistoren Qp1 und Qp2 abgefallen.
  • Anschließend an den oben beschriebenen Write-Modus folgt ein kurzer Read-Modus, bei dem die Eingänge bit_ein aller Speicherzellen, die bei einem nachfolgenden Erase-Modus auf „0" gelöscht werden sollen, an „0" (LOW) geschaltet werden, während die Eingänge bit_ein aller anderen Speicherzellen eine „1" erhalten.
  • Erase-Modus
  • Im Anschluss wird das EEPROM in den Erase-Modus geschaltet, in dem folgende Eingangssignale an die Steuerschaltungen 200, 202 angelegt werden: Write = 0, Erase = 1, Read = 0. Dadurch schalten die Steuerschaltungen 200 bzw. 202 die Ausgangsleitungen auf jene Potentiale, die wiederum in der Tabelle von 8 spezifiziert sind. Somit werden die Leitungen HI, LO und LW auf eine hohe positive Löschspannung Vpc gelegt, die wiederum beispielsweise 17 V betragen kann. Die Leitung LR liegt auf 0 V. Das Gate des ersten HV-CMOS-Transistors Qp1 wird über die Leitung LP an ein Potential Vpc – Vgs,p geschaltet, so dass Qp1 wieder einen kleinen, aber wohldefi nierten Strom, beispielsweise in der Größenordnung 1 μA, in den Steuereingang CG einprägt. Die Leitung LN liegt, wie oben ausgeführt wurde, unabhängig vom Betriebsmodus des EEPROM immer auf einem Potential Vgs,n, so dass der Standard-CMOS-Transistor Qn2 einen kleinen, aber wohldefinierten Strom, beispielsweise in der Größenordnung 1 μA, von seinem Drain gegen Masse zieht. Die Leitung LI liegt im Fall der nMOS-EEPROM-Zelle 102 auf dem Potential Vpc – V'gs,p. V'gs,p bezeichnet die Gate-Source-Spannung des NV-pMOS-Transistors Qp. Das Signal readQ ist 1.
    bit_ein = 0 (Erase-Modus)
  • Bei jenen Speicherzellen, an deren Dateneingang auf der Leitung bit_ein eine „0" liegt, leitet Qn1. Somit zieht Qn1 das Potential an seinem Drain gegen das auf der Leitung LR vorliegende Potential von 0 V. Folglich erscheint zwischen dem Steuereingang CG und der Leitung LO sowie zwischen dem Steuereingang CG und der Leitung HI eine hohe Spannungsdifferenz von Vpc, wodurch negative Ladungsträger die Floating-Gates FG1 und FG2 bzw. das Floating-Gate FG in Richtung der Leitungen HI und LO verlassen, wiederum durch ein Fowler-Nordheim-Tunneln durch das Gateoxid der Speicher-Transistoren Qne und Qpe. Somit ist die Speicherzelle gelöscht bzw. auf „0" programmiert, denn an den Floating-Gates bzw. dem Floating-Gate ist positive Nettoladung gespeichert. Der Ausgang OUT der CMOS-EEPROM-Speicherzelle 100 liegt in diesem Fall auf dem Potential Vpc, da der pMOS-Transistor Qpe aufgrund der negativen Spannung an seinem Floating-Gate leitet und somit sein Drain mit der Leitung HI, auf der die Spannung Vpc vorliegt, kurzschließt. Der Ausgang OUT der nMOS-EEPROM-Speicherzelle 102 liegt ebenfalls an Vpc, da das Potential auf der Leitung LI so gewählt ist, dass Qp leitet, während Qne in jedem Fall sperrt. Der Transistor Qp2 sperrt, weil seine Gate-Source-Spannung 0 V beträgt. Das Drain des HV-pMOS-Transistors Qp2 wird durch Qn2 definiert auf 0 V gezogen. Am Ausgang bit_aus erscheint folglich während des Erase-Modus eine „1".
  • Wie den Signalverläufen auf den Leitungen HI, LO und LW in den 9c), 9d) und 9e) zu entnehmen ist, besitzt die hohe Löschspannung Vpc in der Praxis eine vergleichsweise langsame Anstiegszeit und Abfallzeit von ca. 1 ms, um wiederum die Oxidschichten der Speichertransistoren Qpe und Qne nicht unzulässig zu schädigen.
  • Im Erase-Modus befinden sich Drain, Source und Bulk der Niederspannungs-Standard-MOS-Transistoren Qne und Qpe bzw. Qp der Speicherzellen, an deren Eingang bit_ein eine „0" liegt, auf hoher Spannung Vpc gegenüber Substrat. Es ist daher klar, dass bei dem gezeigten Ausführungsbeispiel einer Ansteuerschaltung diese Transistoren aufgebaut sein müssen, um diese Spannungen auch auszuhalten. Dies ist beispielsweise in einer BiCMOS-Technologie verhältnismäßig einfach realisierbar, da die Wannen der MOS-Transistoren in der niedrig dotierten Epitaxieschicht liegen. Diese Epitaxie gewährleistet eine hohe Spannungsfestigkeit gegenüber dem Substrat. Zusätzlich können die lateralen Abstände zwischen den MOS-Transistoren und den Substratkontaktierungen erhöht werden, um laterale Durchbruchspfade auszuschließen. Derartige Maßnahmen zur Erhöhung der Spannungsfestigkeit gegenüber dem Substrat sind in der Technik bekannt und bedürfen an dieser Stelle keiner weiteren Erläuterung. Die Spannungen der MOS-Transistoren Qne, Qpe und Qp zwischen Drain-Source, Drain-Bulk sowie Source-Bulk sind jedoch klein, ca. 0 V, so dass die NV-MOS-Transistoren diesbezüglich nicht modifiziert werden müssen.
  • Im Erase-Modus liegen das Gate, die Source und das Bulk des dritten HV-pMOS-Transistors Qp2 auf der hohen Erase-Spannung Vpc, sein Drain hingegen an 0 V. Auch hier reicht also ein MOS-Transistor aus, der lediglich zwischen Drain und Source sowie zwischen Drain und Bulk und zwischen Drain und Gate die hohe Spannungsfestigkeit aufweisen muss. Bei dem dargestellten Ausführungsbeispiel muss der Standard-nMOS-Transistor Qn2 so dimensioniert werden, dass er auch bei höheren Temperatu ren trotz eventuellem Leckstrom von Qp2 sein Drain auf 0 V hält, was der Fall ist, wenn der Leckstrom kleiner als der durch den Transistor Qn2 gezogene Strom, also beispielsweise 1 μA, ist. Darüber hinaus sollte der Drainstrom von Qn2 allerdings nicht größer dimensioniert werden, da dies zu einer erhöhten Verlustleistung im Betriebsmodus Read führt.
    bit_ein = 1 (Erase-Modus)
  • Bei jenen Speicherzellen, an deren Dateneingang auf der Leitung bit_ein eine „1" liegt, sperrt der HV-nMOS-Transistor Qn1 und somit zieht der erste HV-pMOS-Transistor Qp1 das Potential an seinem Drain gegen das auf der Leitung LW vorliegende Potential Vpc. Folglich erscheint zwischen dem Steuergate CG und der Leitung LO bzw. zwischen dem Steuergate CG und der Leitung HI ebenfalls eine Spannungsdifferenz von 0 V, weshalb sich die Ladung auf den Floating-Gates FG1 und FG2 bzw. dem Floating-Gate FG nicht ändert. Das Potential des Ausgangs OUT der CMOS-EEPROM-Speicherzelle ist in diesem Fall Vpc, da durch den vorangegangenen Write-Vorgang am Floating-Gate des nMOS-Transistors Qne eine negative Ladung gespeichert ist und somit dieser Transistor sperrt, während Qpe leitet. Im Fall der nMOS-EEPROM-Speicherzelle 102 sperrt der nMOS-Transistor Qne ebenfalls, während der Lesetransistor Qp einen kleinen Lesestrom in das Drain von Qne leitet, womit das Potential am Ausgang OUT auf das Potential auf der Leitung HI, d. h. Vpc, gezogen wird. Der Transistor Qp2 sperrt folglich, da seine Gate-Source-Spannung 0 V beträgt. Sein Drain wird wiederum durch Qn2 definiert auf 0 V gezogen. Am Ausgang bit_aus erscheint folglich während des Erase-Modus eine „1".
  • Nun wird auch ersichtlich, warum bei dem beschriebenen Ausführungsbeispiel der erfindungsgemäßen Ansteuerschaltung im Falle der CMOS-EEPROM-Speicherzelle 100 mit dem Write-Modus vor dem Erase-Modus begonnen wird. Der vorangehende Write-Modus stellt während des Erase-Modus im Falle einer „1" an dem Dateneingang auf der Leitung bit_ein sicher, dass der pMOS-Speichertransistor Qpe leitet und das Potential am Ausgang OUT somit definiert ist. Würde statt dessen ein Erase-Modus vor einem Write-Modus erfolgen, so könnte der Fall eintreten, dass, abhängig davon, wie viel Ladung auf den Floating-Gates FG1 und FG2 gespeichert ist, beide Transistoren Qne und Qpe sperren, wenn bit_ein „1" ist. Dadurch ist der Ausgang OUT nicht mehr an die Leitung HI oder LO gekoppelt und er könnte beispielsweise durch Streukapazitäten gegen Masse an 0 V hängen bleiben, während die Leitungen HI und LO auf die hohe Löschspannung Vpc geschaltet werden. Dies würde zur sofortigen Zerstörung des Gateoxids des dritten HV-pMOS-Transistors Qp2 führen, da die volle Löschspannung Vpc zwischen Gate und Source desselben abfallen würde.
  • Im Falle der nMOS-EEPROM-Speicherzelle 102 ist die Reihenfolge von Write-Modus und Erase-Modus unerheblich, da der Lesetransistor Qp hinreichend gut leitet, um den Ausgang OUT auf das Potential Vpc zu bringen, unabhängig davon, ob Qne leitet oder sperrt.
  • In 9a) ist die Abfolge der Steuersignale Write, Erase und Read während einer kompletten Programmiersequenz, d. h. einem Write-Modus und einem Erase-Modus, dargestellt, während die 9b) bis 9f) die Spannungen auf den Leitungen bit_ein, HI, LO, LW und LR zeigen. Dabei sei noch erwähnt, dass während einer Programmiersequenz gemäß 9 auch einige Bits unverändert bleiben können, indem das Eingangssignal bit_ein während des Write-Modus auf „0" gesetzt ist, während dasselbe während des Erase-Modus auf „1" gesetzt ist. In einem solchen Fall ändert sich die Ladung an den Floating-Gates bzw. dem Floating-Gate der betreffenden EEPROM-Speicherzelle nicht. Dieses Vorgehen empfiehlt sich insbesondere, wenn man die Speicherzellen möglichst wenig belasten möchte, um eine maximale Zuverlässigkeit und Lebensdauer zu erzielen.
  • Read-Modus
  • Im Read-Modus des EEPROM-Speichers wird je nach Größe der Lesespannung, die im folgenden als Ur + Vsn bezeichnet wird, bei dem dargestellten Ausführungsbeispiel entweder nur eine der Leitungen LR und LW oder beide auf ein Potential Ur + Vsn geschaltet. Durch das entsprechende Anlegen einer Lesespannung wird bewirkt, dass am Steuergate CG die oben beschriebene Lesespannung Uinv anliegt. Bei kleinen Werten von Ur + Vsn genügt es, nur die Leitung LR auf dieses Potential zu schalten, da der HV-nMOS-Transistor Qn1 kleine Spannungen von der Leitung LR an das Steuergate CG durchschalten kann. Bei großen Werten der Lesespannung Ur + Vsn genügt es, diese auf die Leitung LW zu schalten, da Qp1 große Spannungen von der Leitung LW an das Steuergate CG durchschalten kann. Liegt jedoch die Lesespannung Ur + Vsn in einem mittleren Bereich, so dass weder Qn1 noch Qp1 allein in der Lage sind, diese Spannung geeignet auf das Steuergate CG durchzuschalten, ist es vorteilhaft, beide Leitungen LR und LW mit dem Potential Ur + Vsn zu beaufschlagen, so dass beide Transistoren Qn1 und Qp2 zum Durchschalten des Lesepotentials von den Leitungen LR und LW an das Steuergate CG beitragen.
  • Falls die Leitung LW nicht verwendet wird, um das genannte Potential an das Steuergate CG anzulegen, so muss der Transistor Qp1 ausgeschaltet werden, indem beispielsweise der Strom durch Qp0 ausgeschaltet wird. In gleicher Weise muss der Transistor Qn1 ausgeschaltet werden, falls die Leitung LR nicht verwendet wird, um die Lesespannung an das Steuergate CG anzulegen. Dies kann beispielsweise dadurch erreicht werden, dass das in den 4 und 6 gezeigte NAND-Gatter 210 durch ein NOR-Gatter ersetzt wird und indem das Signal readQ durch das Read-Signal ersetzt wird.
  • Je nach dem, welcher Transistor in der EEPROM-Speicherzelle besser leitet, Qne oder Qpe in der Speicherzelle 100 bzw. Qne oder Qp in der Speicherzelle 102, nimmt der Ausgang OUT ent weder das Potential Vsn, das auf der Leitung LO vorliegt, oder aber Vsp, das auf der Leitung HI vorliegt, an. Im zweitgenannten Fall ist Qp2 ausgeschaltet, so dass der Transistor Qn2 die Drain von Qp2 auf Masse zieht, womit am Ausgang bit_aus eine 1 vorliegt. Leitet der Speichertransistor Qne besser, so liegt das Gate des HV-pMOS-Transistors Qp2 auf dem Potential Vsn so dass, falls Qp2 besser leitet als Qn2, das Drain von Qp2 von dem Inverter 220 als logische „1" bewertet wird, so dass als Ausgangssignal auf der Leitung bit_aus eine 0 ausgegeben wird. Zu diesem Zweck muss die Gate-Source-Spannung von Qp2 hinreichend groß werden, was wiederum bedeutet, dass Vsp – Vsn hinreichend groß zu wählen ist.
  • Anstelle der Ausleseschaltung bestehend aus dem Transistor Qn2 und dem Inverter 220 ist eine beliebige alternative Schaltung denkbar, die zum Auslesen des Bits dienen könnte. Wichtig bei dem gezeigten Ausführungsbeispiel ist der HV-pMOS-Transistor Qp2 am Ausgang der EEPROM-Speicherzelle 110 bzw. 102, dessen Gate an dem Ausgang OUT liegt, dessen Source an der Leitung HI liegt, und dessen Drain während des Erase-Modus durch Qn2 oder eine alternative Schaltung an ein für Standard-CMOS-Transistoren unbedenkliches Potential geschaltet wird.
  • Ein wichtiger Aspekt der beschriebenen Ansteuerschaltungen für EEPROM-Speicherzellen ist der Stromverbrauch. Sowohl im Write- als auch im Erase-Modus befindet sich die Leitung LW auf einem hohen Potential. Liegt am Gate des HV-nMOS-Transistors Qn1 eine logische „1" an (bit_ein = 0), so leitet dieser Transistor und zieht das Steuergate CG auf 0 V. Dabei fließt über Qp1 und Qn1 ein Strom von der Leitung LW gegen Masse. Die Größe dieses Stroms ist durch den Stromspiegel, der durch die beiden Transistoren Qp0 und Qp1 gebildet wird, sowie den Eingangsstrom Ib1 bestimmt. Dieser Strom ist dann besonders störend, wenn die hohe Spannung an der Leitung LW durch eine chip-interne Ladungspumpe, d. h. an-chip, erzeugt wird, denn je kleiner der effektive Innenwiderstand einer La dungspumpe ist, desto größer müssen die verwendeten Pumpkapazitäten sein. Somit benötigen Ladungspumpen um so mehr Bit-Chipfläche, je größer die von ihnen bereitzustellenden Ströme sind. Aus diesen Gründen ist man bestrebt, Ib1, d. h. den Strom, der von der Steuerschaltung 200 bzw. 202 zu einer Mehrzahl von Speicherzellen gezogen wird, möglichst klein zu wählen. Da sich Ströme weit unter 1 μA mit Transistoren minimaler Kanalweiten, und nur solche will man aus Platzgründen im EEPROM-Speicherzellen verwenden, nicht gut handhaben lassen, kann man davon ausgehen, dass über die Leitung LW im schlechtesten Fall etwa so viele Mikroampere fließen, wie Bits, d. h. Speicherzellen, im gesamten EEPROM-Speicher vorgesehen sind. Für die eingangs erwähnten 100 Bits ergibt sich somit eine Strombelastung der Ladungspumpe von ca. 100 μA. Dieser Strom ist so groß, dass es bei den erwähnten Anwendungen zumeist nicht ökonomisch vertretbar ist, hinreichend große Ladungspumpen auf dem ASIC zu integrieren.
  • Als Abhilfe gegen die oben genannte Problematik könnte man die Spannungspulse zum Programmieren und Löschen an einem Pin des ASIC von außen zur Verfügung stellen. Es ist jedoch unter Umständen nicht möglich, Spannungspulse von ca. 17 V an ein Pin des ASIC in deren Applikationsbeschaltung anzulegen, so dass es wünschenswert wäre, die hohe Spannung on-Chip mittels einer Ladungspumpe zu erzeugen. Der Grund dafür, dass es nicht möglich ist, Spannungspulse der oben genannten Höhe von außen an den ASIC anzulegen, kann beispielsweise eine Schutzbeschaltung sein. Man könnte sich beispielsweise vorstellen, dass der ASIC bereits auf eine kleine Platine gelötet ist und sich diese Platine in einem mit Plastik umgossenen, wasserdichten Gehäuse befindet. Zudem können an die Pins beispielsweise diskrete Zenerdioden mit Vorwiderständen angelötet sein, um unzulässig hohe Spannungspulse von dem ASIC fernzuhalten. Wenn diese Zenerdioden Zenerspannungen unter 17 V aufweisen, ist es nicht möglich, den EEPROM-Speicher des ASIC mit einem extern angelegten Spannungspuls zu programmieren.
  • Durch die folgende Variante zum Programmieren des EEPROM-Speichers kann die maximale Stromaufnahme des EEPROM-Speicher während des Programmiervorgangs erheblich reduziert werden, so dass die notwendigen Spannungen durch eine verhältnismäßig kleine Ladungspumpe an dem ASIC generiert werden können. Bei dieser Variante besteht der Programmiervorgang aus einem Write-Zyklus und mehreren Erase-Zyklen. Im Write-Zyklus werden alle Eingänge bit_ein auf eine logische „1" gesetzt. Somit werden alle Bits des Speichers, d. h. alle EEPROM-Speicherzellen 100 bzw. 102, auf „1" programmiert. Dabei sperren die Transistoren Qn1 in allen EEPROM-Zellen, so dass kein nennenswerter Strom von der Leitung LW zu der Leitung LR fließt. All jene Bits, die auf „0" programmiert werden sollen, werden durch nachfolgende einzelne Erase-Zyklen gelöscht. Sollen beispielsweise sieben Bits des Speichers auf „0" gesetzt werden, benötigt man sieben individuelle Erase-Zyklen, d. h. der Erase-Zyklus, wie er in 4 dargestellt ist, wird siebenmal hintereinander, jedesmal für eine andere Speicherzelle, ausgeführt. Bei jedem dieser Erase-Zyklen werden alle Eingänge bit_ein auf „1" gesetzt, außer dem Bit, das gelöscht werden soll. Somit leitet bei jedem Erase-Zyklus genau ein einziger Transistor Qn1 in einer einzigen EEPROM-Zelle. Somit fließt lediglich ein Strom von 1 μA von der Leitung LW zu der Leitung LR. Dieser Strom ist hinreichend klein, so dass die Löschspannung Vpc durch eine hinreichend kleine Ladungspumpe am Chip erzeugt werden kann.
  • Zusammenfassend kann festgestellt werden, dass bei den gezeigten Ausführungsbeispielen der erfindungsgemäßen Ansteuerschaltung das Steuergate der EEPROM-Speicherzelle am Drain eines HV-pMOS-Transistors Qp1 sowie am Drain eines HV-nMOS-Transistors Qn1 anliegt, wobei Qp1 der Ausgangstransistor eines Stromspiegels ist, durch dessen Eingangstransistor Qp0 ein Strom Ib1 fließt. Qn1 übernimmt die Funktion eines Schalters, der während des Read-Modus eingeschaltet ist. Außerdem ist er während des Write- und des Erase-Modus eingeschaltet, falls am Eingang bit_ein der Zelle eine „0" liegt. Im einge schalteten Zustand muss bei dem gezeigten Ausführungsbeispiel Qn1 besser leiten als Qp1. Die Auskopplung am Ausgang der EEPROM-Speicherzellen 100 bzw. 102 erfolgt über das Gate eines HV-pMOS-Transistors Qp2, dessen Source an der Leitung HI liegt, während dessen Drain während des Erase-Modus durch eine damit verbundene Schaltung auf ein für Standard-CMOS-Transistoren unbedenkliches Potential gelegt wird.
  • Die Einzelzellen eines EEPROM-Speichers aus einer Mehrzahl von Speicherzellen liegen parallel bezüglich der Leitungen LW, LR, HI, LO, LP, LN, LI und readQ. Positive Ladung wird selektiv auf die Floating-Gates FG1 und FG2 bzw. das Floating-Gate FG aufgebracht, indem eine hohe positive Spannung an die Leitung LW angelegt wird. Negative Ladung wird selektiv auf die Floating-Gates bzw. das Floating-Gate aufgebracht, indem eine hohe positive Spannung an die Leitungen LW, HI und LO angelegt wird. Im Falle der CMOS-EEPROM-Speicherzelle wird ein Erase-Modus nur nach einem erfolgten Write-Modus aktiviert. Im Read-Modus wird an die Leitungen LR und/oder LP eine Lesespannung Vsn + Ur angelegt, die zwischen Vsn und Vsp liegt. An der Leitung HI liegt dann Vsp, während an der Leitung LO Vsn liegt. Diese Spannungen sind kleiner als die nominale Spannungsfestigkeit der NV-Standard-CMOS-Transistoren der verwendeten Technologie. Andererseits ist die Differenz Vsp – Vsn hinreichend groß, um in dem Fall, dass am Ausgang OUT Vsn anliegt, den HV-pMOS-Transistor stärker leitend zu machen als es Qn2 ist.
  • Bei der Ansteuerschaltung gemäß der vorliegenden Erfindung können für die HV-MOS-Transistoren Qp1, Qp2 und Qn1 (sowie für den HV-MOS-Transistor Qp0 der Steuerschaltung) solche mit einem Standard-Gateoxid verwendet werden. Vorzugsweise werden erfindungsgemäß Programmierspannungen und Löschspannungen mit einer langsamen Anstiegszeit, die vorzugsweise in der Größenordnung 0,1 ms bis 1 ms liegt, verwendet. Die jeweiligen Werte für die Spannungen hängen von der jeweils verwendeten Technologie ab, wobei beispielhafte Werte wie folgt lauten: Vpc = Vnc = 17 V, Vsp = 3 V, Vsn = 0 V, Ur = 1,1 V. Alternativ kann es bevorzugt sein, die Transistoren Qpe und Qne so zu dimensionieren, dass Ur 1,5 V und somit Vsp/2 beträgt. Bei der erfindungsgemäßen Ansteuerschaltung werden die zum Teil hohen Spannungen mittels der beiden HV-MOS-Transistoren Qp1 und Qn1 an das Steuergate CG der jeweiligen EEPROM-Zelle 100 bzw. 102 angeschaltet. Der Ausgang OUT wird über den HV-pMOS-Transistor Qp2 ausgekoppelt, um so die während des Erase-Modus anliegenden hohen Spannungen von der Niederspannungs-CMOS-Logik abzublocken.
  • Stromwächterschaltung
  • Nachdem nun Ausführungsbeispiele erfindungsgemäßer Ansteuerschaltungen beschrieben wurden, werden im folgenden Bezug nehmend auf die 10 bis 16 Ausführungsbeispiele einer erfindungsgemäßen Stromwächterschaltung näher erläutert. Eine solche Stromwächterschaltung ist konfiguriert, um die Stromaufnahme eines Schaltungsblocks zwischen zwei Anschlüssen desselben, über den eine Versorgungsspannung für den Schaltungsblock angelegt wird, zu überwachen. Eine solche Stromwächterschaltung eignet sich vorteilhaft zur Überwachung der Stromaufnahme einer erfindungsgemäßen CMOS-EEPROM-Speicherzelle. Eine solche Stromwächterschaltung kann jedoch zur Überwachung der Stromaufnahme eines beliebigen Schaltungsblocks verwendet werden.
  • Um die Stromaufnahme eines Schaltungsblocks zu überwachen, muss man grundsätzlich in jenen Schaltungsteil eingreifen, der den betrachteten Schaltungsblock elektrisch versorgt, d. h. die Leistungsversorgung. Üblicherweise verwendet man als Leistungsversorgung eine Spannungsversorgung, nur in seltenen Fällen eine Stromversorgung. Hinsichtlich der erfindungsgemäßen Stromwächterschaltung sollen ausschließlich Spannungsversorgungen betrachtet werden. Eine Spannungsversorgung ist als ein Schaltkreis definiert, der an zwei Ausgangsports eine elektrische Spannung bereitstellt, die weitgehend unabhängig ist von dem Strom, der in den bzw. aus den Ports fließt.
  • Eine einfache Möglichkeit, die Stromaufnahme eines Schaltungsblocks, beispielsweise einer EEPROM-Speicherzelle, zu überwachen, besteht darin, die Spannungsversorgung mit einer Strombegrenzung auszustatten. Die Ausgangsspannung wird nur dann an den Ausgangsport der Spannungsversorgung zur Verfügung gestellt, solange der Schaltungsblock einen genügend kleinen Strom zieht. Falls der Strom jedoch das Limit der Strombegrenzung überschreiten möchte, bricht die Ausgangsspannung der Stromversorgung ein. Dieses Einbrechen lässt sich leicht detektieren, indem man z. B. die Versorgungsspannung des Schaltungsblocks an den Eingang eines invertierenden Schmitt-Triggers legt und den Schmitt-Trigger unter einer zweiten unabhängigen Versorgungsspannung betreibt. Im Normalbetrieb ist der Ausgang des Schmitt-Triggers auf einer logischen „0", d. h. LOW, im Fehlerfall ist er auf einer logischen „1", d. h. HIGH. Der Nachteil eines solchen Systems besteht darin, dass die Versorgungsspannung des zu überwachenden Schaltungsblocks im Fehlerfall einbricht, so dass dieser Schaltungsblock nicht mehr funktionsfähig ist.
  • Oft kündigt sich ein Fehler in einem Schaltungsblock bereits lange Zeit in Form einer überhöhten Stromaufnahme an, noch ehe dieser Fehler die Funktionsfähigkeit des Schaltungsblocks schwer beeinträchtigt. Es ist wünschenswert, einen entstehenden Fehlerfall bereits möglichst frühzeitig zu detektieren, so dass das System darauf reagieren kann, noch ehe eine gravierende Fehlfunktion eingetreten ist. Beispielsweise ist es denkbar, dass das System an den Anwender die Notwendigkeit einer dringenden Wartung meldet, zwischenzeitlich jedoch noch geraume Zeit funktionsfähig bleibt. Bei Anwendungen im Automobilbereich ist es so denkbar, dass man das Fahrzeug noch zur nächsten Werkstätte fährt, anstatt es sofort am Straßenrand stehen lassen zu müssen.
  • Das oben skizzierte System einer Strombegrenzung mit Zusammenbruch der Versorgungsspannung ließe sich erweitern, indem man zur Erzielung der erwähnten Notlaufeigenschaft eine zweite Spannungsversorgung parallel zur ersten schaltet. Die zweite Spannungsversorgung würde kleinere Ausgangsspannungen liefern als die erste und wäre durch eine Diode im Normalbetrieb von der ersten entkoppelt, so dass es zu keinem Kurzschluß zwischen beiden Spannungsversorgungen kommt. Falls im Fehlerfall die erste Versorgung einbrechen würde, würde die Versorgungsspannung auf dem Niveau der zweiten Versorgung gehalten. Dieses zweite Niveau liegt nur wenig unter dem ersten, so dass der fehlerhafte Schaltungsblock noch funktionsfähig bleibt. Dann erkennt allerdings der oben beschriebene Schmitt-Trigger den Fehlerfall nicht mehr und man muss einen genaueren Komparator verwenden. Systeme solcher Art sind jedoch relativ umfangreich und somit teuer, hinsichtlich Flächenverbrauch und Stromverbrauch, und somit unkommerziell.
  • Eine erfindungsgemäße Stromwächterschaltung umfasst Notlaufeigenschaften, kommt mit wenigen Transistoren aus und verbraucht wenig Chipfläche. Darüber hinaus besitzt der erfindungsgemäße Stromwächter nur eine vernachlässigbare Stromaufnahme.
  • Die erfindungsgemäße Stromwächterschaltung kann insbesondere vorteilhaft mit der oben beschriebenen CMOS-EEPROM-Speicherschaltung verwendet werden. Der Querstrom über den pMOS-Transistor 30 (2a) bzw. Qpe (4) und den nMOS-Transistor 32 (2a) bzw. Qne (4) einer CMOS-EEPROM-Speicherzelle ist bei fehlerfreier Programmierung der Zelle verschwindend klein. Wie oben ausgeführt wurde, setzt jedoch, wenn das Floating-Gate jenes Transistors, der sperrend programmiert wurde, Ladung verliert, ein Querstrom ein. In diesem Betriebszustand ist der Logikausgang der CMOS-EEPROM-Speicherzelle noch nicht vom Ladungsverlust beeinträchtigt. Der Stromwächter kann also den Ladungsverlust durch Erfassen des Querstroms erkennen, lange bevor dieser zu einem inkonsi stenten Speicherinhalt führt. Dies ist insbesondere in sicherheitsrelevanten Anwendungen, wie beispielsweise intelligenten Sensoren für automotive Anwendungen, wichtig.
  • Eine erfindungsgemäße Stromwächterschaltung bei Anwendung für eine CMOS-EEPROM-Speicherzelle umfasst einen mit dem ersten oder zweiten Anschluss der nicht-flüchtigen Speicherzelle verbundenen Schaltungsknoten, der aufgeladen wird, sobald ein Strom zwischen erstem Anschluss und zweitem Anschluss der nicht-flüchtigen Speicherzelle einen vorbestimmten Wert überschreitet. Ferner ist eine Einrichtung zum Begrenzen des Potentials, auf das der Schaltungsknoten aufgeladen wird, vorgesehen. Schließlich umfasst die Stromwächterschaltung eine Einrichtung zum Erzeugen eines Ausgangssignals, wenn der Schaltungsknoten auf das Potential aufgeladen wird.
  • Mittels einer derartigen Stromwächterschaltung wird die Stromaufnahme eines Schaltungsblocks, beim bevorzugten Ausführungsbeispiel einer CMOS-EEPROM-Speicherzelle, überwacht. Falls diese einen kritischen Wert überschreitet, geht ein logisches Ausgangssignal der Überwachungsschaltung auf LOW, d. h. logisch „0", und meldet dieses Ereignis, das als IDD-Fehlerfall bezeichnet wird. Eine wichtige Randbedingung ist, dass die Versorgungsspannung des zu überwachenden Schaltungsblocks auch im Fehlerfall möglichst unverändert bleiben soll, so dass der Schaltungsblock Notlaufeigenschaften besitzt. Dies wird durch die Potentialbegrenzungseinrichtung ermöglicht.
  • Ein erstes Ausführungsbeispiel einer erfindungsgemäßen Stromwächterschaltung ist in 10 gezeigt.
  • Ein Schaltungsblock 300 besitzt zwei Versorgungsspannungsanschlüsse 302 und 304, einen, 302, für eine positive Versorgungsspannung und einen, 304, für eine negative Versorgungsspannung. An dem Versorgungsspannungsanschluß 302 liegt die positive Versorgungsspannung Vsup an.
  • Das in 10 dargestellte Ausführungsbeispiel einer Stromwächterschaltung umfasst fünf pMOS-Transistoren Qp3, Qp4, Qp5. Qp6 und Qp7. Ferner umfasst dieselbe drei nMOS-Transistoren Qn3, Qn4 und Qn5 sowie einen Schmitt-Trigger 310, der an einem Ausgang 312 desselben ein Fehlersignal ausgibt.
  • Der Anschluss 304 des Schaltungsblocks 300 ist mit einem Schaltungsknoten net1, der ferner mit der Source von Qp3 und der Source von Qp4 verbunden ist, verbunden. An dem Gate von Qp3 liegt eine erste Bezugsspannung Uref1 und an dem Gate von Qp4 liegt eine zweite Bezugsspannung Uref2. Das Drain von Qp4 liegt auf Masse. Das Drain von Qp3 ist mit einem zweiten Netzwerkknoten net2 verbunden, der ferner mit dem Drain von Qn4 und der Source von Qn5 verbunden ist. Die Source von Qn4 liegt auf Masse, während das Gate von Qn4 mit dem Gate von Qn3 verbunden ist. Das Gate von Qn3 ist ferner mit der Drain von Qn3 verbunden, während die Source von Qn3 auf Masse liegt. Somit bilden die beiden Transistoren Qn3 und Qn4 einen Stromspiegel.
  • Zwischen das Drain von Qn3 und die Versorgungsspannung Vsup ist ferner der pMOS-Transistor Qp5 geschaltet. Zwischen die Source von Qp3 und Vsup ist der pMOS-Transistor Qp6 geschaltet. Zwischen das Drain von Qn5 und Vsup ist der pMOS-Transistor Qp7 geschaltet. Die Transistoren Qp5, Qp6 und Qp7 sind Ausgangstransistoren eines Stromspiegels, deren Gateanschlüsse an das Gate eines weiteren pMOS-Transistors (nicht gezeigt) angeschaltet sind, dessen Gate und Drain zusammengeschaltet sind, dessen Source an Vsup liegt und über dessen Kanal ein Bias-Strom geliefert wird. Die Bulks der Transistoren Qp5, Qp6 und Qp7 sind nicht dargestellt und liegen in der Regel auf Vsup.
  • Die Bezugsspannungen Uref1 und Uref2 liegen vorzugsweise nahe am negativen Betriebsspannungspotential, d. h. Masse.
  • Das pMOS-Transistor-Paar Qp3 und Qp4 ist so dimensioniert, dass bei ansteigendem Potential an dem Netzwerkknoten net1 zuerst Qp3 leitend wird, wobei erst bei einem weiteren Anstieg des Potentials an net1 Qp4 leitend wird. Dies kann erreicht werden, indem die Bezugsspannungen Uref1 und Uref2 identisch gewählt werden, und das Verhältnis von Kanalweite zu Kanallänge des Transistors Qp3 größer gemacht wird als das des Transistors Qp4, d. h.: (W/L)Qp3 > (W/L)Qp4. Alternativ kann dies jedoch auch erreicht werden, indem die Transistoren Qp3 und Qp4 identisch ausgeführt werden, und die Bezugsspannung Uref2 größer als die Bezugsspannung Uref1 gemacht wird, d. h. Uref2 > Uref1. Ebenso sind Mischformen der beiden oben genannten Möglichkeiten denkbar.
  • In den Stromspiegel, der durch die Transistoren Qn3 und Qn4 gebildet wird, wird ein Strom I1 eingespeist, der durch den pMOS-Transistor Qp5 geliefert wird. Der Ausgangstransistor Qn4 des Stromspiegels zieht somit einen maximalen Strom I3 aus dem Knoten net2 gegen Masse, sofern er nicht in Sättigung geht. Es gilt: I3 = I1·(W/L)Qn4/(W/L)Qn3.
  • In den Knoten net1 fließt ein durch die Stromaufnahme des Schaltungsblocks 300 definierter Strom IDD. Falls der zu überwachende Schaltungsblock 300 im normalen Betriebsmodus eine sehr kleine Stromaufnahme aufweist, beispielsweise wesentlich kleiner als 1 μA, so speist man mit dem Transistor Qp6 zusätzlich noch einen kleinen Strom I2 in der Größenordnung von 1 μA in den Knoten net1 ein. Auf diese zusätzliche Stromeinspeisung kann jedoch verzichtet werden, d. h. Qp6 kann entfallen, falls der zu überwachende Schaltungsblock 300 im normalen Betriebsmodus eine hinlänglich große Stromaufnahme aufweist.
  • Zunächst sei kurz darauf eingegangen, was unter „hinlänglich groß" in diesem Zusammenhang zu verstehen ist. Falls der Schaltungsblock 300 beispielsweise nur CMOS-Logik enthält, so besteht seine statische Stromaufnahme nur aus Leckströmen gesperrter pn-Übergänge und den Unterschwellen-Strömen (Subthreshold-Strömen) gesperrter MOS-Transistoren. Wenn nun beispielsweise der Knoten net1 eine parasitäre Kapazität gegen Substrat aufweist und ein starker EMV-Puls diese Kapazität auf ein negatives Potential lädt, also unter Masse zieht, so dauert es eine gewisse Zeit, bis die kleinen Leckströme die parasitäre Kapazität wieder auf positive Werte aufladen. Während dieser Zeit liegt am Schaltungsblock 300 eine überhöhte Versorgungsspannung an, die unter Umständen nicht zulässig ist. Falls die CMOS-Logik im Schaltungsblock 300 Schaltvorgänge aufweist, so fließen unter Umständen kurzzeitig erhebliche positive und negative Ströme in den Knoten net1 hinein bzw. aus demselben heraus. Um negative Potentiale an dem Knoten net1 zu vermeiden, ist I2 so zu wählen, dass I2 + IDD immer positiv bleibt. Ist bereits durch den normalen Betriebsmodus gewährleistet, dass IDD immer positiv bleibt, so ist die Stromaufnahme des Schaltungsblocks 300 hinlänglich groß.
  • Die obigen Ströme sind so, dass im normalen Betriebsfall gilt: I2 + IDD < I3. Das heißt, dass im normalen Betriebsfall IDD unter dem Limit liegt, das zur Erkennung einer Fehlfunktion notwendig ist. Das Potential auf dem Netzwerkknoten net1 beträgt Uref1 + |Ugs(Qp3)|, wobei Ugs(Qp3) die Gate-Source-Spannung des pMOS-Transistors Qp3 ist. Das Potential auf dem Netzwerkknoten net2 liegt sehr nahe an Masse, denn Qn4 möchte mehr Strom aus Qp3 herausziehen als an dessen Source eingespeist wird. Da dieses Potential am Gate von Qn5 anliegt, sperrt Qn5. In das Drain von Qn5 speist Qp7 einen kleinen Strom I4, beispielsweise in der Größenordnung von 1 μA, ein, so dass sein Drain nach Vsup geht. Der Schmitt-Trigger liefert am Ausgang 312 desselben einen hohen logischen Pegel HIGH. Die Bezugsspannung Uref2 und der pMOS-Transistor Qp4 sind so dimensioniert, dass Qp4 in diesem Betriebszustand sperrt oder zumindest einen wesentlich kleineren Strom leitet als Qp3, wie oben dargelegt wurde.
  • Über Qp4 fließt kein Strom, solange I2 + IDD < I3, wenn Uref2 > V(net1) – |Vth,p|, wobei V(net1) das Potential am Knoten net1 ist und Vth,p die Schwellspannung des pMOS-Transistors Qp4 ist.
  • Im Fehlerfall steigt die Stromaufnahme des Schaltungsblocks B und somit der Strom IDD so weit an, dass gilt: I2 + IDD > I3. Somit speist Qp3 mehr Strom in den Netzwerkknoten net2 ein als Qn4 gegen Masse ableitet, da durch den Stromspiegel aus Qn3 und Qn4 der Strom I3 auf einen maximalen Wert begrenzt ist. Dadurch steigt das Potential auf dem Netzwerkknoten net2 so weit an, dass Qp3 in Sättigung geht, d. h. seine Drain-Source-Spannung wird sehr klein, beispielsweise 50 mV. Der überschüssige Strom I2 + IDD – I3 lädt den Netzwerkknoten net1 weiter positiv auf, so dass schließlich Qp4 leitend wird und ihn gegen Masse ableitet.
  • Somit steigt das Potential auf dem Netzwerkknoten net1 im IDD-Fehlerfall an, wobei dieser Spannungsanstieg jedoch relativ klein gehalten werden kann, beispielsweise 100 mV, da man die Schaltschwellen von Qp3 und Qp4 sehr genau einstellen kann. Insbesondere ist die Potentialänderung in net1 klein im Vergleich zur Betriebsspannung des Schaltungsblocks 300, so dass seine Funktionsfähigkeit aufgrund der geringfügigen Änderung seiner Betriebsspannung nicht merklich beeinflußt wird. Der Anstieg des Potentials auf dem Netzwerkknoten net2 reicht aus, um Qn5 leitend zu schalten, so dass am Ausgang 312 des Schmitt-Triggers 310 ein LOW-Signal erzeugt wird.
  • Somit ist der Ausgang 312 des Schmitt-Triggers HIGH, so lange die Stromaufnahme des Schaltungsblocks 300 eine vorbestimmte Schwelle nicht überschreitet, d. h. IDD < I3 – I2, und ist LOW für den Fehlerfall, d. h. IDD > I3 – I2. Zugleich verbleibt aber in beiden Betriebszuständen eine beinahe identische Versorgungsspannung von Vsup – Uref1 – |Ugs(Qp3)| bzw. Vsup – Uref2 – |Ugs(Qp4)|, so dass der Schaltungsblock 300 auch noch im Falle einer erhöhten Stromaufnahme mit ausreichender Spannung versorgt wird, um seine Funktionsfähigkeit zu erhalten.
  • Die in 10 gezeigte Schaltung kann für den folgenden Fall besonders einfach realisiert werden: Uref1 = Uref2 = 0 V und (W/L)Qp3 > (W/L)Qp4. In diesem Fall sind Schaltungsteile zur Erzeugung der Referenzspannung Uref1 und Uref2 nicht notwendig. Im IDD-Fehlerfall steigt das Potential am Knoten net2 aber nur auf eine Spannung von ca. Ugs(Qp4) an. Qn5 leitet nur dann, wenn sichergestellt ist, dass die Schwellenspannung des nMOS-Transistors Qn5 kleiner ist als der Betrag der Schwellenspannung des pMOS-Transistors Qp4. Bei manchen CMOS/BiCMOS-Technologien ist dies ohne weiteres realisierbar, bei anderen wiederum nicht. Falls die oben genannte Bedingung nicht ohne weiteres realisierbar ist, ist es vorzuziehen, Uref1 auf 0 V einzustellen und Uref2 wie folgt: Uref2 Ugs(Qn5) – |Ugs(Qp4)|, wobei Ugs die Gate-Source-Spannung des jeweiligen Transistors darstellt. Eine Schaltung, um dies zu realisieren, ist in 11 gezeigt. Die Schaltung umfasst zwei weitere pMOS-Transistoren Qp4' und Qp7'. Ferner umfasst die Schaltung zwei weitere nMOS-Transistoren Qn4' und Qn5'.
  • Der nMOS-Transistor Qn5 ist als Diode verschaltet, wobei das Drain desselben über den pMOS-Transistors Qp7' mit der Versorgungsspannung Vsup verbunden ist. Der pMOS-Transistor Qp7' ist analog zu den Transistoren Qp5, Qp6 und Qp7 verschaltet. Die Source von Qn5' liegt auf Masse, während Drain und Gate desselben miteinander und mit der Source des pMOS-Transistors Qp4' verbunden sind. Der pMOS-Transistor Qp4' ist wiederum als Diode beschaltet, wobei Gate und Drain desselben mit dem Gate von Qp4 und dem Drain von Qn4' verbunden sind. Das Gate von Qn4' ist mit dem von Qn4 verbunden. Die Source von Qn4' liegt auf Masse.
  • Da Qn5' als Diode beschaltet ist, liegt an dem Knoten net3' das Potential Ugs(Qn5') an. Da Qp4' ebenfalls als Diode beschaltet ist, gilt ferner: Uref2 = Ugs,n(Qn5') – |Ugs(Qp4')|.
  • Bei der gezeigten Beschaltung muss der Strom I2' durch Qn4' kleiner sein als I4'. Am Netzwerkknoten net1 stellt sich folgendes Potential ein: Ugs(Qn5') – |Ugs(Qp4')| + |Ugs(Qp4)| ≅ Ugs(Qn5'). Im IDD-Fehlerfall geht das Potential am Schaltungsknoten net2 ca. auf net1 = Ugs(Qn5') hoch, so dass Qn5 sicher einschaltet. Falls Uth,n < |Uth,p|, wobei Uth,n die Schwellenspannung des nMOS-Transistors Qn5 ist, während Uth,p die Schwellenspannung des pMOS-Transistors Qp4 ist, geht das Potential an net4 ca. auf 0 V, net2 ca. auf |Ugs(Qp3)|, was ausreichend ist, um Qn5 einzuschalten.
  • Falls im Schaltungsblock 300 dynamische Schaltvorgänge ablaufen, ist seine Stromaufnahme von großen Stromimpulsen überlagert. In diesem Fall soll das Fehlersignal am Ausgang 312 des Schmitt-Triggers 310 nicht bei jedem solchen Stromimpuls schalten. Eine Schaltung zum Erzeugen einer Hysterese, um ein Prellen des Signals am Ausgang 312 zu vermeiden, insbesondere, wenn IDD hochfrequente Rippel oder transiente Schaltpulse aufweist, ist in 12 gezeigt.
  • Diese Schaltung umfasst einen zusätzlichen nMOS-Transistor Qn6', der zwischen einen Schalter Sw und Masse geschaltet ist, wobei das Gate von Qn6' mit dem von Qn4 verbunden ist. Ist der Schalter Sw geschlossen, zieht der nMOS-Transistor Qn6' einen Strom I3'. So lange am Ausgang 312 ein hoher logischer Pegel vorliegt, also noch kein IDD-Fehlerfall aufgetreten ist, muss der Strom IDD größer als I3 + I3' – I2 sein, um das Ausgangssignal am Ausgang 312 auf einen tiefen logischen Pegel LOW zu kippen. Sobald der Pegel am Ausgang 312 LOW ist, wird der Schalter geöffnet, wie durch eine Steuerleitung 320 in 12 schematisch gezeigt ist. Der Strom IDD muss nun kleiner als I3 – I2 werden, um am Ausgang 312 wiederum einen Übergang zu einem hohen logischen Pegel HIGH zu bewirken. Somit werden kleine Rippel des Stroms IDD ausgeblendet, sofern sie Amplituden unter I3' haben. Der störende Einfluß von hochfrequenten Transienten im Strom IDD wird bei der Schaltung von 12 durch ein Filter vermindert, das einen Wi derstand 322 und einen Kondensator 324 aufweist und zwischen den Schaltungsknoten net2 und das Gate des nMOS-Transistors Qn5 geschaltet ist.
  • Bei den oben beschriebenen Ausführungsbeispielen ist der Body der Transistoren Qp3 und Qp4 an deren Source gelegt. Dies ist insbesondere empfehlenswert, als dann die Gate-Source-Spannung von Qp3 und Qp4 möglichst klein bleibt und sich somit die Versorgungsspannung des Schaltungsblocks 300 nur wenig von Vsup unterscheidet. Falls jedoch das Body-Potential von pMOS-Transistoren nicht frei wählbar ist, weil beispielsweise nur eine Single-Well-Technologie zur Verfügung steht, in der der PMOS-Transistor unmittelbar im n-Substrat liegt, kann man den Body auch an Vsup legen. In diesem Fall vergrößert sich die Gate-Source-Spannung der Transistoren Qp3 und Qp4, wobei sich im selben Maße die Versorgungsspannung des Schaltungsblocks 300 verringert.
  • Bei manchen Anwendungen kann es nachteilig sein, dass der Schaltungsblock 300 nicht an Masse liegt, sondern am Schaltungsknoten net1. Es ist in einem solchen Fall möglich, die beispielsweise Bezug nehmend auf 10 beschriebene Stromwächterschaltung „auf den Kopf zu stellen", indem man den negativen Versorgungsspannungsanschluß 304 des Schaltungsblocks 300 an Masse legt und den positiven Versorgungsspannungsanschluß 302 an einen zu net1 äquivalenten Knoten, an dem die Sources zweier nMOS-Transistoren liegen, die die Funktion der beiden pMOS-Transistoren Qp3 und Qp4 von 10 übernehmen.
  • Bei den oben beschriebenen Ausführungsbeispielen wurde das Ausgangssignal gewonnen, indem abhängig vom Potential am Schaltungsknoten net2 der Transistor Qn5 eingeschaltet oder ausgeschaltet war. Alternativ ist es möglich, den Stromfluss durch Qp4 zu messen und daraus ein Ausgangssignal zu gewinnen. Eine entsprechende Schaltung ist in 13 gezeigt und umfasst zwei nMOS-Transistoren Qn7 und Qn8. Das Drain von Qn7 ist mit dem Drain von Qp4 verbunden, die Source von Qn7 liegt auf Masse, und das Gate von Qn7 ist mit dem Gate von Qn8 und ferner mit dem Schaltungsknoten net1 verbunden. Die Source des Transistors Qn8 liegt auf Masse, während das Drain desselben über Qp7 mit Vsup verbunden ist. Ferner ist die Source von Qn8 mit dem Eingang des Schmitt-Triggers 310 verbunden.
  • Bei der Erfassungsschaltung von 13 fließt, wenn IDD größer als I3 – I2 ist, der Differenzstrom IDD – I3 + I2 durch Qp4 und wird mittels des durch Qn7 und Qn8 gebildeten Stromspiegels ausgekoppelt. Das Gate von Qn7 ist dabei an den Schaltungsknoten net1 gelegt, wobei man eine solche Beschaltung in der Literatur unter der Bezeichnung Niederspannungs-Stromspiegel kennt. Unter Umständen kann das Gate von Qn7 alternativ auch mit dem Drain von Qn7 verbunden werden. Im IDD-Fehlerfall fließt somit ein Strom (IDD – I3 + I2)·(W/L)Qn8/(W/L)Qn7 über Qn8 gegen Masse. Ist dieser Strom größer als I4, so schaltet der Ausgang 312 des Schmitt-Triggers 310 auf einen tiefen Pegel LOW. Im Normalfall fließt kein Strom durch Qp4 und Qn7, so dass das Drain von Qn8 nach Vsup geht und der Ausgang 312 des Schmitt-Triggers 310 auf einem hohen logischen Pegel ist.
  • 14 zeigt nun eine Anwendung der erfindungsgemäßen Stromwächterschaltung für ein CMOS-EEPROM.
  • Beispielhaft für eine Mehrzahl von Speicherzellen sind in 14 zwei Speicherzellen 100 und 100N gezeigt. Jede der CMOS-EEPROM-Speicherzellen 100, 100N weist den oben beschriebenen Aufbau auf. Die ersten Anschlüsse jeder der CMOS-EEPROM-Speicherzellen sind mit der Leitung HI verbunden. Die zweiten Anschlüsse jeder der Speicherzellen sind mit der Leitung LI verbunden. Über die Leitung HI ist das Versorgungsspannungspotential Vsup an die ersten Anschlüsse der Speicherzellen anlegbar. Die Leitung LI ist mit dem Schaltungsknoten net1 verbunden. Weiterhin ist in 14 eine EEPROM-BIAS-Zelle 400, die einen pMOS-Transistor Qpe0 und einen nMOS-Transistor Qne0 sowie einen Kondensator 402 aufweist, mit dem Schaltungsknoten net1 verbunden. Genauer gesagt ist die Source von Qne0 mit dem Schaltungsknoten net1 verbunden, während die Source von Qpe0 mit der Leitung HI verbunden ist. Das Gate von Qpe0 ist mit dem Gate eines pMOS-Transistors Qps0 verbunden, dessen Source mit Vsup verbunden ist, und dessen Drain den Strom I1 für die erfindungsgemäße Stromwächterschaltung liefert.
  • Die Transistoren Qpe0 und Qne0 bilden einen CMOS-Inverter, dessen Eingang mit seinem Ausgang kurzgeschlossen ist. Somit stellt sich ein Mittenpotential Uinv ein, da sich der Ausgang des Inverters aus Qpe0 und Qne0 nicht zwischen HIGH und LOW entscheiden kann. Der Ausgang des Inverters, der auf dem Potential Uinv liegt, ist mit den Steuergates CG der Speicherzellen verbunden. Um Schwingneigungen der Rückkopplungsstruktur in der EEPROM-EIAS-Zelle 400 zu unterdrücken, ist die hinreichend große Kapazität 402 zwischen Gate und Source von Qne0 und somit zwischen den Schaltungsknoten net1 und die Steuergates der Speicherzellen geschaltet. Alternativ kann ein entsprechender Kondensator zwischen den Ausgang, auf dem das Potential Uinv vorliegt, und Masse geschaltet werden.
  • Bei der obigen Struktur fließt ein Querstrom Iinv über Qpe0 und Qne0 zu dem Schaltungsknoten net1. Ein Teil davon wird durch den pMOS-Transistor Qps0 ausgekoppelt und dem aus den Transistoren Qn3 und Qn4 bestehenden Stromspiegel zugeführt. Die Spiegelverhältnisse sind dabei so gewählt, dass der Strom I3 nur geringfügig größer ist als der Strom Iinv. Somit ist im Normalfall der Schaltungsknoten net2 auf 0 V, der Transistor Qn5 sperrt und der Ausgang 312 des Schmitt-Triggers 310 ist auf einem hohen logischen Pegel.
  • Falls ein Floating-Gate FG1 oder FG2 einer oder mehrerer ursprünglich sperrender CMOS-Speichertransistoren Qpn und Qpe Ladung verliert, fließt über die betreffende Zelle bzw. die betreffenden Zellen ein zusätzlicher Strom IDD von Vsup zu dem Schaltungsknoten net1. Sobald Iinv + IDD größer als I3 wird, geht der Schaltungsknoten net2 auf ca. |Ugs(Qp3)| + Uref1 und schaltet somit Qn5 ein, so dass der Ausgang 312 des Schmitt-Triggers 310 auf einen tiefen logischen Pegel gelangt. Somit erkennt die Schaltung den Verlust an Ladung im EEPROM-Speicher, versorgt die EEPROM-Zellen aber weiterhin mit nahezu unveränderter Versorgungsspannung, so dass der Logikpegel an den Ausgängen OUT der einzelnen Speicherzellen fehlerfrei erhalten bleibt. Der Grund dafür ist, dass der ursprünglich sperrende Transistor zwar Ladung verliert und somit leitend wird, der ursprünglich leitende Transistor aber nach wie vor wesentlich besser leitet, so dass das Ausgangspotential auf den Leitungen OUT unverändert bleibt.
  • Falls Ladung nur an Floating-Gates verloren geht, die ursprünglich leitenden CMOS-Transistoren zugeordnet sind, so wird dieser Ladungsverlust nicht detektiert, da er nicht zu einem Querstrom von Vsup zu dem Schaltungsknoten net1 führt. Dieser Ladungsverlust ist aber auch nicht kritisch, da er den Logikpegel an dem Ausgang OUT der Speicherzellen nicht beeinträchtigt.
  • Da die oben beschriebene Spannung Uinv den Umschaltpunkt einer ungeladenen CMOS-EEPROM-Speicherzelle repräsentiert, stellt diese Spannung die Bezug nehmend auf 2b beschriebene Lesespannung dar. Der Querstrom Iinv weist eine Größenordnung von ca. 10 μA auf.
  • Bezug nehmend auf die 15 und 16 werden nachfolgend Stimulationsergebnisse erläutert, die unter Verwendung einer Schaltung, wie sie in 14 gezeigt ist, jedoch mit lediglich einer EEPROM-Speicherzelle, erhalten wurden. Diese Simulationsergebnisse zeigen, dass am Ausgang 312 des Schmitt-Triggers 13 ein IDD-Fehler angezeigt wird, lange bevor das Bit der CMOS-EEPROM-Zelle fälschlicherweise kippt. Dazu kann man folgende Fälle unterscheiden.
  • Auf den Floating-Gates FG1 und FG2 wurde negative Ladung gespeichert, so dass, wenn an das Steuergate Uinv angelegt wird, der nMOS-Transistor Qne sperrt und der pMOS-Transistor Qpe leitet. Geht dabei Speicherladung an FG1 verloren, so leitet der pMOS-Transistor Qpe weniger gut, er leitet jedoch selbst dann noch, wenn die gesamte Speicherladung an FG1 verschwunden ist. Da zugleich der nMOS-Transistor Qne sperrt, ändert sich weder die Stromaufnahme der EEPROM-Zelle noch ihr Logikpegel am Ausgang OUT.
  • Der wesentlich kritischere Fall tritt ein, wenn Speicherladung am Floating-Gate FG2 des zunächst sperrenden nMOS-Transistors Qne verloren geht, denn dieser beginnt schließlich zu leiten. Da der pMOS-Transistor Qpe auch leitet, beginnt ein Querstrom zu fließen.
  • 15 stellt Simulationsergebnisse für diesen Fall dar. Die Kurve 410 stellt das Potential am Ausgang OUT dar, die Kurve 420 das Potential am Ausgang 312 des Schmitt-Triggers 310, die Kurve 430 das Potential am Schaltungsknoten net1, die Kurve 440 das Potential am Schaltungsknoten net2, die Kurve 450 den Strom Iinv und die Kurve 460 den Strom IDD. Die Kurven stellen die jeweiligen Signalverläufe jeweils über einen abnehmenden Spannungsoffset ΔVn, der durch abnehmende Ladungen auf dem Floating-Gate FG2 des nMOS-Speichertransistors bewirkt wird, dar. Dabei wurde ΔVn von 1,0 V bis 0,0 V gesweept. Ferner wurde der Simulation ein Zustand zugrunde gelegt, bei dem auf dem Floating-Gate FG1 des pMOS-Speichertransistors nur mehr wenig Ladung gespeichert war, so dass der dadurch bedingte Spannungsoffset ΔVp 50 mV beträgt.
  • Wie aus Kurve 450 zu sehen ist, nimmt mit abnehmendem ΔVn der Strom IDD zu, bis schließlich an einem Punkt A (Kurve 420) das Signal am Ausgang 312 des Schmitt-Triggers 310 auf einen tiefen logischen Pegel umschaltet. Dies findet bei einem ΔVn von etwa 160 mV statt. Der Ausgang OUT befindet sich bei diesem ΔVn noch auf einem Pegel von etwa 2,9 V, wie durch den Punkt B auf der Kurve 410 gezeigt ist. Die Stromwächterschaltung detektiert den Ladungsverlust auf FG2 somit bereits bei einem ΔVn von 160 mV, während der Logikpegel des Ausgangs OUT der EEPROM-Speicherzelle erst kippt, wenn sich das Floating-Gate FG2 des nMOS-Speichertransistors vollständig entladen hat, wobei dabei angenommen wird, dass eine Spannung von 2,1 V am Ausgang der CMOS-EEPROM-Zelle 100 nicht mehr als HIGH detektiert werden kann, bei einer Versorgungsspannung Vsup von 3 V bei diesem Beispiel. Die erfindungsgemäße Stromwächterschaltung erfaßt somit den IDD-Fehler lange bevor die Speicherzelle auf den falschen logischen Wert kippt.
  • Es sei nun der zweite Fall betrachtet, bei dem auf die Floating-Gates eine positive Ladung gespeichert wurde, so dass, wenn an das Steuergate CG die Spannung Uinv angelegt wird, der nMOS-Transistor leitet, während der pMOS-Transistor sperrt. Geht nun Speicherladung von dem Floating-Gate FG2 verloren, so leitet der nMOS-Transistor weniger gut, aber er leitet selbst dann noch, wenn die gesamte Speicherladung auf FG2 verschwunden ist. Da zugleich der pMOS-Transistor Qpe sperrt, ändert sich weder die Stromaufnahme der EEPROM-Zelle, noch ihr Logikpegel am Ausgang OUT. Der wesentlich kritischere Fall tritt ein, wenn Speicherladung am Floating-Gate FG1 des zunächst sperrenden pMOS-Transistors Qpe verloren geht, denn dieser beginnt schließlich zu leiten. Da auch der nMOS-Transistor Qne leitet, beginnt ein Querstrom zu fließen.
  • Die Simulation dieses kritischeren Falls ist in 16 gezeigt, wo die Kurve 412 das Potential auf OUT zeigt, die Kurve 420 das Potential am Ausgang 312 des Schmitt-Triggers 310 zeigt, die Kurve 432 das Potential am Schaltungsknoten net1 zeigt, die Kurve 442 das Potential am Schaltungsknoten net2 zeigt, die Kurve 452 den Strom Iinv zeigt und die Kurve 462 den Strom IDD zeigt. Die Kurven zeigen die jeweiligen Signale jeweils bei abnehmendem durch Ladungen auf dem Floating-Gate FG1 bewirkten Spannungsoffset ΔVp, wobei ΔVp von –1,0 V bis 0,0 V gesweept wurde. Ferner lag den Simulationen ein Zustand zugrunde, bei dem am Floating-Gate FG2 des nMOS-Transistors nur mehr wenig Ladung gespeichert war, so dass ΔVn 50 mV beträgt.
  • Wie in 16 gezeigt ist, schaltet der Schmitt-Trigger bei einem ΔVp von etwa –250 mV. Dies ist durch den Punkt C der Kurve 422 in 16 gezeigt. Zu diesem Zeitpunkt liegt am Ausgang OUT der CMOS-EEPROM-Speicherzelle noch ein Spannungspegel von etwa 0,8 V vor, siehe Punkt D auf der Kurve 412. Der Logikpegel am Ausgang OUT der EEPROM-Zelle kippt aber selbst bei vollständig entladenem FG1, d. h. AVp = 0,0 V, nicht, da selbst dann die Spannung am Ausgang OUT erst 1,1 V beträgt. Dabei wird davon ausgegangen, dass eine Spannung unter 1,5 V am Ausgang OUT der CMOS-EEPROM-Zelle als tiefer logischer Pegel detektiert werden kann. Auch hier erfaßt somit die erfindungsgemäße Stromwächterschaltung einen IDD-Fehler lange bevor die Speicherzelle tatsächlich einen falschen Wert ausgibt.
  • Nachdem nunmehr Ausführungsbeispiele erfindungsgemäßer Stromwächterschaltungen beschrieben wurden, wird im folgenden eine modifizierte nicht-flüchtige Speicherzelle beschrieben, die beispielsweise unter Verwendung der eingangs beschriebenen erfindungsgemäße CMOS-EEPROM-Zelle realisiert werden kann. Die nachfolgend beschriebene Speicherzelle kann jedoch auch unter Verwendung herkömmlicher nMOS-EEPROM-Speicherzellen realisiert werden.
  • Die modifizierte nicht-flüchtige Speicherzelle, wie sie im folgenden beschrieben wird, soll den folgenden Anforderungen genügen: die Speicherzelle soll über Redundanz verfügen, wobei die Auswertung der Redundanz in der Zelle erfolgen soll, so dass bei Beeinträchtigung eines der redundanten Elemente keine Änderung der gespeicherten Daten nach außen sichtbar wird. Die Zelle soll ferner auslesbar sein, ohne komplexe Leseverstärker zu benötigen, so dass sie insbesondere in Anwen dungen eingesetzt werden kann, in denen ein großer Teil der Daten parallel verfügbar sein muß. Darüber hinaus soll die Speicherzelle ohne Ansteuersignale auslesbar sein, die zur Einstellung eines Arbeitspunkts für den Betrieb der Speicherzelle dienen, wobei ferner eine große Lesegeschwindigkeit erreichbar sein soll. Im normalen Betrieb soll die Speicherzelle keine statische Leistung verbrauchen, wobei die Speicherzelle ferner die Möglichkeit einer Diagnose von Ladungsverlusten bieten soll, die eine sichere Fehlerdiagnosefunktion erlaubt, lange bevor der Speicherinhalt verloren geht.
  • Bei den oben beschriebenen CMOS-EEPROM-Speicherzellen erforderte die Erzeugung der an das Steuergate anzulegenden Lesespannung einen statischen Strom der in der Quelle für die Lesespannung zu einer statischen Verlustleistung führt. Weiterhin muss die anzulegende Lesespannung jeder einzelnen Speicherzelle zur Verfügung stehen, was in einer Speichermatrix kein Problem darstellt. Sollen jedoch auf einem Chip an mehreren unterschiedlichen Orten kleinere EEPROM-Blöcke eingesetzt werden, um Kalibrierungskoeffizienten für ein Sensorsystem abzulegen oder Schaltungsfunktionen programmierbar zu konfigurieren, muss die Lesespannung entweder mit Hilfe eines geeigneten Treibers über den ganzen Chip verteilt werden, oder eine Lesespannungsquelle muss jedem EEPROM-Block zugeordnet werden. In beiden Fällen steigt die Verlustleistung zur Bereitstellung der Lesespannung weiter an.
  • Obwohl bei der oben beschriebenen CMOS-EEPROM-Speicherzelle kein Ausleseverstärker mehr benötigt wird, da im programmierten Zustand die Zelle gleich einem CMOS-Inverter einen logischen HIGH- oder LOW-Pegel liefert, wird zur Auswertung immer noch ein nicht-digitaler Pegel benötigt, der in diesem Fall der halben Betriebsspannung entspricht. Auch bei dieser Zelle bleibt somit das Problem der statischen Stromaufnahme der Ansteuerschaltung erhalten. Weiterhin entspricht die maximal zulässige Rausch- oder Stör-Spannung, mit der das Steuergate einer derartigen EEPROM-Zelle beaufschlagt werden darf, maxi mal der größeren der Schwellenspannungsverschiebungen durch die auf den Floating-Gates der beiden beteiligten EEPROM-Transistoren gespeicherten Ladungen. Diese zulässige Störspannung sinkt also mit zunehmender alterungsbedingter Entladung gegen 0. Damit steigt die Wahrscheinlichkeit eines störbedingten Fehlverhaltens der Speicherzelle mit zunehmender Betriebsdauer deutlich an und begrenzt die maximale sichere Betriebsdauer des EEPROMs auf einen Wert, der kleiner ist als die Ladungserhaltungszeit. Weiterhin steigt die Störempfindlichkeit des Potentials am Steuergate des EEPROMs, je höher der Innenwiderstand der Lesespannungsquelle ist, was wiederum eine Grenze bei der Minimierung der Leistungsaufnahme dieser Quelle darstellt.
  • Die oben genannten Probleme der CMOS-EEPROM-Speicherzelle können gelöst werden, indem der Ausgang derselben mit dem Eingang eines CMOS-Inverters gekoppelt wird, wobei der Ausgang des CMOS-Inverters wiederum mit dem Eingangsanschluß der Speicherzelle gekoppelt wird.
  • Eine derartige Anordnung ist in 17a gezeigt, wo der Ausgang einer EEPROM-Speicherzelle 500 mit dem Eingang eines CMOS-Inverters 502 verbunden ist, dessen Ausgang wiederum mit dem Eingang der Speicherzelle 500 verbunden ist. Die somit gebildete Gesamtspeicherzelle besitzt einen Speicherzellenausgang 504, der mit dem Ausgang der EEPROM-Zelle 500 und dem Eingang des Inverters 502 verbunden ist, und einen Speicherzelleneingang 506, der mit dem Eingang der EEPROM-Zelle 500 und dem Ausgang des Inverters 502 verbunden ist.
  • Die in 17a gezeigte Zelle besteht aus zwei nMOS-Transistoren und zwei pMOS-Transistoren, von denen wenigstens ein Transistor als EEPROM-Transistor mit einem Floating-Gate versehen ist. Dieser wenigstens eine Transistor kann auf eine der oben Bezug nehmend auf die 20a und 20b beschriebenen Möglichkeiten aufgebaut sein. Je ein nMOS-Transistor und ein pMOS-Transistor sind zu einem CMOS-Inverter verschaltet. Wie beschrieben wurde, ist der Eingang des einen Inverters mit dem Ausgang des jeweils anderen verbunden, so dass eine Mitkopplung entsteht, wie sie in einem Latch oder einer statischen RAM-Speicherzelle verwendet wird. Derartige mitgekoppelte Speicherzellen besitzen zwei stabile Arbeitspunkte, bei denen sich jeweils ein Ausgang und somit auch der entgegengesetzte Eingang auf einem logischen HIGH-Pegel befindet, während sich der andere auf einem logischen LOW-Pegel befindet.
  • Bei dieser erfindungsgemäßen Zelle stellt sich der stabile Arbeitspunkt je nach Programmierung des Floating-Gates entsprechend den auf denselben gespeicherten positiven oder negativen Ladungen ein. Bereits kleine Ladungen auf dem Floating-Gate reichen somit aus, um die mitgekoppelten Inverter in einen stabilen Arbeitspunkt zu bringen. Abhängig von der auf dem Floating-Gate des EEPROM-Transistors gespeicherten Ladung stellt sich somit am Ausgang 504 der Zelle ein definierter logischer Pegel ein, der ausgelesen werden kann, ohne eine Lesespannung an den Eingang 506 der Zelle anzulegen. Anders ausgedrückt, stellt sich bei der beschriebenen mitgekoppelten Speicherzelle, die in 17a gezeigt ist, automatisch ein Zustand ein, bei dem das Steuergate der beteiligten Floating-Gate-Transistoren mit einer Steuerspannung beaufschlagt wird, die die Wirkung des durch die auf dem zumindest einen Floating-Gate gespeicherte Ladung verursachten Schaltzustands des Floating-Gate-Transistors verstärkt.
  • In 17b ist eine mitgekoppelte Speicherzelle nach 17a gezeigt, bei der am Ausgang 504 ein Adressierungsschalter 508 vorgesehen ist, und bei der am Eingang 506 ein Adressierungsschalter 510 vorgesehen ist. Ferner ist in 17c ein Ausführungsbeispiel einer erfindungsgemäßen mitgekoppelten Speicherzelle gezeigt, die einen Rücksetzschalter 512 aufweist, durch den der Ausgang 504 der mitgekoppelten Zelle mit dem Eingang 506 derselben verbunden werden kann. Somit kann durch Schließen des Schalters 512 ein Power-On-Reset durchgeführt werden.
  • In 18 ist ein Ausführungsbeispiel einer erfindungsgemäßen mitgekoppelten Speicherzelle unter Verwendung einer oben beschriebenen CMOS-EEPROM-Zelle 100 und eines herkömmlichen CMOS-Inverters 502 gezeigt. Der Inverter 502 weist in herkömmlicher Weise einen pMOS-Transistor 502a und einen nMOS-Transistor 502b auf. Wie oben Bezug nehmend auf die 20a und 20b ausgeführt wurde, können erfindungsgemäß sowohl herkömmliche Floating-Gate-Transistoren 514 und 516, wie sie in 18 gezeigt sind, als auch solche mit getrenntem Kondensator, wie sie beispielsweise in den 4 oder 14 gezeigt sind, verwendet werden.
  • In 19 ist ein Ausführungsbeispiel einer mitgekoppelten EEPROM-Speicherzelle gezeigt, bei der beide Inverter-Strukturen durch Floating-Gate-Transistoren realisiert sind. Die Struktur umfasst zwei pMOS-Floating-Gate-Transistoren 518 und 520 und zwei nMOS-Floating-Gate-Transistoren 522 und 524. Die Transistoren 518 und 522 bilden einen ersten Inverter und die Transistoren 520 und 524 bilden einen zweiten Inverter. Der Eingang des ersten Inverters ist mit dem Speicherzelleneingang 506 und dem Ausgang des zweiten Inverters verbunden. Der Ausgang des ersten Inverters ist mit dem Eingang des zweiten Inverters und dem Ausgang der Speicherzelle 504 verbunden.
  • Bei der erfindungsgemäßen mitgekoppelten Speicherzelle reicht es aus, dass einer der verwendeten Transistoren ein Floating-Gate-Transistor ist. Alternativ können zwei, drei oder vier der verwendeten Transistoren Floating-Gate-Transistoren sein, die auf die beschriebene Weise verschaltet sind. Durch ein entsprechendes Programmieren bzw. Löschen werden bei der gezeigten Verschaltung jeweils Ladungen auf das Floating-Gate oder die Floating-Gates der Speicherzellen aufgebracht, durch die das Steuergate der beteiligten Floating-Gate-Transistoren mit einer Steuerspannung beaufschlagt wird, die die Wirkung der durch die gespeicherten Ladungen verursachten Schaltzu stände der Floating-Gate-Transistoren verstärkt. Zeilen oder Arrays aus mitgekoppelten EEPROM-Speicherzellen können durch entsprechendes Parallelschalten eine Mehrzahl derartiger Zellen gebildet werden.
  • Die beschriebene mitgekoppelte EEPROM-Speicherzelle weist eine Anzahl von Vorteilen auf. So wird keine Steuerspannung zum Auslesen der Speicherzelle benötigt, weshalb die zur Erzeugung der Spannung erforderliche Quelle entfällt und der aus derartigen Zellen aufgebaute Speicher keine systembedingte statische Leistungsaufnahme mehr aufweist. Ein solcher Speicher ist damit zur Verwendung in Niederleistungsschaltungen, die beispielsweise für einen Batteriebetrieb gedacht sind, prädestiniert. Die zulässige Störspannung an den Steuergates wird im Vergleich zu Standard-EEPROM-Architekturen um die Betriebsspannung der EEPROMs erhöht und sinkt bei zunehmender Entladung der Floating-Gates nicht mehr gegen Null, sondern gegen die Betriebsspannung. Der Ausgangswiderstand der EEPROM-Zelle wird durch den eingeschalteten Floating-Gate-Transistor bestimmt, dessen Gate-Source-Spannung sich additiv aus der Steuerspannung und der durch die auf dem Floating-Gate gespeicherte Ladung verursachte innere Gate-Source-Spannung zusammensetzt, wobei beide Spannungen das gleiche Vorzeichen haben. Somit ist die Gate-Source-Spannung am eingeschalteten Transistor um den Betrag der inneren Gate-Source-Spannung des Floating-Gate-Transistors größer als bei einem CMOS-Inverter. Das heißt, dass bei gleicher Transistorgröße der Ausgangswiderstand der Speicherzelle kleiner ist als der eines Inverters.
  • Die mitgekoppelte Zelle kann aus zwei vollkommen identischen CMOS-EEPROM-Invertern aufgebaut werden, wie in 19 gezeigt ist, und ist somit symmetrisch und kann differentiell ausgelesen werden.
  • Störungen, die zu fehlerhaftem Auslesen der Speicherzelle führen könnten, sind weniger wahrscheinlich als Störungen bei einer Standard-CMOS-Logik. Die erfindungsgemäße mitgekoppelte Zelle kann überdies wenigstens mit der Geschwindigkeit einer normalen CMOS-Logik ausgelesen werden. Ferner ist die mitgekoppelte Zelle direkt kompatibel zu einer Standard-CMOS-Logik, da ihr Ausgang volle CMOS-Pegel liefert, so dass keine Ausleseverstärker oder Pegelschieber benötigt werden. Die Zelle kann dezentral in kleinen Speichereinheiten von wenigen Bits eingesetzt werden, da sie nur zur Programmierung und nicht zur Auslese zusätzliche Hardware benötigt. Darüber hinaus kann die Zelle aus bis zu vier unabhängigen Floating-Gate-Transistoren bestehen, und erlaubt damit den Einbau einer maximal vierfachen Redundanz, die durch die Schaltung ausgewertet wird, ohne zusätzliche Auswerte-Hardware für die redundante Information zu benötigen.
    • 10
    nMOS-Speichertransistor
    12
    Speicherzelleneingang
    14
    Speicherzellenausgang
    16
    pMOS-Transistor
    18
    nMOS-Transistor
    20
    Kondensator
    30
    pMOS-Transistor
    32
    nMOS-Transistor
    34
    Kondensator
    36
    Kondensator
    38
    Speicherzelleneingang
    40
    Speicherzellenausgang
    50
    Standard-nMOS-Transistor
    52
    Einkoppelkondensator
    54
    nMOS-Transistor mit Floating-Gate
    56
    Pfeil
    60
    Standard-pMOS-Transistor
    62
    Einkoppelkondensator
    64
    pMOS-Transistor mit integriertem Floating-Gate
    66
    Pfeil
    70
    Übertragungskennlinie
    72
    Eingangsspannung = Ausgangsspannungs-Gerade
    74
    verschobene Übertragungskennlinie
    80
    Rückkopplungsinverter
    82
    Rückkopplungsinverter
    80a, 82a
    pMOS-Transistoren
    80b, 82b
    nMOS-Transistoren
    100, 100N
    CMOS-EEPROM-Zelle
    102
    nMOS-EEPROM-Zelle
    200, 202
    Steuerschaltung
    210
    NAND-Gatter
    220
    Inverter
    240
    CMOS-EEPROM-Zelle mit Ansteuerschaltung
    250
    nMOS-EEPROM-Zelle mit Ansteuerschaltung
    300
    Schaltungsblock
    302, 304
    Versorgungsspannungsanschlüsse
    310
    Schmitt-Trigger
    312
    Schmitt-Trigger-Ausgang
    320
    Steuerleitung
    322
    Widerstand
    324
    Kondensator
    400
    EEPROM-BIAS-Zelle
    402
    Kondensator
    410, 412
    Potential an OUT
    420, 422
    Potential am Ausgang 312
    430, 432
    Potential an net1
    440, 442
    Potential an net2
    450, 452
    Iinv
    460, 462
    IDD
    500
    EEPROM-Speicherzelle
    502
    CMOS-Inverter
    502a, 502b
    MOS-Transistoren
    504
    Speicherzellenausgang
    506
    Speicherzelleneingang
    508, 510
    Adressierungsschalter
    512
    Rücksetzschalter
    515, 516
    Floating-Gate-Transistoren
    518, 520
    pMOS-Floating-Gate-Transistoren
    522, 524
    nMOS-Floating-Gate-Transistoren
    FG
    Floating-Gate
    CG
    Steuergate
    FG1
    Floating-Gate
    FG2
    Floating-Gate
    Qpe
    pMOS-Transistor
    Qne
    nMOS-Transistor
    Qp
    Lesetransistor
    Qp0
    zweiter HV-pMOS-Transistor
    Qp1
    erster HV-pMOS-Transistor
    Qn1
    HV-nMOS-Transistor
    Qp2
    dritter HV-pMOS-Transistor
    Qn2
    Standard-nMOS-Transistor
    HI, LO, LR, LN, LP, LW, LI, readQ
    Leitungen
    bit_ein
    Dateneingangsleitung
    bit_aus
    Datenausgangsleitung
    Qp3, Qp4, Qp5, Qp6, Qp7
    pMOS-Transistoren
    Qp4', Qp7'
    pMOS-Transistoren
    Qn3, Qn4, Qn5, Qn7, Qn8
    nMOS-Transistoren
    Qn4', Qn5', Qn6'
    nMOS-Transistoren
    net1
    erster Schaltungsknoten
    net2
    zweiter Schaltungsknoten
    Uref1
    Bezugsspannung
    Uref2
    Bezugsspannung
    Vsup
    Spannungsversorgungspotential
    net3'
    Schaltungsknoten
    IDD
    Querstrom
    I1, I2, I3, I4, I2', I3', I4', Ib1
    Ströme
    Sw
    Schalter
    Qps0
    pMOS-Transistor
    Qpe0
    pMOS-Transistor
    Qne0
    nMOS-Transistor
    Uinv
    Lesespannung
    OUT
    Speicherzellenausgang

Claims (37)

  1. Speicherschaltung mit zumindest einer nicht-flüchtigen Speicherzelle, wobei die nicht-flüchtige Speicherzelle folgende Merkmale aufweist: einen selbstsperrenden pMOS-Transistor (30) mit einem Floating-Gate (FG1); einen selbstsperrenden nMOS-Transistor (32) mit einem von dem Floating-Gate (FG1) des pMOS-Transistors (30) isolierten Floating-Gate (FG2); einen Steuereingang (CG), der kapazitiv mit dem Floating-Gate (FG1) des pMOS-Transistors (30) und dem Floating-Gate (FG2) des nMOS-Transistors (32) gekoppelt ist, wobei der pMOS-Transistor (30) und der nMOS-Transistor (32) durch einen Verbindungspunkt verbunden sind und der Verbindungspunkt mit einem Ausgang (40) der Speicherzelle verbunden ist, wobei der pMOS-Transistor (30) ferner mit einem ersten Anschluss der Speicherzelle verbunden ist und der nMOS-Transistor (32) ferner mit einem zweiten Anschluss der Speicherzelle verbunden ist, wobei über den ersten und den zweiten Anschluss eine Versorgungsspannung (Vsup) an die Speicherzelle anlegbar ist.
  2. Speicherschaltung nach Anspruch 1, bei der der pMOS-Transistor (30) und der nMOS-Transistor (32) in CMOS-Technologie gebildet sind, wobei die Drains des pMOS-Transistors (30) und des nMOS-Transistors (32) durch den Verbindungspunkt verbunden sind, die Source des pMOS-Transistors (30) mit dem ersten Anschluss verbunden ist, und die Source des nMOS-Transistors (32) mit dem zweiten Anschluss verbunden ist.
  3. Speicherschaltung nach Anspruch 1 oder 2, die ferner eine Steuereinrichtung aufweist, die konfiguriert ist, um in einem Programmiermodus eine Spannungsdifferenz einer ersten Polarität zwischen einem Kanal des pMOS-Transistors (30) und dem Floating-Gate (FG1) desselben und zwischen einem Kanal des nMOS-Transistors (32) und dem Floating-Gate (FG2) desselben zu bewirken, um Ladungen einer zweiten Polarität auf die Floating-Gates (FG1, FG2) aufzubringen, und um in einem Löschmodus eine Spannungsdifferenz einer zweiten Polarität zwischen dem Kanal des pMOS-Transistors (30) und dem Floating-Gate (FG1) desselben und zwischen dem Kanal des nMOS-Transistors (32) und dem Floating-Gate (FG2) desselben zu bewirken, um Ladungen der ersten Polarität auf die Floating-Gates (FG1, FG2) aufzubringen, und um in einem Lesemodus eine Lesespannung (Uinv) an den Steuereingang (CG) anzulegen.
  4. Speicherschaltung nach Anspruch 3, bei der die Steuereinrichtung ferner konfiguriert ist, um einen Strom zwischen dem ersten Anschluss und dem zweiten Anschluss der Speicherzelle zu erfassen.
  5. Speicherschaltung nach Anspruch 3, die eine Mehrzahl von nicht-flüchtigen Speicherzellen aufweist, deren erste Anschlüsse mit der Versorgungsleitung und deren zweite Anschlüsse mit einer Bezugspotentialleitung verbunden sind, wobei die Steuereinrichtung ferner konfiguriert ist, um einen Strom zwischen der Versorgungsleitung und der Bezugspotentialleitung zu erfassen.
  6. Speicherschaltung nach einem der Ansprüche 3 bis 5, bei der die Verhältnisse von Kanallänge zu Kanalweite des pMOS-Transistors (30) und des nMOS-Transistors (32) derart eingestellt sind, dass die Lesespannung (Uinv) im wesentlichen halb so groß ist wie eine zwischen dem ersten und dem zweiten Anschluss anliegende Versorgungsspannung (Vsup).
  7. Speicherschaltung nach einem der Ansprüche 3 bis 6, bei der die Steuereinrichtung ferner konfiguriert ist, um in einem ersten Testmodus eine geringere Spannung als die Lesespannung (Uinv) und in einem zweiten Testmodus eine höhere Spannung als die Lesespannung (Uinv) an den Steuereingang (CG) anzulegen, und um basierend auf den Signalen am Ausgang der Speicherzelle im Lesemodus, im ersten Testmodus und im zweiten Testmodus den Ladungszustand der Floating-Gates (FG1, FG2) zu beurteilen.
  8. Speicherschaltung nach Anspruch 7, bei der die Lesespannung (Uinv) der halben Versorgungsspannung (Vsup) entspricht, bei der die Spannung im ersten Testmodus 0 V entspricht, und bei der die Spannung im zweiten Testmodus der Versorgungsspannung (Vsup) entspricht.
  9. Speicherschaltung nach einem der Ansprüche 3 bis 8, bei der die Steuereinrichtung für ein nicht-gepulstes Anlegen der Lesespannung an dem Steuereingang (CG) konfiguriert ist.
  10. Speicherschaltung nach Anspruch 1, die ferner folgende Merkmale aufweist: eine MOS-Transistorschaltung zum Aufbringen von Ladungen auf die Floating-Gates (FG1, FG2) der nicht-flüchtigen Speicherzelle (100), die derart mit der nicht-flüchtigen Speicherzelle (100) verschaltet ist, dass die zum Aufbringen von Ladungen einer ersten und zweiten Polarität auf die Floating-Gates (FG1, FG2) notwendige Spannung an keinem der Transistoren (Qp1, Qp2, Qn1) der MOS-Transistoranordnung zwischen Source und Gate abfällt.
  11. Speicherschaltung nach Anspruch 10, bei der die MOS-Transistoranordnung folgende Merkmale aufweist: einen zwischen den Steuereingang (CG) der Speicherzelle (100) und ein Bezugspotential geschalteten MOS-Schalttransistor (Qn1), dessen Gate mit einem Dateneingang verbunden ist; eine Spannungsquelle zum Beaufschlagen des Steuereingangs (CG) mit einer Spannung zum Aufbringen von Ladungen auf die Floating-Gates (FG1, FG2); und einer Strombegrenzungseinrichtung (Qp1) zum Begrenzen eines Stroms durch den MOS-Schalttransistor (Qn1), wenn derselbe durch ein an dem Dateneingang anliegendes Datensignal durchgeschaltet ist.
  12. Speicherschaltung nach Anspruch 11, bei der die Strombegrenzerschaltung einen Stromspiegel (Qp0, Qp1) aufweist, über den der Steuereingang (CG) mit der Spannung zum Aufbringen von Ladungen beaufschlagt wird und der einen Stromspiegel-Ausgangstransistor (Qp1) aufweist, dessen Drain mit dem Steuereingang (CG) verbunden ist.
  13. Speicherschaltung nach einem der Ansprüche 10 bis 12, bei der die MOS-Transistoranordnung ferner einen MOS-Ausgabetransistor (Qp2) aufweist, dessen Gate mit dem Ausgang (OUT) der Speicherzelle (100) verbunden ist, dessen Source mit der gleichen Spannung beaufschlagbar ist wie der erste Anschluss der Speicherzelle (100) und dessen Drain mit einer Ausleseschaltung (Qn2, 220) verbunden ist.
  14. Speicherschaltung nach Anspruch 13, die eine erste Leitung (LW), über die eine Spannung an den Steuereingang (CG) anlegbar ist, eine zweite Leitung (LR), über die das Bezugspotential an das Drain des MOS-Schalttransistors (Qn1) anlegbar ist, eine dritte Leitung (HI), über die eine Spannung an den ersten Anschluss der Speicherzelle (100) und die Source des Ausgabetransistors (Qp2) anlegbar ist, eine vierte Leitung (LO), die mit dem zweiten Anschluss der Speicherzelle (100) verbunden ist, eine fünfte Leitung zum Anlegen eines Datensignals an das Gate des Schalttransistors (Qn1) und eine sechste Leitung zum Ausgeben eines Datensignals aufweist.
  15. Speicherschaltung nach Anspruch 14, die eine Mehrzahl von Speicherzellen (100) mit zugeordneten MOS-Transistoranordnungen aufweist, die parallel geschaltet sind, dahingehend, dass die erste, zweite, dritte und vierte Leitung (LW, LR, HI, LO) mit den jeweiligen Anschlüssen jeder der Speicherzellen (100) mit zugeordneter MOS-Transistoranordnung verbunden sind.
  16. Speicherschaltung nach Anspruch 14 oder 15, die ferner eine Steuereinrichtung (200) aufweist, zum Anlegen einer hohen Spannung an die erste Leitung (LW) und zum Halten der zweiten, dritten und vierten Leitung (LR, HI, LO) auf einem niedrigen Potential in einem Schreibmodus, um Ladungen einer ersten Polarität auf die Floating-Gates (FG1, FG2) aufzubringen, wenn das Datensignal den MOS-Schalttransistor (Qn1) in einen gesperrten Zustand schaltet.
  17. Speicherschaltung nach Anspruch 16, bei der die Steuereinrichtung (200) ferner konfiguriert ist, um in einem Löschmodus eine hohe Spannung an die erste, dritte und vierte Leitung (LW, HI, LO) anzulegen und die zweite Leitung (LR) auf einem niedrigen Potential zu halten, um Ladungen einer zweiten Polarität auf die Floating-Gates (FG1, FG2) aufzubringen, wenn das Datensignal den MOS-Schalttransistor (Qn1) in einen leitenden Zustand schaltet.
  18. Speicherschaltung nach Anspruch 17, bei der die Steuereinrichtung (200) ferner konfiguriert ist, um in einem Lesemodus eine Spannung an die erste und/oder zweite Leitung (LW, LR) anzulegen, um ein Lesepotential an dem Steuereingang (CG) der Speicherzelle (100) zu erzeugen, und die betreibbar ist, um in dem Lesemodus eine Lesespannungsdifferenz zwischen der dritten und der vierten Leitung (HI, LO) anzulegen, um die Speicherzelle (100) über die Ausleseschaltung (Qn2, 220) auszulesen.
  19. Speicherschaltung nach Anspruch 18, bei der die Steuereinrichtung (200) konfiguriert ist, um einen Löschmodus erst auszuführen, nachdem ein Schreibmodus ausgeführt wurde.
  20. Speicherschaltung nach Anspruch 19, bei der die Steuereinrichtung (200) konfiguriert ist, um zunächst in einem Schreibmodus Ladungen der ersten Polarität auf die Floating-Gates (FG1, FG2) aller einer Mehrzahl von Speicherzellen (100) aufzubringen und nachfolgend in einem Löschmodus Ladungen der zweiten Polarität selektiv auf die Floating-Gates (FG1, FG2) einzelner der Speicherzellen (100) aufzubringen.
  21. Speicherschaltung nach einem der Ansprüche 13 bis 20, bei der der MOS-Schalttransistor (Qn1), der Ausgangstransistor (Qp1) des Stromspiegels und der Ausgabetransistor (Qp2) ein Gateoxide aufweisen, das hinsichtlich der Dicke dem Gateoxid von Standard-MOS-Transistoren der verwendeten Technologie entspricht.
  22. Speicherschaltung nach Anspruch 1, die ferner eine Stromwächterschaltung zum Überwachen eines Stroms zwischen dem ersten und dem zweiten Anschluss (302, 304) der nicht-flüchtigen Speicherzelle (300) aufweist, wenn eine Versorgungsspannung (Vsup) zwischen dem ersten und dem zweiten Anschluss anliegt, die ein Ausgangssignal erzeugt, wenn der Strom zwischen dem ersten und dem zweiten Anschluss (302, 304) einen vorbestimmten Wert überschreitet, wobei der Abfall einer ausreichenden Versorgungsspannung zwischen dem ersten Anschluß und dem zweiten Anschluß (302, 304) beibehalten wird.
  23. Speicherschaltung nach Anspruch 22, bei der die Stromwächterschaltung folgende Merkmale aufweist: einen mit dem ersten oder zweiten Anschluss der nicht-flüchtigen Speicherzelle verbundenen Schaltungsknoten (net1), der aufgeladen wird, sobald ein Strom zwischen dem ersten Anschluss (302) und dem zweiten Anschluss (304) der nicht-flüchtigen Speicherzelle (300) den vorbestimmten Wert überschreitet; einer Einrichtung (Qp4) zum Begrenzen des Potentials, auf das der Schaltungsknoten (net1) aufgeladen wird; und einer Einrichtung (Qn5, 310; Qn7, Qn8) zum Erzeugen eines Ausgangssignals, wenn der Schaltungsknoten (net1) auf das Potential aufgeladen wird.
  24. Speicherschaltung nach Anspruch 23, bei der der Schaltungsknoten (net1) über einen ersten Transistor (Qp3) mit einer ersten Einsatzspannung mit einem Stromspiegel (Qn3, Qn4) verbunden ist, wobei der Stromspiegel einen maximalen Strom (I3) definiert, der über den ersten Transistor (Qp3) von dem Schaltungsknoten (net1) ziehbar ist, und wobei der Schaltungsknoten (net1) ferner über einen zweiten Transistor (Qp4) mit einer zweiten Einsatzspannung mit einem Bezugspotential verbunden ist, wobei die zweite Einsatzspannung betragsmäßig größer ist als die erste Einsatzspannung.
  25. Speicherschaltung nach Anspruch 24, bei der die erste und die zweite Einsatzspannung durch unterschiedliche Verhältnisse von Kanalweite zu Kanallänge des ersten und des zweiten Transistors (Qp3, Qp4) und/oder durch unterschiedliche Steuerspannungen derselben bewirkt werden.
  26. Speicherschaltung nach Anspruch 24 oder 25, die ferner eine Einrichtung (Qp6) zum Liefern eines Stroms, der betragsmäßig kleiner oder gleich dem maximalen Strom (I3) ist, der über den ersten Transistor (Qp3) von dem Schaltungsknoten (net1) ziehbar ist, zu dem Schaltungsknoten (net1) aufweist.
  27. Speicherschaltung nach einem der Ansprüche 24 bis 26, bei der der Schaltungsknoten (net1) mit dem ersten oder zweiten Anschluss einer Mehrzahl von parallel geschalteten nicht-flüchtigen Speicherzellen (100, 100N) verbunden ist.
  28. Speicherschaltung nach einem der Ansprüche 24 bis 27, bei der die Einrichtung zum Erzeugen eines Ausgangssignals einen Transistor (Qn5) aufweist, der durch das Potential an dem Schaltungsknoten (net1) eingeschaltet wird.
  29. Speicherschaltung nach Anspruch 28, bei der ein Tiefpassfilter (322, 324) zwischen den Schaltungsknoten (net1) und den Steuereingang des Transistors (Qn5), der durch das Potential an dem Schaltungsknoten (net1) eingeschaltet wird, geschaltet ist.
  30. Speicherschaltung nach einem der Ansprüche 24 bis 27, bei der die Einrichtung (Qn7, Qn8) zum Erzeugen eines Ausgangssignals basierend auf einem Strom durch den zweiten Transistor (Qp4) mit der zweiten Einsatzspannung das Ausgangssignal erzeugt.
  31. Speicherschaltung nach einem der Ansprüche 24 bis 30, bei der die Stromwächterschaltung ferner eine Schaltungseinrichtung (Qn6', Sw) zum Erzeugen einer Hysterese aufweist, die bewirkt, dass das Ausgangssignal, das erzeugt wird, wenn der Strom zwischen ersten Anschluss (302) und zweitem Anschluss (304) den vorbestimmten Wert übersteigt, erst dann abgeschaltet wird, wenn der Strom zwischen erstem Anschluss (302) und zweitem Anschluss (304) unter einen Wert fällt, der kleiner als der vorbestimmte Wert ist.
  32. Speicherschaltung nach Anspruch 1, bei der die nicht-flüchtige Speicherzelle ferner folgendes Merkmal aufweist: einen CMOS-Inverter (502), dessen Eingang mit dem Ausgang der Speicherzelle (100) gekoppelt ist, und dessen Ausgang mit dem Eingangsanschluß der Speicherzelle (100) gekoppelt ist.
  33. Speicherschaltung nach Anspruch 32, bei der ein pMOS-Transistor (520) und/oder ein nMOS-Transistor (524) des CMOS-Inverters (502) ein Floating-Gate aufweisen.
  34. Speicherschaltung nach Anspruch 32 oder 33, bei der das Floating-Gate eines oder mehrerer der Transistoren dadurch gebildet ist, dass der Gateanschluss eines MOS-Transistors (50, 60) mit einem Kondensator (52, 62) beschaltet ist.
  35. Speicherschaltung nach einem der Ansprüche 32 bis 34, bei der der Eingangsanschluß (506) der Speicherzelle mit einem ersten Adressierungsschalter (510) verbunden ist, und bei der der Ausgang (504) der Speicherzelle mit einem zweiten Adressierungsschalter (508) verbunden ist.
  36. Speicherschaltung nach einem der Ansprüche 32 bis 35, die ferner einen Einschalt-Rücksetz-Schalter (512) aufweist, durch den der Eingangsanschluß (506) der Speicherzelle mit dem Ausgang (504) derselben elektrisch leitfähig verbindbar ist.
  37. Speicherschaltung nach einem der Ansprüche 32 bis 36, mit einer Mehrzahl von nicht-flüchtigen Speicherzellen, die in einer Reihe oder einem Array angeordnet sind.
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