JP5136328B2 - 半導体メモリ、半導体メモリの動作方法およびシステム - Google Patents

Description

本発明は、半導体メモリおよび半導体メモリが搭載されたシステムに関する。

フラッシュメモリ等の半導体メモリは、電源電圧より高い電圧を用いてメモリセルのプログラム（書き込み）および消去を実施する。このため、メモリセル内のデータを保持するためのメモリトランジスタの耐圧は、通常のトランジスタの耐圧に比べて高い。高耐圧のトランジスタは、ゲート絶縁膜が厚いため、閾値電圧が高く、動作速度が遅い。メモリセルの動作速度を速くするために、高耐圧のメモリトランジスタと通常の耐圧の選択トランジスタを直列に配置したメモリセルが提案されている（例えば、特許文献１−２参照）。

この種の半導体メモリでは、メモリトランジスタは共通のソース線に接続され、選択トランジスタはビット線に接続されている。プログラムするメモリセルのメモリトランジスタのゲートおよび選択トランジスタのゲートは、高レベルに設定される。プログラムするメモリセルに接続されたソース線は高レベルに設定され、ビット線は低レベルに設定される。そして、プログラムするメモリセルのメモリトランジスタのチャネル領域に電流が流れることでホットエレクトロンが発生する。ホットエレクトロンは、メモリトランジスタのフローティングゲート等にトラップされ、メモリセルがプログラムされる。

プログラムするメモリセルとともにソース線に接続された他のメモリセルでは、高レベルのソース線によりメモリトランジスタのチャネル領域に電流が流れるおそれがある。他のメモリセルのチャネルに電流が流れることを防止するために、プログラム動作に使用されないビット線は、高レベルに設定される。例えば、ビット線の高レベルは、各ビット線に接続された定電流回路とスイッチ回路を用いて設定される。
特開２００５−３４６８１９号公報 特開２００４−１９９８３７号公報

しかしながら、ビット線毎にスイッチ回路のオン／オフを制御するためには、スイッチ回路毎に制御信号を配線する必要がある。また、アドレス信号をデコードするデコード回路が必要である。この結果、メモリセルアレイの回路規模およびメモリセルアレイの周囲の回路規模が増加し、半導体メモリのチップサイズが増加するという問題がある。さらに、ビット線に定電流回路やスイッチ回路を接続することで、ビット線の負荷が大きくなり、メモリセルの動作速度が遅くなるという問題がある。

本発明の目的は、プログラムされないメモリセルのビット線の電圧を、簡易な回路で設定することである。特に、メモリセルの動作速度を遅くすることなく、プログラムされないメモリセルのビット線の電圧を、簡易な回路で設定することである。

本発明の一形態では、複数のメモリセルの各々は、電子を蓄積するメモリトランジスタと、メモリトランジスタに接続された選択トランジスタとを有している。メモリセルのプログラム動作において、第１ドライバ回路は、メモリトランジスタのゲートに共通に接続された制御ゲート線と、選択トランジスタのゲートに共通に接続された選択ゲート線とをそれぞれ高レベルに設定する。第２ドライバは、メモリセルに共通に接続されたソース線を第１高レベルに設定し、制御ゲート線および選択ゲート線が高レベルに設定されている間に、ソース線を第１高レベルより高い第２高レベルに設定する。第３ドライバは、ソース線が第１高レベルに設定された後に、プログラムするメモリセルに接続されたビット線を低レベルに設定する。

ソース線の第１高レベルは、メモリトランジスタおよび選択トランジスタを介してビット線に伝達される。すなわち、ソース線の第１高レベルによりビット線をプリチャージできる。プログラムするメモリセルに接続されたビット線が低レベルに設定された後に、他のビット線はプリチャージされた電圧に保持される。したがって、メモリセルのプログラム時に、プログラムされない他のメモリセルのメモリトランジスタを介してソース線からビット線に電流が流れることを抑制できる。

この結果、プログラムされないメモリセルに保持されているデータが破壊されることを、簡易な回路で防止できる。すなわち、プログラムされないメモリセルのビット線の電圧を、簡易な回路で設定できる。さらに、ビット線に余分な負荷を接続することなく、プログラムされない他のメモリセルに接続されたビット線をプリチャージできるため、メモリセルの動作速度が遅くなることを防止できる。

以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、データ入出力バッファ１０、コマンドバッファ１２、コマンドレジスタ１４、アドレスバッファ１６、電圧生成回路１８、ウエルスイッチ２０およびメモリコア２２を有している。

データ入出力バッファ１０は、データバスＤＢを介してメモリコア２２から出力される読み出しデータをデータ端子ＤＱに出力する。データ入出力バッファ１０は、データ端子ＤＱに供給される書き込みデータを、データバスＤＢを介してメモリコア２２に出力する。特に限定されないが、データ端子ＤＱのビット数は、例えば１６ビットである。

コマンドバッファ１２は、メモリコア２２を動作するためのコマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤをコマンドレジスタ１４に出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥである。コマンドレジスタ１４は、コマンドバッファ１２からのコマンド信号ＣＭＤと、データ信号ＤＢ、アドレス信号ＲＡＤ、ＣＡＤの少なくとも１ビットに応じて、メモリコア２２を動作するための制御信号（タイミング信号）をメモリコア２２に出力する。

制御信号は、読み出し信号ＲＤ、プログラム信号ＰＧＭおよび消去信号ＥＲＳを含む。メモリセルＭＣに保持されているデータを読み出す読み出し動作が読み出しコマンドに応じて実行されるとき、読み出し信号ＲＤが出力される。メモリセルＭＣに論理０をプログラムするプログラム動作（書き込み動作）がプログラムコマンドに応じて実行されるとき、プログラム信号ＰＧＭが出力される。メモリセルＭＣを論理１の状態に消去する消去動作が消去コマンドに応じて実行されるとき、消去信号ＥＲＳが出力される。

アドレスバッファ１６は、アドレス端子で受けるアドレス信号ＡＤの上位ビットをロウアドレス信号ＲＡＤとして出力し、アドレス信号ＡＤの下位ビットをカラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤおよびカラムアドレス信号ＣＡＤにより、アクセスされるメモリセルＭＣが選択される。具体的には、ロウアドレス信号ＲＡＤは、制御ゲート線ＣＧ、選択ゲート線ＳＧおよびソース線ＳＬを選択するために使用される。カラムアドレス信号ＣＡＤは、ビット線ＢＬを選択するために使用される。

電圧生成回路１８は、電源端子に供給される電源電圧ＶＣＣ（例えば、１．８Ｖ）および接地電圧ＧＮＤ（０Ｖ）に基づいて、複数種の内部電圧を生成する。内部電圧は、ビット線電圧ＶＢＬ（例えば、１Ｖ）、読み出し電圧ＶＲＤ（例えば、３Ｖ）、ソース電圧ＶＳＬ（例えば、６Ｖ）、高電圧ＶＨ（例えば、９Ｖ）、高電圧ＶＰＰ（例えば、１１Ｖ）および負電圧ＶＭ（例えば、−９Ｖ）を含む。例えば、電源電圧ＶＣＣより高い電圧は、昇圧回路により生成され、電源電圧ＶＣＣより低い電圧は、抵抗分割により生成される。電源電圧ＶＣＣおよび接地電圧ＧＮＤは他の回路にも供給される。

ウエルスイッチ２０は、消去動作時に高レベルの消去信号ＥＲＳを受けているときに、メモリセルアレイＡＲＹのｐ型ウエル領域ＰＷＥＬを高電圧ＶＨ（９Ｖ）に設定し、低レベルの消去信号ＥＲＳを受けているときに、ｐ型ウエル領域ＰＷＥＬを接地電圧に設定する。ｐ型ウエル領域ＰＷＥＬは、後述するメモリトランジスタＭＴおよび選択トランジスタＳＴのチャネル領域（基板領域）である。

メモリコア２２は、ワードデコーダＷＤＥＣ、カラムデコーダＣＤＥＣ、ソースドライバＳＬＤＲＶ、制御ゲートドライバＣＧＤＲＶ、選択ゲートドライバＳＧＤＲＶ、センスアンプＳＡ、ビットドライバＢＬＤＲＶ、カラムスイッチＣＳＷおよびメモリセルアレイＡＲＹを有している。

ワードデコーダＷＤＥＣは、制御ゲート線ＣＧ、選択ゲート線ＳＧおよびソース線ＳＬを選択するためのデコード信号をロウアドレス信号ＲＡＤに応じて生成する。カラムデコーダＣＤＥＣは、ビット線ＢＬを選択するためのデコード信号をカラムアドレス信号ＣＡＤに応じて生成する。

ソースドライバＳＬＤＲＶは、ワードデコーダＷＤＥＣからのデコード信号に応じてソース線ＳＬのいずれかを選択する。制御ゲートドライバＣＧＤＲＶは、ワードデコーダＷＤＥＣからのデコード信号に応じて制御ゲート線ＣＧのいずれかを選択する。選択ゲートドライバＳＧＤＲＶは、ワードデコーダＷＤＥＣからのデコード信号に応じて選択ゲート線ＳＧのいずれかを選択する。

センスアンプＳＡは、読み出し動作時に、ビット線ＢＬを介してメモリセルＭＣから読み出されるデータ信号を増幅し、読み出しデータ信号ＤＯＵＴとして出力する。具体的には、センスアンプＳＡは、ビット線ＢＬを流れる電流に応じて、データ信号の論理を判定する。

ビットドライバＢＬＤＲＶは、読み出し動作時およびプログラム動作時に、ビット線ＢＬを所定の電圧に設定する。カラムスイッチＣＳＷは、読み出し動作時およびプログラム動作時に、カラムデコーダＣＤＥＣからのデコード信号に応じて、ビットドライバＢＬＤＲＶをアクセスするメモリセルＭＣに接続されたビット線ＢＬに接続する。

メモリセルアレイＡＲＹは、マトリックス状に配置される複数のメモリセルＭＣを有している。制御ゲート線ＣＧ、ソース線ＳＬおよび選択ゲート線ＳＧは、図の横方向に並ぶメモリセルＭＣの列に共通に接続されている。ビット線ＢＬは、図の縦方向に並ぶメモリセルＭＣの列に共通に接続されている。各メモリセルＭＣは、ソース線ＳＬとビット線ＢＬとの間に直列に配置されたメモリトランジスタＭＴおよび選択トランジスタＳＴを有している。

メモリトランジスタＭＴは、ｎＭＯＳトランジスタの構造を有しており、電子を蓄積するフローティングゲートと、制御ゲート線ＣＧに接続された制御ゲートとを有している。なお、メモリトランジスタＭＴは、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。選択トランジスタＳＴは、ゲートが選択ゲート線ＳＧに接続されたｎＭＯＳトランジスタである。

例えば、選択トランジスタＳＴは、耐圧が２ＶのＣＭＯＳプロセスを用いて形成されている。選択トランジスタＳＴは、ゲート絶縁膜が薄く、高速に動作する。例えば、メモリトランジスタＭＴは、耐圧が１２ＶのＣＭＯＳプロセスを用いて形成されている。メモリトランジスタＭＴは、ゲート絶縁膜が厚く、選択トランジスタＳＴより動作速度が遅い。

図２は、図１に示したワードデコーダＷＤＥＣおよびソースドライバＳＬＤＲＶの例を示している。この例では、ロウアドレス信号ＲＡＤが３ビット（ＲＡＤ０−２）の例を示している。なお、実際の半導体メモリＭＥＭでは、ロウアドレス信号ＲＡＤは、例えば、８ビットである。このとき、ワードデコーダＷＤＥＣは、２５６個のロウデコード信号Ｒ０−２５５を生成する。

ワードデコーダＷＤＥＣは、ロウアドレス信号ＲＡＤ０−２またはロウアドレス信号ＲＡＤ０−２の反転信号を受けるＡＮＤ回路を有している。例えば、ロウアドレス信号ＲＡＤ０−２が”０００”のとき、ロウデコード信号Ｒ０が高レベルに変化する。ロウアドレス信号ＲＡＤ０−２が”０１０”のとき、ロウデコード信号Ｒ２が高レベルに変化する。

ソースドライバＳＬＤＲＶは、ソース電圧供給回路ＳＬＶおよび複数のサブソースドライバＳＳＬＤＲＶを有している。なお、ソース電圧供給回路ＳＬＶは、ソースドライバＳＬＤＲＶの外側に形成してもよい。

ソース電圧供給回路ＳＬＶは、ｎＭＯＳトランジスタＮ０１、ｐＭＯＳトランジスタＰ０１およびインバータＬＩ１を有している。ｎＭＯＳトランジスタＮ０１は、ソース電圧線ＶＳＬとメインソース線ＭＳＬとの間に配置されている。ｐＭＯＳトランジスタＰ０１は、電源線ＶＣＣとメインソース線ＭＳＬとの間に配置されている。インバータＬＩ１の出力は、トランジスタＮ０１、Ｐ０１のゲートに接続されている。例えば、トランジスタＮ０１、Ｐ０１およびインバータＬＩ１は、耐圧が１２ＶのＣＭＯＳプロセスを用いて形成されている。

インバータＬＩ１は、高レベル（ＶＣＣ）を受けたときに低レベル（ＧＮＤ）を出力し、低レベル（ＧＮＤ）を受けたときに高電圧ＶＰＰを出力するレベル変換機能を有している。ソース電圧供給回路ＳＬＶは、プログラム信号ＰＧＭ１が低レベルのときに（プログラム動作が実行されないとき）、メインソース線ＭＳＬを電源線ＶＣＣに接続する。ソース電圧供給回路ＳＬＶは、プログラム信号ＰＧＭ１が高レベルのときに（プログラム動作が実行されるとき）、メインソース線ＭＳＬを高電圧線ＶＰＰに接続する。例えば、プログラム信号ＰＧＭ１は、図１に示したプログラム信号ＰＧＭに対して所定時間遅れて生成される。例えば、プログラム信号ＰＧＭ１は、図１に示したコマンドレジスタ１４により生成される。なお、プログラム信号ＰＧＭ１は、図２に示したソースドライバＳＬＤＲＶにより生成されてもよい。このとき、例えば、ソースドライバＳＬＤＲＶは、プログラム信号ＰＧＭを受けてから所定時間後にプログラム信号ＰＧＭ１を出力する遅延回路を有している。

サブソースドライバＳＳＬＤＲＶは、ソース線ＳＬ（ＳＬ０−７）毎に形成されている。サブソースドライバＳＳＬＤＲＶは、互いに同じ回路のため、ソース線ＳＬ０に接続されたサブソースドライバＳＳＬＤＲＶのみを説明する。サブソースドライバＳＳＬＤＲＶは、メインソース線ＭＳＬと接地線ＧＮＤとの間にソース線ＳＬ０の接続ノードを介して直列に配置されたｎＭＯＳトランジスタＮ０２、Ｎ０３と、レベル変換機能を有するＡＮＤ回路と、ＮＯＲゲートとを有している。ＡＮＤ回路は、ＮＡＮＤゲートとインバータＬＩ２とを有している。

トランジスタＮ０２のゲートは、ＡＮＤ回路の出力に接続されている。ＡＮＤ回路は、プログラム信号ＰＧＭ、消去信号ＥＲＳおよびロウデコード信号Ｒ０を受けている。トランジスタＮ０３のゲートは、ＮＯＲゲートを介してプログラム信号ＰＧＭの反転信号または消去信号ＥＲＳの反転信号を受けている。例えば、トランジスタＮ０２、Ｎ０３およびインバータＬＩ２は、耐圧が１２ＶのＣＭＯＳプロセスを用いて形成されている。サブソースドライバＳＳＬＤＲＶのその他の回路は、耐圧が２ＶのＣＭＯＳプロセスを用いて形成されている。

サブソースドライバＳＳＬＤＲＶは、プログラム信号ＰＧＭおよび消去信号ＥＲＳが共に低レベルのときに、ソース線ＳＬ０を接地線ＧＮＤに接続する。サブソースドライバＳＳＬＤＲＶは、プログラム信号ＰＧＭが高レベルかつロウデコード信号Ｒ０が高レベルのときに、ソース線ＳＬ０をメインソース線ＭＳＬに接続する。サブソースドライバＳＳＬＤＲＶは、プログラム信号ＰＧＭが高レベルかつロウデコード信号Ｒ０が低レベルのときに、ソース線ＳＬ０をフローティング状態に設定する。サブソースドライバＳＳＬＤＲＶは、消去信号ＥＲＳが高レベルのときに、ソース線ＳＬをフローティング状態に設定する。ソース線ＳＬに供給される電圧は、図８に示す。

図３は、図１に示した制御ゲートドライバＣＧＤＲＶの例を示している。制御ゲートドライバＣＧＤＲＶは、制御電圧供給回路ＣＧＶおよび複数のサブ制御ゲートドライバＳＣＧＤＲＶを有している。なお、制御電圧供給回路ＣＧＶは、制御ゲートドライバＣＧＤＲＶの外側に形成してもよい。

制御電圧供給回路ＣＧＶは、ｎＭＯＳトランジスタＮ０４、Ｎ０５、Ｎ０６、ｐＭＯＳトランジスタＰ０２およびインバータＬＩ３、ＬＩ４を有している。インバータＬＩ３、ＬＩ４は、図２に示したインバータＬＩ１と同様にレベル変換機能を有している。トランジスタＮ０４、Ｎ０５、Ｎ０６は、読み出し電圧線ＶＲＤとメイン制御ゲート線ＭＣＧとの間に直列に配置されている。トランジスタＰ０２は、高電圧線ＶＨとノードＮＤ１との間に配置されている。ノードＮＤ１は、トランジスタＮ０４、Ｎ０５の接続ノードである。インバータＬＩ３は、入力で受けたプログラム信号ＰＧＭの論理を反転し、トランジスタＰ０２、Ｎ０４のゲートに出力する。インバータＬＩ４は、入力で受けた消去信号ＥＲＳの論理を反転し、トランジスタＮ０５のゲートに出力する。トランジスタＮ０６のゲートは、消去信号ＥＲＳを受けている。例えば、トランジスタＰ０２、Ｎ０４、Ｎ０５、Ｎ０６およびインバータＬＩ３、ＬＩ４は、耐圧が１２ＶのＣＭＯＳプロセスを用いて形成されている。

制御電圧供給回路ＣＧＶは、高レベルのプログラム信号ＰＧＭと低レベルの消去信号ＥＲＳを受けたとき（プログラム動作時）、メイン制御ゲート線ＭＣＧを高電圧線ＶＨに接続する。制御電圧供給回路ＣＧＶは、高レベルの消去信号ＥＲＳを受けたとき（消去動作時）、プログラム信号ＰＧＭのレベルに拘わらず、メイン制御ゲート線ＭＣＧを接地線に接続する。読み出し動作時に、プログラム信号ＰＧＭおよび消去信号ＥＲＳは、共に低レベルに設定される。このとき、トランジスタＮ０４、Ｎ０５はオンし、トランジスタＰ０２、Ｎ０６はオフし、メイン制御ゲート線ＭＣＧは、読み出し線ＶＲＤに接続される。

サブ制御ゲートドライバＳＣＧＤＲＶは、制御ゲート線ＣＧ（ＣＧ０−７）毎に形成されている。この例では、図２に示した３ビットのロウアドレス信号ＲＡＤ０−２に対応して７本の制御ゲート線ＣＧ０−７を記載している。ロウアドレス信号ＲＡＤが８ビットのとき、サブ制御ゲートドライバＳＣＧＤＲＶは、２５６個の制御ゲート信号ＣＧ０−２５５を生成する。サブ制御ゲートドライバＳＣＧＤＲＶは、互いに同じ回路のため、制御ゲート線ＣＧ０に接続されたサブ制御ゲートドライバＳＣＧＤＲＶのみを説明する。

サブ制御ゲートドライバＳＣＧＤＲＶは、ｐＭＯＳトランジスタＰ０３、ｎＭＯＳトランジスタＮ０７、ＡＮＤ回路、ＯＲ回路およびインバータＬＩ５を有している。ｐＭＯＳトランジスタＰ０３およびｎＭＯＳトランジスタＮ０７は、メイン制御ゲート線ＭＣＧと負電圧スイッチ回路ＶＭＳＷとの間に制御ゲート線ＣＧ０の接続ノードを介して直列に配置されている。例えば、トランジスタＰ０３、Ｎ０７およびインバータＬＩ５は、耐圧が１２ＶのＣＭＯＳプロセスを用いて形成されている。サブ制御ゲートドライバＳＣＧＤＲＶのその他の回路は、耐圧が２ＶのＣＭＯＳプロセスを用いて形成されている。

トランジスタＰ０３のゲートは、インバータＬＩ５を介してＯＲ回路の出力に接続されている。インバータＬＩ５は、図２に示したインバータＬＩ１と同様にレベル変換機能を有している。ＯＲ回路は、読み出し信号ＲＤと、プログラム信号ＰＧＭおよびロウデコード信号Ｒ００のＡＮＤ論理とを受けている。トランジスタＮ０７のゲートは、ＯＲ回路内のＮＯＲゲートの出力を受けている。

負電圧スイッチ回路ＶＭＳＷは、消去信号ＥＲＳが高レベルのときに（消去動作が実行されるとき）、トランジスタＮ０７のソースを負電圧線ＶＭ（−９Ｖ）に接続する。負電圧スイッチ回路ＶＭＳＷは、消去信号ＥＲＳが低レベルのときに（消去動作が実行されていないとき）、トランジスタＮ０７のソースを接地線に接続する。

サブ制御ゲートドライバＳＣＧＤＲＶは、読み出し信号ＲＤが高レベルのときに、制御ゲート線ＣＧ０を読み出し電圧ＶＲＤ（３Ｖ）に設定する。サブ制御ゲートドライバＳＣＧＤＲＶは、プログラム信号ＰＧＭが高レベルかつロウデコード信号Ｒ０が高レベルのときに、制御ゲート線ＣＧ０を高電圧ＶＨ（９Ｖ）に設定する。サブ制御ゲートドライバＳＣＧＤＲＶは、消去信号ＥＲＳが高レベルのときに、制御ゲート線ＣＧ０を負電圧ＶＭ（−９Ｖ）に設定する。サブ制御ゲートドライバＳＣＧＤＲＶは、読み出し信号ＲＤ、プログラム信号ＰＧＭおよび消去信号ＥＲＳが全て低レベルのときに、制御ゲート線ＣＧ０を接地電圧に設定する。制御ゲート線ＣＧに供給される電圧は、図８に示す。

図４は、図１に示した選択ゲートドライバＳＧＤＲＶの例を示している。選択ゲートドライバＳＧＤＲＶは、複数のサブ選択ゲートドライバＳＳＧＤＲＶを有している。サブ選択ゲートドライバＳＳＧＤＲＶは、選択ゲート線ＳＧ（ＳＧ０−７）毎に形成されている。この例では、図２に示した３ビットのロウアドレス信号ＲＡＤ０−２に対応して７本の選択ゲート線ＳＧ０−７を記載している。ロウアドレス信号ＲＡＤが８ビットのとき、サブ選択ゲートドライバＳＳＧＤＲＶは、２５６個の選択ゲート信号ＳＧ０−２５５を生成する。サブ選択ゲートドライバＳＳＧＤＲＶは、互いに同じ回路のため、選択ゲート線ＳＧ０に接続されたサブ選択ゲートドライバＳＳＧＤＲＶのみを説明する。

サブ選択ゲートドライバＳＳＧＤＲＶは、ｐＭＯＳトランジスタＰ０４、ｎＭＯＳトランジスタＮ０８、Ｎ０９およびＮＡＮＤゲートを有している。ｐＭＯＳトランジスタＰ０４およびｎＭＯＳトランジスタＮ０８、Ｎ０９は、電源線ＶＣＣと接地線ＧＮＤとの間に選択ゲート線ＳＧ０の接続ノードを介して直列に配置されている。選択ゲート線ＳＧ０の接続ノードは、トランジスタＰ０４、Ｎ０８のドレインノードである。例えば、サブ選択ゲートドライバＳＳＧＤＲＶは、耐圧が２ＶのＣＭＯＳプロセスを用いて形成されている。

トランジスタＰ０４、Ｎ０８のゲートは、ＮＡＮＤゲートの出力に接続されている。ＮＡＮＤゲートは、読み出し信号ＲＤおよびプログラム信号ＰＧＭのＯＲ論理と、ロウデコード信号Ｒ０とを受けている。トランジスタＮ０９のゲートは、消去信号ＥＲＳの反転信号を受けている。

サブ選択ゲートドライバＳＳＧＤＲＶは、読み出し信号ＲＤが高レベルかつロウデコード信号Ｒ０が高レベルで、消去信号ＥＲＳが低レベルのときに、選択ゲート線ＳＧ０を電源電圧ＶＣＣ(１．８Ｖ）に設定する。サブ選択ゲートドライバＳＳＧＤＲＶは、プログラム信号ＰＧＭが高レベルかつロウデコード信号Ｒ０が高レベルのときにも、選択ゲート線ＳＧ０を電源電圧ＶＣＣ(１．８Ｖ）に設定する。サブ選択ゲートドライバＳＳＧＤＲＶは、読み出し信号ＲＤ、プログラム信号ＰＧＭおよび消去信号ＥＲＳが低レベルのとき、選択ゲート線ＳＧ０を接地電圧ＧＮＤ(０Ｖ）に設定する。サブ選択ゲートドライバＳＳＧＤＲＶは、読み出し信号ＲＤおよびプログラム信号ＰＧＭが低レベルで、消去信号ＥＲＳが高レベルのときに、選択ゲート線ＳＧ０をフローティング状態に設定する。選択ゲート線ＳＧに供給される電圧は、図８に示す。

図５は、図１に示したカラムデコーダＣＤＥＣ、ビットドライバＢＬＤＲＶおよびカラムスイッチＣＳＷの例を示している。例えば、図５は、１つのデータ端子ＤＱに対応する回路ブロックを示している。実際には、データ端子ＤＱ毎に図５の回路が形成される。この例では、カラムアドレス信号ＣＡＤが３ビット（ＣＡＤ０−２）で、ビット線ＢＬが７ビット（ＢＬ０−７）の例を示している。カラムデコーダＣＤＥＣは、カラムアドレス信号ＣＡＤ０−２の論理レベルを反転するインバータを有している。なお、実際の半導体メモリＭＥＭでは、カラムアドレス信号ＣＡＤは、例えば、６ビットであり、ビット線ＢＬの数は６４本である。

ビットドライバＢＬＤＲＶは、ｐＭＯＳトランジスタＰ０５およびｎＭＯＳトランジスタＮ１０を有している。ｐＭＯＳトランジスタＰ０５は、読み出し信号ＲＤが高レベルときにビット線電圧ＶＢＬ（１Ｖ）をグローバルビット線ＧＢＬに供給する。ｎＭＯＳトランジスタＮ１０は、プログラム電圧ＰＧＭ１が高レベルのときに、接地電圧ＧＮＤ（０Ｖ）をグローバルビット線ＧＢＬに供給する。

カラムスイッチＣＳＷは、グローバルビット線ＧＢＬからビット線ＢＬ０−７に向けて分岐する分岐線上に配置された複数のｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタのゲートは、カラムアドレス信号ＣＡＤ０−２またはカラムアドレス信号ＣＡＤの反転信号を受けている。そして、グローバルビット線ＧＢＬは、カラムアドレス信号ＣＡＤ０−２に応じて、ビット線ＢＬ０−７のいずれかに接続される。

図６は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。なお、後述する実施形態においても、半導体メモリＭＥＭは、図６と同じシステムＳＹＳに搭載される。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｏＰは、ＣＰＵ（コントローラ）、図１に示した半導体メモリＭＥＭ、ＲＯＭ、ＲＡＭおよび周辺回路Ｉ／Ｏを有している。ＣＰＵ、半導体メモリＭＥＭ、ＲＯＭ、ＲＡＭおよび周辺回路Ｉ／Ｏは、システムバスＳＢＵＳにより互いに接続されている。ＣＰＵは、半導体メモリＭＥＭ、ＲＯＭ、ＲＡＭおよび周辺回路Ｉ／Ｏをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作、プログラム動作および消去動作を実行する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。

図７は、図１に示した半導体メモリＭＥＭの動作を説明するためのメモリセルアレイＡＲＹの例を示している。メモリセルアレイＡＲＹは、マトリックス状の１６個メモリセルＭＣ（ＭＣ００−０３、ＭＣ１０−１３、ＭＣ２０−２３、ＭＣ３０−３３）を有するとする。制御ゲート線ＣＧ０−３、選択ゲート線ＳＧ０−３およびソース線ＳＬ０−３は、図の横方向に並ぶメモリセルＭＣの列にそれぞれ共通に接続される。制御ゲート線ＣＧ０−３、選択ゲート線ＳＧ０−３およびソース線ＳＬ０−３は、２ビットのロウアドレス信号ＲＡＤ０−１により選択される。ビット線ＢＬ０−３は、図の縦方向に並ぶメモリセルＭＣの列にそれぞれ共通に接続される。ビット線ＢＬ０−３は、２ビットのカラムアドレス信号ＣＡＤ０−１により選択される。

図８は、図１に示した半導体メモリＭＥＭが動作するときの電圧を示している。ここでは、説明を簡単にするために、図７に示したメモリセルアレイＡＲＹの動作を示す。読み出し動作ＲＤおよびプログラム動作ＰＧＭでは、図７に太い破線枠で示したメモリセルＭＣ１２がアクセスされる。消去動作ＥＲＳでは、例えば、全てのメモリセルＭＣ内のデータが論理１に消去される。

読み出し動作ＲＤでは、全ての制御ゲート線ＣＧ０−３が読み出し電圧ＶＲＤ（３Ｖ）に設定される。データを読み出すメモリセルＭＣ１２に接続された選択ゲート線ＳＧ１は、電源電圧ＶＣＣ（１．８Ｖ）に設定される。データを読み出すメモリセルＭＣ１２に接続されたソース線ＳＬ１は、接地電圧ＧＮＤ（０Ｖ）に設定される。データを読み出すメモリセルＭＣ１２に接続されたビット線ＢＬ２は、ビット線電圧ＶＢＬ（１Ｖ）に設定される。

データを読み出すメモリセルＭＣ１２に接続されていない選択ゲート線ＳＧ０、２−３およびソース線ＳＬ０、２−３は、接地電圧ＧＮＤに設定される。データを読み出すメモリセルＭＣ１２に接続されていないビット線ＢＬ０−１、３は、フローティング状態ＯＰＥＮに設定される。メモリトランジスタＭＴおよび選択トランジスタＳＴのチャネル領域であるｐ型ウエル領域ＰＷＥＬは、接地電圧ＧＮＤに設定される。

プログラム動作ＰＧＭでは、データをプログラムする読み出すメモリセルＭＣ１２に接続された制御ゲート線ＣＧ１が高電圧ＶＨ（９Ｖ）に設定される。データをプログラムするメモリセルＭＣ１２に接続された選択ゲート線ＳＧ１は、電源電圧ＶＣＣに設定される。データをプログラムするメモリセルＭＣ１２に接続されたソース線ＳＬ１は、電源電圧ＶＣＣに設定された後にソース電圧ＶＳＬ（６Ｖ）に設定される。データをプログラムするメモリセルＭＣ１２に接続されたビット線ＢＬ２は、電源電圧ＶＣＣに対して選択トランジスタＳＴの閾値電圧Ｖｔｈだけ低い電圧ＶＣＣ−Ｖｔｈに設定され、この後、接地電圧ＧＮＤに設定される。

データをプログラムするメモリセルＭＣ１２に接続されていない制御ゲート線ＣＧ０、２−３およびソース線ＳＬ０、２−３は、接地電圧ＧＮＤに設定される。データをプログラムするメモリセルＭＣ１２に接続されていない選択ゲート線ＳＧ０、２−３は、接地電圧ＧＮＤに設定される。データをプログラムするメモリセルＭＣ１２に接続されていないビット線ＢＬ０−１、３は、電圧ＶＣＣ−Ｖｔｈに設定される。この実施形態では、ビット線ＢＬ０−１、３の電圧ＶＣＣ−Ｖｔｈを、特別のプリチャージ回路等を設けることなく設定できる。ウエル領域ＰＷＥＬは、接地電圧ＧＮＤに設定される。

消去動作ＥＲＳでは、全ての制御ゲート線ＣＧ０−３は負電圧ＶＭに設定され、全ての選択ゲート線ＳＧ０−３、ソース線ＳＬ０−３およびビット線ＢＬ０−３は、フローティング状態ＯＰＥＮに設定される。ウエル領域ＰＷＥＬは、高電圧ＶＨ（９Ｖ）に設定される。これにより、フローティングゲートにトラップされている電子がウエル領域ＰＷＥＬ（チャネル）に放出され、メモリセルＭＣの閾値電圧が下がる。すなわち、メモリセルＭＣに保持されたデータが論理１に書き換えられる。

なお、消去動作ＥＲＳを全てのメモリセルＭＣではなく、メモリセルＭＣの一部の領域（セクタとも称する）で実行するとき、所定数の制御ゲート線ＣＧ毎にウエル領域ＰＷＥＬを分割する。そして、消去動作ＥＲＳを実行するセクタに配線された制御ゲート線ＣＧのみ負電圧ＶＭが印加され、消去動作ＥＲＳを実行するセクタ内のウエル領域ＰＷＥＬのみに高電圧ＶＨが印加される。

図９は、図１に示した半導体メモリＭＥＭの読み出し動作の例を示している。読み出し動作は、図６に示したＣＰＵが読み出しコマンドＲＥＡＤおよびアドレス信号ＡＤ（ＲＡＤ、ＣＡＤ）を半導体メモリＭＥＭに供給することで実行される。この例では、ロウアドレス信号ＲＡＤは、図７に示した制御ゲート線ＣＧ１、選択ゲート線ＳＧ１およびソース線ＳＬ１を示し、カラムアドレスＣＡＤは、ビット線ＢＬ２を示す。これにより、図７および図８に示したように、メモリセルＭＣ１２に保持されているデータが読み出される。

図１に示したコマンドレジスタ１４は、読み出しコマンドＲＥＡＤに応答して、読み出し信号ＲＤを高レベルに設定する（図９（ａ））。選択ゲートドライバＳＧＤＲＶは、読み出し信号ＲＤおよびワードデコーダＷＤＥＣからのロウデコード信号に応じて、選択ゲート線ＳＧ１を高レベル（１．８Ｖ）に設定し、選択ゲート線ＳＧ０、２−３を低レベルＬに保持する（図９（ｂ、ｃ））。制御ゲートドライバＣＧＤＲＶは、読み出し信号ＲＤに応じて、全ての制御ゲート線ＣＧ０−３（３Ｖ）を高レベルに設定する（図９（ｄ、ｅ））。制御ゲート線ＣＧ０−３の駆動に、ロウアドレス信号ＲＡＤのデコードが不要なため、制御ゲート線ＣＧ０−３は、選択ゲート線ＳＧ１に比べて早く高レベルに変化する。

ソースドライバＳＬＤＲＶは、ソース線ＳＬ０−３を低レベルＬに保持する（図９（ｆ））。ビットドライバＢＬＤＲＶは、読み出し信号ＲＤおよびカラムデコーダＣＤＥＣからのカラムデコード信号に応じて、ビット線ＢＬ２を高レベル（１Ｖ）に設定し、ビット線ＢＬ０−１、３を低レベルＬに保持する（図９（ｇ、ｈ））。

メモリセルＭＣ１２のメモリトランジスタＭＴの閾値電圧が低いとき（消去状態）、メモリトランジスタＭＴは、制御ゲート線ＣＧ１の高レベルによりオンする。選択トランジスタＳＴは、選択ゲート線ＳＧ１の高レベルによりオンする。このため、メモリセルＭＣ１２を介してビット線ＢＬ２からソース線ＳＬ１に電流が流れる。一方、メモリセルＭＣ１２のメモリトランジスタＭＴの閾値電圧が高いとき（プログラム状態）、メモリトランジスタＭＴはオンされない。このため、ビット線ＢＬ２からソース線ＳＬ１に電流は流れない。

図５に示したカラムスイッチＣＳＷは、カラムアドレス信号ＣＡＤに応じてビット線ＢＬ２をグローバルビット線ＧＢＬに接続する。図１に示したセンスアンプＳＡは、グローバルビット線ＧＢＬに流れる電流の値に応じて、メモリセルＭＣ１２に保持されているデータの論理を判定する。センスアンプＳＡは、判定した論理値（論理１または論理０）をデータバスＤＢに出力する（図９（ｉ））。データ入出力バッファ１０は、データバスＤＢから供給されるデータを読み出しデータＤＯＵＴとしてデータ端子ＤＱに出力する（図９（ｊ））。

ロウアドレス信号ＲＡＤをデコードすることなく、制御ゲート線ＣＧ０−３を駆動できるため、動作速度が遅いメモリトランジスタＭＴに高レベルの制御ゲート信号ＣＧ０−３を迅速に供給できる。読み出し動作を実行するメモリセルＭＣは、動作速度が速い選択トランジスタＳＴにより選択される。これにより、ビット線ＢＬ２からソース線ＳＬ１にメモリセル電流が流れ始めるタイミングを早くでき、読み出しデータＤＯＵＴを早く出力できる。すなわち、読み出し動作時間を短縮できる。

図１０は、図９に示した読み出し動作時のメモリセルアレイＡＲＹの状態を示している。上述したように、高レベルの制御ゲート線ＣＧ１、選択ゲート線ＳＧ１およびビット線ＢＬ２によりメモリセルＭＣ１２が選択される。そして、メモリセルＭＣ１２に流れるメモリセル電流（図の太い矢印）の量に応じて、メモリセルＭＣ１２に保持されているデータの論理が判定される。

図１１は、図１に示した半導体メモリＭＥＭのプログラム動作の例を示している。プログラム動作は、図６に示したＣＰＵがプログラムコマンドＰＲＯＧ、アドレス信号ＡＤ（ＲＡＤ、ＣＡＤ）および書き込みデータＤＱ（論理０のＤＩＮ）を半導体メモリＭＥＭに供給することで実行される。この例では、ロウアドレス信号ＲＡＤは、図７に示した制御ゲート線ＣＧ１、選択ゲート線ＳＧ１およびソース線ＳＬ１を示し、カラムアドレスＣＡＤは、ビット線ＢＬ２を示す。これにより、図７および図８に示したように、メモリセルＭＣ１２がプログラムされる。

図１に示したコマンドレジスタ１４は、プログラムコマンドＰＲＯＧに応答して、プログラム信号ＰＧＭを高レベルに設定する（図１１（ａ））。選択ゲートドライバＳＧＤＲＶは、プログラム信号ＰＧＭおよびワードデコーダＷＤＥＣからのロウデコード信号に応じて、選択ゲート線ＳＧ１を高レベル（１．８Ｖ）に設定し、選択ゲート線ＳＧ０、２−３を低レベルＬに保持する（図１１（ｂ、ｃ））。制御ゲートドライバＣＧＤＲＶは、プログラム信号ＰＧＭおよびワードデコーダＷＤＥＣからのロウデコード信号に応じて、制御ゲート線ＣＧ１を高レベル（９Ｖ）に設定し、制御ゲート線ＣＧ０、２−３を低レベルＬに保持する（図１１（ｄ、ｅ））。制御ゲート線ＣＧ１が接続されるメモリトランジスタＭＴは、耐圧を高くするためにゲート絶縁膜が厚く、負荷容量が大きい。このため、制御ゲート線ＣＧ１の電圧は、選択ゲート線ＳＧ１の電圧に比べて緩やかに上昇する。

ソースドライバＳＬＤＲＶは、プログラム信号ＰＧＭおよびワードデコーダＷＤＥＣからのロウデコード信号に応じて、ソース線ＳＬ１を高レベル（ＶＣＣ＝１．８Ｖ）に設定する（図１１（ｆ））。高レベルの選択ゲート線ＳＧ１および高レベルの制御ゲート線ＣＧ１により、メモリセルＭＣ１０−１３の選択トランジスタＳＴおよびメモリトランジスタＭＴはオンする。これにより、全てのビット線ＢＬ０−３は、ソース線ＳＬ１の電圧に対して、選択トランジスタＳＴの閾値電圧Ｖｔｈ（例えば、０．３Ｖ）だけ低い電圧（１．８Ｖ−Ｖｔｈ）にプリチャージされる（図１１（ｇ、ｈ））。ビット線ＢＬ０−３に示した破線は、フローティング状態を示している。ソース線ＳＬ１の高レベルを、選択ゲート線ＳＧ１の高レベルと同じ電源電圧ＶＣＣにすることで、電圧生成回路１８が生成する内部電圧の種類を少なくできる。この結果、半導体メモリＭＥＭの回路規模を小さくできる。プログラム信号ＰＧＭが高レベルに変化してから所定時間後に（例えば、１０ｎｓ後）、プログラム信号ＰＧＭ１が高レベルに変化する（図１１（ｉ））。

図５に示したカラムスイッチＣＳＷは、カラムアドレス信号ＣＡＤに応じてビット線ＢＬ２をグローバルビット線ＧＢＬに接続する。プログラム信号ＰＧＭ１の高レベルの変化により、グローバルビット線ＧＢＬが低レベル（０Ｖ）に設定され、プログラムされるメモリセルＭＣに接続されたビット線ＢＬ２が低レベル（０Ｖ）に設定される（図１１（ｊ））。他のビット線ＢＬ０−１、３は、グローバルビット線ＧＢＬに接続されていないため、１．８Ｖ−Ｖｔｈに保持される（図１１（ｋ））。プログラム信号ＰＧＭ１の高レベルの変化により、ソース線ＳＬ１が高レベル（６Ｖ）に設定される（図１１（ｌ））。これにより、ソース線ＳＬ１からビット線ＢＬ１に電流が流れ、メモリセルＭＣ１２のメモリトランジスタＭＴのチャネル領域にホットエレクトロンが発生する。ホットエレクトロンは、制御ゲート線ＣＧ１の高レベルにより、メモリセルＭＣ１２のメモリトランジスタＭＴのフローティングゲートに注入され、蓄積される。そして、メモリセルＭＣ１２のメモリトランジスタＭＴの閾値電圧が上昇する。

ソース線ＳＬ１が高レベル（６Ｖ）に設定されているとき、プログラム動作に関与しないビット線ＢＬ０−１、３は、１．８Ｖ−Ｖｔｈに保持されている。メモリセルＭＣ１０−１１、１３の選択トランジスタＳＴのゲートには、１．８Ｖの選択ゲート信号ＳＧ１が供給されている。このため、メモリセルＭＣ１０−１１、１３の選択トランジスタＳＴはオンしない。メモリセルＭＣ１０−１１、１３のメモリトランジスタＭＴのチャネル領域に電流は流れない。したがって、プログラムされるメモリセルＭＣ１２と同じ制御ゲート線ＣＧ１に接続されたメモリセルＭＣ１０−１１、１３（プログラムされないメモリセル）のメモリトランジスタＭＴの閾値電圧が上昇することを防止できる。すなわち、プログラム動作時に、プログラムに関与しないメモリセルＭＣの電気的特性が変化するディスターブを防止できる。

なお、ソース線ＳＬ１に電源電圧ＶＣＣ（１．８Ｖ）を供給する期間は、ビット線ＢＬ０−３を電圧ＶＣＣ−Ｖｔｈにプリチャージするために必要な期間である。この条件が満足できれば、ソース線ＳＬ１を電源電圧に設定するタイミングは、制御ゲート信号ＣＧ１および選択ゲート信号ＳＧ１の立ち上がりエッジより前でもよく、後でもよい。但し、ソース線ＳＬ１を電源電圧に設定するタイミングを、制御ゲート信号ＣＧ１および選択ゲート信号ＳＧ１の立ち上がりエッジに合わせることで、制御信号の数を少なくできる。この結果、半導体メモリＭＥＭの回路規模を小さくできる。

図１２は、図１１に示したプログラム動作時のメモリセルアレイＡＲＹの状態を示している。上述したように、高レベルのビット線ＢＬ２と高レベルの選択ゲート線ＳＧ１によりメモリセルＭＣ１２が選択される。そして、メモリセルＭＣ１２を介して流れる電流（図の太い矢印）により、メモリセルＭＣ１２のメモリトランジスタＭＴのチャネル領域にホットキャリアが発生し、メモリセルＭＣ１２に論理０がプログラムされる。

以上、この実施形態では、プログラム動作において、制御ゲート線ＣＧ１および選択ゲート線ＳＧ１が高レベルに設定されている間に、ソース線ＳＬ１をソース電圧ＶＳＬ（６Ｖ）に設定する前に、一時的にソース電圧ＶＳＬより低い電圧に設定する。例えば、ソース電圧ＶＳＬより低い電圧は、選択ゲート線ＳＧ１の高レベルと同じ電源電圧ＶＣＣ（１．８Ｖ）である。これにより、特別の回路を設けることなく、プログラムされないメモリセルＭＣに接続されているビット線ＢＬ０−１、３をプリチャージできる。プログラムされないメモリセルＭＣのメモリトランジスタＭＴに電流が流れることを防止できるため、プログラムされないメモリセルに保持されているデータが破壊されることを防止できる。ビット線ＢＬ０−３に余分な負荷を接続することなく、プログラムされないメモリセルＭＣに接続されたビット線ＢＬ０−１、３をプリチャージできるため、メモリセルＭＣの動作速度が遅くなることを防止できる。

図１３は、別の実施形態の半導体メモリＭＥＭにおけるカラムデコーダＣＤＥＣ、ビットドライバＢＬＤＲＶおよびカラムスイッチＣＳＷの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、カラムデコーダＣＤＥＣおよびカラムスイッチＣＳＷが図５に示した回路と相違している。その他の構成は、図１から図５と同じである。例えば、図１３は、１つのデータ端子ＤＱに対応する回路ブロックを示している。この例では、カラムアドレス信号ＣＡＤが３ビット（ＣＡＤ０−２）で、ビット線ＢＬが７ビット（ＢＬ０−７）の例を示している。

カラムデコーダＣＤＥＣは、カラムアドレス信号ＣＡＤ０−２またはカラムアドレス信号ＣＡＤ０−２の反転信号を受けるＡＮＤ回路を有している。ＡＮＤ回路は、カラムアドレス信号ＣＡＤ０−２に応じてカラムデコード信号Ｃ０−Ｃ７のいずれかを高レベルに設定する。なお、実際の半導体メモリＭＥＭでは、カラムアドレス信号ＣＡＤは、例えば、６ビットである。カラムデコーダＣＤＥＣは、６４本のカラムデコード信号Ｃ０−Ｃ６３を出力する。

カラムスイッチＣＳＷは、ビット線ＢＬ０−７とグローバルビット線ＧＢＬとの間にそれぞれ配置された複数のｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタのゲートは、カラムデコード信号Ｃ０−Ｃ７を受けている。そして、グローバルビット線ＧＢＬは、カラムアドレス信号ＣＡＤ０−２に応じて、ビット線ＢＬ０−７のいずれかに接続される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１４は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。この実施形態の半導体メモリＭＥＭは、図１に示したメモリコア２２の代わりにメモリコア２２Ａを有している。メモリコア２２Ａは、図１に示したメモリコア２２にプリチャージ回路ＰＲＥを追加している。半導体メモリＭＥＭのその他の構成は、図１から図５と同じである。

図１５は、図１４に示したカラムデコーダＣＤＥＣ、ビットドライバＢＬＤＲＶ、カラムスイッチＣＳＷおよびプリチャージ回路ＰＲＥの例を示している。例えば、図１５は、１つのデータ端子ＤＱに対応する回路ブロックを示している。カラムデコーダＣＤＥＣ、ビットドライバＢＬＤＲＶおよびカラムスイッチＣＳＷは、図５と同じである。

プリチャージ回路ＰＲＥは、電源線ＶＣＣとビット線ＢＬ０−７の間にそれぞれ配置されたｐＭＯＳトランジスタ（プリチャージトランジスタ）を有している。プリチャージトランジスタのゲートは、共通のプリチャージ信号ＰＣＣを受けている。プリチャージ信号ＰＣＣは、プログラムコマンドＰＲＯＧに応答して所定の期間、低レベルに活性化される。プログラムコマンドＰＲＯＧが低レベルに活性化されている間、プリチャージトランジスタがオンし、ビット線ＢＬ０−７はプリチャージ電圧ＶＣＣに設定される。プリチャージ信号ＰＣＣは、コマンドレジスタ１４により生成されてもよく、プログラムコマンドＰＲＯＧに応答してプリチャージ回路ＰＲＥ内で生成されてもよい。

図１６は、図１４に示した半導体メモリＭＥＭのプログラム動作の例を示している。図１１と同じ動作については、詳細な説明を省略する。この例では、図７および図８に示したように、メモリセルＭＣ１２が論理０にプログラムされる。プリチャージ信号ＰＣＣは、ソース線ＳＬ１が電源電圧ＶＣＣ（１．８Ｖ）に設定される前に低レベルに活性化される（図１６（ａ））。プリチャージ信号ＰＣＣが低レベルの期間、図１５に示したプリチャージトランジスタがオンし、全てのビット線ＢＬ０−７は、電源電圧ＶＣＣ（１．８Ｖ；プリチャージ電圧）にプリチャージされる（図１６（ｂ））。ビット線ＢＬをプリチャージ電圧に設定することで、プログラムされないメモリセルＭＣの選択トランジスタＳＴがオンすることを防止できる。これにより、メモリトランジスタＭＴのチャネル領域に電流が流れることを防止できる。プログラムされないメモリセルＭＣの選択トランジスタＳＴがオンしないために、プリチャージ電圧は、選択ゲート線ＳＧ１の高レベル（１．８Ｖ）から選択トランジスタＳＴの閾値電圧Ｖｔｈ（例えば、０．３Ｖ）を引いた値以上であればよい。

この例では、プリチャージ信号ＰＣＣは、選択ゲート線ＳＧ１および制御ゲート線ＣＧ１が高レベルに変化する前に高レベルに非活性化される。しかし、図中に破線で示したように、プリチャージ信号ＰＣＣは、選択ゲート線ＳＧ１および制御ゲート線ＣＧ１が高レベルに変化した後、ソース線ＳＬ１がソース電圧ＶＳＬ（６Ｖ）に設定される前に非活性化してもよい（図１６（ｃ））。その他の動作は、ビット線ＢＬ０−７のプリチャージ電圧が１．８Ｖであることを除き、図１１と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、図１５に示したプリチャージトランジスタは、ソース線ＳＬ１がソース電圧ＶＳＬ（６Ｖ）に設定する前に一時的に活性化される共通のプリチャージ信号ＰＣＣにより、同時にオンする。これにより、アドレス信号をデコードすることなく、プログラムされないメモリセルＭＣに接続されたビット線ＢＬをプリチャージできる。すなわち、プログラムされないメモリセルＭＣに接続されたビット線ＢＬを、簡易な回路でプリチャージできる。

図１７は、別の実施形態における半導体メモリＭＥＭのプログラム動作の例を示している。この例では、ソース線ＳＬ１は、選択ゲート線ＳＧ１および制御ゲート線ＣＧ１が高レベルに変化する前に電源電圧ＶＣＣ（１．８Ｖ）に設定される（図１７（ａ））。例えば、半導体メモリＭＥＭは、プログラム信号ＰＧＭより僅かに早く生成されるプログラム信号ＰＧＭ０に応答してソース線ＳＬ１を電源電圧ＶＣＣに設定する。プログラム信号ＰＧＭ０は、コマンドレジスタ１４により生成される。図２に示したサブソースドライバＳＳＬＤＲＶは、プログラム信号ＰＧＭの代わりにプログラム信号ＰＧＭ０を受ける。半導体メモリＭＥＭのその他の構成は、図１４と同じである。すなわち、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。

この実施形態では、ソース線ＳＬ１が低レベルの期間に、選択ゲート線ＳＧ１および制御ゲート線ＣＧ１が高レベルに変化することを確実に防止できる。したがって、プリチャージ回路ＰＲＥによりプリチャージされたビット線ＢＬの電荷が、低レベルのソース線ＳＬ１に抜けることを防止できる。すなわち、プログラムされないメモリセルＭＣのメモリトランジスタＭＴのチャネル領域に電流が流れることを防止できる。この結果、プログラムされないメモリセルに保持されているデータが破壊されることを防止できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１８は、別の実施形態の半導体メモリＭＥＭにおけるカラムデコーダＣＤＥＣ、ビットドライバＢＬＤＲＶおよびカラムスイッチＣＳＷの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＮＯＲタイプのフラッシュメモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、図５に示したカラムデコーダＣＤＥＣおよびカラムスイッチＣＳＷの代わりに、図１３に示したカラムデコーダＣＤＥＣおよびカラムスイッチＣＳＷを有している。また、半導体メモリＭＥＭは、図１５に示したプリチャージ信号ＰＲＥを有している。その他の構成は、図１から図５と同じである。例えば、図１７は、１つのデータ端子ＤＱに対応する回路ブロックを示している。この例では、カラムアドレス信号ＣＡＤが３ビット（ＣＡＤ０−２）で、ビット線ＢＬが７ビット（ＢＬ０−７）の例を示している。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

一実施形態における半導体メモリを示している。 図１に示したワードデコーダおよびソースドライバの例を示している。 図１に示した制御ゲートドライバの例を示している。 図１に示した選択ゲートドライバの例を示している。 図１に示したカラムデコーダ、ビットドライバおよびカラムスイッチの例を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図１に示した半導体メモリの動作を説明するためのメモリセルアレイの例を示している。 図１に示した半導体メモリが動作するときの電圧を示している。 図１に示した半導体メモリの読み出し動作の例を示している。 図９に示した読み出し動作時のメモリセルアレイの状態を示している。 図１に示した半導体メモリのプログラム動作の例を示している。 図１１に示したプログラム動作時のメモリセルアレイの状態を示している。 別の実施形態の半導体メモリにおけるカラムデコーダ、ビットドライバおよびカラムスイッチの例を示している。 図１４に示した半導体メモリのプログラム動作の例を示している。 図１４に示したカラムデコーダ、ビットドライバ、カラムスイッチおよびプリチャージ回路の例を示している。 図１４に示した半導体メモリのプログラム動作の例を示している。 別の実施形態における半導体メモリのプログラム動作の例を示している。 別の実施形態の半導体メモリにおけるカラムデコーダ、ビットドライバおよびカラムスイッチの例を示している。

符号の説明

１０‥データ入出力バッファ；１２‥コマンドバッファ；１４‥コマンドレジスタ；１６‥アドレスバッファ；１８‥電圧生成回路；２０‥ウエルスイッチ；２２、２２Ａ‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬ‥ビット線；ＢＬＤＲＶ‥ビットドライバ；ＣＤＥＣ‥カラムデコーダ；ＣＧ‥制御ゲート線；ＣＧＤＲＶ‥制御ゲートドライバ；ＣＧＶ‥制御電圧供給回路；ＣＳＷ‥カラムスイッチ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＴ‥メモリトランジスタ；ＰＲＥ‥プリチャージ回路；ＳＡ‥センスアンプ；ＳＣＧＤＲＶ‥サブ制御ゲートドライバ；ＳＧ‥選択ゲート線；ＳＧＤＲＶ‥選択ゲートドライバ；ＳＬ‥ソース線；ＳＬＤＲＶ‥ソースドライバ；ＳＬＶ‥ソース電圧供給回路；ＳＳＧＤＲＶ‥サブ選択ゲートドライバ；ＳＳＬＤＲＶ‥サブソースドライバ；ＳＴ‥選択トランジスタ；ＳＹＳ‥システム；ＷＤＥＣ‥ワードデコーダ

Claims (8)

1. 電子を蓄積するメモリトランジスタと、前記メモリトランジスタに接続された選択トランジスタとを有する複数のメモリセルと、
   前記メモリトランジスタのゲートに共通に接続された制御ゲート線と、
   前記選択トランジスタのゲートに共通に接続された選択ゲート線と、
   前記メモリセルに共通に接続されたソース線と、
   前記メモリセルにそれぞれ接続されたビット線と、
   前記メモリセルのプログラム動作において、前記制御ゲート線および前記選択ゲート線をそれぞれ高レベルに設定する第１ドライバ回路と、
   前記プログラム動作において、前記ソース線を第１高レベルに設定し、前記制御ゲート線および前記選択ゲート線が高レベルに設定されている間に、前記ソース線を前記第１高レベルより高い第２高レベルに設定する第２ドライバと、
   前記ソース線が第１高レベルに設定された後に、プログラムするメモリセルに接続された前記ビット線を低レベルに設定する第３ドライバと
   を備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記ビット線をプリチャージ電圧に設定するために、前記ビット線とプリチャージ電圧線との間に配置され、共通のプリチャージ信号の活性化中にオンするプリチャージ回路と、
   前記ソース線が第１高レベルに設定される前に、前記共通のプリチャージ信号を活性化するプリチャージ制御回路と
   を備えていることを特徴とする半導体メモリ。
3. 請求項２記載の半導体メモリにおいて、
   前記プリチャージ電圧は、前記選択ゲート線の高レベルから前記選択トランジスタの閾値電圧を引いた値以上であることを特徴とする半導体メモリ。
4. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記第３ドライバと前記ビット線との間に配置され、アドレス信号に応じて、前記第３ドライバを前記ビット線のいずれかに接続するカラムスイッチを備えていることを特徴とする半導体メモリ。
5. 請求項１ないし請求項４のいずれか１項記載の半導体メモリにおいて、
   前記第１高レベルは、前記選択ゲート線の高レベルと同じ値であることを特徴とする半導体メモリ。
6. 電子を蓄積するメモリトランジスタと、前記メモリトランジスタに接続された選択トランジスタとを有する複数のメモリセルと、前記メモリトランジスタのゲートに共通に接続された制御ゲート線と、前記選択トランジスタのゲートに共通に接続された選択ゲート線と、前記メモリセルに共通に接続されたソース線と、前記メモリセルにそれぞれ接続されたビット線とを備えた半導体メモリの動作方法であって、
   前記メモリセルのプログラム動作において、
   前記制御ゲート線および前記選択ゲート線をそれぞれ高レベルに設定し、
   前記ソース線を第１高レベルに設定し、前記制御ゲート線および前記選択ゲート線が高レベルに設定されている間に、前記ソース線を前記第１高レベルより高い第２高レベルに設定し、
   前記ソース線が第１高レベルに設定された後に、プログラムするメモリセルに接続された前記ビット線を低レベルに設定することを特徴とする半導体メモリの動作方法。
7. 請求項６記載の半導体メモリの動作方法において、
   前記ビット線をプリチャージ電圧に設定するために、前記ビット線とプリチャージ電圧線との間に配置されたプリチャージ回路を、少なくとも前記ソース線が第１高レベルに設定される前にオンすることを特徴とする半導体メモリの動作方法。
8. 請求項１ないし請求項５のいずれか１項記載の半導体メモリと、
   前記半導体メモリをアクセスするコントローラと
   を備えたことを特徴とするシステム。

Images