JP2004127405A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2004127405A JP2004127405A JP2002288747A JP2002288747A JP2004127405A JP 2004127405 A JP2004127405 A JP 2004127405A JP 2002288747 A JP2002288747 A JP 2002288747A JP 2002288747 A JP2002288747 A JP 2002288747A JP 2004127405 A JP2004127405 A JP 2004127405A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- potential
- signal
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
【解決手段】このフラッシュメモリ1のメモリブロックMB0は、64行8列に配置された64×8個のMONOS型メモリセルMC(0,0)〜MC(63,7)と、それぞれ64行に対応して設けられた64本のワード線WL0〜WL63と、それぞれ8列に対応して設けられたビット線BL0〜BL7と、全メモリセルMC(0,0)〜MC(63,7)に共通に設けられたソース線SL0とを含む。したがって、MONOS型メモリセルを1ビット/セルのメモリセルとして使用し、従来型のアレイ構成を採用したので、製造プロセスの簡単化および構成の簡単化を図ることができる。
【選択図】 図3
Description
【発明の属する技術分野】
この発明は不揮発性半導体記憶装置に関し、特に、MONOS型メモリセルを備えた不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、不揮発性半導体記憶装置であるフラッシュEEPROMの1種としてMONOS型フラッシュEEPROMが知られている。MONOS型メモリセルでは、コントロールゲートとチャネルの間にONO(SiO2−Si3N4−SiO2)膜が存在する。このメモリセルでは、Si3N4層のソース側部分およびドレイン側部分の各々に電子を捕獲するか否かにより2ビットのデータを記憶することができる。また、このメモリセルは、浮遊ゲートを有するメモリセルに比べて製造プロセスが容易であり、安価である。このようなメモリセルは、たとえば米国特許第6,011,725号に開示されている。
【0003】
また、米国特許第4,173,791号には、MNOS型フラッシュEEPROMのメモリアレイの構成が開示されている。
このメモリアレイでは、同一行内で隣接する2つのメモリセル間でビット線が共用されている。これは、読出動作時と書込動作時とでチャネルに流れる電流の向きを反対にする必要があるため、および1つのメモリセルで2ビットのデータを記憶する必要があるためである。
【特許文献1】
米国特許第6,011,725号明細書
【0004】
【特許文献2】
米国特許第4,173,791号明細書
【0005】
【発明が解決しようとする課題】
しかし、MONOS型メモリセルに2ビットのデータを記憶させる場合は、Si3N4層のソース側部分とドレイン側部分の間の距離を小さくすることは困難であり、レイアウト面積が大きくなる。
【0006】
また、上述のメモリアレイ構成では、各列にビット線を設けた従来型のメモリアレイ構成に比べ、ビット線の電圧制御が複雑になる、ビット線制御回路の構成が複雑になる、設計期間が長くなる、などの問題が生じる。
【0007】
なお、上記米国特許第4,173,791号には、ゲート絶縁膜中に電子を捕獲するMNOS型メモリセルを用いて従来型メモリアレイを構成したEEPROMが開示されている。しかし、MNOS型メモリセルでは、MONOS型メモリセルと異なりゲート電極と窒化膜の間に酸化膜が存在しないため、窒化膜中に捕獲された電子がゲート電極にリークしやすい。したがって、メモリセルの記憶保持能力が低い。
【0008】
それゆえに、この発明の主たる目的は、製造プロセスが簡単であり、記憶保持能力が高く、レイアウト面積が小さく、構成が簡単な不揮発性半導体記憶装置を提供することである。
【0009】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、複数行複数列に配列され、各々が、半導体基板と、その表面に順次積層された第1の絶縁層、電荷捕獲層、第2の絶縁層およびゲート電極と、それぞれゲート電極の一方側および他方側において半導体基板の表面に形成されたソースおよびドレインとを含む複数のメモリセルと、それぞれ複数行に対応して設けられ、各々が対応の各メモリセルのゲート電極に接続された複数のワード線と、それぞれ複数列に対応して設けられ、各々が対応の各メモリセルのドレインに接続された複数のビット線と、複数のメモリセルのソースに共通接続されたソース線と、アドレス信号に従って複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルのデータ信号を読出す読出回路とを備えたものである。ここで、読出回路は、選択したメモリセルに対応するワード線に予め定められた第1の電位を与えるとともに他のワード線に接地電位を与える第1のワード線駆動回路と、選択したメモリセルに対応するビット線に予め定められた第2の電位を与えるとともに他のビット線に接地電位を与える第1のビット線駆動回路と、ソース線に接地電位を与える第1のソース線駆動回路と、選択したメモリセルに対応するビット線に電流が流れるか否かを検出し、検出結果に応じたレベルのデータ信号を出力する電流検出回路とを含む。
【0010】
【発明の実施の形態】
一般に、半導体メモリにおいてはメモリアレイの高集積化が最も重要視される。しかし、ロジック混載メモリでは、高集積化よりも製造プロセスの容易性が重要視される。ロジック混載メモリのメモリ容量はそれほど大容量でないことからも、高集積化の優先度は汎用メモリに比べて低い。したがって、MONOS型メモリセルの製造プロセスが浮遊ゲート型メモリセルの製造プロセスよりも容易であることは、大きな利点となる。そこで、本願発明では、MONOS型メモリセルを1ビット/セルのメモリセルとして使用し、従来型のアレイ構成を採用することにより、製造プロセスが容易で構成が簡単なMONOS型フラッシュメモリを提供する。
【0011】
図1は、この発明の一実施の形態によるMONOS型フラッシュメモリ1の全体構成を示すブロック図である。図1において、このフラッシュメモリ1は、メモリアレイ2、行デコーダ3、列デコーダ4、内部電位発生器5、および周辺回路6を備える。
【0012】
メモリアレイ2は、図2に示すように、8つのメモリブロックMB0〜MB7を含む。メモリブロックMB0〜MB7に64本のワード線WL0〜WL63が共通に設けられ、メモリブロックMB0〜MB7にそれぞれビット線BL0〜BL7,…,BL56〜BL63が設けられ、メモリブロックMB0〜MB7にそれぞれソース線SL0〜SL7が設けられる。
【0013】
メモリブロックMB0は、図3に示すように、64行8列に配置された64×8個のメモリセルMC(0,0)〜MC(63,7)を含む。各メモリセルMCは、MONOS型メモリセルであり、ここでは1ビットのデータ信号を記憶する。各メモリセルMCのゲートは対応のワード線WLに接続され、そのドレインは対応のビット線BLに接続され、そのソースはソース線SL0に接続される。他のメモリブロックMB1〜MB7の各々もメモリブロックMB0と同じ構成である。
【0014】
図4は、メモリセルMCの構成を示す断面図である。図4において、このメモリセルMCは、P型半導体基板10の表面にSiO2膜13、Si3N4膜14、SiO2膜15およびゲート電極16を順次積層し、それらの一方側および他方側においてP型半導体基板10の表面にN型不純物を注入して、それぞれソース11およびドレイン12を形成したものである。
【0015】
書込動作時は、図5の上段に示すように、ソース11、ドレイン12、ゲート電極16および基板10にそれぞれ5V、0V、10Vおよび0Vを印加する。これにより、ドレイン12からソース11に電子が流れ込み、一部の電子がチャネルホットエレクトロンとしてソース11近傍のSi3N4膜14中に捕獲され、メモリセルMCのしきい値電圧が比較的高い値(4V)になる。この状態によりデータ“0”を記憶する。
【0016】
消去動作時は、図5の中段に示すように、ソース11、ドレイン12、ゲート電極16および基板10にそれぞれ10V、0V、0Vおよび0Vを印加する。これにより、ソース11近傍のSi3N4膜14中に捕獲されていた電子がトンネル現象によってソース11に引抜かれ、メモリセルMCのしきい値電圧が比較的低い値(1V)になる。この状態によりデータ“1”を記憶する。
【0017】
読出動作時は、図5の下段に示すように、ソース11、ドレイン12、ゲート電極16および基板10にそれぞれ0V、2V、3Vおよび0Vを印加する。メモリセルMCのしきい値電圧が高い場合(データ“0”が記憶されている場合)はソース11およびドレイン12間に電流が流れず、メモリセルMCのしきい値電圧が低い場合(データ“1”が記憶されている場合)はソース11およびドレイン12間に電流が流れる。したがって、ソース11およびドレイン12間に電流が流れるか否かを検出することにより、メモリセルMCの記憶データを読出すことができる。
【0018】
行デコーダ3は、周辺回路6によって制御され、各ワード線WLを書込電位SHGV(=10V)、読出電位HGV(=3V)、または接地電位GND(=0V)にする。すなわち行デコーダ3は、図6に示すように、ANDゲート17.0〜17.63、ワードドライバ(WD)18.0〜18.63およびORゲート19を含む。
【0019】
行デコーダ3は、周辺回路6からプリデコード信号PR0〜PR15を受ける。プリデコード信号PR0〜PR7は、行アドレス信号RA0〜RA2およびその反転信号/RA0〜/RA2から作成される。たとえば、プリデコード信号PR0は信号/RA0と/RA1と/RA2の論理積信号であり、プリデコード信号PR1は信号RA0と/RA1と/RA2の論理積信号であり、プリデコード信号PR7は信号RA0とRA1とRA2の論理積信号である。
【0020】
プリデコード信号PR8〜PR15は、行アドレス信号RA3〜RA5およびその反転信号/RA3〜/RA5から作成される。たとえば、プリデコード信号PR8は信号/RA3と/RA4と/RA5の論理積信号であり、プリデコード信号PR9は信号RA3と/RA4と/RA5の論理積信号であり、プリデコード信号PR15は信号RA3とRA4とRA5の論理積信号である。
【0021】
各ワード線WLには、プリデコード信号PR0〜PR7のうちのいずれか1つの信号と、プリデコード信号PR8〜PR15のうちのいずれか1つの信号とが予め割当てられている。たとえば、ワード線WL0にはプリデコード信号PR0,PR8が割当てられ、ワード線WL1にはプリデコード信号PR1,PR8が割当てられ、ワード線WL63にはプリデコード信号PR7,PR15が割当てられている。
【0022】
ANDゲート17.0〜17.63は、それぞれワード線WL0〜WL63に対応して設けられている。ANDゲート17.0〜17.63の出力信号の各々は、対応のワード線WLに割当てられた2つのプリデコード信号(たとえばPR0,PR8)がともに「H」レベルにされたことに応じて「H」レベルになる。したがって、行アドレス信号RA0〜RA5の論理レベルの組合せにより、ANDゲート17.0〜17.63のうちのいずれか1つのANDゲートの出力信号が活性化レベルの「H」レベルにされる。
【0023】
ワードドライバ18.0〜18.63は、それぞれANDゲート17.0〜17.63の出力信号φ17.0〜φ17.63が活性化レベルの「H」レベルになったことに応じて選択され、それぞれワード線WL0〜WL63を接地電位GND、書込電位SHGVまたは読出電位HGVにする。ワードドライバ18.0〜18.63の各々には、周辺回路6からの内部制御信号/PG,/RE,/PV,/EVと、内部電位発生回路5からの書込電位SHGVおよび読出電位HGVと、内部書込データ信号DIとが与えられる。ORゲート19は、外部書込データ信号Dと内部制御信号/PGとを受け、内部書込データ信号DIを出力する。内部書込データ信号DIは、消去動作時は「H」レベルにされる。
【0024】
ワードドライバ18.0は、図7に示すように、ORゲート21、遅延回路22、インバータ24、ゲート回路25、ANDゲート26,27、NANDゲート28、切換回路29,42、NORゲート43およびNチャネルMOSトランジスタ44を含む。内部制御信号/PGは、ORゲート21の一方入力ノードに直接入力されるとともに、遅延回路22を介してORゲート21の他方入力ノードに入力される。遅延回路22は、直列接続された偶数個のインバータ23を含む。
【0025】
信号/PGが非活性化レベルの「H」レベルの場合は、ORゲート21の出力信号/PGd2は「H」レベルになっている。信号/PGが活性化レベルの「L」レベルに立下げられると、遅延回路22の遅延時間Td22の経過後に遅延回路22の出力信号が「L」レベルになり、ORゲート21の出力信号/PGd2が「L」レベルになる。信号/PGが非活性化レベルの「H」レベルに立上げられると、信号/PGd2も「H」レベルになる。つまり、ORゲート21および遅延回路22は、信号/PGの立下がりエッジを所定時間Td22だけ遅延させる遅延回路を構成している。
【0026】
インバータ24は、内部書込データ信号DIの反転信号をANDゲート26の一方入力ノードに与える。ゲート回路25は、信号/PGd2が「L」レベルになり、かつANDゲート17.0の出力信号φ17.0が「H」レベルになった場合のみ出力信号φ25を「H」レベルにする。信号φ25は、ANDゲート26の他方入力ノードに与えられる。ANDゲート26の出力信号φ26は、切換回路29に与えられる。
【0027】
切換回路29は、インバータ30、PチャネルMOSトランジスタ31〜36およびNチャネルMOSトランジスタ37〜41を含む。入力ノードN31は、書込電位SHGVを受け、出力ノードN34はワード線WL0に接続される。PチャネルMOSトランジスタ31,32は、それぞれ入力ノードN31とノードN37,N38との間に接続され、それらのゲートはそれぞれノードN38,N37に接続される。PチャネルMOSトランジスタ35,36は、それぞれ出力ノードN34とノードN40,N41との間に接続され、それらのゲートはそれぞれノードN41,N40に接続される。PチャネルMOSトランジスタ33,34は、それぞれ入力ノードN31および出力ノードN34とノードN39との間に接続され、それらのゲートはそれぞれノードN38,N40に接続される。NチャネルMOSトランジスタ37〜41は、それぞれノードN37〜N40と接地電位GNDのラインとの間に接続される。ANDゲート26の出力信号φ26は、インバータ30を介してNチャネルMOSトランジスタ37,39,41のゲートに入力されるとともに、NチャネルMOSトランジスタ38,40のゲートに直接入力される。
【0028】
信号φ26が「L」レベルの場合は、NチャネルMOSトランジスタ37,39,41およびPチャネルMOSトランジスタ32,35が導通するとともにNチャネルMOSトランジスタ38,40およびPチャネルMOSトランジスタ31,33,34,36が非導通になり、出力ノードN34は書込電位SHGVとは絶縁される。
【0029】
信号φ26が「H」レベルの場合は、NチャネルMOSトランジスタ38,40およびPチャネルMOSトランジスタ31,33,34,36が導通するとともにNチャネルMOSトランジスタ37,39,41およびPチャネルMOSトランジスタ32,35が非導通になり、書込電位SHGVはPチャネルMOSトランジスタ33,34を介してワード線WL0に与えられる。
【0030】
NANDゲート28は、内部制御信号/RE,/PV,/EVを受ける。ANDゲート27は、NANDゲート28の出力信号とANDゲート17.0の出力信号φ17.0とを受ける。切換回路42は、切換回路29と同じ構成であり、ANDゲート27の出力信号φ27と読出電位HGVとを受け、その出力ノードN42はワード線WL0に接続される。
【0031】
信号φ27が「L」レベルの場合は出力ノードN42は読出電位HGVとは絶縁され、信号φ27が「H」レベルの場合は読出電位HGVが出力ノードN42を介してワード線WL0に与えられる。
【0032】
NORゲート43は、ANDゲート26,27の出力信号φ26,φ27を受ける。NチャネルMOSトランジスタ44は、ワード線WL0と接地電位GNDのラインとの間に接続され、そのゲートはNORゲート43の出力信号を受ける。
【0033】
信号φ26,φ27のうちのいずれか一方の信号が「H」レベルの場合は、NORゲート43の出力信号が「L」レベルになってNチャネルMOSトランジスタ44は非導通になる。
【0034】
信号φ26,φ27がともに「L」レベルの場合は、NORゲート43の出力信号が「H」レベルになってNチャネルMOSトランジスタ44が導通し、ワード線WL0は接地電位GNDにされる。他のワードドライバ18.1〜18.63もワードドライバ18.0と同じ構成である。
【0035】
列デコーダ4は、周辺回路6によって制御され、各ビット線BLを第1電位HV(=5V)、第2電位SAV(≒2V)または接地電位GNDにするとともに、各ソース線SLを消去電位SHV(=10V)、第1電位HV(=5V)または接地電位GNDにする。すなわち列デコーダ4は、図8に示すように、ANDゲート50.0〜50.63、ビットドライバ(BD)51.0〜51.63およびソースドライバ(SD)52.0〜52.7を含む。
【0036】
列デコーダ4は、周辺回路6からプリデコード信号PC0〜PC15を受ける。プリデコード信号PC0〜PC7は、列アドレス信号CA0〜CA2およびその反転信号/CA0〜/CA2から作成される。たとえば、プリデコード信号PC0は信号/CA0と/CA1と/CA2の論理積信号であり、プリデコード信号PC1は信号CA0と/CA1と/CA2の論理積信号であり、プリデコード信号PC7は信号CA0とCA1とCA2の論理積信号である。
【0037】
プリデコード信号PC8〜PC15は、列アドレス信号CA3〜CA5およびその反転信号/CA3〜/CA5から作成される。たとえば、プリデコード信号PC8は信号/CA3と/CA4と/CA5の論理積信号であり、プリデコード信号PC9は信号CA3と/CA4と/CA5の論理積信号であり、プリデコード信号PC15は信号CA3とCA4とCA5の論理積信号である。
【0038】
各ビット線BLには、プリデコード信号PC0〜PC7のうちのいずれか1つの信号と、プリデコード信号PC8〜PC15のうちのいずれか1つの信号とが予め割当てられている。たとえば、ビット線BL0にはプリデコード信号PC0,PC8が割当てられ、ビット線BL1にはプリデコード信号PC1,PC8が割当てられ、ビット線BL63にはプリデコード信号PC7,PC15が割当てられている。
【0039】
ANDゲート50.0〜50.63は、それぞれビット線BL0〜BL63に対応して設けられている。ANDゲート50.0〜50.63の出力信号の各々は、対応のビット線BLに割当てられた2つのプリデコード信号(たとえばPC0,PC8)がともに「H」レベルにされたことに応じて「H」レベルになる。したがって、列アドレス信号CA0〜CA5の論理レベルの組合せにより、ANDゲート50.0〜50.63のうちのいずれか1つのANDゲートの出力信号のみが活性化レベルの「H」レベルにされる。
【0040】
ビットドライバ51.0〜51.63は、それぞれANDゲート50.0〜50.63の出力信号φ50.0〜φ50.63が活性化レベルの「H」レベルになったことに応じて選択され、それぞれビット線BL0〜BL63を接地電位GND、第1電位HVまたは第2電位SAVにする。ビットドライバ51.0〜51.63の各々には、周辺回路6からの内部制御信号/PG,/RE,/PV,/EVおよび第2電位SAVと、内部電位発生回路5からの第1電位HVと、内部書込データ信号DIとが与えられる。
【0041】
また、ソース電位SL0〜SL7には、それぞれプリデコード信号PC8〜PC15が予め割当てられている。ソースドライバ42.0〜42.7は、それぞれプリデコード信号PC8〜PC15が活性化レベルの「H」レベルになったことに応じて選択され、それぞれソース線SL0〜SL7を消去電位SHV、第1電位HVまたは接地電位GNDにする。ソースドライバ52.0〜52.7の各々には、周辺回路6からの内部制御信号/PG,/ERと、内部電位発生回路5からの消去電位SHVおよび第1電位HVと、内部書込データ信号DIとが与えられる。
【0042】
図9は、ビットドライバ51.0の構成を示す回路ブロック図である。図9を参照して、このビットドライバ51.0が図7のワードドライバ18.0と異なる点は、遅延回路22が遅延回路53で置換され、ゲート回路25がNORゲート54で置換され、書込電位SHGVおよび読出電位HGVの代わりに第1電位HVおよび第2電位SAVが与えられ、信号φ17.0の代わりに信号φ50.0が与えられる点である。
【0043】
遅延回路53は、直列接続された偶数のインバータ63を含む。遅延回路53のインバータ23の段数は遅延回路22のインバータ23の段数のたとえば1/2にされており、遅延回路53の遅延時間Td53は遅延回路22の遅延時間Td22の1/2にされている。ORゲート21の出力信号/PGd1は、信号/PGの立下がりエッジを遅延回路53の遅延時間Td53だけ遅延させた信号となる。信号/PGd1は、NORゲート54の一方入力ノードに入力される。NORゲート54の他方入力ノードにはANDゲート50.0の出力信号φ50.0が入力される。NORゲート54の出力信号はANDゲート26の他方入力ノードに入力される。
【0044】
ANDゲート26の出力信号φ26が「H」レベルの場合は切換回路29の出力ノードN34は第1電位HVにされ、信号φ26が「L」レベルの場合は切換回路29の出力ノードN34は第1電位HVとは絶縁される。ANDゲート27の出力信号φ27が「H」レベルの場合は切換回路42の出力ノードN42は第2電位SAVにされ、信号φ27が「L」レベルの場合は切換回路42の出力ノードN42は第2電位SAVは絶縁される。
【0045】
ANDゲート26,27の出力信号φ26,φ27のうちのいずれか1つの信号が「H」レベルの場合は、NORゲート43の出力信号が「L」レベルになってNチャネルMOSトランジスタ44が非導通になる。信号φ26,φ27がともに「L」レベルの場合は、NORゲート43の出力信号が「H」レベルになってNチャネルMOSトランジスタ44が導通し、ビット線BL0が接地電位GNDにされる。他のビットドライバ51.1〜51.63もビットドライバ51.0と同じ構成である。
【0046】
図10は、ソースドライバ52.0の構成を示すブロック図である。図10を参照して、このソースドライバ52.0が図9のビットドライバ51.0と異なる点は、ORゲート21、遅延回路53およびNORゲート54がインバータ55で置換されて信号/PGがインバータ55を介してANDゲート26の他方入力ノードに入力されている点と、NANDゲート28がインバータ56で置換されて信号/ERがインバータ56を介してANDゲート27の一方入力ノードに入力されている点と、信号φ50.0の代わりにプリデコード信号PC8がANDゲート27の他方入力ノードに入力されている点と、第2電位SAVの代わりに消去電位SHVが切換回路42に与えられている点である。
【0047】
ANDゲート26の出力信号φ26が「H」レベルの場合は切換回路29の出力ノードN34は第1電位HVにされ、信号φ26が「L」レベルの場合は切換回路29の出力ノードN34は第1電位HVとは絶縁される。
【0048】
ANDゲート27の出力信号φ27が「H」レベルの場合は切換回路42の出力ノードN42は消去電位SHVにされ、信号φ27が「L」レベルの場合は切換回路42の出力ノードN42は消去電位SHVとは絶縁される。
【0049】
ANDゲート26,27の出力信号φ26,φ27のうちのいずれか1つの信号が「H」レベルの場合は、NORゲート43の出力信号が「L」レベルになってNチャネルMOSトランジスタ44が非導通になる。信号φ26,φ27がともに「L」レベルの場合は、NORゲート43の出力信号が「H」レベルになってNチャネルMOSトランジスタ44が導通し、ビット線BL0は接地電位GNDにされる。他のソースドライバ52.1〜52.7もソースドライバ52.0と同じ構成である。
【0050】
図1に戻って、内部電位発生器5は、外部電源電位VDD(=3.3V)および接地電位GND(=0V)に基づき、書込電位SHGV(=10V)および読出電位HGV(=3V)を生成して行デコーダ3に与える。また内部電位発生器5は、外部電源電位VDDおよび接地電位GNDに基づき、消去電位SHV(=10V)および第1電位HV(=5V)を生成して列デコーダ4に与える。
【0051】
周辺回路6は、複数の外部コマンド信号(CMD)に従い、種々の内部制御信号/PG,/PV,/ER,/EV,/RE,…を生成してフラッシュメモリ1全体を制御する。また、周辺回路6は、複数の外部コマンド信号(CMD)および外部アドレス信号ADDに従って行アドレス信号RA0〜RA5を生成し、さらに行アドレス信号RA0〜RA5に基づいてプリデコード信号PR0〜PR15を生成し、プリデコード信号PR0〜PR15を行デコーダ3に与える。
【0052】
また周辺回路6は、複数の外部コマンド信号(CMD)および外部アドレス信号ADDに従って列アドレス信号CA0〜CA5を生成し、さらに列アドレス信号CA0〜CA5に基づいてプリデコード信号PC0〜PC15を生成し、プリデコード信号PC0〜PC15を列デコーダ4に与える。また周辺回路6は、書込動作時に外部データ信号Dを行デコーダ3および列デコーダ4に与える。また周辺回路6は、読出動作時およびベリファイ動作時において、列デコーダ4によって選択されたビット線BLを介してメモリセルMCの記憶データを読出す。さらに周辺回路6は、読出動作時は読出データ信号Qを外部に出力する。
【0053】
図11は、周辺回路6に含まれるセンスアンプ57および出力回路58を示す回路ブロック図である。図11において、センスアンプ57の出力ノード57aは、読出動作時に、ビットドライバの切換回路42を介して選択されたビット線(たとえばBL0)に接続される。センスアンプ57は、ビット線BL0に電流が流れるか否かを検出し、検出結果に応じたレベルの信号QIを出力する。出力回路58は、センスアンプ57の出力信号QIに応答して読出データ信号Qを外部に出力する。
【0054】
すなわち、メモリセルMC(0,0)がプログラムされている場合は、メモリセルMC(0,0)のしきい値電圧は4Vであるので、メモリセルMC(0,0)は非導通状態になり、ビット線BL0に電流は流れない。センスアンプ57は、ビット線BL0に電流が流れないことを検出し、信号QIを「L」レベルにする。出力回路58は、センスアンプ57からの信号QIに従って、メモリセルMC(0,0)の記憶データは“0”であることを示す「L」レベルの読出データ信号Qを外部に出力する。
【0055】
メモリセルMC(0,0)がプログラムされていない場合は、メモリセルMC(0,0)のしきい値電圧は1Vであるので、メモリセルMC(0,0)は導通状態になり、ビット線BL0に電流が流れる。センスアンプ57は、ビット線BL0に電流が流れることを検出し、信号QIを「H」レベルにする。出力回路58は、センスアンプ57からの信号QIに従って、メモリセルMC(0,0)の記憶データは“1”であることを示す「H」レベルの読出データ信号Qを外部に出力する。
【0056】
次に、このフラッシュメモリ1の動作について説明する。図12は、このフラッシュメモリ1の書込動作を示すタイムチャートである。ここでは、行アドレス信号RA5〜RA0=000000および列アドレス信号CA5〜CA0=000000で指定されるメモリセルMC(0,0)にデータ“0”を書込む場合について説明する。
【0057】
まず時刻t0において、行アドレス信号RA5〜RA0=000000が入力されて図6のANDゲート17.0の出力信号φ17.0が「H」レベルにされるとともにANDゲート17.1〜17.63の出力信号φ17.1〜φ17.63が「L」レベルにされる。また、列アドレス信号CA5〜CA0=000000が入力されて図8のANDゲート50.0の出力信号φ50.0が「H」レベルにされるとともにANDゲート50.1〜50.63の出力信号φ50.1〜φ50.63が「L」レベルにされる。列アドレス信号CA5〜CA0=000000よりプリデコード信号PC15〜PC8は“00000001”となる。外部データ信号Dは「L」レベルにされる。このとき、すべての内部制御信号/PG,/PV,/ER,/EV,/REは「H」レベルにされており、すべてのワード線WL、ビット線BLおよびソース線SLは接地電位GNDにされている。
【0058】
次に、時刻t1において、内部制御信号/PGが活性化レベルの「L」レベルに立下げられて図9のORゲート19の出力信号である内部データ信号DIが「L」レベルになり、図10のANDゲート26の出力信号φ26が「H」レベルになってすべてのソース線SL0〜SL7が第1電位HV(=5V)にされる。これにより、メモリアレイ2中のすべてのメモリセルMCのソース11に第1電位HV(=5V)が印加される。
【0059】
次いで、時刻t1から図9の遅延回路53の遅延時間Td53経過後の時刻t2において、ORゲート21の出力信号/PGd1が「L」レベルに立下げられてビットドライバ51.1〜51.63のANDゲート26の出力信号φ26が「H」レベルになり、ビット線BL1〜BL63が第1電位HV(=5V)にされる。ビットドライバ51.0ではANDゲート26,27の出力信号φ26,φ27がともに「L」レベルにされてNチャネルMOSトランジスタ44が導通し、ビット線BL0は接地電位GNDにされる。これにより、ビット線BL0に接続されるメモリセルMCのソース−ドレイン間には5Vの電位差が生じるが、ビット線BL0以外のビット線BLに接続されているメモリセルMCのソース−ドレイン間には電位差が生じない。
【0060】
次に、時刻t1から図7の遅延回路22の遅延時間Td22経過後の時刻t3において、ORゲート21の出力信号/PGd2が「L」レベルに立下げられてワードドライバ18.0のANDゲート26の出力信号φ26が「H」レベルになり、ワード線WL0が書込電位SHGV(=10V)にされる。他のワードドライバ18.1〜18.63ではANDゲート26,27の出力信号φ26,φ27がともに「L」レベルにされてNチャネルMOSトランジスタ44が導通し、ワード線WL1〜WL63はともに接地電位GNDにされる。
【0061】
このとき、メモリセルMC(0,0)のゲート、ソース、ドレインはそれぞれ10V、5V、0Vになり、図5で説明したように、メモリセルMC(0,0)のしきい値電圧は比較的高い値(=4V)になり、データ“0”が記憶される。メモリセルMC(0,0)と同じ行で他の列のメモリセルMCでは、ゲート、ソース、ドレインはそれぞれ10V、5V、5Vになり、ソース−ドレイン間に電位差が生じないためプログラムされない。メモリセルMC(0,0)と同じ列で他の行のメモリセルMCでは、ゲート、ソース、ドレインはそれぞれ0V、5V、0Vになり、メモリセルMCを構成するトランジスタが非導通になり、プログラムされない。メモリセルMC(0,0)の他行他列のメモリセルMCでは、ゲート、ソース、ドレインはそれぞれ0V、5V、5Vになり、メモリセルMCを構成するトランジスタは非導通になり、かつソース−ドレイン間に電位差が生じないのでプログラムされない。すなわち、メモリセルMC(0,0)のみが選択的にプログラムされる。
【0062】
次に、時刻t4において内部制御信号/PGが「H」レベルに立上げられると、信号/PGd1,/PGd2,DIがともに「H」レベルに立上げられ、すべてのワード線WL、ビット線BLおよびソース線SLが接地電位GNDにされる。時刻t1〜t5の期間は、電子注入サイクルと呼ばれる。
【0063】
次いで、時刻t6において内部制御信号/PVが活性化レベルの「L」レベルに立下げられ、図7の信号φ27が「H」レベルになってワード線WL0に読出電位HGV(=3V)が与えられるとともに、図9の信号φ27が「H」レベルになってビット線BL0に第2電位SAV(≒2V)が与えられる。このとき、メモリセルMC(0,0)のプログラムが十分に行なわれていてメモリセルMC(0,0)のしきい値電圧が高い値(4V)になっている場合はメモリセルMC(0,0)のソース−ドレイン間には電流は流れず、メモリセルMC(0,0)のプログラムが十分に行なわれておらずメモリセルMC(0,0)のしきい値電圧が4Vよりも低い場合はメモリセルMC(0,0)のソース−ドレイン間に電流が流れる。
【0064】
周辺回路6のセンスアンプ57はメモリセルMC(0,0)のソース−ドレイン間に電流が流れるか否かを検出する。周辺回路6は、センスアンプ57の検出結果に基づいて、メモリセルMC(0,0)のプログラムが十分か否かを判定する。
【0065】
次に、時刻t7において、内部制御信号/PVが「H」レベルに立上げられると、ビット線BL0およびワード線WL0が接地電位GNDにされる。時刻t5〜t8の期間は、ベリファイサイクルと呼ばれる。上述の電子注入サイクル(時刻t1〜t5)とベリファイサイクル(時刻t5〜t8)を併せてプログラムサイクルと呼ぶ。
【0066】
ベリファイサイクルでメモリセルMC(0,0)が十分にプログラムされていると判定された場合は、時刻t8で書込動作は終了する。ベリファイサイクルでメモリセルMC(0,0)が十分にプログラムされていないと判定された場合は、メモリセルMC(0,0)が十分にプログラムされるまでプログラムサイクルを繰返す(時刻t8〜t11)。時刻t0に開始された書込動作は時刻t11で終了する。
【0067】
図13は、このフラッシュメモリ1の読出動作を示すタイムチャートである。ここでは、行アドレス信号RA5〜RA0=000000および列アドレス信号CA5〜CA0=000000で指定されているメモリセルMC(0,0)の記憶データを読出す場合について説明する。
【0068】
まず時刻t0において、行アドレス信号RA5〜RA0=000000が入力されて図6のANDゲート17.0の出力信号φ17.0が「H」レベルにされるとともにANDゲート17.1〜17.63の出力信号φ17.1〜φ17.63が「L」レベルにされる。また、列アドレス信号CA5〜CA0=000000が入力されて図8のANDゲート50.0の出力信号φ50.0が「H」レベルにされるとともにANDゲート50.1〜50.63の出力信号φ50.1〜φ50.63が「L」レベルにされる。列アドレス信号CA5〜CA0=000000よりプリデコード信号PC15〜PC8は“00000001”となる。このとき、すべての内部制御信号/PG,/PV,/ER,/EV,/REは「H」レベルにされており、すべてのワード線WL、ビット線BLおよびソース線SLは接地電位GNDにされている。
【0069】
次に、内部制御信号/REが活性化レベルの「L」レベルに立下げられ、図7の信号φ27が「H」レベルになってワード線WL0に読出電位HGV(=3V)が与えられるとともに、図9の信号φ27が「H」レベルになってビット線BL0に第2電位SAV(≒2V)が与えられる。この第2電位SAVは、センスアンプ57によるプリチャージ電位である。このとき、メモリセルMC(0,0)のゲート、ソース、ドレインはそれぞれ3V、0V、2Vにされる。
【0070】
メモリセルMC(0,0)がプログラムされている場合は、メモリセルMC(0,0)のしきい値電圧は4Vであるので、メモリセルMC(0,0)は非導通状態になり、ビット線BL0に電流は流れない。センスアンプ57はビット線BL0電流が流れないことを検出し、出力回路58はメモリセルMC(0,0)の記憶データが“0”であることを示す「L」レベルの読出データ信号Qを外部に出力する。
【0071】
メモリセルMC(0,0)がプログラムされていない場合は、メモリセルMC(0,0)のしきい値電圧は1Vであるので、メモリセルMC(0,0)は導通状態になり、ビット線BL0に電流が流れる。センスアンプ57はビット線BL0に電流が流れることを検出し、出力回路58はメモリセルMC(0,0)の記憶データが“1”であることを示す「H」レベルの読出データ信号Qを外部に出力する。
【0072】
次に、時刻t2において内部制御信号/REが「H」レベルに立上げられると、ビット線BL0およびワード線WL0が接地線GNDにされる。時刻t0で開始された読出動作は時刻t3で終了する。
【0073】
消去動作時は、たとえばメモリブロックMB0の全メモリセルMCのデータを消去する場合は、図10のプリデコード信号PC8を「H」レベルにするとともに内部制御信号/ERを「L」レベルにして信号φ27を「H」レベルにする。これにより、消去電位SHV(=10V)がソース線SL0に与えられてメモリブロックMB0の全メモリセルMCのデータが消去される。
【0074】
この実施の形態では、MONOS型メモリセルMCを使用するので、浮遊ゲートを有する従来のメモリセルを用いたフラッシュメモリに比べ製造プロセスが簡単になり、MNOS型メモリセルを用いた場合に比べ記憶保持能力が高くなる。
【0075】
また、MONOS型メモリセルMCを1ビット/セルのメモリセルとして使用するので、Si3N4膜14のソース側部分とドレイン側部分の間の距離を長くする必要がない。したがって、レイアウト面積を小さくすることができる。
【0076】
また、MONOS型メモリセルMCを使用して従来型のメモリアレイを構成するので、ビット線BLの電圧制御の簡単化、構成の簡単化、設計期間の短縮化を図ることができる。
【0077】
なお、図4に示したメモリセルMCの代わりに図14のメモリセルを用いても同じ効果が得られる。図14のメモリセルは、図4のメモリセルMCのSi3N4膜14を多数の粒状ポリシリコン60aを含むSiO2膜60で置換したものである。多数の粒状ポリシリコン60aは、SiO2膜60内に分散されて埋込まれている。
【0078】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0079】
【発明の効果】
以上のように、この発明に係る不揮発性半導体記憶装置では、複数行複数列に配列され、各々が、半導体基板と、その表面に順次積層された第1の絶縁層、電荷捕獲層、第2絶縁層およびゲート電極と、それぞれゲート電極の一方側および他方側において半導体基板の表面に形成されたソースおよびドレインとを含む複数のメモリセルと、それぞれ複数行に対応して設けられ、各々が対応の各メモリセルのゲート電極に接続された複数のワード線と、それぞれ複数列に対応して設けられ、各々が対応の各メモリセルのドレインに接続された複数のビット線と、複数のメモリセルのソースに共通接続されたソース線と、アドレス信号に従って複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルのデータ信号を読出す読出回路とが設けられる。読出回路は、選択したメモリセルに対応するワード線へ予め定められた第1の電位を与えるとともに他のワード線に接地電位を与える第1のワード線駆動回路と、選択したメモリセルに対応するビット線に予め定められた第2の電位を与えるとともに他のビット線に接地電位を与える第1のビット線駆動回路と、ソース線に接地電位を与える第1のソース線駆動回路と、選択したメモリセルに対応するビット線に電流が流れるか否かを検出し、検出結果に応じたレベルのデータ信号を出力する電流検出回路とを含む。したがって、MONOS型メモリセルを使用するので、製造プロセスの簡単化および記憶保持能力の向上を図ることができる。また、MONOS型メモリセルを使用して従来型メモリアレイを構成し、MONOS型メモリセルを1ビット/セルのメモリセルとして使用するので、レイアウト面積の小型化および構成の簡単化を図ることができる。また、読出回路、第1のワード線駆動回路、第1のビット線駆動回路、第1のソース線駆動回路および電流検出回路で構成したので、データ信号の読出を容易かつ正確に読出すことができる。
【図面の簡単な説明】
【図1】この発明の一実施の形態によるMONOS型フラッシュメモリの全体構成を示すブロック図である。
【図2】図1に示したメモリアレイの構成を示すブロック図である。
【図3】図2に示したメモリブロックの構成を示す回路図である。
【図4】図3に示したメモリセルの構成を示す断面図である。
【図5】図4に示したメモリセルの動作を示す図である。
【図6】図1に示した行デコーダの構成を示す回路ブロック図である。
【図7】図6に示したワードドライバの構成を示す回路ブロック図である。
【図8】図1に示した列デコーダの構成を示す回路ブロック図である。
【図9】図8に示したビットドライバの構成を示す回路ブロック図である。
【図10】図8に示したソースドライバの構成を示す回路ブロック図である。
【図11】図1に示した周辺回路の読出動作を説明するためのブロック図である。
【図12】図1に示したフラッシュメモリの書込動作を示すタイムチャートである。
【図13】図1に示したフラッシュメモリの読出動作を示すタイムチャートである。
【図14】この実施の形態の変更例を示す断面図である。
【符号の説明】
1 フラッシュメモリ、2 メモリアレイ、3 行デコーダ、4 列デコーダ、5 内部電位発生器、6 周辺回路、MB メモリブロック、MC メモリセル、WL ワード線、BL ビット線、SL ソース線、10 半導体基板、11 ソース、12 ドレイン、13,15,60 SiO2膜、14 Si3N4膜、16 ゲート電極、17,26,27,50 ANDゲート、18 ワードドライバ、19,21 ORゲート、22,53 遅延回路、23,24,30,55,56 インバータ、25 ゲート回路、28 NANDゲート、29,42 切換回路、31〜36 PチャネルMOSトランジスタ、37〜41,44 NチャネルMOSトランジスタ、43,54 NORゲート、51 ビットドライバ、52 ソースドライバ、57 センスアンプ、58 出力回路、60a 粒状ポリシリコン。
Claims (5)
- 不揮発性半導体記憶装置であって、
複数行複数列に配列され、各々が、半導体基板と、その表面に順次積層された第1の絶縁層、電荷捕獲層、第2の絶縁層およびゲート電極と、それぞれ前記ゲート電極の一方側および他方側において前記半導体基板の表面に形成されたソースおよびドレインとを含む複数のメモリセル、
それぞれ前記複数行に対応して設けられ、各々が対応の各メモリセルのゲート電極に接続された複数のワード線、
それぞれ前記複数列に対応して設けられ、各々が対応の各メモリセルのドレインに接続された複数のビット線、
前記複数のメモリセルのソースに共通接続されたソース線、および
アドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルのデータ信号を読出す読出回路を備え、
前記読出回路は、
前記選択したメモリセルに対応するワード線に予め定められた第1の電位を与えるとともに他のワード線に接地電位を与える第1のワード線駆動回路、
前記選択したメモリセルに対応するビット線に予め定められた第2の電位を与えるとともに他のビット線に接地電位を与える第1のビット線駆動回路、
前記ソース線に接地電位を与える第1のソース線駆動回路、および
前記選択したメモリセルに対応するビット線に電流が流れるか否かを検出し、検出結果に応じたレベルのデータ信号を出力する電流検出回路を含む、不揮発性半導体記憶装置。 - さらに、アドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルの電荷捕獲層に電子を注入する書込回路を備え、
前記書込回路は、
前記選択したメモリセルに対応するワード線に予め定められた第3の電位を与えるとともに他のワード線に接地電位を与える第2のワード線駆動回路、
前記選択したメモリセルに対応するビット線に接地電位を与えるとともに他のビット線に予め定められた第4の電位を与える第2のビット線駆動回路、および前記ソース線に予め定められた第5の電位を与える第2のソース線駆動回路を含む、請求項1に記載の不揮発性半導体記憶装置。 - 前記第4の電位と前記第5の電位は等しい、請求項2に記載の不揮発性半導体記憶装置。
- 前記第1および第2の絶縁層の各々は酸化膜層であり、
前記電荷捕獲層は窒化膜層である、請求項1から請求項3のいずれかに記載の不揮発性半導体記憶装置。 - 前記第1および第2の絶縁層の各々は酸化膜層であり、
前記電荷捕獲層は、多数の粒状シリコンが分散されて埋め込まれた酸化膜層である、請求項1から請求項3のいずれかに記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002288747A JP2004127405A (ja) | 2002-10-01 | 2002-10-01 | 不揮発性半導体記憶装置 |
US10/357,490 US6778439B2 (en) | 2002-10-01 | 2003-02-04 | Nonvolatile semiconductor memory device with MONOS type memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002288747A JP2004127405A (ja) | 2002-10-01 | 2002-10-01 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004127405A true JP2004127405A (ja) | 2004-04-22 |
Family
ID=32025431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002288747A Pending JP2004127405A (ja) | 2002-10-01 | 2002-10-01 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6778439B2 (ja) |
JP (1) | JP2004127405A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8335112B2 (en) | 2009-05-14 | 2012-12-18 | Renesas Electronics Corporation | Nonvolatile semiconductor memory device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7706183B2 (en) * | 2005-07-27 | 2010-04-27 | Spansion Llc | Read mode for flash memory |
US7423915B2 (en) * | 2006-01-17 | 2008-09-09 | Spansion Llc | Random cache read using a double memory |
JP4693675B2 (ja) * | 2006-03-27 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置の制御方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4173791A (en) | 1977-09-16 | 1979-11-06 | Fairchild Camera And Instrument Corporation | Insulated gate field-effect transistor read-only memory array |
US4173766A (en) | 1977-09-16 | 1979-11-06 | Fairchild Camera And Instrument Corporation | Insulated gate field-effect transistor read-only memory cell |
JPH05136376A (ja) | 1991-11-08 | 1993-06-01 | Citizen Watch Co Ltd | 半導体不揮発性記憶装置とその書き込み方法 |
US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
JP4039532B2 (ja) * | 1997-10-02 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
2002
- 2002-10-01 JP JP2002288747A patent/JP2004127405A/ja active Pending
-
2003
- 2003-02-04 US US10/357,490 patent/US6778439B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8335112B2 (en) | 2009-05-14 | 2012-12-18 | Renesas Electronics Corporation | Nonvolatile semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
US20040062080A1 (en) | 2004-04-01 |
US6778439B2 (en) | 2004-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
KR960003398B1 (ko) | 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 | |
US5740107A (en) | Nonvolatile integrated circuit memories having separate read/write paths | |
JP3730508B2 (ja) | 半導体記憶装置およびその動作方法 | |
US7257033B2 (en) | Inverter non-volatile memory cell and array system | |
CN109256164B (zh) | 降低非易失性存储器单元中的编程干扰的方法 | |
KR100661953B1 (ko) | 불휘발성 반도체 기억 장치 및 그 구동 방법 | |
JPH1093058A (ja) | フラッシュメモリ装置 | |
EP1779390A2 (en) | A novel nvram memory cell architecture that integrates conventional sram and flash cells | |
JP2010073246A (ja) | 不揮発性半導体記憶装置 | |
JPH06215591A (ja) | 不揮発性半導体記憶装置 | |
JP3640180B2 (ja) | 不揮発性半導体記憶装置 | |
US7623383B2 (en) | Three-level non-volatile semiconductor memory devices with lower and upper bit lines sharing a voltage control block | |
US5576993A (en) | Flash memory array with self-limiting erase | |
JP2002367387A (ja) | 不揮発性半導体記憶装置 | |
JP3895855B2 (ja) | 不揮発性半導体記憶装置 | |
US6829173B2 (en) | Semiconductor memory device capable of accurately writing data | |
KR100639827B1 (ko) | Eeprom 응용을 위한 1 트랜지스터 셀 | |
US20110075489A1 (en) | Non-volatile semiconductor memory device | |
JP3615046B2 (ja) | 不揮発性半導体記憶装置 | |
JP2004127405A (ja) | 不揮発性半導体記憶装置 | |
JP2009212292A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
WO2007043136A9 (ja) | ディスターブを防止したnand型フラッシュメモリ | |
JP3263636B2 (ja) | 不揮発性半導体メモリ装置 | |
JP2001084788A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050915 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080829 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090127 |