JP2002367387A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ビット線選択スイッチング素子の制御電圧を
低電圧化すること。 【解決手段】 ツインメモリセル（ｉ）のメモリ素子１
０８Ｂからリバースリードにてデータをリードする際
に、ワード線ＷＬ１をＶｄｄに設定し、コントロールゲ
ートＣＧ［ｉ＋１］を１．５Ｖに設定し、コントロール
ゲートＣＧ［ｉ］をオーバライド電圧（３Ｖ）に設定す
る。ビット線ＢＬ［ｉ＋１］は０Ｖとし、ビット線ＢＬ
［ｉ］をセンスアンプに接続する。このとき、ツインメ
モリセル（ｉ）のドレインに接続されたビット線ＢＬ
［ｉ］に流れる電流を確保するために、その途中にある
ビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０
を高電圧である４．５Ｖに設定する。ツインメモリセル
１００［ｉ］のソースに接続されたビット線ＢＬ［ｉ＋
１］の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）とな
るため、ビット線選択トランジスタ２１７Ｂのバックゲ
ートの影響は少ないので、そのゲート電圧ＢＳ１を電源
電圧Ｖｄｄ（１．５Ｖ）に設定した。
低電圧化すること。 【解決手段】 ツインメモリセル（ｉ）のメモリ素子１
０８Ｂからリバースリードにてデータをリードする際
に、ワード線ＷＬ１をＶｄｄに設定し、コントロールゲ
ートＣＧ［ｉ＋１］を１．５Ｖに設定し、コントロール
ゲートＣＧ［ｉ］をオーバライド電圧（３Ｖ）に設定す
る。ビット線ＢＬ［ｉ＋１］は０Ｖとし、ビット線ＢＬ
［ｉ］をセンスアンプに接続する。このとき、ツインメ
モリセル（ｉ）のドレインに接続されたビット線ＢＬ
［ｉ］に流れる電流を確保するために、その途中にある
ビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０
を高電圧である４．５Ｖに設定する。ツインメモリセル
１００［ｉ］のソースに接続されたビット線ＢＬ［ｉ＋
１］の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）とな
るため、ビット線選択トランジスタ２１７Ｂのバックゲ
ートの影響は少ないので、そのゲート電圧ＢＳ１を電源
電圧Ｖｄｄ（１．５Ｖ）に設定した。
Description
【０００１】
【発明の属する技術分野】本発明は、１つのワードゲー
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたツインメモリセルにて構
成される不揮発性半導体記憶装置に関する。
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたツインメモリセルにて構
成される不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】不揮発性半導体装置として、チャネルとゲ
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxide -Semiconductorまたは-substrate）
型が知られている。
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxide -Semiconductorまたは-substrate）
型が知られている。
【０００３】このＭＯＮＯＳ型不揮発性半導体記憶装置
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセル
ともいう）を備えたツインＭＯＮＯＳフラッシュメモリ
セルが開示されている。すなわち、１つのフラッシュメ
モリセルが、電荷のトラップサイトを２つ有している。
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセル
ともいう）を備えたツインＭＯＮＯＳフラッシュメモリ
セルが開示されている。すなわち、１つのフラッシュメ
モリセルが、電荷のトラップサイトを２つ有している。
【０００４】このような構造を有する複数のツインＭＯ
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
【０００５】
【発明が解決しようとする課題】このツインＭＯＮＯＳ
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のツインメモリセルを駆動する
に際して、異なるコントロールゲートであっても同じ電
位に設定する場合には、これらの線を共通接続すること
ができる。
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のツインメモリセルを駆動する
に際して、異なるコントロールゲートであっても同じ電
位に設定する場合には、これらの線を共通接続すること
ができる。
【０００６】ここで、ビット線を多数のツインメモリセ
ルにて共用すると、ビット線の負荷が大きくなり、高速
駆動できないばかりか、消費電力も大きくなり、携帯機
器等には適さなくなる。
ルにて共用すると、ビット線の負荷が大きくなり、高速
駆動できないばかりか、消費電力も大きくなり、携帯機
器等には適さなくなる。
【０００７】メインビット線とサブビット線とに分け、
選択されるブロック領域内のツインメモリセルに接続さ
れるサブビット線のみを、ビット線選択トランジスタを
介してメインビット線に接続すれば、上記の問題は解決
できる。
選択されるブロック領域内のツインメモリセルに接続さ
れるサブビット線のみを、ビット線選択トランジスタを
介してメインビット線に接続すれば、上記の問題は解決
できる。
【０００８】ただし、特にデータリード時のようにビッ
ト線に流れる電流を確保するには、ビット線選択トラン
ジスタのゲート電圧を昇圧によって高めなければならな
かった。
ト線に流れる電流を確保するには、ビット線選択トラン
ジスタのゲート電圧を昇圧によって高めなければならな
かった。
【０００９】本発明は、ツインメモリセルからのリード
動作を解析することで、ビット線選択スイッチング素子
への制御電圧を低電圧化した不揮発性半導体記憶装置を
提供することにある。
動作を解析することで、ビット線選択スイッチング素子
への制御電圧を低電圧化した不揮発性半導体記憶装置を
提供することにある。
【００１０】
【課題を解決するための手段】本発明の一態様に係る不
揮発性半導体記憶装置は、１つのワードゲートと、第
１，第２のコントロールゲートにより制御される第１，
第２の不揮発性メモリ素子とを有するツインメモリセル
を、相交差する第１及び第２の方向にそれぞれ複数配列
してなるメモリセルアレイ領域と、前記メモリセルアレ
イ領域を分割した複数のブロック領域の各々に設けら
れ、前記ツインメモリセルの前記第１，第２の不揮発性
メモリ素子に接続されて前記第１の方向に沿って延びる
複数のサブビット線と、前記第１の方向に沿って配置さ
れた前記ブロック領域に亘って延在形成され、前記第１
の方向に沿って配置された前記ブロック領域内の前記複
数のサブビット線の各々に共通接続される複数のメイン
ビット線と、前記複数のメインビット線の各々と、前記
複数のサブビット線の各々との共通接続箇所に、制御電
圧に基づいて接続／非接続をそれぞれ選択する複数のビ
ット線選択スイッチング素子と、前記複数のビット線選
択スイッチング素子に前記制御電圧を供給するビット線
選択ドライバと、を有する。
揮発性半導体記憶装置は、１つのワードゲートと、第
１，第２のコントロールゲートにより制御される第１，
第２の不揮発性メモリ素子とを有するツインメモリセル
を、相交差する第１及び第２の方向にそれぞれ複数配列
してなるメモリセルアレイ領域と、前記メモリセルアレ
イ領域を分割した複数のブロック領域の各々に設けら
れ、前記ツインメモリセルの前記第１，第２の不揮発性
メモリ素子に接続されて前記第１の方向に沿って延びる
複数のサブビット線と、前記第１の方向に沿って配置さ
れた前記ブロック領域に亘って延在形成され、前記第１
の方向に沿って配置された前記ブロック領域内の前記複
数のサブビット線の各々に共通接続される複数のメイン
ビット線と、前記複数のメインビット線の各々と、前記
複数のサブビット線の各々との共通接続箇所に、制御電
圧に基づいて接続／非接続をそれぞれ選択する複数のビ
ット線選択スイッチング素子と、前記複数のビット線選
択スイッチング素子に前記制御電圧を供給するビット線
選択ドライバと、を有する。
【００１１】前記複数のビット線選択スイッチング素子
は、前記複数のサブビット線のうち、前記第２の方向に
て１本置きに配置された半数のサブビット線に接続され
た第１のビット線選択スイッチング素子群と、残りの半
数のサブビット線に接続された第２のビット線選択スイ
ッチング素子群とを有する。
は、前記複数のサブビット線のうち、前記第２の方向に
て１本置きに配置された半数のサブビット線に接続され
た第１のビット線選択スイッチング素子群と、残りの半
数のサブビット線に接続された第２のビット線選択スイ
ッチング素子群とを有する。
【００１２】前記ビット線選択ドライバは、前記第１の
ビット線選択スイッチング素子群に第１の制御電圧を供
給する第１のビット線選択ドライバと、前記第２のビッ
ト線選択スイッチング素子群に第２の制御電圧を供給す
る第２のビット線選択ドライバとを有する。
ビット線選択スイッチング素子群に第１の制御電圧を供
給する第１のビット線選択ドライバと、前記第２のビッ
ト線選択スイッチング素子群に第２の制御電圧を供給す
る第２のビット線選択ドライバとを有する。
【００１３】前記ツインメモリセルの前記第１，第２の
不揮発性メモリ素子の一方よりデータ読み出しをする時
であって、前記ツインメモリセルのソースとなるビット
線に接続されたビット線選択スイッチング素子が前記第
１のビット線選択スイッチング素子群に含まれる時に、
前記第１のビット線選択ドライバは前記第２の制御電圧
より低い前記第１の制御電圧を前記第１のビット線選択
スイッチング素子群に供給する。
不揮発性メモリ素子の一方よりデータ読み出しをする時
であって、前記ツインメモリセルのソースとなるビット
線に接続されたビット線選択スイッチング素子が前記第
１のビット線選択スイッチング素子群に含まれる時に、
前記第１のビット線選択ドライバは前記第２の制御電圧
より低い前記第１の制御電圧を前記第１のビット線選択
スイッチング素子群に供給する。
【００１４】前記ツインメモリセルの前記第１，第２の
不揮発性メモリ素子の他方よりデータ読み出しをする時
であって、前記ツインメモリセルのソースとなるビット
線に接続されたビット線選択スイッチング素子が前記第
２のビット線選択スイッチング素子群に含まれる時に、
前記第２のビット線選択ドライバは前記第１の制御電圧
より低い前記第２の制御電圧を前記第２のビット線選択
スイッチング素子群に供給する。
不揮発性メモリ素子の他方よりデータ読み出しをする時
であって、前記ツインメモリセルのソースとなるビット
線に接続されたビット線選択スイッチング素子が前記第
２のビット線選択スイッチング素子群に含まれる時に、
前記第２のビット線選択ドライバは前記第１の制御電圧
より低い前記第２の制御電圧を前記第２のビット線選択
スイッチング素子群に供給する。
【００１５】本発明の一態様によれば、データリード時
またはデータプログラム時には、ビット線選択スイッチ
ング素子によって選ばれたサブビット線のみがメインビ
ット線に接続されるので、ビット線による負荷を低減し
て高速動作が可能となる。
またはデータプログラム時には、ビット線選択スイッチ
ング素子によって選ばれたサブビット線のみがメインビ
ット線に接続されるので、ビット線による負荷を低減し
て高速動作が可能となる。
【００１６】また、選択セル（選択された第１または第
２の不揮発性メモリ素子）からのデータリード時には、
その選択セルを含むツインメモリセルにてドレインとな
るサブビット線に電流が流れるので、その途中に配置さ
れたビット線選択スイッチング素子の制御電圧を高くす
る必要がある。
２の不揮発性メモリ素子）からのデータリード時には、
その選択セルを含むツインメモリセルにてドレインとな
るサブビット線に電流が流れるので、その途中に配置さ
れたビット線選択スイッチング素子の制御電圧を高くす
る必要がある。
【００１７】一方、ツインメモリセルのソースに接続さ
れたビット線の電圧は０Ｖに近い電圧となる。このた
め、そのソースとなるサブビット線に接続されたビット
線選択トランジスタのバックゲートの影響は少ないの
で、その制御電圧をドレイン側ほど高める必要はない。
このように、一方のビット線選択スイッチング素子の制
御電圧を低くできるので、高電圧を生成する昇圧回路
（チャージポンプ）の負荷を小さくできる。
れたビット線の電圧は０Ｖに近い電圧となる。このた
め、そのソースとなるサブビット線に接続されたビット
線選択トランジスタのバックゲートの影響は少ないの
で、その制御電圧をドレイン側ほど高める必要はない。
このように、一方のビット線選択スイッチング素子の制
御電圧を低くできるので、高電圧を生成する昇圧回路
（チャージポンプ）の負荷を小さくできる。
【００１８】第１，第２の制御電圧の各々として、低電
圧は電源電圧に設定され、高電圧は前記電源電圧を昇圧
した電圧に設定することができる。低電圧を電源電圧と
することで、ドレイン側での電流を確保できると共に、
低電圧を昇圧して生成する必要がない。
圧は電源電圧に設定され、高電圧は前記電源電圧を昇圧
した電圧に設定することができる。低電圧を電源電圧と
することで、ドレイン側での電流を確保できると共に、
低電圧を昇圧して生成する必要がない。
【００１９】ツインメモリセルの第１，第２の不揮発性
メモリ素子のうち、データが読み出される選択側の素子
に接続されたビット線をソースとし、データが読み出さ
れない非選択側の素子に接続されたビット線をドレイン
とし、リバースリードでデータ読み出しを行うことがで
きる。
メモリ素子のうち、データが読み出される選択側の素子
に接続されたビット線をソースとし、データが読み出さ
れない非選択側の素子に接続されたビット線をドレイン
とし、リバースリードでデータ読み出しを行うことがで
きる。
【００２０】あるいは、ツインメモリセルの第１，第２
の不揮発性メモリ素子のうち、データが読み出される選
択側の素子に接続されたビット線をドレインとし、デー
タが読み出されない非選択側の素子に接続されたビット
線をソースとし、フォワードリードでデータ読み出し行
うことができる。
の不揮発性メモリ素子のうち、データが読み出される選
択側の素子に接続されたビット線をドレインとし、デー
タが読み出されない非選択側の素子に接続されたビット
線をソースとし、フォワードリードでデータ読み出し行
うことができる。
【００２１】第１，第２の制御電圧を、第１，第２のビ
ット線選択ドライバに供給するビット線選択電圧制御回
路をさらに有することができる。
ット線選択ドライバに供給するビット線選択電圧制御回
路をさらに有することができる。
【００２２】読み出し対象となる第１，第２の不揮発性
メモリ素子の一方を特定するアドレス信号をプリデコー
ドするプリデコーダをさらに有することができる。この
場合、ビット線選択電圧制御回路は、そのプリデコーダ
からのプリデコード出力に従って、第１，第２の制御電
圧をそれぞれ、低電圧または高電圧に設定する。
メモリ素子の一方を特定するアドレス信号をプリデコー
ドするプリデコーダをさらに有することができる。この
場合、ビット線選択電圧制御回路は、そのプリデコーダ
からのプリデコード出力に従って、第１，第２の制御電
圧をそれぞれ、低電圧または高電圧に設定する。
【００２３】第１，第２のビット線選択ドライバは、第
１の方向に沿って配列された複数のブロック領域の各一
つにそれぞれ対応して設けることができる。この場合、
ビット線選択電圧制御回路は、第１の方向に沿って配列
される前記複数のブロック領域の各一つに対応して設け
られた第１，第２のビット線選択ドライバに、それぞれ
第１，第２の制御電圧を供給する。
１の方向に沿って配列された複数のブロック領域の各一
つにそれぞれ対応して設けることができる。この場合、
ビット線選択電圧制御回路は、第１の方向に沿って配列
される前記複数のブロック領域の各一つに対応して設け
られた第１，第２のビット線選択ドライバに、それぞれ
第１，第２の制御電圧を供給する。
【００２４】プリデコーダからのブリデコード出力に基
づいて、第２の方向に沿って配列されたブロック領域を
一括して選択するグローバルデコーダをさらに設けるこ
とができる。この場合、第１，第２のビット線選択ドラ
イバは、グローバルワードデコードからのデコード出力
がアクティブであるときに、第１，第２の制御電圧を第
１，第２のビット線選択スイッチング素子群に供給す
る。
づいて、第２の方向に沿って配列されたブロック領域を
一括して選択するグローバルデコーダをさらに設けるこ
とができる。この場合、第１，第２のビット線選択ドラ
イバは、グローバルワードデコードからのデコード出力
がアクティブであるときに、第１，第２の制御電圧を第
１，第２のビット線選択スイッチング素子群に供給す
る。
【００２５】第１，第２のビット線選択ドライバは、複
数のブロック領域の各々と第２の方向にて隣接するロー
カルドライバ領域にそれぞれ配置することができる。
数のブロック領域の各々と第２の方向にて隣接するロー
カルドライバ領域にそれぞれ配置することができる。
【００２６】この場合、ローカルドライバ領域は、第２
の方向にて奇数番目のブロック領域と偶数番目のブロッ
ク領域とを第２の方向にて挟んだ両側にそれぞれ設ける
ことができる。
の方向にて奇数番目のブロック領域と偶数番目のブロッ
ク領域とを第２の方向にて挟んだ両側にそれぞれ設ける
ことができる。
【００２７】この場合、奇数番目のブロック領域と偶数
番目のブロック領域とにそれぞれ配置された複数のサブ
ビット線のうち、第２の方向にて１本置きに配置された
半数のサブビット線を第１のビット線選択スイッチング
素子群に接続し、残りの半数のサブビット線を第２のビ
ット線選択スイッチング素子群に接続することができ
る。
番目のブロック領域とにそれぞれ配置された複数のサブ
ビット線のうち、第２の方向にて１本置きに配置された
半数のサブビット線を第１のビット線選択スイッチング
素子群に接続し、残りの半数のサブビット線を第２のビ
ット線選択スイッチング素子群に接続することができ
る。
【００２８】そして、奇数番目のブロック領域と隣接す
るローカルドライバ領域には、第１のビット線選択スイ
ッチング素子群を駆動する第１のビット線選択ドライバ
が設けられ、偶数番目のブロック領域と隣接するローカ
ルドライバ領域には、第２のビット線選択スイッチング
素子群を駆動する第２のビット線選択ドライバが設ける
ことができる。こうして、第１，第２のビット線選択ド
ライバを２つのブロック領域にて共用することができ
る。
るローカルドライバ領域には、第１のビット線選択スイ
ッチング素子群を駆動する第１のビット線選択ドライバ
が設けられ、偶数番目のブロック領域と隣接するローカ
ルドライバ領域には、第２のビット線選択スイッチング
素子群を駆動する第２のビット線選択ドライバが設ける
ことができる。こうして、第１，第２のビット線選択ド
ライバを２つのブロック領域にて共用することができ
る。
【００２９】第１，第２の不揮発性メモリ素子の各々
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から
なるＯＮＯ膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から
なるＯＮＯ膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００３１】（ツインメモリセル構造）図１は不揮発性
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８
Ｂとを有する。
半導体記憶装置の一断面を示している。図１において、
１つのツインメモリセル１００は、Ｐ型ウェル１０２上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８
Ｂとを有する。
【００３２】第１，第２のコントロールゲート１０６
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
【００３３】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することもできる。
【００３４】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つの
ワードゲート１０４を共用している。
【００３５】この第１，第２のＭＯＮＯＳメモリ素子１
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリ素子１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリ素子１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
【００３６】図１に示すように、行方向（図１の第２の
方向Ｂ）に間隔をおいて配列された複数のワードゲート
１０４は、ポリサイドなどで形成される１本のワード線
ＷＬに共通接続されている。
方向Ｂ）に間隔をおいて配列された複数のワードゲート
１０４は、ポリサイドなどで形成される１本のワード線
ＷＬに共通接続されている。
【００３７】また、図１に示すコントロールゲート１０
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用される。よって、符号１０
６Ａ，１０６Ｂをコントロールゲート線とも称する。
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用される。よって、符号１０
６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３８】ここで、［ｉ］番目のツインメモリセル１
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋
１］番目のツインメモリセル１００［ｉ＋１］のコント
ロールゲート線１０６Ａとには、例えばワードゲート，
コントロールゲート，ワード線よりも上層の金属層で形
成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が
接続されている。
【００３９】Ｐ型ウェル１０２には、［ｉ］番目のツイ
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
ンメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０
８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ
＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される
［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられ
ている。
【００４０】これらの不純物層１１０［ｉ］，［ｉ＋
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用されるサブビット線として
機能する。よって、符号１１０［ｉ］，［ｉ＋１］，
［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋
１］，［ｉ＋２］とも称する。
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のツイ
ンメモリセル１００にて共用されるサブビット線として
機能する。よって、符号１１０［ｉ］，［ｉ＋１］，
［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋
１］，［ｉ＋２］とも称する。
【００４１】（不揮発性半導体記憶装置の全体構成）上
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図２（Ａ）〜図
２（Ｅ）を参照して説明する。
【００４２】図２（Ａ）は１チップの不揮発性半導体記
憶装置の平面レイアウト図であり、メモリセルアレイ領
域２００とグローバルワード線デコーダ２０１とを有す
る。メモリセルアレイ領域２００は、例えば計６４個の
第０〜第６３のセクタ領域２１０を有する。
憶装置の平面レイアウト図であり、メモリセルアレイ領
域２００とグローバルワード線デコーダ２０１とを有す
る。メモリセルアレイ領域２００は、例えば計６４個の
第０〜第６３のセクタ領域２１０を有する。
【００４３】６４個のセクタ領域２１０は、図２（Ａ）
に示すようにメモリセルアレイ領域２００を第２の方向
（行方向）Ｂでそれぞれ分割したもので、各セクタ領域
２１０は第１の方向（列方向）Ａを長手方向とする縦長
形状を有する。データ消去の最小単位がセクタ領域２１
０であり、セクタ領域２１０内の記憶データは一括して
または時分割で消去される。
に示すようにメモリセルアレイ領域２００を第２の方向
（行方向）Ｂでそれぞれ分割したもので、各セクタ領域
２１０は第１の方向（列方向）Ａを長手方向とする縦長
形状を有する。データ消去の最小単位がセクタ領域２１
０であり、セクタ領域２１０内の記憶データは一括して
または時分割で消去される。
【００４４】メモリアレイ領域２００は、例えば４Ｋ本
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）×２で定義される記憶
容量を有する。
のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。
ここで、本実施の形態では１本のビット線ＢＬに２つの
ＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続される
ため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を
意味する。各セクタ領域２１０の記憶容量はメモリ全体
の記憶容量の１／６４であり、（４Ｋ本のワード線Ｗ
Ｌ）×（６４本のビット線ＢＬ）×２で定義される記憶
容量を有する。
【００４５】図２（Ｂ）は、図２（Ａ）に示す不揮発性
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ領
域（ローカルコントロールゲートドライバ、ローカルビ
ット線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ領域２２０
Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２
が配置されている。
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図２（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ領
域（ローカルコントロールゲートドライバ、ローカルビ
ット線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ領域２２０
Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２
が配置されている。
【００４６】各セクタ領域２１０は第２の方向にて分割
され、１６ビットのデータをリード・ライト可能にＩ／
Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力
ビットに対応したメモリブロック）２１４を有してい
る。各メモリブロック２１４は、図２（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。
され、１６ビットのデータをリード・ライト可能にＩ／
Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力
ビットに対応したメモリブロック）２１４を有してい
る。各メモリブロック２１４は、図２（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００４７】図２（Ｃ）に示すように、図２（Ｂ）に示
す一つのメモリブロック２１４は、第１の方向Ａにて８
個のラージブロック２１２に分割されている。この各ラ
ージブロック２１２は、図２（Ｄ）に示すように、第１
の方向Ａにて８個のスモールブロック２１５に分割され
ている。
す一つのメモリブロック２１４は、第１の方向Ａにて８
個のラージブロック２１２に分割されている。この各ラ
ージブロック２１２は、図２（Ｄ）に示すように、第１
の方向Ａにて８個のスモールブロック２１５に分割され
ている。
【００４８】各スモールブロック２１５は、図２（Ｅ）
に示すように、６４本のワード線ＷＬを有する。
に示すように、６４本のワード線ＷＬを有する。
【００４９】（セクタ領域の詳細）図３は、図２（Ａ）
に示すセクタ領域０の詳細を示している。図３に示すス
モールメモリブロック２１６は、図４に示すように、ツ
インメモリセル１００を列方向に例えば６４個、行方向
に例えば４個配列したものである。一つのスモールメモ
リブロック２１６には、例えば４本のサブコントロール
ゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線であ
る４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本の
ワード線ＷＬとが接続されている。
に示すセクタ領域０の詳細を示している。図３に示すス
モールメモリブロック２１６は、図４に示すように、ツ
インメモリセル１００を列方向に例えば６４個、行方向
に例えば４個配列したものである。一つのスモールメモ
リブロック２１６には、例えば４本のサブコントロール
ゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線であ
る４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本の
ワード線ＷＬとが接続されている。
【００５０】ここで、偶数のサブコントロールゲート線
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２
列）の複数のツインメモリセルの各々の第２のコントロ
ールゲート１０６Ｂと奇数列（第１列または第３列）の
複数のツインメモリセルの各々の第１のコントロールゲ
ート１０６Ａとが共通接続されている。同様に、奇数の
サブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇
数列（第１列または第３列）の複数のツインメモリセル
の各々の第２のコントロールゲート１０６Ｂと偶数列
（第２列または第４列）の複数のツインメモリセルの各
々の第１のコントロールゲート１０６Ａとが共通接続さ
れている。
【００５１】図３に示すように、一つのメモリブロック
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され（この一群がスモールブロック２１５と
なる）、１６ビットの入出力を行うために、１６個のＩ
／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック
２１４が行方向に配列されている。
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され（この一群がスモールブロック２１５と
なる）、１６ビットの入出力を行うために、１６個のＩ
／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック
２１４が行方向に配列されている。
【００５２】行方向に配列された１６個のスモールメモ
リブロック２１６の１６本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１６本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１６本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
リブロック２１６の１６本のサブコントロールゲート線
ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣ
Ｇ０に共通接続されている。同様に、１６本のサブコン
トロールゲート線ＳＣＧ１はメインコントロールゲート
線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣ
Ｇ２はメインコントロールゲート線ＭＣＧ２に、１６本
のサブコントロールゲート線ＳＣＧ３はメインコントロ
ールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００５３】このセクタ領域０内の各スモールブロック
２１５には、コントロールゲート駆動部であるＣＧドラ
イバ３００−０〜３００−６３の一つがそれぞれ設けら
れている。この各ＣＧドライバ３００−０〜３００−６
３には、行方向に延びる上述の４本のメインコントロー
ルゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
２１５には、コントロールゲート駆動部であるＣＧドラ
イバ３００−０〜３００−６３の一つがそれぞれ設けら
れている。この各ＣＧドライバ３００−０〜３００−６
３には、行方向に延びる上述の４本のメインコントロー
ルゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００５４】図５は、相隣り合うセクタ領域０とセクタ
領域１にそれぞれ属する２つのスモールブロック２１５
の関係を示している。セクタ領域０とセクタ領域１とで
は６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、
メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメ
インビット線ＭＢＬはそれぞれ独立して設けられてい
る。特に図５では、セクタ領域０内のスモールブロック
２１５に対応するＣＧドライバＣＧＤＲＶ０〜３と、セ
クタ領域１内のスモールブロック２１５に対応するＣＧ
ドライバＣＧＤＲＶ０〜３とが示され、ＣＧドライバは
スモールブロック２１５毎に独立して設けられている。
領域１にそれぞれ属する２つのスモールブロック２１５
の関係を示している。セクタ領域０とセクタ領域１とで
は６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、
メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメ
インビット線ＭＢＬはそれぞれ独立して設けられてい
る。特に図５では、セクタ領域０内のスモールブロック
２１５に対応するＣＧドライバＣＧＤＲＶ０〜３と、セ
クタ領域１内のスモールブロック２１５に対応するＣＧ
ドライバＣＧＤＲＶ０〜３とが示され、ＣＧドライバは
スモールブロック２１５毎に独立して設けられている。
【００５５】スモールブロック２１５毎に配置された各
サブビット線ＳＢＬ０（不純物層）は、金属配線である
メインビット線ＭＢＬに共通接続されている。このメイ
ンビット線ＭＢＬは、列方向（第１の方向Ａ）に配列さ
れたスモールメモリブロック２１６間で共有されてい
る。このメインビット線ＭＢＬからスモールメモリブロ
ック内の各サブビット線ＳＢＬ０に至る各経路途中に
は、ビット線選択スイッチング素子であるビット線選択
ゲート２１７Ａ，２１７Ｂが配置されている。なお、例
えば 奇数本目のサブビット線ＳＢＬには上述のビット
線選択ゲート２１７Ａがそれぞれ接続されるのに対し
て、偶数本目のサブビット線ＳＢＬにはビット線選択ゲ
ート２１７Ｂが接続されている。
サブビット線ＳＢＬ０（不純物層）は、金属配線である
メインビット線ＭＢＬに共通接続されている。このメイ
ンビット線ＭＢＬは、列方向（第１の方向Ａ）に配列さ
れたスモールメモリブロック２１６間で共有されてい
る。このメインビット線ＭＢＬからスモールメモリブロ
ック内の各サブビット線ＳＢＬ０に至る各経路途中に
は、ビット線選択スイッチング素子であるビット線選択
ゲート２１７Ａ，２１７Ｂが配置されている。なお、例
えば 奇数本目のサブビット線ＳＢＬには上述のビット
線選択ゲート２１７Ａがそれぞれ接続されるのに対し
て、偶数本目のサブビット線ＳＢＬにはビット線選択ゲ
ート２１７Ｂが接続されている。
【００５６】隣り合う２つの第０，第１のセクタ領域２
１０内の２つのスモールブロック２１５及びその両側の
ローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６
に示す。図６に示すように、左側のローカルドライバ領
域２２０Ａには、図５に示す４つのローカルコントロー
ルゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置
されている。同様に、右側のローカルドライバ領域２２
０Ｂには、図５に示す４つのローカルコントロールゲー
ト線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されて
いる。
１０内の２つのスモールブロック２１５及びその両側の
ローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６
に示す。図６に示すように、左側のローカルドライバ領
域２２０Ａには、図５に示す４つのローカルコントロー
ルゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置
されている。同様に、右側のローカルドライバ領域２２
０Ｂには、図５に示す４つのローカルコントロールゲー
ト線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されて
いる。
【００５７】また、左側のローカルドライバ領域２２０
Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，
２，…６２を駆動するローカルワード線ドライバＷＬＤ
ＲＶ０，…ＷＬＤＲＶ６３が配置されている。右側のロ
ーカルドライバ領域２２０Ｂには、セクタ０，１内の奇
数番目のワード線ＷＬ１，３，…６３を駆動するローカ
ルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が
配置されている。
Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，
２，…６２を駆動するローカルワード線ドライバＷＬＤ
ＲＶ０，…ＷＬＤＲＶ６３が配置されている。右側のロ
ーカルドライバ領域２２０Ｂには、セクタ０，１内の奇
数番目のワード線ＷＬ１，３，…６３を駆動するローカ
ルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が
配置されている。
【００５８】さらに、図５及び図６に示すように、右側
のローカルドライバ領域２２０Ｂには、セクタ０，１の
例えば奇数番目のサブビット線ＳＢＬに接続されたビッ
ト線選択ゲート２１７Ａを駆動するローカルビット線ド
ライバＢＳＲＶ１が配置されている。左側のローカルド
ライバ領域２２０Ａには、セクタ０，１の例えば偶数番
目のサブビット線ＳＢＬに接続されたビット線選択ゲー
ト２１７Ｂを駆動するローカルビット線ドライバＢＳＲ
Ｖ０が配置されている。
のローカルドライバ領域２２０Ｂには、セクタ０，１の
例えば奇数番目のサブビット線ＳＢＬに接続されたビッ
ト線選択ゲート２１７Ａを駆動するローカルビット線ド
ライバＢＳＲＶ１が配置されている。左側のローカルド
ライバ領域２２０Ａには、セクタ０，１の例えば偶数番
目のサブビット線ＳＢＬに接続されたビット線選択ゲー
ト２１７Ｂを駆動するローカルビット線ドライバＢＳＲ
Ｖ０が配置されている。
【００５９】（セクタ０，１の駆動回路）次に、図７を
参照してセクタ０，１内の各スモールブロック２１５内
のツインメモリセルを駆動する回路について説明する。
参照してセクタ０，１内の各スモールブロック２１５内
のツインメモリセルを駆動する回路について説明する。
【００６０】まず、セクタ０〜６３に共用される構成と
して、プリデコーダ４００と、６４個のグローバルデコ
ーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４と
が設けられている。
して、プリデコーダ４００と、６４個のグローバルデコ
ーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４と
が設けられている。
【００６１】プリデコーダ４００は、選択対象の不揮発
性メモリ素子（選択セル）を特定するアドレス信号Ａ
［２０−０］をデコードするものである。このアドレス
信号Ａ［２０−０］の意味付けを下記の表１に示す。
性メモリ素子（選択セル）を特定するアドレス信号Ａ
［２０−０］をデコードするものである。このアドレス
信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００６２】
【表１】
【００６３】表１に示すように、上位のアドレス信号Ａ
［２０−１５］で６４セクタの中の一つのセクタが選択
され、中位のアドレス信号Ａ［１４−１２］で図４に示
す一つのスモールメモリブロック２１６内の４セル（８
ビット）の中の１ビットが選択され、下位のアドレス信
号Ａ［１１−０］で一つのセクタ内の４０９６本の中の
１本のワード線ＷＬが選択される。また、アドレス信号
Ａ［１１−９］で一つのセクタ内に存在する８つのラー
ジブロック２１２の中の一つが選択され、アドレス信号
Ａ［８−６］で一つのラージブロック２１２内に存在す
る８つのスモールブロック２１５の中の一つが選択さ
れ、アドレス信号Ａ［５−０］で一つのスモールブロッ
ク２１５内に存在する６４本のワード線ＷＬの中の１本
が選択される。
［２０−１５］で６４セクタの中の一つのセクタが選択
され、中位のアドレス信号Ａ［１４−１２］で図４に示
す一つのスモールメモリブロック２１６内の４セル（８
ビット）の中の１ビットが選択され、下位のアドレス信
号Ａ［１１−０］で一つのセクタ内の４０９６本の中の
１本のワード線ＷＬが選択される。また、アドレス信号
Ａ［１１−９］で一つのセクタ内に存在する８つのラー
ジブロック２１２の中の一つが選択され、アドレス信号
Ａ［８−６］で一つのラージブロック２１２内に存在す
る８つのスモールブロック２１５の中の一つが選択さ
れ、アドレス信号Ａ［５−０］で一つのスモールブロッ
ク２１５内に存在する６４本のワード線ＷＬの中の１本
が選択される。
【００６４】６４個のグローバルデコーダ４０２−０〜
４０２−６３は、下位のアドレス信号Ａ［１１−０］を
プリデコーダ４００にてプリデコードした結果に基づい
て、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ
［６３］をアクティブとする。なお、データリード時と
データプログラム時では１本のグローバルワード線ＧＷ
Ｌのみがアクティブ（Ｖｄｄ）とされる。データイレー
ス時で、一つのセクタ内を一括して消去する際には６４
本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄ
ｄ）とされる。このことにより、一つのセクタ内の全て
のワード線ＷＬが選択されて、消去用のワード線電圧が
供給される。
４０２−６３は、下位のアドレス信号Ａ［１１−０］を
プリデコーダ４００にてプリデコードした結果に基づい
て、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ
［６３］をアクティブとする。なお、データリード時と
データプログラム時では１本のグローバルワード線ＧＷ
Ｌのみがアクティブ（Ｖｄｄ）とされる。データイレー
ス時で、一つのセクタ内を一括して消去する際には６４
本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄ
ｄ）とされる。このことにより、一つのセクタ内の全て
のワード線ＷＬが選択されて、消去用のワード線電圧が
供給される。
【００６５】Ｙデコーダ４０４は、Ｙパス選択ドライバ
４１０を介してＹパス回路４１２を駆動して、スモール
ブロック２１５内の選択されたビット線を、後段のセン
スアンプまたはビット線ドライバに接続するものであ
る。
４１０を介してＹパス回路４１２を駆動して、スモール
ブロック２１５内の選択されたビット線を、後段のセン
スアンプまたはビット線ドライバに接続するものであ
る。
【００６６】図５及び図６にて既に説明した通り、図７
の各スモールブロック２１５の左右には、ローカルドラ
イバ領域２２０Ａ，２２０Ｂが設けられている。セクタ
０，１内の例えば第１行目のスモールメモリブロック０
を例に挙げれば、その左側のローカルドライバ領域２２
０Ａには、セクタ０内の４本のメインコントロールゲー
ト線ＭＣＧを駆動するコントロールゲート線ドライバＣ
ＧＤＲＶ［３−０］と、セクタ０，１内の偶数本目の３
１本のワード線ＷＬを駆動するワード線ドライバＷＬＤ
ＲＶ［３１−０］と、セクタ０，１内の偶数本目のサブ
ビット線ＳＢＬに接続されたビット線選択トランジスタ
２１７Ｂを駆動するビット線選択ドライバＢＳＤＲＶ
［０］が配置されている。右側のローカルドライバ領域
２２０Ｂには、セクタ１内の４本のメインコントロール
ゲート線ＭＣＧを駆動するコントロールゲート線ドライ
バＣＧＤＲＶ［３−０］と、セクタ０，１内の奇数本目
の３１本のワード線ＷＬを駆動するワード線ドライバＷ
ＬＤＲＶ［６３−３２］と、セクタ０，１内の奇数本目
のサブビット線ＳＢＬに接続されたビット線選択トラン
ジスタ２１７Ａを駆動するビット線選択ドライバＢＳＤ
ＲＶ［１］が配置されている。
の各スモールブロック２１５の左右には、ローカルドラ
イバ領域２２０Ａ，２２０Ｂが設けられている。セクタ
０，１内の例えば第１行目のスモールメモリブロック０
を例に挙げれば、その左側のローカルドライバ領域２２
０Ａには、セクタ０内の４本のメインコントロールゲー
ト線ＭＣＧを駆動するコントロールゲート線ドライバＣ
ＧＤＲＶ［３−０］と、セクタ０，１内の偶数本目の３
１本のワード線ＷＬを駆動するワード線ドライバＷＬＤ
ＲＶ［３１−０］と、セクタ０，１内の偶数本目のサブ
ビット線ＳＢＬに接続されたビット線選択トランジスタ
２１７Ｂを駆動するビット線選択ドライバＢＳＤＲＶ
［０］が配置されている。右側のローカルドライバ領域
２２０Ｂには、セクタ１内の４本のメインコントロール
ゲート線ＭＣＧを駆動するコントロールゲート線ドライ
バＣＧＤＲＶ［３−０］と、セクタ０，１内の奇数本目
の３１本のワード線ＷＬを駆動するワード線ドライバＷ
ＬＤＲＶ［６３−３２］と、セクタ０，１内の奇数本目
のサブビット線ＳＢＬに接続されたビット線選択トラン
ジスタ２１７Ａを駆動するビット線選択ドライバＢＳＤ
ＲＶ［１］が配置されている。
【００６７】次に、セクタ０，１の例えば上辺に配置さ
れたセクタ制御回路２２２の詳細について、図７を参照
して説明する。
れたセクタ制御回路２２２の詳細について、図７を参照
して説明する。
【００６８】セクタ０，１にそれぞれ対応して設けられ
た２つのコントロールゲート電圧制御回路ＥＯＣＴＬ
は、プリデコーダ４００からのプリデコード出力に基づ
き、ＶＰ１及びＶＰ２のいずれかの電位に設定される２
種類のコントロールゲート用高電圧ＶＰＣＧ［１：０］
を出力する。すなわち、一方のコントロールゲート用高
電圧ＶＰＣＧ［０］がＶＰ１であれば、他方のコントロ
ールゲート用高電圧ＶＰＣＧ［１］はＶＰ２となる。
た２つのコントロールゲート電圧制御回路ＥＯＣＴＬ
は、プリデコーダ４００からのプリデコード出力に基づ
き、ＶＰ１及びＶＰ２のいずれかの電位に設定される２
種類のコントロールゲート用高電圧ＶＰＣＧ［１：０］
を出力する。すなわち、一方のコントロールゲート用高
電圧ＶＰＣＧ［０］がＶＰ１であれば、他方のコントロ
ールゲート用高電圧ＶＰＣＧ［１］はＶＰ２となる。
【００６９】ここで、電圧ＶＰ１，ＶＰ２は図示しない
昇圧回路（チャージポンプ）にて生成され、モードによ
って異なる昇圧電圧に設定されている。例えば、データ
リード時であればＶＰ１＝１．５Ｖ，ＶＰ２＝３Ｖとな
る。一方、データプログラム時であればＶＰ１＝５．５
Ｖ，ＶＰ２＝２．５Ｖとなる。
昇圧回路（チャージポンプ）にて生成され、モードによ
って異なる昇圧電圧に設定されている。例えば、データ
リード時であればＶＰ１＝１．５Ｖ，ＶＰ２＝３Ｖとな
る。一方、データプログラム時であればＶＰ１＝５．５
Ｖ，ＶＰ２＝２．５Ｖとなる。
【００７０】図８に、コントロールゲート電圧制御回路
ＥＯＣＴＬのうち、コントロールゲート用高電圧ＶＰＣ
Ｇ［０］を出力する回路の一例を示す。図８において、
プリデコード出力がＨＩＧＨであれば、Ｐ型ＭＯＳトラ
ンジスタ４２０がオフ、Ｐ型ＭＯＳトランジスタ４２２
がオンして、コントロールゲート用高電圧ＶＰＣＧ
［０］としてＶＰ２が出力される。逆に、プリデコード
出力がＬＯＷであれば、Ｐ型ＭＯＳトランジスタ４２０
がオン、Ｐ型ＭＯＳトランジスタ４２２がオフして、コ
ントロールゲート用高電圧ＶＰＣＧ［０］としてＶＰ１
が出力される。
ＥＯＣＴＬのうち、コントロールゲート用高電圧ＶＰＣ
Ｇ［０］を出力する回路の一例を示す。図８において、
プリデコード出力がＨＩＧＨであれば、Ｐ型ＭＯＳトラ
ンジスタ４２０がオフ、Ｐ型ＭＯＳトランジスタ４２２
がオンして、コントロールゲート用高電圧ＶＰＣＧ
［０］としてＶＰ２が出力される。逆に、プリデコード
出力がＬＯＷであれば、Ｐ型ＭＯＳトランジスタ４２０
がオン、Ｐ型ＭＯＳトランジスタ４２２がオフして、コ
ントロールゲート用高電圧ＶＰＣＧ［０］としてＶＰ１
が出力される。
【００７１】セクタ０，１にそれぞれ対応して設けられ
た２つのプリコントロールゲート線ドライバＰＣＧＤＲ
Ｖは、プリデコーダ４００からのプリデコード出力に基
づき、セクタ０，１内の各スモールブロック２１５に対
応して設けられた４つのコントロールゲート線ドライバ
ＣＧＤＲＶ０〜３のいずれかをアクティブとするドライ
バ選択信号ＰＣＧ［３：０］を出力する。
た２つのプリコントロールゲート線ドライバＰＣＧＤＲ
Ｖは、プリデコーダ４００からのプリデコード出力に基
づき、セクタ０，１内の各スモールブロック２１５に対
応して設けられた４つのコントロールゲート線ドライバ
ＣＧＤＲＶ０〜３のいずれかをアクティブとするドライ
バ選択信号ＰＣＧ［３：０］を出力する。
【００７２】ここで、セクタ０内のスモールブロック０
〜６３に対応して設けられたコントロールゲート線ドラ
イバＣＧＤＲＶ［３：０］〜ＣＧＤＲＶ［２５５：２５
２］を図９に示す。
〜６３に対応して設けられたコントロールゲート線ドラ
イバＣＧＤＲＶ［３：０］〜ＣＧＤＲＶ［２５５：２５
２］を図９に示す。
【００７３】図９において、コントロールゲート用高電
圧ＶＰＣＧ［０］は、コントロールゲート線ドライバＣ
ＧＤＲＶ０，２に入力され、コントロールゲート用高電
圧ＶＰＣＧ［１］は、コントロールゲート線ドライバＣ
ＧＤＲＶ１，３に入力される。
圧ＶＰＣＧ［０］は、コントロールゲート線ドライバＣ
ＧＤＲＶ０，２に入力され、コントロールゲート用高電
圧ＶＰＣＧ［１］は、コントロールゲート線ドライバＣ
ＧＤＲＶ１，３に入力される。
【００７４】また、ドライバ選択信号ＰＣＧ［３：０］
の各々は、対応するコントロールゲート線ドライバＣＧ
ＤＲＶ０−３の一つにそれぞれ入力される。
の各々は、対応するコントロールゲート線ドライバＣＧ
ＤＲＶ０−３の一つにそれぞれ入力される。
【００７５】コントロールゲート線ドライバＣＧＤＲＶ
０を例に挙げれば、グローバルワード線信号ＧＷＬ
［０］がＨＩＧＨであって、ドライバ選択信号ＰＣＧ
［０］がＨＩＧＨである場合に限り、コントロールゲー
ト線ドライバＣＧＤＲＶ０より、ＶＰ１またはＶＰ２の
コントロールゲート用高電圧ＶＰＣＧ［０］が出力され
る。他の場合には、コントロールゲート線ドライバＣＧ
ＤＲＶ０の出力は０Ｖとなる。この動作は、他のコント
ロールゲート線ドライバでも同様である。
０を例に挙げれば、グローバルワード線信号ＧＷＬ
［０］がＨＩＧＨであって、ドライバ選択信号ＰＣＧ
［０］がＨＩＧＨである場合に限り、コントロールゲー
ト線ドライバＣＧＤＲＶ０より、ＶＰ１またはＶＰ２の
コントロールゲート用高電圧ＶＰＣＧ［０］が出力され
る。他の場合には、コントロールゲート線ドライバＣＧ
ＤＲＶ０の出力は０Ｖとなる。この動作は、他のコント
ロールゲート線ドライバでも同様である。
【００７６】セクタ０，１にそれぞれ対応して設けられ
た２つのプリコントロールゲート用負電圧供給回路ＶＮ
ＣＧは、プリデコーダ４００からのプリデコード出力に
基づき、データイレース時にコントロールゲートに印加
される負電圧ＶＮＣＧ（例えば−３Ｖ）を、セクタ０，
１内の各スモールブロック２１５に対応して設けられた
４つのコントロールゲート線ドライバＣＧＤＲＶ０〜３
に供給する。
た２つのプリコントロールゲート用負電圧供給回路ＶＮ
ＣＧは、プリデコーダ４００からのプリデコード出力に
基づき、データイレース時にコントロールゲートに印加
される負電圧ＶＮＣＧ（例えば−３Ｖ）を、セクタ０，
１内の各スモールブロック２１５に対応して設けられた
４つのコントロールゲート線ドライバＣＧＤＲＶ０〜３
に供給する。
【００７７】図９ではデータイレース時に負電圧ＶＮＣ
Ｇを供給する回路は省略されているが、データイレース
時にはセクタ内の全てのスモールブロック２１５内のコ
ントロールゲートに負電圧ＶＮＣＧを供給して、セクタ
毎に一括消去が可能である。
Ｇを供給する回路は省略されているが、データイレース
時にはセクタ内の全てのスモールブロック２１５内のコ
ントロールゲートに負電圧ＶＮＣＧを供給して、セクタ
毎に一括消去が可能である。
【００７８】セクタ０，１に共通して設けられた２セク
タ制御回路ＳＥＣ２ＣＴＬは、セクタ０，１内の各スモ
ールブロック２１５に対応して設けられたワード線ドラ
イバＷＬＤＲＶを選択する信号ＸＡ［７：０］，ＸＢ
［３：０］，ＸＢ［７：４］を出力し、さらにビット線
選択ドライバＢＳＤＲＶを駆動する電圧ＶＰＢＳ［１：
０］を出力するものである。
タ制御回路ＳＥＣ２ＣＴＬは、セクタ０，１内の各スモ
ールブロック２１５に対応して設けられたワード線ドラ
イバＷＬＤＲＶを選択する信号ＸＡ［７：０］，ＸＢ
［３：０］，ＸＢ［７：４］を出力し、さらにビット線
選択ドライバＢＳＤＲＶを駆動する電圧ＶＰＢＳ［１：
０］を出力するものである。
【００７９】ここで、ワード線ドライバを選択する信号
ＸＡ［７：０］とは、アドレス信号Ａ［２：０］に対応
し、８ビットの信号により、ワード線が共有されるセク
タ０，１の各々一つのスモールブロック２１５の中の一
つのワード線ドライバＷＬＤＲＶを選択するものであ
る。一方、選択信号ＸＢ［７：０］とは、アドレス信号
Ａ［５：３］に対応している。そして、４ビットの選択
信号ＸＢ［３：０］により、一つのスモールブロック２
１５に対応する６４個のワード線ドライバＷＬＤＲＶ
［６３−０］の中から、偶数番目のワード線ＷＬに接続
されたワード線ドライバＷＬＤＲＶを８個ずつ選択され
る。他の４ビットの選択信号ＸＢ［７：４］により、一
つのスモールブロック２１５に対応する６４個のワード
線ドライバＷＬＤＲＶ［６３−０］の中から、奇数番目
のワード線ＷＬに接続されたワード線ドライバＷＬＤＲ
Ｖが８個ずつ選択される。
ＸＡ［７：０］とは、アドレス信号Ａ［２：０］に対応
し、８ビットの信号により、ワード線が共有されるセク
タ０，１の各々一つのスモールブロック２１５の中の一
つのワード線ドライバＷＬＤＲＶを選択するものであ
る。一方、選択信号ＸＢ［７：０］とは、アドレス信号
Ａ［５：３］に対応している。そして、４ビットの選択
信号ＸＢ［３：０］により、一つのスモールブロック２
１５に対応する６４個のワード線ドライバＷＬＤＲＶ
［６３−０］の中から、偶数番目のワード線ＷＬに接続
されたワード線ドライバＷＬＤＲＶを８個ずつ選択され
る。他の４ビットの選択信号ＸＢ［７：４］により、一
つのスモールブロック２１５に対応する６４個のワード
線ドライバＷＬＤＲＶ［６３−０］の中から、奇数番目
のワード線ＷＬに接続されたワード線ドライバＷＬＤＲ
Ｖが８個ずつ選択される。
【００８０】図１０のワード線ドライバＷＬＲＶ［０］
を例に挙げれば、ＧＷＬ［０］，ＸＡ［０］及びＸＢ
［０］の全てがアクティブとなったときに、ワード線Ｗ
Ｌ［０］に電位ＶＰＷＬを供給し、それ以外の時には接
地電位を供給する。電位ＶＰＷＬとしては、書き込み時
には書き込み電位となり、読み出し時には読み出し電位
となる。
を例に挙げれば、ＧＷＬ［０］，ＸＡ［０］及びＸＢ
［０］の全てがアクティブとなったときに、ワード線Ｗ
Ｌ［０］に電位ＶＰＷＬを供給し、それ以外の時には接
地電位を供給する。電位ＶＰＷＬとしては、書き込み時
には書き込み電位となり、読み出し時には読み出し電位
となる。
【００８１】次に、２セクタ制御回路ＳＥＣ２ＣＴＬか
ら出力されるビット線選択用高電圧ＶＰＢＳ［１：０］
について説明する。
ら出力されるビット線選択用高電圧ＶＰＢＳ［１：０］
について説明する。
【００８２】この２セクタ制御回路ＳＥＣ２ＣＴＬは、
図１１に示すように、図８に示すコントロールゲート電
圧制御回路ＥＯＣＴＬと同様な構成を有するビット線選
択電圧制御回路４３０を有している。
図１１に示すように、図８に示すコントロールゲート電
圧制御回路ＥＯＣＴＬと同様な構成を有するビット線選
択電圧制御回路４３０を有している。
【００８３】図１１は、ビット線選択用高電圧ＶＰＢＳ
［０］を出力するビット線選択電圧制御回路４３０の一
例を示す。図１１において、プリデコード出力がＨＩＧ
Ｈであれば、Ｐ型ＭＯＳトランジスタ４３２がオフ、Ｐ
型ＭＯＳトランジスタ４３４がオンして、ビット線選択
用高電圧ＶＰＢＳ［０］としてＶＰ２が出力される。逆
に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳト
ランジスタ４３２がオン、Ｐ型ＭＯＳトランジスタ４３
４がオフして、ビット線選択用高電圧ＶＰＣＧ［０］と
してＶＰ１が出力される。
［０］を出力するビット線選択電圧制御回路４３０の一
例を示す。図１１において、プリデコード出力がＨＩＧ
Ｈであれば、Ｐ型ＭＯＳトランジスタ４３２がオフ、Ｐ
型ＭＯＳトランジスタ４３４がオンして、ビット線選択
用高電圧ＶＰＢＳ［０］としてＶＰ２が出力される。逆
に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳト
ランジスタ４３２がオン、Ｐ型ＭＯＳトランジスタ４３
４がオフして、ビット線選択用高電圧ＶＰＣＧ［０］と
してＶＰ１が出力される。
【００８４】なお、これらの電圧ＶＰ１，ＶＰ２も上述
した昇圧回路にて、各モードに対応して生成されてい
る。すなわち、データリード時には例えばＶＰ１＝Ｖｄ
ｄ（１．５Ｖ），ＶＰ２＝４．５Ｖであり、データプロ
グラム時及びデータイレース時には例えばＶＰ１＝ＶＰ
２＝８Ｖである。
した昇圧回路にて、各モードに対応して生成されてい
る。すなわち、データリード時には例えばＶＰ１＝Ｖｄ
ｄ（１．５Ｖ），ＶＰ２＝４．５Ｖであり、データプロ
グラム時及びデータイレース時には例えばＶＰ１＝ＶＰ
２＝８Ｖである。
【００８５】ここで、セクタ０内のスモールブロック０
に対応して設けられたビット線選択ドライバＢＳＤＲＶ
［０］を図１２に示す。
に対応して設けられたビット線選択ドライバＢＳＤＲＶ
［０］を図１２に示す。
【００８６】図１２において、ビット線選択用用高電圧
ＶＰＢＳ［０］とグローバルワード線信号ＧＷＬ［０］
とが、ビット線選択ドライバＢＳＤＲＶ［０］に入力さ
れる。グローバルワード線信号ＧＷＬ［０］がＨＩＧＨ
であれば、ビット線選択ドライバＢＳＤＲＶ［０］よ
り、ＶＰ１またはＶＰ２のビット線選択用高電圧ＶＰＢ
Ｓ［０］が出力される。他の場合には、ビット線選択ド
ライバＢＳＤＲＶ［０］の出力は０Ｖとなる。この動作
は、他のビット線選択ドライバでも同様である。
ＶＰＢＳ［０］とグローバルワード線信号ＧＷＬ［０］
とが、ビット線選択ドライバＢＳＤＲＶ［０］に入力さ
れる。グローバルワード線信号ＧＷＬ［０］がＨＩＧＨ
であれば、ビット線選択ドライバＢＳＤＲＶ［０］よ
り、ＶＰ１またはＶＰ２のビット線選択用高電圧ＶＰＢ
Ｓ［０］が出力される。他の場合には、ビット線選択ド
ライバＢＳＤＲＶ［０］の出力は０Ｖとなる。この動作
は、他のビット線選択ドライバでも同様である。
【００８７】（動作説明）ここで、本実施形態の不揮発
性半導体記憶装置でのデータ読み出し、データプログラ
ム及びデータ消去動作について説明する。
性半導体記憶装置でのデータ読み出し、データプログラ
ム及びデータ消去動作について説明する。
【００８８】以下の説明において、選択ブロック（Sele
cted Block）、非選択の対向ブロック（Opposite Bloc
k）及び非選択ブロック（Unselected Block）なる用語
を用いる。これらはスモールブロック２１５の呼び名の
種類である。選択ブロックとは、図１３に示すように、
例えば一対のセクタ０，１を例に挙げれば、例えばセク
タ０内にて選択された一つのスモールブロック２１５を
意味する。非選択の対向ブロックとは、セクタ０と隣接
するセクタ１内のスモールブロック２１５であって、選
択ブロックと隣接するスモールブロック２１５を意味す
る。非選択ブロックとは、セクタ０，１内の選択ブロッ
ク及び対向ブロック以外の全てのスモールブロック２１
５を意味する（セクタ２〜６３も含む）。
cted Block）、非選択の対向ブロック（Opposite Bloc
k）及び非選択ブロック（Unselected Block）なる用語
を用いる。これらはスモールブロック２１５の呼び名の
種類である。選択ブロックとは、図１３に示すように、
例えば一対のセクタ０，１を例に挙げれば、例えばセク
タ０内にて選択された一つのスモールブロック２１５を
意味する。非選択の対向ブロックとは、セクタ０と隣接
するセクタ１内のスモールブロック２１５であって、選
択ブロックと隣接するスモールブロック２１５を意味す
る。非選択ブロックとは、セクタ０，１内の選択ブロッ
ク及び対向ブロック以外の全てのスモールブロック２１
５を意味する（セクタ２〜６３も含む）。
【００８９】また、リード時またはプログラム時の選択
ブロック内には、選択されたツインメモリセル（Select
ed Twin Memory Cell：選択されたツインメモリセル１
００）と非選択セル（Unselected Twin Memory Cell：
選択されなかったツインメモリセル１００）とがある。
さらに、選択されたツインメモリセルには、選択セル
（Selected Cell）のメモリ素子１０８Ａまたは１０８
Ｂと、対向セル（Opposite Cell）のメモリ素子１０８
Ｂまたは１０８Ａとがある。
ブロック内には、選択されたツインメモリセル（Select
ed Twin Memory Cell：選択されたツインメモリセル１
００）と非選択セル（Unselected Twin Memory Cell：
選択されなかったツインメモリセル１００）とがある。
さらに、選択されたツインメモリセルには、選択セル
（Selected Cell）のメモリ素子１０８Ａまたは１０８
Ｂと、対向セル（Opposite Cell）のメモリ素子１０８
Ｂまたは１０８Ａとがある。
【００９０】以上のような定義の下で、リード時、プロ
グラム時及び消去（イレーズ）時のコントロールゲート
線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下
記の表２及び表３に示す。
グラム時及び消去（イレーズ）時のコントロールゲート
線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下
記の表２及び表３に示す。
【００９１】
【表２】
【００９２】
【表３】
【００９３】以下、表２及び表３に基づいて、各モード
の動作について説明する。
の動作について説明する。
【００９４】（メモリセルからのデータ読み出し）一つ
のツインメモリセル１００は、図１４に示すように、ワ
ードゲート１０４により駆動されるトランジスタＴ２
と、第１，第２のコントロールゲート１０６Ａ，１０６
Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３と
を直列に接続したものと模式化することができる。
のツインメモリセル１００は、図１４に示すように、ワ
ードゲート１０４により駆動されるトランジスタＴ２
と、第１，第２のコントロールゲート１０６Ａ，１０６
Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３と
を直列に接続したものと模式化することができる。
【００９５】ツインメモリセル１００の動作を説明する
に際して、図１５に示すように、例えばセクタ０中のあ
る選択ブロック（選択されたスモールブロック２１５）
内にて隣接する４つのツインメモリセル１００［ｉ−
１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各所の電位の
設定についてまず説明する。図１５は、ワード線ＷＬ１
に接続されたツインメモリセル１００［ｉ］のワードゲ
ート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選
択セル）からのデータをリバースリードモードで読み出
す場合について説明する図であり、図１６はその時の選
択ブロックでの電圧設定を示している。
に際して、図１５に示すように、例えばセクタ０中のあ
る選択ブロック（選択されたスモールブロック２１５）
内にて隣接する４つのツインメモリセル１００［ｉ−
１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各所の電位の
設定についてまず説明する。図１５は、ワード線ＷＬ１
に接続されたツインメモリセル１００［ｉ］のワードゲ
ート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選
択セル）からのデータをリバースリードモードで読み出
す場合について説明する図であり、図１６はその時の選
択ブロックでの電圧設定を示している。
【００９６】ここで、リバースリードとは、ツインメモ
リセル１００［ｉ］の右側の選択セル１０８Ｂに接続さ
れたビット線ＢＬ［ｉ＋１］をソースとし、ツインメモ
リセル１００［ｉ］の対向セル１０８Ａに接続されたビ
ット線ＢＬ［ｉ］をドレインとして、ビット線ＢＬ
［ｉ］に流れる電流をセンシングしてデータリードを行
うものである。
リセル１００［ｉ］の右側の選択セル１０８Ｂに接続さ
れたビット線ＢＬ［ｉ＋１］をソースとし、ツインメモ
リセル１００［ｉ］の対向セル１０８Ａに接続されたビ
ット線ＢＬ［ｉ］をドレインとして、ビット線ＢＬ
［ｉ］に流れる電流をセンシングしてデータリードを行
うものである。
【００９７】なお、本発明はフォワードリードにも適用
することができる。フォワードリードの場合には、ツイ
ンメモリセル１００［ｉ］の右側の選択セル１０８Ｂに
接続されたビット線ＢＬ［ｉ＋１］をドレインとし、ツ
インメモリセル１００［ｉ］の対向セル１０８Ａに接続
されたビット線ＢＬ［ｉ］をソースとして、ビット線Ｂ
Ｌ［ｉ＋１］に流れる電流をセンシングしてデータリー
ドが行われる。
することができる。フォワードリードの場合には、ツイ
ンメモリセル１００［ｉ］の右側の選択セル１０８Ｂに
接続されたビット線ＢＬ［ｉ＋１］をドレインとし、ツ
インメモリセル１００［ｉ］の対向セル１０８Ａに接続
されたビット線ＢＬ［ｉ］をソースとして、ビット線Ｂ
Ｌ［ｉ＋１］に流れる電流をセンシングしてデータリー
ドが行われる。
【００９８】以下、リバースリードを例に挙げてそのリ
ード動作を説明する。この場合、ツインメモリセル１０
０［ｉ］と同じ行にあるワードゲートＷＬ１に読み出し
用ワード線選択電圧としてＶｄｄ（例えば１．５Ｖ）を
印加して、その行の各トランジスタＴ２をオンさせる。
また、ツインメモリセル１００［ｉ］の左側（対向セ
ル）のコントロールゲート１０６Ａに、サブコントロー
ルゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（図
８のＶＰ２＝例えば３Ｖ）を印加して、ＭＯＮＯＳメモ
リ素子１０８Ａに相当するトランジスタＴ１をオンさせ
る。ツインメモリセル１００［ｉ］の右側のコントロー
ルゲート１０６Ｂの電圧ＶCGとして、読み出し電圧Ｖｒ
ｅａｄ（図８のＶＰ１＝例えば１．５Ｖ）を印加する。
ード動作を説明する。この場合、ツインメモリセル１０
０［ｉ］と同じ行にあるワードゲートＷＬ１に読み出し
用ワード線選択電圧としてＶｄｄ（例えば１．５Ｖ）を
印加して、その行の各トランジスタＴ２をオンさせる。
また、ツインメモリセル１００［ｉ］の左側（対向セ
ル）のコントロールゲート１０６Ａに、サブコントロー
ルゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（図
８のＶＰ２＝例えば３Ｖ）を印加して、ＭＯＮＯＳメモ
リ素子１０８Ａに相当するトランジスタＴ１をオンさせ
る。ツインメモリセル１００［ｉ］の右側のコントロー
ルゲート１０６Ｂの電圧ＶCGとして、読み出し電圧Ｖｒ
ｅａｄ（図８のＶＰ１＝例えば１．５Ｖ）を印加する。
【００９９】このとき、ワードゲート１０４の右側のＭ
ＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積
されていたか否かで、ＭＯＮＯＳメモリ素子１０８Ｂに
相当するトランジスタＴ３の動作は以下のように分かれ
る。
ＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積
されていたか否かで、ＭＯＮＯＳメモリ素子１０８Ｂに
相当するトランジスタＴ３の動作は以下のように分かれ
る。
【０１００】図１７は、ツインメモリセル１００［ｉ］
の右側（選択セル側）のコントロールゲート１０６Ｂへ
の印加電圧と、それによって制御されるＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）に相当するトランジスタＴ
３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を
示している。
の右側（選択セル側）のコントロールゲート１０６Ｂへ
の印加電圧と、それによって制御されるＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）に相当するトランジスタＴ
３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を
示している。
【０１０１】図１７に示すように、ＭＯＮＯＳメモリ素
子１０８Ｂ（選択セル）に電荷が蓄積されていない場合
には、コントロールゲート電圧ＶCGが低いしきい値電圧
Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対
して、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電
荷が蓄積されている場合には、選択サイドのコントロー
ルゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超え
ない限り電流Ｉｄｓが流れ始めない。
子１０８Ｂ（選択セル）に電荷が蓄積されていない場合
には、コントロールゲート電圧ＶCGが低いしきい値電圧
Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対
して、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電
荷が蓄積されている場合には、選択サイドのコントロー
ルゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超え
ない限り電流Ｉｄｓが流れ始めない。
【０１０２】ここで、データ読み出し時に選択サイドの
コントロールゲート１０６Ｂに印加される電圧Ｖｒｅａ
ｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ
中間電圧に設定されている。
コントロールゲート１０６Ｂに印加される電圧Ｖｒｅａ
ｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ
中間電圧に設定されている。
【０１０３】従って、ＭＯＮＯＳメモリ素子１０８Ｂ
（選択セル）に電荷が蓄積されていない場合には電流Ｉ
ｄｓが流れ、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セ
ル）に電荷が蓄積されている場合には電流Ｉｄｓが流れ
ないことになる。
（選択セル）に電荷が蓄積されていない場合には電流Ｉ
ｄｓが流れ、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セ
ル）に電荷が蓄積されている場合には電流Ｉｄｓが流れ
ないことになる。
【０１０４】ここで、図１６に示すように、データ読み
出し時には対向セルに接続されたビット線ＢＬ［ｉ］
（不純物層１１０［ｉ］）をセンスアンプに接続し、他
のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の
電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖに
それぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ
素子１０８Ｂ（選択セル）に電荷が蓄積されていない場
合には電流Ｉｄｓが流れるため、オン状態のトランジス
タＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ
［ｉ］に例えば２５μＡ以上の電流が流れる。これに対
し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷
が蓄積されている場合には電流Ｉｄｓが流れないため、
トランジスタＴ１，Ｔ２がオン状態であっても、対向セ
ルに接続されたビット線ＢＬ［ｉ］に流れる電流は例え
ば１０ｎＡ未満となる。よって、対向サイドのビット線
ＢＬ［ｉ］に流れる電流をセンスアンプにて検出するこ
とで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）からのデータ読み出しが可
能となる。
出し時には対向セルに接続されたビット線ＢＬ［ｉ］
（不純物層１１０［ｉ］）をセンスアンプに接続し、他
のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の
電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖに
それぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ
素子１０８Ｂ（選択セル）に電荷が蓄積されていない場
合には電流Ｉｄｓが流れるため、オン状態のトランジス
タＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ
［ｉ］に例えば２５μＡ以上の電流が流れる。これに対
し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷
が蓄積されている場合には電流Ｉｄｓが流れないため、
トランジスタＴ１，Ｔ２がオン状態であっても、対向セ
ルに接続されたビット線ＢＬ［ｉ］に流れる電流は例え
ば１０ｎＡ未満となる。よって、対向サイドのビット線
ＢＬ［ｉ］に流れる電流をセンスアンプにて検出するこ
とで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）からのデータ読み出しが可
能となる。
【０１０５】なお本実施の形態では、図１６に示すよう
に、ビット線ＢＬ［ｉ］，［ｉ＋２］にはビット線選択
トランジスタ（ｎ型ＭＯＳトランジスタ）２１７Ａが、
ビット線ＢＬ［ｉ−１］，［ｉ＋１］にはビット線選択
トランジスタ２１７Ｂが接続されている。
に、ビット線ＢＬ［ｉ］，［ｉ＋２］にはビット線選択
トランジスタ（ｎ型ＭＯＳトランジスタ）２１７Ａが、
ビット線ＢＬ［ｉ−１］，［ｉ＋１］にはビット線選択
トランジスタ２１７Ｂが接続されている。
【０１０６】これらの選択トランジスタ２１７Ａ，１２
７Ｂはサイズの関係で電流駆動能力を高く確保すること
は困難であり、本実施の形態では例えばチャネル幅Ｗ＝
０．９μｍ、チャネル長Ｌ＝０．８μｍとなっている。
７Ｂはサイズの関係で電流駆動能力を高く確保すること
は困難であり、本実施の形態では例えばチャネル幅Ｗ＝
０．９μｍ、チャネル長Ｌ＝０．８μｍとなっている。
【０１０７】センスアンプに接続されるビット線ＢＬ
［ｉ］には上述の電流を確保する必要上、ビット線選択
トランジスタ２１７Ａのゲート電圧ＢＳ０を、図１１に
示す回路により例えば４．５Ｖ（＝ＶＰ２）の高電圧に
設定している。
［ｉ］には上述の電流を確保する必要上、ビット線選択
トランジスタ２１７Ａのゲート電圧ＢＳ０を、図１１に
示す回路により例えば４．５Ｖ（＝ＶＰ２）の高電圧に
設定している。
【０１０８】一方、図１６の選択サイドのＭＯＮＯＳメ
モリ素子１０８Ａのソース側の電圧は０Ｖに近い電圧
（数十〜百ｍＶ程度）となる。このため、ビット線選択
トランジスタ２１７Ｂのバックゲートの影響は少ないの
で、そのゲート電圧ＢＳ１を、図１１と同様な回路によ
りＶｄｄ（＝ＶＰ１）に設定している。このゲートには
４．５Ｖを供給しなくてもよいので、４．５Ｖの電圧を
生成する図示しない昇圧回路（チャージポンプ）の負荷
を少なくできる。
モリ素子１０８Ａのソース側の電圧は０Ｖに近い電圧
（数十〜百ｍＶ程度）となる。このため、ビット線選択
トランジスタ２１７Ｂのバックゲートの影響は少ないの
で、そのゲート電圧ＢＳ１を、図１１と同様な回路によ
りＶｄｄ（＝ＶＰ１）に設定している。このゲートには
４．５Ｖを供給しなくてもよいので、４．５Ｖの電圧を
生成する図示しない昇圧回路（チャージポンプ）の負荷
を少なくできる。
【０１０９】なお、図１６において、選択セルをツイン
メモリセル１００［ｉ］の左側の不揮発性メモリ素子１
０８Ａとしたときには、リバースリードではビット線Ｂ
Ｌ［ｉ］がソースとなり、対向セル１０８Ｂに接続され
るビット線ＢＬ［ｉ＋１］がセンスアンプに接続される
ドレインとなる。よって、この場合には、ビット線選択
トランジスタ２１７Ａのゲート電圧ＢＳ０をＶｄｄと
し、ビット線選択トランジスタ２１７Ｂのゲート電圧Ｂ
Ｓ１を４．５Ｖに設定すればよい。
メモリセル１００［ｉ］の左側の不揮発性メモリ素子１
０８Ａとしたときには、リバースリードではビット線Ｂ
Ｌ［ｉ］がソースとなり、対向セル１０８Ｂに接続され
るビット線ＢＬ［ｉ＋１］がセンスアンプに接続される
ドレインとなる。よって、この場合には、ビット線選択
トランジスタ２１７Ａのゲート電圧ＢＳ０をＶｄｄと
し、ビット線選択トランジスタ２１７Ｂのゲート電圧Ｂ
Ｓ１を４．５Ｖに設定すればよい。
【０１１０】なお、選択ブロック内の非選択セルについ
ては、表２の通りの電圧設定となる。
ては、表２の通りの電圧設定となる。
【０１１１】次に、セクタ０内の選択ブロックと対向す
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表３の通りの電圧設定となり、その様
子を図１８に示す。図１８において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図１６に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表３の通りの電圧設定となり、その様
子を図１８に示す。図１８において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図１６に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。
【０１１２】選択ブロック及び対向ブロック以外であっ
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表３の通りの電圧設定
となり、その様子を図１９に示す。
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表３の通りの電圧設定
となり、その様子を図１９に示す。
【０１１３】この非選択ブロックでは、ビット線選択ト
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。
【０１１４】（メモリセルのプログラミング）図２０
は、ワード線ＷＬ１に接続されたツインメモリセル１０
０［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）のデータプログラミングに
ついて説明する図であり、図２１は選択ブロック内の電
圧設定の様子を示している。このデータプログラミング
動作の前には、後述するデータ消去動作が実施されてい
る。
は、ワード線ＷＬ１に接続されたツインメモリセル１０
０［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモ
リ素子１０８Ｂ（選択セル）のデータプログラミングに
ついて説明する図であり、図２１は選択ブロック内の電
圧設定の様子を示している。このデータプログラミング
動作の前には、後述するデータ消去動作が実施されてい
る。
【０１１５】図２０では、図１５と同じく、サブコント
ロールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位
（図８のＶＰ１＝例えば２．５Ｖ）とされ、サブコント
ロールゲート線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は
０Ｖとされている。ここで、オーバライド電位とは、ツ
インメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ
素子１０８Ａ（選択セルとは反対側の対向セル）のプロ
グラムの有無に拘わらず、ＭＯＮＯＳメモリ素子１０８
Ａに相当するトランジスタＴ１をオンさせてプログラム
電流を流すために必要な電位である。また、図２１の各
ワードゲート１０４の電位は、ワード線ＷＬ１により、
電源電圧Ｖｄｄより低い例えば１．０Ｖ程度のプログラ
ム用ワード線選択電圧に設定される。また、ツインメモ
リセル１００［ｉ＋１］の右側のコントロールゲート１
０８Ｂ（選択セル）の電位は、サブコントロールゲート
線ＳＣＧ［ｉ＋１］を介して、プログラム用コントロー
ルゲート電圧である図４に示す書き込み電圧Ｖｗｒｉｔ
ｅ（図８のＶＰ２＝例えば５．５Ｖ）に設定される。
ロールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位
（図８のＶＰ１＝例えば２．５Ｖ）とされ、サブコント
ロールゲート線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は
０Ｖとされている。ここで、オーバライド電位とは、ツ
インメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ
素子１０８Ａ（選択セルとは反対側の対向セル）のプロ
グラムの有無に拘わらず、ＭＯＮＯＳメモリ素子１０８
Ａに相当するトランジスタＴ１をオンさせてプログラム
電流を流すために必要な電位である。また、図２１の各
ワードゲート１０４の電位は、ワード線ＷＬ１により、
電源電圧Ｖｄｄより低い例えば１．０Ｖ程度のプログラ
ム用ワード線選択電圧に設定される。また、ツインメモ
リセル１００［ｉ＋１］の右側のコントロールゲート１
０８Ｂ（選択セル）の電位は、サブコントロールゲート
線ＳＣＧ［ｉ＋１］を介して、プログラム用コントロー
ルゲート電圧である図４に示す書き込み電圧Ｖｗｒｉｔ
ｅ（図８のＶＰ２＝例えば５．５Ｖ）に設定される。
【０１１６】次に、ビット線ＢＬの電圧設定について、
図２２を参照して説明する。図２２は、メインビット線
ＭＢＬに接続されるＹパス回路４１２の内部を概略的に
示している。
図２２を参照して説明する。図２２は、メインビット線
ＭＢＬに接続されるＹパス回路４１２の内部を概略的に
示している。
【０１１７】このＹパス回路４１２内には、メインビッ
ト線ＭＢＬをセンスアンプまたはビット線ドライバに接
続するための第１のトランジスタ５０１と、それ以外の
経路に接続するための第２のトランジスタ５０２とが設
けられる。第１，第２のトランジスタ５０１，５０２の
ゲートには相反する信号ＹＳ０，／ＹＳＯが入力され
る。
ト線ＭＢＬをセンスアンプまたはビット線ドライバに接
続するための第１のトランジスタ５０１と、それ以外の
経路に接続するための第２のトランジスタ５０２とが設
けられる。第１，第２のトランジスタ５０１，５０２の
ゲートには相反する信号ＹＳ０，／ＹＳＯが入力され
る。
【０１１８】第２のトランジスタ５０２のソースには、
スイッチ５０３を介して電源電圧Ｖｄｄ（１．８Ｖ）
と、例えば５μＡの定電流を流す定電流源５０４が設け
られている。
スイッチ５０３を介して電源電圧Ｖｄｄ（１．８Ｖ）
と、例えば５μＡの定電流を流す定電流源５０４が設け
られている。
【０１１９】プログラム時には、図２０及び図２１のビ
ット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、図２２
の第１のトランジスタ５０１を介してビット線ドライバ
に接続されて、プログラム用ビット線電圧である例えば
５Ｖに設定される。
ット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、図２２
の第１のトランジスタ５０１を介してビット線ドライバ
に接続されて、プログラム用ビット線電圧である例えば
５Ｖに設定される。
【０１２０】また、ビット線ＢＬ［ｉ＋２］は、図２２
の第２のトランジスタ５０２及びスイッチ５０３を介し
てＶｄｄに設定される。
の第２のトランジスタ５０２及びスイッチ５０３を介し
てＶｄｄに設定される。
【０１２１】ビット線ＢＬ［ｉ−１］，［ｉ］は共に、
図２２の第２のトランジスタ５０２及びスイッチ５０３
を介して定電流源５０４に接続される。ただし、ビット
線ＢＬ［ｉ−１］に接続されたＭＯＮＯＳセルは、その
コントロールゲート線ＣＧ［ｉ−１］が０Ｖのためオフ
しており、電流が流れないため定電流源５０４を介して
０Ｖに設定される。
図２２の第２のトランジスタ５０２及びスイッチ５０３
を介して定電流源５０４に接続される。ただし、ビット
線ＢＬ［ｉ−１］に接続されたＭＯＮＯＳセルは、その
コントロールゲート線ＣＧ［ｉ−１］が０Ｖのためオフ
しており、電流が流れないため定電流源５０４を介して
０Ｖに設定される。
【０１２２】こうすると、ツインメモリセル１００
［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、
ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方
で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９に
はチャンネルホットエレクトロン（ＣＨＥ）がトラップ
される。こうして、ＭＯＮＯＳメモリ素子１０８Ｂのプ
ログラミング動作が実施されて、データの「０」または
「１」が書き込まれる。
［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、
ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方
で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９に
はチャンネルホットエレクトロン（ＣＨＥ）がトラップ
される。こうして、ＭＯＮＯＳメモリ素子１０８Ｂのプ
ログラミング動作が実施されて、データの「０」または
「１」が書き込まれる。
【０１２３】ここで、プログラム用ワード線選択電圧を
約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ
［ｉ］を０Ｖとする方法もある。本実施の形態では、プ
ログラム用ワード線選択電圧を約１Ｖと上げてソース・
ドレイン間電流を増やしながらも、プログラム時にビッ
ト線ＢＬ［ｉ］に流れ込む電流を、定電流源５０４にて
制限しているので、ビット線ＢＬ［ｉ］の電圧を最適に
（０〜１Ｖの範囲で本実施形態では０．７Ｖ程度）に設
定でき、プログラム動作を最適に実施できるようにして
いる。
約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ
［ｉ］を０Ｖとする方法もある。本実施の形態では、プ
ログラム用ワード線選択電圧を約１Ｖと上げてソース・
ドレイン間電流を増やしながらも、プログラム時にビッ
ト線ＢＬ［ｉ］に流れ込む電流を、定電流源５０４にて
制限しているので、ビット線ＢＬ［ｉ］の電圧を最適に
（０〜１Ｖの範囲で本実施形態では０．７Ｖ程度）に設
定でき、プログラム動作を最適に実施できるようにして
いる。
【０１２４】上述の動作上、非選択のツインメモリセル
１００［ｉ＋１］の右側の不揮発性メモリ素子１０８Ａ
のコントロールゲートにも５．５Ｖが印加される。この
とき、ツインメモリセル１００［ｉ＋１］の右側のコン
トロールゲートＣＧ［ｉ＋２］を０Ｖとしているので、
本来ツインメモリセル１００［ｉ＋１］のソース・ドレ
イン間（ビット線間）には電流が流れない。しかし、ビ
ット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツイ
ンメモリセル１００［ｉ＋１］のソース・ドレイン間
（ビット線間）に高電界がかかると、パンチスルー電流
が流れて、ライトディスターブが生じてしまう。そこ
で、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖでなく、例え
ばＶｄｄとし、ソース・ドレイン間の電位差を小さくし
て、ライトディスターブを防止している。また、ビット
線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電圧、好ましく
はプログラム時のワード線選択電圧と同等以上とするこ
とで、メモリセル［ｉ＋１］のトランジスタＴ２をオン
しにくくなるため、それによってもディスターブを防止
することができる。
１００［ｉ＋１］の右側の不揮発性メモリ素子１０８Ａ
のコントロールゲートにも５．５Ｖが印加される。この
とき、ツインメモリセル１００［ｉ＋１］の右側のコン
トロールゲートＣＧ［ｉ＋２］を０Ｖとしているので、
本来ツインメモリセル１００［ｉ＋１］のソース・ドレ
イン間（ビット線間）には電流が流れない。しかし、ビ
ット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツイ
ンメモリセル１００［ｉ＋１］のソース・ドレイン間
（ビット線間）に高電界がかかると、パンチスルー電流
が流れて、ライトディスターブが生じてしまう。そこ
で、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖでなく、例え
ばＶｄｄとし、ソース・ドレイン間の電位差を小さくし
て、ライトディスターブを防止している。また、ビット
線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電圧、好ましく
はプログラム時のワード線選択電圧と同等以上とするこ
とで、メモリセル［ｉ＋１］のトランジスタＴ２をオン
しにくくなるため、それによってもディスターブを防止
することができる。
【０１２５】また、ビット線ＢＬ［ｉ＋１］に５Ｖを供
給する必要があるため、ビット線選択トランジスタ２１
７Ｂのゲートには、図１１と同様な回路によりＶＰ１＝
ＶＰ２＝８Ｖを印加している。一方、ビット線選択トラ
ンジスタ２１７Ａのゲートにも同じく８Ｖ（図１１のＶ
Ｐ１＝ＶＰ２＝８Ｖ）を印加した。ビット線ＢＬ［ｉ＋
２］に上述した理由でＶｄｄに設定する必要上、トラン
ジスタ２１７ＡのゲートにもＶｄｄより高い電圧を印加
する必要があるため、トランジスタ２１７Ｂのゲート電
圧と同じ８Ｖを使用した。なお、ビット線選択トランジ
スタ２１７Ａのゲート電圧は、Ｖｄｄ＋Ｖｔｈより高け
ればよい。
給する必要があるため、ビット線選択トランジスタ２１
７Ｂのゲートには、図１１と同様な回路によりＶＰ１＝
ＶＰ２＝８Ｖを印加している。一方、ビット線選択トラ
ンジスタ２１７Ａのゲートにも同じく８Ｖ（図１１のＶ
Ｐ１＝ＶＰ２＝８Ｖ）を印加した。ビット線ＢＬ［ｉ＋
２］に上述した理由でＶｄｄに設定する必要上、トラン
ジスタ２１７ＡのゲートにもＶｄｄより高い電圧を印加
する必要があるため、トランジスタ２１７Ｂのゲート電
圧と同じ８Ｖを使用した。なお、ビット線選択トランジ
スタ２１７Ａのゲート電圧は、Ｖｄｄ＋Ｖｔｈより高け
ればよい。
【０１２６】なお、選択ブロック内の非選択セルについ
ては、表２の通りの電圧設定となる。
ては、表２の通りの電圧設定となる。
【０１２７】次に、セクタ０内の選択ブロックと対向す
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表３の通りの電圧設定となり、その様
子を図２３に示す。図２３において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図２０に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表３の通りの電圧設定となり、その様
子を図２３に示す。図２３において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図２０に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。
【０１２８】選択ブロック及び対向ブロック以外であっ
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表３の通りの電圧設定
となり、その様子を図２４に示す。
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表３の通りの電圧設定
となり、その様子を図２４に示す。
【０１２９】この非選択ブロックでは、ビット線選択ト
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。
【０１３０】ツインメモリセル１００［ｉ］の左側のＭ
ＯＮＯＳメモリ素子１０８Ａをプログラムするには、ツ
インメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］
の各所の電位を、図２５に示すように設定すればよい。
ＯＮＯＳメモリ素子１０８Ａをプログラムするには、ツ
インメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］
の各所の電位を、図２５に示すように設定すればよい。
【０１３１】（メモリセルのデータ消去）図２６は、セ
クタ０内の全メモリセルを一括してデータ消去するため
の概略説明図であり、図２７にそのセクタ０の一部のメ
モリセルに対する設定電圧の様子が図示されている。
クタ０内の全メモリセルを一括してデータ消去するため
の概略説明図であり、図２７にそのセクタ０の一部のメ
モリセルに対する設定電圧の様子が図示されている。
【０１３２】図２６では、各ワードゲート１０４の電位
は、ワード線ＷＬによって０Ｖに設定され、サブコント
ロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋
１］，［ｉ＋２］によって、コントロールゲート１０６
Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度の消去用
コントロールゲート線電圧ＶＮＣＧに設定される。さら
に、ビット線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，
［ｉ＋２］の各電位は、ビット線選択トランジスタ２１
７Ａ，２１７Ｂ，ビット線ドライバにより例えば４．５
〜５Ｖの消去用ビット線電圧に設定される。
は、ワード線ＷＬによって０Ｖに設定され、サブコント
ロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋
１］，［ｉ＋２］によって、コントロールゲート１０６
Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度の消去用
コントロールゲート線電圧ＶＮＣＧに設定される。さら
に、ビット線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，
［ｉ＋２］の各電位は、ビット線選択トランジスタ２１
７Ａ，２１７Ｂ，ビット線ドライバにより例えば４．５
〜５Ｖの消去用ビット線電圧に設定される。
【０１３３】こうすると、各ＭＯＮＯＳメモリ素子１０
８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた
電子は、コントロールゲートに印加された消去用コント
ロールゲート電圧と、ビット線に印加された消去用ビッ
ト線電圧とで形成される電界により、トンネル効果によ
り抜かれて消去される。これにより、複数のツインメモ
リセルにて同時にデータ消去が可能となる。なお、消去
動作としては、上述のものとは異なり、ビットとなる不
純物層の表面のバンド−バンドトンネリングによりホッ
トホールを形成し、蓄えられていたエレクトロンを消去
するものであっても良い。
８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた
電子は、コントロールゲートに印加された消去用コント
ロールゲート電圧と、ビット線に印加された消去用ビッ
ト線電圧とで形成される電界により、トンネル効果によ
り抜かれて消去される。これにより、複数のツインメモ
リセルにて同時にデータ消去が可能となる。なお、消去
動作としては、上述のものとは異なり、ビットとなる不
純物層の表面のバンド−バンドトンネリングによりホッ
トホールを形成し、蓄えられていたエレクトロンを消去
するものであっても良い。
【０１３４】また、セクタ内を一括してデータ消去する
ものに限らず、時分割でデータ消去しても良い。
ものに限らず、時分割でデータ消去しても良い。
【０１３５】次に、セクタ０内の選択ブロックと対向す
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表３の通りの電圧設定となり、その様
子を図２８に示す。図２８において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図２４に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。この対向ブロック内の各セルでは、コントロールゲ
ート線ＣＧとビット線ＢＬとが共に０Ｖであるので、デ
ィスターブが生ずることはない。
るセクタ１内の対向ブロック（スモールブロック２１
５）では、上述の表３の通りの電圧設定となり、その様
子を図２８に示す。図２８において、各ワード線ＷＬの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ０，１で共用されるため、図２４に示す選択ブロック
内と同じ設定となる。ビット線は全て０Ｖに設定され
る。この対向ブロック内の各セルでは、コントロールゲ
ート線ＣＧとビット線ＢＬとが共に０Ｖであるので、デ
ィスターブが生ずることはない。
【０１３６】選択ブロック及び対向ブロック以外であっ
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表３の通りの電圧設定
となり、その様子を図２９に示す。
て、セクタ０〜６３に存在する非選択ブロック（スモー
ルブロック２１５）では、上述の表３の通りの電圧設定
となり、その様子を図２９に示す。
【０１３７】この非選択ブロックでは、ビット線選択ト
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。ただし、ビット線ＢＬの電圧はほとんど０
Ｖに近い電圧であるので、この非選択ブロック内のセル
でもディスターブが生ずるとこはない。
ランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線
ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設
定される。ビット線選択トランジスタ２１７Ａ，２１７
Ｂがオフしているので、ビット線ＢＬはフローティング
状態となる。ただし、ビット線ＢＬの電圧はほとんど０
Ｖに近い電圧であるので、この非選択ブロック内のセル
でもディスターブが生ずるとこはない。
【０１３８】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【０１３９】例えば、不揮発性メモリ素子１０８Ａ，１
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
【０１４０】また、上述の実施形態では、セクタ領域の
分割数、ラージブロック、スモールブロックの分割数及
びスモールメモリブロック内のメモリセル数については
一例であり、他の種々の変形実施が可能である。ちなみ
に、ラージブロックの分割数を８としたのはメタル配線
ピッチの制約から決められた。もしメタル配線ピッチを
狭く出来れば、分割数をさらに増やすことができる。例
えば１６分割にすれば、１本のコントロールゲート線の
負荷容量（ゲート容量）はさらに減るので、より高速駆
動が可能となる。ただし、１６分割とするとメインコン
トロールゲート線の数が増えるので、ライン＆スペース
を狭くするか、面積を増大させるしかない。また、コン
トロールゲートドライバの数も増えるので、その分面積
が増大する。
分割数、ラージブロック、スモールブロックの分割数及
びスモールメモリブロック内のメモリセル数については
一例であり、他の種々の変形実施が可能である。ちなみ
に、ラージブロックの分割数を８としたのはメタル配線
ピッチの制約から決められた。もしメタル配線ピッチを
狭く出来れば、分割数をさらに増やすことができる。例
えば１６分割にすれば、１本のコントロールゲート線の
負荷容量（ゲート容量）はさらに減るので、より高速駆
動が可能となる。ただし、１６分割とするとメインコン
トロールゲート線の数が増えるので、ライン＆スペース
を狭くするか、面積を増大させるしかない。また、コン
トロールゲートドライバの数も増えるので、その分面積
が増大する。
【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置に用いられるメモリセルの断面図である。
憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中
の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）
中の一つのメモリブロックの平面図、図２（Ｄ）は図２
（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）
は図２（Ｄ）中の一つのスモールブロックの平面図であ
る。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のス
モールメモリブロックとその配線とを説明するための概
略説明図である。
モールメモリブロックとその配線とを説明するための概
略説明図である。
【図４】図３に示すスモールメモリブロックの回路図で
ある。
ある。
【図５】図３に示すスモールブロックとローカルドライ
バ領域との関係を示す図である。
バ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロック
とローカルドライバ領域との関係を示す概略説明図であ
る。
とローカルドライバ領域との関係を示す概略説明図であ
る。
【図７】隣接する２セクタの周辺駆動回路を示すブロッ
ク図である。
ク図である。
【図８】図７に示すコントロールゲート電圧制御回路Ｅ
ＯＣＴＬの一例を示す回路図である。
ＯＣＴＬの一例を示す回路図である。
【図９】図７に示すコントロールゲート線ドライバＣＧ
ＤＲＶの一例を示す回路図である。
ＤＲＶの一例を示す回路図である。
【図１０】図７に示すワード線ドライバＷＬＤＲＶの一
例を示す回路図である。
例を示す回路図である。
【図１１】図７に示す２セクタ制御回路ＳＥＣ２ＣＴＬ
中に含まれるビット線選択電圧制御回路４３０の一例を
示す回路図である。
中に含まれるビット線選択電圧制御回路４３０の一例を
示す回路図である。
【図１２】図７に示すビット線ドライバＢＳＤＲＶ
［０］の一例を示す回路図である。
［０］の一例を示す回路図である。
【図１３】選択ブロック、それと対向する非選択の対向
ブロック、及びその他の非選択ブロックを示す概略説明
図である。
ブロック、及びその他の非選択ブロックを示す概略説明
図である。
【図１４】図１に示すメモリセルの等価回路図である。
【図１５】図１に示す不揮発性半導体記憶装置でのデー
タ読み出し動作を説明するための概略説明図である。
タ読み出し動作を説明するための概略説明図である。
【図１６】データ読み出し時での選択ブロック内の電圧
設定を説明するための概略説明図である。
設定を説明するための概略説明図である。
【図１７】図１に示すメモリセルでのコントロールゲー
ト電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示
す特性図である。
ト電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示
す特性図である。
【図１８】データ読み出し時での非選択の対向ブロック
内の電圧設定を説明するための概略説明図である。
内の電圧設定を説明するための概略説明図である。
【図１９】データ読み出し時での対向ブロック以外の非
選択ブロック内の電圧設定を説明するための概略説明図
である。
選択ブロック内の電圧設定を説明するための概略説明図
である。
【図２０】図１に示す不揮発性半導体記憶装置でのデー
タ書き込み（プログラム）動作を説明するための概略説
明図である。
タ書き込み（プログラム）動作を説明するための概略説
明図である。
【図２１】データプログラム時での選択ブロック内の電
圧設定を説明するための概略説明図である。
圧設定を説明するための概略説明図である。
【図２２】ビット線に接続されるＹパス回路を概略的に
示す回路図である。
示す回路図である。
【図２３】データプログラム時での非選択の対向ブロッ
ク内の電圧設定を説明するための概略説明図である。
ク内の電圧設定を説明するための概略説明図である。
【図２４】データプログラム時での対向ブロック以外の
非選択ブロック内の電圧設定を説明するための概略説明
図である。
非選択ブロック内の電圧設定を説明するための概略説明
図である。
【図２５】図２１とは異なる選択サイドのメモリ素子に
対するデータプログラム時での選択ブロック内の電圧設
定を説明するための概略説明図である。
対するデータプログラム時での選択ブロック内の電圧設
定を説明するための概略説明図である。
【図２６】図１に示す不揮発性半導体記憶装置でのデー
タ消去動作を説明するための概略説明図である。
タ消去動作を説明するための概略説明図である。
【図２７】データ消去時での選択ブロック内の電圧設定
を説明するための概略説明図である。
を説明するための概略説明図である。
【図２８】データ消去時での非選択の対向ブロック内の
電圧設定を説明するための概略説明図である。
電圧設定を説明するための概略説明図である。
【図２９】データ消去時での対向ブロック以外の非選択
ブロック内の電圧設定を説明するための概略説明図であ
る。
ブロック内の電圧設定を説明するための概略説明図であ
る。
１００ ツインメモリセル １０２ Ｐ型ウェル １０４ ワードゲート １０６Ａ，１０６Ｂ コントロールゲート（線） １０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳ
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ領域 ２０１ グローバルワード線デコーダ ２１０ セクタ領域 ２１２ ラージブロック ２１４ メモリブロック ２１５ スモールブロック（ブロック領域） ２１６ スモールメモリブロック ２１７Ａ，２１７Ｂ ビット線選択トランジスタ ２２０Ａ，２２０Ｂ ローカルドライバ領域 ３００，３０１ ＣＧ（コントロールゲート）ドライバ ４００ プリデコーダ ４０２−０〜４０２−６３ グローバルデコーダ ４０４ Ｙデコーダ ４１０ Ｙ選択ドライバ ４１２ Ｙパス回路 ４２０，４２２，４３２，４３４ Ｐ型ＭＯＳトランジ
スタ ４３０ ビット線選択電圧制御回路 ５０１ 第１のトランジスタ ５０２ 第２のトランジスタ ５０３ スイッチ ５０４ 定電流源 ＷＬ ワード線 ＧＷＬ グローバルワード線 ＢＬ ビット線 ＳＢＬ サブビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線 ＭＣＧ メインコントロールゲート線 ＣＧＤＲＶ コントロールゲート線ドライバ ＷＬＤＲＶ ワード線ドライバ ＢＳＤＲＶ ビット線選択ドライバ ＥＯＣＴＬ コントロールゲート電圧制御回路
メモリ素子） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００ メモリセルアレイ領域 ２０１ グローバルワード線デコーダ ２１０ セクタ領域 ２１２ ラージブロック ２１４ メモリブロック ２１５ スモールブロック（ブロック領域） ２１６ スモールメモリブロック ２１７Ａ，２１７Ｂ ビット線選択トランジスタ ２２０Ａ，２２０Ｂ ローカルドライバ領域 ３００，３０１ ＣＧ（コントロールゲート）ドライバ ４００ プリデコーダ ４０２−０〜４０２−６３ グローバルデコーダ ４０４ Ｙデコーダ ４１０ Ｙ選択ドライバ ４１２ Ｙパス回路 ４２０，４２２，４３２，４３４ Ｐ型ＭＯＳトランジ
スタ ４３０ ビット線選択電圧制御回路 ５０１ 第１のトランジスタ ５０２ 第２のトランジスタ ５０３ スイッチ ５０４ 定電流源 ＷＬ ワード線 ＧＷＬ グローバルワード線 ＢＬ ビット線 ＳＢＬ サブビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線 ＭＣＧ メインコントロールゲート線 ＣＧＤＲＶ コントロールゲート線ドライバ ＷＬＤＲＶ ワード線ドライバ ＢＳＤＲＶ ビット線選択ドライバ ＥＯＣＴＬ コントロールゲート電圧制御回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年５月２７日（２００２．５．２
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】本発明の一態様に係る不
揮発性半導体記憶装置は、１つのワードゲートと、第
１，第２のコントロールゲートとにより制御される第
１，第２の不揮発性メモリ素子とを有するツインメモリ
セルを、相交差する第１及び第２の方向にそれぞれ複数
配列してなるメモリセルアレイ領域と、 前記メモリセルアレイ領域を分割した複数のブロック領
域の各々に設けられ、前記ツインメモリセルの前記第
１，第２の不揮発性メモリ素子に接続されて前記第１の
方向に沿って延びる複数のサブビット線と、 前記第１の方向に沿って配置された前記ブロック領域に
亘って延在形成され、前記第１の方向に沿って配置され
た前記ブロック領域内の前記複数のサブビット線の各々
に共通接続される複数のメインビット線と、 前記複数のメインビット線の各々と、前記複数のサブビ
ット線の各々との共通接続箇所に設けられ、制御電圧に
基づいて接続／非接続をそれぞれ選択する複数のビット
線選択スイッチング素子と、 前記複数のビット線選択スイッチング素子に前記制御電
圧を供給するビット線選択ドライバと、 を有する。
揮発性半導体記憶装置は、１つのワードゲートと、第
１，第２のコントロールゲートとにより制御される第
１，第２の不揮発性メモリ素子とを有するツインメモリ
セルを、相交差する第１及び第２の方向にそれぞれ複数
配列してなるメモリセルアレイ領域と、 前記メモリセルアレイ領域を分割した複数のブロック領
域の各々に設けられ、前記ツインメモリセルの前記第
１，第２の不揮発性メモリ素子に接続されて前記第１の
方向に沿って延びる複数のサブビット線と、 前記第１の方向に沿って配置された前記ブロック領域に
亘って延在形成され、前記第１の方向に沿って配置され
た前記ブロック領域内の前記複数のサブビット線の各々
に共通接続される複数のメインビット線と、 前記複数のメインビット線の各々と、前記複数のサブビ
ット線の各々との共通接続箇所に設けられ、制御電圧に
基づいて接続／非接続をそれぞれ選択する複数のビット
線選択スイッチング素子と、 前記複数のビット線選択スイッチング素子に前記制御電
圧を供給するビット線選択ドライバと、 を有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】図２（Ｃ）に示すように、図２（Ｂ）に示
す各一つのセクタ領域２１０は、第１の方向Ａにて８個
のラージブロック２１２に分割されている。この各ラー
ジブロック２１２は、図２（Ｄ）に示すように、第１の
方向Ａにて８個のスモールブロック２１５に分割されて
いる。
す各一つのセクタ領域２１０は、第１の方向Ａにて８個
のラージブロック２１２に分割されている。この各ラー
ジブロック２１２は、図２（Ｄ）に示すように、第１の
方向Ａにて８個のスモールブロック２１５に分割されて
いる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】また、左側のローカルドライバ領域２２０
Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，
２，…６２を駆動するローカルワード線ドライバＷＬＤ
ＲＶ０，…ＷＬＤＲＶ６２が配置されている。右側のロ
ーカルドライバ領域２２０Ｂには、セクタ０，１内の奇
数番目のワード線ＷＬ１，３，…６３を駆動するローカ
ルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が
配置されている。
Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，
２，…６２を駆動するローカルワード線ドライバＷＬＤ
ＲＶ０，…ＷＬＤＲＶ６２が配置されている。右側のロ
ーカルドライバ領域２２０Ｂには、セクタ０，１内の奇
数番目のワード線ＷＬ１，３，…６３を駆動するローカ
ルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が
配置されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】さらに、図５及び図６に示すように、右側
のローカルドライバ領域２２０Ｂには、セクタ０，１の
例えば奇数番目のサブビット線ＳＢＬに接続されたビッ
ト線選択ゲート２１７Ａを駆動するローカルビット線ド
ライバＢＳＤＲＶ１が配置されている。左側のローカル
ドライバ領域２２０Ａには、セクタ０，１の例えば偶数
番目のサブビット線ＳＢＬに接続されたビット線選択ゲ
ート２１７Ｂを駆動するローカルビット線ドライバＢＳ
ＤＲＶ０が配置されている。
のローカルドライバ領域２２０Ｂには、セクタ０，１の
例えば奇数番目のサブビット線ＳＢＬに接続されたビッ
ト線選択ゲート２１７Ａを駆動するローカルビット線ド
ライバＢＳＤＲＶ１が配置されている。左側のローカル
ドライバ領域２２０Ａには、セクタ０，１の例えば偶数
番目のサブビット線ＳＢＬに接続されたビット線選択ゲ
ート２１７Ｂを駆動するローカルビット線ドライバＢＳ
ＤＲＶ０が配置されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正内容】
【００８３】図１１は、ビット線選択用高電圧ＶＰＢＳ
［０］を出力するビット線選択電圧制御回路４３０の一
例を示す。図１１において、プリデコード出力がＨＩＧ
Ｈであれば、Ｐ型ＭＯＳトランジスタ４３２がオフ、Ｐ
型ＭＯＳトランジスタ４３４がオンして、ビット線選択
用高電圧ＶＰＢＳ［０］としてＶＰ２が出力される。逆
に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳト
ランジスタ４３２がオン、Ｐ型ＭＯＳトランジスタ４３
４がオフして、ビット線選択用高電圧ＶＰＢＳ［０］と
してＶＰ１が出力される。
［０］を出力するビット線選択電圧制御回路４３０の一
例を示す。図１１において、プリデコード出力がＨＩＧ
Ｈであれば、Ｐ型ＭＯＳトランジスタ４３２がオフ、Ｐ
型ＭＯＳトランジスタ４３４がオンして、ビット線選択
用高電圧ＶＰＢＳ［０］としてＶＰ２が出力される。逆
に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳト
ランジスタ４３２がオン、Ｐ型ＭＯＳトランジスタ４３
４がオフして、ビット線選択用高電圧ＶＰＢＳ［０］と
してＶＰ１が出力される。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AB03 AC02 AC03 AD02 AD03 AD04 AD05 AD08 AD10 AE07
Claims (12)
- 【請求項１】 １つのワードゲートと、第１，第２のコ
ントロールゲートにより制御される第１，第２の不揮発
性メモリ素子とを有するツインメモリセルを、相交差す
る第１及び第２の方向にそれぞれ複数配列してなるメモ
リセルアレイ領域と、 前記メモリセルアレイ領域を分割した複数のブロック領
域の各々に設けられ、前記ツインメモリセルの前記第
１，第２の不揮発性メモリ素子に接続されて前記第１の
方向に沿って延びる複数のサブビット線と、 前記第１の方向に沿って配置された前記ブロック領域に
亘って延在形成され、前記第１の方向に沿って配置され
た前記ブロック領域内の前記複数のサブビット線の各々
に共通接続される複数のメインビット線と、 前記複数のメインビット線の各々と、前記複数のサブビ
ット線の各々との共通接続箇所に、制御電圧に基づいて
接続／非接続をそれぞれ選択する複数のビット線選択ス
イッチング素子と、 前記複数のビット線選択スイッチング素子に前記制御電
圧を供給するビット線選択ドライバと、 を有し、 前記複数のビット線選択スイッチング素子は、前記複数
のサブビット線のうち、前記第２の方向にて１本置きに
配置された半数のサブビット線に接続された第１のビッ
ト線選択スイッチング素子群と、残りの半数のサブビッ
ト線に接続された第２のビット線選択スイッチング素子
群とを有し、 前記ビット線選択ドライバは、前記第１のビット線選択
スイッチング素子群に第１の制御電圧を供給する第１の
ビット線選択ドライバと、前記第２のビット線選択スイ
ッチング素子群に第２の制御電圧を供給する第２のビッ
ト線選択ドライバとを有し、 前記ツインメモリセルの前記第１，第２の不揮発性メモ
リ素子の一方よりデータ読み出しをする時であって、前
記ツインメモリセルのソースとなるビット線に接続され
たビット線選択スイッチング素子が前記第１のビット線
選択スイッチング素子群に含まれる時に、前記第１のビ
ット線選択ドライバは前記第２の制御電圧より低い前記
第１の制御電圧を前記第１のビット線選択スイッチング
素子群に供給し、 前記ツインメモリセルの前記第１，第２の不揮発性メモ
リ素子の他方よりデータ読み出しをする時であって、前
記ツインメモリセルのソースとなるビット線に接続され
たビット線選択スイッチング素子が前記第２のビット線
選択スイッチング素子群に含まれる時に、前記第２のビ
ット線選択ドライバは前記第１の制御電圧より低い前記
第２の制御電圧を前記第２のビット線選択スイッチング
素子群に供給することを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 請求項１において、 前記第１，第２の制御電圧の各々として、低電圧は電源
電圧に設定され、高電圧は前記電源電圧を昇圧した電圧
に設定されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】 請求項１または２において、 前記ツインメモリセルの第１，第２の不揮発性メモリ素
子のうち、データが読み出される選択側の素子に接続さ
れた前記ビット線をソースとし、データが読み出されな
い非選択側の素子に接続されたビット線をドレインと
し、リバースリードでデータ読み出しを行うことを特徴
とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１または２において、 前記ツインメモリセルの第１，第２の不揮発性メモリ素
子のうち、データが読み出される選択側の素子に接続さ
れた前記ビット線をドレインとし、データが読み出され
ない非選択側の素子に接続された前記ビット線をソース
とし、フォワードリードでデータ読み出し行うことを特
徴とする不揮発性半導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれかにおいて、 前記第１，第２の制御電圧を、前記第１，第２のビット
線選択ドライバに供給するビット線選択電圧制御回路を
さらに有することを特徴とする不揮発性半導体記憶装
置。 - 【請求項６】 請求項５において、 読み出し対象となる前記第１，第２の不揮発性メモリ素
子を特定するアドレス信号をプリデコードするプリデコ
ーダをさらに有し、 前記ビット線選択電圧制御回路は、前記プリデコーダか
らのプリデコード出力に従って、前記第１，第２の制御
電圧の各々を、前記低電圧または前記高電圧に設定する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項７】 請求項６において、 前記第１，第２のビット線選択ドライバは、前記第１の
方向に沿って配列された複数のブロック領域の各一つに
それぞれ対応して設けられ、 前記ビット線選択電圧制御回路は、前記第１の方向に沿
って配列される前記複数のブロック領域の各一つに対応
して設けられた前記第１，第２のビット線選択ドライバ
に、それぞれ前記第１，第２の制御電圧を供給すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項８】 請求項７において、 前記プリデコーダからの前記ブリデコード出力に基づい
て、前記第２の方向に沿って配列されたブロック領域を
一括して選択するグローバルデコーダがさらに設けら
れ、 前記第１，第２のビット線選択ドライバは、前記グロー
バルワードデコードからのデコード出力がアクティブで
あるときに、前記第１，第２の制御電圧を前記第１，第
２のビット線選択スイッチング素子群に供給することを
特徴とする不揮発性半導体記憶装置。 - 【請求項９】 請求項１乃至８のいずれかにおいて、 前記第１，第２のビット線選択ドライバは、前記複数の
ブロック領域の各々と前記第２の方向にて隣接するロー
カルドライバ領域にそれぞれ配置されていることを特徴
とする不揮発性半導体記憶装置。 - 【請求項１０】 請求項９において、 前記ローカルドライバ領域は、第２の方向にて奇数番目
の前記ブロック領域と偶数番目の前記ブロック領域とを
前記第２の方向にて挟んだ両側にそれぞれ設けられてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項１１】 請求項１０において、 前記奇数番目のブロック領域と前記偶数番目のブロック
領域とにそれぞれ配置された複数のサブビット線のう
ち、前記第２の方向にて１本置きに配置された半数のサ
ブビット線に前記第１のビット線選択スイッチング素子
群が接続され、残りの半数のサブビット線には前記第２
のビット線選択スイッチング素子群が接続され、 前記奇数番目のブロック領域と隣接する前記ローカルド
ライバ領域には、前記第１のビット線選択スイッチング
素子群を駆動する前記第１のビット線選択ドライバが設
けられ、 前記偶数番目のブロック領域と隣接する前記ローカルド
ライバ領域には、前記第２のビット線選択スイッチング
素子群を駆動する前記第２のビット線選択ドライバが設
けられていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項１２】 請求項１乃至１１のいずれかにおい
て、 前記第１，第２の不揮発性メモリ素子の各々は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとして有し、前記トラップサ
イトにデータをプログラムすることを特徴とする不揮発
性半導体記憶装置。
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