JP2008191442A - 表示ドライバｉｃ - Google Patents

Abstract

【課題】表示ドライバＩＣに混載されるメモリにおけるオフリーク電流を低減し、且つ、そのメモリの通常時の動作を安定化すること。
【解決手段】本発明によれば、混載メモリ１０を備える表示ドライバＩＣ１が提供される。すなわち、本発明に係る表示ドライバＩＣ１は、表示画像に対応したデジタルデータＤＬが格納されるメモリ１０を内部に搭載している。更に、本発明に係る表示ドライバＩＣ１は、当該メモリ１０に対する電力供給をＯＮ／ＯＦＦするスイッチ回路５０を備えている。メモリ１０が第１の電圧ＶＤＤで動作するように構成されるのに対し、当該スイッチ回路５０は、第１の電圧ＶＤＤよりも高い第２の電圧ＶＡで動作するように構成される。スイッチ回路５０には、ドライバ回路３０用の高電圧電源回路２０から電力が供給される。
【選択図】図１

Description

本発明は、表示パネルでの画像の表示を制御する表示ドライバＩＣに関する。特に、本発明は、混載メモリを備える表示ドライバＩＣに関する。

画像表示装置の一種として、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）が知られている。液晶ディスプレイは、画像が表示される液晶パネルと、その画像表示を制御するＩＣチップであるＬＣＤドライバＩＣを備えている。ＬＣＤドライバＩＣは、表示画像に対応するデジタルデータ（表示データ）を階調電圧に変換し、その階調電圧を液晶パネルの画素に印加する。その結果、液晶パネルにおいて画像が表示される。

表示データを格納するためのメモリとしては、一般的にＳＲＡＭが用いられる（例えば、特許文献１参照）。そのＳＲＡＭは、ＬＣＤドライバＩＣから独立して設けられる場合もあるし、ＬＣＤドライバＩＣ内部に設けられる場合もある。ＳＲＡＭがＬＣＤドライバＩＣ内に設けられる場合、そのＳＲＡＭは特に、「混載ＳＲＡＭ（eSRAM，embedded SRAM）」と呼ばれる。

一般的に、液晶ディスプレイがスタンバイモードになるとき、表示データが格納されるＳＲＡＭもスタンバイモードになる。消費電力を低減するためには、スタンバイモード時のＳＲＡＭにおけるリーク電流を抑えることが重要である。例えば、特許文献１に記載されている携帯電話は、メインディスプレイとサブディスプレイの２画面を備えており、ＳＲＡＭは、メインディスプレイ用のメモリ領域とサブディスプレイ用のメモリ領域に区分されている。そのような携帯電話においては、メインディスプレイは使用されず、サブディスプレイだけが使用される場合がある。その場合、メインディスプレイ用のメモリ領域でのリーク電流を抑えることが重要である。

特許文献２には、ＳＲＡＭセルにおけるリーク電流の値を小さく保つための技術が記載されている。その従来技術によれば、電源線あるいはグランド線とＳＲＡＭセルとの間に、ワード線に同期してスイッチングするスイッチトランジスタが設けられる。そのスイッチトランジスタは、ワード線が活性化される場合にはＯＮし、データ保持状態ではＯＦＦする。ＯＦＦの場合、ＳＲＡＭセルに実効的にかかる電圧が低下し、ＤＩＢＬ（Drain Induced Barrier Lowering）効果と基板バイアス効果によりリーク電流が減る。

特開２００５−２１５６４３号公報 特開２００５−２９３６２９号公報

スタンバイモード時のＳＲＡＭにおけるリーク電流を抑えるために、電源とＳＲＡＭとの間にパワー制御用のスイッチトランジスタを設けることが考えられる。しかしながら、単純に電源とＳＲＡＭとの間にスイッチトランジスタを設けただけでは、通常動作モード時、そのスイッチトランジスタでの電位ドロップにより、メモリ動作が不安定になることが懸念される。電位ドロップを少しでも低減するためにスイッチトランジスタの面積を拡大した場合、チップ面積が増大してしまう。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によれば、混載メモリ（１０）を備える表示ドライバＩＣ（１）が提供される。すなわち、本発明に係る表示ドライバＩＣ（１）は、表示画像に対応したデジタルデータ（ＤＬ）が格納されるメモリ（１０）を内部に搭載している。集積度を上げるため、そのメモリ（１０）のメモリセル（１１）は、一般的に低耐圧トランジスタ（Ｔ１）で構成される。

更に、本発明に係る表示ドライバＩＣ（１）は、当該メモリ（１０）に対する電力供給をＯＮ／ＯＦＦするスイッチ回路（５０）を備えている。これにより、スタンバイモード時のメモリ（１０）におけるオフリーク電流が低減される。また、メモリ（１０）が第１の電圧（ＶＤＤ）で動作するように構成されるのに対し、当該スイッチ回路（５０）は、第１の電圧（ＶＤＤ）よりも高い第２の電圧（ＶＡ）で動作するように構成される。つまり、メモリ（１０）で用いられるセルトランジスタ（Ｔ１）の耐圧よりも、スイッチ回路（５０）で用いられるスイッチトランジスタ（Ｔ２）の耐圧の方が高く、高耐圧トランジスタがスイッチトランジスタ（Ｔ２）として用いられる。スイッチトランジスタ（Ｔ２）の駆動能力が高いため、上記課題が克服される。すなわち、通常動作モード時に、スイッチトランジスタ（Ｔ２）での電位ドロップによりメモリ動作が不安定になることが防止される。

スイッチ回路（５０）の電源としては、表示ドライバＩＣ（１）内のドライバ回路（３０）用の電源が共用されればよい。より詳細には、本発明に係る表示ドライバＩＣ（１）は、上記メモリ（１０）及びスイッチ回路（５０）に加えて、電源回路（２０）とドライバ回路（３０）を搭載している。電源回路（２０）は、第１の電圧（ＶＤＤ）よりも高い第３の電圧（ＶＨ）を生成する。ドライバ回路（３０）は、その第３の電圧（ＶＨ）を用いて上記デジタルデータ（ＤＬ）を階調電圧（ＶＧ）に変換し、その階調電圧（ＶＧ）を表示パネル（１００）に出力する。この電源回路（２０）が表示駆動用の電源であり、本発明に係るスイッチ回路（５０）にはその電源回路（２０）から電力が供給される。スイッチ回路（５０）用の特別な電源を追加する必要がないので、チップ面積は増大しない。これは、表示ドライバＩＣ（１）ならではの工夫であると言える。

一般的に、ドライバ回路（３０）は、高い階調電圧（ＶＨ〜ＶＬ）を扱うため、高耐圧トランジスタ（Ｔ３）を備えている。従って、本発明に係るスイッチ回路（５０）内のスイッチトランジスタ（Ｔ２）として、ドライバ回路（３０）内の高耐圧トランジスタ（Ｔ３）と同じものを用いることもできる。つまり、スイッチ回路（５０）内で必要な高耐圧トランジスタ（Ｔ２）と、ドライバ回路（３０）内で必要な高耐圧トランジスタ（Ｔ３）とを、同じプロセスで作成することができる。このことも、表示ドライバＩＣ（１）ならではの工夫であると言える。

本発明に係る表示ドライバＩＣによれば、スイッチ回路５０により、スタンバイモード時の混載メモリにおけるリーク電流が低減される。更に、通常動作モード時に、スイッチトランジスタでの電位ドロップによりメモリ動作が不安定になることが防止される。

添付図面を参照して、本発明の実施の形態に係る表示装置及び表示ドライバＩＣを説明する。表示装置としては、液晶ディスプレイが例示される。

１．第１の実施の形態
図１は、本発明の第１の実施の形態に係る表示装置の構成を示すブロック図である。表示装置は、表示ドライバＩＣ１と表示パネル１００を備えている。表示ドライバＩＣ１は、表示パネル１００での画像表示を制御するＩＣであり、１チップで構成されている。表示ドライバＩＣ１には、外部電源２００から電源電圧ＶＤＤ（例：１．５Ｖ）が供給される。

表示パネル１００は、例えば液晶パネルである。その表示パネル１００は、マトリックス状に配置された複数の画素１１０を有している。また、複数のゲート線Ｘ０〜Ｘｍと複数のソース線Ｙ０〜Ｙｎが互いに交差するように形成されており、それぞれの交差点に画素１１０が形成されている。各画素１１０は、ＴＦＴ(Thin Film Transistor)と、液晶素子と、コモン電極とを有する。液晶素子の一端はＴＦＴに接続され、その他端は所定のコモン電圧ＶＣＯＭが印加されるコモン電極に接続される。

１本のゲート線Ｘにつながる１ラインの画素１１０には、表示ドライバＩＣ１からソース線Ｙ０〜Ｙｎを介して、表示データの階調に応じた階調電圧（画素電圧）が同時に印加される。ゲート線Ｘ０〜Ｘｍが順番に駆動されることによって、画像が表示パネル１００に表示される。このとき、一般的な液晶ディスプレイにおいては、フリッカの低減や液晶素子の劣化を抑制するために、フレーム反転駆動方式、ライン反転駆動方式、ドット反転駆動方式といった「反転駆動方式」が採用される。反転駆動方式では、画素１１０に印加される画素電圧の“極性”が所定の期間ごとに反転する、あるいは、隣接画素１１０間でその“極性”が反転する。ここで、極性とは、コモン電極のコモン電圧ＶＣＯＭを基準とした場合の画素電圧の正負を示す。つまり、１つの階調に対して、正極側の階調電圧と負極側の階調電圧の２種類が用いられる。

図２には、６４階調表示の場合の各階調と階調電圧（画素電圧）との対応関係の一例が示されている。正極側では、正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐが順番に第０〜第６３階調に対応付けられている。一方、負極側では、負極階調電圧Ｖ０Ｎ〜Ｖ６３Ｎが順番に第０〜第６３階調に対応づけられている。コモン電圧ＶＣＯＭがグランド電圧の場合、正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐは正の電圧であり、正の電圧範囲ＶＨ〜ＶＣＯＭにある。一方、負極階調電圧Ｖ０Ｎは負の電圧であり、負の電圧範囲ＶＣＯＭ〜ＶＬにある。このように、本実施の形態においては、正の電圧ＶＨ〜ＶＣＯＭと負の電圧ＶＣＯＭ〜ＶＬの両方が使用されるとする。

再度図１を参照して、本実施の形態に係る表示ドライバＩＣ１を詳しく説明する。

表示ドライバＩＣ１には、メモリ１０が搭載されている。このメモリ１０は、表示パネル１００に表示される画像に対応したデジタルデータである表示データを格納するために用いられる。つまり、表示ドライバＩＣ１は、表示データ格納用の混載メモリ１０を内部に備えている。混載メモリ１０として、例えば混載ＳＲＡＭが用いられる。この混載メモリ１０は、複数のメモリセル１１を有している。集積度を上げるため、メモリセル１１は、低耐圧トランジスタＴ１（以下、「セルトランジスタＴ１」と参照される）で構成されている。混載メモリ１０には、外部電源２００から電源電圧ＶＤＤ（１．５Ｖ）が供給され、混載メモリ１０及びセルトランジスタＴ１は、その電源電圧ＶＤＤで動作する。

また、表示ドライバＩＣ１には、表示駆動制御用の電源回路２０、ソースドライバ３０、及びゲートドライバ４０が搭載されている。

電源回路２０は、画素１１０に印加される階調電圧（画素電圧）の生成に用いられる内部電圧を出力する。図２で示されたとおり、本実施の形態では、階調電圧として正の電圧範囲ＶＨ〜ＶＣＯＭ及び負の電圧範囲ＶＣＯＭ〜ＶＬが使用される。そのため、電源回路２０は、正電圧ＶＨを生成する正電圧電源２１と、負電圧ＶＬを生成する負電圧電源２２を含んでいる。階調電圧の絶対値の上限は電源電圧ＶＤＤ（１．５Ｖ）より大きく、正電圧ＶＨ、負電圧ＶＬは、例えば＋５Ｖ、−５Ｖである。このように、電源回路２０は、電源電圧ＶＤＤよりも高い高電圧ＶＨ、ＶＬを生成する。それら高電圧ＶＨ、ＶＬは、ソースドライバ３０に供給される。

ソースドライバ３０は、混載メモリ１０から１ライン分の表示データＤＬを受け取る。そして、ソースドライバ３０は、その表示データＤＬを対応する階調電圧ＶＧに変換し、ソース線Ｙ０〜Ｙｎを通してその階調電圧（画素電圧）ＶＧを表示パネル１００に出力する。具体的には、ソースドライバ３０は、ラッチ回路３１、レベルシフタ３２、階調電圧生成回路３３、及びＤＡコンバータ３４を含んでいる。

ラッチ回路３１は、１ライン分の表示データＤＬをラッチする。その表示データＤＬは、レベルシフタ３２を通してＤＡコンバータ３４に供給される。一方、階調電圧生成回路３３は、電源回路２０から正電圧ＶＨ（＋５Ｖ）及び負電圧ＶＬ（−５Ｖ）を受け取る。階調電圧生成回路３３は、直列接続された複数の分圧抵抗を有しており、正電圧ＶＨ、負電圧ＶＬ等を基準とした抵抗分圧により、複数種類の階調電圧を生成する。その複数種類の階調電圧は、図２で示された正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐ及び負極階調電圧Ｖ０Ｎ〜Ｖ６３Ｎであり、電圧範囲ＶＨ〜ＶＬにある。階調電圧生成回路３３は、それら複数種類の階調電圧をＤＡコンバータ３４に出力する。ＤＡコンバータ３４は、複数種類の階調電圧に基づいて、受け取った表示データＤＬに応じた階調電圧を出力する。出力される階調電圧は、画素電圧ＶＧとして表示パネル１００の画素１１０に印加される。

ソースドライバ３０は、電源電圧ＶＤＤよりも大きい高電圧ＶＨ、ＶＬを扱う必要があるため、高耐圧素子３５を備えている。例えば、階調電圧ＶＧを出力するＤＡコンバータ３４の出力段は、高耐圧トランジスタＴ３で構成されている。ソースドライバ３０で用いられる高耐圧トランジスタＴ３の耐圧は、混載メモリ１０で用いられるセルトランジスタＴ１の耐圧より高い。

ゲートドライバ４０は、ゲート線Ｘ０〜Ｘｍに接続され、ゲート線Ｘ０〜Ｘｍを順番に駆動する。

更に、図１に示されるように、表示ドライバＩＣ１には電源スイッチ回路５０が搭載されている。この電源スイッチ回路５０は、外部電源２００と混載メモリ１０との間に介在しており、混載メモリ１０に対する電源電圧ＶＤＤの供給をスイッチする。通常動作モード時、電源スイッチ回路５０は、混載メモリ１０に対する電源電圧ＶＤＤの供給をＯＮする。一方、スタンバイモード時、電源スイッチ回路５０は、混載メモリ１０に対する電源電圧ＶＤＤの供給をＯＦＦする。これにより、スタンバイモード時の混載メモリ１０におけるオフリーク電流が低減される。

より詳細には、電源スイッチ回路５０は、パワー制御論理回路５１及びスイッチＳＷを有している。スイッチＳＷは、スイッチトランジスタＴ２（ＭＯＳトランジスタ）で構成されており、外部電源２００と混載メモリ１０との間に介在している。スイッチトランジスタＴ２のゲート端子は、パワー制御論理回路５１に接続されている。パワー制御論理回路５１は、動作モードに応じてスイッチトランジスタＴ２をＯＮ／ＯＦＦする。通常動作モード時、パワー制御論理回路５１は、スイッチトランジスタＴ２をＯＮする。これにより、スイッチトランジスタＴ２は、電源電圧ＶＤＤを混載メモリ１０に出力する。一方、スタンバイモード時、パワー制御論理回路５１は、スイッチトランジスタＴ２をＯＦＦする。その結果、外部電源２００と混載メモリ１０との電気的接続が遮断される。

本実施の形態によれば、混載メモリ１０が電源電圧ＶＤＤ（１．５Ｖ）で動作するのに対し、電源スイッチ回路５０は、電源電圧ＶＤＤよりも高い電圧ＶＡで動作するように構成される。その高電圧ＶＡは、例えば＋５Ｖである。図１に示されるように、スイッチトランジスタＴ２のゲート端子には、動作モードに応じて高電圧ＶＡ（＋５Ｖ）が印加される。従って、スイッチトランジスタＴ２としては、混載メモリ１０のセルトランジスタＴ１とは異なる高耐圧トランジスタが用いられる。セルトランジスタＴ１の耐圧よりも、スイッチトランジスタＴ２の耐圧の方が高い。スイッチトランジスタＴ２の駆動能力が高いため、通常動作モード時に、スイッチトランジスタＴ２での電位ドロップによりメモリ動作が不安定になることが防止される。

また、スイッチトランジスタＴ２として、ソースドライバ３０内の高耐圧トランジスタＴ３と同じものを用いることができる。つまり、スイッチトランジスタＴ２の耐圧を高耐圧トランジスタＴ３の耐圧と同じに設計することができる。その場合、電源スイッチ回路５０内で必要なスイッチトランジスタＴ２と、ソースドライバ３０内で必要な高耐圧トランジスタＴ３とを、同じプロセスで作成することができる。結果として、スイッチトランジスタＴ２の構造は、高耐圧トランジスタＴ３の構造と同じになる。電源スイッチ回路５０用の高耐圧トランジスタを製造するための特別なプロセスを追加する必要がなくなるため、スイッチトランジスタＴ２と高耐圧トランジスタＴ３の構造を揃えることは好適である。これは、表示ドライバＩＣ１ならではの工夫であると言える。

更に、高電圧ＶＡで動作する電源スイッチ回路５０の動作電源として、上述の表示駆動制御用の電源回路２０を流用することができる。つまり、電源回路２０を、ソースドライバ３０と電源スイッチ回路５０で共用することができる。例えば、図１で示されるように、正電圧電源２１が出力する正電圧ＶＨ（＋５Ｖ）が、高電圧ＶＡ（＋５Ｖ）として電源スイッチ回路５０にも供給される。電源スイッチ回路５０には、表示駆動制御用の電源回路２０から電力が供給される。その場合、電源スイッチ回路５０用の特別な電源を追加する必要がないので、チップ面積を小さくすることができ、好適である。これも、表示ドライバＩＣ１ならではの工夫であると言える。

尚、電源回路２０と電源スイッチ回路５０が電気的に接続される場合、スイッチングノイズの伝播が懸念される。従って、図１に示されるように、電源回路２０と電源スイッチ回路５０との間に、フィルタとして機能する小規模のバッファ回路６０が設けられている。また、高電圧ＶＡは正電圧ＶＨ（＋５Ｖ）と必ずしも同じでなくてもよい。高電圧ＶＡが正電圧ＶＨと異なる場合、バッファ回路６０は、正電圧ＶＨを高電圧ＶＡに変換する電圧変換回路の役割も果たす。

以上に説明されたように、本実施の形態によれば、電源スイッチ回路５０により、スタンバイモード時の混載メモリ１０におけるオフリーク電流が低減される。また、通常動作モード時に、スイッチトランジスタＴ２での電位ドロップによりメモリ動作が不安定になることが防止される。更に、そのような電源スイッチ回路５０を実現するために、特別な製造プロセスや特別な動作電源を追加する必要はない。

２．第２の実施の形態
電源スイッチ回路５０は、混載メモリ１０に対する電源電圧ＶＤＤの供給を、メモリ領域毎に別々に制御してもよい。例えば、図３において、混載メモリ１０は、メモリ領域ＭＲ１、ＭＲ２、ＭＲ３を含んでいる。それらメモリ領域毎に電力供給を制御するために、電源スイッチ回路５０は、メモリ領域ＭＲ１、ＭＲ２、ＭＲ３のそれぞれに接続されたスイッチＳＷ１、ＳＷ２、ＳＷ３を有している。第１の実施の形態と同じく、各スイッチＳＷ１、ＳＷ２、ＳＷ３は高耐圧トランジスタＴ２で構成されている。パワー制御論理回路５１は、動作モードに応じて、スイッチＳＷ１、ＳＷ２、ＳＷ３をＯＮ／ＯＦＦする。その結果、第１の実施の形態と同じ効果が得られ、更に、メモリ領域毎のパワー制御が可能となる。

例えば、本発明に係る表示ドライバＩＣ１は、メインディスプレイとサブディスプレイの２画面を備える携帯電話で使用される。その場合、混載メモリ１０は、メインディスプレイ用のメモリ領域とサブディスプレイ用のメモリ領域に区分される。メインディスプレイは使用されずサブディスプレイだけが使用される場合には、メインディスプレイ用のメモリ領域でのリーク電流を抑えることが重要である。また、発色数を減らす制御が行われる場合、混載メモリ１０の全てのメモリ領域を使用する必要がなくなる。これらの場合において、本実施の形態は特に有効である。

３．第３の実施の形態
電源スイッチ回路５０は、混載メモリ１０に対する電源電圧ＶＤＤの供給を、メモリセル１１と周辺回路とで独立に制御してもよい。例えば、図４に示されるように、混載メモリ１０は、メモリセル１１と共に、周辺回路としてデコーダ回路１２を有している。

メモリセル１１は、例えばＳＲＡＭセルであり、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ１〜Ｎ４から構成されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が一方のインバータを構成し、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２が他方のインバータを構成している。これら２つのインバータにより、データが保持される。ＮＭＯＳトランジスタＮ３、Ｎ４は選択トランジスタであり、それぞれビット線ＢＬ１、ＢＬ２に接続されている。また、ＮＭＯＳトランジスタＮ３、Ｎ４のゲート端子は、ワード線ＷＬに接続されている。これらＭＯＳトランジスタは、低耐圧トランジスタＴ１である。ＰＭＯＳトランジスタＰ１，Ｐ２のソース端子には電源電圧ＶＤＤが印加される。また、デコーダ回路１２は、指定されたワード線ＷＬに電源電圧ＶＤＤを印加する。

このように、メモリセル１１（メモリセルアレイ）とデコーダ回路１２は、それぞれ電源電圧ＶＤＤを必要とする。メモリセル１１とデコーダ回路１２に対する電源電圧ＶＤＤの供給を独立して制御するために、電源スイッチ回路５０はスイッチＳＷ１、ＳＷ２を有している。スイッチＳＷ１、ＳＷ２は、メモリセル１１とデコーダ回路１２のそれぞれに接続されている。第１の実施の形態と同じく、各スイッチＳＷ１、ＳＷ２は高耐圧トランジスタＴ２で構成されている。パワー制御論理回路５１は、動作モードに応じて、スイッチＳＷ１、ＳＷ２をＯＮ／ＯＦＦする。その結果、第１の実施の形態と同じ効果が得られ、更に、目的に応じた精細なパワー制御が可能となる。

図５は、本実施の形態における、目的に応じたパワー制御のいくつかの例を示している。「データ保持モード」では、周辺回路に対する電力供給がＯＦＦされる一方、メモリセルに対する電力供給はＯＮのままである。この場合、メモリセルのデータは保持され続ける。「高速復帰モード」では、メモリセルに対する電力供給がＯＦＦされる一方、周辺回路に対する電力供給はＯＮのままである。この場合、動作の高速復帰が可能である。更に、オフリーク電流の大部分はメモリセルによるため、スタンバイ電力の削減効果がかなり得られる。「Ｄｅｅｐパワーダウンモード」では、周辺回路及びメモリセルの双方に対する電力供給がＯＦＦされる。この場合、スタンバイ電力の削減効果が最も得られる。

尚、第２の実施の形態と第３の実施の形態を組み合わせることも可能である。その場合、更に精細なパワー制御が可能となる。

４．第４の実施の形態
図６は、本発明の第４の実施の形態に係る表示装置の構成を示すブロック図である。第１の実施の形態と同一の構成には同じ符号が付され、重複する説明は適宜省略される。図６に示されるように、本実施の形態に係る表示ドライバＩＣ１は、更に、ウエル電圧制御回路７０とバッファ回路８０を備えている。バッファ回路８０は、電源回路２０とウエル電圧制御回路７０との間に介在している。

図７は、本実施の形態に係る表示ドライバＩＣ１の一部を概略的に示している。混載メモリ１０は、メモリセル１１及びデコーダ回路１２を備えている。メモリセル１１として、既出の図４で示されたＳＲＡＭセルと同じものが示されている。

ウエル電圧制御回路７０は、混載メモリ１０のセルトランジスタＴ１が形成されるウエルの電圧を切り替えるための回路である。図７に示されるように、ウエル電圧制御回路７０は、ＮＭＯＳトランジスタＮ１〜Ｎ４のバックゲートに負電圧ＶＢあるいはグランド電圧ＧＮＤを印加する。具体的には、スタンバイモード時、ウエル電圧制御回路７０は、バックゲートに負電圧ＶＢ（例：−２Ｖ）を印加する。その結果、ＮＭＯＳトランジスタＮ１〜Ｎ４の閾値が増加し、混載メモリ１０におけるオフリーク電流が更に低減される。一方、通常動作モード時、ウエル電圧制御回路７０は、バックゲートにグランド電圧ＧＮＤを印加する。その結果、通常動作モード時には高速動作が可能となる。

このように、ウエル電圧制御回路７０は、負電圧ＶＢとグランド電圧ＧＮＤを切り替えて出力する。そのため、ウエル電圧制御回路７０は、電圧を切り替えて出力するスイッチング素子７１を有している。−２Ｖ程度の負電圧ＶＢを出力する必要があるため、このスイッチング素子７１は、高耐圧トランジスタＴ４で構成される。つまり、スイッチング素子７１として、混載メモリ１０のセルトランジスタＴ１とは異なる高耐圧トランジスタＴ４が用いられる。

上述のスイッチトランジスタＴ２と同様に、ウエル電圧制御回路７０内の高耐圧トランジスタＴ４として、ソースドライバ３０内の高耐圧トランジスタＴ３と同じものを用いることができる。つまり、高耐圧トランジスタＴ４の耐圧を高耐圧トランジスタＴ３の耐圧と同じに設計することができる。その場合、ウエル電圧制御回路７０内で必要な高耐圧トランジスタＴ４と、ソースドライバ３０内で必要な高耐圧トランジスタＴ３とを、同じプロセスで作成することができる。結果として、高耐圧トランジスタＴ４の構造は、高耐圧トランジスタＴ３の構造と同じになる。ウエル電圧制御回路７０用の高耐圧トランジスタＴ４を製造するための特別なプロセスを追加する必要がなくなる。これは、表示ドライバＩＣ１ならではの工夫であると言える。

更に、本実施の形態によれば、負電圧ＶＢ（−２Ｖ）を生成するために、上記負電圧電源２２が生成する負電圧ＶＬ（−５Ｖ）を利用することができる。つまり、負電圧電源２２を、ソースドライバ３０とウエル電圧制御回路７０で共用することができる。負電圧電源２２とウエル電圧制御回路７０の間には、小規模のバッファ回路８０が挿入されている。このバッファ回路８０は、スイッチングノイズの伝播を防止するフィルタの役割と、負電圧ＶＬ（−５Ｖ）を負電圧ＶＢ（−２Ｖ）に変換する電圧変換回路の役割を果たす。このように、ウエル電圧制御回路７０には、表示駆動制御用の負電圧電源２２から電力が供給される。ウエル電圧制御回路７０用の特別な電源を追加する必要がないので、チップ面積の増大が抑制される。これも、表示ドライバＩＣ１ならではの工夫であると言える。

第４の実施の形態によれば、第１の実施の形態と同じ効果が得られる。更に、スタンバイモード時にウエルに負電圧ＶＢが印加されるため、混載メモリ１０におけるオフリーク電流が更に低減される。また、ウエル電圧制御回路７０を実現するために、特別な製造プロセスや特別な動作電源を追加する必要はない。尚、第４の実施の形態を、既出の第２の実施の形態や第３の実施の形態と組み合わせることも可能である。その場合、精細なパワー制御が可能となる。

図１は、本発明の第１の実施の形態に係る表示ドライバＩＣを備える表示装置の構成を示すブロック図である。 図２は、階調と階調電圧との関係の一例を示すグラフである。 図３は、本発明の第２の実施の形態に係る表示ドライバＩＣを概略的に示すブロック図である。 図４は、本発明の第３の実施の形態に係る表示ドライバＩＣを概略的に示すブロック図である。 図５は、様々なパワー制御モードを説明するための図である。 図６は、本発明の第４の実施の形態に係る表示ドライバＩＣを備える表示装置の構成を示すブロック図である。 図７は、第４の実施の形態に係る表示ドライバＩＣを概略的に示すブロック図である。

符号の説明

１ 表示ドライバＩＣ
１０ 混載メモリ
１１ メモリセル
１２ デコーダ回路
２０ 電源回路
２１ 正電圧電源
２２ 負電圧電源
３０ ソースドライバ
３１ ラッチ回路
３２ レベルシフタ
３３ 階調電圧生成回路
３４ ＤＡコンバータ
３５ 高耐圧トランジスタ
４０ ゲートドライバ
５０ 電源スイッチ回路
５１ パワー制御論理回路
６０ バッファ回路
７０ ウエル電圧制御回路
７１ スイッチング素子
８０ バッファ回路
１００ 表示パネル
１１０ 画素
２００ 外部電源
ＳＷ スイッチ
ＤＬ 表示データ
ＭＲ メモリ領域

Claims (10)

1. 表示パネルでの画像の表示を制御する表示ドライバＩＣであって、
   第１の電圧で動作し、前記画像に対応したデジタルデータが格納されるメモリと、
   前記第１の電圧よりも高い第２の電圧で動作し、前記メモリに対する前記第１の電圧の供給をＯＮ／ＯＦＦするスイッチ回路と
   を備える
   表示ドライバＩＣ。
2. 請求項１に記載の表示ドライバＩＣであって、
   更に、
   前記第１の電圧よりも高い第３の電圧を生成する電源回路と、
   前記第３の電圧を用いて前記デジタルデータを階調電圧に変換し、前記階調電圧を前記表示パネルに出力するドライバ回路と
   を備え、
   前記スイッチ回路には、前記電源回路から電力が供給される
   表示ドライバＩＣ。
3. 請求項２に記載の表示ドライバＩＣであって、
   前記電源回路と前記スイッチ回路の間に介在し、前記第３の電圧を前記第２の電圧に変換するバッファ回路を更に備える
   表示ドライバＩＣ。
4. 請求項２又は３に記載の表示ドライバＩＣであって、
   前記メモリのメモリセルは、前記第１の電圧で動作する第１トランジスタを有し、
   前記スイッチ回路は、前記第２の電圧がゲートに印加され、前記第１の電圧を前記メモリに出力する第２トランジスタを有し、
   前記ドライバ回路は、前記階調電圧を出力する第３トランジスタを有し、
   前記第２トランジスタの耐圧は、前記第３トランジスタの耐圧と同じである
   表示ドライバＩＣ。
5. 請求項４に記載の表示ドライバＩＣであって、
   前記第２トランジスタは、前記第３トランジスタと同じ構造を有する
   表示ドライバＩＣ。
6. 請求項４又は５に記載の表示ドライバＩＣであって、
   スタンバイ時に、負電圧である第４の電圧を前記第１トランジスタが形成されるウエルに印加するウエル電圧制御回路を更に備え、
   前記電源回路は、
   正電圧である前記第３の電圧を生成する正電圧電源と、
   負電圧である第５の電圧を生成する負電圧電源と
   を含み、
   前記ドライバ回路は、前記第３の電圧及び前記第５の電圧で規定される電圧範囲を用いて前記デジタルデータを前記階調電圧に変換し、
   前記第４の電圧は、前記負電圧電源が生成する前記第５の電圧から生成される
   表示ドライバＩＣ。
7. 請求項６に記載の表示ドライバＩＣであって、
   前記ウエル電圧制御回路は、前記第４の電圧を出力する第４トランジスタを有し、
   前記第４トランジスタの耐圧は、前記第３トランジスタの耐圧と同じである
   表示ドライバＩＣ。
8. 請求項７に記載の表示ドライバＩＣであって、
   前記第４トランジスタは、前記第３トランジスタと同じ構造を有する
   表示ドライバＩＣ。
9. 請求項１乃至８のいずれかに記載の表示ドライバＩＣであって、
   前記スイッチ回路は、前記メモリに対する前記第１の電圧の供給を、前記メモリ内の領域毎に制御する
   表示ドライバＩＣ。
10. 請求項１乃至９のいずれかに記載の表示ドライバＩＣであって、
    前記メモリは、メモリセルと周辺回路を含み、
    前記スイッチ回路は、前記メモリセルに対する前記第１の電圧の供給と、前記周辺回路に対する前記第１の電圧の供給とを、独立して制御する
    表示ドライバＩＣ。

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