JP6697521B2

JP6697521B2 - メモリデバイス

Info

Publication number: JP6697521B2
Application number: JP2018182335A
Authority: JP
Inventors: 裕司中岡
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2018-09-27
Filing date: 2018-09-27
Publication date: 2020-05-20
Anticipated expiration: 2038-09-27
Also published as: US20200105320A1; US10891990B2; JP2020053877A

Description

本発明は半導体デバイスに関し、特に動作速度を上げつつ、電力消費を低減させるメモリデバイスに関する。

周知の低消費電力ダブルデータレート４Ｘ（ｌｏｗｐｏｗｅｒｄｏｕｂｌｅｄａｔａｒａｔｅ４Ｘ，ＬＰＤＤＲ４Ｘ）の標準的な半導体メモリデバイスにおいて、電力消費を低減させる目的から、メモリデバイスのデータ受信器に比較的低い動作電圧（例えば、０．６Ｖ）を有させて、メモリデバイスの周辺回路は、比較的高い動作電圧（例えば、１．１Ｖ）を有するように設計する。

しかしながら、比較的低い動作電圧でメモリデバイスを駆動する時、電圧が低すぎることによってメモリデバイスの速度が下がる問題があり、また、メモリデバイスのその他の周辺回路はいずれも比較的高い動作電圧出駆動していることから、メモリデバイスの消費電力低減効果は顕著ではない。したがって、メモリデバイスのデータ受信器及び周辺回路を如何にして設計するかは一つの重要な課題となっている。

本発明は、異なる電圧値の動作電圧でデータ受信器及びその他の周辺回路をそれぞれ駆動することによって、メモリデバイスの動作速度を上げつつ、メモリデバイスの電力消費を低減させる目的を達成できるメモリデバイスを提供する。

本発明のメモリデバイスは、データ受信器と、ラッチドライバと、電圧レベルシフタと、を含む。データ受信器は、第一電圧で動作し、イネーブル信号、参照信号、入力データ信号を受信し、第一電圧に基づいて内部データ信号を出力するのに用いられる。ラッチドライバは、データ受信器に結合され、書込み選択信号及び内部データ信号を受信し、第一電圧に基づいて内部データ信号をラッチし、第二電圧に基づいて少なくとも一つのラッチデータ信号を出力するのに用いられる。電圧レベルシフタは、ラッチドライバに結合され、第二電圧に基づいて少なくとも一つのラッチデータ信号を受信し、少なくとも一つのラッチデータ信号に基づいて少なくとも一つの出力データ信号を生成し、電圧レベルシフタは、第一電圧に基づいて少なくとも一つの出力データ信号の電圧値を設定する。ここで、第一電圧の電圧値は、第二電圧の電圧値より大きい。

上述に基づき、本発明は、電圧値の比較的大きな第一電圧でデータ受信器を駆動し、ラッチドライバ及び電圧レベルシフタ段階駆動方式によって、それぞれ第一の電圧でラッチドライバを駆動して内部データ信号をラッチし、さらに電圧値が比較的小さな第二電圧でラッチドライバを駆動して少なくとも一つのラッチデータ信号を出力し、続いて、それぞれ第二電圧で電圧レベルシフタを駆動して少なくとも一つのラッチデータ信号を受信し、それから、第一電圧で電圧レベルシフタを駆動して少なくとも一つの出力データ信号の電圧値を設定し、これにより、メモリデバイスの動作速度を上げつつ、メモリデバイスの電力消費を低減させる目的を達成でする。

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。

本発明の実施形態におけるメモリデバイスの回路ブロック模式図を図示する。本発明の別の実施形態におけるメモリデバイスの回路ブロック模式図を図示する。本発明の図２の実施形態におけるラッチドライバ回路の内部回路構造の模式図を図示する。本発明の図２の実施形態におけるラッチドライバ回路の別の実施形態における内部回路構造の模式図を図示する。本発明の図２の実施形態における電圧シフト回路の内部回路構造の模式図を図示する。

図１を参照すると、図１は、本発明の実施形態におけるメモリデバイスの回路ブロック模式図を図示する。メモリデバイス１００は、データ受信器１１０と、ラッチドライバ１２０と、電圧レベルシフタ（ｌｅｖｅｌｓｈｉｆｔｅｒ）１３０と、を含む。データ受信器１１０は、第一電圧Ｖ１で動作し、イネーブル信号Ｅｎ、参照信号Ｒｅｆ、入力データ信号Ｄｉｎを受信し、また、データ受信器１１０は、第一電圧Ｖ１に基づいて内部データ信号ＩＤＳをラッチドライバ１２０に出力する。ラッチドライバ１２０は、データ受信器１１０に結合され、第一電圧Ｖ１及び第二電圧Ｖ２で動作し、リセット信号Ｒｅｓｅｔ、書込み選択信号ＷＤＱＳ、データ受信器１１０からの内部データ信号ＩＤＳを受信する。ここで、ラッチドライバ１２０は、リセット信号Ｒｅｓｅｔに基づいてリセット動作を行ってもよく、書込み選択信号ＷＤＱＳに基づいて書込み動作を行ってもよい。

続いて、ラッチドライバ１２０は、第一電圧Ｖ１に基づいて内部データ信号ＩＤＳをラッチし、内部データ信号ＩＤＳをラッチした後、第二電圧Ｖ２に基づいて少なくとも一つのラッチデータ信号（例えば、ラッチデータ信号ＬＤＳ）を電圧レベルシフタ１３０に出力し、注意が必要なこととして、簡単に説明するために、本実施形態は、一つのラッチデータ信号ＬＤＳだけを例示的な実施形態として示すが、当業者は、実際に使用するときの要求に基づいて、ラッチデータ信号の数を調整してもよく、本発明はこれに対して限定しない。

電圧レベルシフタ１３０は、ラッチドライバ１２０に結合され、第一電圧Ｖ１及び第二電圧Ｖ２で動作し、第二電圧Ｖ２に基づいてラッチデータ信号ＬＤＳを受信し、また、ラッチデータ信号ＬＤＳに基づいて少なくとも一つの出力データ信号（例えば、出力データ信号ＯＤＳ）を生成する。ここで、電圧レベルシフタ１３０は、第一電圧に基づいて出力データ信号ＯＤＳの電圧値を設定する。ここで、簡単に説明するために、本実施形態は、同様に一つの出力データ信号ＯＤＳを例示的な実施形態として示すが、本発明は、出力データ信号の数を限定しない。

注意すべきことして、本実施形態において、第一電圧Ｖ１の電圧値は、第二電圧Ｖ２の電圧値より大きい、即ち本実施形態は、異なる電圧値の第一電圧Ｖ１と第二電圧Ｖ２でデータ受信器１１０、ラッチドライバ１２０、電圧レベルシフタ１３０をそれぞれ駆動して、複数の動作を行う。このように、電圧値が比較的大きな第一電圧Ｖ１を提供して、データ受信器１１０を動作することで、メモリデバイス１００の動作速度を上げる目的を達成できる。また、ラッチドライバ１２０及び電圧レベルシフタ１３０の段階駆動の方式により、電圧値が比較的大きな第一電圧Ｖ１でラッチドライバ１２０を駆動し、これにより、内部データ信号ＩＤＳを受信してラッチし、電圧値が比較的小さな第二電圧Ｖ２でラッチドライバ１２０を駆動してラッチデータ信号ＬＤＳを出力し、電圧値が比較的小さな第二電圧Ｖ２で電圧レベルシフタ１３０を駆動して、ラッチデータ信号ＬＤＳを受信し、電圧値が比較的大きな第一電圧Ｖ１で電圧レベルシフタ１３０を駆動して、出力データ信号ＯＤＳを設定し、これにより、メモリデバイス１００の電力消費を低減させる目的を達成する。

図２を参照すると、図２は、本発明の別の実施形態におけるメモリデバイスの回路ブロック模式図を図示する。メモリデバイス２００は、データ受信器２１０と、ラッチドライバ２２０と、電圧レベルシフタ２３０と、を含む。データ受信器２１０は、第一電圧Ｖ１で動作し、イネーブル信号Ｅｎ、参照信号Ｒｅｆ、入力データ信号Ｄｉｎを受信し、第一電圧Ｖ１に基づいて内部データ信号ＩＤＳを出力する。詳細に説明すると、データ受信器２１０は、トランジスタＴ１〜Ｔ６と、インバータ回路２１０ａと、を含む。トランジスタＴ１の第一端は、第一電圧Ｖ１を受信し、トランジスタＴ１の制御端は、イネーブル信号Ｅｎを受信し、トランジスタＴ１の第二端は、トランジスタＴ２の第一端に結合される。トランジスタＴ２の第一端は、トランジスタＴ１の第二端に結合され、トランジスタＴ２の制御端は、参照信号Ｒｅｆを受信し、トランジスタＴ２の第二端は、トランジスタＴ３の第一端に結合される。トランジスタＴ３の第一端は、トランジスタＴ２の第二端に結合され、トランジスタＴ３の制御端は、トランジスタＴ３の第一端と相互に結合し、トランジスタＴ３の第二端は、接地電圧ＧＮＤを受信する。

トランジスタＴ４の第一端は、トランジスタＴ１の第二端に結合され、トランジスタＴ４の制御端は、入力データ信号Ｄｉｎを受信し、トランジスタＴ４の第二端は、トランジスタＴ５の第一端に結合される。トランジスタＴ５の第一端は、トランジスタＴ４の第二端に結合され、トランジスタＴ５の制御端は、トランジスタＴ３の制御端に結合され、トランジスタＴ５の第二端は、接地電圧ＧＮＤを受信する。ここで、トランジスタＴ１は電流源を形成してもよく、トランジスタＴ２、Ｔ４は、差動ペアを形成してもよく、トランジスタＴ３、Ｔ５は、アクティブロードを形成してもよい、即ち、本実施形態において、トランジスタＴ１〜Ｔ５は、差動増幅器形成してもよい。トランジスタＴ６の第一端は、トランジスタＴ５の第一端に結合され、トランジスタＴ６の制御端は、イネーブル信号Ｅｎを受信し、トランジスタＴ６の第二端は、接地電圧ＧＮＤを受信する。インバータ回路２１０ａは、トランジスタＴ６の第一端に結合され、内部データ信号ＩＤＳを出力するのに用いられる。

さらに説明すると、インバータ回路２１０ａは、トランジスタＴ７〜Ｔ８を含む。トランジスタＴ７の第一端は、第一電圧Ｖ１を受信し、トランジスタＴ７の制御端は、トランジスタＴ６の第一端に結合され、トランジスタＴ７の第二端は、内部データ信号ＩＤＳを出力する。トランジスタＴ８の第一端は、トランジスタＴ７の第二端に結合され、トランジスタＴ８の制御端は、トランジスタＴ７の制御端に結合され、トランジスタＴ８の第二端は、接地電圧ＧＮＤを受信する。

言及すべきこととして、本実施形態におけるインバータ回路２１０ａは、当業者が熟知するその他のメモリデバイス回路のインバータ回路のフレームによって実施してもよく、本発明はこれに対して限定しない。

ラッチドライバ２２０は、第一ラッチドライバ回路２２１と、第二ラッチドライバ回路２２２と、を含む。第一ラッチドライバ回路２２１は、データ受信器２１０に結合され、第一電圧Ｖ１と第二電圧Ｖ２で動作し、リセット信号Ｒｅｓｅｔ、書込み選択信号ＷＤＱＳ、内部データ信号ＩＤＳを受信し、第一電圧Ｖ１に基づいてデータ受信器２１０からの内部データ信号ＩＤＳをラッチし、第二電圧Ｖ２に基づいて少なくとも一つのラッチデータ信号のうちの一つのラッチデータ信号（例えば、第一ラッチデータ信号ＬＤＳ１）を出力する。第二ラッチドライバ回路２２２は、同様に、データ受信器２１０に結合され、同様に、第一電圧Ｖ１と第二電圧Ｖ２で動作し、リセット信号Ｒｅｓｅｔ、書込み選択信号ＷＤＱＳ、内部データ信号ＩＤＳを受信し、第一電圧Ｖ１に基づいてデータ受信器２１０からの内部データ信号ＩＤＳをラッチし、第二電圧Ｖ２に基づいて少なくとも一つのラッチデータ信号のうちの一つのラッチデータ信号（例えば、第二ラッチデータ信号ＬＤＳ２）を出力する。ここで、第一ラッチドライバ回路２２１と第二ラッチドライバ回路２２２は、リセット信号Ｒｅｓｅｔに基づいてリセット動作を行う。また、第一ラッチドライバ回路２２１と第二ラッチドライバ回路２２２は、それぞれ書込み選択信号ＷＤＱＳに基づいて書込み動作を行う。ここで、第一ラッチドライバ回路２２１が受信した書込み選択信号ＷＤＱＳと第二ラッチドライバ回路２２２が受信した書込み選択信号ＷＤＱＳとは逆方向を示す。

また、本発明は、以下のことを別に言及している。本実施形態における第一ラッチデータ信号ＬＤＳ１は、例えば、奇数チャネル信号であり、第二ラッチデータ信号ＬＤＳ２は、偶数チャネル信号であり、このように、メモリデバイスに、奇数チャネル信号と偶数チャネル信号の二つの経路を準備することで、メモリデバイスにクロック信号の上昇及び下降時にいずれもデータを伝送させることができる、即ち、一つのクロック周期内に二回データを伝送して、メモリデバイスの動作速度を上げることができる。

一方、電圧レベルシフタ２３０は、第一電圧シフト回路２３１と、第二電圧シフト回路２３２と、を含む。第一電圧シフト回路２３１は、第一ラッチドライバ回路２２１に結合され、第一電圧Ｖ１と第二電圧Ｖ２で動作し、第二電圧Ｖ２に基づいて第一ラッチデータ信号ＬＤＳ１を受信し、第一ラッチデータ信号ＬＤＳ１に基づいて少なくとも一つの出力データ信号のうちの一つの出力データ信号（例えば、第一出力データ信号ＯＤＳ１）を生成する。ここで、第一電圧シフト回路２３１は、第一電圧Ｖ１に基づいて第一出力データ信号ＯＤＳ１の電圧値を設定する。反対に、第二電圧シフト回路２３２は、第二ラッチドライバ回路２２２に結合され、第二電圧Ｖ２に基づいて第二ラッチデータ信号ＬＤＳ２を受信し、第二ラッチデータ信号ＬＤＳ２に基づいて少なくとも一つの出力データ信号のうちの一つの出力データ信号（例えば、第二出力データ信号ＯＤＳ２）を生成する。ここで、第二出力データ信号ＯＤＳ２の電圧値は、第二電圧シフト回路２３２によって第一電圧Ｖ１に基づいて設定される。

続いて、第一ラッチドライバ回路２２１と第二ラッチドライバ回路２２２の内部回路構造について詳細に説明する。説明の便宜上、ここでは、第一ラッチドライバ回路２２１の内部回路構造のみを図示し、第一ラッチドライバ回路２２１を例示的な実施形態として説明する。図２と図３を同時に参照すると、図３は、本発明の図２の実施形態におけるラッチドライバ回路の内部回路構造の模式図を図示する。第一ラッチドライバ回路２２１は、ラッチドライバ回路２２１ａと、ドライバ回路２２１ｂと、を含む。ラッチドライバ回路２２１ａは、データ受信器２１０に結合され、リセット信号Ｒｅｓｅｔ、込み選択信号ＷＤＱＳ、内部データ信号ＩＤＳを受信し、第一電圧Ｖ１に基づいて内部データ信号ＩＤＳをラッチするのに用いられる。ドライバ回路２２１ｂは、ラッチドライバ回路２２１ａに結合されて第一ラッチデータ信号ＬＤＳ１を出力する。

さらに、ラッチドライバ回路２２１ａは、インバータＩＮＶ１〜ＩＮＶ４と、伝送ゲートＴＣ１〜ＴＣ２と、ラッチＩＶＣ１〜ＩＶＣ２とを含む。インバータＩＮＶ１の入力端は、書込み選択信号ＷＤＱＳを受信し、インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に結合され、反転書込み選択信号を出力する。インバータＩＮＶ２の入力端は、インバータＩＮＶ１の出力端に結合され、インバータＩＮＶ２の出力端は、伝送ゲートＴＣ１のＰチャネル制御端に結合される。インバータＩＮＶ３の入力端は、内部データ信号ＩＤＳを受信し、インバータＩＮＶ３の出力端は、伝送ゲートＴＣ１の入力端に結合され、反転内部データ信号を出力する。伝送ゲートＴＣ１のＮチャネル制御端は、インバータＩＮＶ１の出力端に結合され、伝送ゲートＴＣ１のＰチャネル制御端は、インバータＩＮＶ２の出力端に結合され、伝送ゲートＴＣ１の入力端は、インバータＩＮＶ３の出力端に結合され、伝送ゲートＴＣ１の出力端は、ラッチＩＶＣ１の入力端に結合される。ここで、伝送ゲートＴＣ１は反転内部データ信号を受信し、反転書込み選択信号に制御されて、オン又はオフにされる。

ラッチＩＶＣ１の入力端は、伝送ゲートＴＣ１の出力端に結合され、ラッチＩＶＣ１の出力端は、伝送ゲートＴＣ２の入力端に結合され、反転内部データ信号をラッチするのに用いられる。伝送ゲートＴＣ２のＰチャネル制御端は、インバータＩＮＶ１の出力端に結合され、伝送ゲートＴＣ２のＮチャネル制御端は、インバータＩＮＶ２の出力端に結合され、伝送ゲートＴＣ２の入力端は、ラッチＩＶＣ１の出力端に結合され、伝送ゲートＴＣ２の出力端は、ラッチＩＶＣ２の入力端に結合される。ここで、伝送ゲートＴＣ２は、ラッチＩＶＣ１の信号を受信し、反転書込み選択信号に制御されて、オン又はオフにされる。インバータＩＮＶ４の入力端は、リセット信号Ｒｅｓｅｔを受信し、インバータＩＮＶ４の出力端は、ラッチＩＶＣ２の入力端に結合され、反転リセット信号を出力する。ラッチＩＶＣ２の入力端は、伝送ゲートＴＣ２の出力端に結合され、ラッチＩＶＣ２の出力端は、ドライバ回路２２１ｂに結合され、ラッチＩＶＣ１から来た信号及び反転リセット信号をラッチする。

ラッチドライバ回路２２１ａの各部材間の動作方式を詳細に説明する。ラッチドライバ回路２２１ａにおいて、インバータＩＮＶ３は、内部データ信号ＩＤＳを受信して、反転内部データ信号を生成し、インバータＩＮＶ４は、リセット信号Ｒｅｓｅｔを受信して、反転リセット信号を生成する。書込み選択信号ＷＤＱＳが論理ローレベル（例えば０）である時、インバータＩＮＶ１は、書込み選択信号ＷＤＱＳを受信して、論理ハイレベル（例えば１）である反転書込み選択信号を生成し、この時、伝送ゲートＴＣ１は、論理ハイレベルである反転書込み選択信号によって制御されてオンにされ、反転内部データ信号を受信して、ラッチＩＶＣ１に伝送してラッチし、この時、伝送ゲートＴＣ２は、反転書込み選択信号によって制御されてオフにされる。

続いて、書込み選択信号ＷＤＱＳが論理ハイレベル（即ち１）に遷移する時、反転書込み選択信号は、論理ローレベル（即ち０）に遷移し、この時、伝送ゲートＴＣ１は、論理ローレベルである反転書込み選択信号に制御されてオフにされ、伝送ゲートＴＣ２は、論理ローレベルである反転書込み選択信号に制御されてオンにされ、ラッチＩＶＣ１のデータを受信して、ラッチＩＶＣ２に伝送し、ラッチＩＶＣ２に、ラッチＩＶＣ１のデータ及び反転リセット信号をラッチさせて、反転第一ラッチデータ信号をドライバ回路２２１ｂに出力する。

また、本発明は、以下のことを別に言及している。ラッチＩＶＣ１には、インバータＩＮＶ５〜ＩＮＶ６を含み、インバータＩＮＶ５の入力端は、伝送ゲートＴＣ１の出力端に結合され、インバータＩＮＶ５の出力端は、伝送ゲートＴＣ２の入力端に結合される。インバータＩＮＶ６の入力端は、インバータＩＮＶ５の出力端に結合され、インバータＩＮＶ６の出力端は、インバータＩＮＶ５の入力端に結合される。ラッチＩＶＣ２は、インバータＩＮＶ７と、ＮＡＮＤゲートＮＡＮＤ１と、を含む。ＮＡＮＤゲートＮＡＮＤ１の第一端は、伝送ゲートＴＣ２の出力端に結合され、ＮＡＮＤゲートＮＡＮＤ１の第二端は、インバータＩＮＶ４の出力端に結合され、ＮＡＮＤゲートＮＡＮＤ１の出力端は、インバータＩＮＶ７の出力端と相互に結合され、また、インバータＩＮＶ７の出力端は、ＮＡＮＤゲートＮＡＮＤ１の第一端に結合される。

一方、ドライバ回路２２１ｂは、トランジスタＴ９ａ〜Ｔ１０ａを含む。トランジスタＴ９ａの第一端は、第二電圧Ｖ２を受信し、トランジスタＴ９ａの制御端は、ラッチ回路２２１ａのラッチＩＶＣ２の出力端に結合され、トランジスタＴ９ａの第二端は、第一ラッチデータ信号ＬＤＳ１を出力する。トランジスタＴ１０ａの第一端は、トランジスタＴ９ａの第二端に結合され、トランジスタＴ１０ａの制御端は、同様に、ラッチ回路２２１ａのラッチＩＶＣ２の出力端に結合され、トランジスタＴ１０ａの第二端は、接地電圧ＧＮＤを受信し、このように、ドライバ回路２２１ｂは、反転第一ラッチデータ信号を受信した後、第二電圧Ｖ２に基づいて第一ラッチデータ信号ＬＤＳ１を出力する。ここで、本実施形態におけるドライバ回路２２１ｂのトランジスタＴ９ａは、Ｐ型トランジスタであり、トランジスタＴ１０ａは、Ｎ型トランジスタである。また、本実施形態における第二ラッチドライバ回路２２２の内部回路構造及び部材の動作方式は、第一ラッチドライバ回路２２１と相似していることから、当業者は、上記第一ラッチドライバ回路２２１に関する実施形態の説明に基づいて本実施形態における第二ラッチドライバ回路２２２の内部回路構造を実現することができ、ここでは繰り返し述べない。

言及すべきこととして、図２と図４を同時に参照すると、図４は、本発明の図２の実施形態におけるラッチドライバ回路の別の実施形態における内部回路構造の模式図を図示する。上記図３の実施形態と異なるところは、本実施形態におけるラッチ回路２２１ａは、インバータＩＮＶａをさらに含み、且つ、本実施形態におけるドライバ回路２２１ｂのトランジスタＴ９ｂ及びトランジスタＴ１０ｂはいずれもＮ型トランジスタであることである。詳細に説明すると、インバータＩＮＶａの入力端は、ラッチＩＶＣ２の出力端に結合され、インバータＩＮＶａの出力端は、ドライバ回路２２１ｂのトランジスタＴ９ｂの制御端に結合される。ここで、インバータＩＮＶａは、ラッチＩＶＣ２からの反転第一ラッチデータ信号を受信して、第一ラッチデータ信号ＬＤＳ１をトランジスタＴ９ｂの制御端に伝送する。このように、本実施形態におけるドライバ回路２２１ｂは、Ｎ型トランジスタであるトランジスタＴ９ｂ、１０ｂを用いることで、ドライバ回路２２１ｂの駆動能力を増加し、動作速度を上げることができる。これ以外に、ドライバ回路２２１ｂのトランジスタＴ９ｂは、基板効果（Ｂｏｄｙｅｆｆｅｃｔ）により、ドライバ回路２２１ｂの第一ラッチデータ信号ＬＤＳ１の電圧値を、最も高くて、本質的に第二電圧Ｖ２からトランジスタＴ９ｂの閾値電圧を引いた電圧値に等しくし、これにより節電及び消費電力を低減する効果を達成できる。反対に、本実施形態における第二ラッチドライバ回路２２２のラッチ回路は、同様に、インバータＩＮＶａを含んでもよく、且つ、ドライバ回路のトランジスタは、同様に、いずれもＮ型トランジスタに置き換えてもよく、当業者は、上記ラッチ回路２２１ａとドライバ回路２２１ｂの実施形態の説明に基づいて本実施形態における第二ラッチドライバ回路２２２の内部回路構造を実現することができ、ここでは繰り返し述べない。

また、本実施形態におけるラッチ回路２２１ａとドライバ回路２２１ｂのその他の回路構造及び動作方式は、図３の実施形態と類似しており、ここでは繰り返し述べない。

続いて、第一電圧シフト回路２３１と第二電圧シフト回路２３２の内部回路構造について詳細に説明する。説明の便宜上、ここでは、同様に、第一電圧シフト回路２３１の内部回路構造のみを図示し、第一電圧シフト回路２３１を例示的な実施形態として説明する。図２と図５を同時に参照すると、図５は、本発明の図２の実施形態における電圧シフト回路の内部回路構造の模式図を図示する。第一電圧シフト回路２３１は、第一入力回路２３１ａと、第一出力設定回路２３１ｂと、を含み、第一入力回路２３１ａは、第一ラッチドライバ回路２２１に結合され、第二電圧Ｖ２に基づいて第一ラッチデータ信号ＬＤＳ１を受信する。第一出力設定回路２３１ｂは、第一入力回路２３１ａに結合され、第一ラッチデータ信号ＬＤＳ１に基づいて第一出力データ信号ＯＤＳ１を生成する。ここで、第一出力設定回路２３１ｂは、第一電圧Ｖ１に基づいて第一出力データ信号ＯＤＳ１の電圧値を設定する。

さらに、本実施形態における第一入力回路２３１ａは、インバータＩＮＶ９、ＩＮＶ１０を含む。インバータＩＮＶ９の入力端は、第一ラッチドライバ回路２２１に結合され、第一ラッチデータ信号ＬＤＳ１を受信し、インバータＩＮＶ９の出力端は、第一出力設定回路２３１ｂに結合される。インバータＩＮＶ１０の入力端は、インバータＩＮＶ９の出力端に結合され、インバータＩＮＶ１０の出力端は、第一出力設定回路２３１ｂに結合される。

一方、第一出力設定回路２３１ｂは、トランジスタＴ１１〜Ｔ１６を含む。トランジスタＴ１１の第一端は、第一電圧Ｖ１を受信し、トランジスタＴ１１の制御端は、トランジスタＴ１４の第一端に結合され、トランジスタＴ１１の第二端は、トランジスタＴ１３の制御端に結合される。トランジスタＴ１２の第一端は、トランジスタＴ１１の第二端に結合され、トランジスタＴ１２の制御端は、第一入力回路２３１ａのインバータＩＮＶ９の出力端に結合され、トランジスタＴ１２の第二端は、接地電圧ＧＮＤを受信する。トランジスタＴ１３の第一端は、第一電圧Ｖ１を受信し、トランジスタＴ１３の制御端は、トランジスタＴ１１の第二端に結合され、トランジスタＴ１３の第二端は、トランジスタＴ１１の制御端に結合される。トランジスタＴ１４の第一端は、トランジスタＴ１３の第二端に結合され、トランジスタＴ１４の制御端は、第一入力回路２３１ａのインバータＩＮＶ１０の出力端に結合され、トランジスタＴ１４の第二端は、接地電圧ＧＮＤを受信する。トランジスタＴ１５の第一端は、第一電圧Ｖ１を受信し、トランジスタＴ１５の制御端は、トランジスタＴ１３の第二端に結合され、トランジスタＴ１５の第二端は、トランジスタＴ１６の第一端に結合され、第一出力データ信号ＯＤＳ１を出力する。トランジスタＴ１６の第一端は、トランジスタＴ１５の第二端に結合され、トランジスタＴ１６の制御端は、トランジスタＴ１５の制御端に結合され、トランジスタＴ１６の第二端は、接地電圧ＧＮＤを受信する。

また、注意すべきこととして、本実施形態における第二電圧シフト回路２３２の内部回路構造と第一電圧シフト回路２３１の内部回路構造は類似していることから、当業者は、上記第一電圧シフト回路２３１に関する実施形態の説明に基づいて本実施形態における第二電圧シフト回路２３２の内部回路構造を実現することができ、ここでは繰り返し述べない。

上述の説明に基づくと、本実施形態は、比較的大きな電圧値の第一電圧Ｖ１を提供してデータ受信器２１０を動作する方式により、メモリデバイス２００の動作速度を上げることができ、また、ラッチドライバ２２０において、それぞれ異なる電圧値の第一電圧Ｖ１及び第二電圧Ｖ２を第一ラッチドライバ回路２２１及び第二ラッチドライバ回路２２２のラッチ回路及びドライバ回路に提供することで、その回路動作を段階駆動し、電圧レベルシフタ２３０において、それぞれ異なる電圧値の第一電圧Ｖ１及び第二電圧Ｖ２を第一ラッチドライバ回路２２１及び第二ラッチドライバ回路２２２の入力回路及び出力設定回路に提供することで、その回路動作を段階駆動し、これにより、メモリデバイス２００の消費電力を低減する目的を達成する。

以上より、本発明は、比較的大きな電圧値の第一電圧を提供してデータ受信器を駆動することにより、メモリデバイスの動作速度を上げ、第一電圧でラッチドライバを駆動して内部データ信号をラッチし、比較的小さな電圧値の第二電圧でラッチドライバを駆動して少なくとも一つのラッチデータ信号を出力し、続いて、第二電圧で電圧レベルシフタを駆動して少なくとも一つのラッチデータ信号を受信し、それから、第一電圧で電圧レベルシフタを駆動して少なくとも一つの出力データ信号出力し、これにより段階駆動の方式によって、メモリデバイスの消費電力を低減する目的を達成する。

本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものの基準とする。

本発明は、二つの異なる電圧値の第一電圧及び第二電圧でそれぞれメモリデバイスのデータ受信器、ラッチドライバ、電圧レベルシフタを駆動することで、第一電圧及び第二電圧に基づいて異なる動作を行って、メモリデバイスの動作速度を上げつつ、メモリデバイスの低消費電力性能を実現できる。

１００、２００：メモリデバイス
１１０、２１０：データ受信器
１２０、２２０：ラッチドライバ
１３０、２３０：電圧レベルシフタ
２１０ａ：インバータ回路
２２１、２２２：ラッチドライバ回路
２２１ａ：ラッチ回路
２２１ｂ：ドライバ回路
２３１、２３２：電圧シフト回路
２３１ａ：第一入力回路
２３１ｂ：第一出力設定回路
Ｄｉｎ：入力データ信号
Ｅｎ：イネーブル信号
ＧＮＤ：接地電圧
ＩＤＳ：内部データ信号
ＩＮＶ１〜７、ＩＮＶ９〜１０、ＩＮＶａ：インバータ
ＩＶＣ１、ＩＶＣ２：ラッチ
ＬＤＳ、ＬＤＳ１、ＬＤＳ２：ラッチデータ信号
ＮＡＮＤ１：ＮＡＮＤゲート
ＯＤＳ、ＯＤＳ１、ＯＤＳ２：出力データ信号
Ｒｅｆ：参照信号
Ｒｅｓｅｔ：リセット信号
Ｔ１〜Ｔ８、Ｔ９ａ、Ｔ９ｂ、Ｔ１０ａ、Ｔ１０ｂ、Ｔ１１〜Ｔ１６：トランジスタ
ＴＣ１、ＴＣ２：伝送ゲート
Ｖ１：第一電圧
Ｖ２：第二電圧
ＷＤＱＳ：書込み選択信号

Claims

第一電圧で動作し、イネーブル信号、参照信号、入力データ信号を受信し、前記第一電圧に基づいて内部データ信号を出力するのに用いられるデータ受信器と、
前記データ受信器に結合され、書込み選択信号及び前記内部データ信号を受信し、前記第一電圧に基づいて前記内部データ信号をラッチし、第二電圧に基づいて少なくとも一つのラッチデータ信号を出力するのに用いられるラッチドライバと、
前記ラッチドライバに結合され、前記第二電圧に基づいて前記少なくとも一つのラッチデータ信号を受信し、前記少なくとも一つのラッチデータ信号に基づいて少なくとも一つの出力データ信号を生成し、前記第一電圧に基づいて前記少なくとも一つの出力データ信号の電圧値を設定する電圧レベルシフタと、を含み、
前記第一電圧の電圧値は、前記第二電圧の電圧値より大きいことを特徴とするメモリデバイス。
前記ラッチドライバは、さらにリセット信号を受信して、リセット動作を行う請求項１に記載のメモリデバイス。
前記データ受信器は、
第一端は、前記第一電圧を受信し、制御端は、前記イネーブル信号を受信する第一トランジスタと、
第一端は、前記第一トランジスタの第二端に結合され、制御端は、前記参照信号を受信する第二トランジスタと、
第一端は、前記第二トランジスタの第二端に結合され、制御端は、その第一端に結合し、第二端は、接地電圧を受信する第三トランジスタと、
第一端は、前記第一トランジスタの第二端に結合され、制御端は、前記入力データ信号を受信する第四トランジスタと、
第一端は、前記第四トランジスタの第二端に結合され、制御端は、前記第三トランジスタの制御端に結合され、第二端は、前記接地電圧を受信する第五トランジスタと、
第一端は、第五トランジスタの第一端に結合され、制御端は、前記イネーブル信号を受信し、第二端は、前記接地電圧を受信する第六トランジスタと、
前記第六トランジスタの第一端に結合され、前記内部データ信号を出力するのに用いられるインバータ回路と、を含む請求項１または２に記載のメモリデバイス。
前記インバータ回路は、
第一端は、前記第一電圧を受信し、制御端は、前記第六トランジスタの第一端に結合され、第二端は、前記内部データ信号を出力する第七トランジスタと、
第一端は、前記第七トランジスタの第二端に結合され、制御端は、前記第七トランジスタの制御端に結合され、第二端は、前記接地電圧を受信する第八トランジスタと、を含む請求項３に記載のメモリデバイス。
前記ラッチドライバは、
前記データ受信器に結合され、前記リセット信号、前記書込み選択信号、前記内部データ信号を受信し、前記第一電圧に基づいて前記内部データ信号をラッチし、前記第二電圧に基づいて前記少なくとも一つのラッチデータ信号のうちの第一ラッチデータ信号を出力する第一ラッチドライバ回路と、
前記データ受信器に結合され、前記リセット信号、前記書込み選択信号、前記内部データ信号を受信し、前記第一電圧に基づいて前記内部データ信号をラッチし、前記第二電圧に基づいて前記少なくとも一つのラッチデータ信号のうちの第二ラッチデータ信号を出力する第二ラッチドライバ回路と、を含む請求項２〜４のいずれか一項に記載のメモリデバイス。
前記第一ラッチデータ信号は、奇数チャネル信号であり、前記第二ラッチデータ信号は、偶数チャネル信号である請求項５に記載のメモリデバイス。
前記第一ラッチドライバ回路及び前記第二ラッチドライバ回路のそれぞれは、
前記データ受信器に結合され、前記リセット信号、前記書込み選択信号、前記内部データ信号を受信し、前記第一電圧に基づいて前記内部データ信号をラッチするラッチ回路と、
前記ラッチ回路に結合されるドライバ回路と、を含み、
前記第一ラッチドライバ回路のドライバ回路は、前記第二電圧に基づいて前記第一ラッチデータ信号を出力し、
前記第二ラッチドライバ回路のドライバ回路は、前記第二電圧に基づいて前記第二ラッチデータ信号を出力する請求項５に記載のメモリデバイス。
前記ラッチ回路は、
反転内部データ信号を受信し、反転書込み選択信号に制御されて、オン又はオフにされる第一伝送ゲートと、
前記第一伝送ゲートに結合され、前記反転内部データ信号をラッチするのに用いられる第一ラッチと、
前記第一ラッチに結合され、前記第一ラッチの信号を受信し、前記反転書込み選択信号に制御されて、オン又はオフにされるのに用いられる第二伝送ゲートと、
前記第二伝送ゲートに結合され、前記第一ラッチの信号及び反転リセット信号をラッチするのに用いられる第二ラッチと、を含む請求項７に記載のメモリデバイス。
前記第一ラッチは、
入力端は、前記第一伝送ゲートの出力端に結合され、出力端は、前記第二伝送ゲートの入力端に結合される第一インバータと、
入力端は、前記第一インバータの出力端に結合され、出力端は、前記第一インバータの入力端に結合される第二インバータと、を含み、
前記第二ラッチは、
第一端は、前記第二伝送ゲートの出力端に結合され、第二端は、前記反転リセット信号を受信する第一ＮＡＮＤゲートと、
入力端は、前記第一ＮＡＮＤゲートの出力端に結合され、出力端は、前記第一ＮＡＮＤゲートの第一端に結合される第三インバータと、を含む請求項８に記載のメモリデバイス。
前記ラッチ回路は、
入力端は、前記第二ラッチの出力端に結合され、出力端は、前記ドライバ回路に結合される第四インバータをさらに含む請求項９に記載のメモリデバイス。
前記ドライバ回路は、
第一端は、前記第二電圧を受信し、制御端は、前記ラッチ回路に結合される第九トランジスタと、
第一端は、前記第九トランジスタの第二端に結合され、制御端は、前記ラッチ回路に結合され、第二端は、前記接地電圧を受信する第十トランジスタと、を含み、
前記第一ラッチドライバ回路のドライバ回路の前記第九トランジスタの第二端は、前記第一ラッチデータ信号を出力し、
前記第二ラッチドライバ回路のドライバ回路の前記第九トランジスタの第二端は、前記第二ラッチデータ信号を出力する請求項７に記載のメモリデバイス。
前記第九トランジスタは、Ｐ型又はＮ型トランジスタであり、前記第十トランジスタは、Ｎ型トランジスタである請求項１１に記載のメモリデバイス。
前記電圧レベルシフタは、
前記第一ラッチドライバ回路に結合され、前記第二電圧に基づいて前記第一ラッチデータ信号を受信し、前記第一ラッチデータ信号に基づいて前記少なくとも一つの出力データ信号のうちの第一出力データ信号を生成し、前記第一電圧に基づいて前記第一出力データ信号の電圧値を設定する第一電圧シフト回路と、
前記第二ラッチドライバ回路に結合され、前記第二電圧に基づいて前記第二ラッチデータ信号を受信し、前記第二ラッチデータ信号に基づいて前記少なくとも一つの出力データ信号のうちの第二出力データ信号を生成し、前記第一電圧に基づいて前記第二出力データ信号の電圧値を設定する第二電圧シフト回路と、を含む請求項５に記載のメモリデバイス。
前記第一電圧シフト回路は、
前記第一ラッチドライバ回路に結合され、前記第二電圧に基づいて前記第一ラッチデータ信号を受信する第一入力回路と、
前記第一入力回路に結合され、前記第一ラッチデータ信号に基づいて前記第一出力データ信号を生成し、前記第一電圧に基づいて前記第一出力データ信号の電圧値を設定する第一出力設定回路と、を含み、
前記第二電圧シフト回路は、
前記第二ラッチドライバ回路に結合され、前記第二電圧に基づいて前記第二ラッチデータ信号を受信する第二入力回路と、
前記第二入力回路に結合され、前記第二ラッチデータ信号に基づいて前記第二出力データ信号を生成し、前記第一電圧に基づいて前記第二出力データ信号の電圧値を設定する第二出力設定回路と、を含む請求項１３に記載のメモリデバイス。
前記第一入力回路及び前記第二入力回路のそれぞれは、
第一インバータ及び第二インバータと、を含み、
前記第二インバータの入力端と前記第一インバータの出力端は相互に結合され、
前記第一入力回路の前記第一インバータの入力端は、前記第一ラッチデータ信号を受信し、前記第一入力回路の前記第一インバータの出力端及び前記第二インバータの出力端は、前記第一出力設定回路に結合され、
前記第二入力回路の前記第一インバータの入力端は、前記第二ラッチデータ信号を受信し、前記第二入力回路の前記第一インバータの出力端及び前記第二インバータの出力端は、前記第二出力設定回路に結合される請求項１４に記載のメモリデバイス。
前記第一出力設定回路及び前記第二出力設定回路のそれぞれは、
第一端は、前記第一電圧を受信する第九トランジスタと、
第一端は、前記第九トランジスタの第二端に結合され、第二端は、前記接地電圧を受信する第十トランジスタと、
第一端は、前記第一電圧を受信し、制御端は、前記第九トランジスタの第二端に結合され、第二端は、前記第九トランジスタの制御端に結合される第十一トランジスタと、
第一端は、前記第十一トランジスタの第二端に結合され、第二端は、前記接地電圧を受信する第十二トランジスタと、
第一端は、前記第一電圧を受信し、制御端は、前記第十一トランジスタの第二端に結合される第十三トランジスタと、
第一端は、前記第十三トランジスタの第二端に結合され、制御端は、前記第十三トランジスタの制御端に結合され、第二端は、前記接地電圧を受信する第十四トランジスタと、を含み、
前記第一出力設定回路の前記第十トランジスタの制御端及び前記第十二トランジスタの制御端は、前記第一入力回路に結合され、前記第一出力設定回路の前記第十三トランジスタの第二端は、前記第一出力データ信号を生成し、
前記第二出力設定回路の前記第十トランジスタの制御端及び前記第十二トランジスタの制御端は、前記第二入力回路に結合され、前記第二出力設定回路の前記第十三トランジスタの第二端は、前記第二出力データ信号を生成する請求項１５に記載のメモリデバイス。