CN111145800B - 存储器装置 - Google Patents

Abstract

本发明提供一种存储器装置，包括数据接收器、闩锁驱动器以及电压偏移器。数据接收器操作在第一电压，用以接收致能信号、参考信号以及输入数据信号，并依据第一电压输出内部数据信号。闩锁驱动器接收写入选择信号以及内部数据信号，并依据第一电压闩锁内部数据信号，以及依据第二电压输出至少一闩锁数据信号。电压偏移器依据第二电压接收至少一闩锁数据信号，并依据至少一闩锁数据信号以产生至少一输出数据信号，其中电压偏移器依据第一电压设定至少一输出数据信号的电压值，其中第一电压的电压值大于第二电压的电压值。

Description

存储器装置

技术领域

本发明涉及一种存储器装置，尤其涉及一种可提升操作速度并且降低功率消耗的存储器装置。

背景技术

在现有的低功率双倍数据速率4X(low power double data rate 4X，LPDDR4X)的标准的半导体存储器装置中，出于降低功率消耗的目的，会设计使存储器装置中数据接收器具有较低的操作电压(例如是0.6伏特)，而存储器装置的周遭电路则会设计具有较高的操作电压(例如是1.1伏特)。

然而，当以较低的操作电压来驱动存储器装置的数据接收器时，会因电压太低而导致存储器装置速度下降的问题，此外，由于存储器装置的其他周遭电路均是以较高的操作电压来进行驱动，会使得存储器装置的降低功率消耗效果不显著。因此，如何对存储器装置的数据接收器及周遭电路进行设计则成为一个重要的课题。

发明内容

本发明提供一种存储器装置，可通过不同电压值的操作电压来分别驱动数据接收器及其他周遭电路，藉此提升存储器装置的操作速度，并达到降低存储器装置功率消耗的目的。

本发明的存储器装置，包括数据接收器、闩锁驱动器以及电压偏移器。数据接收器操作在第一电压，用以接收致能信号、参考信号以及输入数据信号，并依据第一电压输出内部数据信号。闩锁驱动器耦接至数据接收器，用以接收写入选择信号以及内部数据信号，并依据第一电压闩锁内部数据信号，以及依据第二电压输出至少一闩锁数据信号。电压偏移器耦接至闩锁驱动器，依据第二电压接收至少一闩锁数据信号，并依据至少一闩锁数据信号以产生至少一输出数据信号，其中电压偏移器依据第一电压设定至少一输出数据信号的电压值，其中，第一电压的电压值大于第二电压的电压值。

基于上述，本发明通过电压值较大的第一电压来驱动数据接收器，并通过将闩锁驱动器及电压偏移器分级驱动的方式，分别以第一电压驱动闩锁驱动器来闩锁内部数据信号，再以电压值较小的第二电压驱动闩锁驱动器以输出至少一闩锁数据信号，接着分别以第二电压来驱动电压偏移器来接收至少一闩锁数据信号，再通过第一电压来驱动电压偏移器以设定至少一输出数据信号的电压值，藉此提升存储器装置的操作速度，并达到降低存储器装置功率消耗的目的。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的存储器装置的电路方块示意图；

图2示出本发明另一实施例的存储器装置的电路方块示意图；

图3示出本发明图2实施例的闩锁驱动电路的内部电路结构示意图；

图4示出本发明图2实施例的闩锁驱动电路的另一实施方式的内部电路结构示意图；

图5示出本发明图2实施例的电压偏移电路的内部电路结构示意图。

附图标记说明

100、200：存储器装置

110、210：数据接收器

120、220：闩锁驱动器

130、230：电压偏移器

210a：反向电路

221、222：闩锁驱动电路

221a：闩锁电路

221b：驱动电路

231、232：电压偏移电路

231a：第一输入电路

231b：第一输出设定电路

Din：输入数据信号

En：致能信号

GND：接地电压

IDS：内部数据信号

INV1～INV7、INV9～INV10、INVa：反向器

IVC1、IVC2：闩锁器

LDS、LDS1、LDS2：闩锁数据信号

NAND1：反及闸

ODS、ODS1、ODS2：输出数据信号

Ref：参考信号

Reset：重置信号

T1～T8、T9a、T9b、T10a、T10b、T11～T16：晶体管

TC1、TC2：传输闸

V1：第一电压

V2：第二电压

WDQS：写入选择信号

具体实施方式

请参照图1，图1示出本发明一实施例的存储器装置的电路方块示意图。存储器装置100包括数据接收器110、闩锁驱动器120以及电压偏移(level shift)器130。数据接收器110操作于第一电压V1，会接收致能信号En、参考信号Ref以及输入数据信号Din，并且数据接收器110会依据第一电压V1来输出内部数据信号IDS至闩锁驱动器120。闩锁驱动器120耦接至数据接收器110，操作于第一电压V1及第二电压V2，并且会接收重置信号Reset、写入选择信号WDQS以及来自数据接收器110的内部数据信号IDS，其中，闩锁驱动器120可依据重置信号Reset进行重置操作，并且可依据写入选择信号WDQS来进行写入操作。

接着，闩锁驱动器120会依据第一电压V1来对内部数据信号IDS进行闩锁，并且在闩锁内部数据信号IDS后，依据第二电压V2来输出至少一闩锁数据信号(例如是闩锁数据信号LDS)至电压偏移器130，需要注意的是，为简化说明，本实施例仅示出一个闩锁数据信号LDS以作为示范性实施例，然本领域技术人员可依据实际应用时的需求，调整闩锁数据信号的数量，本发明对此并不加以限制。

电压偏移器130耦接至闩锁驱动器120，操作于第一电压V1及第二电压V2，会依据第二电压V2来接收闩锁数据信号LDS，并且依据闩锁数据信号LDS来产生至少一输出数据信号(例如是输出数据信号ODS)，其中电压偏移器130会依据第一电压来设定输出数据信号ODS的电压值，在此请注意，为简化说明，本实施例同样仅示出一个输出数据信号ODS作为示范性实施例，然本发明对输出数据信号的数量并不加以限制。

值得一提的是，在本实施例中，第一电压V1的电压值会大于第二电压V2的电压值，也即本实施例是以不同电压值的第一电压V1及第二电压V2来分别驱动数据接收器110、闩锁驱动器120以及电压偏移器130以进行多个动作。如此一来，便可通过提供电压值较大的第一电压V1来操作数据接收器110，达到提升存储器装置100操作速度的目的。此外，也通过对闩锁驱动器120以及电压偏移器130分级驱动的方式，以电压值较大的第一电压V1来驱动闩锁驱动器120，藉此来接收并闩锁内部数据信号IDS，并以电压值较小的第二电压V2来驱动闩锁驱动器120以输出闩锁数据信号LDS，再以电压值较小的第二电压V2来驱动电压偏移器130，以接收闩锁数据信号LDS，并以电压值较大的第一电压V1来驱动电压偏移器130以设定输出数据信号ODS，藉此达到降低存储器装置100的功率消耗的目的。

请参照图2，图2示出本发明另一实施例的存储器装置的电路方块示意图。存储器装置200包括数据接收器210、闩锁驱动器220以及电压偏移器230。数据接收器210操作在第一电压V1，会接收致能信号En、参考信号Ref以及输入数据信号Din，并依据第一电压V1来输出内部数据信号IDS。详细来说明，数据接收器210包括晶体管T1～T6以及反向电路210a。晶体管T1的第一端接收第一电压V1，晶体管T1的控制端接收致能信号En，晶体管T1的第二端耦接至晶体管T2的第一端。晶体管T2的第一端耦接至晶体管T1的第二端，晶体管T2的控制端接收参考信号Ref，晶体管T2的第二端耦接至晶体管T3的第一端。晶体管T3的第一端耦接至晶体管T2的第二端，晶体管T3的控制端与第一端相互耦接，晶体管T3的第二端接收接地电压GND。

晶体管T4的第一端耦接至晶体管T1的第二端，晶体管T4的控制端接收输入数据信号Din，晶体管T4的第二端耦接至晶体管T5的第一端。晶体管T5的第一端耦接至晶体管T4的第二端，晶体管T5的控制端耦接至晶体管T3的控制端，晶体管T5的第二端接收接地电压GND，其中，晶体管T1可形成一电流源，晶体管T2、T4可形成一差动对，晶体管T3、T5则可形成一主动负载，也即在本实施例中，晶体管T1～T5可形成一差动放大器。晶体管T6的第一端耦接至晶体管T5的第一端，晶体管T6的控制端接收致能信号En，晶体管T6的第二端接收接地电压GND。反向电路210a耦接至晶体管T6的第一端，并用以输出内部数据信号IDS。

进一步来说明，反向电路210a中包括晶体管T7～T8。晶体管T7的第一端接收第一电压V1，晶体管T7的控制端耦接至晶体管T6的第一端，并且晶体管T7的第二端会输出内部数据信号IDS。晶体管T8的第一端耦接至晶体管T7的第二端，晶体管T8的控制端耦接至晶体管T7的控制端，晶体管T8的第二端会接收接地电压GND。

值得一提的是，本实施例的反向电路210a可以本领域技术人员所熟知的其他存储器装置电路的反向电路的架构来据以实施，本发明对此并不加以限制。

此外，闩锁驱动器220包括第一闩锁驱动电路221以及第二闩锁驱动电路222。第一闩锁驱动电路221耦接至数据接收器210，操作于第一电压V1及第二电压V2，会接收重置信号Reset、写入选择信号WDQS以及内部数据信号IDS，并且依据第一电压V1闩锁来自数据接收器210的内部数据信号IDS，以及依据第二电压V2输出至少一闩锁数据信号中的一个闩锁数据信号(例如是第一闩锁数据信号LDS1)。而第二闩锁驱动电路222则同样耦接至数据接收器210，并且同样操作于第一电压V1及第二电压V2，会接收重置信号Reset、写入选择信号WDQS以及内部数据信号IDS，以依据第一电压V1闩锁来自数据接收器210的内部数据信号IDS，并依据第二电压V2输出至少一闩锁数据信号中的一个闩锁数据信号(例如是第二闩锁数据信号LDS2)，其中第一闩锁驱动电路221及第二闩锁驱动电路222会依据重置信号Reset进行重置操作。此外，第一闩锁驱动电路221及第二闩锁驱动电路222会分别依据写入选择信号WDQS进行写入操作，其中，第一闩锁驱动电路221所接收的写入选择信号WDQS与第二闩锁驱动电路222所接收的写入选择信号WDQS呈现反向。

此外，本发明另有提到，本实施例的第一闩锁数据信号LDS1例如是奇通道信号，而第二闩锁数据信号LDS2则例如是偶通道信号，如此一来，可通过在存储器装置中准备奇通道及偶通道两个路径，使存储器装置在时脉信号上升及下降时皆能传输数据，也即在一个时脉周期内可传输两次数据，以提升存储器装置的操作速度。

另一方面，电压偏移器230包括第一电压偏移电路231以及第二电压偏移电路232。第一电压偏移电路231耦接至第一闩锁驱动电路221，操作于第一电压V1及第二电压V2，会依据第二电压V2来接收第一闩锁数据信号LDS1，并依据第一闩锁数据信号LDS1来产生至少一输出数据信号中的一个输出数据信号(例如是第一输出数据信号ODS1)，其中第一电压偏移电路231会依据第一电压V1来设定第一输出数据信号ODS1的电压值。相对地，第二电压偏移电路232则耦接至第二闩锁驱动电路222，依据第二电压V2来接收第二闩锁数据信号LDS2，并且会依据第二闩锁数据信号LDS2来产生至少一输出数据信号中的一个输出数据信号(例如是第二闩锁数据信号ODS2)，其中第二输出数据信号ODS2的电压值由第二电压偏移电路232依据第一电压V1来设定。

接着，详细来说明关于第一闩锁驱动电路221以及第二闩锁驱动电路222的内部电路结构，为方便说明，在此仅示出第一闩锁驱动电路221的内部电路结构，并以第一闩锁驱动电路221作为示范性实施例来进行说明，请同步参照图2及图3，图3示出本发明图2实施例的闩锁驱动电路的内部电路结构示意图。第一闩锁驱动电路221包括闩锁电路221a以及驱动电路221b。闩锁电路221a耦接至数据接收器210，用以接收重置信号Reset、写入选择信号WDQS以及内部数据信号IDS，会依据第一电压V1来对内部数据信号IDS进行闩锁。驱动电路221b耦接至闩锁电路221a，会依据第二电压V2来输出第一闩锁数据信号LDS1。

进一步来说，闩锁电路221a包括反向器INV1～INV4、传输闸TC1～TC2以及闩锁器IVC1～IVC2。反向器INV1的输入端接收写入选择信号WDQS，反向器INV1的输出端耦接至反向器INV2的输入端，并输出反向写入选择信号。反向器INV2的输入端耦接至反向器INV1的输出端，反向器INV2的输出端耦接至传输闸TC1的P通道控制端。反向器INV3的输入端接收内部数据信号IDS，反向器INV3的输出端耦接至传输闸TC1的输入端，并输出反向内部数据信号。传输闸TC1的N通道控制端耦接至反向器INV1的输出端，传输闸TC1的P通道控制端耦接至反向器INV2的输出端，传输闸TC1的输入端耦接至反向器INV3的输出端，以及传输闸TC1的输出端耦接至闩锁器IVC1的输入端，其中，传输闸TC1接收反向内部数据信号，并且会受控于反向写入选择信号以被导通或被断开。

闩锁器IVC1的输入端耦接至传输闸TC1的输出端，闩锁器IVC1的输出端耦接至传输闸TC2的输入端，用以对反向内部数据信号进行闩锁。传输闸TC2的P通道控制端耦接至反向器INV1的输出端，传输闸TC2的N通道控制端耦接至反向器INV2的输出端，传输闸TC2的输入端耦接至闩锁器IVC1的输出端，以及传输闸TC2的输出端耦接至闩锁器IVC2的输入端，其中，传输闸TC2接收闩锁器IVC1中的信号，并且会受控于反向写入选择信号以被导通或被断开。反向器INV4的输入端接收重置信号Reset，反向器INV4的输出端耦接至闩锁器IVC2的输入端，以输出反向重置信号。闩锁器IVC2的输入端耦接至传输闸TC2的输出端，闩锁器IVC2的输出端耦接至驱动电路221b，会闩锁来自闩锁器IVC1中的信号以及反向重置信号。

详细来说明闩锁电路221a中各元件间的作动方式。在闩锁电路221a中，反向器INV3会接收内部数据信号IDS，以产生反向内部数据信号，而反向器INV4则会接收重置信号Reset，以产生反向重置信号。当写入选择信号WDQS为逻辑低电平(例如是0)时，反向器INV1会接收写入选择信号WDQS，以产生为逻辑高电平(例如是1)的反向写入选择信号，此时传输闸TC1会受控于为逻辑高电平的反向写入选择信号而被导通，接收反向内部数据信号并传输至闩锁器IVC1以进行闩锁，此时传输闸TC2受控于反向写入选择信号而被断开。

接着，当写入选择信号WDQS转态为逻辑高电平(即1)时，则反向写入选择信号会转态为逻辑低电平(即0)，此时传输闸TC1会受控于为逻辑低电平的反向写入选择信号而被断开，而传输闸TC2则受控于为逻辑低电平的反向写入选择信号而被导通，以接收闩锁器IVC1中的数据并传输至闩锁器IVC2，使闩锁器IVC2对闩锁器IVC1中的数据以及反向重置信号进行闩锁，以输出一反向第一闩锁数据信号至驱动电路221b。

此外，本发明另有提到，闩锁器IVC1中包括反向器INV5～INV6，反向器INV5的输入端耦接至传输闸TC1的输出端，反向器INV5的输出端耦接至传输闸TC2的输入端。反向器INV6的输入端耦接至反向器INV5的输出端，反向器INV6的输出端耦接至反向器INV5的输入端。闩锁器IVC2则包括反向器INV7以及反及闸NAND1。反及闸NAND1的第一端耦接至传输闸TC2的输出端，反及闸NAND1的第二端耦接至反向器INV4的输出端，反及闸NAND1的输出端则与反向器INV7的输入端相互耦接，并且反向器INV7的输出端耦接至反及闸NAND1的第一端。

另一方面，驱动电路221b包括晶体管T9a～T10a。晶体管T9a的第一端接收第二电压V2，晶体管T9a的控制端耦接至闩锁电路221a中闩锁器IVC2的输出端，晶体管T9a的第二端则输出第一闩锁数据信号LDS1。晶体管T10a的第一端耦接至晶体管T9a的第二端，晶体管T10a的控制端同样耦接至闩锁电路221a中闩锁器IVC2的输出端，并且晶体管T10a的第二端接收接地电压GND，如此一来，驱动电路221b在接收到反向第一闩锁数据信号后，便会依据第二电压V2来输出第一闩锁数据信号LDS1，其中，本实施例的驱动电路221b的晶体管T9a为P型晶体管，晶体管T10a为N型晶体管。此外，本实施例的第二闩锁驱动电路222的内部电路结构及元件作动方式与第一闩锁驱动电路221相类似，故本领域技术人员可依据前述关于第一闩锁驱动电路221实施方式的说明，来实现本实施例第二闩锁驱动电路222的内部电路结构，在此不重复赘述。

值得一提的是，请同步参照图2及图4，图4示出本发明图2实施例的闩锁驱动电路的另一实施方式的内部电路结构示意图。与前述图3实施例不同的地方在于，本实施例的闩锁电路221a还包括反向器INVa，并且本实施例的驱动电路221b中晶体管T9b及晶体管T10b均为N型晶体管。详细来说明，反向器INVa的输入端耦接至闩锁器IVC2的输出端，并且反向器INVa的输出端耦接至驱动电路221b中晶体管T9b的控制端，其中，反向器INVa接收来自闩锁器IVC2的反向第一闩锁数据信号以传输第一闩锁数据信号LDS1至晶体管T9b的控制端。如此一来，本实施例的驱动电路221b可通过使用为N型晶体管的晶体管T9b、T10b，来增加驱动电路221b的驱动能力并提升操作速度。除此之外，驱动电路221b中的晶体管T9b会因基体效应(Body effect)，而使得驱动电路221b的第一闩锁数据信号LDS1的电压值最高可实质上等于第二电压V2的电压值减去晶体管T9b的阈值电压的电压值，藉此达到省电及降低功率消耗的效果。相对的，本实施例的第二闩锁驱动电路222中的闩锁电路同样可包括反向器INVa，并且驱动电路中的晶体管同样可以均替换为N型晶体管，本领域技术人员可依据前述关于闩锁电路221a及驱动电路221b实施方式的说明，实现本实施例第二闩锁驱动电路222的内部电路结构，在此不重复赘述。

此外，本实施例的闩锁电路221a及驱动电路221b的其余电路结构及作动方式与图3实施例相类似，在此不重复赘述。

接着，详细来说明关于第一电压偏移电路231以及第二电压偏移电路232的内部电路结构，为方便说明，在此同样仅示出第一电压偏移电路231的内部电路结构，并以第一电压偏移电路231作为示范性实施例来进行说明，请同步参照图2及图5，图5示出本发明图2实施例的电压偏移电路的内部电路结构示意图。第一电压偏移电路231包括第一输入电路231a以及第一输出设定电路231b，第一输入电路231a耦接至第一闩锁驱动电路221，会依据第二电压V2来接收第一闩锁数据信号LDS1。第一输出设定电路231b则耦接至第一输入电路231a，并依据第一闩锁数据信号LDS1来产生第一输出数据信号ODS1，其中第一输出设定电路231b会依据第一电压V1来设定第一输出数据信号ODS1的电压值。

进一步来说，本实施例的第一输入电路231a包括反向器INV9、INV10。反向器INV9的输入端耦接至第一闩锁驱动电路221，并且会接收第一闩锁数据信号LDS1，反向器INV9的输出端耦接至第一输出设定电路231b。反向器INV10的输入端耦接至反向器INV9的输出端，并且反向器INV10的输出端耦接至第一输出设定电路231b。

另一方面，第一输出设定电路231b包括晶体管T11～T16。晶体管T11的第一端接收第一电压V1，晶体管T11的控制端耦接至晶体管T14的第一端，晶体管T11的第二端耦接至晶体管T13的控制端。晶体管T12的第一端耦接至晶体管T11的第二端，晶体管T12的控制端耦接至第一输入电路231a中反向器INV9的输出端，晶体管T12的第二端接收接地电压GND。晶体管T13的第一端接收第一电压V1，晶体管T13的控制端耦接至晶体管T11的第二端，晶体管T13的第二端耦接至晶体管T11的控制端。晶体管T14的第一端耦接至晶体管T13的第二端，晶体管T14的控制端耦接至第一输入电路231a中反向器INV10的输出端，晶体管T14的第二端接收接地电压GND。晶体管T15的第一端接收第一电压V1，晶体管T15的控制端耦接至晶体管T13的第二端，晶体管T15的第二端耦接至晶体管T16的第一端，并输出第一输出数据信号ODS1。晶体管T16的第一端耦接至晶体管T15的第二端，晶体管T16的控制端耦接至晶体管T15的控制端，晶体管T16的第二端接收接地电压GND。

此外，需要注意的是，本实施例的第二电压偏移电路232的内部电路结构与第一电压偏移电路231的内部电路结构相类似，故本领域技术人员可依据前述关于第一电压偏移电路231实施方式的说明，来实现本实施例第二电压偏移电路232的内部电路结构，在此不重复赘述。

基于上述说明，本实施例可通过提供较大电压值的第一电压V1来操作数据接收器210的方式，来提升存储器装置200的操作速度，并且在闩锁驱动器220中，分别提供不同电压值的第一电压V1及第二电压V2至第一闩锁驱动电路221及第二闩锁驱动电路222中的闩锁电路及驱动电路，以分级驱动其电路动作，并且在电压偏移器230中，分别提供不同电压值的第一电压V1及第二电压V2至第一电压偏移电路231及第二电压偏移电路232中的输入电路及输出设定电路，分级驱动其电路动作，据此达到降低存储器装置200的功率消耗的目的。

综上所述，本发明通过具有较大电压值的第一电压来驱动数据接收器，以提升存储器装置的操作速度，并且会以第一电压驱动闩锁驱动器来闩锁内部数据信号，并且以具有较小电压值的第二电压驱动闩锁驱动器来输出至少一闩锁数据信号，接着以第二电压来驱动电压偏移器以接收至少一闩锁数据信号，再通过第一电压驱动电压偏移器来输出至少一输出数据信号，藉此通过分级驱动的方式，来达到降低存储器装置的功率消耗的目的。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

[产业利用性]

本发明通过两个不同电压值的第一电压及第二电压来分别驱动存储器装置中的数据接收器、闩锁驱动器以及电压偏移器，以依据第一电压及第二电压来进行不同的操作，进而提升存储器装置的操作速度，并可实现存储器装置的低功率消耗性能。

Claims (16)

1.一种存储器装置，包括：

数据接收器，操作在第一电压，用以接收致能信号、参考信号以及输入数据信号，并依据所述第一电压输出内部数据信号；

闩锁驱动器，耦接至所述数据接收器，用以接收写入选择信号以及所述内部数据信号，并依据所述第一电压闩锁所述内部数据信号，以及依据第二电压输出至少一闩锁数据信号其中所述闩锁驱动器包括：

第一闩锁驱动电路，耦接至所述数据接收器，接收所述写入选择信号以及所述内部数据信号，并依据所述第一电压闩锁所述内部数据信号，以及依据所述第二电压输出所述至少一闩锁数据信号中的第一闩锁数据信号；以及

第二闩锁驱动电路，耦接至所述数据接收器，接收所述写入选择信号以及所述内部数据信号，并依据所述第一电压闩锁所述内部数据信号，以及依据所述第二电压输出所述至少一闩锁数据信号中的第二闩锁数据信号；以及

电压偏移器，耦接至所述闩锁驱动器，依据所述第二电压接收所述至少一闩锁数据信号，并依据所述至少一闩锁数据信号以产生至少一输出数据信号，其中所述电压偏移器依据所述第一电压设定所述至少一输出数据信号的电压值，

其中，所述第一电压的电压值大于所述第二电压的电压值。

2.根据权利要求1所述的存储器装置，其中所述闩锁驱动器更接收重置信号，以进行重置操作。

3.根据权利要求2所述的存储器装置，其中所述数据接收器包括：

第一晶体管，其第一端接收所述第一电压，所述第一晶体管的控制端接收所述致能信号；

第二晶体管，其第一端耦接至所述第一晶体管的第二端，所述第二晶体管的控制端接收所述参考信号；

第三晶体管，其第一端耦接至所述第二晶体管的第二端，所述第三晶体管的控制端耦接至所述第三晶体管的第一端，所述第三晶体管的第二端接收接地电压；

第四晶体管，其第一端耦接至所述第一晶体管的第二端，所述第四晶体管的控制端接收所述输入数据信号；

第五晶体管，其第一端耦接至所述第四晶体管的第二端，所述第五晶体管的控制端耦接至所述第三晶体管的控制端，所述第五晶体管的第二端接收所述接地电压；

第六晶体管，其第一端耦接至所述第五晶体管的第一端，所述第六晶体管的控制端接收所述致能信号，所述第六晶体管的第二端接收所述接地电压；以及

反向电路，耦接至所述第六晶体管的第一端，用以输出所述内部数据信号。

4.根据权利要求3所述的存储器装置，其中所述反向电路包括：

第七晶体管，其第一端接收所述第一电压，所述第七晶体管的控制端耦接至所述第六晶体管的第一端，所述第七晶体管的第二端输出所述内部数据信号；以及

第八晶体管，其第一端耦接至所述第七晶体管的第二端，所述第八晶体管的控制端耦接至所述第七晶体管的控制端，所述第八晶体管的第二端接收所述接地电压。

5.根据权利要求2所述的存储器装置，其中所述第一闩锁驱动电路还接收所述重置信号。

6.根据权利要求5所述的存储器装置，其中所述第一闩锁数据信号为奇通道信号，所述第二闩锁数据信号为偶通道信号。

7.根据权利要求5所述的存储器装置，其中所述第一闩锁驱动电路及所述第二闩锁驱动电路中的每一包括：

闩锁电路，耦接至所述数据接收器，接收所述重置信号、所述写入选择信号以及所述内部数据信号，并依据所述第一电压闩锁所述内部数据信号；以及

驱动电路，耦接至所述闩锁电路，

其中，所述第一闩锁驱动电路中的驱动电路依据所述第二电压输出所述第一闩锁数据信号，

其中，所述第二闩锁驱动电路中的驱动电路依据所述第二电压输出所述第二闩锁数据信号。

8.根据权利要求7所述的存储器装置，其中所述闩锁电路包括：

第一传输闸，接收反向内部数据信号，并且受控于反向写入选择信号以被导通或断开；

第一闩锁器，耦接至所述第一传输闸，用以闩锁所述反向内部数据信号；

第二传输闸，耦接至所述第一闩锁器，用以接收所述第一闩锁器中的信号，并且受控于所述反向写入选择信号以被导通或断开；以及

第二闩锁器，耦接至所述第二传输闸，用以闩锁所述第一闩锁器中的信号以及反向重置信号。

9.根据权利要求8所述的存储器装置，其中所述第一闩锁器包括：

第一反向器，其输入端耦接至所述第一传输闸的输出端，所述第一反向器的输出端耦接至所述第二传输闸的输入端；以及

第二反向器，其输入端耦接至所述第一反向器的输出端，所述第二反向器的输出端耦接至所述第一反向器的输入端，

其中所述第二闩锁器包括：

第一反及闸，所述第一反及闸的第一端耦接至所述第二传输闸的输出端，所述第一反及闸的第二端接收所述反向重置信号；以及

第三反向器，其输入端耦接至所述第一反及闸的输出端，所述第三反向器的输出端耦接至所述第一反及闸的第一端。

10.根据权利要求9所述的存储器装置，其中所述闩锁电路还包括：

第四反向器，其输入端耦接至所述第二闩锁器的输出端，所述第四反向器的输出端耦接至所述驱动电路。

11.根据权利要求7所述的存储器装置，其中所述驱动电路包括：

第一晶体管，其第一端接收所述第二电压，所述第一晶体管的控制端耦接至所述闩锁电路；以及

第二晶体管，其第一端耦接至所述第一晶体管的第二端，所述第二晶体管的控制端耦接至所述闩锁电路，所述第二晶体管的第二端接收接地电压，

其中，所述第一闩锁驱动电路的驱动电路中的第一晶体管的第二端输出所述第一闩锁数据信号，

其中，所述第二闩锁驱动电路的驱动电路中的第一晶体管的第二端输出所述第二闩锁数据信号。

12.根据权利要求11所述的存储器装置，其中所述第一晶体管为P型或N型晶体管，所述第二晶体管为N型晶体管。

13.根据权利要求5所述的存储器装置，其中所述电压偏移器包括：

第一电压偏移电路，耦接至所述第一闩锁驱动电路，依据所述第二电压接收所述第一闩锁数据信号，并依据所述第一闩锁数据信号以产生所述至少一输出数据信号中的第一输出数据信号，其中所述第一电压偏移电路依据所述第一电压设定所述第一输出数据信号的电压值；以及

第二电压偏移电路，耦接至所述第二闩锁驱动电路，依据所述第二电压接收所述第二闩锁数据信号，并依据所述第二闩锁数据信号以产生所述至少一输出数据信号中的第二输出数据信号，其中所述第二电压偏移电路依据所述第一电压设定所述第二输出数据信号的电压值。

14.根据权利要求13所述的存储器装置，其中所述第一电压偏移电路包括：

第一输入电路，耦接至所述第一闩锁驱动电路，依据所述第二电压接收所述第一闩锁数据信号；以及

第一输出设定电路，耦接至所述第一输入电路，依据所述第一闩锁数据信号以产生所述第一输出数据信号，其中第一输出设定电路依据所述第一电压设定所述第一输出数据信号的电压值，

其中所述第二电压偏移电路包括：

第二输入电路，耦接至所述第二闩锁驱动电路，依据所述第二电压接收所述第二闩锁数据信号；以及

第二输出设定电路，耦接至所述第二输入电路，依据所述第二闩锁数据信号以产生所述第二输出数据信号，其中所述第二输出设定电路依据所述第一电压设定所述第二输出数据信号的电压值。

15.根据权利要求14所述的存储器装置，其中所述第一输入电路以及所述第二输入电路中的每一包括：

第一反向器以及第二反向器，所述第二反向器的输入端与所述第一反向器的输出端相互耦接，

其中，所述第一输入电路的第一反向器的输入端接收所述第一闩锁数据信号，所述第一输入电路的第一反向器的输出端以及第二反向器的输出端耦接至所述第一输出设定电路，

其中，所述第二输入电路的第一反向器的输入端接收所述第二闩锁数据信号，所述第二输入电路的第一反向器的输出端以及第二反向器的输出端耦接至所述第二输出设定电路。

16.根据权利要求15所述的存储器装置，其中所述第一输出设定电路以及所述第二输出设定电路中的每一包括：

第一晶体管，其第一端接收所述第一电压；

第二晶体管，其第一端耦接至所述第一晶体管的第二端，所述第二晶体管的第二端接收接地电压；

第三晶体管，其第一端接收所述第一电压，所述第三晶体管的控制端耦接至所述第一晶体管的第二端，所述第三晶体管的第二端耦接至所述第一晶体管的控制端；

第四晶体管，其第一端耦接至所述第三晶体管的第二端，所述第四晶体管的第二端接收所述接地电压；

第五晶体管，其第一端接收所述第一电压，所述第五晶体管的控制端耦接至所述第三晶体管的第二端；以及

第六晶体管，其第一端耦接至所述第五晶体管的第二端，所述第六晶体管的控制端耦接至所述第五晶体管的控制端，所述第六晶体管的第二端接收所述接地电压，

其中，所述第一输出设定电路中的第二晶体管的控制端以及第四晶体管的控制端耦接至所述第一输入电路，并且所述第一输出设定电路中的第五晶体管的第二端产生所述第一输出数据信号，

其中，所述第二输出设定电路中的第二晶体管的控制端以及第四晶体管的控制端耦接至所述第二输入电路，并且所述第二输出设定电路中的第五晶体管的第二端产生所述第二输出数据信号。

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