KR101651886B1 - 레벨 시프터를 포함하는 감지 증폭기 - Google Patents
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Abstract
장치는 감지 증폭기 차동 출력을 갖는 감지 증폭기를 포함한다. 감지 증폭기는 제 1 전력 도메인에 있을 수 있다. 장치는 레벨 시프터 차동 출력을 갖는 레벨 시프팅 회로를 포함한다. 레벨 시프팅 회로는 감지 증폭기 차동 출력에 커플링될 수 있다. 레벨 시프팅 회로 제 1 트랜지스터 및 제 2 트랜지스터를 포함할 수 있다. 감지 증폭기 차동 출력의 제 1 감지 증폭기 출력은 상기 제 1 트랜지스터에 커플링될 수 있고, 상기 감지 증폭기 차동 출력의 제 2 감지 증폭기 출력은 상기 제 2 트랜지스터에 커플링될 수 있다. 장치는 추가로 데이터를 저장하기 위한 래치를 포함할 수 있다. 래치는 상기 레벨 시프터 차동 출력에 커플링될 수 있다. 래치는 상기 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있다.
Description
[0001] 본 개시는 일반적으로 전압 레벨 시프팅에 관한 것이다.
[0002] 기술의 진보는 보다 작고 보다 강력한 컴퓨팅 디바이스들을 발생시켰다. 예를 들어, 현재, 작고, 경량이며 사용자에 의해 쉽게 소지되는 휴대용 무선 전화들, 개인용 디지털 보조기기들(PDA들) 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대식 개인용 컴퓨팅 디바이스들이 있다. 보다 구체적으로, 셀룰러 전화 및 인터넷 프로토콜(IP) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들 상에서 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 다수의 이러한 무선 전화들은 그 내부에 포함되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 정지화상 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 재생기를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하는데 이용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션을 포함하는 실행 가능한 명령들을 프로세싱할 수 있다. 이에 따라, 이들 무선 전화들은 상당한 컴퓨팅 능력들을 포함할 수 있다.
[0003] 컴퓨팅 디바이스는 몇 개의 전력 도메인들을 가질 수 있다. 각각의 전력 도메인은 다른 전력 도메인들과 연관되는 공급 전압 레벨들과 상이한 대응하는 공급 전압 레벨과 연관될 수 있다. 예를 들어, 제 1 공급 전압 레벨과 연관되는 제 1 전력 도메인에서 생성되는 신호가 제 2 공급 전압 레벨과 연관되는 제 2 전력 도메인의 회로에 제공될 수 있다. 제 1 공급 전압 레벨이 제 2 공급 전압 레벨보다 낮은 경우, 제 1 전력 도메인에서 생성된 신호를 제 2 전력 도메인의 회로에 제공하는 것은 단락 전류를 야기할 수 있다.
[0004] 레벨 시프터는 제 1 전력 도메인의 감지 증폭기에 의해 생성된 신호의 전압 레벨을 시프팅하고 제 2 전력 도메인의 회로에 레벨 시프팅된 신호를 제공하는데 이용될 수 있다. 예를 들어, 제 1 전력 도메인은 제 1 공급 전압 레벨과 연관될 수 있다. 감지 증폭기는 제 1 전력 도메인에서 생성되는 하나 또는 그 초과의 입력 신호들을 수신할 수 있다. 예를 들어, 입력 신호들은 제 1 전력 도메인에 있는 메모리 어레이에 의해 생성될 수 있다. 감지 증폭기에 의해 생성되는 차동 출력 신호는 레벨 시프터에 제공될 수 있다. 예를 들어, 감지 증폭기의 차동 출력 신호의 제 1 출력 신호는 레벨 시프터의 하나 또는 그 초과의 트랜지스터들의 게이트 단자에 제공될 수 있고, 감지 증폭기의 차동 출력 신호의 제 2 출력 신호는 레벨 시프터의 하나 또는 그 초과의 다른 트랜지스터들의 게이트 단자에 제공될 수 있다. 레벨 시프터는 감지 증폭기의 차동 출력 신호에 기초하여 레벨 시프터 차동 출력 신호를 생성할 수 있다. 레벨 시프터 차동 출력 신호는 제 2 전력 도메인에 있는 래치에 제공될 수 있다.
[0005] 래치는 레벨 시프터 차동 출력 신호에 대응하는 데이터를 저장할 수 있다. 래치는 래치에 저장된 데이터에 기초하여 래치 차동 출력 신호를 생성할 수 있다. 레벨 시프팅된 차동 출력 신호는 레벨 시프터 차동 출력 신호 및 래치 차동 출력 신호에 기초하여 생성된다. 레벨 시프터 차동 출력 신호를 생성하는 레벨 시프터의 하나 또는 그 초과의 트랜지스터들은 턴 오프되고, 레벨 시프팅된 차동 출력 신호는 주로 래치 차동 출력 신호에 기초할 수 있다. 대안적인 실시예에서, 레벨 시프팅된 차동 출력 신호는 제 2 전력 도메인에 있는 구동기에 제공될 수 있다. 레벨 시프팅된 차동 출력 신호는 레벨 시프터 차동 출력 신호 및 구동기 출력 신호들에 기초하여 생성될 수 있다.
[0006] 특정한 실시예에서, 장치는 감지 증폭기 차동 출력을 갖는 감지 증폭기를 포함한다. 감지 증폭기는 제 1 전력 도메인에 있을 수 있다. 장치는 또한 레벨 시프터 차동 출력을 갖는 레벨 시프팅 회로를 포함한다. 레벨 시프팅 회로는 감지 증폭기 차동 출력에 커플링될 수 있다. 레벨 시프팅 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 트랜지스터들의 제 1 쌍을 포함할 수 있다. 감지 증폭기 차동 출력의 제 1 감지 증폭기 출력은 제 1 트랜지스터에 커플링될 수 있고, 감지 증폭기 차동 출력의 제 2 감지 증폭기 출력은 제 2 트랜지스터에 커플링될 수 있다. 장치는 추가로 데이터를 저장하기 위한 래치를 포함할 수 있다. 래치는 레벨 시프터 차동 출력에 커플링될 수 있다. 래치는 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있다.
[0007] 다른 특정한 실시예에서, 방법은 감지 증폭기에 의해, 감지 증폭기 차동 출력 신호를 생성하는 단계를 포함한다. 감지 증폭기는 제 1 전력 도메인에 있을 수 있다. 이 방법은 감지 증폭기 차동 출력 신호에 응답하여, 레벨 시프터에 의해, 레벨 시프터 차동 출력 신호를 생성하는 단계를 포함할 수 있다. 레벨 시프터는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 트랜지스터들의 제 1 쌍을 포함할 수 있다. 감지 증폭기 차동 출력 신호의 제 1 감지 증폭기 출력 신호는 제 1 트랜지스터에 제공될 수 있고 감지 증폭기 차동 출력 신호의 제 2 감지 증폭기 출력 신호는 제 2 트랜지스터에 제공될 수 있다. 이 방법은 추가로 레벨 시프터 차동 출력 신호에 응답하여, 래치에 데이터를 저장하는 단계를 포함할 수 있다. 래치는 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있을 수 있다.
[0008] 다른 특정한 실시예에서, 장치는 차동 출력을 갖는 차동 출력 신호를 생성하기 위한 수단을 포함한다. 차동 출력 신호를 생성하기 위한 수단은 제 1 전력 도메인에 있을 수 있다. 장치는 또한 레벨 시프터 차동 출력을 갖는 레벨 시프터 차동 출력 신호를 생성하기 위한 수단을 포함할 수 있다. 레벨 시프터 차동 출력 신호를 생성하기 위한 수단은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 트랜지스터들의 제 1 쌍을 포함할 수 있다. 차동 출력의 제 1 출력은 제 1 트랜지스터에 커플링될 수 있고 차동 출력의 제 2 출력은 제 2 트랜지스터에 커플링된다. 장치는 추가로 데이터를 저장하기 위한 수단을 포함할 수 있다. 데이터를 저장하기 위한 수단은 레벨 시프터 차동 출력에 커플링될 수 있다. 데이터를 저장하기 위한 수단은 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있을 수 있다.
[0009] 다른 특정한 실시예에서, 비-일시적인 컴퓨터-판독 가능한 매체는 프로세서에 의해 실행될 때, 프로세서로 하여금 메모리로부터 데이터를 리트리브하게 하는 프로그램 코드를 포함한다. 메모리는 감지 증폭기 차동 출력 신호를 생성하기 위한 감지 증폭기를 포함한다. 감지 증폭기는 제 1 전력 도메인에 있다. 이 메모리는 또한 감지 증폭기 차동 출력 신호에 응답하여 레벨 시프터 차동 출력 신호를 생성하기 위한 레벨 시프터를 포함한다. 레벨 시프터는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 트랜지스터들의 제 1 쌍을 포함한다. 감지 증폭기 차동 출력 신호의 제 1 감지 증폭기 출력 신호는 제 1 트랜지스터에 제공되고, 차동 출력 신호의 제 2 감지 증폭기 출력 신호는 제 2 트랜지스터에 제공된다. 메모리는 또한 레벨 시프터 차동 출력 신호에 응답하여 데이터를 저장하기 위한 래치를 포함한다. 래치는 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있다.
[0010] 다른 특정한 실시예에서, 장치는 감지 증폭기 차동 출력을 갖는 감지 증폭기를 포함한다. 감지 증폭기는 제 1 전력 도메인에 있을 수 있다. 이 장치는 또한 레벨 시프터 차동 출력을 갖는 레벨 시프팅 회로를 포함할 수 있다. 레벨 시프팅 회로는 감지 증폭기 차동 출력에 커플링될 수 있다. 레벨 시프팅 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 트랜지스터들의 제 1 쌍을 포함할 수 있다. 감지 증폭기 차동 출력의 제 1 감지 증폭기 출력은 제 1 트랜지스터에 커플링될 수 있고 감지 증폭기 차동 출력의 제 2 감지 증폭기 출력은 제 2 트랜지스터에 커플링될 수 있다. 장치는 추가로 레벨 시프터 차동 출력에 커플링되는 구동기를 포함할 수 있다. 구동기는 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있을 수 있다.
[0011] 개시된 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정한 이점은 다른 전력 도메인에서 이용하기 위해 하나의 전력 도메인에서 생성되는 신호의 전압 레벨의 레벨 시프팅이다. 신호의 전압 레벨을 레벨 시프팅함으로써, 레벨-시프팅 없이 다른 전력 도메인의 신호를 이용하는 것으로부터 발생하는 단락 전류가 실질적으로 제거된다. 단락 전류를 실질적으로 제거하는 것은 디바이스에 의한 전력 소비를 감소시킬 수 있다.
[0012] 본 개시의 다른 양상들, 이점들 및 특징들은 하기의 섹션들: 도면의 간단한 설명, 상세한 설명 및 청구범위를 포함하는 전체 명세서의 고찰 이후에 자명하게 될 것이다.
[0013] 도 1은 레벨 시프터를 갖는 감지 증폭기를 포함하는 장치의 특정한 실시예의 블록도이다.
[0014] 도 2는 도 1의 장치의 특정한 예시적인 실시예의 도면이다.
[0015] 도 3은 도 2의 장치에 대응할 수 있는 신호 트래이스들을 예시하는 타이밍도이다.
[0016] 도 4는 레벨 시프터를 갖는 감지 증폭기를 포함하는 장치의 다른 특정한 실시예의 도면이다.
[0017] 도 5는 도 1의 장치 또는 도 2의 장치 중 어느 하나를 동작하는 방법의 특정한 예시적인 실시예의 흐름도이다.
[0018] 도 6은 레벨 시프터를 갖는 감지 증폭기를 포함하는 메모리를 포함하는 무선 디바이스의 블록도이다.
[0014] 도 2는 도 1의 장치의 특정한 예시적인 실시예의 도면이다.
[0015] 도 3은 도 2의 장치에 대응할 수 있는 신호 트래이스들을 예시하는 타이밍도이다.
[0016] 도 4는 레벨 시프터를 갖는 감지 증폭기를 포함하는 장치의 다른 특정한 실시예의 도면이다.
[0017] 도 5는 도 1의 장치 또는 도 2의 장치 중 어느 하나를 동작하는 방법의 특정한 예시적인 실시예의 흐름도이다.
[0018] 도 6은 레벨 시프터를 갖는 감지 증폭기를 포함하는 메모리를 포함하는 무선 디바이스의 블록도이다.
[0019] 도 1을 참조하면, 신호의 전압 레벨을 시프팅하도록 동작 가능한 장치의 특정한 예시적인 실시예가 도시되고 일반적으로 100으로 지정된다. 장치(100)는 제 1 전력 도메인에서 생성된 입력 신호(input)를 수신하도록 구성되고 레벨 시프팅된 차동 출력 신호(out, outb)를 생성하도록 구성될 수 있다. 장치(100)는 감지 증폭기(102), 레벨 시프팅 회로(레벨 시프터)(104) 및 래치(106)를 포함한다. 감지 증폭기(102)는 레벨 시프터(104)에 커플링될 수 있다. 예를 들어, 감지 증폭기(102)의 감지 증폭기 차동 출력(114, 116)은 레벨 시프터(104)에 커플링될 수 있다. 레벨 시프터(104)는 래치(106)에 커플링될 수 있다. 예를 들어, 레벨 시프터(104)의 레벨 시프터 차동 출력(120, 122)은 래치(106)의 래치 포트들(124, 126)에 커플링될 수 있다.
[0020] 특정한 실시예에서, 감지 증폭기(102)는 입력 신호(input)를 수신하고 입력 신호(input)에 응답하여 감지 증폭기 차동 출력 신호(sout, soutb)를 생성하도록 구성될 수 있다. 입력 신호(input)는 단일-엔드 신호(single-ended signal) 또는 차동 신호일 수 있다. 감지 증폭기(102)는 감지 증폭기 차동 출력(114, 116) 상에서 감지 증폭기 차동 출력 신호(sout, soutb)를 생성할 수 있다. 예시를 위해, 감지 증폭기(102)는 감지 증폭기 차동 출력(114, 116)의 제 1 감지 증폭기 출력(114) 상에서 감지 증폭기 차동 출력 신호(sout, soutb)의 제 1 감지 증폭기 출력 신호(sout)를 생성할 수 있다. 감지 증폭기(102)는 감지 증폭기 차동 출력(114, 116)의 제 2 감지 증폭기 출력(116) 상에서 감지 증폭기 차동 출력 신호(sout, soutb)의 제 2 감지 증폭기 출력 신호(soutb)를 생성할 수 있다.
[0021] 특정한 실시예에서, 감지 증폭기(102)는 제 1 공급 전압(vdd1)과 연관되는 제 1 전력 도메인에 있을 수 있다. 예를 들어, 감지 증폭기(102)는 제 1 공급 전압(vdd1)을 제공하는 전압 공급기에 커플링될 수 있다. 예시를 위해, 제 1 감지 증폭기 출력 신호(sout) 및 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨은 제 1 공급 전압(vdd1)에 기초할 수 있다.
[0022] 특정한 실시예에서, 감지 증폭기(102)에 의해 생성되는 감지 증폭기 차동 출력 신호(sout, soutb)는 원 핫(one hot) 또는 노 핫(no hot) 신호일 수 있다. 예를 들어, 시간 간격 동안, 제 1 감지 증폭기 출력 신호(sout) 및 제 2 감지 증폭기 출력 신호(soutb) 중 단지 하나만이 제 1 공급 전압(vdd1)의 제 1 전압 레벨(vdd1 레벨)과 대략 동일한 전압 레벨을 가질 수 있다(예를 들어, 로직 하이 값은 제 1 전력 도메인에서 제 1 공급 전압에 대응함). 다른 시간 간격 동안, 제 1 감지 증폭기 출력 신호(sout) 및 제 2 감지 증폭기 출력 신호(soutb) 둘 다는 실질적으로 동시에 로우(low) 전압 레벨(예를 들어, 대략적으로 접지 전압 레벨의 로직 로우 값)에 있을 수 있다.
[0023] 특정한 실시예에서, 레벨 시프터(104)는 감지 증폭기(102)로부터의 감지 증폭기 차동 출력 신호(sout, soutb)를 수신하도록 구성될 수 있다. 예를 들어, 레벨 시프터(104)는 감지 증폭기(102)의 감지 증폭기 차동 출력(114, 116)에 커플링될 수 있다. 예시를 위해, 레벨 시프터(104)는 제 1 트랜지스터(110) 및 제 2 트랜지스터(112)를 포함하는 트랜지스터들의 쌍을 포함할 수 있다. 감지 증폭기 차동 출력(114, 116)의 제 1 감지 증폭기 출력(114)은 제 1 트랜지스터(110)에 커플링될 수 있고, 감지 증폭기 차동 출력(114, 116)의 제 2 감지 증폭기 출력(116)은 제 2 트랜지스터(112)에 커플링될 수 있다.
[0024] 특정한 실시예에서, 레벨 시프터(104)는 감지 증폭기 차동 출력 신호(sout, soutb)에 응답하여 레벨 시프터 차동 출력 신호를 생성하도록 구성될 수 있다. 레벨 시프터(104)는, 시스템 성능을 손상시키는 다수의 트랜지스터 또는 게이트 지연(예를 들어, 3-5 게이트 지연)을 도입할 수 있는 종래의 레벨 시프터들과 대조적으로, 제 1 감지 증폭기 출력 신호(sout)가 제 1 트랜지스터(110)에 제공되고, 제 2 감지 증폭기 출력 신호(soutb)가 제 2 트랜지스터(112)에 제공된 이후 제 1 트랜지스터(110) 및 제 2 트랜지스터(112)와 연관된 단일 트랜지스터 지연 이후 차동 출력 신호를 생성할 수 있다. 단일 트랜지스터 지연을 도입하는 레벨 시프터(104)의 구현의 일 예가 도 2에서 예시된다.
[0025] 또한, 제 1 공급 전압(vdd1)에 대응하는 전압 도메인으로부터, 래치(106)와 연관되는 전압 도메인으로 감지 증폭기 차동 출력 신호(sout, soutb)를 레벨-시프팅함으로써, 래치(106)의 적어도 하나의 PMOS(p-type metal oxide semiconductor) 트랜지스터를 통한 단락 전류가 감소되거나 제거될 수 있다. 단락 전류는, 그렇지 않으면, 래치(106)의 적어도 하나의 PMOS 트랜지스터가 완전히 턴 오프되는 것을 방지하는 공급 전압차로부터 발생할 수 있다.
[0026] 레벨 시프터(104)는 레벨 시프터(104)의 레벨 시프터 차동 출력(120, 122) 상에 레벨 시프터 차동 출력 신호를 제공할 수 있다. 예를 들어, 레벨 시프터(104)는 레벨 시프터 차동 출력(120, 122)의 제 1 레벨 시프터 출력(120) 상에 레벨 시프터 차동 출력 신호의 제 1 레벨 시프터 출력 신호를 제공할 수 있다. 레벨 시프터(104)는 레벨 시프터 차동 출력(120, 122)의 제 2 레벨 시프터 출력(122) 상에 레벨 시프터 차동 출력 신호의 제 2 레벨 시프터 출력 신호를 제공할 수 있다.
[0027] 예를 들어, 레벨 시프터 차동 출력 신호의 제 1 레벨 시프터 출력 신호의 전압 레벨은 제 2 공급 전압(vdd2)의 제 2 전압 레벨(vdd2 레벨)과 대략적으로 동일할 수 있고, 레벨 시프터 차동 출력 신호의 제 2 레벨 시프터 출력의 전압 레벨은 접지 전압 레벨과 대략적으로 동일할 수 있다. 대안적으로, 레벨 시프터 차동 출력 신호의 제 1 레벨 시프터 출력의 전압 레벨은 접지 전압 레벨에 대략적으로 동일할 수 있고, 레벨 시프터 차동 출력 신호의 제 2 레벨 시프터 출력의 전압 레벨은 제 2 전압 레벨(vdd2 레벨)에 대략적으로 동일할 수 있다. 레벨 시프터 차동 출력 신호는 래치(106)에 제공될 수 있다. 특정한 실시예에서, 제 2 전압 레벨(vdd2 레벨)은 제 1 전압 레벨(vdd1 레벨)보다 더 높다. 예를 들어, 제 1 전압 레벨(vdd1 레벨)은 대략적으로 0.75 볼트일 수 있고, 제 2 전압 레벨(Vdd2 레벨)은 대략적으로 1.155 볼트일 수 있다.
[0028] 특정한 실시예에서, 래치(106)는 데이터를 저장하도록 구성될 수 있다. 예시를 위해, 래치(106)는 레벨 시프터(104)의 레벨 시프터 차동 출력(120, 122)에 커플링될 수 있다. 예를 들어, 래치(106)의 래치 포트들(124, 126)은 레벨 시프터(104)의 레벨 시프터 차동 출력(120, 122)에 커플링될 수 있다. 래치(106)는 레벨 시프터 차동 출력(120, 122) 상에서 레벨 시프터(104)에 의해 제공되는 레벨 시프터 차동 출력 신호에 대응하는 데이터를 저장할 수 있다.
[0029] 특정한 실시예에서, 래치(106)는 제 2 공급 전압(vdd2)과 연관되는 제 2 전력 도메인에 있을 수 있다. 예를 들어, 예를 들어, 래치(106)는 제 2 공급 전압(vdd2)을 제공하는 전압 공급기에 커플링될 수 있다. 예시를 위해, 래치(106)는 래치에 저장된 데이터에 기초하여 래치 포트들(124, 126) 상에서 래치 차동 출력 신호를 생성할 수 있다. 예를 들어, 래치(106)는 래치 포트들(124, 126)의 제 1 래치 포트(124) 상에 래치 차동 출력 신호의 제 1 래치 출력 신호를 생성할 수 있다. 래치(106)는 래치 포트들(124, 126)의 제 2 래치 포트(126) 상에 래치 차동 출력 신호의 제 2 래치 출력 신호를 생성할 수 있다.
[0030] 예시를 위해, 래치 차동 출력 신호의 전압 레벨은 대략적으로 제 2 전압 레벨(vdd2 레벨)일 수 있다. 예를 들어, 제 1 래치 포트(124) 상의 제 1 래치 출력 신호는 대략적으로 제 2 전압 레벨(vdd2 레벨)에 있을 수 있고 제 2 래치 포트(126) 상의 제 2 래치 출력 신호는 대략적으로 접지 전압 레벨에 있을 수 있다. 대안적으로, 제 1 래치 포트(124) 상의 제 1 래치 출력 신호는 대략적으로 접지 전압 레벨에 있을 수 있고, 제 2 래치 포트(126) 상의 제 2 래치 출력 신호는 대략적으로 제 2 전압 레벨(vdd2 레벨)에 있을 수 있다.
[0031] 래치 포트들(124, 126) 상의 래치 차동 출력 신호 및 레벨 시프터 차동 출력(120, 122) 상의 레벨 시프터 차동 출력 신호는 레벨 시프팅된 차동 출력 신호(out, outb)를 생성할 수 있다. 예시를 위해, 제 1 래치 포트(124) 상의 제 1 래치 출력 신호 및 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호는 레벨 시프팅된 차동 출력 신호(out, outb)의 제 1 레벨 시프팅된 출력 신호(out)를 제공할 수 있다. 유사하게, 제 2 래치 포트(126) 상의 제 2 래치 출력 신호 및 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호는 레벨 시프팅된 차동 출력 신호(out, outb)의 제 2 레벨 시프팅된 출력 신호(outb)를 제공할 수 있다.
[0032] 동작 동안, 입력 신호(input)는 감지 증폭기(102)에 제공될 수 있다. 감지 증폭기(102)는 입력 신호(input)에 기초하여 감지 증폭기 차동 출력 신호(sout, soutb)를 생성할 수 있다. 예를 들어, 특정한 시간 간격 동안, 입력 신호(input)의 전력 도메인이 대략적으로 제 1 전압 레벨(vdd1 레벨)과 동일한 경우, 제 1 감지 증폭기 출력 신호(sout)의 전압 레벨은 대략적으로 제 1 전압 레벨(vdd1 레벨)과 동일할 수 있고, 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨은 대략적으로 접지 전압 레벨과 동일할 수 있다. 다른 시간 간격 동안, 입력 신호(input)의 전압 레벨이 대략적으로 접지 전압 레벨과 동일한 경우, 제 1 감지 증폭기 출력 신호(sout)의 전압 레벨은 대략적으로 접지 전압 레벨과 동일할 수 있고, 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨은 대략적으로 제 1 전압 레벨(vdd1 레벨)과 동일할 수 있다.
[0033] 레벨 시프터(104)는 감지 증폭기 차동 출력 신호(sout, soutb)에 응답하여 레벨 시프터 차동 출력(120, 122) 상에서 레벨 시프터 차동 출력 신호를 생성할 수 있다. 예를 들어, 제 1 감지 증폭기 출력 신호(sout)의 전압 레벨은 대략적으로 접지 전압 레벨과 동일할 수 있고, 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨은 대략적으로 제 1 전압 레벨(vdd1 레벨)과 동일할 수 있다. 제 1 감지 증폭기 출력 신호(sout)의 전압 레벨 및 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨에 응답하여, 레벨 시프터 차동 출력 신호의 제 1 레벨 시프터 출력 신호의 전압 레벨은 대략적으로 제 2 전압 레벨(vdd2 레벨)과 동일할 수 있고 레벨 시프터 차동 출력 신호의 제 2 레벨 시프터 출력 신호의 전압 레벨은 대략적으로 접지 전압 레벨과 동일할 수 있다.
[0034] 래치(106)는 레벨 시프터 차동 출력 신호의 제 1 레벨 시프터 출력 신호의 전압 레벨 및 레벨 시프터 차동 출력 신호의 제 2 레벨 시프터 출력 신호의 전압 레벨에 대응하는 데이터를 저장할 수 있다. 래치(106)는 래치에 저장된 데이터에 기초하여 래치 포트들(124, 126) 상에서 래치 차동 출력 신호를 생성할 수 있다. 예를 들어, 래치(106)는 제 1 래치 포트(124) 상에서, 대략적으로 제 2 전압 레벨(vdd2 레벨)에 있는 래치 차동 출력 신호의 제 1 래치 출력 신호를 생성할 수 있고, 제 2 래치 포트(126) 상에서, 대략적으로 접지 전압 레벨에 있는 래치 차동 출력 신호의 제 2 래치 출력 신호를 생성할 수 있다.
[0035] 레벨 시프팅된 차동 출력 신호(out, outb)의 제 1 레벨 시프팅된 출력 신호(out)는 대략적으로 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호의 전압 레벨 및 제 1 래치 포트(124) 상의 제 1 래치 출력 신호의 전압 레벨에 기초하여 제 2 전압 레벨(vdd2 레벨)에 있을 수 있다. 유사하게, 레벨 시프팅된 차동 출력 신호(out, outb)의 제 2 레벨 시프팅된 출력 신호(outb)는 대략적으로 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호의 전압 레벨 및 제 2 래치 포트(126) 상의 제 2 래치 출력 신호의 전압 레벨에 기초하여 접지 전압 레벨에 있을 수 있다. 제 1 트랜지스터(110) 및 제 2 트랜지스터(112)가 턴 오프될 때, 레벨 시프팅된 차동 출력 신호(out, outb)는 주로 래치 포트들(124, 126) 상의 래치 차동 출력 신호에 기초할 수 있다.
[0036] 제 2 전압 레벨(vdd2 레벨)을 갖는 전압 레벨 시프팅된 차동 출력 신호(out, outb)를 생성함으로써 디바이스의 전력 소비는 감소될 수 있다. 예를 들어, 제 2 전압 레벨(vdd2 레벨)의 드레인 단자 및 접지 전압 레벨의 소스 단자를 갖는 트랜지스터의 게이트 단자에 대한 전압 레벨 시프팅 없이 대략적으로 제 1 전압 레벨(vdd1 레벨)에 있을 수 있는 입력 신호(input)를 제공하는 것은 단락 전류가 트랜지스터를 통해 흐르게 할 수 있다. 입력 신호(input)의 전압 레벨 시프팅을 수행함으로써 단락 전류를 실질적으로 제거하는 것은 전력 소비를 감소시킬 수 있다. 부가적으로, 래치(106)를 이용함으로써, 레벨 시프팅된 차동 출력 신호(out, outb)는 레벨 시프터(104)내의 제 1 트랜지스터(110) 및 제 2 트랜지스터(112)가 턴 오프될 때 래치(106)에 의해 주로 제공될 수 있다. 부가적으로, 감지 증폭기(102)와 레벨 시프팅된 차동 출력 신호(out, outb) 간의 신호 경로에서 소수의 엘리먼트들(예를 들어, 제 1 트랜지스터(110))을 이용함으로써, 레벨 시프팅 동작으로 인한 신호 경로 상의 타이밍 불이익이 제한된다.
[0037] 도 1에서 제 1 트랜지스터(110) 및 제 2 트랜지스터(112)가 n-채널 MOS(metal oxide semiconductor) 트랜지스터들로서 도시되었지만, 특정한 실시예에서, 제 1 트랜지스터(110) 및 제 2 트랜지스터(112)는 p-채널 MOS(metal oxide semiconductor) 트랜지스터들일 수 있다. 부가적으로, 특정한 전압 레벨을 갖는 것으로서 위에서 설명된 신호들은 상이한 시간에 다른 전압 레벨을 가질 수 있다. 예를 들어, 제 1 감지 증폭기 출력 신호(sout)는 제 1 전압 레벨(vdd1 레벨)에 또는 접지 레벨에 있을 수 있다. 제 2 감지 증폭기 출력 신호(soutb)는 제 1 전압 레벨(vdd1 레벨)에 또는 접지 레벨에 있을 수 있다. 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호는 제 2 전압 레벨(vdd2 레벨)에 또는 접지 레벨에 있을 수 있다. 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호는 제 2 전압 레벨(vdd2 레벨)에 또는 접지 레벨에 있을 수 있다. 제 1 레벨 시프팅된 출력 신호(out)는 제 2 전압 레벨(vdd2 레벨)에 또는 접지 레벨에 있을 수 있다. 제 2 레벨 시프팅된 출력 신호(outb)는 제 2 전압 레벨(vdd2 레벨)에 또는 접지 레벨에 있을 수 있다.
[0038] 도 2를 참조하면, 도 1의 장치(100)의 특정한 예시적인 실시예가 도시되며 일반적으로 200으로 지정된다. 장치(200)는 감지 증폭기(102), 레벨 시프팅 회로(레벨 시프터)(104), 및 래치(106)를 포함한다. 감지 증폭기(102)는 레벨 시프터(104)에 커플링될 수 있고, 레벨 시프터(104)는 래치(106)에 커플링될 수 있다.
[0039] 특정한 실시예에서, 감지 증폭기(102)는 차동 입력 신호(bit, bitb)를 수신하고 감지 증폭기 차동 출력 신호(sout, soutb)를 생성하도록 구성될 수 있다. 예를 들어, 차동 입력 신호(bit, bitb)는 도 1의 입력 신호(input)에 대응할 수 있다. 예를 들어, 시간 간격 동안, 차동 입력 신호(bit, bitb)의 제 1 입력 신호(bit)는 대략적으로 제 1 전압 레벨(vdd1 레벨)에 있을 수 있고, 차동 입력 신호(bit, bitb)의 제 2 입력 신호(bitb)는 대략적으로 접지 전압 레벨에 있을 수 있다. 감지 증폭기(102)는 추가로 제어 입력 신호(sense)를 수신하도록 구성될 수 있다. 감지 증폭기(102)는 제 1 공급 전압(vdd1)을 감지 증폭기(102)에 제공하는 제 1 전압 공급기에 커플링될 수 있다.
[0040] 특정한 실시예에서, 감지 증폭기(102)는 제 1 공급 전압(vdd1)에 연관되는 제 1 전력 도메인에 있을 수 있다. 예시를 위해, 감지 증폭기(102)는 제 1 전압 레벨(vdd1 레벨)의 제 1 공급 전압(vdd1)을 제공하는 제 1 전압 공급기에 커플링될 수 있다. 예를 들어, 시간 간격 동안, 제 1 감지 증폭기 출력 신호(sout)의 전압 레벨은 제 1 전압(vdd1)에 기초하여 제 1 전압 레벨(vdd1 레벨)과 대략적으로 동일할 수 있고 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨은 대략적으로 접지 전압 레벨과 동일할 수 있다. 다른 예로서, 다른 시간 간격 동안, 제 1 감지 증폭기 출력 신호(sout)의 전압 레벨은 대략적으로 접지 전압 레벨과 동일할 수 있고 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨은 제 1 전압(vdd1)에 기초하여 제 1 전압 레벨(vdd1 레벨)과 대략적으로 동일할 수 있다.
[0041] 특정한 실시예에서, 감지 증폭기(102)는 제어 신호(sense)가 어서트(assert)되는 경우 차동 입력 신호(bit, bitb)에 응답하여 감지 증폭기 차동 출력 신호(sout, soutb)를 생성할 수 있다. 예를 들어, 감지 증폭기(102)는, 제어 신호(sense)가 대략적으로 제 1 전압(vdd1)의 제 1 전압 레벨(vdd1 레벨)에 있을 때 차동 입력 신호(bit, bitb)에 기초하여 감지 증폭기 차동 출력 신호(sout, soutb)를 생성할 수 있다. 제어 신호(sense)가 어서트되지 않을 때, 감지 증폭기(102)는, 제 1 감지 증폭기 출력(sout) 및 제 2 감지 증폭기 출력(soutb)이 둘 다 접지 전압 레벨에 있게 되도록 감지 증폭기 차동 출력 신호(sout, soutb)를 생성할 수 있다.
[0042] 특정한 실시예에서, 레벨 시프터(104)는 제 1 트랜지스터(250) 및 제 2 트랜지스터(252)를 포함하는 트랜지스터들의 제 1 쌍을 포함한다. 레벨 시프터(104)는 또한 제 3 트랜지스터(254) 및 제 4 트랜지스터(256)를 포함하는 트랜지스터들의 제 2 쌍을 또한 포함할 수 있다. 특정한 실시예에서, 제 1 트랜지스터(250), 제 2 트랜지스터(252), 제 3 트랜지스터(254) 및 제 4 트랜지스터(256)는 n-채널 MOS 트랜지스터들일 수 있다. 특정한 실시예에서, 제 1 트랜지스터(250) 및 제 2 트랜지스터(252)는 도 1의 제 1 트랜지스터(110) 및 제 2 트랜지스터(112)에 각각 대응할 수 있다. 다른 특정한 실시예에서, 제 3 트랜지스터(254) 및 제 4 트랜지스터(256)는 도 1의 제 1 트랜지스터(110) 및 제 2 트랜지스터(112)에 각각 대응할 수 있다.
[0043] 특정한 실시예에서, 감지 증폭기 차동 출력(114, 116)의 제 1 감지 증폭기 출력(114)은 제 1 트랜지스터(250)의 게이트 단자 및 제 3 트랜지스터(254)의 게이트 단자에 커플링될 수 있다. 제 1 트랜지스터(250)의 제 1 단자(204) 및 제 2 트랜지스터(252)의 제 1 단자(216)는 접지 공급기에 커플링될 수 있다. 제 1 트랜지스터(250)의 제 2 단자(202)는 레벨 시프터 차동 출력(120, 122)의 제 1 레벨 시프터 출력(120)에 커플링될 수 있고, 제 2 트랜지스터(252)의 제 2 단자(214)는 레벨 시프터 차동 출력(120, 122)의 제 2 레벨 시프터 출력(122)에 커플링될 수 있다. 제 1 트랜지스터(250)의 제 2 단자(202) 및 제 2 트랜지스터(252)의 제 2 단자(214)는 추가로 래치(106)에 커플링될 수 있다.
[0044] 특정한 실시예에서, 감지 증폭기 차동 출력(114, 116)의 제 2 감지 증폭기 출력(116)은 제 2 트랜지스터(252)의 게이트 단자에 그리고 제 4 트랜지스터(256)의 게이트 단자에 커플링될 수 있다. 제 3 트랜지스터(254)의 제 1 단자(208) 및 제 4 트랜지스터(256)의 제 1 단자(210)는 제 2 공급 전압(vdd2)을 제공하는 제 2 공급 전압에 커플링될 수 있다. 제 3 트랜지스터(254)의 제 2 단자(206)는 레벨 시프터 차동 출력(120, 122)의 제 2 레벨 시프터 출력(122)에 커플링될 수 있고, 제 4 트랜지스터(256)의 제 2 단자(212)는 레벨 시프터 차동 출력(120, 122)의 제 1 레벨 시프터 출력(120)에 커플링될 수 있다. 제 3 트랜지스터(252)의 제 2 단자(206) 및 제 4 트랜지스터(256)의 제 2 단자(212)는 래치(106)에 커플링될 수 있다.
[0045] 특정한 실시예에서, 래치(106)는 제 1 인버터(264)(예를 들어, 트랜지스터들(260, 262)의 제 3 쌍)를 포함할 수 있다. 예를 들어, 제 1 인버터(264)의 제 1 트랜지스터(260)는 n-채널 MOS 트랜지스터일 수 있고 제 1 인버터(264)의 제 2 트랜지스터(262)는 p-채널 MOS 트랜지스터일 수 있다. 특정한 실시예에서, 제 1 트랜지스터(260)의 게이트 단자는 제 2 트랜지스터(262)의 게이트 단자에 커플링될 수 있다. 제 1 트랜지스터(260)의 제 1 단자는 접지에 커플링될 수 있다. 제 1 트랜지스터(260)의 제 2 단자는 제 2 트랜지스터(262)의 제 1 단자에 커플링될 수 있다.
[0046] 래치(106)는 추가로 제 1 풀-업(pull-up) 트랜지스터(268)를 포함할 수 있다. 제 1 풀-업 트랜지스터(268)는 제 1 인버터(264)의 제 2 트랜지스터(262)의 제 2 단자에 커플링될 수 있다. 예시를 위해, 제 1 풀-업 트랜지스터(268)는 p-채널 MOS 트랜지스터일 수 있다. 제 1 풀-업 트랜지스터(268)의 제 1 단자는 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링될 수 있다. 제 1 풀-업 트랜지스터(268)의 게이트 단자는 감지 증폭기 차동 출력(114, 116)의 제 1 감지 증폭기 출력(114)에 커플링될 수 있다.
[0047] 래치(106)는 추가로 제 2 인버터(276)(예를 들어, 트랜지스터들(272, 274)의 제 4 쌍)를 포함할 수 있다. 예를 들어, 제 2 인버터(276)의 제 1 트랜지스터(272)는 n-채널 MOS 트랜지스터일 수 있고, 제 2 인버터(276)의 제 2 트랜지스터(274)는 p-채널 MOS 트랜지스터일 수 있다. 특정한 실시예에서, 제 2 인버터(276)의 제 1 트랜지스터(272)의 게이트 단자는 제 2 인버터(276)의 제 2 트랜지스터(274)의 게이트 단자에 커플링된다. 제 1 트랜지스터(272)의 제 1 단자는 접지에 커플링될 수 있다. 제 1 트랜지스터(272)의 제 2 단자는 제 2 트랜지스터(274)의 제 1 단자에 커플링될 수 있다.
[0048] 래치(106)는 제 2 풀-업 트랜지스터(280)를 더 포함할 수 있다. 제 2 풀-업 트랜지스터(280)는 제 2 인버터(276)의 제 2 트랜지스터(274)의 제 2 단자에 커플링될 수 있다. 제 2 풀-업 트랜지스터(280)는 p-채널 MOS 트랜지스터일 수 있다. 제 2 풀-업 트랜지스터(280)의 제 1 단자는 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링될 수 있다. 제 2 풀-업 트랜지스터(280)의 게이트 단자는 감지 증폭기 차동 출력(114, 116)의 제 2 감지 증폭기 출력(116)에 커플링될 수 있다.
[0049] 제 1 인버터(264)의 출력은 제 2 인버터(276)의 입력에 커플링될 수 있다. 제 2 인버터(276)의 출력은 제 1 인버터(264)의 입력에 커플링될 수 있다. 제 1 인버터(264)의 입력 및 제 2 인버터(276)의 출력은 또한 래치 포트들(124, 126)의 제 2 래치 포트(126)에 커플링될 수 있다. 제 1 인버터(264)의 출력 및 제 2 인버터(276)의 입력은 래치 포트들(124, 126)의 제 1 래치 포트(124)에 커플링될 수 있다.
[0050] 특정한 실시예에서, 래치 포트들(124, 126)의 제 1 래치 포트(124)는 레벨 시프터 차동 출력(120, 122)의 제 1 레벨 시프터 출력(120)에 커플링될 수 있고, 래치 포트들(124, 126)의 제 2 래치 포트(126)는 레벨 시프터 차동 출력(120, 122)의 제 2 레벨 시프터 출력(122)에 커플링될 수 있다.
[0051] 특정한 실시예에서, 래치(106)는 제 1 공급 전압(vdd1)과 연관되는 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있을 수 있다. 예를 들어, 제 1 인버터(264)는 제 1 풀-업 트랜지스터(268)를 통해 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링될 수 있고, 제 2 인버터(276)는 제 2 풀-업 트랜지스터(280)를 통해 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링될 수 있다.
[0052] 동작 동안, 차동 입력 신호(bit, bitb)가 감지 증폭기(102)에 제공될 수 있다. 제어 신호(sense)가 (예를 들어, 대략적으로 제 1 전압 레벨(vdd1 레벨)에서) 어서트되는 경우, 감지 증폭기(102)는 차동 입력 신호(bit, bitb)에 기초하여 감지 증폭기 차동 출력 신호(sout, soutb)를 생성할 수 있다. 예를 들어, 제어 신호(sense)가 어서트되는 경우, 감지 증폭기(102)는, 제 1 감지 증폭기 출력 신호(sout) 및 제 2 감지 증폭기 출력 신호(soutb) 중 하나가 대략적으로 제 1 전압 레벨(vdd1 레벨)에 있도록 감지 증폭기 차동 출력 신호(sout, soutb)를 생성할 수 있다. 예시를 위해, 제어 신호(sense)가 어서트되는 경우, 제 1 감지 증폭기 출력 신호(sout)의 전압 레벨은 대략적으로 제 1 전압 레벨(vdd1 레벨)과 동일할 수 있고, 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨은 대략적으로 접지 전압 레벨과 동일할 수 있다. 대안적으로, 제어 신호(sense)가 어서트되는 경우, 제 1 감지 증폭기 출력 신호(sout)의 전압 레벨은 대략적으로 접지 전압 레벨과 동일할 수 있고, 제 2 감지 증폭기 출력 신호(soutb)의 전압 레벨은 대략적으로 제 1 전압 레벨(vdd1 레벨)과 동일할 수 있다. 제어 신호(sense)가 (예를 들어, 대략적으로 접지 전압 레벨에서) 어서트되지 않는 경우, 제 1 감지 증폭기 출력 신호(sout) 및 제 2 감지 증폭기 출력 신호(soutb)는 대략적으로 접지 전압 레벨에 있을 수 있다.
[0053] 레벨 시프터(104)는 감지 증폭기 차동 출력 신호(sout, soutb)에 응답하여 레벨 시프터 차동 출력(120, 122) 상에서 레벨 시프터 차동 출력 신호를 생성할 수 있다. 예를 들어, 제 1 감지 증폭기 출력 신호(sout)는 대략적으로 접지 전압 레벨에 있을 수 있고, 제 2 감지 증폭기 출력 신호(soutb)는 대략적으로 제 1 전압 레벨(vdd1 레벨)에 있을 수 있다. 접지 전압 레벨에 있는 제 1 감지 증폭기 출력(sout)은 제 1 트랜지스터(250) 및 제 3 트랜지스터(254)가 비활성화되게 한다. 제 1 전압 레벨에 있는 제 2 감지 증폭기 출력 신호(soutb)에 응답하여, 제 1 레벨 시프터 출력(120)이 초기에 (예를 들어, 접지로) 방전되고, 제 2 레벨 시프터 출력(122)이 초기에 (예를 들어, Vdd2)로 충전될 때, 제 2 트랜지스터(252)는 제 2 레벨 시프터 출력(122)을 접지로 방전하는 반면에, 제 4 트랜지스터(256)는 (예를 들어, Vdd2 또는 Vdd1-Vth(여기서 Vth는 제 4 트랜지스터(256)의 임계전압임) 중 더 낮은 것까지) 제 1 레벨 시프터 출력(120)의 충전을 개시한다. Vdd1이 Vdd2보다 더 낮을 때 Vdd2까지 제 1 레벨 시프터 출력(120)의 충전은 아래에서 추가로 상세히 설명되는 바와 같이 래치(106)로부터의 피드백을 통해 완료될 수 있다. 제 1 레벨 시프터 출력(120)이 초기에 (예를 들어, Vdd2로) 충전되고, 제 2 레벨 시프터 출력(122)이 초기에 (예를 들어, 접지로) 방전될 때, 제 2 트랜지스터(252)는 제 2 레벨 시프터 출력(122)을 접지에서 유지하고 제 1 레벨 시프터 출력(120)은 충전된 채로 유지한다. 제 4 트랜지스터(256)는 Vdd1, Vdd2, 및 Vth의 값들에 기초하여 포화 모드, 선형 모드, 또는 서브임계 모드(subthreshold mode)에서 동작할 수 있다.
[0054] 다른 예로서, 제 1 감지 증폭기 출력 신호(sout)는 대략적으로 제 1 전압 레벨(vdd1 레벨)에 있을 수 있고, 제 2 감지 증폭기 출력 신호(soutb)는 대략적으로 접지 전압 레벨에 있을 수 있다. 접지 전압 레벨에 있는 제 2 감지 증폭기 출력(soutb)은 제 2 트랜지스터(252) 및 제 4 트랜지스터(256)가 비활성화되게 한다. 제 1 전압 레벨(vdd1)에 있는 제 1 감지 증폭기 출력 신호(sout)에 응답하여, 제 1 레벨 시프터 출력(120)이 초기에 (예를 들어, Vdd2로) 충전되고, 제 2 레벨 시프터 출력(122)이 초기에 (예를 들어, 접지로) 방전될 때, 제 1 트랜지스터(250)는 제 1 레벨 시프터 출력(120)을 접지로 방전시키는 반면에, 제 3 트랜지스터(254)는 초기에 (예를 들어, Vdd2 또는 Vdd1-Vth(여기서 Vth는 제 2 트랜지스터(254)의 임계 전압임) 중 더 낮은 것까지) 제 2 레벨 시프터 출력(122)의 충전을 개시한다. Vdd1이 Vdd2 미만일 때 Vdd2까지 제 2 레벨 시프터 출력(122)의 충전은 아래에서 추가로 상세히 설명되는 바와 같이 래치(106)로부터의 피드백을 통해 완료될 수 있다. 제 1 레벨 시프터 출력(120)이 초기에 (예를 들어, 접지로) 방전되고, 제 2 레벨 시프터 출력(122)이 초기에 (예를 들어, Vdd2로) 충전될 때, 제 1 트랜지스터(250)는 제 1 레벨 시프터 출력(120)을 접지에서 유지하고, 제 2 레벨 시프터 출력(122)은 충전된 채로 유지한다. 제 3 트랜지스터(254)는 Vdd1, Vdd2, 및 Vth의 값들에 기초하여, 포화 모드, 선형 모드 또는 서브임계 모드에서 동작할 수 있다.
[0055] 래치(106)는 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호의 전압 레벨에 그리고 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호의 전압 레벨에 대응하는 데이터를 저장할 수 있다. 예시를 위해, 감지 증폭기 차동 출력 신호(sout, soutb)가 원 핫 또는 노 핫 신호이기 때문에, 제 2 레벨 시프터 출력(122)이 로직 로우 값을 갖는 것에 응답하여, 트랜지스터들의 제 3 쌍(즉, 인버터(264))이 제 1 레벨 시프터 출력(120)을 제 2 전력 도메인(vdd2)에 대응하는 로직 하이 값으로 구동하는 것을 가능케 하도록 제 1 풀-업 트랜지스터(268)는 턴 온되는 반면에, 제 2 풀-업 트랜지스터(280)는 턴 오프된다. 대안적으로, 제 1 레벨 시프터 출력(120)이 로직 로우 값을 갖는 것에 응답하여, 트랜지스터들의 제 4 쌍(즉, 인버터(276))이 제 2 레벨 시프터 출력(122)을 제 2 전력 도메인(vdd2)에 대응하는 로직 하이 값으로 구동하는 것을 가능하게 하도록 제 1 풀-업 트랜지스터(268)가 턴 오프될 수 있는 반면에 제 2 풀-업 트랜지스터(280)가 턴 온될 수 있다. 예를 들어, 제 1 감지 증폭기 출력 신호(sout)가 대략적으로 접지 전압 레벨에 있을 때, 제 1 인버터(264)가 제 2 래치 포트(126)를 통해 제 2 레벨 시프터 출력(122) 상에서 제 2 레벨 시프터 출력 신호를 수신하고 제 1 래치 포트(124) 상에서 제 1 래치 출력 신호를 생성하는 것을 가능케 하도록, 제 1 풀-업 트랜지스터(268)가 턴 온될 수 있다. 제 2 감지 증폭기 출력 신호(soutb)가 대략적으로 접지 전압 레벨에 있을 때, 제 2 인버터(276)가 제 1 래치 포트(124)를 통해 제 1 레벨 시프터 출력(120) 상에서 제 1 레벨 시프터 출력 신호를 수신하고 제 2 래치 포트(126) 상에서 제 2 래치 출력 신호를 생성하는 것을 가능케 하도록, 제 2 풀-업 트랜지스터(280)이 턴 온될 수 있다.
[0056] 제 1 감지 증폭기 출력 신호(sout)가 대략적으로 제 1 전압 레벨(vdd1 레벨)에 있고, 제 2 감지 증폭기 출력 신호(soutb)가 대략적으로 접지에 있을 때, 제 2 풀-업 트랜지스터(280)는 활성화될 수 있고, 제 1 풀-업 트랜지스터(268)는 예컨대, 선형 모드에서(Vdd1이 Vdd2 미만이고, Vdd2-Vdd1이 제 1 풀-업 트랜지스터(268)의 임계 전압보다 클 때) 또는 서브임계 모드에서(Vdd2가 Vdd1 보다 크지 않거나, 또는 Vdd2-Vdd1이 제 1 풀-업 트랜지스터(268)의 임계 전압 미만일 때) 적어도 부분적으로 턴 오프될 수 있다. 유사하게, 제 2 감지 증폭기 출력 신호(soutb)가 대략적으로 제 1 전압 레벨(vdd1 레벨)에 있고, 제 1 감지 증폭기 출력 신호(sout)가 대략적으로 접지에 있을 때, 제 1 풀-업 트랜지스터(268)는 활성화될 수 있고, 제 2 풀-업 트랜지스터(280)는 적어도 부분적으로 턴 오프될 수 있다. 제 1 풀-업 트랜지스터(268)가 턴 오프될 때, 제 1 레벨 시프팅된 차동 출력 신호(out)는 주로 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호에 기초한다. 제 2 풀-업 트랜지스터(280)가 턴 오프될 때, 제 2 레벨 시프팅된 차동 출력 신호(outb)는 주로 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호에 기초한다.
[0057] 제 1 감지 증폭기 출력 신호(sout) 및 제 2 감지 증폭기 출력 신호(soutb) 둘 다가 대략적으로 접지 전압 레벨에 있을 때, 제 1 인버터(264)는 제 1 래치 포트(124) 상에서 제 1 래치 출력 신호를 생성할 수 있고, 제 2 인버터(276)는 제 1 래치 포트(126) 상에서 제 2 래치 출력 신호를 생성할 수 있다. 제 1 풀-업 트랜지스터(268)가 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링되기 때문에, 제 1 래치 포트(124) 상의 제 1 래치 출력 신호는 제 2 공급 전압(vdd2)에 있을 수 있는 반면에, 제 2 래치 포트(126) 상의 제 2 래치 출력 신호는 접지 전압 레벨에 있을 수 있다. 대안적으로, 제 2 풀-업 트랜지스터(280)가 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링되기 때문에, 제 2 래치 포트(126) 상의 제 2 래치 출력 신호는 제 2 전압 레벨(vdd2 레벨)에 있을 수 있는 반면에, 제 1 래치 포트(124) 상의 제 1 래치 출력 신호는 접지 전압 레벨에 있을 수 있다.
[0058] 레벨 시프터(104)의 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호 및 래치(106)의 제 1 래치 포트(124) 상의 제 1 래치 출력 신호는 레벨 시프팅된 차동 출력 신호(out, outb)의 제 1 레벨 시프팅된 출력 신호(out)를 제공할 수 있다. 유사하게, 레벨 시프터(104)의 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호 및 래치(106)의 제 2 래치 포트(126) 상의 제 2 래치 출력 신호는 레벨 시프팅된 차동 출력 신호(out, outb)의 제 2 레벨 시프팅된 출력(outb)을 제공할 수 있다.
[0059] 제 1 트랜지스터(250), 제 2 트랜지스터(252), 제 3 트랜지스터(254), 및 제 4 트랜지스터(256)는 제 1 감지 증폭기 출력 신호(sout) 및 제 2 감지 증폭기 출력 신호(soutb)가 (예를 들어, 제어 신호(sense)가 어서트되지 않을 때) 대략적으로 접지 전압 레벨에 있을 때 턴 오프되기 때문에, 레벨 시프팅된 차동 출력 신호들(out, outb)은 주로 제 1 래치 포트(124) 상의 제 1 래치 출력 신호 및 제 2 래치 포트(126) 상의 제 2 래치 출력 신호에 기초할 수 있다.
[0060] 제 1 전압 레벨(vdd1 레벨)의 차동 입력 신호(bit, bitb)로부터 제 2 전압 레벨(vdd2 레벨)의 레벨 시프팅된 차동 출력 신호(out, outb)를 생성함으로써, 레벨-시프팅 없이 차동 입력 신호(bit, bitb)의 이용으로부터 발생할 수 있는 단락 전류가 실질적으로 제거된다. 예를 들어, 제 2 전압 레벨(vdd2 레벨)의 드레인 단자 및 접지에 (직접적으로 또는 간접적으로) 커플링되는 소스 단자를 갖는 트랜지스터(예를 들어, 각각 제 1 풀-업 트랜지스터(268) 및/또는 제 2 풀-업 트랜지스터(280))의 게이트 단자에 대한 전압 레벨 시프팅 없이 제 1 입력 신호(bit) 및 제 2 입력 신호(bitb)를 제공하는 것은, 제 2 전압 레벨(vdd2 레벨)이 제 1 전압 레벨(vdd1 레벨)보다 더 클 때 전류가 트랜지스터를 통해 흐르게 할 수 있다. 공급 전압차는 전류가 트랜지스터를 통해 흐르게 허용하도록 트랜지스터(예를 들어, 제 1 풀-업 트랜지스터(268) 및/또는 제 2 풀-업 트랜지스터(280))가 완전히 턴 오프되는 것을 방지할 수 있다. 이러한 전류(즉, 단락 전류)를 실질적으로 제거하는 것은 전력 소비를 감소시키고 회로 오작동을 방지할 수 있다. 부가적으로, 래치(106)를 이용함으로써, 레벨 시프팅된 차동 출력 신호(out, outb)는 제어 신호(sense)가 디어서트되면 제 1 트랜지스터(250), 제 2 트랜지스터(252), 제 3 트랜지스터(254) 및 제 4 트랜지스터(256)가 턴 오프될 때 래치(106)에 의해 주로 제공될 수 있다. 부가적으로, 감지 증폭기(102)와 레벨 시프팅된 차동 출력 신호(out, outb) 간의 신호 경로에서 소수의 엘리먼트들(예를 들어, 제 1 트랜지스터(250) 및 제 2 트랜지스터(252))를 이용함으로써, 레벨 시프팅 동작으로 인한 신호 경로 상의 타이밍 지연이 (예를 들어, 단일 트랜지스터 지연으로) 감소된다.
[0061] 대안적인 실시예들에서, 래치(106)는 다른 구성들을 가질 수 있다. 예를 들어, 래치(106)는 제 1 풀-업 트랜지스터(268) 및 제 2 풀-업 트랜지스터(280)를 포함함 없이 교차-커플링되는 인버터들(264, 276)을 포함할 수 있다. 대안적으로, 래치(106)는 BJT들(bipolar junction transistors)의 쌍(예를 들어, 제 1 BJT 및 제 2 BJT)을 포함할 수 있다.
[0062] 도 2가 n-채널 MOS 트랜지스터로서 제 1 트랜지스터(250), 제 2 트랜지스터(252), 제 3 트랜지스터(254) 및 제 4 트랜지스터(256)를 도시하지만, 다른 실시예에서, 제 1 트랜지스터(250), 제 2 트랜지스터(252), 제 3 트랜지스터(254) 및 제 4 트랜지스터(256)는 p-채널 MOS 트랜지스터들일 수 있다. 도 2가 p-채널 MOS 트랜지스터들로서 제 1 풀-업 트랜지스터(268) 및 제 2 풀-업 트랜지스터(280)를 도시하지만, 다른 실시예에서, 제 1 풀-업 트랜지스터(268) 및 제 2 풀-업 트랜지스터(280)는 n-채널 MOS 트랜지스터들일 수 있다. 예를 들어, 트랜지스터 타입들을 교환하는 것(즉, n-채널 MOS 트랜지스터들을 p-채널 MOS 트랜지스터들로 교체하고 p-채널 MOS 트랜지스터들을 n-채널 MOS 트랜지스터들로 교체하는 것) 및 신호 극성을 교환하는 것(예를 들어, out 및 outb의 교환)은 장치(200)에 관하여 설명되는 것과 실질적으로 유사한 동작을 초래할 수 있다.
[0063] 도 3을 참조하면, 레벨 시프팅된 차동 출력 신호를 생성하기 위한 도 2의 장치(200)의 동작에 대응하는 신호 트래이스들을 예시하는 타이밍도가 도시되며 일반적으로 300으로 지정된다. 도면(300)은 메모리 셀(도시되지 않음)에 제공될 수 있는 클록 신호(clk), 제 1 입력 신호(bit), 제 2 입력 신호(bitb), 제어 신호(sense), 제 1 감지 증폭기 출력 신호(sout), 제 2 감지 증폭기 출력 신호(soutb), 제 1 레벨 시프팅된 출력 신호(out) 및 제 2 레벨 시프팅된 출력 신호(outb)를 도시한다.
[0064] 천이(302)에서, 클록 신호(clk)는 로우 전압 레벨로부터 메모리 셀 상의 판독 동작을 나타내는 하이 전압 레벨로 천이할 수 있다. 메모리 셀은 도 2의 감지 증폭기(102)에 제 1 입력 신호(bit)를 제공하는 제 1 비트 라인을 가질 수 있다. 메모리 셀은 또한 도 1 및 도 2의 감지 증폭기(102)에 제 2 입력 신호(bitb)를 제공하는 제 2 비트 라인을 가질 수 있다. 예를 들어, 메모리 셀 상의 판독 동작은 제 1 입력 신호(bit)를 제공하는 메모리 셀의 제 1 비트 라인의 전압 방전을 초래할 수 있다. 메모리 셀의 제 1 비트 라인의 전압 방전은 천이(304)에 대응할 수 있다. 제어 신호(sense)는 천이(306)에서, 로우 전압 레벨(예를 들어, 접지 전압 레벨)로부터 하이 전압 레벨(예를 들어, 제 1 전압 레벨(vdd1 레벨))로 천이할 수 있다. 천이(306)에서 천이하는 제어 신호(sense)에 응답하여 그리고 제 1 입력 신호(bit) 및 제 2 입력 신호(bitb)에 기초하여, 감지 증폭기(102)의 제 2 감지 증폭기 출력(soutb)은 천이(308)에서 로우 전압 레벨(예를 들어, 대략적으로 접지 전압 레벨)로부터 대략적으로 제 1 전압 레벨(vdd1 레벨)로 천이할 수 있다.
[0065] 감지 증폭기 차동 출력 신호(sout, soutb)가 원 핫 또는 노 핫 중 어느 하나이기 때문에, 제 1 감지 증폭기 출력 신호(sout) 및 제 2 감지 증폭기 출력 신호(soutb) 중 하나는 특정한 시간 간격 동안 감지 증폭기에 의해 어서트될 수 있다. 시간 간격은 제어 신호(sense)의 펄스 폭에 대략적으로 대응할 수 있다. 예를 들어, 제 1 감지 증폭기 출력(sout)은 제어 신호(sense)가 천이(306)에서 천이한 이후 대략적으로 접지 전압 레벨로 유지할 수 있다.
[0066] 제 1 감지 증폭기 출력 신호(sout)가 도 2의 제 1 트랜지스터(250)의 게이트 단자 및 제 3 트랜지스터(254)의 게이트 단자에 제공되기 때문에, 제 1 트랜지스터(250) 및 제 3 트랜지스터(254)는 턴 오픈된 채로 유지한다. 제 2 트랜지스터(252) 및 제 4 트랜지스터(256)는 대략적으로 제 1 전압 레벨(vdd1 레벨)에 있는 제 2 감지 증폭기 출력 신호(soutb)에 의해 턴 온될 수 있다. 제 4 트랜지스터(256)가 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링되기 때문에, 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프팅된 출력 신호는 제 2 전압 레벨(vdd2 레벨)을 향한 천이를 개시한다. 제 1 레벨 시프팅된 출력 신호(out)가 래치(106)로부터의 피드백에 응답하여 천이를 완료하여(즉, 제 2 인버터(264)가 제 1 레벨 시프터 출력(120)을 구동함), 제 1 레벨 시프팅된 출력 신호(out)가 천이(310)에서 제 2 전압 레벨(vdd2 레벨)로 천이하게 한다. 따라서, 레벨 시프팅된 차동 출력 신호(out, outb)의 제 1 레벨 시프팅된 출력 신호(out)는 차동 입력 신호(bit, bitb)의 제 1 전압 레벨(vdd1 레벨)은 물론 제 2 감지 증폭기 출력 신호(soutb)의 제 1 전압 레벨(vdd1 레벨)과 상이한 제 2 전압 레벨(vdd2 레벨)에 있을 수 있다. 특정한 실시예에서, 제 1 전압 레벨(vdd1 레벨)은 대략적으로 0.75 볼트일 수 있고, 제 2 전압 레벨(vdd2 레벨)은 대략적으로 1.155 볼트일 수 있다.
[0067] 또한, 제 2 트랜지스터(252)가 접지 공급기에 커플링되기 때문에, 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호는 접지 전압 레벨로 천이하여, 제 2 레벨 시프팅된 출력 신호(outb)가 천이(312)에서 대략적으로 접지 전압 레벨로 천이하게 한다.
[0068] 제어 신호(sense)는 천이(314)에서 로우 전압 레벨(예를 들어, 접지 전압 레벨)로 천이한다. 예를 들어, 제어 신호(sense)의 펄스 폭은 천이(306)와 천이(314) 간의 시간 간격에 대응한다. 천이(314)에서 제어 신호(sense)의 천이에 응답하여, 감지 증폭기(102)의 제 2 감지 증폭기 출력(soutb)은 천이(316)에서 제 1 전압 레벨(vdd1 레벨)로부터 접지 전압 레벨로 천이할 수 있다. 감지 증폭기(102)의 제 1 감지 증폭기 출력(sout)은 접지 전압 레벨로 유지할 수 있다. 천이(316)에서 제 2 감지 증폭기 출력(soutb)의 천이에 응답하여, 제 2 트랜지스터(252) 및 제 4 트랜지스터(256)가 턴 오프될 수 있다. 제 2 트랜지스터(252) 및 제 4 트랜지스터(256)가 턴 오프되는 동안, 제 1 레벨 시프팅된 출력 신호(out)는 주로 제 1 래치 포트(124)를 통해 래치(106)에 의해 구동되고, 제 2 레벨 시프팅된 출력 신호(outb)는 주로 제 2 래치 포트(126)를 통해 래치(106)에 의해 구동된다.
[0069] 래치(106)는 래치(106)에 저장된 데이터에 기초하여 제 1 레벨 시프팅된 출력 신호(out) 및 제 2 레벨 시프팅된 출력 신호(outb)를 구동할 수 있다. 래치(106)가 제 2 전압 공급기(vdd2)와 연관된 제 2 전력 도메인에 있을 때, 래치(106)에 의해 구동되는 제 1 레벨 시프팅된 출력 신호(out)는 대략적으로 제 2 전압 레벨(vdd2 레벨)에 있을 수 있다. 따라서, 레벨 시프팅된 차동 출력 신호(out, outb)의 제 1 레벨 시프팅된 출력 신호(out)는, 감지 증폭기(102)의 제 2 감지 증폭기 출력(soutb)이 천이(316)에서 대략적으로 접지 전압 레벨로 천이한 이후 제 2 전압 레벨(vdd2 레벨)로 유지할 수 있다. 또한, 래치(106)에 저장된 데이터에 기초하여, 제 2 레벨 시프팅된 출력 신호(outb)는, 감지 증폭기(102)의 제 2 감지 증폭기 출력(soutb)이 천이(316)에서 대략적으로 접지 전압 레벨로 천이한 이후 대략적으로 접지 전압 레벨로 유지할 수 있다.
[0070] 도 4를 참조하면, 신호의 전압 레벨을 시프팅하도록 동작 가능한 장치의 특정한 예시적인 실시예가 도시되고 일반적으로 400으로 지정된다. 장치(400)는 입력 신호(input)를 수신하고 레벨 시프팅된 차동 출력 신호(out, outb)를 생성하도록 구성될 수 있다. 장치(400)는 감지 증폭기(102), 레벨 시프팅 회로(레벨 시프터)(104) 및 구동기(406)를 포함한다. 감지 증폭기(102)는 도 1 및 도 2의 감지 증폭기(102)에 대응할 수 있고, 레벨 시프터(104)는 도 1 및 도 2의 레벨 시프터(104)에 대응할 수 있다. 감지 증폭기(102)는 도 1 및 도 2에 관하여 설명된 방식으로 레벨 시프터(104)에 커플링될 수 있다.
[0071] 특정한 실시예에서, 구동기(406)는 레벨 시프터 차동 출력(120, 122)에 커플링될 수 있다. 예를 들어, 구동기(406)의 구동기 포트들(424, 426)이 레벨 시프터 차동 출력(120, 122)에 커플링될 수 있다. 구동기(406)의 제 1 구동기 포트 (424)는 제 1 레벨 시프터 출력(120)에 커플링될 수 있고, 구동기(406)의 제 2 구동기 포트(426)는 제 2 레벨 시프터 출력(122)에 커플링될 수 있다. 구동기(406)는 제 1 구동기 포트 (424) 상에서 제 1 구동기 출력 신호를 생성하고, 제 2 구동기 포트(426) 상에서 제 2 구동기 출력 신호를 생성하도록 구성될 수 있다.
[0072] 특정한 실시예에서, 구동기(406)는 제 1 구동기 트랜지스터(410) 및 제 2 구동기 트랜지스터(412)를 포함할 수 있다. 예를 들어, 제 1 구동기 트랜지스터(410) 및 제 2 구동기 트랜지스터(412) 둘 다는 p-채널 MOS 트랜지스터들일 수 있다. 제 1 구동기 트랜지스터(410)의 게이트 단자는 제 2 레벨 시프터 출력(122)에 커플링될 수 있고, 및 제 2 구동기 트랜지스터(412)의 게이트 단자는 제 1 레벨 시프터 출력(120)에 커플링될 수 있다.
[0073] 특정한 실시예에서, 구동기(406)는 제 2 공급 전압(vdd2)과 연관되는 제 2 전력 도메인에 있을 수 있다. 예시를 위해, 제 1 구동기 트랜지스터(410)의 제 1 단자(416)는 제 1 레벨 시프터 출력(120)에 커플링되는 제 1 구동기 포트(424)에 커플링될 수 있다. 제 2 트랜지스터(412)의 제 1 단자(420)는 제 2 레벨 시프터 출력(122)에 커플링되는 제 2 구동기 포트(426)에 커플링될 수 있다. 예를 들어, 제 1 구동기 트랜지스터(410)의 제 1 단자(416)는 제 1 구동기 트랜지스터(410)의 드레인 단자일 수 있고, 제 2 구동기 트랜지스터(412)의 제 1 단자(420)는 제 2 구동기 트랜지스터(412)의 드레인 단자일 수 있다. 제 1 구동기 트랜지스터(410)의 제 2 단자(418) 및 제 2 트랜지스터(412)의 제 2 단자(422)는 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링될 수 있다. 예를 들어, 제 1 구동기 트랜지스터(410)의 제 2 단자(418)는 제 1 구동기 트랜지스터(410)의 소스 단자일 수 있고, 제 2 구동기 트랜지스터(412)의 제 2 단자(422)는 제 2 구동기 트랜지스터(412)의 소스 단자일 수 있다.
[0074] 동작 동안, 감지 증폭기(102) 및 레벨 시프터(104)는 도 1 및 도 2에 관하여 설명된 방식으로 동작할 수 있다. 구동기(406)는 제 1 구동기 포트(424) 상에서 제 1 구동기 출력 신호를 생성하고, 제 2 구동기 포트(426) 상에서 제 2 구동기 출력 신호를 생성할 수 있다. 예시를 위해, 대략적으로 접지 전압 레벨에 있는 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호에 응답하여, 제 2 구동기 트랜지스터(412)가 턴 온될 수 있다. 제 2 트랜지스터(412)의 제 2 단자(422)는 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링되기 때문에, 제 2 구동기 트랜지스터(412)는 제 2 구동기 포트(426) 상에서 제 2 구동기 출력 신호를 생성하여서, 제 2 구동기 출력 신호는 대략적으로 제 2 전압 레벨(vdd2 레벨)에 있게 될 수 있다. 대략적으로 제 2 전압 레벨(vdd2 레벨)에 있는 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호에 응답하여, 제 2 구동기 트랜지스터(412)는 턴 오프될 수 있다.
[0075] 제 2 구동기 트랜지스터(412)가 턴 온될 때, 제 2 레벨 시프팅된 출력 신호(outb)는 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호 및 제 2 구동기 포트(426) 상의 제 2 구동기 출력 신호 둘 다에 기초할 수 있다. 제 2 구동기 트랜지스터(412)가 턴 오프될 때, 제 2 레벨 시프팅된 출력 신호(outb)는 제 2 레벨 시프터 출력(122) 상에서의 레벨 시프터(104)에 의해 생성된 제 2 레벨 시프터 출력 신호에 주로 기초할 수 있다.
[0076] 대략적으로 접지 전압 레벨이 되는 제 2 레벨 시프터 출력(122) 상의 제 2 레벨 시프터 출력 신호에 응답하여, 제 1 구동기 트랜지스터(410)가 턴 온될 수 있다. 제 1 트랜지스터(410)의 제 2 단자(418)가 제 1 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링되기 때문에, 제 1 구동기 트랜지스터(410)는 제 1 구동기 포트(424) 상에서 제 1 구동기 출력 신호를 생성하여서, 제 1 구동기 출력 신호는 대략적으로 제 2 전압 레벨(vdd2 레벨)에 있게 될 수 있다. 대략적으로 제 2 전압 레벨(vdd2 레벨)이 되는 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호에 응답하여, 제 1 구동기 트랜지스터(410)가 턴 오프될 수 있다.
[0077] 제 1 구동기 트랜지스터(410)가 턴 온될 때, 제 1 레벨 시프팅된 출력 신호(out)는 제 1 레벨 시프터 출력(120) 상의 제 1 레벨 시프터 출력 신호 및 제 1 구동기 포트(424) 상의 제 1 구동기 출력 신호 둘 다에 기초할 수 있다. 제 1 구동기 트랜지스터(410)가 턴 오프될 때, 제 1 레벨 시프팅된 출력 신호(out)는 주로 제 1 레벨 시프터 출력(120) 상에서의 레벨 시프터(104)에 의해 생성된 제 1 레벨 시프터 출력 신호에 기초할 수 있다.
[0078] 제 1 전압 레벨(vdd1 레벨)의 차동 입력 신호(bit, bitb)로부터 제 2 전압 레벨(vdd2 레벨)의 레벨 시프팅된 차동 출력 신호(out, outb)를 생성함으로써, 레벨-시프팅 없이 차동 입력 신호(bit, bitb)의 이용으로부터 초래될 수 있는 단락 전류가 실질적으로 제거된다. 단락 전류를 실질적으로 제거하는 것은 디바이스에 의한 전력 소비를 감소시킬 수 있다. 부가적으로, 구동기(406)를 이용함으로써, 레벨 시프팅된 차동 출력 신호(out, outb)는 더 강한 레벨 시프팅된 신호를 발생시키도록 레벨 시프터 차동 출력(120, 122) 상의 레벨 시프터 차동 출력 신호 및 구동기 포트들(424, 426) 상의 구동기 출력 신호들에 기초하여 제공될 수 있다. 부가적으로, 감지 증폭기(102)와 레벨 시프팅된 차동 출력 신호(out, outb) 간의 신호 경로에서 소수의 엘리먼트들(예를 들어, 제 1 트랜지스터(250) 및 제 2 트랜지스터(252))을 이용함으로써, 레벨 시프팅 동작으로 인한 신호 경로 상의 타이밍 불이익이 제한된다.
[0079] 도 4가 p-채널 MOS 트랜지스터들로서 제 1 구동기 트랜지스터(410) 및 제 2 구동기 트랜지스터(412)를 도시하지만, 다른 실시예에서, 제 1 구동기 트랜지스터(410) 및 제 2 구동기 트랜지스터(412)는 n-채널 MOS 트랜지스터들일 수 있다. 예를 들어, 트랜지스터 타입들을 교환하는 것(즉, n-채널 MOS 트랜지스터들을 p-채널 MOS 트랜지스터들로 교체하고 p-채널 MOS 트랜지스터들을 n-채널 MOS 트랜지스터들로 교체하는 것) 및 신호 극성을 교환하는 것(예를 들어, out 및 outb의 교환)은 구동기(406)에 관하여 설명된 것과 실질적으로 유사한 동작을 발생시킬 수 있다.
[0080] 도 5를 참조하면, 도 1의 장치(100) 및 도 2의 장치(200)에 따라 레벨 시프팅된 출력 신호를 생성하는 방법(500)의 특정한 예시적인 실시예가 도시되고 일반적으로 500으로 지정된다. 방법(500)은 502에서, 감지 증폭기에 의해 감지 증폭기 차동 출력 신호를 생성하는 것을 포함한다. 예를 들어, 도 1, 도 2 및 도 4의 감지 증폭기(102)가 감지 증폭기 차동 출력 신호(sout, soutb)를 생성할 수 있다. 감지 증폭기는 제 1 전력 도메인에 있을 수 있다. 예를 들어, 감지 증폭기는 도 1, 도 2 및 도 4에서 예시되는 바와 같은 제 1 공급 전압(vdd1)을 제공하는 제 1 전압 공급기에 커플링될 수 있다.
[0081] 레벨 시프터는 504에서, 감지 증폭기 차동 출력 신호에 응답하여 레벨 시프터 차동 출력 신호를 생성할 수 있다. 예를 들어, 도 1, 도 2 및 도 4의 레벨 시프터(104)는 레벨 시프터 차동 출력(120, 122) 상에서 레벨 시프터 차동 출력 신호를 생성할 수 있다. 레벨 시프터는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 트랜지스터들의 제 1 쌍을 포함할 수 있다. 예를 들어, 트랜지스터들의 제 1 쌍은 도 1의 제 1 트랜지스터(110) 및 제 2 트랜지스터(112), 도 2 및 도 4의 제 1 트랜지스터(250) 및 제 2 트랜지스터(252) 또는 도 2 및 도 4의 제 3 트랜지스터(254) 및 제 4 트랜지스터(256)를 포함할 수 있다. 감지 증폭기 차동 출력 신호의 제 1 감지 증폭기 출력 신호는 제 1 트랜지스터에 제공되고, 감지 증폭기 차동 출력 신호의 제 2 감지 증폭기 출력 신호는 제 2 트랜지스터에 제공된다. 예를 들어, 제 1 감지 증폭기 출력 신호(sout)는 도 1의 제 1 트랜지스터(110)에 제공될 수 있고, 제 2 감지 증폭기 출력 신호(soutb)는 도 1의 제 2 트랜지스터(112)에 제공될 수 있다. 다른 예로서, 제 1 감지 증폭기 출력 신호(sout)는 도 2 및 도 4의 제 1 트랜지스터(250) 및 제 3 트랜지스터(254)에 제공될 수 있고, 제 2 감지 증폭기 출력 신호(soutb)는 도 2 및 도 4의 제 2 트랜지스터(252) 및 제 4 트랜지스터(256)에 제공될 수 있다. 레벨 시프터 차동 출력 신호는, 제 1 감지 증폭기 출력 신호가 제 1 트랜지스터에 제공되고, 제 2 감지 증폭기 출력 신호가 제 2 트랜지스터에 제공된 이후, 트랜지스터들의 제 1 쌍과 연관되는 단일 트랜지스터 지연 이후 생성될 수 있다.
[0082] 방법(500)은 추가로 레벨 시프터 차동 출력 신호에 응답하여 래치에 데이터를 저장하는 것을 포함할 수 있다. 예를 들어, 도 1 및 도 2의 래치(106)는 레벨 시프터 차동 출력(120, 122) 상의 레벨 시프터 차동 출력 신호에 대응하는 데이터를 저장할 수 있다. 래치(106)는 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있을 수 있다. 예를 들어, 래치(106)는 도 1 및 도 2에서 예시된 바와 같은 제 2 공급 전압(vdd2)을 제공하는 제 2 전압 공급기에 커플링될 수 있다.
[0083] 도 5의 방법(500)은 ASIC(application-specific integrated circuit), FPGA(field-programmable gate array) 디바이스, CPU(central processing unit)와 같은 프로세싱 유닛, DSP(digital signal processor), 제어기, 다른 하드웨어 디바이스, 펌웨어 디바이스 또는 이들의 임의의 결합에 의해 구현될 수 있다. 예로서, 도 5의 방법은 도 6에 관하여 설명되는 바와 같이 명령들을 실행하는 프로세서로부터의 신호들 또는 커맨드들에 응답하여 또는 그에 의해 수행될 수 있다.
[0084] 도 6을 참조하면, 무선 통신 디바이스의 특정한 예시적인 실시예의 블록도가 도시되고 일반적으로 600으로 지정된다. 무선 통신 디바이스(600)는 메모리(632)에 커플링되는, DSP(digital signal processor)와 같은 프로세서 유닛(610)을 포함한다. 무선 통신 디바이스(600)는 레벨 시프터(664)를 갖는 감지 증폭기를 포함하는 메모리를 포함할 수 있다. 예시적인 실시예에서, 메모리에 포함되는 레벨 시프터를 갖는 감지 증폭기는 도 1의 장치(100), 도 2의 장치(200), 도 4의 장치(400)에 대응할 수 있거나, 또는 도 5의 방법(500) 또는 이들의 임의의 결합에 따라 동작할 수 있다. 레벨 시프터(664)를 갖는 감지 증폭기를 포함하는 메모리는 프로세서 유닛(610)(예를 들어, 컴퓨터)에 의해 실행 가능한 프로그램 코드를 저장한 비-일시적인 컴퓨터 판독 가능한 매체일 수 있다.
[0085] 메모리(632)는 프로세서 유닛(610)으로 하여금 레벨 시프터(664)를 갖는 감지 증폭기를 포함하는 메모리로부터 데이터를 리트리브하게 하도록 프로세서 유닛(610)(예를 들어, 컴퓨터)에 의해 실행 가능한 프로그램 코드를 저장하는 비-일시적인 컴퓨터 판독 가능한 매체일 수 있다. 메모리(632)는 프로세서 유닛(610)으로 하여금 레벨 시프터(664)를 갖는 감지 증폭기를 포함하는 메모리에 데이터를 저장하게 하도록 프로세서 유닛(610)(예를 들어, 컴퓨터)에 의해 실행 가능한 프로그램 코드를 저장한 비-일시적인 컴퓨터 판독 가능한 매체일 수 있다.
[0086] 도 6은 또한 프로세서 유닛(610)에 그리고 디스플레이(628)에 커플링되는 디스플레이 제어기(626)를 도시한다. 코더/디코더(CODEC)(634)가 또한 프로세서 유닛(610)에 커플링될 수 있다. 스피커(636) 및 마이크로폰(638)이 CODEC(634)에 커플링될 수 있다.
[0087] 도 6은 무선 제어기(640)가 프로세서 유닛(610)에 그리고 무선 안테나(642)에 커플링될 수 있다는 것을 나타낸다. 특정한 실시예에서, 프로세서 유닛(610), 레벨 시프터(664)를 갖는 감지 증폭기를 포함하는 메모리, 디스플레이 제어기(626), 메모리(632), CODEC(634), 및 무선 제어기(640)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(622)에 포함된다. 특정한 실시예에서, 입력 디바이스(630) 및 전력 공급기(644)는 시스템-온-칩 디바이스(622)에 커플링된다. 또한, 특정한 실시예에서, 도 6에서 예시된 바와 같이, 디스플레이(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 무선 안테나(642), 및 전력 공급기(644)는 시스템-온-칩 디바이스(622) 외부에 있다. 그러나, 디스플레이(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 무선 안테나(642), 및 전력 공급기(644) 각각은 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(622)의 컴포넌트에 커플링될 수 있다.
[0088] 도 6이 무선 디바이스(600)의 특정한 실시예를 예시하지만, 하나 또는 그 초과의 메모리들(예를 들어, 메모리는 레벨 시프터(664)를 갖는 감지 증폭기를 포함함)은 셋 톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기기(PDA), 고정 위치 데이터 유닛 및 컴퓨터를 포함하는 다른 전자 디바이스에 통합될 수 있다.
[0089] 설명된 실시예들과 함께, 차동 출력을 갖는 차동 출력 신호를 생성하기 위한 수단을 포함할 수 있는 장치가 개시되며, 차동 출력 신호를 생성하기 위한 수단은 제 1 전력 도메인에 있다. 예를 들어, 차동 출력을 갖는 차동 출력 신호를 생성하기 위한 수단은 도 1의 감지 증폭기(102), 도 2의 감지 증폭기(102), 도 4의 감지 증폭기(102), 차동 출력 신호를 생성하도록 구성된 차동 출력을 갖는 하나 또는 그 초과의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 결합을 포함할 수 있다. 장치는 또한 레벨 시프터 차동 출력을 갖고 차동 출력에 커플링되는 레벨 시프터 차동 출력을 생성하기 위한 수단을 포함할 수 있으며, 레벨 시프터 차동 출력 신호를 생성하기 위한 수단은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 트랜지스터들의 제 1 쌍을 포함하며, 차동 출력의 제 1 출력은 제 1 트랜지스터에 커플링되고, 차동 출력의 제 2 출력은 제 2 트랜지스터에 커플링된다. 예를 들어, 레벨 시프터 차동 출력을 갖는 레벨 시프터 차동 출력 신호를 생성하기 위한 수단은 도 1의 레벨 시프터(104), 도 2의 레벨 시프터(104) 도 4의 레벨 시프터(104), 레벨 시프터 차동 출력 신호를 생성하도록 구성된 레벨 시프터 차동 출력을 갖는 하나 또는 그 초과의 다른 디바이스들 또는 회로들 또는 이들의 임의의 결합을 포함할 수 있다. 장치는 추가로, 데이터를 저장하기 위한 수단, 레벨 시프터 차동 출력에 커플링되는 데이터를 저장하기 위한 수단을 포함할 수 있으며, 데이터를 저장하기 위한 수단은 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있다. 예를 들어, 데이터를 저장하기 위한 수단은 도 1의 래치(106), 도 2의 래치(106), 도 4의 구동기(406), 데이터를 저장하도록 구성된 하나 또는 그 초과의 다른 디바이스들 또는 회로들, 또는 이들의 임의의 결합을 포함할 수 있다.
[0090] 당업자들은 본 명세서에 개시되는 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어 또는 이 둘의 결합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능에 관하여 위에서 설명되었다. 이러한 기능이 하드웨어로서 구현되는지 또는 프로세서 실행 가능한 명령들로서 구현되는지는 전체 시스템 상에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대하여 다양한 방식들로 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들은 본 개시의 범위를 벗어나게 하는 것으로 해석되어서는 안 된다.
[0091] 본 명세서에 개시된 실시예들과 관련하여 설명된 알고리즘 또는 방법의 단계들은 직접 하드웨어로 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이 둘의 결합으로 구현될 수 있다. 소프트웨어 모듈은 RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 이동식(removable) 디스크, CD-ROM(compact disc read-only memory) 또는 당해 기술에서 공지된 임의의 형태의 비-일시적인 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC(application-specific integrated circuit)는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 개별 컴포넌트들로서 존재할 수 있다.
[0092] 개시된 실시예들에 대한 이전 설명은 임의의 당업자가 개시된 실시예들을 실시하거나 또는 이용할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변경들은 당업자들에게 용이하게 명백할 것이고, 본 명세서에서 정의된 원리들은 본 개시의 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 도시된 실시예들에 제한되도록 의도된 것이 아니라, 다음의 청구항들에 의해 정의되는 바와 같은 원리들 및 신규한 특징들과 일치하는 가능한 가장 넓은 범위를 따를 것이다.
Claims (26)
- 장치로서,
감지 증폭기 차동 출력을 갖는 감지 증폭기 ― 상기 감지 증폭기는 제 1 전력 도메인에 있음 ― ;
레벨 시프터 차동 출력을 갖고 상기 감지 증폭기 차동 출력에 커플링되는 레벨 시프터 ― 상기 레벨 시프터는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고, 상기 감지 증폭기 차동 출력의 제 1 감지 증폭기 출력은 상기 제 1 트랜지스터에 그리고 상기 제 3 트랜지스터에 커플링되고, 상기 감지 증폭기 차동 출력의 제 2 감지 증폭기 출력은 상기 제 2 트랜지스터에 그리고 상기 제 4 트랜지스터에 커플링됨 ― ; 및
데이터를 저장하기 위한 래치를 포함하고,
상기 래치는 상기 제 2 트랜지스터의 게이트에, 상기 제 4 트랜지스터의 게이트에 그리고 상기 제 1 감지 증폭기 출력에 커플링되는 게이트를 갖는 제 1 풀-업(pull-up) 트랜지스터를 포함하고,
상기 래치는 상기 레벨 시프터 차동 출력에 커플링되고, 상기 래치는 상기 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있고, 그리고
상기 레벨 시프터 차동 출력의 제 1 레벨 시프터 출력 및 상기 래치의 제 1 래치 출력은 제 1 공통 노드에 커플링되는,
장치. - 제 1 항에 있어서,
상기 감지 증폭기 차동 출력의 상기 제 1 감지 증폭기 출력은 상기 제 1 트랜지스터의 게이트 단자에 그리고 상기 제 3 트랜지스터의 게이트 단자에 커플링되고, 그리고 상기 감지 증폭기 차동 출력의 상기 제 2 감지 증폭기 출력은 상기 제 2 트랜지스터의 게이트 단자에 그리고 상기 제 4 트랜지스터의 게이트 단자에 커플링되는,
장치. - 제 2 항에 있어서,
상기 제 1 트랜지스터의 제 1 단자 및 상기 제 2 트랜지스터의 제 1 단자는 접지 공급기(ground supply)에 커플링되고,
상기 제 1 트랜지스터의 제 2 단자 및 상기 제 2 트랜지스터의 제 2 단자는 상기 래치에 커플링되는,
장치. - 제 3 항에 있어서,
상기 제 1 트랜지스터의 상기 제 2 단자는 상기 레벨 시프터 차동 출력의 상기 제 1 레벨 시프터 출력에 커플링되고,
상기 제 2 트랜지스터의 상기 제 2 단자는 상기 레벨 시프터 차동 출력의 제 2 레벨 시프터 출력에 커플링되는,
장치. - 제 4 항에 있어서,
상기 제 3 트랜지스터의 제 2 단자는 상기 레벨 시프터 차동 출력의 상기 제 2 레벨 시프터 출력에 커플링되고,
상기 제 4 트랜지스터의 제 2 단자는 상기 레벨 시프터 차동 출력의 상기 제 1 레벨 시프터 출력에 커플링되는,
장치. - 제 1 항에 있어서,
상기 감지 증폭기는 인에이블 신호에 응답하여 선택적으로 인에이블되고,
상기 감지 증폭기는 상기 감지 증폭기 차동 출력 상에서 감지 증폭기 차동 출력 신호를 생성하도록 구성되고,
상기 감지 증폭기 차동 출력 신호의 제 1 감지 증폭기 출력 신호 및 상기 감지 증폭기 차동 출력 신호의 제 2 감지 증폭기 출력 신호 중 하나는 시간 간격 동안 상기 감지 증폭기에 의해 어서트(assert)되는,
장치. - 제 1 항에 있어서,
상기 래치는,
인버터 구성을 갖는 제 1 쌍의 트랜지스터들 ― 상기 제 1 풀-업 트랜지스터는 상기 제 1 쌍의 트랜지스터들의 트랜지스터의 단자에 커플링됨 ― ;
상기 인버터 구성을 갖는 제 2 쌍의 트랜지스터들; 및
상기 제 2 감지 증폭기 출력에 커플링되는 게이트 단자를 포함하는 제 2 풀-업 트랜지스터 ― 상기 제 2 풀-업 트랜지스터는 상기 제 2 쌍의 트랜지스터들의 트랜지스터의 단자에 커플링됨 ―
를 포함하는,
장치. - 방법으로서,
감지 증폭기에 의해, 감지 증폭기 차동 출력 신호를 생성하는 단계 ― 상기 감지 증폭기는 제 1 전력 도메인에 있음 ― ;
레벨 시프터에 의해, 상기 감지 증폭기 차동 출력 신호에 응답하여, 제 1 공통 노드에 커플링된 제 1 레벨 시프터 출력을 포함하는 레벨 시프터 차동 출력에서 레벨 시프터 차동 출력 신호를 생성하는 단계 ― 상기 레벨 시프터는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고, 상기 감지 증폭기 차동 출력 신호의 제 1 감지 증폭기 출력 신호는 상기 제 1 트랜지스터에 그리고 상기 제 3 트랜지스터에 제공되고, 상기 감지 증폭기 차동 출력 신호의 제 2 감지 증폭기 출력 신호는 상기 제 2 트랜지스터에 그리고 상기 제 4 트랜지스터에 제공됨 ― ;
상기 레벨 시프터 차동 출력 신호에 응답하여, 래치에 데이터를 저장하는 단계 ― 상기 래치는 상기 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있고, 상기 래치는 상기 제 2 트랜지스터의 게이트에, 상기 제 4 트랜지스터의 게이트에 그리고 상기 감지 증폭기의 제 1 출력에 커플링되는 게이트를 갖는 제 1 풀-업 트랜지스터를 포함함 ― ; 및
상기 제 1 풀-업 트랜지스터를 이용하여, 상기 제 1 공통 노드에 커플링된 상기 래치의 제 1 래치 출력을 통해 상기 데이터에 기초하여 상기 레벨 시프터 차동 출력 신호를 구동하는 단계를 포함하는,
방법. - 제 8 항에 있어서,
상기 레벨 시프터 차동 출력 신호는, 상기 제 1 감지 증폭기 출력 신호가 상기 제 1 트랜지스터에 제공되고 상기 제 2 감지 증폭기 출력 신호가 상기 제 2 트랜지스터에 제공된 이후 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터와 연관되는 단일 트랜지스터 지연 이후에 생성되는,
방법. - 제 8 항에 있어서,
상기 감지 증폭기의 상기 제 1 출력은, 상기 제 1 전력 도메인에 대응하는 로직 하이 값(logical high value)을 갖는 상기 제 1 감지 증폭기 출력 신호에 응답하여 상기 제 1 레벨 시프터 출력에서의 전압을 풀 다운(pull down)하고 제 2 레벨 시프터 출력에서의 전압을 풀 업(pull up)하도록 상기 제 1 트랜지스터의 게이트 단자에 그리고 상기 제 3 트랜지스터의 게이트 단자에 커플링되고,
상기 감지 증폭기의 제 2 출력은, 상기 제 1 전력 도메인에 대응하는 로직 하이 값을 갖는 상기 제 2 감지 증폭기 출력 신호에 응답하여 상기 제 1 레벨 시프터 출력에서의 전압을 풀 업하고 상기 제 2 레벨 시프터 출력에서의 전압을 풀 다운하도록 상기 제 2 트랜지스터의 게이트 단자에 그리고 상기 제 4 트랜지스터의 게이트 단자에 커플링되는,
방법. - 제 10 항에 있어서,
상기 제 1 트랜지스터의 제 1 단자 및 상기 제 2 트랜지스터의 제 1 단자는 접지 공급기에 커플링되고, 상기 제 1 트랜지스터의 제 2 단자 및 상기 제 2 트랜지스터의 제 2 단자는 상기 래치에 커플링되고,
상기 래치는 인버터 구성을 갖는 제 1 쌍의 트랜지스터들 및 상기 인버터 구성을 갖는 제 2 쌍의 트랜지스터들을 포함하고,
상기 제 1 풀-업 트랜지스터는, 로직 로우 값을 갖는 상기 제 2 레벨 시프터 출력에 응답하여 상기 제 1 쌍의 트랜지스터들이, 상기 제 2 전력 도메인에 대응하는 로직 하이 값으로 상기 제 1 레벨 시프터 출력을 구동하는 것을 인에이블하기 위해 상기 제 1 쌍의 트랜지스터들의 트랜지스터의 단자에 커플링되고,
상기 래치는 상기 로직 로우 값을 갖는 상기 제 1 레벨 시프터 출력에 응답하여 상기 제 2 쌍의 트랜지스터들이, 상기 제 2 전력 도메인에 대응하는 로직 하이 값으로 상기 제 2 레벨 시프터 출력을 구동하는 것을 인에이블하기 위해 상기 제 2 쌍의 트랜지스터들의 트랜지스터의 단자에 커플링되고 그리고 상기 감지 증폭기의 상기 제 2 출력에 커플링되는 제 2 풀-업 트랜지스터를 더 포함하는,
방법. - 장치로서,
차동 출력을 갖는 차동 출력 신호를 생성하기 위한 수단 ― 상기 차동 출력 신호를 생성하기 위한 수단은 제 1 전력 도메인에 있음 ― ;
상기 차동 출력에 커플링되고, 레벨 시프터 차동 출력을 갖는 레벨 시프터 차동 출력 신호를 생성하기 위한 수단 ― 상기 레벨 시프터 차동 출력 신호를 생성하기 위한 수단은 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고, 상기 차동 출력의 제 1 출력은 상기 제 1 트랜지스터에 그리고 상기 제 3 트랜지스터에 커플링되고, 상기 차동 출력의 제 2 출력은 상기 제 2 트랜지스터에 그리고 상기 제 4 트랜지스터에 커플링됨 ― ; 및
데이터를 저장하기 위한 수단을 포함하고,
상기 데이터를 저장하기 위한 수단은 상기 레벨 시프터 차동 출력에 커플링되고,
상기 데이터를 저장하기 위한 수단은 상기 차동 출력의 상기 제 1 출력에, 상기 제 2 트랜지스터의 게이트에, 그리고 상기 제 4 트랜지스터의 게이트에 커플링되는 게이트를 갖는 제 1 풀-업 트랜지스터를 포함하고,
상기 데이터를 저장하기 위한 수단은 상기 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있고, 그리고
상기 레벨 시프터 차동 출력의 제 1 레벨 시프터 출력 및 상기 데이터를 저장하기 위한 수단의 제 1 출력은 제 1 공통 노드에 커플링되는,
장치. - 제 12 항에 있어서,
상기 차동 출력의 상기 제 1 출력은 상기 제 1 트랜지스터의 게이트 단자에 그리고 상기 제 3 트랜지스터의 게이트 단자에 커플링되고,
상기 차동 출력의 상기 제 2 출력은 상기 제 2 트랜지스터의 게이트 단자에 그리고 상기 제 4 트랜지스터의 게이트 단자에 커플링되는,
장치. - 제 12 항에 있어서,
상기 데이터를 저장하기 위한 수단은 인버터 구성을 갖는 제 1 쌍의 트랜지스터들 및 상기 인버터 구성을 갖는 제 2 쌍의 트랜지스터들을 더 포함하고,
상기 제 1 풀-업 트랜지스터는 상기 제 1 쌍의 트랜지스터들의 트랜지스터의 단자에 커플링되고, 제 2 풀-업 트랜지스터는 상기 제 2 쌍의 트랜지스터들의 트랜지스터의 단자에 커플링되는,
장치. - 명령들을 포함하는 컴퓨터-판독 가능한 매체로서,
상기 명령들은 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 동작들을 수행하게 하고,
상기 동작들은:
메모리로부터 데이터를 리트리브하는 것 ― 상기 데이터를 리트리브하는 것은 감지 증폭기를 통해 감지 증폭기 차동 출력 신호를 생성하는 것을 포함하고, 상기 감지 증폭기는 제 1 전력 도메인에 있음 ― ;
레벨 시프터를 통해, 상기 감지 증폭기 차동 출력 신호에 응답하여, 제 1 공통 노드에 커플링된 제 1 레벨 시프터 출력을 포함하는 레벨 시프터 차동 출력에서 레벨 시프터 차동 출력 신호를 생성하는 것 ― 상기 레벨 시프터는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고, 상기 감지 증폭기 차동 출력 신호의 제 1 감지 증폭기 출력 신호는 상기 제 1 트랜지스터에 그리고 상기 제 3 트랜지스터에 제공되고, 상기 감지 증폭기 차동 출력 신호의 제 2 감지 증폭기 출력 신호는 상기 제 2 트랜지스터에 그리고 상기 제 4 트랜지스터에 제공됨 ― ;
상기 레벨 시프터 차동 출력 신호에 응답하여 래치에 데이터를 저장하는 것 ― 상기 래치는 상기 제 2 트랜지스터의 게이트에, 상기 제 4 트랜지스터의 게이트에, 그리고 상기 감지 증폭기의 제 1 출력에 커플링되는 게이트를 갖는 풀-업 트랜지스터를 포함하고, 상기 래치는 상기 제 1 전력 도메인과 상이한 제 2 전력 도메인에 있음 ― ; 및
상기 풀-업 트랜지스터를 이용하여, 상기 제 1 공통 노드에 커플링된 상기 래치의 제 1 래치 출력을 통해 상기 데이터에 기초하여 상기 레벨 시프터 차동 출력 신호를 구동하는 것을 포함하는,
컴퓨터-판독 가능한 매체. - 제 1 항에 있어서,
상기 레벨 시프터 차동 출력의 제 2 레벨 시프터 출력 및 상기 래치의 제 2 래치 출력은 제 2 공통 노드에 커플링되는,
장치. - 제 16 항에 있어서,
상기 래치는 상기 제 1 공통 노드에서의 제 1 데이터 값을 저장하고,
상기 래치는 상기 제 2 공통 노드에서의 제 2 데이터 값을 저장하는,
장치. - 제 16 항에 있어서,
상기 제 1 공통 노드에서의 제 1 출력 신호는 상기 제 1 레벨 시프터 출력에서 출력되는 제 1 레벨 시프터 출력 신호에 기초하고 그리고 상기 제 1 래치 출력에서 출력되는 제 1 래치 출력 신호에 기초하고,
상기 제 2 공통 노드에서의 제 2 출력 신호는 상기 제 2 레벨 시프터 출력에서 출력되는 제 2 레벨 시프터 출력 신호에 기초하고 그리고 상기 제 2 래치 출력에서 출력되는 제 2 래치 출력 신호에 기초하는,
장치. - 제 1 항에 있어서,
상기 제 1 감지 증폭기 출력이 제 1 전압 상태에 대응할 때 제 1 레벨 시프팅된 출력 신호는 하이 전압 상태에 대응하고,
상기 래치는, 상기 제 1 감지 증폭기 출력이 상기 제 1 전압 상태로부터 제 2 전압 상태로 천이할 때 상기 데이터에 기초하여 상기 하이 전압 상태에서 상기 제 1 레벨 시프팅된 출력 신호를 계속 구동하도록 구성되는,
장치. - 제 7 항에 있어서,
상기 제 2 풀-업 트랜지스터의 게이트는 상기 제 1 트랜지스터의 게이트에 그리고 상기 제 3 트랜지스터의 게이트에 커플링되는,
장치. - 삭제
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| IT201700096772A1 (it) * | 2017-08-29 | 2019-03-01 | St Microelectronics Srl | Circuito traslatore di livello, dispositivo e procedimento corrispondenti |
| US10211832B1 (en) * | 2017-12-05 | 2019-02-19 | Micron Technology, Inc. | Input buffer circuit |
| US10170164B1 (en) * | 2018-02-13 | 2019-01-01 | Globalfoundries Inc. | Sense amplifier latch circuit and sense amplifier multiplexed latch circuit |
| US10498315B2 (en) * | 2018-03-05 | 2019-12-03 | Texas Instruments Incorporated | Level shifter circuit |
| US10734040B1 (en) | 2019-03-29 | 2020-08-04 | Apple Inc. | Level-shifting transparent window sense amplifier |
| US10854246B1 (en) * | 2019-05-23 | 2020-12-01 | Qualcomm Incorporated | Memory with high-speed and area-efficient read path |
| US11121712B1 (en) * | 2020-03-13 | 2021-09-14 | Infineon Technologies Ag | Level shifters with variably adjusted control voltage and for reading memory cells |
| US11837269B2 (en) * | 2021-08-31 | 2023-12-05 | Micron Technology, Inc. | Deck-level signal development cascodes |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844441A (en) | 1997-01-10 | 1998-12-01 | Microchip Technology, Incorporated | High votage latch using CMOS transistors and method therefor |
| US6084459A (en) | 1996-11-28 | 2000-07-04 | Lg Semicon Co., Ltd. | Voltage level shifting circuit |
| US7091748B2 (en) | 2002-09-20 | 2006-08-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62270098A (ja) | 1986-05-19 | 1987-11-24 | Toshiba Corp | 半導体センス回路 |
| KR0141494B1 (ko) | 1988-01-28 | 1998-07-15 | 미다 가쓰시게 | 레벨시프트회로를 사용한 고속센스 방식의 반도체장치 |
| JPH03263689A (ja) * | 1990-03-13 | 1991-11-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3160316B2 (ja) | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100223675B1 (ko) * | 1996-12-30 | 1999-10-15 | 윤종용 | 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 |
| JPH10283776A (ja) * | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5903171A (en) | 1997-05-29 | 1999-05-11 | Winbond Electronics Corporation | Sense amplifier with integrated latch and level shift |
| US6812746B2 (en) | 2002-11-12 | 2004-11-02 | Micron Technology, Inc. | Method and apparatus for amplifying a regulated differential signal to a higher voltage |
| US20070188194A1 (en) * | 2006-02-15 | 2007-08-16 | Samsung Electronics Co: Ltd. | Level shifter circuit and method thereof |
| US20090033401A1 (en) * | 2007-08-02 | 2009-02-05 | International Business Machines (Ibm) | Level Shifting Circuit With Symmetrical Topology |
| JP2011119979A (ja) * | 2009-12-03 | 2011-06-16 | Toshiba Corp | レベルシフト回路 |
| US8456194B2 (en) * | 2010-11-17 | 2013-06-04 | Advanced Micro Devices, Inc. | Level shifter with primary and secondary pull-up circuits |
| US8705282B2 (en) * | 2011-11-01 | 2014-04-22 | Silicon Storage Technology, Inc. | Mixed voltage non-volatile memory integrated circuit with power saving |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084459A (en) | 1996-11-28 | 2000-07-04 | Lg Semicon Co., Ltd. | Voltage level shifting circuit |
| US5844441A (en) | 1997-01-10 | 1998-12-01 | Microchip Technology, Incorporated | High votage latch using CMOS transistors and method therefor |
| US7091748B2 (en) | 2002-09-20 | 2006-08-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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