JP2008054275A - フリップフロップ回路 - Google Patents

Abstract

【課題】フリップフロップ回路内部におけるクロック信号の充放電の電力は大きくなりがちであった。
【解決手段】フリップフロップ回路３００は、クロック信号に応じて、入力データをラッチするマスターラッチ回路３１０を備える。マスターラッチ回路３１０内の第１入力インバータ４０１は、入力データを反転させる。第２入力インバータ４０２は、第１入力インバータ４０１の出力データを反転させる。第１入力インバータ４０１は、前段からの入力を並列に受けるプッシュプル型の第１トランジスタＭ３１および第２トランジスタＭ３２と、第１ノードＮａと所定の固定電位との間の導通または非導通を制御する第１制御用トランジスタＭ３３を備える。第２入力インバータ４０２も同様の構成である。
【選択図】図２

Description

本発明は、入力されたデータをラッチするフリップフロップ回路に関する。

携帯機器を代表とする電池駆動される機器に搭載されるＬＳＩ（Large Scale Integration）は、消費電力の低減が求められる。ＬＳＩで消費される電力の２０％〜４５％が、クロック信号による容量の充放電の電力として消費されるため、ＬＳＩの消費電力の低減には、この充放電の電力の低減が効果的である。

クロック信号の充放電の電力は、電源電圧の２乗に比例することから、クロック信号のスイッチングにより消費される電力を削減するため、クロックバッファの電源電圧を下げ、クロック信号の振幅を小さくする手法が提案されている。ここで、回路内の全素子に対する電源電圧を低下させると、遅延時間の増加による性能劣化が懸念されるが、クロックバッファのみの電源電圧を下げても、遅延時間の増加は、フリップフロップだけに限定されるため、チップの性能を劣化させることなく、ＬＳＩ全体の消費電力の削減が期待できる。

非特許文献１に記載の回路によれば、マスターラッチ回路、スレーブラッチ回路は、いずれも、非活性状態で不要な電流の発生を抑制している。
Young-Su Kwon, Bong-il Park, In-Cheiol Park, and Chong-Min Kyung、"A new single-clock flip-flop for half-swing clocking"、Proc. Of ASP-DAC '99, pp.117-121

非特許文献１のフリップフロップ回路は、図１に示すようにマスターラッチ回路、スレーブラッチ回路がともにＳＲＡＭ型ラッチ回路で構成される。マスターラッチ回路を活性化させるためのトランジスタのゲートには低振幅クロック信号ｃｌｋ（Ｖｃｃ／２swing）が入力され、スレーブラッチ回路を活性化させるためのトランジスタのゲートには当該低振幅クロック信号ｃｌｋの反転クロック信号ｃｌｋｂが入力される。

フリップフロップ回路の動作速度を確保するには、上記低振幅クロック信号ｃｌｋからその反転クロック信号ｃｌｋｂを生成するためのインバータの能力を十分に確保する必要がある。また、各ラッチ回路を活性化させるためのトランジスタは、当該インバータのラッチを書き換えるに十分な能力が必要である。

当該トランジスタのゲートには低振幅クロック信号ｃｌｋおよびその反転クロック信号ｃｌｋｂが入力されるため、全振幅クロック信号が入力される場合と比較し、当該トランジスタのスイッチング速度が遅くなってしまう。これに対して、当該トランジスタのサイズを大きくすると、フリップフロップ回路内部でのクロック信号の充放電の電力が大きくなってしまう。

本発明はこうした状況に鑑みてなされたものであり、その目的のひとつは、低消費電力化が可能なフリップフロップ回路の提供にある。

上記課題を解決するために、本発明のある態様のフリップフロップ回路は、クロック信号に応じて、入力データをラッチするラッチ回路を備えるフリップフロップ回路であって、ラッチ回路は、入力データを反転させる第１インバータと、第１インバータの出力データを反転させる第２インバータと、を有し、第１インバータは、入力データを並列に受けるプッシュプル型の第１トランジスタおよび第２トランジスタと、第１トランジスタと第２トランジスタとの間の第１ノードと、第１トランジスタまたは第２トランジスタとの間に接続され、第１ノードと所定の固定電位との間の導通または非導通を制御する第１制御トランジスタと、を含み、第２インバータは、第１インバータの第１ノードの出力データを並列に受けるプッシュプル型の第３トランジスタおよび第４トランジスタと、第３トランジスタと第４トランジスタとの間の第２ノードと、第３トランジスタまたは第４トランジスタとの間に接続され、第２ノードと所定の固定電位との間の導通または非導通を制御する第２制御トランジスタと、を含み、第１制御トランジスタおよび第２制御トランジスタは、クロック信号に起因する信号で制御される。「所定の固定電位」は接地電位であってもよい。

本発明によれば、消費電力を削減することができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図２は、実施の形態に係るフリップフロップ回路３００の構成を示す回路図である。
フリップフロップ回路３００は、入出力端子として、入力データＤが入力される入力端子３０２、出力信号Ｑが出力される出力端子３０４および反転出力信号＊Ｑが出力される反転出力端子３０６を備える。本実施の形態において、ある論理信号の反転、すなわち相補レベルを、＊で表すものとする。このフリップフロップ回路３００は、入力データＤをクロック信号ＣＫにもとづいてラッチし、出力信号Ｑ、反転出力信号＊Ｑを出力する。

なお以下の説明では、入力データＤの振幅は、ローレベルが接地電位、ハイレベルが電源電位Ｖｄｄに設計されているものとする。また、クロック信号ＣＫおよび反転クロック信号ＣＫｂの振幅は、ローレベルが接地電位、ハイレベルが電源電位Ｖｄｄよりも低い電位に設計されているものとする。すなわち、クロック信号ＣＫが低振幅であるものとする。例えば、クロック信号ＣＫのハイレベルは、電源電位Ｖｄｄの半分程度のレベルであってもよい。

フリップフロップ回路３００は、マスターラッチ回路３１０、スレーブラッチ回路３２０を含む。マスターラッチ回路３１０は、データ取込部４０、第１マスター側内部インバータ４２、第２マスター側内部インバータ４３、第１補償トランジスタＭ３７および第２補償トランジスタＭ３８を含み、入力データＤを保持する回路である。

データ取込部４０は、２段のインバータを含む。前段の第１入力インバータ４０１は、第１入力トランジスタＭ３１、第２入力トランジスタＭ３２および第１制御トランジスタＭ３３を含む。第１入力トランジスタＭ３１はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、第２入力トランジスタＭ３２はＮチャンネルＭＯＳＦＥＴで構成される。第１入力トランジスタＭ３１および第２入力トランジスタＭ３２は、入力データＤに応じて相補的にオンオフするプッシュプル回路を構成する。第１入力トランジスタＭ３１と第２入力トランジスタＭ３２との間に、第１制御トランジスタＭ３３が接続される。第１制御トランジスタＭ３３はＮチャンネルＭＯＳＦＥＴで構成される。

第１入力トランジスタＭ３１のソース端子には第１の固定電位（電源電位Ｖｄｄ）が印加され、そのゲート端子には入力データＤが入力される。第１入力トランジスタＭ３１のドレイン端子は第１制御トランジスタＭ３３のドレイン端子と接続される。第１制御トランジスタＭ３３のゲート端子には反転クロック信号ＣＫｂが入力される。第１制御トランジスタＭ３３のソース端子は第２入力トランジスタＭ３２のドレイン端子と接続される。第２入力トランジスタＭ３２のソース端子には第２の固定電位（接地電位）が印加され、そのゲート端子には入力データＤが入力される。前段の第１入力インバータ４０１は、第１入力トランジスタＭ３１と第１制御トランジスタＭ３３との間の第１ノードＮａから、後段の第２入力インバータ４０２に信号を出力する。

後段の第２入力インバータ４０２は、第３入力トランジスタＭ３４、第４入力トランジスタＭ３５および第２制御トランジスタＭ３６を含む。これらのトランジスタの接続関係は、前段の第１入力インバータ４０１と同様のため説明を省略する。前段の第１入力インバータ４０１から出力された信号は、第３入力トランジスタＭ３４および第４入力トランジスタＭ３５のゲート端子に入力される。第２制御トランジスタＭ３６のゲート端子には反転クロック信号ＣＫｂが入力される。後段の第２入力インバータ４０２は、第３入力トランジスタＭ３４と第２制御トランジスタＭ３６との間の第２ノードＮｂから、後述する第６入力トランジスタＭ４１および第１マスター側内部インバータ４２にラッチ信号ＳＬＰを出力する。

反転クロック信号ＣＫｂがローレベルのとき、第１制御トランジスタＭ３３および第２制御トランジスタＭ３６はオフする。データ取込部４０に含まれる各段のインバータは、反転クロック信号ＣＫｂがローレベルの間、入力信号がローレベルからハイレベルに遷移しても、電流が引き抜かれないため、出力信号のレベルを遷移させない。一方、入力信号がハイレベルからローレベルに遷移した場合、電源から出力ノードに電流が流れるため、出力信号のレベルをローレベルからハイレベルに遷移させる。

１段目の第１入力インバータ４０１は、反転クロック信号ＣＫｂがローレベルの間、入力データＤがローレベルからハイレベルに遷移しても、その遷移を後段に伝搬させずに止める。一方、入力データＤのハイレベルからローレベルへの遷移により、第１ノードＮａのレベルがハイレベルに遷移しても、１段目と同様の構成を備える２段目の第２入力インバータ４０２は、その遷移を止める。したがって、データ取込部４０は、反転クロック信号ＣＫｂがローレベルの間、入力データＤを後段に伝搬しない状態、すなわち非活性化状態となる。

第１補償トランジスタＭ３７および第２補償トランジスタＭ３８は、反転クロック信号ＣＫｂがローレベルの間、すなわちデータ取込部４０の非活性化期間における第１ノードＮａの電位を補償するための補償回路を構成する。第１補償トランジスタＭ３７および第２補償トランジスタＭ３８は共にＰチャンネルＭＯＳＦＥＴで構成される。第１補償トランジスタＭ３７のソース端子には第１の固定電位（電源電位Ｖｄｄ）が印加され、そのゲート端子には第２ノードＮｂの電位が印加される。第１補償トランジスタＭ３７のドレイン端子は第２補償トランジスタＭ３８のソース端子と接続される。第２補償トランジスタＭ３８のゲート端子には反転クロック信号ＣＫｂが入力される。第２補償トランジスタＭ３８のドレイン端子は第１ノードＮａと接続される。

第１ノードＮａのレベルがハイレベルのときに、ノイズなどの影響で電圧降下が発生した場合、２段目の第２入力インバータ４０２の第３入力トランジスタＭ３４が完全にオフしなくなり、第２ノードＮｂのレベルが誤って遷移してしまう可能性がある。

第１補償トランジスタＭ３７および第２補償トランジスタＭ３８は、反転クロック信号ＣＫｂがローレベルで、ノードＮｂのレベルがローレベルの間、ノードＮａを電源電位Ｖｄｄに導通させ、ノードＮａのレベルをハイレベルに維持する。なお、第１補償トランジスタＭ３７および第２補償トランジスタＭ３８の駆動能力は小さくてもよいため、小さなサイズのトランジスタを用いることができる。よって、補償回路を設けることによる回路規模増大の影響は抑制的なものとなる。

第１マスター側内部インバータ４２は、データ取込部４０の出力信号であるラッチ信号ＳＬＰを反転した反転ラッチ信号ＳＬＮを、後述する第５入力トランジスタＭ４０および第２マスター側内部インバータ４３に出力する。第２マスター側内部インバータ４３は、第１マスター側内部インバータ４２から入力された反転ラッチ信号ＳＬＮを反転して出力する。第２マスター側内部インバータ４３は、クロック信号ＣＫおよび反転クロック信号ＣＫｂで動作するクロックドインバータである。このクロックドインバータは、クロック信号ＣＫがハイレベルのとき、入力信号を反転して出力し、クロック信号ＣＫがローレベルのとき、出力端子がハイインピーダンス状態となる。

第２マスター側内部インバータ４３は、第２ノードＮｂの電位、すなわち第１マスター側内部インバータ４２の入力レベルおよび後述する第６入力トランジスタＭ４１の入力レベルをクロック信号ＣＫがハイレベルの間、補償する。なお、第２マスター側内部インバータ４３を構成するトランジスタの駆動能力は小さくてもよいため、小さなサイズのトランジスタを用いることができる。よって、第１ノードＮａの補償と同様に、第２マスター側内部インバータ４３を設けることによる回路規模増大の影響は抑制的なものとなる。

スレーブラッチ回路３２０は、トランジスタ対４１、活性化トランジスタＭ４２、第１スレーブ側内部インバータ４４および第２スレーブ側内部インバータ４５を含む。トランジスタ対４１は、第５入力トランジスタＭ４０および第６入力トランジスタＭ４１を含んで構成され、２つの入力トランジスタＭ４０、Ｍ４１のソース端子は共通に接続される。第５入力トランジスタＭ４０および第６入力トランジスタＭ４１は共にＮチャンネルＭＯＳＦＥＴで構成される。

第５入力トランジスタＭ４０のゲート端子には、反転ラッチ信号ＳＬＮが入力され、第６入力トランジスタＭ４１のゲート端子には、ラッチ信号ＳＬＰが入力される。第５入力トランジスタＭ４０および第６入力トランジスタＭ４１は、活性化された状態において、入力信号に応じて相補的にオンオフされる。トランジスタ対４１が活性化された状態とは、トランジスタがオンした状態において、第１の固定電位（電源電位Ｖｄｄ）から第２の固定電位（接地電位）に至る経路が電気的に導通しうる状態をいう。

第５入力トランジスタＭ４０のドレイン端子と、第６入力トランジスタＭ４１のドレイン端子とは、互いに逆向きに接続された第１スレーブ側内部インバータ４４および第２スレーブ側内部インバータ４５を介して接続されている。第１スレーブ側内部インバータ４４および第２スレーブ側内部インバータ４５は、内部信号ＱＩ、反転内部信号ＱＮＩを、相補的なレベルに保持するメモリ部として機能する。

活性化トランジスタＭ４２は、トランジスタ対４１と第２の固定電位（接地電位）の間に設けられる。活性化トランジスタＭ４２は、導通状態において、トランジスタ対４１を活性化させる。活性化トランジスタＭ４２は、ＮチャンネルＭＯＳＦＥＴで構成される。活性化トランジスタＭ４２のドレイン端子は、トランジスタ対４１を構成する第５入力トランジスタＭ４０および第６入力トランジスタＭ４１のソース端子と接続され、活性化トランジスタＭ４２のソース端子は接地される。活性化トランジスタＭ４２のゲート端子にはクロック信号ＣＫが入力される。

スレーブラッチ回路３２０の内部信号ＱＩが、出力端子３０４から出力信号Ｑとして出力される。スレーブラッチ回路３２０の反転内部信号ＱＮＩが、反転出力端子３０６から反転出力信号＊Ｑとして出力される。

図３は、実施の形態に係る反転クロック生成回路３３０の構成例を示す回路図である。図３の構成例では、反転クロック生成回路３３０は、低振幅インバータ４８を含み、本実施の形態に係るフリップフロップ回路３００を制御するための反転クロックＣＫｂを生成する。クロック信号ＣＫは、実施の形態に係るフリップフロップ回路３００に供給される電源電圧Ｖｄｄよりも低い電源電圧ＶｄｄＬに低振幅化されている。低振幅インバータ４８は、この低電源電圧ＶｄｄＬの供給を受けて動作する。低振幅インバータ４８は、入力されるクロック信号ＣＫを反転させ、反転クロックＣＫｂを出力する。

以上のように構成されたフリップフロップ回路３００の動作について説明する。
図４は、図２のフリップフロップ回路３００の動作状態を示すタイムチャートである。マスターラッチ回路３１０は、クロック信号ＣＫがローレベルの間、入力データＤを取り込む。スレーブラッチ回路３２０は、クロック信号ＣＫがハイレベルに遷移したとき、マスターラッチ回路３１０の出力であるラッチ信号ＳＬＰおよび反転ラッチ信号ＳＬＮをラッチし、出力端子３０４および反転出力端子３０６から出力する。

以下、フリップフロップ回路３００の動作をより詳細に説明する。時刻ｔ２以前、クロック信号ＣＫはローレベル、反転クロック信号ＣＫｂはハイレベルとなっている。したがって、第１制御トランジスタＭ３３および第２制御トランジスタＭ３６がオン状態でデータ取込部４０は活性化状態である。また、第２補償トランジスタＭ３８が弱いオン状態、第２マスター側内部インバータ４３がＰチャンネルＭＯＳＦＥＴ側で弱いオン状態、ＮチャンネルＭＯＳＦＥＴ側でオフ状態であり、第１ノードＮａおよび第２ノードＮｂの補償は弱まっている。これは、反転クロック信号ＣＫｂのハイレベルが電源電圧Ｖｄｄより低いため、反転クロック信号ＣＫｂをゲートに受けるＰチャンネルＭＯＳＦＥＴは弱くオンするからである。また、活性化トランジスタＭ４２がオフ状態であるため、トランジスタ対４１は非活性化状態である。

時刻ｔ２にクロック信号ＣＫがハイレベルに遷移すると、その後、反転クロック信号ＣＫｂはローレベルに遷移する。これにより、第１制御トランジスタＭ３３および第２制御トランジスタＭ３６がオフになり、第２補償トランジスタＭ３８がオンになる。また、第２マスター側内部インバータ４３が活性化状態となり、第１ノードＮａおよび第２ノードＮｂの補償がなされる。また、活性化トランジスタＭ４２がオンするため、トランジスタ対４１は活性化される。

時刻ｔ２以前の時刻ｔ０に、入力データＤがローレベルからハイレベルに遷移する。時刻ｔ０以後で時刻ｔ２以前の時刻ｔ１に、入力データＤに応じて、ラッチ信号ＳＬＰもハイレベルに遷移する。時刻ｔ０から時刻ｔ１までの時間は、データ取込部４０に含まれる２段のインバータによる遅延時間に対応する。

時刻ｔ１にラッチ信号ＳＬＰがハイレベルに遷移すると、第１マスター側内部インバータ４２は、反転ラッチ信号ＳＬＮをローレベルに遷移させる。ただし、トランジスタ対４１が非活性化状態であるため、スレーブラッチ回路３２０の内部信号ＱＩおよび反転内部信号ＱＮＩには反映されない。なお、各素子の有する有限の遅延時間によって、反転ラッチ信号ＳＬＮのレベル遷移は、ラッチ信号ＳＬＰのレベル遷移より遅延する。後述する、内部信号ＱＩと反転内部信号ＱＮＩとの関係も同様である。

時刻ｔ２に、クロック信号ＣＫがハイレベルに遷移すると、トランジスタ対４１が活性化され、第６入力トランジスタＭ４１が導通するため、反転内部信号ＱＮＩがローレベルに遷移する。第１スレーブ側内部インバータ４４は、反転内部信号ＱＮＩがローレベルに遷移すると、内部信号ＱＩをハイレベルに遷移させる。内部信号ＱＩおよび反転内部信号ＱＮＩは、互いに第１スレーブ側内部インバータ４４および第２スレーブ側内部インバータ４５によって相補的な信号レベルに安定化した状態で保持される。

時刻ｔ３に、クロック信号ＣＫがローレベルに遷移し、その後、反転クロック信号ＣＫｂはハイレベルに遷移する。これにより、第１制御トランジスタＭ３３および第２制御トランジスタＭ３６がオンになり、第２補償トランジスタＭ３８が弱いオンになる。また、第２マスター側内部インバータ４３がＰチャンネルＭＯＳＦＥＴ側で弱いオン状態、ＮチャンネルＭＯＳＦＥＴ側でオフ状態となり、トランジスタ対４１は非活性化される。

時刻ｔ４に、入力データＤがハイレベルからローレベルに遷移する。時刻ｔ５に、入力データＤに応じて、ラッチ信号ＳＬＰもローレベルに遷移する。時刻ｔ５にラッチ信号ＳＬＰがローレベルに遷移すると、第１マスター側内部インバータ４２は、反転ラッチ信号ＳＬＮをハイレベルに遷移させる。ただし、トランジスタ対４１が非活性化状態であるため、スレーブラッチ回路３２０の内部信号ＱＩおよび反転内部信号ＱＮＩには反映されない。

時刻ｔ６に、クロック信号ＣＫがハイレベルに遷移すると、トランジスタ対４１が活性化され、第５入力トランジスタＭ４０が反転ラッチ信号ＳＬＮに応じてオンするため、内部信号ＱＩがローレベルに遷移する。第２スレーブ側内部インバータ４５は、内部信号ＱＩがローレベルに遷移すると、反転内部信号ＱＮＩをハイレベルに遷移させる。

このように、本実施の形態に係るフリップフロップ回路３００によれば、データ取込部４０を構成する各インバータの出力を電源電位レベルから接地電位レベルに遷移させる際、駆動能力の小さいトランジスタに抗して遷移させるため、ＳＲＡＭ型ラッチ回路で構成した場合より、トランジスタのサイズを小さくすることができる。よって、クロック信号ＣＫを低振幅化しても、フリップフロップ回路の動作速度を確保することができ、フリップフロップ回路内部でのクロック信号ＣＫの充放電電力を低減することができる。したがって、フリップフロップ回路全体の消費電力を低減することができる。

また、第１制御トランジスタＭ３３および第２制御トランジスタＭ３６が非導通することにより、第１インバータで入力データのローレベルからハイレベルへの遷移を止め、第２インバータで入力データのハイレベルからローレベルへの遷移を止めることができる。よって、第１制御トランジスタＭ３３および第２制御トランジスタＭ３６を設けることにより、ラッチ回路の活性化状態および非活性化状態の遷移を制御することができる。

また、データ取込部４０を構成するインバータの構成として、図５に示すように第１制御トランジスタＭ３３を、第１入力トランジスタＭ３１と第１ノードＮａとの間に設け、ゲート端子にクロック信号ＣＫが入力されるＰチャンネルＭＯＳＦＥＴとする構成も考えられる。この構成では、クロック信号ＣＫの振幅は、ハイレベルが電源電圧、ローレベルが接地電位よりも高い電位に設計することができる。また、第１ノードＮａの電位を補償する回路は、第１の固定電位（電源電圧Ｖｄｄ）ではなく、第２の固定電位（接地電位）側に設けられる。

また、本実施の形態に係るフリップフロップ回路３００によれば、第１ノードＮａの電位を補償するための回路を設けることにより、信号精度を維持または向上させることができる。

上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上述の実施の形態では、スレーブラッチ回路３２０にＳＲＡＭ型ラッチ回路を用いたが、スレーブラッチ回路３２０もマスターラッチ回路３１０と同様の構成とし、ラッチ信号ＳＬＰを入力信号としてもよい。この場合、フリップフロップ回路内部でのクロック信号ＣＫの充放電電力をさらに低減することができる。

上述の実施の形態では、第１ノードＮａの電位を補償する補償回路としてトランジスタを用いたが、その代わりに第１ノードＮａと固定電位（電源または接地など）との間に容量を接続してもよい。

上述の実施の形態では、クロック信号ＣＫから反転クロック信号ＣＫｂを生成するために図２に示したように低振幅インバータ４８を用いた。この低振幅インバータ４８の電源電位ＶｄｄＬは、低振幅クロック信号のハイレベルと同じ電位に設定したが、マスターラッチ回路３１０およびスレーブラッチ回路３２０の電源電位Ｖｄｄに設定してもよい。この場合、全振幅クロック信号に対応することができる。

動作速度、低消費電力の目的に応じて、クロック信号ＣＫ、反転クロック信号ＣＫｂの振幅を可変制御できるようにすることもできる。

従来技術に係るフリップフロップ回路の構成例を示す回路図である。 実施の形態に係るフリップフロップ回路の構成例を示す回路図である。 実施の形態に係る反転クロック生成回路の構成例を示す回路図である。 図２のフリップフロップ回路の動作状態を示すタイムチャートである。 実施の形態に係るフリップフロップ回路の変形例を示す回路図である。

符号の説明

Ｍ３１ 第１入力トランジスタ、 Ｍ３２ 第２入力トランジスタ、 Ｍ３３ 第１制御トランジスタ、 Ｍ３４ 第３入力トランジスタ、 Ｍ３５ 第４入力トランジスタ、 Ｍ３６ 第２制御トランジスタ、 Ｍ３７ 第１補償トランジスタ、 Ｍ３８ 第２補償トランジスタ、 ４０ データ取込部、 Ｍ４０ 第５入力トランジスタ、 ４１ トランジスタ対、 Ｍ４１ 第６入力トランジスタ、 ４２ 第１マスター側内部インバータ、 Ｍ４２ 活性化トランジスタ、 ４３ 第２マスター側内部インバータ、 ４４ 第１スレーブ側内部インバータ、 ４５ 第２スレーブ側内部インバータ、 ４６ 第１出力インバータ、 ４７ 第２出力インバータ、 ４８ 低振幅インバータ、 ３００ フリップフロップ回路、 ３０２ 入力端子、 ３０４ 出力端子、 ３０６ 反転出力端子、 ３１０ マスターラッチ回路、 ３２０ スレーブラッチ回路、 ３３０ 反転クロック生成回路、 ３３０ 反転クロック生成回路、 ４０１ 第１入力インバータ、 ４０２ 第２入力インバータ。

Claims (6)

1. クロック信号に応じて、入力データをラッチするラッチ回路を備えるフリップフロップ回路であって、
   前記ラッチ回路は、
   前記入力データを反転させる第１インバータと、
   前記第１インバータの出力データを反転させる第２インバータと、を有し、
   前記第１インバータは、
   前記入力データを並列に受けるプッシュプル型の第１トランジスタおよび第２トランジスタと、
   前記第１トランジスタと前記第２トランジスタとの間の第１ノードと、前記第１トランジスタまたは前記第２トランジスタとの間に接続され、前記第１ノードと所定の固定電位との間の導通または非導通を制御する第１制御トランジスタと、を含み、
   前記第２インバータは、
   前記第１インバータの前記第１ノードの出力データを並列に受けるプッシュプル型の第３トランジスタおよび第４トランジスタと、
   前記第３トランジスタと前記第４トランジスタとの間の第２ノードと、前記第３トランジスタまたは前記第４トランジスタとの間に接続され、前記第２ノードと所定の固定電位との間の導通または非導通を制御する第２制御トランジスタと、を含み、
   前記第１制御トランジスタおよび前記第２制御トランジスタは、前記クロック信号に起因する信号で制御されることを特徴とするフリップフロップ回路。
2. 前記ラッチ回路は、前記第１ノードの電位を補償するための補償回路を有することを特徴とする請求項１に記載のフリップフロップ回路。
3. 前記補償回路は、
   ソース端子が固定電位に接続され、ゲート端子が前記第２ノードに接続された第１補償トランジスタと、
   ソース端子が前記第１補償トランジスタのドレイン端子に接続され、ゲート端子が前記クロック信号に起因する信号を受け、ドレイン端子が前記第１ノードに接続された第２補償トランジスタと、を含むことを特徴とする請求項２に記載のフリップフロップ回路。
4. 前記第１トランジスタは、ソース端子が第１の固定電位に接続され、ゲート端子が前記入力データを受け、ドレイン端子が前記第１ノードに接続されるＰチャンネル型トランジスタであり、
   前記第２トランジスタは、ソース端子が第２の固定電位に接続され、ゲート端子が前記入力データを受け、ドレイン端子が前記第１制御トランジスタのソース端子に接続されるＮチャンネル型トランジスタであり、
   前記第１制御トランジスタは、ゲート端子が前記クロック信号の反転クロック信号を受け、ドレイン端子が前記第１ノードに接続されるＮチャンネル型トランジスタであり、
   前記第３トランジスタは、ソース端子が第１の固定電位に接続され、ゲート端子が前記第１ノードに接続され、ドレイン端子が前記第２ノードに接続されるＰチャンネル型トランジスタであり、
   前記第４トランジスタは、ソース端子が第２の固定電位に接続され、ゲート端子が前記第１ノードに接続され、ドレイン端子が前記第２制御トランジスタのソース端子に接続されるＮチャンネル型トランジスタであり、
   前記第２制御トランジスタは、ゲート端子が前記クロック信号の反転クロック信号を受け、ドレイン端子が前記第２ノードに接続されるＮチャンネル型トランジスタであることを特徴とする請求項１から３のいずれかに記載のフリップフロップ回路。
5. 前記クロック信号に応じて、前記第２ノードの出力データをラッチする別のラッチ回路をさらに備えることを特徴とする請求項１から４のいずれかに記載のフリップフロップ回路。
6. 前記クロック信号は、本フリップフロップ回路に供給される前記第１の固定電位および前記第２の固定電位の電位差よりも低振幅化されていることを特徴とする請求項１から５のいずれかに記載のフリップフロップ回路。

Images