JP5643158B2 - レベルシフト回路 - Google Patents

Description

本発明は、入力された信号の電圧レベルを変換して出力するレベルシフト回路にかかり、特に伝播遅延時間の短縮を図ったレベルシフト回路に関する。

スイッチングデバイスには、スイッチングレギュレータ、モータードライバ、オーディオ用Ｄ級アンプ等があるが、これらのスイッチングデバイスのうち、オーディオ用Ｄ級アンプが最もスイッチング波形の歪みに対して要求が厳しい。スイッチング波形の歪みはオーディオ電圧の歪率につながるからである。歪率を改善するために、スイッチングデバイス中を伝播する伝播遅延時間を短くする工夫が行われている。スイッチングデバイス中で伝播遅延時間が大きい回路の１つがレベルシフト回路である。これを改善するため、レベルシフト回路の伝播遅延時間の短縮が図られている。

図５に従来のレベルシフト回路を示す（特許文献１参照）。このレベルシフト回路は、ＶＤＤ１−ＶＳＳ１で変化する信号電圧を、ＶＤＤ２−ＶＳＳ２で変化する信号電圧に変換する回路である。電圧関係は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２２である。以下の説明では、ＰＭＯＳトランジスタは「ＭＰ＊」で、ＮＭＯＳトランジスタは「ＭＮ＊」で、ノードは「Ｎ＊」表すものとする。「＊」は番号である。

このレベルシフト回路は、ノードＮ２１とノードＮ２２の間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路２１と、信号入力端子ＩＮとノードＮ２３の間に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作するインバータＩＮＶ２１と、ノードＮ２３とノードＮ２４の間に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作するインバータＩＮＶ２２と、ノードＮ２１、Ｎ２２，Ｎ２３に接続された反転駆動回路２２と、ノードＮ２１，Ｎ２２，Ｎ２４に接続された反転駆動回路２３とを具備する。ラッチ回路２１は、反転駆動回路２２のノードＮ２３の電圧がＶＳＳ１→ＶＤＤ１に変化するか、又は反転駆動回路２３のノードＮ２４の電圧がＶＳＳ１→ＶＤＤ１に変化すると反転し、信号入力端子ＩＮに入力された電圧ＶＤＤ１−ＶＳＳ１間で変化する信号が、ノードＮ２１，Ｎ２２（信号出力端子ＯＵＴ，ＯＵＴＸ）に、電圧ＶＤＤ２−ＶＳＳ２で変化する信号にレベルシフトされて出力する。

図６は、電圧ＶＤＤ１−ＶＳＳ１で変化する信号を電圧ＶＤＤ２−ＶＳＳ２で変化する信号に変換する図５で示したレベルシフト回路に対して、電圧ＶＤＤ２−ＶＳＳ２で変化する信号を電圧ＶＤＤ１−ＶＳＳ１で変化する信号に変換する別の例のレベルシフト回路である。これらの回路の伝播遅延時間は、通常２０ｎｓ程度である。

図５のレベルシフト回路では、信号入力端子ＩＮの電圧がＶＤＤ１のときは、ノードＮ２３はＶＳＳ１、ノード２４はＶＤＤ１であり、ノードＮ２１はＶＤＤ２、ノードＮ２２はＶＳＳ２となっている。

図５において、信号入力端子ＩＮの電圧がＶＤＤ１→ＶＳＳ１に変化した場合、ノードＮ２３の電圧はＶＤＤ１に変化する。これによって、反転駆動回路２２のトランジスタＭＮ２１がオンして、常時オンしているトランジスタＭＰ２１を介して、ノードＮ２１から電圧ＶＳＳ１の電源に向かって電流Ｉ_MN21が流れる。また、ノードＮ２１にはトランジスタＭＰ２５とＭＰ２３を介してＶＤＤ２から電流Ｉ_MP23が流れ込む。同様に、ノードＮ２１はトランジスタＭＰ２７が接続されており、電圧ＶＤＤ２の電源から電流Ｉ_MP27が流れ込む。

ノードＮ２１の容量をＣ_N21とすると、その放電の遷移時間は
ｔ_{N21,VDD2→VSS2}＝Ｃ_N21・（VDD2-VSS2）／｛Ｉ_MN21−（Ｉ_MP23＋Ｉ_MP27）｝ （１）
となる。分子の項は固定値であるため、分母にある「Ｉ_MP23＋Ｉ_MP27 」の値を減らせば、その遷移時間を短くできるように見える。ノードＮ２３に繋がるインバータＩＮＶ２２の出力電圧はＶＤＤ１→ＶＳＳ１に変化するため、トランジスタＮＭ２２はオフ、ノードＮ２２から電圧ＶＳＳ１の電源へ流れる電流Ｉ_MN22は０である。

上記のようにして、ノードＮ２１の電圧がＶＤＤ２→ＶＳＳ２となる際に、トランジスタＭＰ２８とＭＮ２４からなるインバータが反転することで、ノードＮ２２の電圧はＶＳＳ２→ＶＤＤ２となる。この際にノードＮ２２に充電する時間は、ノードＮ２２の容量をＣ_N22とすると、その遷移時間は
ｔ_{N22,VDD2→VSS2}＝Ｃ_N22・（VDD2-VSS2）／｛Ｉ_MN22−（Ｉ_MP24＋Ｉ_MP28）｝ （２）
となる。Ｉ_MN22はトランジスタＭＮ２２の電流、Ｉ_MP24はトランジスタＭＰ２4の電流、Ｉ_MP28はトランジスタＭＰ２８の電流である。分子の項は固定値であるため、分母の項をいかに処理するかが、遷移時間を短くする要となる。分母の項のＩ_MN22＝０のため、今度は「Ｉ_MP22＋Ｉ_MP28 」を増やせば、その遷移時間を短くできるように見える。

特許第４２４９５７９号公報

しかしながら、トランジスタＭＰ２３とＭＰ２７、トランジスタＭＰ２４とＭＰ２８は対称の回路であるため、ＶＤＤ２→ＶＳＳ２の電圧変化と、ＶＳＳ２→ＶＤＤ２の電圧変化の双方における伝播遅延時間を同時に短くすることは出来ず、双方の時間を同じに保つために、従来の回路構成では遷移時間を短くすることには限界があった。

本発明の目的は、伝播遅延時間を大幅に短縮できるようにしたレベルシフト回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１、第２、第３、および第４のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する第１のラッチ回路と、入力側が信号入力端子に接続され出力側が第５のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、入力側が前記第５のノードに接続され出力側が第６のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、前記第５、前記第２、前記第４および第７のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、前記第１、前記第６および第８のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路と、前記第３、前記第４、前記第７、および前記第８のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１のセレクタと、入力側が前記第１のノードに接続され出力側が信号出力端子に接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第６のインバータとを具備し、前記第１のラッチ回路は、前記第１のノードの電圧をインピーダンス変換して前記第２のノードに出力し、前記第２のノードの電圧変化を遅延して前記第３のノードに出力し、前記第３のノードの電圧を論理反転して前記第４のノード出力し、前記第４のノードの電圧を論理反転して前記第１のノードに出力し、前記第１の反転駆動回路は、前記第５のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第７のノードの電圧をＶＤＤ２からＶＳＳ２の電圧付近に変化させ、且つ前記第５のノードの電圧がＶＳＳ１であるときにおいて前記第４のノードの電圧がＶＳＳ２からＶＤＤ２に変化するときに前記第７のノードの電圧をＶＤＤ２に変化させ、且つ前記第５のノードの電圧がＶＳＳ１で前記第４のノードの電圧がＶＳＳ２であるときにおいて前記第２のノードの電圧がＶＤＤ２からＶＳＳ２に変化すると前記第７のノードの電圧をＶＤＤ２に変化させ、前記第２の反転駆動回路は、前記第６のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第１のノードの電圧をＶＤＤ２からＶＳＳ２の電圧付近に変化させ、且つ前記第６のノードの電圧がＶＳＳ１であるときにおいて前記第８のノードの電圧がＶＤＤ２からＶＳＳ２の電圧に変化するとき前記第１のノードの電圧をＶＳＳ２からＶＤＤ２に変化させ、前記第１のセレクタは、前記第３のノードの電圧がＶＳＳ２で前記第４のノードの電圧がＶＤＤ２のときに第７と第８のノードの間を接続し、且つ前記第３のノードの電圧がＶＤＤ２で前記第４のノードの電圧ＶＳＳ２のときに前記第７と第８のノードの間を切断するとともに前記第８のノードの電圧ＶＤＤ２にし、且つ前記各電圧は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２である、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のレベルシフト回路において、前記第１のラッチ回路は、入力側が前記第１のノードに接続され出力側が前記第２のノードに接続された第１のバッファ、入力側が前記第２のノードに接続され出力側が前記第３のノードに接続された第１の遅延回路、入力側が前記第３のノードに接続され出力側が前記第４のノードに接続された第３のインバータ、および入力側が前記第４のノードに接続され出力側が前記第１のノードに接続された第４のインバータから構成され、前記第１の反転駆動回路は、前記第５のノードにゲートが接続されソースが電圧ＶＳＳ１に接続された第１のＮＭＯＳトランジスタ、ゲートが電圧ＶＳＳ２に接続されドレインが前記第１のＮＭＯＳトランジスタのドレインに接続されソースが前記第７のノードに接続された第１のＰＭＯＳトランジスタ、入力側が前記第４のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する第５のインバータ、該第５のインバータの出力側にゲートが接続されソースが電圧ＶＤＤ２に接続されドレインが前記第７のノードに接続された第３のＰＭＯＳトランジスタ、一方の入力側が前記第４のノードに接続され他方の入力側が前記第２のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する２入力オア回路、およびゲートが前記２入力オア回路の出力側に接続されソースが電圧ＶＤＤ２に接続されドレインが前記第７のノードに接続された第４のＰＭＯＳトランジスタから構成され、前記第２の反転駆動回路は、前記第６のノードにゲートが接続されソースが電圧ＶＳＳ１に接続された第２のＮＭＯＳトランジスタ、ゲートが電圧ＶＳＳ２に接続されドレインが前記第２のＮＭＯＳトランジスタのドレインに接続されソースが前記第１のノードに接続された第２のＰＭＯＳトランジスタ、およびドレインが前記第１のノードに接続されゲートが前記第８のノードに接続されソースが電圧ＶＤＤ２に接続された第５のＰＭＯＳトランジスタから構成され、前記第１のセレクタは、ゲートが前記第３のノードに接続されソースが前記第７のノードに接続されドレインが前記第８のノードに接続された第７のＰＭＯＳトランジスタ、ゲートが前記第４のノードに接続されソースが前記第７のノードに接続されドレインが前記第８のノードに接続された第４のＮＭＯＳトランジスタ、およびゲートが前記第４のノードに接続されドレインが前記第８のノードに接続されソースが電圧ＶＤＤ２に接続された第８のＰＭＯＳトランジスタから構成されている、ことを特徴とする。
請求項３にかかる発明は、第１１、第１２、第１３、第１４のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する第２のラッチ回路と、入力側が信号入力端子に接続され出力側が第１５のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１１のインバータと、入力側が前記第１５のノードに接続され出力側が第１６のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１２のインバータと、前記第１５、前記第１２前記第１４および第１７のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第３の反転駆動回路と、前記第１１、前記第１６および第１８のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第４の反転駆動回路と、前記第１３、前記第１４、前記第１７、および前記第１８のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のセレクタと、入力側が前記第１１のノードに接続され出力側が信号出力端子に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第６のインバータとを具備し、前記第２のラッチ回路は、前記第１１のノードの電圧をインピーダンス変換して前記第１２のノードに出力し、前記第１２のノードの電圧変化を遅延して前記第１３のノードに出力し、前記第１３のノードの電圧を論理反転して前記第１４のノード出力し、前記第１４のノードの電圧を論理反転して前記第１１のノードに出力し、前記第３の反転駆動回路は、前記第１５のノードの電圧がＶＤＤ２からＶＳＳ２に変化するときに前記第１７のノードの電圧をＶＳＳ１からＶＤＤ１の電圧付近に変化させ、且つ前記第１５のノードの電圧がＶＤＤ２であるときにおいて前記第１４のノードの電圧がＶＤＤ１からＶＳＳ１に変化するときに前記第１７のノードの電圧をＶＳＳ１に変化させ、且つ前記第１５のノードの電圧がＶＤＤ２で前記第１４のノードの電圧がＶＤＤ１であるときにおいて前記第１２のノードの電圧がＶＳＳ１からＶＤＤ１に変化すると前記第１７のノードの電圧をＶＳＳ１に変化させ、前記第４の反転駆動回路は、前記第１６のノードの電圧がＶＤＤ２からＶＳＳ２に変化するときに前記第１１のノードの電圧をＶＳＳ１からＶＤＤ１の電圧付近に変化させ、且つ前記第１６のノードの電圧がＶＤＤ２であるときにおいて前記第１８のノードの電圧がＶＳＳ１からＶＤＤ１の電圧に変化するとき前記第１１のノードの電圧をＶＤＤ１からＶＳＳ１に変化させ、前記第２のセレクタは、前記第１３のノードの電圧がＶＤＤ１で前記第１４のノードの電圧がＶＳＳ１のときに第１７と第１８のノードの間を接続し、且つ前記第１３のノードの電圧がＶＳＳ１で前記第１４のノードの電圧ＶＤＤ１のときに前記第１７と第１８のノードの間を切断するとともに前記第１８のノードの電圧ＶＳＳ１にし、且つ前記各電圧は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２である、ことを特徴とする。
請求項４にかかる発明は、請求項３に記載のレベルシフト回路において、前記第２のラッチ回路は、入力側が前記第１１のノードに接続され出力側が前記第１２のノードに接続された第２のバッファ、入力側が前記第１２のノードに接続され出力側が前記第１３のノードに接続された第２の遅延回路、入力側が前記第１３のノードに接続され出力側が前記第１４のノードに接続された第１３のインバータ、および入力側が前記第１４のノードに接続され出力側が前記第１１のノードに接続された第１４のインバータから構成され、前記第３の反転駆動回路は、前記第１５のノードにゲートが接続されソースが電圧ＶＤＤ２に接続された第１１のＰＭＯＳトランジスタ、ゲートが電圧ＶＤＤ１に接続されドレインが前記第１１のＰＭＯＳトランジスタのドレインに接続されソースが前記第１７のノードに接続された第１１のＮＭＯＳトランジスタ、入力側が前記第１４のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する第１５のインバータ、該第１５のインバータの出力側にゲートが接続されソースが電圧ＶＳＳ１に接続されドレインが前記第１７のノードに接続された第１３のＮＭＯＳトランジスタ、一方の入力側が前記第１４のノードに接続され他方の入力側が前記第１２のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する２入力アンド回路、およびゲートが前記２入力アンド回路の出力側に接続されソースが電圧ＶＳＳ１に接続されドレインが前記第１７のノードに接続された第１４のＮＭＯＳトランジスタから構成され、前記第４の反転駆動回路は、前記第１６のノードにゲートが接続されソースが電圧ＶＤＤ２に接続された第１２のＰＭＯＳトランジスタ、ゲートが電圧ＶＤＤ１に接続されドレインが前記第１２のＰＭＯＳトランジスタのドレインに接続されソースが前記第１１のノードに接続された第１２のＮＭＯＳトランジスタ、およびドレインが前記第１１のノードに接続されゲートが前記第１８のノードに接続されソースが電圧ＶＳＳ１に接続された第１５のＮＭＯＳトランジスタから構成され、前記第２のセレクタは、ゲートが前記第１３のノードに接続されソースが前記第１７のノードに接続されドレインが前記第１８のノードに接続された第１７のＮＭＯＳトランジスタ、ゲートが前記第１４のノードに接続されソースが前記第１７のノードに接続されドレインが前記第１８のノードに接続された第１４のＰＭＯＳトランジスタ、およびゲートが前記第１４のノードに接続されドレインが前記第１８のノードに接続されソースが電圧ＶＳＳ１に接続された第１８のＮＭＯＳトランジスタから構成されている、ことを特徴とする。
請求項５にかかる発明は、請求項２に記載の前記第１と第２のＰＭＯＳトランジスタおよび前記第１と第２のＮＭＯＳトランジスタは、前記第３、第４、第５のＰＭＯＳトランジスタおよび前記第４のインバータを構成する第６のＰＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項２に記載の前記第４と第５のＰＭＯＳトランジスタは、前記第３のＰＭＯＳトランジスタと前記第４のインバータを構成する前記第６のＰＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項４に記載の前記第１１と第１２のＮＭＯＳトランジスタおよび前記第１１と第１２のＰＭＯＳトランジスタは、前記第１３、第１４、第１５のＮＭＯＳトランジスタおよび前記第１４のインバータを構成する第１６のＮＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項４に記載の前記第１４と第１５のＮＭＯＳトランジスタは、前記第１３ＮＭＯＳトランジスタと前記第１４のインバータを構成する前記第１６のＮＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定されている、ことを特徴とする。
請求項６にかかる発明は、請求項１乃至４のいずれか１つに記載のレベルシフト回路において、前記電圧ＶＳＳ１の端子と前記電圧ＶＳＳ２の端子との間に、前記電圧ＶＳＳ２から前記電圧ＶＳＳ１への通電を阻止するダイオードが接続されていることを特徴とする。

本発明によれば、第１の反転駆動回路と第２の反転駆動回路、あるいは第３の反転駆動回路と第４の反転駆動回路を非対称の回路構成とし、各ノードが遷移する際に、電圧ＶＤＤ２とＶＳＳ１の電源間に流れる貫通電流を極力減らす構成としたことによって、伝播遅延時間を例えば２ｎｓと従来の２０ｎｓに対して１桁程度も短縮でき、Ｄ級アンプに適用した場合にオーディオ信号の歪率改善を図ることができる。また、電圧変化を伝達させる素子をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できるため、遷移時間以外の待機時間は電流を極力低減可能である。

本発明の第１の実施例のレベルシフト回路の回路図である。 本発明の第２の実施例のレベルシフト回路の回路図である。 本発明の第３の実施例のレベルシフト回路の回路図である。 本発明の第４の実施例のレベルシフト回路の回路図である。 従来のレベルシフト回路の回路図である。 従来の別の例のレベルシフト回路の回路図である。

＜第１の実施例＞
図１に第１の実施例のレベルシフト回路を示す。図１において、電圧関係は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２である。ＩＮＶ１は第１のインバータであり、信号入力端子ＩＮに入した電圧ＶＤＤ１−ＶＳＳ１間で変化する信号を論理反転させてノードＮ５に出力する。ＩＮＶ２は第２のインバータであり、ノード５の電圧を論理反転させてノードＮ６に出力する。

１は第１のラッチ回路であり、バッファＢＵＦ１、遅延回路ＤＬ１、インバータＩＮＶ３，ＩＮＶ４を順次リング接続して構成される。バッファＢＵＦ１は、書込端子としてのノードＮ１の電圧をインピーダンス変換してノードＮ２に出力する。遅延回路ＤＬ１は、ノードＮ２の電圧変化を１〜１０ｎｓ程度だけ遅延させてノードＮ３に出力する。インバータＩＮＶ３は、ノードＮ３の電圧を論理反転させてノードＮ４に出力する。インバータＩＮＶ４は、トランジスタＭＰ６，ＭＮ３で構成され、ノードＮ４の電圧を論理反転させてノードＮ１に出力する。このようにして、ノードＮ１に入力した電圧がラッチされる。本実施例ではこのラッチ回路１のノードＮ２，Ｎ３，Ｎ４の電圧を使用して、第１の反転駆動回路２と、第２の反転駆動回路３と、第１のセレクタ４を制御する。

第１の反転駆動回路２は、電圧ＶＤＤ２，ＶＳＳ２，ＶＳＳ１で動作し、トランジスタＭＮ１，ＭＰ１，ＭＰ３，ＭＰ４、２入力オア回路ＯＲ、およびインバータＩＮＶ５から構成される。この反転駆動回路２では、ノードＮ５に電圧ＶＤＤ１が印加すると、ソース接地トランジスタＭＮ１がオンして、そのドレインに電圧ＶＳＳ１が伝わる。トランジスタＭＮ１のドレインにはゲートに電圧ＶＳＳ２がゲートに印加したゲート接地トランジスタＭＰ１のドレインが接続されているので、トランジスタＭＮ１のドレインの電圧がＶＳＳ１になると、ノードＮ７の電圧が「ＶＳＳ２＋Ｖth_MP1 」となる（Ｖth_MP1はＭＰ１の閾値電圧）。この「ＶＳＳ２＋Ｖth_MP1 」に遷移する際には、ノードＮ７からトランジスタＭＰ１とＭＮ１を介して電圧ＶＳＳ１の電源に電流（ピーク電流Ｉ_MN1）が流れる。また、ノードＮ４に電圧ＶＤＤ２が印加すると、インバータＩＮＶ５は、ノードＮ４の電圧を論理反転してトランジスタＭＰ３のゲートに伝えるので、そのトランジスタＭＰ３がオンして、電圧ＶＤＤ２の電源からノードＮ７に電流（ピーク電流Ｉ_MP3）が流れる。また、２入力オア回路ＯＲは、ノードＮ２とＮ４の論理和の信号をトランジスタＭＰ４のゲートに伝えるので、ノードＮ２とＮ４の電圧がＶＳＳ２になると、トランジスタＭＰ４がオンして、電圧ＶＤＤ２の電源からノードＮ７に電流（ピーク電流Ｉ_MP4）が流れる。

以上において、トランジスタＭＰ１とＭＮ１を介してＶＳＳ１の電源に流れる電流（ピーク電流Ｉ_MN1）は
｛リーク電流｝＜＜Ｉ_MP3＜Ｉ_MN1 （３）
となるように、トランジスタＭＮ１，ＭＰ１のオン抵抗をトランジスタＭＰ３，ＭＰ４のオン抵抗より小さくし、さらにトランジスタＭＰ４のオン抵抗をトランジスタＭＰ３のオン抵抗より小さくする。ノードＮ７の電圧の変化のスルーレートを高めるため、ピーク電流Ｉ_MN1，Ｉ_MP4が多くなるように構成したトランジスタＭＮ１とＭＰ４は、同時にオンしないように、ノードＮ２とＮ４の電圧を遅延回路ＤＬ１にて調整する。

第２の反転駆動回路３は、電圧ＶＤＤ２，ＶＳＳ２，ＶＳＳ１で動作し、トランジスタＭＮ２，ＭＰ２，ＭＰ５から構成される。この反転駆動回路３では、ノードＮ６に電圧ＶＤＤ１の電圧を印加すると、ソース接地トランジスタＭＮ２がオンして、そのドレインに電圧ＶＳＳ１が伝わる。ノードＮ１にはゲートに電圧ＶＳＳ２が印加したゲート接地トランジスタＭＰ２が接続され、トランジスタＭＮ２のドレインの電圧がＶＳＳ１になると、ノードＮ１は「ＶＳＳ２＋Ｖth_MP2 」となる（Ｖth_MP2はＭＰ２の閾値電圧）。「ＶＳＳ２＋Ｖth_MP2 」に遷移する際には、ノードＮ１から、トランジスタＭＰ２とＭＮ２を介して電圧ＶＳＳ１の電源へ電流（ピーク電流Ｉ_MN2）が流れる。また、ノードＮ７からセレクタ４を通過してノードＮ８に前記した「ＶＳＳ２＋Ｖth_MP1 」のレベルの電圧が印加すると、トランジスタＭＰ５がオンして、電圧ＶＤＤ２の電源からノードＮ１へ電流（ピーク電流Ｉ_MP5）が流れる。

以上において、トランジスタＭＰ２とＭＮ２を介して電圧ＶＳＳ１の電源に流れる電流（ピーク電流Ｉ_MN2）は、ノードＮ１を介してラッチ回路１に流れる電流（ピーク電流Ｉａ）の関係について、
｛リーク電流｝＜｜Ｉａ｜＜＜Ｉ_MP5＜Ｉ_MN2 （４）
の関係となるように、トランジスタＭＮ２，ＭＰ２のオン抵抗をトランジスタＭＰ５，ＭＰ６のオン抵抗より小さくし、さらにトランジスタＭＰ５のオン抵抗をトランジスタＭＰ６のオン抵抗より小さくする。ノードＮ１の電圧の変化のスルーレートを高めるため、トランジスタＭＮ２とＭＰ５は、同時にオンしないように、ノードＮ３とＮ４の電圧を遅延回路ＤＬ１にて調整する。

第１のセレクタ４は、ソース同士、ドレイン同士が共通接続されたトランジスタＭＰ７とＭＮ４、およびトランジスタＭＰ８で構成される。このセレクタ４では、ノードＮ３が電圧ＶＤＤ２でノードＮ４が電圧ＶＳＳ２の場合、トランジスタＭＰ７とＭＮ４はオフしてトランジスタＭＰ８がオンすることで、ノードＮ８には電圧ＶＤＤ２が出力される。逆に、ノードＮ３が電圧ＶＳＳ２でノードＮ４が電圧ＶＤＤ２の場合、トランジスタＭＰ７とＭＮ４がオンして、トランジスタＭＰ８がオフすることで、ノードＮ７の電圧がノードＮ８に伝わる。

ＩＮＶ６はインバータであり、ノードＮ１から入った電圧を論理反転させて信号出力端子ＯＵＴに出力する。

次に、このレベルシフト回路の動作を説明する。初めに、信号入力端子ＩＮに電圧ＶＳＳ１を印加した場合を説明する。このときは、ノードＮ５＝ＶＤＤ１となるため、ノードＮ７＝「ＶＳＳ２＋Ｖth_MP1 」となる。ノードＮ７の電圧がノードＮ８に伝達するか否かは、ラッチ回路３のノードＮ３，Ｎ４の電圧状態で決まる。ラッチ回路３には、過渡状態を除けば、次の２つの安定状態がある。
安定状態Ａ：Ｎ１＝ＶＳＳ２、Ｎ２＝ＶＳＳ２、Ｎ３＝ＶＳＳ２、Ｎ４＝ＶＤＤ２
安定状態Ｂ：Ｎ１＝ＶＤＤ２、Ｎ２＝ＶＤＤ２、Ｎ３＝ＶＤＤ２、Ｎ４＝ＶＳＳ２

先ず、安定状態Ａで説明を続ける。このときは、ノードＮ３＝ＶＳＳ２、ノードＮ４＝ＶＤＤ２であるため、トランジスタＭＰ７とＭＮ４はオン状態、ＭＰ８はオフ状態であるため、ノードＮ７の「ＶＳＳ２＋Ｖth_MP1」の電圧は、ノードＮ８に伝達される。これによってトランジスタＭＰ５はオン状態となる。また、ノードＮ５がＶＤＤ１であることからノードＮ６がＶＳＳ１となり、トランジスタＭＮ２はオフ状態（Ｉ_MN2＝０）である。前記した式（４）の「｜Ｉａ｜＜＜Ｉ_MP5＜Ｉ_MN2」の関係から、電流の最も多いＩ_MP5が優先されて、ノードＮ１は、ＶＳＳ２→ＶＤＤ２に変化する。これを受けて、信号出力端子ＯＵＴの電圧は、ＶＤＤ２→ＶＳＳ２となる。

ラッチ回路３は、安定状態Ａで開始したため、トランジスタＭＰ５がオンする直前までは、ノードＮ１は電圧ＶＳＳ２であったが、式（４）の「｜Ｉａ｜＜＜Ｉ_MP5＜Ｉ_MN2」の関係から、ノードＮ１の電圧はＶＳＳ２→ＶＤＤ２となり、ノードＮ２はＶＳＳ２→ＶＤＤ２となる。この時、ノードＮ２の電圧の変化は遅延回路ＤＬ１によって遅れてノードＮ３に現れるため、遅延回路ＤＬ１を電圧の変化が通過するまでは、ノードＮ３＝ＶＳＳ２、ノードＮ４＝ＶＤＤ２のままである。よって、２入力オア回路ＯＲの出力は電圧ＶＤＤ２のままであり、トランジスタＭＰ４はオフを維持する。また、ノードＮ４＝ＶＤＤ２であるため、インバータＩＮＶ５の出力電圧はＶＳＳ２のままであり、トランジスタＭＰ３はオンを維持する。そのため、電圧ＶＤＤ２の電源からトランジスタＭＰ３，ＭＰ１，ＭＮ１を介してＶＳＳ１の電源に貫通電流の経路が生じる。この電流は、前記した式（３）の「Ｉ_MP3＜＜Ｉ_MP4＜Ｉ_MN1 」の関係から、小さな電流Ｉ_MP3で決まる。電流Ｉ_MP3は高温時のリーク電流より十分大きくなるように設定する。

その後、ノードＮ２の電圧変化が遅延回路ＤＬ１を介してノードＮ３に伝わると、ノードＮ３の電圧はＶＳＳ２→ＶＤＤ２に、ノードＮ４の電圧はＶＤＤ２→ＶＳＳ２に変化する。このとき、２入力オア回路ＯＲの出力側は電圧ＶＤＤ２のままであるため、トランジスタＭＰ４はオフ状態を維持する。また、ノードＮ４が電圧ＶＳＳ２となるため、トランジスタＭＰ３はオフし、ＶＤＤ２の電源からトランジスタＭＰ３，ＭＰ１，ＭＮ１を介してＶＳＳ１の電源に流れる貫通電流の経路は無くなる。

このとき、セレクタ４は、ノードＮ３＝ＶＳＳ２→ＶＤＤ２、ノードＮ４＝ＶＤＤ２→ＶＳＳ２の変化を受けて、トランジスタＭＰ７とＭＮ４はオン状態→オフ状態に、トランジスタＭＰ８はオフ状態→オン状態になり、ノードＮ８の電圧は「ＶＳＳ２＋Ｖth_MP1 」→ＶＤＤ２に変化する。これによって、トランジスタＭＰ５はオン状態→オフ状態となる。また、トランジスタＭＮ２もオフ状態であるため、ノードＮ１は、ラッチ回路３を構成するインバータＩＮＶ４のドライブ能力によって電圧ＶＤＤ２が維持される。この状態は安定状態Ｂである。

次に、信号入力端子ＩＮが電圧ＶＳＳ１→ＶＤＤ１に変化した場合を説明する。この場合、ノードＮ５＝ＶＤＤ１→ＶＳＳ１に変化し、トランジスタＭＮ１はオフする。また、ノードＮ６＝ＶＳＳ１→ＶＤＤ１に変化するため、トランジスタＭＮ２はオンとなり、前記した式（４）の「｜Ｉａ｜＜＜Ｉ_MP5＜Ｉ_MN2 」の関係から、電流Ｉ_MN2が優先されて、ノードＮ１＝ＶＤＤ２→「ＶＳＳ２＋Ｖth_MP2 」となる。インバータＩＮＶ６の閾値電圧やバッファＢＵＦ１の閾値電圧をＶ_{LOGIC_Vth}とすると、「ＶＳＳ２＋Ｖth_MP2 」＜Ｖ_{LOGIC_Vth} となるように構成することで、信号出力端子ＯＵＴ＝ＶＳＳ２→ＶＤＤ２に変化する。

ノードＮ１に繋がるラッチ回路３にＶＤＤ２→「ＶＳＳ２＋Ｖth_MP2 」の電圧変化が伝わり、ノードＮ２＝ＶＤＤ２→ＶＳＳ２となる。このとき、遅延回路ＤＬ１によって、ノードＮ４＝ＶＳＳ２のままであるため、２入力オア回路ＯＲの出力の電圧はＶＤＤ２→ＶＳＳ２に変化し、トランジスタＭＰ４がオフ状態→オン状態となる。また、トランジスタＭＮ１はオフであるため、ノードＮ７＝「ＶＳＳ２＋Ｖth_MP1 」→ＶＤＤ２に変化する。また、ノードＮ４＝ＶＳＳ２であることからインバータＩＮＶ５の出力電圧はＶＤＤ２のままとなり、トランジスタＭＰ３はオフ状態のままとなる。

その後、遅延回路ＤＬ１の出力ノードＮ３にノードＮ２の電圧変化が伝達すると、ノードＮ３＝ＶＤＤ２→ＶＳＳ２、ノードＮ４＝ＶＳＳ２→ＶＤＤ２の安定状態Ａとなる。これによって、ノードＮ４の電圧変化を受けて、２入力オア回路ＯＲの出力電圧がＶＳＳ２→ＶＤＤ２となり、トランジスタＭＰ４はオン状態→オフ状態となる。また、ノードＮ４の電圧変化を受けて、インバータＩＮＶ５の出力電圧がＶＤＤ２→ＶＳＳ２に変化し、トランジスタＭＰ３をオフ状態→オン状態に変化させる。ノードＮ３とＮ４の電圧変化を受けたセレクタ６は、トランジスタＭＰ８７がオン状態→オフ状態となり、ＭＰ７とＭＮ４がオフ状態→オン態となる。これによって、ノードＮ７の変化がノードＮ８にすぐに伝達可能な状態となる。

また、ノードＮ４の電圧変化を受けたインバータＩＮＶ４のトランジスタＭＮ３がオンすることで、ノードＮ１＝「ＶＳＳ２＋Ｖth_MP2 」→ＶＳＳ２に変化する。これによって、インバータＩＮＶ６とバッファＢＵＦ１中で流れる電流を防止できる。

なお、信号入力端子ＩＮの電圧変化がＶＤＤ１→ＶＤＤ１に変化した場合の動作については、これは安定状態Ａ→安定状態Ｂへの遷移状態であるため、上記した信号入力端子ＩＮに電圧ＶＳＳ１を印加した場合の動作そのものである。

以上のように、本実施例のレベルシフト回路によれば、ＶＤＤ１−ＶＳＳ１での電圧変化を、ＶＤＤ２−ＶＳＳ２での電圧変化にレベルシフトできることは勿論、関連するトランジスタのオン抵抗を適宜異ならせ、貫通電流を極力低減させることによって、スイッチングスピードを高速化することができ、また電圧変化を伝達させる素子をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できるため、遷移時間以外の待機時間は電流を極力低減可能である。

＜第２の実施例＞
図１のレベルシフト回路は、ＶＤＤ１−ＶＳＳ１間で変化する電圧をＶＤＤ２−ＶＳＳ２間で変化する電圧にレベル変換する回路であるが、ＶＤＤ２−ＶＳＳ２間で変化する電圧をＶＤＤ１−ＶＳＳ１間で変化する電圧にレベル変換する回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えて、更に電源電圧であるＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２を適宜入れ替えることで、図２に示すレベルシフト回路で実現可能となる。

図２において、１１は第２のラッチ回路であり、第２のバッファＢＵＦ１１、第２の遅延回路ＤＬ１１、インバータＩＮＶ１３，ＩＮＶ１４からなる。１２は第３の反転駆動回路であり、トランジスタＭＰ１１，ＭＮ１１，ＭＮ１３，ＮＭ１４、２入力アンド回路ＡＮＤ、インバータＩＮＶ１５からなる。インバータＩＮＶ１５はトランジスタＭＰ１３，ＭＮ１６で構成されている。１３は第４の反転駆動回路であり、トランジスタＭＰ１２，ＭＮ１２，ＭＮ１５からなる。１４は第２セレクタであり、トランジスタＭＮ１６，ＭＮ１７，ＭＰ１３からなる。ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１６はインバータである。トランジスタＭＮ１１，ＭＮ１２，ＭＰ１１，ＭＰ１２は、トランジスタＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６のオン抵抗より小さなオン抵抗に設定されている。また、トランジスタＭＮ１４，ＭＮ１５は、トランジスタＭＮ１３，ＭＮ１６のオン抵抗より小さなオン抵抗に設定されている。このレベルシフト回路は、図１で説明したレベルシフト回路と同様の動作を行うので、詳しい説明は省略する。

＜第３、第４の実施例＞
図１および図２で説明したレベルシフト回路は、ＶＤＤ１＜ＶＤＤ２、ＶＳＳ１＜ＶＳＳ２であることが前提であるが、実際に動作させると、ＶＳＳ１＞ＶＳＳ２となることがある。この場合、回路が正常に動作する限界は、ラッチアップを防止するために、トランジスタのＰ−Ｎジャンクションの閾値をＶｆとすると、ＶＳＳ１＜（ＶＳＳ２−Ｖｆ）である。これを守るためには、図３および図４に示すように、ＶＳＳ２−ＶＳＳ１間にダイオードＤ１，Ｄ１１を設ければよい。

１：第１のラッチ回路、ＢＵＦ１：第１のバッファ、ＤＬ１：第１の遅延回路
２：第１の反転駆動回路
３：第２の反転駆動回路
４：第１のセレクタ
１１：第２のラッチ回路、ＢＵＦ１１：第２のバッファ、ＤＬ１１：第２の遅延回路
１２：第３の反転駆動回路
１３：第４の反転駆動回路
１４：第２のセレクタ

Claims (6)

1. 第１、第２、第３、および第４のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する第１のラッチ回路と、
   入力側が信号入力端子に接続され出力側が第５のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、
   入力側が前記第５のノードに接続され出力側が第６のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、
   前記第５、前記第２、前記第４および第７のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、
   前記第１、前記第６および第８のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路と、
   前記第３、前記第４、前記第７、および前記第８のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１のセレクタと、
   入力側が前記第１のノードに接続され出力側が信号出力端子に接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第６のインバータとを具備し、
   前記第１のラッチ回路は、前記第１のノードの電圧をインピーダンス変換して前記第２のノードに出力し、前記第２のノードの電圧変化を遅延して前記第３のノードに出力し、前記第３のノードの電圧を論理反転して前記第４のノード出力し、前記第４のノードの電圧を論理反転して前記第１のノードに出力し、
   前記第１の反転駆動回路は、前記第５のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第７のノードの電圧をＶＤＤ２からＶＳＳ２の電圧付近に変化させ、且つ前記第５のノードの電圧がＶＳＳ１であるときにおいて前記第４のノードの電圧がＶＳＳ２からＶＤＤ２に変化するときに前記第７のノードの電圧をＶＤＤ２に変化させ、且つ前記第５のノードの電圧がＶＳＳ１で前記第４のノードの電圧がＶＳＳ２であるときにおいて前記第２のノードの電圧がＶＤＤ２からＶＳＳ２に変化すると前記第７のノードの電圧をＶＤＤ２に変化させ、
   前記第２の反転駆動回路は、前記第６のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第１のノードの電圧をＶＤＤ２からＶＳＳ２の電圧付近に変化させ、且つ前記第６のノードの電圧がＶＳＳ１であるときにおいて前記第８のノードの電圧がＶＤＤ２からＶＳＳ２の電圧に変化するとき前記第１のノードの電圧をＶＳＳ２からＶＤＤ２に変化させ、
   前記第１のセレクタは、前記第３のノードの電圧がＶＳＳ２で前記第４のノードの電圧がＶＤＤ２のときに第７と第８のノードの間を接続し、且つ前記第３のノードの電圧がＶＤＤ２で前記第４のノードの電圧ＶＳＳ２のときに前記第７と第８のノードの間を切断するとともに前記第８のノードの電圧ＶＤＤ２にし、
   且つ前記各電圧は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２である、
   ことを特徴とするレベルシフト回路。
2. 請求項１に記載のレベルシフト回路において、
   前記第１のラッチ回路は、入力側が前記第１のノードに接続され出力側が前記第２のノードに接続された第１のバッファ、入力側が前記第２のノードに接続され出力側が前記第３のノードに接続された第１の遅延回路、入力側が前記第３のノードに接続され出力側が前記第４のノードに接続された第３のインバータ、および入力側が前記第４のノードに接続され出力側が前記第１のノードに接続された第４のインバータから構成され、
   前記第１の反転駆動回路は、前記第５のノードにゲートが接続されソースが電圧ＶＳＳ１に接続された第１のＮＭＯＳトランジスタ、ゲートが電圧ＶＳＳ２に接続されドレインが前記第１のＮＭＯＳトランジスタのドレインに接続されソースが前記第７のノードに接続された第１のＰＭＯＳトランジスタ、入力側が前記第４のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する第５のインバータ、該第５のインバータの出力側にゲートが接続されソースが電圧ＶＤＤ２に接続されドレインが前記第７のノードに接続された第３のＰＭＯＳトランジスタ、一方の入力側が前記第４のノードに接続され他方の入力側が前記第２のノードに接続され電圧ＶＤＤ２とＶＳＳ２で動作する２入力オア回路、およびゲートが前記２入力オア回路の出力側に接続されソースが電圧ＶＤＤ２に接続されドレインが前記第７のノードに接続された第４のＰＭＯＳトランジスタから構成され、
   前記第２の反転駆動回路は、前記第６のノードにゲートが接続されソースが電圧ＶＳＳ１に接続された第２のＮＭＯＳトランジスタ、ゲートが電圧ＶＳＳ２に接続されドレインが前記第２のＮＭＯＳトランジスタのドレインに接続されソースが前記第１のノードに接続された第２のＰＭＯＳトランジスタ、およびドレインが前記第１のノードに接続されゲートが前記第８のノードに接続されソースが電圧ＶＤＤ２に接続された第５のＰＭＯＳトランジスタから構成され、
   前記第１のセレクタは、ゲートが前記第３のノードに接続されソースが前記第７のノードに接続されドレインが前記第８のノードに接続された第７のＰＭＯＳトランジスタ、ゲートが前記第４のノードに接続されソースが前記第７のノードに接続されドレインが前記第８のノードに接続された第４のＮＭＯＳトランジスタ、およびゲートが前記第４のノードに接続されドレインが前記第８のノードに接続されソースが電圧ＶＤＤ２に接続された第８のＰＭＯＳトランジスタから構成されている、
   ことを特徴とするレベルシフト回路。
3. 第１１、第１２、第１３、第１４のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する第２のラッチ回路と、
   入力側が信号入力端子に接続され出力側が第１５のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１１のインバータと、
   入力側が前記第１５のノードに接続され出力側が第１６のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２で動作する第１２のインバータと、
   前記第１５、前記第１２前記第１４および第１７のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第３の反転駆動回路と、
   前記第１１、前記第１６および第１８のノードに接続され且つ電圧ＶＤＤ２とＶＤＤ１とＶＳＳ１で動作する第４の反転駆動回路と、
   前記第１３、前記第１４、前記第１７、および前記第１８のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のセレクタと、
   入力側が前記第１１のノードに接続され出力側が信号出力端子に接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第６のインバータとを具備し、
   前記第２のラッチ回路は、前記第１１のノードの電圧をインピーダンス変換して前記第１２のノードに出力し、前記第１２のノードの電圧変化を遅延して前記第１３のノードに出力し、前記第１３のノードの電圧を論理反転して前記第１４のノード出力し、前記第１４のノードの電圧を論理反転して前記第１１のノードに出力し、
   前記第３の反転駆動回路は、前記第１５のノードの電圧がＶＤＤ２からＶＳＳ２に変化するときに前記第１７のノードの電圧をＶＳＳ１からＶＤＤ１の電圧付近に変化させ、且つ前記第１５のノードの電圧がＶＤＤ２であるときにおいて前記第１４のノードの電圧がＶＤＤ１からＶＳＳ１に変化するときに前記第１７のノードの電圧をＶＳＳ１に変化させ、且つ前記第１５のノードの電圧がＶＤＤ２で前記第１４のノードの電圧がＶＤＤ１であるときにおいて前記第１２のノードの電圧がＶＳＳ１からＶＤＤ１に変化すると前記第１７のノードの電圧をＶＳＳ１に変化させ、
   前記第４の反転駆動回路は、前記第１６のノードの電圧がＶＤＤ２からＶＳＳ２に変化するときに前記第１１のノードの電圧をＶＳＳ１からＶＤＤ１の電圧付近に変化させ、且つ前記第１６のノードの電圧がＶＤＤ２であるときにおいて前記第１８のノードの電圧がＶＳＳ１からＶＤＤ１の電圧に変化するとき前記第１１のノードの電圧をＶＤＤ１からＶＳＳ１に変化させ、
   前記第２のセレクタは、前記第１３のノードの電圧がＶＤＤ１で前記第１４のノードの電圧がＶＳＳ１のときに第１７と第１８のノードの間を接続し、且つ前記第１３のノードの電圧がＶＳＳ１で前記第１４のノードの電圧ＶＤＤ１のときに前記第１７と第１８のノードの間を切断するとともに前記第１８のノードの電圧ＶＳＳ１にし、
   且つ前記各電圧は、ＶＳＳ１＜ＶＤＤ１，ＶＳＳ２＜ＶＤＤ２，ＶＤＤ１＜ＶＤＤ２，ＶＳＳ１＜ＶＳＳ２である、
   ことを特徴とするレベルシフト回路。
   
4. 請求項３に記載のレベルシフト回路において、
   前記第２のラッチ回路は、入力側が前記第１１のノードに接続され出力側が前記第１２のノードに接続された第２のバッファ、入力側が前記第１２のノードに接続され出力側が前記第１３のノードに接続された第２の遅延回路、入力側が前記第１３のノードに接続され出力側が前記第１４のノードに接続された第１３のインバータ、および入力側が前記第１４のノードに接続され出力側が前記第１１のノードに接続された第１４のインバータから構成され、
   前記第３の反転駆動回路は、前記第１５のノードにゲートが接続されソースが電圧ＶＤＤ２に接続された第１１のＰＭＯＳトランジスタ、ゲートが電圧ＶＤＤ１に接続されドレインが前記第１１のＰＭＯＳトランジスタのドレインに接続されソースが前記第１７のノードに接続された第１１のＮＭＯＳトランジスタ、入力側が前記第１４のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する第１５のインバータ、該第１５のインバータの出力側にゲートが接続されソースが電圧ＶＳＳ１に接続されドレインが前記第１７のノードに接続された第１３のＮＭＯＳトランジスタ、一方の入力側が前記第１４のノードに接続され他方の入力側が前記第１２のノードに接続され電圧ＶＤＤ１とＶＳＳ１で動作する２入力アンド回路、およびゲートが前記２入力アンド回路の出力側に接続されソースが電圧ＶＳＳ１に接続されドレインが前記第１７のノードに接続された第１４のＮＭＯＳトランジスタから構成され、
   前記第４の反転駆動回路は、前記第１６のノードにゲートが接続されソースが電圧ＶＤＤ２に接続された第１２のＰＭＯＳトランジスタ、ゲートが電圧ＶＤＤ１に接続されドレインが前記第１２のＰＭＯＳトランジスタのドレインに接続されソースが前記第１１のノードに接続された第１２のＮＭＯＳトランジスタ、およびドレインが前記第１１のノードに接続されゲートが前記第１８のノードに接続されソースが電圧ＶＳＳ１に接続された第１５のＮＭＯＳトランジスタから構成され、
   前記第２のセレクタは、ゲートが前記第１３のノードに接続されソースが前記第１７のノードに接続されドレインが前記第１８のノードに接続された第１７のＮＭＯＳトランジスタ、ゲートが前記第１４のノードに接続されソースが前記第１７のノードに接続されドレインが前記第１８のノードに接続された第１４のＰＭＯＳトランジスタ、およびゲートが前記第１４のノードに接続されドレインが前記第１８のノードに接続されソースが電圧ＶＳＳ１に接続された第１８のＮＭＯＳトランジスタから構成されている、
   ことを特徴とするレベルシフト回路。
5. 請求項２に記載の前記第１と第２のＰＭＯＳトランジスタおよび前記第１と第２のＮＭＯＳトランジスタは、前記第３、第４、第５のＰＭＯＳトランジスタおよび前記第４のインバータを構成する第６のＰＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、
   又は、請求項２に記載の前記第４と第５のＰＭＯＳトランジスタは、前記第３のＰＭＯＳトランジスタと前記第４のインバータを構成する前記第６のＰＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、
   又は、請求項４に記載の前記第１１と第１２のＮＭＯＳトランジスタおよび前記第１１と第１２のＰＭＯＳトランジスタは、前記第１３、第１４、第１５のＮＭＯＳトランジスタおよび前記第１４のインバータを構成する第１６のＮＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定され、
   又は、請求項４に記載の前記第１４と第１５のＮＭＯＳトランジスタは、前記第１３ＮＭＯＳトランジスタと前記第１４のインバータを構成する前記第１６のＮＭＯＳトランジスタのオン抵抗より小さなオン抵抗に設定されている、
   ことを特徴とするレベルシフト回路。
6. 請求項１乃至４のいずれか１つに記載のレベルシフト回路において、
   前記電圧ＶＳＳ１の端子と前記電圧ＶＳＳ２の端子との間に、前記電圧ＶＳＳ２から前記電圧ＶＳＳ１への通電を阻止するダイオードが接続されていることを特徴とするレベルシフト回路。
   

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