KR100919655B1 - 입출력 회로 - Google Patents

입출력 회로

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KR100919655B1
KR100919655B1 KR1020070078555A KR20070078555A KR100919655B1 KR 100919655 B1 KR100919655 B1 KR 100919655B1 KR 1020070078555 A KR1020070078555 A KR 1020070078555A KR 20070078555 A KR20070078555 A KR 20070078555A KR 100919655 B1 KR100919655 B1 KR 100919655B1
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오사무 우노
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract

본 발명은 소비전력을 저감하면서 동작 주파수의 고주파수화를 도모할 수 있는 톨러런트 입출력 회로(tolerant input/output circuit)를 제공하는 것을 목적으로 한다.
본 발명의 입출력 회로는, 출력 트랜지스터(P26)를 구동하는 제1 논리 회로(14)와, 제1 논리 회로의 출력 노드(NN1)를 출력 트랜지스터(P26)의 게이트에 접속하는 것과, 입력 모드시에 입출력 단자(Tio)에 입력되는 전압에 상관없이 출력 트랜지스터(P26)를 오프 상태로 유지하는 제어 회로(P25, P22, P23, 13)와, 입력 모드시에 입출력 단자에 전원 전압(VDD)보다 고전압의 입력 신호(VIH)가 입력되었을 때, 제1 논리 회로와 전원을 차단하는 스위치 회로(P22)와, 입력 모드시에 입출력 단자에 전원 전압보다 고전압의 입력 신호가 입력되었을 때, 백게이트에 입력 신호(VIH)와 동일 전압의 백게이트 전압(VB)을 공급하는 백게이트 제어 회로(15)를 포함한다.

Description

입출력 회로{INPUT/OUTPUT CIRCUIT}
본 발명은 입출력 단자에 전원 전압보다 높은 입력 신호가 입력되는 입출력 회로에 관한 것이다.
최근, 반도체 장치의 고집적화 및 저소비 전력화를 도모하기 위해서, 전원 전압이 다른 복수의 LSI가 접속되거나 또는 전원 전압이 다른 회로가 동일 칩 상에 탑재되는 경우가 있다. 이 때문에, 입출력 회로는 입출력 단자에 전원 전압보다 높은 전압의 입력 신호가 입력되어도 지장 없이 동작하는 톨러런트 입출력 회로(tolerant input/output circuit)로 할 필요가 있다. 그리고, 톨러런트 입출력 회로의 소비전력을 저감하고 동작 주파수의 향상을 도모하는 것이 필요하다.
도 4는 톨러런트 입출력 회로의 제1 종래예를 나타낸다. 이 톨러런트 입출력 회로는 인에이블 신호(En)가 L 레벨일 때 출력 모드가 되어 데이터(Do)에 기초하여 출력 트랜지스터(P1, N1) 중 어느 하나가 온되고, 데이터(Do)와 위상이 동일한 출력 신호가 입출력 단자(Tio)로부터 출력된다. 또한, 인에이블 신호(En)가 H 레벨일 때 입력 모드가 되어 출력 트랜지스터(P1, N1)가 함께 오프되고, 외부로부터 입출력 단자(Tio)에 입력되는 입력 신호(Di)를 내부 회로에 공급할 수 있게 된다.
또한, 소비전력을 저감하기 위해서 대기시에는 입출력 단자(Tio)에 접속되는 외부 회로의 상태에 상관없이 전원(VDD)의 공급이 차단된다.
이러한 입출력 회로에서는, 대기시에 전원(VDD)의 공급이 차단된 상태에서 입출력 단자(Tio)에 전원(VDD)보다 고전압의 입력 신호(VIH)가 입력 신호(Di)로서 입력되면, P 채널 MOS 트랜지스터(P2)가 온되고, P 채널 MOS 트랜지스터로 구성되는 출력 트랜지스터(P1)의 게이트에 입력 신호(VIH)가 인가된다. 이 상태에서는 출력 트랜지스터(P1)는 온되지 않고, 입출력 단자(Tio)로부터 전원(VDD)으로의 전류 패스는 발생하지 않는다.
또한, 전송 게이트(1)를 구성하는 P 채널 MOS 트랜지스터(P3)가 온되지만, 이 트랜지스터(P3)의 온 동작에 기초하여, 전송 게이트(2)를 구성하는 P 채널 MOS 트랜지스터(P4)의 게이트에 입력 신호(VIH)가 인가된다.
그렇게 하면, 전송 게이트(2)를 구성하는 P 채널 MOS 트랜지스터(P4)와 N 채널 MOS 트랜지스터(N2)는 모두 오프되기 때문에, 입출력 단자(Tio)로부터 트랜지스터(P2) 및 전송 게이트(2)를 통해 NAND 회로(3)에 이르는 전류 패스는 발생하지 않는다.
백게이트 제어 회로(4)는 전원(VDD)의 공급이 차단되어도 트랜지스터(P1∼P4)의 N웰(well)[백게이트]에 전원(VDD) 레벨 이상의 전압을 공급하여 전원(VDD)과 이 트랜지스터(P1∼P4)의 N웰 사이에서 PN 접합 다이오드의 발생을 방지하도록 구성된다.
따라서, 전원(VDD)의 공급이 차단된 상태에서 입출력 단자(Tio)에 전원(VDD)보다 고전압의 입력 신호(VIH)가 입력되어도 필요없는 전류 패스의 발생이 방지되어 소비전력의 저감이 도모되고 있다.
또한, 전원(VDD)이 공급되면서 인에이블 신호(En)가 H 레벨이 되어 입력 모드로 되어 있는 상태에서 전원(VDD)보다 P 채널 MOS 트랜지스터의 임계치분 이상 높은 전압의 입력 신호(VIH)가 입출력 단자(Tio)에 입력되면, 트랜지스터(P2)가 온되어 출력 트랜지스터(P1)의 게이트에 입력 신호(VIH)가 인가된다.
그렇게 하면, 출력 트랜지스터(P1)는 오프되기 때문에, 입출력 단자(Tio)로부터 출력 트랜지스터(P1)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다.
또한, 전송 게이트(1)의 트랜지스터(P3)가 온되어 전송 게이트(2)의 트랜지스터(P4)의 게이트에 입력 신호(VIH)가 인가되기 때문에, 이 트랜지스터(P4)가 오프된다. 그렇게 하면, 전송 게이트(2)에서는 N 채널 MOS 트랜지스터(N2)만이 온되어 NAND 회로(3)의 출력 단자에는 전원(VDD)으로부터 트랜지스터(N2)의 임계치분 저하한 전압이 인가된다.
이 때, 인에이블 신호(En)는 H 레벨이며, NAND 회로(3)의 출력 신호는 H 레벨, 즉 전원(VDD) 레벨로 되어 있다. 따라서, 입출력 단자(Tio)로부터 트랜지스터(P2, N2)를 거쳐 NAND 회로(3)에 이르는 전류 패스는 발생하지 않는다.
또한, 입력 모드에서는 H 레벨의 인에이블 신호(En)에 기초하여 N 채널 MOS 트랜지스터(N3)는 오프되어 있기 때문에, 입출력 단자(Tio)로부터 전송 게이트(1) 및 트랜지스터(N3)를 거쳐 그라운드(GND)에 이르는 전류 패스는 발생하지 않는다. 도 4에 도시된 입출력 회로와 유사한 구성은 특허 문헌 1에 개시되어 있다.
도 5는 특허 문헌 2에 기재된 제2 종래예를 나타낸다. 이 톨러런트 입출력 회로는 인에이블 신호(En)가 H 레벨일 때, 데이터(Do)에 기초하여 출력 트랜지스터(P5, N4) 중 어느 하나가 온되어 데이터(Do)와 위상이 동일한 출력 신호가 입출력 단자(Tio)로부터 출력된다. 또한, 인에이블 신호(En)가 L 레벨일 때, 출력 트랜지스터(P5, N4)가 모두 오프되고, 외부로부터 입출력 단자(Tio)에 입력되는 입력 신호(Di)를 내부 회로에 공급할 수 있게 된다.
또한, 소비전력을 저감하기 위해서 대기시에는 입출력 단자(Tio)에 접속되는 외부 회로의 상태에 상관없이 전원(VDD)의 공급이 차단된다.
이러한 입출력 회로에서는, 대기시에 전원(VDD)의 공급이 차단된 상태에서 입출력 단자(Tio)에 전원(VDD)보다 고전압의 입력 신호(VIH)가 입력 신호(Di)로서 입력되면, P 채널 MOS 트랜지스터(P6)가 온되어 출력 트랜지스터(P5)의 게이트에 입력 신호(VIH)가 인가된다. 그러나, 이 상태에서는 출력 트랜지스터(P5)는 온되지 않고, 입출력 단자(Tio)로부터 전원(VDD)으로의 전류 패스는 발생하지 않는다.
또한, P 채널 MOS 트랜지스터(P7)가 온되어 P 채널 MOS 트랜지스터(P8)의 게이트에 입력 신호(VIH)가 인가되기 때문에, 이 트랜지스터(P8)가 오프된다. 따라서, 입출력 단자(Tio)로부터 트랜지스터(P6, P8, P9)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다.
또한, P 채널 MOS 트랜지스터(P10, P11)는 오프되기 때문에, 각 트랜지스터(P5, P6, P8)의 N웰은 부정 상태가 되기 때문에, 전원(VDD)과 이 트랜지스터(P5, P6, P8)의 N웰 사이에서 PN 접합 다이오드의 발생이 방지된다.
또한, 전원(VDD)이 공급되고, L 레벨의 인에이블 신호(En)에 의해 입력 모드로 되어 있는 상태에서 입출력 단자(Tio)에 전원(VDD)보다 고전압의 입력 신호(VIH)가 입력되었을 때에도 동일한 동작이 된다.
도 6은 특허 문헌 3에 기재된 제3 종래예를 나타낸다. 이 회로는 복수의 입력 신호(IN1∼INN)에 기초하여 출력 트랜지스터(P12, N5)를 구동하는 톨러런트 입출력 회로이다.
이러한 입출력 회로에서는, 대기시에 전원(VDD)의 공급이 차단된 상태에서 입출력 단자(Tio)에 전원(VDD)보다 고전압의 입력 신호(VIH)가 입력되면, P 채널 MOS 트랜지스터(P13)가 온되고, 출력 트랜지스터(P12)의 게이트에 입력 신호(VIH)가 인가된다. 그러나, 이 상태에서는 출력 트랜지스터(P12)는 온되지 않고, 입출력 단자(Tio)로부터 출력 트랜지스터(P12)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다.
또한, P 채널 MOS 트랜지스터(P14)가 온되어 P 채널 MOS 트랜지스터(P15)의 게이트에 입력 신호(VIH)가 인가되기 때문에, 이 트랜지스터(P15)는 오프된다. 따라서, 입출력 단자(Tio)로부터 트랜지스터(P13, P15)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다.
또한, P 채널 MOS 트랜지스터(P16)가 온되어 트랜지스터(P12, P13, P14, P15, P16, P17)의 N웰에는 입력 신호(VIH)가 인가되기 때문에, 전원(VDD)과 각 트랜지스터(P12, P13, P14, P15, P16, P17)의 N웰 사이에서 PN 접합 다이오드의 발생이 방지된다.
[특허 문헌 1] 일본 특허 제3557694호 공보
[특허 문헌 2] 일본 특허 제3190233호 공보
[특허 문헌 3] 일본 특허 제3441238호 공보
도 4에 도시된 입출력 회로에서는, NAND 회로(3)의 출력 신호가 전송 게이트(2)를 통해 출력 트랜지스터(P1)의 게이트에 입력된다. 그리고, NAND 회로(3)의 출력 신호가 L 레벨에서 H 레벨로 상승할 때, 우선, 전송 게이트(2)의 트랜지스터(N2)가 온되어 출력 트랜지스터(P1)의 게이트 전위가 상승하고, 계속해서 트랜지스터(P4)가 온되어 출력 트랜지스터(P1)의 게이트 전위가 전원(VDD) 레벨까지 상승한다.
또한, NAND 회로(3)의 출력 신호가 H 레벨에서 L 레벨로 하강할 때, 우선, 트랜지스터(P4)가 온되어 출력 트랜지스터(P1)의 게이트 전위가 저하하고, 계속해서 트랜지스터(N2)가 온되어 출력 트랜지스터(P1)의 게이트 전위가 L 레벨까지 저하한다.
이러한 동작에 의해 NAND 회로(3)의 출력 신호의 상승 및 하강에 대하여, 트랜지스터(P4, N2)의 온 저항에 의해 출력 트랜지스터(P1)의 게이트 전위의 상승 및 하강이 둔화된다. 특히 출력 단자(Tio)로부터 출력되는 출력 신호가 H 레벨에서 L 레벨로 하강할 때, 출력 트랜지스터(P1)의 오프 동작이 지연되어 전원(VDD)으로부터 그라운드(GND)에 관통 전류가 흐른다. 따라서, 소비전력이 증대한다고 하는 문제점이 있다.
또한, 출력 트랜지스터(P1)의 게이트 전위의 상승 및 하강이 둔화되기 때문에, 데이터(Do)의 주파수가 높아지면, 출력 트랜지스터(P1)의 동작이 데이터(Do)에 추종할 수 없게 되어 동작 속도의 고속화에 지장을 초래한다.
또한, NAND 회로(3)의 출력 신호의 상승 및 하강시에 전송 게이트(2)의 트랜지스터(N2, P4)가 교대로 온 동작하기 때문에, 출력 트랜지스터(P1)의 게이트에 출력되는 전송 게이트(2)의 출력 신호 파형에는 그 중간 전위 부근에 있어서 변곡점이 발생한다.
그리고, 이 변곡점이 출력 트랜지스터(P1)의 게이트 전위의 상승 및 하강을 둔화시키게 된다고 하는 문제점이 있다.
도 5에 도시된 입출력 회로에서는, 전원(VDD)이 공급된 입력 모드시에 입출력 단자(Tio)에 전원(VDD)보다 고전압의 입력 신호(VIH)가 입력되면, 트랜지스터(P7, N6)가 온된다. 그렇게 하면, 입출력 단자(Tio)로부터 트랜지스터(P7, N6) 및 풀다운 저항(R1)을 거쳐 그라운드(GND)에 이르는 전류 패스가 발생한다. 따라서, 소비전력이 증대한다고 하는 문제점이 있다.
또한, 트랜지스터(P5, P6, P8)의 N웰에 입력 신호(VIH)를 공급하는 수단이 없어 PN 접합 다이오드를 통해 N웰이 충전된다. 그렇게 하면, N웰의 충전 전하에 의해 트랜지스터(P5, P6, P8)의 동작 속도가 저하한다고 하는 문제점이 있다.
도 6에 도시된 입출력 회로에서는, 전원(VDD)이 공급된 입력 모드시에 입출력 단자(Tio)에 전원(VDD)보다 고전압의 입력 신호(VIH)가 입력되면, 트랜지스터(P14)가 온되면서 트랜지스터(N7)는 항상 온되어 있기 때문에, 입출력 단자(Tio)로부터 트랜지스터(P14, N7)를 거쳐 그라운드(GND)에 이르는 전류 패스가 발생한다. 따라서, 소비전력이 증대한다고 하는 문제점이 있다.
본 발명의 목적은 소비전력을 저감하면서 동작 주파수의 고주파수화를 도모할 수 있는 톨러런트 입출력 회로를 제공하는 것이다.
상기 목적은, 데이터와 인에이블 신호에 기초하여 출력 모드시에 풀업측 출력 트랜지스터를 구동하고, 입력 모드시에는 상기 풀업측 출력 트랜지스터를 오프시키는 제1 논리 회로와, 상기 제1 논리 회로의 출력 노드를 상기 풀업측 출력 트랜지스터의 게이트에 접속하는 것과, 상기 데이터와 인에이블 신호에 기초하여 출력 모드시에는 풀다운측 출력 트랜지스터를 상기 풀업측 출력 트랜지스터에 대하여 상보적으로 동작시키고, 입력 모드시에는 상기 풀다운측 출력 트랜지스터를 오프시키는 제2 논리 회로와, 입력 모드시에는 입출력 단자에 입력되는 입력 신호를 내부 회로에 공급하는 버퍼 회로와, 상기 입력 모드시에 상기 입출력 단자에 입력되는 전압에 상관없이 상기 풀업측 출력 트랜지스터를 오프 상태로 유지하는 제어 회로와, 상기 입력 모드시에 상기 입출력 단자에 전원 전압보다 고전압의 입력 신호가 입력되었을 때, 상기 제1 논리 회로와 전원을 차단하는 스위치 회로와, 상기 입력 모드시에 상기 입출력 단자에 전원 전압보다 고전압의 입력 신호가 입력되었을 때, 상기 제1 논리 회로 및 스위치 회로를 구성하는 P 채널 MOS 트랜지스터의 백게이트에 상기 입력 신호와 동일 전압의 백게이트 전압을 공급하는 백게이트 제어 회로를 포함한 입출력 회로에 의해 달성된다.
본 발명에 따르면, 소비전력을 저감하면서 동작 주파수의 고주파수화를 도모할 수 있는 톨러런트 입출력 회로를 제공할 수 있다.
도 1은 제1 실시 형태를 도시한 회로도.
도 2는 NAND 회로의 다른 예를 도시한 회로도.
도 3은 백게이트 제어 회로의 다른 예를 도시한 회로도.
도 4는 종래예를 도시한 회로도.
도 5는 종래예를 도시한 회로도.
도 6은 종래예를 도시한 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 제2 논리 회로(NOR 회로)
13 : 제어 회로(전송 게이트)
14 : 제1 논리 회로(NAND 회로)
15 : 백게이트 제어 회로
P23 : 제어 회로(트랜지스터)
P25 : 제어 회로(트랜지스터)
P26 : 출력 트랜지스터(풀업측)
P27 : 출력 트랜지스터
N22 : 스위치 회로(트랜지스터)
En : 인에이블 신호
Do : 데이터
VDD : 고전위측 전원
GND : 저전위측 전원
Tio : 입출력 단자
NN1 : 출력 노드
VIH : 입력 신호
VB : 버퍼 게이트 전압
N25 : 출력 트랜지스터(풀다운측)
도 1은 본 발명을 구체화한 입출력 회로의 일 실시 형태를 나타낸다. 인에이블 신호(En)는 NOR 회로(제2 논리 회로)(11), 인버터 회로(12a, 12b), 및 전송 게이트(13)를 구성하는 N 채널 MOS 트랜지스터(N21)의 게이트에 입력된다.
데이터(Do)는 상기 NOR 회로(11)와, NAND 회로(제1 논리 회로)(14)를 구성하는 P 채널 MOS 트랜지스터(P21) 및 N 채널 MOS 트랜지스터(N22)의 게이트에 입력된다.
상기 NOR 회로(11)의 출력 신호는 N 채널 MOS 트랜지스터로 구성되는 출력 트랜지스터(N25)의 게이트에 출력된다. 상기 인버터 회로(12b)의 출력 신호는 N 채널 MOS 트랜지스터(N24)의 게이트에 입력되고, 그 트랜지스터(N24)의 소스는 그라운드(GND)에 접속되며, 드레인은 상기 NAND 회로(14)를 구성하는 P 채널 MOS 트랜지스터(P22)의 게이트에 접속된다.
상기 인버터 회로(12a)의 출력 신호는 상기 NAND 회로(14)를 구성하는 N 채널 MOS 트랜지스터(N23) 및 P 채널 MOS 트랜지스터(P23)의 게이트에 출력된다.
상기 NAND 회로(14)에서는, 트랜지스터(P21, P23)의 소스가 전원(VDD)에 접속되고, 드레인이 트랜지스터(P22)의 소스에 접속된다. 트랜지스터(P22)의 드레인은 트랜지스터(N22)의 드레인에 접속되고, 트랜지스터(N22)의 소스는 트랜지스터(N23)의 드레인에 접속되며, 트랜지스터(N23)의 소스는 그라운드(GND)에 접속된다. 그리고, 트랜지스터(P22, N22)의 드레인이 출력 노드(NN1)에 접속된다.
이와 같이 구성된 NAND 회로에서는, 인에이블 신호(En)가 L 레벨이 되어 출력 모드가 되면, 트랜지스터(N23)가 온되고, 트랜지스터(P23)가 오프된다. 또한, 트랜지스터(N24)가 온되어 트랜지스터(P22)가 온된다.
따라서, NAND 회로(14)가 활성화되고, 데이터(Do)의 반전 신호가 노드(NN1)에 출력된다.
인에이블 신호(En)가 H 레벨이 되어 입력 모드가 되면, 트랜지스터(P23)가 온되고, 트랜지스터(N23)가 오프되어 NAND 회로(14)는 불활성화된다.
상기 노드(NN1)는 P 채널 MOS 트랜지스터로 구성되는 출력 트랜지스터(P26)의 게이트에 접속되고, 그 출력 트랜지스터(P26)의 소스는 전원(VDD)에 접속되며, 드레인은 상기 출력 트랜지스터(N25)의 드레인에 접속되어 있다. 그리고, 출력 트랜지스터(N25)의 소스는 그라운드(GND)에 접속되어 있다. 그리고, 출력 트랜지스터(P26, N25)의 드레인이 입출력 단자(Tio)에 접속되어 있다.
상기 입출력 단자(Tio)는 상기 전송 게이트(13)를 통해 상기 NAND 회로(14)의 트랜지스터(P22)에 접속되어 있다. 전송 게이트(13)를 구성하는 P 채널 MOS 트랜지스터(P24)의 게이트는 전원(VDD)에 접속되어 있다.
또한, 상기 입출력 단자(Tio)와 노드(NN1)는 P 채널 MOS 트랜지스터(P25)를 통해 접속되고, 그 트랜지스터(P25)의 게이트는 전원(VDD)에 접속되어 있다.
백게이트 제어 회로(15)는 P 채널 MOS 트랜지스터(P27, P28)로 구성되고, 트랜지스터(P27)의 소스는 전원(VDD)에 접속되며, 드레인은 트랜지스터(P28)의 드레인에 접속되고, 트랜지스터(P28)의 소스는 입출력 단자(Tio)에 접속되어 있다.
상기 트랜지스터(P27)의 게이트는 상기 트랜지스터(P22)의 게이트에 접속되고, 상기 트랜지스터(P28)의 게이트는 전원(VDD)에 접속되어 있다.
그리고, 트랜지스터(P27, P28)의 드레인의 접속점(NN2)으로부터 백게이트 전압(VB)이 출력되고, 그 백게이트 전압(VB)은 이 트랜지스터(P27, P28)와, 트랜지스터(P25, P26, P24, P22)에 공급된다.
이와 같이 구성된 백게이트 제어 회로(15)는 인에이블 신호(En)가 L 레벨이 되는 출력 모드에서는, 트랜지스터(N24)가 온되어 트랜지스터(P27)가 온된다. 이 때, 트랜지스터(P28)는 오프된다. 따라서, 백게이트 전압(VB)은 전원(VDD) 레벨이 된다.
한편, 인에이블 신호(En)가 H 레벨이 되는 입력 모드에서는, 입출력 단자(Tio)가 L 레벨 즉 그라운드(GND) 레벨이 되면, 전송 게이트(13)의 트랜지스터(N21)가 온되기 때문에, 트랜지스터(P27)가 온되고, 백게이트 전압(VB)은 전원(VDD) 레벨이 된다.
또한, 입력 모드에 있어서, 입출력 단자(Tio)가 H 레벨 즉 전원(VDD) 레벨이 되면, 트랜지스터(P27)의 게이트 전압은 전원(VDD) 레벨로부터 트랜지스터(N21)의 임계치만큼 저하한 전압이 되고, 트랜지스터(P27)는 온 상태로 유지된다.
또한, 입력 모드에 있어서, 입출력 단자(Tio)에 전원(VDD)보다 P 채널 MOS 트랜지스터의 임계치분 이상 높은 입력 신호(VIH)가 입력되면, 전송 게이트(13)에서는 트랜지스터(P24)가 온되어 트랜지스터(P27)에 입력 신호(VIH)가 입력되기 때문에, 트랜지스터(P27)는 오프된다.
이 때, 트랜지스터(P28)가 온되어 백게이트 전압(VB)은 입력 신호(VIH) 레벨이 된다.
상기 입출력 단자(Tio)에는 버퍼 회로(16)가 접속되고, 입력 모드시에 입출력 단자(Tio)에 입력되는 신호는 버퍼 회로(16)를 통해 내부 회로에 출력된다.
다음에, 상기한 바와 같이 구성된 입출력 회로의 동작을 설명한다.
[출력 모드시의 동작]
출력 모드시에는 인에이블 신호(En)는 L 레벨이 된다. 그렇게 되면, 전송 게이트(13)는 오프 상태가 되고, 트랜지스터(N24)는 온된다. 또한, NAND 회로(14)가 활성화되고, 노드(NN1)에는 데이터(Do)의 반전 신호가 출력되고, NOR 회로(11)로부터 데이터(Do)의 반전 신호가 출력된다.
그렇게 되면, 출력 트랜지스터(P26, N25)는 모두가 온되고, 입출력 단자(Tio)로부터 데이터(Do)와 위상이 동일한 출력 신호가 출력된다.
이 때, 백게이트 제어 회로(15)에서는 트랜지스터(P27)가 온되고, 트랜지스터(P28)가 오프되어 전원(VDD) 레벨의 백게이트 전압(VB)이 출력된다.
[입력 모드시에 입출력 단자(Tio)에 전원 전압 이하의 신호가 입력되는 경우]
입력 모드시에는 인에이블 신호(En)가 H 레벨이 된다. 그렇게 되면, NOR 회로(11)의 출력 신호는 L 레벨이 되기 때문에, 출력 트랜지스터(N25)는 오프된다.
또한, 트랜지스터(P23)가 온되고, 트랜지스터(N23)는 오프되어 NAND 회로(14)가 불활성화되며, 트랜지스터(N24)는 오프된다. 또한, 전송 게이트(13)의 트랜지스터(N21)가 온된다.
이 상태에서 입출력 단자(Tio)에 L 레벨의 신호가 입력되면, 전송 게이트(13)를 통해 트랜지스터(P22)의 게이트가 L 레벨이 되기 때문에, 이 트랜지스터(P22)가 온되어 노드(NN1)가 H 레벨이 되고, 출력 트랜지스터(P26)가 오프된다.
이 때, 전송 게이트(13)를 통해 트랜지스터(P27)의 게이트가 L 레벨이 되기 때문에, 이 트랜지스터(P27)가 온된다. 따라서, 백게이트 제어 회로(15)로부터 전원(VDD) 레벨의 백게이트 전압(VB)이 출력된다.
또한, 입출력 단자(Tio)에 전원(VDD) 레벨과 동일한 전위의 H 레벨의 신호가 입력되면, 전송 게이트(13)의 트랜지스터(N21)를 통해 NAND 회로(14)의 트랜지스터(P22)의 게이트에 전원(VDD) 레벨로부터 트랜지스터(N21)의 임계치분 저하한 전압이 공급된다.
그렇게 되면, 트랜지스터(P22)는 온 상태로 유지되고, 노드(NN1)는 H 레벨로 유지되며, 출력 트랜지스터(P26)는 오프 상태로 유지된다.
마찬가지로, 트랜지스터(P27)가 온되고, 백게이트 제어 회로(15)로부터 전원(VDD) 레벨의 백게이트 전압(VB)이 출력된다.
[입력 모드시에 입출력 단자(Tio)에 전원 전압 이상의 신호가 입력되는 경우]
입력 모드시에 있어서, 입출력 단자(Tio)에 전원(VDD) 레벨보다 P 채널 MOS 트랜지스터의 임계치분 이상 높은 전압의 입력 신호(VIH)가 입력되면, 트랜지스터(P25)가 온되어 출력 트랜지스터(P26)의 게이트 전위가 입력 신호(VIH) 레벨이 된다.
그렇게 되면, 입출력 단자(Tio)에 입력 신호(VIH)가 입력되어도 출력 트랜지스터(P26)는 오프 상태로 유지되고, 입출력 단자(Tio)로부터 출력 트랜지스터(P26)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다.
또한, 전송 게이트(13)의 트랜지스터(P24)가 온되어 트랜지스터(P22)의 게이트에 입력 신호(VIH)가 입력되기 때문에, 트랜지스터(P22)가 오프된다. 따라서, 입출력 단자(Tio)로부터 트랜지스터(P25, P22)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다.
또한, 트랜지스터(N24)는 오프되어 있기 때문에, 입출력 단자(Tio)로부터 트랜지스터(P24, N24)를 거쳐 그라운드(GND)에 이르는 전류 패스는 발생하지 않는다.
백게이트 제어 회로(15)에서는, 입출력 단자(Tio)에 입력 신호(VIH)가 입력되면, 트랜지스터(P27)는 오프되고 트랜지스터(P28)가 온된다. 그렇게 되면, 입력 신호(VIH) 레벨의 백게이트 전압(VB)이 출력된다. 그 결과, 백게이트 전압(VB)이 공급되는 각 트랜지스터(P27, P28, P25, P26, P24, P22)에 있어서, 전원(VDD)으로부터 N웰로의 PN 접합 다이오드의 발생, 즉 전류 패스의 발생이 방지된다.
[전원(VDD)의 공급이 차단되어 있는 상태에서 입출력 단자(Tio)에 전원 전압 이상의 신호가 입력되는 경우]
전원(VDD)의 공급이 차단되어 있는 상태에서 입출력 단자(Tio)에 전원(VDD) 레벨보다 P 채널 MOS 트랜지스터의 임계치분 이상 높은 전압의 입력 신호(VIH)가 입력되면, 트랜지스터(P25)가 온되어 출력 트랜지스터(P26)의 게이트 전위가 입력 신호(VIH) 레벨이 된다.
그렇게 되면, 입출력 단자(Tio)에 입력 신호(VIH)가 입력되어도 출력 트랜지스터(P26)는 오프 상태로 유지되고, 입출력 단자(Tio)로부터 출력 트랜지스터(P26)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다.
이러한 동작에 의해 트랜지스터(P25), 전송 게이트(13) 및 트랜지스터(P22, P23)는 입력 모드시에 출력 트랜지스터(P26)를 확실하게 오프시키는 제어 회로로서 동작한다.
또한, 전송 게이트(13)의 트랜지스터(P24)가 온되어 트랜지스터(P22)의 게이트에 입력 신호(VIH)가 입력되기 때문에, 트랜지스터(P22)가 오프된다. 따라서, 트랜지스터(P22)가 스위치 회로로서 동작하여 노드(NN1)와 전원(VDD)을 차단하기 때문에, 입출력 단자(Tio)로부터 트랜지스터(P25, P22)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다.
또한, 트랜지스터(N24)는 오프되기 때문에, 입출력 단자(Tio)로부터 트랜지스터(P24, N24)를 거쳐 그라운드(GND)에 이르는 전류 패스는 발생하지 않는다.
백게이트 제어 회로(15)에서는, 입출력 단자(Tio)에 입력 신호(VIH)가 입력되면, 트랜지스터(P27)는 오프되고 트랜지스터(P28)가 온된다. 그렇게 되면, 입력 신호(VIH) 레벨의 백게이트 전압(VB)이 출력된다. 그 결과, 백게이트 전압(VB)이 공급되는 각 트랜지스터(P27, P28, P25, P26, P24, P22)에 있어서, 전원(VDD)으로부터 N웰로의 PN 접합 다이오드의 발생, 즉 전류 패스의 발생이 방지된다.
상기와 같이 구성된 입출력 회로에서는, 다음에 나타내는 작용 효과를 얻을 수 있다.
(1) 출력 모드에서는, 입출력 단자(Tio)로부터 데이터(Do)와 위상이 동일한 출력 신호를 출력할 수 있다.
(2) 입력 모드에서는, 입출력 단자(Tio)에 입력되는 입력 신호를, 버퍼 회로(16)를 통해 내부 회로에 공급할 수 있다.
(3) 입력 모드시에는 입출력 단자(Tio)에 전원(VDD) 레벨 이하의 신호 또는 전원(VDD) 레벨 이상의 신호가 입력되어도 입출력 단자(Tio)로부터 전원(VDD) 또는 그라운드(GND)에 필요 없는 전류 패스가 발생하는 일은 없다.
(4) NAND 회로(14)는 입력 모드시에 트랜지스터(P22, P23, N23)가 오프되어 불활성화되기 때문에, 입출력 단자(Tio)에 전원(VDD) 레벨 이상의 신호가 입력되어도 입출력 단자(Tio)로부터 NAND 회로(14)를 거쳐 전원(VDD)에 이르는 전류 패스의 발생을 방지할 수 있다.
(5) NAND 회로(14)의 출력 노드(NN1)를 출력 트랜지스터(P26)의 게이트에 직접 접속하여도, 노드(NN1)로부터 NAND 회로(14)를 거쳐 전원(VDD) 또는 그라운드(GND)에 이르는 전류 패스의 발생을 방지할 수 있다.
(6) 도 4에 도시된 종래예에 대하여 노드(NN1)와 출력 트랜지스터(P26) 사이에 전송 게이트가 개재되지 않기 때문에, 출력 트랜지스터(P26)의 동작 주파수를 고주파수화할 수 있다.
(제2 실시 형태)
도 2는 상기 제1 실시 형태의 NAND 회로(14)의 다른 예를 나타낸다. 이 실시 형태의 NAND 회로(17)는 AND 회로(18)와 인버터 회로(19)로 구성되며, AND 회로(18)에는 인에이블 신호(En)의 반전 신호와 데이터(Do)가 입력된다.
인버터 회로(19)는 P 채널 MOS 트랜지스터(P29, P30)와 N 채널 MOS 트랜지스터(N26)로 구성된다. 상기 트랜지스터(P29)의 소스는 전원(VDD)에 접속되고, 드레인은 트랜지스터(P30)의 소스에 접속된다.
상기 트랜지스터(P30)의 드레인은 상기 트랜지스터(N26)의 드레인에 접속되고, 이 트랜지스터(N26)의 소스는 그라운드(GND)에 접속된다.
상기 트랜지스터(P29, N26)의 게이트에는 상기 AND 회로(18)의 출력 신호가 입력되고, 상기 트랜지스터(P30, N26)의 드레인이 상기 노드(NN1)에 접속된다. 또한, 트랜지스터(P30)의 게이트는 상기 제1 실시 형태의 트랜지스터(P22)와 마찬가지로 트랜지스터(N24)의 드레인에 접속되고, 전송 게이트(13)를 통해 입출력 단자(Tio)에 접속되어 있다. 또한, 트랜지스터(P30)의 백게이트에는 백게이트 제어 회로(15)로부터 백게이트 전압(VB)이 공급된다. 이 NAND 회로(17) 이외의 구성은 상기 제1 실시 형태와 동일하다.
이와 같이 구성된 NAND 회로(17)에서는 출력 모드시에 인에이블 신호(En)가 L 레벨이 되면, AND 회로(18)로부터 데이터(Do)와 위상이 동일한 신호가 출력된다. 또한, 트랜지스터(P30)는 온되기 때문에, 인버터 회로(19)로부터 노드(NN1)에 AND 회로(18)의 출력 신호의 반전 신호가 출력된다.
또한, 입력 모드시에 인에이블 신호(En)가 H 레벨이 되면, AND 회로(18)의 출력 신호는 L 레벨이 되기 때문에, 인버터 회로(19)는 그 트랜지스터(N26)가 오프된다.
이 상태에서 입출력 단자(Tio)에 전원(VDD)보다 높은 입력 신호(VIH)가 입력되고, 그 입력 신호(VIH)가 노드(NN1)에 공급되어도 트랜지스터(P30)의 게이트에 입력 신호(VIH)가 공급되기 때문에, 노드(NN1)로부터 트랜지스터(P30)를 거쳐 전원(VDD)에 이르는 전류 패스는 발생하지 않는다. 또한, 트랜지스터(N26)는 오프되기 때문에, 노드(NN1)로부터 트랜지스터(N26)를 거쳐 그라운드(GND)에 이르는 전류 패스도 발생하지 않는다.
이와 같이 구성된 NAND 회로(17)에서는, 상기 제1 실시 형태의 NAND 회로(14)와 마찬가지로 동작한다. 그리고, 노드(N1)와 그라운드(GND) 사이에는 1단의 N 채널 MOS 트랜지스터(N26)가 개재될 뿐이기 때문에, 노드(N1)의 하강 속도를 향상시켜 출력 트랜지스터(P26)의 오프 동작으로부터 온 동작으로의 천이 시간을 단축시킬 수 있다. 따라서, 입출력 회로의 동작 주파수를 고주파수화할 수 있다.
(제3 실시 형태)
도 3은 백게이트 제어 회로의 다른 예를 나타낸다. 이 실시 형태의 백게이트 제어 회로(20)는 P 채널 MOS 트랜지스터(P31, P32)로 구성되고, 트랜지스터(P31)의 게이트가 입출력 단자(Tio)에 접속되어 있는 점을 제외하고, 제1 실시 형태의 백게이트 제어 회로(15)를 구성하는 트랜지스터(P27, P28)와 동일하게 접속된다.
이러한 구성에 의해 입출력 단자(Tio)가 L 레벨이 되면, 트랜지스터(P31)가 온되고, 트랜지스터(P32)가 오프되기 때문에, 전원(VDD) 레벨의 백게이트 전압(VB)이 출력된다.
또한, 입출력 단자(Tio)에 전원(VDD)보다 P 채널 MOS 트랜지스터의 임계치분 이상 높은 입력 신호(VIH)가 입력되면, 트랜지스터(P31)가 오프되고, 트랜지스터(P32)가 온되어 입력 신호(VIH) 레벨의 백게이트 전압(VB)이 출력된다.
상기와 같은 동작에 의해 상기 제1 실시 형태의 백게이트 제어 회로(15)와 동일한 작용 효과를 얻을 수 있다.
상기 실시 형태는 이하의 형태로 실시하여도 좋다.
·NAND 회로(14) 및 NOR 회로(11)는 인에이블 신호(En)와 데이터(Do)의 논리에 따라 다른 논리 회로로 하여도 좋다.
·L 레벨, H 레벨 및 하이 임피던스 출력 상태를 제공하는 소위 3스테이트 출력 단자에 있어서, 하이 임피던스 상태 또는 전원(VDD)의 공급이 차단되어 있는 상태에서 출력 단자를 전원(VDD) 레벨 이상의 신호 선로에 접속하는 경우는, 상기 실시 형태로부터 버퍼 회로(16)를 생략한 구성으로 하여도 좋다.

Claims (6)

  1. 데이터와 인에이블 신호에 기초하여, 출력 모드시에 풀업측 출력 트랜지스터를 구동하고, 입력 모드시에는 상기 풀업측 출력 트랜지스터를 오프시키는 제1 논리 회로와,
    상기 제1 논리 회로의 출력 노드를 상기 풀업측 출력 트랜지스터의 게이트에 접속하는 것과,
    상기 데이터와 인에이블 신호에 기초하여, 출력 모드시에는 풀다운측 출력 트랜지스터를 상기 풀업측 출력 트랜지스터에 대하여 상보적으로 동작시키고 입력 모드시에는 상기 풀다운측 출력 트랜지스터를 오프시키는 제2 논리 회로와,
    상기 입력 모드시에, 입출력 단자에 입력되는 전압에 상관없이 상기 풀업측 출력 트랜지스터를 오프 상태로 유지하는 제어 회로와,
    상기 입력 모드시에 상기 입출력 단자에 전원 전압보다 고전압의 입력 신호가 입력되었을 때, 상기 제1 논리 회로와 전원을 차단하는 스위치 회로와,
    상기 입력 모드시에 상기 입출력 단자에 전원 전압보다 고전압의 입력 신호가 입력되었을 때, 상기 제1 논리 회로 및 스위치 회로를 구성하는 P 채널 MOS 트랜지스터의 백게이트에 상기 입력 신호와 동일 전압의 백게이트 전압을 공급하는 백게이트 제어 회로
    를 포함한 것을 특징으로 하는 입출력 회로.
  2. 제1항에 있어서, 상기 제1 논리 회로는 NAND 회로로 구성되고, 상기 스위치 회로는 상기 입출력 단자에 전원 전압보다 고전압의 입력 신호가 입력되었을 때, 이 입력 신호가 게이트에 입력되어 오프되는 전원 차단용 P 채널 MOS 트랜지스터를 포함한 것을 특징으로 하는 입출력 회로.
  3. 제2항에 있어서, 상기 스위치 회로는 상기 입출력 단자에 전원 전압보다 고전압의 입력 신호가 입력되었을 때, 상기 입출력 단자와 상기 전원 차단용 P 채널 MOS 트랜지스터의 게이트를 접속하는 전송 게이트를 포함한 것을 특징으로 하는 입출력 회로.
  4. 제3항에 있어서, 상기 제1 논리 회로는,
    고전위측 전원과 상기 제1 논리 회로의 출력 노드 사이에 직렬로 접속되는 2개의 제1 및 제2의 P 채널 MOS 트랜지스터와,
    상기 제1 논리 회로의 출력 노드와 저전위측 전원 사이에 직렬로 접속되는 2개의 제1 및 제2의 N 채널 MOS 트랜지스터와,
    상기 제1의 P 채널 MOS 트랜지스터에 병렬로 접속되는 제3의 P 채널 MOS 트랜지스터를 포함하고,
    상기 입력 모드시에는 상기 인에이블 신호에 기초하여 상기 제2의 N 채널 MOS 트랜지스터가 오프되고 제3의 P 채널 MOS 트랜지스터가 온되며, 출력 모드시에는 상기 인에이블 신호에 기초하여 상기 제2의 N 채널 MOS 트랜지스터가 온되고 제3의 P 채널 MOS 트랜지스터가 오프되며,
    상기 제1의 P 채널 MOS 트랜지스터와 제1의 N 채널 MOS 트랜지스터의 게이트에 상기 데이터가 입력되고,
    상기 제2의 P 채널 MOS 트랜지스터는 출력 모드시에 상기 인에이블 신호에 기초하여 온되고 입력 모드시에는 상기 전송 게이트를 통해 전원 전압보다 고전압의 입력 신호가 입력되는 것을 특징으로 하는 입출력 회로.
  5. 제3항에 있어서, 상기 제1 논리 회로는,
    고전위측 전원과 상기 제1 논리 회로의 출력 노드 사이에 직렬로 접속되는 제1 및 제2의 P 채널 MOS 트랜지스터와,
    상기 제1 논리 회로의 출력 노드와 저전위측 전원 사이에 접속되는 제3의 N 채널 MOS 트랜지스터와,
    상기 제1의 P 채널 MOS 트랜지스터와 제3의 N 채널 MOS 트랜지스터의 게이트에 상기 인에이블 신호와 데이터와의 논리합 신호를 출력하는 논리 회로를 포함하고,
    상기 입력 모드시에는 상기 인에이블 신호에 기초하여 상기 제3의 N 채널 MOS 트랜지스터가 오프되고 제1의 P 채널 MOS 트랜지스터가 온되며, 출력 모드시에는 상기 제1의 P 채널 MOS 트랜지스터 및 제3의 N 채널 MOS 트랜지스터의 게이트에 상기 데이터가 입력되며,
    상기 제2의 P 채널 MOS 트랜지스터는 출력 모드시에 상기 인에이블 신호에 기초하여 온되고 입력 모드시에는 상기 전송 게이트를 통해 전원 전압보다 고전압의 입력 신호가 입력되는 것을 포함한 것을 특징으로 하는 입출력 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 백게이트 제어 회로는,
    고전위측 전원과 상기 입출력 단자 사이에 제4 및 제5의 P 채널 MOS 트랜지스터가 직렬로 접속하고, 상기 고전위측 전원에 접속되는 제4의 P 채널 MOS 트랜지스터의 게이트를 상기 입출력 단자에 접속하며, 상기 입출력 단자에 접속되는 제5의 P 채널 MOS 트랜지스터의 게이트를 고전위측 전원에 접속하고, 상기 제4 및 제5의 P 채널 MOS 트랜지스터의 접속점으로부터 상기 백게이트 전압을 출력하는 것을 특징으로 하는 입출력 회로.
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