KR20060129129A - 반도체 장치의 라인 구동 회로 - Google Patents

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KR20060129129A KR1020050049774A KR20050049774A KR20060129129A KR 20060129129 A KR20060129129 A KR 20060129129A KR 1020050049774 A KR1020050049774 A KR 1020050049774A KR 20050049774 A KR20050049774 A KR 20050049774A KR 20060129129 A KR20060129129 A KR 20060129129A
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Abstract

제안된 라인 구동 회로는 전원전압과 접지전압사이에 직렬 연결된 2 개의 NMOS 트랜지스터로 구성된다.
라인 구동 회로의 출력은 전송 라인을 통하여 내부 회로에 인가되며, 전송 라인의 길이가 긴 경우에는 리피터를 사용한다.

Description

반도체 장치의 라인 구동 회로 {Circuit for driving lines of a semiconductor}
도 1a, 1b는 종래의 라인 구동 회로를 설명하는 도면이다.
도 2는 본 발명에 따른 라인 구동 회로의 일 실시예이다.
도 3은 본 발명에 따른 리시버의 일예이다.
도 4는 본 발명에 따른 리피터의 일예이다.
본 발명은 반도체 장치의 라인 구동 회로에 관한 것으로, 특히 전송 신호의 스윙 폭을 감소시킨 라인 구동 회로에 관한 것이다.
일반적으로, 반도체 장치내의 내부 회로와 내부 회로간의 데이타 전송은 이들을 서로 연결하는 전송 라인을 통하여 이루어진다.
라인 구동 회로는 전송 라인을 통하여 내부회로로부터 다른 내부회로로 데이타(또는 신호)를 전송하는 회로를 포괄적으로 지칭하는 개념이다.
이하, 도면을 참조하여 라인 구동 회로에 대하여 설명한다.
도 1a는 서로 다른 내부회로가 전송 라인을 통하여 연결되어 있는 상태를 도 시하고, 도 1b는 도 1에 도시된 내부회로의 최종단 회로를 도시한다.
도 1b에서 알 수 있듯이, 일반적으로 내부 회로의 최종단은 증폭부와 드라이버로 구성된다. 여기서, 증폭부는 차동 증폭기 등으로 구현 가능하며, 드라이버(11, 12)는 CMOS 인버터 형태로 구현되는 것이 일반적인다. 여기서, "CLK_LATCH"는 인에이블 신호이고, "in, inb"는 증폭부에 인가되는 신호이고, "out1, out1b"는 증폭부의 출력신호이다. "out"는 도 1a에 내부 회로의 출력 단자로서, 전송 라인과 연결된다.
동작에 있어서, 증폭부에 인가된 신호는 차동 증폭기에 의하여 증폭된 후, 인버터를 거쳐 드라이버(11, 12)에 인가된다. 드라이버(11, 12)는 VDD 또는 접지전압을 출력단자(out)와 연결된 전송라인으로 통하여 내부회로로 전송한다. 따라서, 전송 라인을 통하여 전달되는 신호는 VDD와 접지사이에서 풀스윙하는 신호가 된다.
여기서, 전송라인을 통하여 전달되는 신호의 전력은 다음과 같다.
P = (1/2)*C*VDD*VDD*f*N
단, P는 전력, C는 전송 라인의 커패시턴스, VDD는 전원전압, f는 전송되는 신호의 주파수, N는 전송 라인의 갯수이다.
그런데, 도 1과 같은 종래의 일반적인 CMOS 형 인버터 드라이버를 라인 구동 회로로 사용하는 경우, 전송라인으로 통하여 전달되는 신호는 VDD와 접지전압사이에서 풀스윙을 하기 때문에 전송라인에서 사용하는 전력 소모가 증가한다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 전송 라인에서소모되는 전력를 감소시킬 수 있는 회로를 제안한다.
본 발명은 전송 라인을 통하여 전달되는 신호의 스윙 폭을 감소시켜 전송 라인으로 전달하는 라인 구동 회로를 제안한다.
본 발명에 따른 반도체 장치의 라인 구동 회로는 전원전압과 제 1 노드사이에 연결된 제 1 NMOS 트랜지스터와, 상기 제 1 노드와 접지사이에 연결된 제 2 NMOS 트랜비스터를 구비하며, 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에는 상기 전원전압 또는 접지전압이 상보적으로 인가된다.
본 발명에 있어서, 상기 제 1 노드는 전송 라인을 통하여 상기 반도체 장치내의 내부 회로의 입력단자와 연결된다.
본 발명에 있어서, 상기 제 1 노드로부터 출력되는 신호를 수신하여 전압 레벨을 변환시키는 리시버를 더 구비한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2는 본 발명에 따른 반도체 장치의 라인 구동 회로의 일 실시예이다.
도 2에 도시된 라인 구동 회로는 증폭부(201)의 출력신호를 수신하는 버퍼(22, 23)와, 버퍼(22, 23)의 출력 신호에 의하여 제어되는 드라이버(24, 25)를 포 함한다. 참고로, 라인 구동 회로의 핵심은 드라이버(24, 25)에 있으며, 증폭부(201)와 버퍼(22, 23)는 일반적인 인버터 등으로 대체 가능하다. 즉, 증폭부(201)와 버퍼(22, 23)는 드라이버(24, 25)의 특성을 설명하기 위한 보조 회로에 불과하다. 따라서, 이들 회로는 다른 회로로의 대체, 변형이 가능하다.
도시된 바와같이, 증폭부(201)는 프리차지부(20)와 차동 증폭기(21)로 구성된다.
프리차지부(20)는 차동 증폭기(21)가 동작하지 않는 동안 차동 증폭기(21)의 출력 단자(out1, out1b)를 모두 하이 레벨로 설정하는 역할을 한다.
차동 증폭기(21)는 내부회로(도시되지 않음)로부터 출력된 신호를 입력단자(in, inb)를 통하여 수신한 후, 이를 증폭하여 출력단자(out1, out1b)를 통하여 출력한다.
프리차지부(20)와 차동증폭기(21)에 공통으로 인가되는 제어신호(CLK_LATCH)는 인에이블 신호로서, 제어신호(CLK_LATCH)가 하이 레벨이면 차동증폭기(21)만이 인에이블되며, 제어신호(CLK_LATCH)가 로우 레벨이면 프리차지부(21)만이 인에이블된다. 참고로, 프리차지부(20)부가 인에이블된다는 것은 도 2의 회로가 구현된 반도체 장치가 대기 상태(프리차지 상태)에 진입한 경우를 말한다. 예컨대, 메모리 장치의 프리차지 모드가 이 경우이다.
위에서 설명한 증폭부(201)는 반도체 장치의 전원전압(VDD)에 의하여 구동되므로 출력 단자(out1, out1b)를 통하여 출력되는 데이타(또는 신호)는 VDD와 접지사이에서 풀 스윙한다.
증폭부(201)의 출력 단자(out1, out1b)는 버퍼(22, 23)의 입력단자와 연결된다. 즉, 버퍼(22)의 입력 단자는 증폭부(201)의 출력 단자(out1b)와 연결되며, 버퍼(23)의 입력 단자는 증폭부(201)의 출력 단자(out1)와 연결된다. 버퍼(22, 23)는 인버터로 구성되며, 버퍼(22, 23)는 전원전압(VDD)을 구동전압으로 사용한다. 따라서, 버퍼(22, 23)로부터 출력되는 데이타(또는 신호)는 VDD와 접지사이에서 풀 스윙한다. 예컨대, 버퍼(22)의 출력신호(out2)가 하이 레벨일 때의 전위 레벨은 VDD 이고, 버퍼(22)의 출력신호(out2)가 로우 레벨일 때의 전위 레벨은 접지이다.
드라이버(24, 25)는 전원전압(VDD)과 접지사이에 직렬 연결된 2개의 NMOS 트랜지스터로 구성된다.
드라이버(24)는 풀업 드라이버로서, 턴온시 출력 단자(out)를 통하여 VDD-Vth(여기서, Vth는 드라이버(24)의 문턱전압이다)를 출력한다. 종래 기술의 경우, PMOS 트랜지스터를 풀업 드라이버로 사용하였던 관계로 풀업 드라이버 턴온시 출력 전압이 VDD였던 경우와 차이가 있다. 여기서, 출력 단자(out)는 데이타 전송 라인(26)과 연결된다. 데이타 전송 라인은 도시되지 않은 다른 내부 회로와 연결되어 있다.
드라이버(25)는 풀다운 드라이버로서, 턴온시 출력 단자(out)를 통하여 접지 전압을 출력한다.
도 2에서 알 수 있듯이, 본 발명은 풀업 드라이버와 풀다운 드라이버를 모두 NMOS 트랜지스터로 사용하고 있다. 따라서, 종래 기술에 비하여, 최종 출력신호(out)의 스윙 폭은 VDD-Vth ~ 0V로 줄어든다. 또한, 구동 전하량이 C*(VDD-Vth)이 므로 전류도 감소한다. 따라서, 종래 기술에 비하여 데이타 전송 라인에서 소모되는 전력은 다음과 같이 줄어든다.
P = (1/2)*C*VDD*(VDD-Vth)*f*N
여기서, P는 전력, C는 전송 라인의 커패시턴스, VDD는 전원전압, Vth는 NMOS 트랜지스터의 문턱 전압, f는 전송되는 데이타의 주파수, N는 전송 라인의 갯수이다. 도 2의 경우, N=1이다.
최근의 반도체 장치(예컨대 메모리 장치)의 경우, 전원전압(VDD)이 1.8V이하이다. 따라서, Vth가 0.5~0.6V인 경우, 종래 기술에 비하여 약 30% 정도의 전력 절감 효과를 얻을 수 있음을 알 수 있다. 전원전압(VDD) 1.8V 보다 더 낮아질수록 , 전력 절감 효과는 더욱 커지게 됨을 알 수 있다.
일반적으로, 데이타 전송 라인(26)을 통과한 데이타는 다른 내부 회로에 전달되기 전에 리스버를 거치게 된다. 여기서, 리시버는 데이타 전송 라인을 통하여 전송된 스윙폭이 줄어든 데이타를 수신하여 전원전압과 접지전압사이에서 풀스윙하는 데이타로 변환하는 역할을 한다. 죽, 리시버에 의하여 풀스윙하는 데이타로 변환된 다음 리시버와 연결된 내부회로로 인가된다.
그런데, 도 2의 데이타 전송 라인(26)을 통하여 전송된 스윙폭 감소된 데이타를 수신하기 위하여 일반적인 인버터를 리시버로 사용하는 경우, 정적 전류(static current)가 발생할 수 있다. 왜냐하면, 데이타 전송 라인을 통하여 하이 레벨(약 1.2V)의 데이타가 인버터(예컨대 CMOS 인버터)로 이루어진 리시버에 인가되면, NMOS 트랜지스터가 턴온되는 것 이외에 PMOS 또한 도전 상태가 될 수 있기 때문이다.
따라서, 본 발명에서는 새로운 리시버를 제안한다.
도 3은 본 발명에서 제안하는 리시버의 일예이다.
도 3의 리시버는 전원전압(VDD)과 노드(a) 사이에 연결된 PMOS 트랜지스터(31)와, 노드(a)와 노드(b)사이에 연결된 NMOS 트랜지스터(32)와, 전원전압(VDD)과 노드(c)사이에 연결된 PMOS 트랜지스터(33)와, 노드(c)와 접지 사이에 연결된 NMOS 트랜지스터(34)를 구비한다. 도시된 바와같이, NMOS 트랜지스터(31)의 게이트는 노드(c)와 연결되며, NMOS 트랜지스터(33)의 게이트는 노드(a)와 연결되며, NMOS 트랜지스터(32)의 게이트는 전원전압(VDD)과 연결되며, 노드(b)는 NMOS 트랜지스터(34)의 게이트에 연결되며, 전송라인(35)은 노드(b)와 연결되며, 노드(c)는 리시버의 출력 단자(out)이다. 여기서, 전송라인(35)은 도 2의 전송라인(26)을 나타낸다. 그리고, 리시버의 출력단자(out)는 리시버로부터 출력되는 풀스윙 데이타(또는 신호)를 사용하는 반도체 장치의 내부 회로와 연결된다.
도 3에 도시된 리시버의 동작에 있어서, 전송 라인(35)을 통하여 하이 레벨(VDD-Vth)이 인가되면, 트랜지스터(34)가 턴온된다. 따라서, 출력단자(out)를 통하여 접지전압이 출력된다.
반면에, 전송 라인(35)을 통하여 접지 레벨이 인가되면, 트랜지스터(34)는 턴오프되고 트랜지스터(32)가 턴온된다. 따라서, 트랜지스터(33)이 턴온되어 출력단자(out)를 통하여 전원전압(VDD)이 출력된다.
도 3에서 알 수 있듯이, 트랜지스터(31~34)는 래치 구조를 형성하고 있으므 로 정전 전류가 흐르지 않는다. 따라서, 불필요한 전력 소모를 방지할 수 있다.
도 4는 본 발명에 따른 라인 리피터(repeater)의 일예이다. 주지된 바와같이, 전송 라인이 긴 경우 전송 라인을 통하여 전송되는 데이타(또는 신호)는 노이즈의 영향을 받을 수 있다. 또한, 전송 라인이 긴 경우, 전송라인의 커패시턴스가 증가하여 RC 타임이 길어지므로 고주파수 신호를 전송하는데 문제가 있을 수 있다. 이를 해결하기 위하여, 전송 라인의 중간에 라인 리피터을 설치하게 된다. 라인 리피더를 설치함으로써 노이즈에 의한 영향을 줄일 수 있으며, 고주파수 신호의 전달도 가능하게 된다.
도시된 바와같이, 전송라인(45)과 전송라인(49)사이에 설치된 라인 리피터는 리시버(401)와 드라이버(402)로 구성된다.
리시버(401)는 트랜지스터(41~44)로 구성되며, 그 구조는 도 3과 동일하다. 즉, 도 3의 트랜지스터(31~34) 각각은 도 4의 트랜지스터(41~44)와 일대일 대응한다. 도 4의 전송라인(45)은 도 3의 전송 라인(35)와 대응한다. 또한, 리시버(401)의 출력단자(out1)는 도 3의 출력단자(out)와 대응한다.
드라이버(402)는 전원전압(VDD)과 접지전압사이에 직렬로 연결된 2 개의 NMOS 트랜지스터(47, 48)와, 인버터(46)로 구성된다. 즉, NMOS 트랜지스터(47)는 전원전압(VDD)과 출력단자(out)사이에 연결되며, NMOS 트랜지스터(48)는 출력단자(out)와 접지사이에 연결된다.
도시된 바와같이, 리시버(401)의 출력단자(out1)는 드라이버(402)를 구성하는 NMOS 트랜지스터(47)의 게이트와 인버터(46)의 입력단자와 연결된다. 인버터 (46)의 출력단자는 NMOS 트랜지스터(48)의 게이트와 연결된다. 드라이버(402)의 출력단자(out)는 전송라인(49)과 연결된다. 전송라인(49)은 내부 회로(도시되지 않음)와 연결된다.
도 4에 도시된 라인 리피터의 동작은 다음과 같다.
먼저, 전송 라인(45)을 통하여 하이 레벨(VDD-Vth) 또는 접지 레벨의 신호(또는 데이타)가 리시버(401)에 인가된다. 이에 대응하여, 리시버(401)는 출력단자(out1)를 통하여 접지 레벨 또는 하이 레벨(VDD)의 신호를 출력한다. 드라이버(401)는 리시버(401)의 출력신호에 응답하여 하이 레벨(VDD-Vth) 또는 접지 레벨의 신호를 출력한다. 따라서, 전송 라인(49)을 통하여 전달되는 신호는 스윙폭이 감소된 신호로서, 이는 전송 라인(45)을 통하여 인가된 신호와 동일하다.
본 발명은 전원전압과 접지 전압사이에 직렬 연결된 2개의 NMOS 트랜지스터로 구성되는 드라이버의 출력신호를 전송함으로써 반도체 장치의 전력 소모를 줄일 수 있다.
또한, 전송 라인의 중간에 본 발명에 따른 리피터를 설치함으로써 고주파 신호의 전달을 가능하게 한다.

Claims (9)

  1. 반도체 장치의 라인 구동 회로에 있어서,
    전원전압과 제 1 노드사이에 연결된 제 1 NMOS 트랜지스터와,
    상기 제 1 노드와 접지사이에 연결된 제 2 NMOS 트랜비스터를 구비하며,
    상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 NMOS 트랜지스터의 게이트에는 상기 전원전압 또는 접지전압이 상보적으로 인가되는 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
  2. 제 1 항에 있어서,
    상기 제 1 노드는 전송 라인을 통하여 상기 반도체 장치내의 내부 회로의 입력단자와 연결되는 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
  3. 제 1 항에 있어서,
    상기 제 1 노드로부터 출력되는 신호를 수신하여 전압 레벨을 변환시키는 리시버를 더 구비하는 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
  4. 제 3 항에 있어서,
    상기 리시버는
    상기 전원전압과 제 2 노드사이에 연결된 제 1 PMOS 트랜지스터와,
    상기 제 2 노드와 제 3 노드사이에 연결된 제 3 NMOS 트랜지스터와,
    상기 전원전압과 제 4노드사이에 연결된 제 2 PMOS 트랜지스터와,
    상기 제 4 노드와 접지사이에 연결된 제 4 NMOS 트랜지스터를 구비하며,
    상기 제 1 노드는 상기 제 3 노드와 연결되고, 상기 제 2 노드는 상기 제 2 PMOS 트랜지스터의 게이트와 연결되고, 상기 제 4 노드는 상기 제 1 PMOS 트랜지스터의 게이트와 연결되고, 상기 제 3 NMOS 트랜지스터의 게이트는 상기 전원전압과 연결되고, 상기 제 4 NMOS 트랜지스터의 게이트는 상기 제 3 노드와 연결되는 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
  5. 제 4항에 있어서,
    상기 제 4 노드는 상기 반도체 장치의 내부 회로의 입력단자와 연결되는 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
  6. 제 1 항에 있어서,
    상기 제 1 노드와 연결된 제 1 전송라인과,
    상기 전송라인을 통하여 인가되는 신호를 수신하여 복원하는 라인 리피터와,
    상기 라인 리피터로부터 출력되는 신호를 수신하는 제 2 전송라인을 더 구비하는 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
  7. 제 6항에 있어서,
    상기 제 2 전송라인은 상기 반도체 장치내의 내부 회로의 입력단자와 연결되는 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
  8. 제 6항에 있어서,
    상기 라인 리피터는 상기 제 1 전송 라인을 통하여 인가되는 상기 신호를 수신하여 전압 레벨을 변환시키는 리시버와,
    상기 리시버의 출력신호를 수신하여 상기 제 2 전송라인으로 출력하는 드라이버를 포함하며,
    상기 제 2 전송라인으로 출력되는 신호와 상기 제 1 전송라인을 통하여 상기 리시버에 인가되는 신호는 동일 신호인 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
  9. 제 8항에 있어서,
    상기 리시버는
    상기 전원전압과 제 2 노드사이에 연결된 제 1 PMOS 트랜지스터와,
    상기 제 2 노드와 제 3 노드사이에 연결된 제 3 NMOS 트랜지스터와,
    상기 전원전압과 제 4노드사이에 연결된 제 2 PMOS 트랜지스터와,
    상기 제 4 노드와 접지사이에 연결된 제 4 NMOS 트랜지스터를 구비하며(여기서, 상기 제 1 노드는 상기 제 3 노드와 연결되고, 상기 제 2 노드는 상기 제 2 PMOS 트랜지스터의 게이트와 연결되고, 상기 제 4 노드는 상기 제 1 PMOS 트랜지스 터의 게이트와 연결되고, 상기 제 3 NMOS 트랜지스터의 게이트는 상기 전원전압과 연결되고, 상기 제 4 NMOS 트랜지스터의 게이트는 상기 제 3 노드와 연결되며, 상기 제 3 노드는 상기 제 1 전송라인과 연결된다),
    상기 드라이버는
    상기 전원전압과 제 1 노드사이에 연결된 제 5 NMOS 트랜지스터와,
    상기 제 1 노드와 접지사이에 연결된 제 6 NMOS 트랜비스터를 구비(여기서, 상기 제 5 NMOS 트랜지스터의 게이트와 상기 제 6 NMOS 트랜지스터의 게이트에는 상기 제 4노드의 출력전압이 상보적으로 인가된다)하는 것을 특징으로 하는 반도체 장치의 라인 구동 회로.
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