JPH05288782A - 高電位検知回路 - Google Patents
高電位検知回路Info
- Publication number
- JPH05288782A JPH05288782A JP9427392A JP9427392A JPH05288782A JP H05288782 A JPH05288782 A JP H05288782A JP 9427392 A JP9427392 A JP 9427392A JP 9427392 A JP9427392 A JP 9427392A JP H05288782 A JPH05288782 A JP H05288782A
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- JP
- Japan
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- circuit
- node
- transistor
- potential
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Abstract
(57)【要約】
【目的】入力段回路による高電位入力検知時に次段の波
形整形用のインバータ回路のＭＯＳトランジスタのゲー
ト・ソース間に印加されるストレス電圧を制限でき、ゲ
ート絶縁膜の劣化あるいは破壊を防止し得る高電位検知
回路を提供する。 【構成】ソース・バックゲートが短絡接続されたエンハ
ンスメント型のＰＭＯＳトランジスタＰ１およびエンハ
ンスメント型のＮＭＯＳトランジスタＮ１が入力ノード
と接地電位ノードとの間に直列に接続され、上記ＮＭＯ
ＳトランジスタＮ１のドレインが出力ノードとなる入力
段回路１２と、入力段回路の次段に接続された波形整形
回路１３と、入力段回路の入力ノードと波形整形回路の
入力ノードとの間の経路に直列に挿入され、ゲートが電
源電位ノードに接続されたディプリーション型のＭＯＳ
トランジスタＮＤとを具備することを特徴とする。
形整形用のインバータ回路のＭＯＳトランジスタのゲー
ト・ソース間に印加されるストレス電圧を制限でき、ゲ
ート絶縁膜の劣化あるいは破壊を防止し得る高電位検知
回路を提供する。 【構成】ソース・バックゲートが短絡接続されたエンハ
ンスメント型のＰＭＯＳトランジスタＰ１およびエンハ
ンスメント型のＮＭＯＳトランジスタＮ１が入力ノード
と接地電位ノードとの間に直列に接続され、上記ＮＭＯ
ＳトランジスタＮ１のドレインが出力ノードとなる入力
段回路１２と、入力段回路の次段に接続された波形整形
回路１３と、入力段回路の入力ノードと波形整形回路の
入力ノードとの間の経路に直列に挿入され、ゲートが電
源電位ノードに接続されたディプリーション型のＭＯＳ
トランジスタＮＤとを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ（紫外線消
去・再書込み可能な読み出し専用メモリ）などの半導体
集積回路（ＩＣ）の三値制御入力回路に用いられる高電
位検知回路に関する。
去・再書込み可能な読み出し専用メモリ）などの半導体
集積回路（ＩＣ）の三値制御入力回路に用いられる高電
位検知回路に関する。
【０００２】
【従来の技術】図３は、従来の高電位検知回路を示す。
１０は入力パッドであり、高電位検知回路３１は入力段
回路３２および波形整形用の二段のＣＭＯＳインバータ
１３、１４を有する。
１０は入力パッドであり、高電位検知回路３１は入力段
回路３２および波形整形用の二段のＣＭＯＳインバータ
１３、１４を有する。
【０００３】上記入力段回路３２は、ソース・バックゲ
ート（基板領域）が短絡接続されたエンハンスメント型
のＰチャネル絶縁ゲート型（ＰＭＯＳ）トランジスタＰ
１およびＮＭＯＳトランジスタＮ１が入力ノード（前記
入力パッド１０）と接地電位（ＶSS）ノードとの間に直
列に接続されている。これらのトランジスタＰ１、Ｎ１
の各ゲートは電源電位（ＶCC）ノードに接続されてお
り、上記ＮＭＯＳトランジスタＮ１は、パッド１１・Ｖ
SSノード間電流を絞るために小さなサイズで実現され
る。
ート（基板領域）が短絡接続されたエンハンスメント型
のＰチャネル絶縁ゲート型（ＰＭＯＳ）トランジスタＰ
１およびＮＭＯＳトランジスタＮ１が入力ノード（前記
入力パッド１０）と接地電位（ＶSS）ノードとの間に直
列に接続されている。これらのトランジスタＰ１、Ｎ１
の各ゲートは電源電位（ＶCC）ノードに接続されてお
り、上記ＮＭＯＳトランジスタＮ１は、パッド１１・Ｖ
SSノード間電流を絞るために小さなサイズで実現され
る。
【０００４】そして、上記入力段回路３２の出力ノード
（トランジスタＰ１およびＮ１のドレイン相互接続点）
３２ａの電位は、前記二段のＣＭＯＳインバータ１３、
１４を経て検出信号ＳＶＰＰとして出力される。図４
中、実線は図３中の入力段回路３２の入力電圧と出力ノ
ード３２ａの電位との関係（入出力特性）を示す。
（トランジスタＰ１およびＮ１のドレイン相互接続点）
３２ａの電位は、前記二段のＣＭＯＳインバータ１３、
１４を経て検出信号ＳＶＰＰとして出力される。図４
中、実線は図３中の入力段回路３２の入力電圧と出力ノ
ード３２ａの電位との関係（入出力特性）を示す。
【０００５】図３の回路において、入力パッド１０の入
力電圧ＶPPが電源電位ＶCCとトランジスタＰ１の閾値電
圧Ｖthp の絶対値との和よりも低い場合（ＶCCまたはＶ
SSの場合）には、トランジスタＰ１はオフ状態になる。
この時、トランジスタＮ１はオン状態であり、出力ノー
ド３２ａの電位はＶSSになり、検出信号ＳＶＰＰは低レ
ベル“Ｌ”になる。
力電圧ＶPPが電源電位ＶCCとトランジスタＰ１の閾値電
圧Ｖthp の絶対値との和よりも低い場合（ＶCCまたはＶ
SSの場合）には、トランジスタＰ１はオフ状態になる。
この時、トランジスタＮ１はオン状態であり、出力ノー
ド３２ａの電位はＶSSになり、検出信号ＳＶＰＰは低レ
ベル“Ｌ”になる。
【０００６】これに対して、入力パッド１０の入力電圧
が電源電位ＶCCとトランジスタＰ１の閾値電圧Ｖthp の
絶対値との和よりも高い場合（ＶPPの場合）には、トラ
ンジスタＰ１はオン状態になり、出力ノード３２ａの電
位は入力電圧ＶPPより少し低いがほぼ入力電圧ＶPPと同
じ高電位（ＶCCよりも高い値）になる。これにより、検
出信号ＳＶＰＰは高レベル“Ｈ”になる。
が電源電位ＶCCとトランジスタＰ１の閾値電圧Ｖthp の
絶対値との和よりも高い場合（ＶPPの場合）には、トラ
ンジスタＰ１はオン状態になり、出力ノード３２ａの電
位は入力電圧ＶPPより少し低いがほぼ入力電圧ＶPPと同
じ高電位（ＶCCよりも高い値）になる。これにより、検
出信号ＳＶＰＰは高レベル“Ｈ”になる。
【０００７】ところで、上記したように入力段回路３２
による高電位入力検知時に、入力段回路３２の出力ノー
ド３２ａの電位が入力電圧ＶPPより少し低いがほぼ入力
電圧ＶPPと同じ高電位になるので、次段の波形整形用の
ＣＭＯＳインバータ回路１３の入力ゲート、特にプルダ
ウン用のＮＭＯＳトランジスタ（図示せず）のゲート・
ソース間に高い電圧が印加されるようになる。
による高電位入力検知時に、入力段回路３２の出力ノー
ド３２ａの電位が入力電圧ＶPPより少し低いがほぼ入力
電圧ＶPPと同じ高電位になるので、次段の波形整形用の
ＣＭＯＳインバータ回路１３の入力ゲート、特にプルダ
ウン用のＮＭＯＳトランジスタ（図示せず）のゲート・
ソース間に高い電圧が印加されるようになる。
【０００８】しかし、近年、素子の微細化に伴ってＭＯ
Ｓトランジスタのゲート絶縁膜が薄膜化しつつあるの
で、上記したようにＭＯＳトランジスタのゲート・ソー
ス間に高い電圧が強いストレス電圧として印加される
と、ゲート絶縁膜の劣化あるいは破壊をまねいてしまう
という問題がある。
Ｓトランジスタのゲート絶縁膜が薄膜化しつつあるの
で、上記したようにＭＯＳトランジスタのゲート・ソー
ス間に高い電圧が強いストレス電圧として印加される
と、ゲート絶縁膜の劣化あるいは破壊をまねいてしまう
という問題がある。
【０００９】
【発明が解決しようとする課題】上記したように従来の
高電位検知回路は、入力段回路による高電位入力検知時
に次段の波形整形用のインバータ回路のＭＯＳトランジ
スタのゲート・ソース間に強いストレス電圧として印加
され、ゲート絶縁膜の劣化あるいは破壊をまねいてしま
うという問題があった。
高電位検知回路は、入力段回路による高電位入力検知時
に次段の波形整形用のインバータ回路のＭＯＳトランジ
スタのゲート・ソース間に強いストレス電圧として印加
され、ゲート絶縁膜の劣化あるいは破壊をまねいてしま
うという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、入力段回路による高電位入力検知時に次段の
波形整形用のインバータ回路のＭＯＳトランジスタのゲ
ート・ソース間に印加されるストレス電圧を制限でき、
ゲート絶縁膜の劣化あるいは破壊を防止し得る高電位検
知回路を提供することを目的とする。
たもので、入力段回路による高電位入力検知時に次段の
波形整形用のインバータ回路のＭＯＳトランジスタのゲ
ート・ソース間に印加されるストレス電圧を制限でき、
ゲート絶縁膜の劣化あるいは破壊を防止し得る高電位検
知回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の高電位検知回路
は、ソース・バックゲートが短絡接続されたエンハンス
メント型のＰＭＯＳトランジスタおよびエンハンスメン
ト型のＮＭＯＳトランジスタが入力ノードと接地電位ノ
ードとの間に直列に接続され、上記ＮＭＯＳトランジス
タのドレインが出力ノードとなる入力段回路と、この入
力段回路の次段に接続された波形整形回路と、前記入力
段回路の入力ノードと前記波形整形回路の入力ノードと
の間の経路に直列に挿入され、ゲートが電源電位ノード
に接続されたディプリーション型のＭＯＳトランジスタ
とを具備することを特徴とする。
は、ソース・バックゲートが短絡接続されたエンハンス
メント型のＰＭＯＳトランジスタおよびエンハンスメン
ト型のＮＭＯＳトランジスタが入力ノードと接地電位ノ
ードとの間に直列に接続され、上記ＮＭＯＳトランジス
タのドレインが出力ノードとなる入力段回路と、この入
力段回路の次段に接続された波形整形回路と、前記入力
段回路の入力ノードと前記波形整形回路の入力ノードと
の間の経路に直列に挿入され、ゲートが電源電位ノード
に接続されたディプリーション型のＭＯＳトランジスタ
とを具備することを特徴とする。
【００１２】
【作用】入力段回路の入力ノードと次段の波形整形用の
インバータ回路の入力ノードとの間の経路にディプリー
ション型のＭＯＳトランジスタが直列に挿入されている
ので、入力段回路による高電位入力検知時に次段の波形
整形回路のＭＯＳトランジスタのゲート・ソース間に印
加されるストレス電圧を制限し、ゲート絶縁膜の劣化あ
るいは破壊を防止することが可能になる。
インバータ回路の入力ノードとの間の経路にディプリー
ション型のＭＯＳトランジスタが直列に挿入されている
ので、入力段回路による高電位入力検知時に次段の波形
整形回路のＭＯＳトランジスタのゲート・ソース間に印
加されるストレス電圧を制限し、ゲート絶縁膜の劣化あ
るいは破壊を防止することが可能になる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る例えば
ＥＰＲＯＭの半導体チップ上に形成された高電位検知回
路を示している。図１において、１０は入力パッドであ
り、高電位検知回路１１は入力段回路１２および波形整
形用の二段のＣＭＯＳインバータ１３、１４を有する。
に説明する。図１は、本発明の第１実施例に係る例えば
ＥＰＲＯＭの半導体チップ上に形成された高電位検知回
路を示している。図１において、１０は入力パッドであ
り、高電位検知回路１１は入力段回路１２および波形整
形用の二段のＣＭＯＳインバータ１３、１４を有する。
【００１４】上記入力段回路１２は、ソース・バックゲ
ートが短絡接続されたエンハンスメント型のＰＭＯＳト
ランジスタＰ１およびエンハンスメント型のＮＭＯＳト
ランジスタＮ１が入力ノード（前記入力パッド１０）と
基準電源ノード（ＶSSノード）との間に直列に接続さ
れ、上記ＮＭＯＳトランジスタのドレインが出力ノード
１２ａとなる。これらのトランジスタＰ１、Ｎ１の各ゲ
ートはＶCCノードに接続されており、上記ＮＭＯＳトラ
ンジスタＮ１は、パッド１０・ＶSSノード間電流を絞る
ために小さなサイズで実現される。
ートが短絡接続されたエンハンスメント型のＰＭＯＳト
ランジスタＰ１およびエンハンスメント型のＮＭＯＳト
ランジスタＮ１が入力ノード（前記入力パッド１０）と
基準電源ノード（ＶSSノード）との間に直列に接続さ
れ、上記ＮＭＯＳトランジスタのドレインが出力ノード
１２ａとなる。これらのトランジスタＰ１、Ｎ１の各ゲ
ートはＶCCノードに接続されており、上記ＮＭＯＳトラ
ンジスタＮ１は、パッド１０・ＶSSノード間電流を絞る
ために小さなサイズで実現される。
【００１５】そして、上記入力段回路１２の出力ノード
１２ａの電位は、前記二段のＣＭＯＳインバータ１３、
１４を経て検出信号ＳＶＰＰとして出力される。上記Ｃ
ＭＯＳインバータ１３、１４は、ＶCCノードから動作電
源が与えられる。
１２ａの電位は、前記二段のＣＭＯＳインバータ１３、
１４を経て検出信号ＳＶＰＰとして出力される。上記Ｃ
ＭＯＳインバータ１３、１４は、ＶCCノードから動作電
源が与えられる。
【００１６】さらに、本発明においては、前記入力段回
路１２の入力ノードと次段の波形整形用のインバータ回
路１３の入力ノードとの間の経路に、ゲートがＶCCノー
ドに接続されたディプリーション型（Ｄ型）のＮＭＯＳ
トランジスタＮＤが直列に挿入されている。本例では、
前記入力段回路１２の出力ノード１２ａと次段の波形整
形用のインバータ回路１３の入力ノードとの間の経路に
Ｄ型のＮＭＯＳトランジスタＮＤが挿入されている。
路１２の入力ノードと次段の波形整形用のインバータ回
路１３の入力ノードとの間の経路に、ゲートがＶCCノー
ドに接続されたディプリーション型（Ｄ型）のＮＭＯＳ
トランジスタＮＤが直列に挿入されている。本例では、
前記入力段回路１２の出力ノード１２ａと次段の波形整
形用のインバータ回路１３の入力ノードとの間の経路に
Ｄ型のＮＭＯＳトランジスタＮＤが挿入されている。
【００１７】なお、上記ディプリーション型のＮＭＯＳ
トランジスタＮＤは、同じＩＣチップ上に別のディプリ
ーション型のＮＭＯＳトランジスタが形成される場合に
は、それと同時に形成すればよく、別のディプリーショ
ン型のＮＭＯＳトランジスタが存在しない場合には、デ
ィプリーション型のＮＭＯＳトランジスタの閾値制御用
のイオン注入プロセスを行う工程を追加すればよい。次
に、図１の高電位検知回路の動作について説明する。
トランジスタＮＤは、同じＩＣチップ上に別のディプリ
ーション型のＮＭＯＳトランジスタが形成される場合に
は、それと同時に形成すればよく、別のディプリーショ
ン型のＮＭＯＳトランジスタが存在しない場合には、デ
ィプリーション型のＮＭＯＳトランジスタの閾値制御用
のイオン注入プロセスを行う工程を追加すればよい。次
に、図１の高電位検知回路の動作について説明する。
【００１８】入力パッド１０の入力電圧が電源電位ＶCC
とトランジスタＰ１の閾値電圧Ｖthp の絶対値との和よ
りも低い場合（ＶCCまたはＶSSの場合）には、トランジ
スタＰ１はオフ状態になる。この時、トランジスタＮ１
はオン状態であり、出力ノード１２ａの電位はＶSSにな
り、インバータ回路１３の入力ノードの電位もＶSSにな
り、検出信号ＳＶＰＰは低レベル“Ｌ”になる。
とトランジスタＰ１の閾値電圧Ｖthp の絶対値との和よ
りも低い場合（ＶCCまたはＶSSの場合）には、トランジ
スタＰ１はオフ状態になる。この時、トランジスタＮ１
はオン状態であり、出力ノード１２ａの電位はＶSSにな
り、インバータ回路１３の入力ノードの電位もＶSSにな
り、検出信号ＳＶＰＰは低レベル“Ｌ”になる。
【００１９】これに対して、入力パッド１０の入力電圧
が電源電位ＶCCとトランジスタＰ１の閾値電圧Ｖthp の
絶対値との和よりも高い場合（ＶPPの場合）には、トラ
ンジスタＰ１はオン状態になり、出力ノード１２ａの電
位は入力電圧ＶPPより少し低いがほぼ入力電圧ＶPPと同
じ高電位（ＶCCよりも高い値）になる。これにより、イ
ンバータ回路１３の入力ノードの電位もＶCCより高い値
になり、検出信号ＳＶＰＰは高レベル“Ｈ”になる。こ
の場合、インバータ回路１３の入力ノードの電位が電源
電位ＶCCとトランジスタＮＤの閾値電圧Ｖthd の絶対値
との和よりも高い電位になると、上記トランジスタＮＤ
がオフ状態になるので、それ以上の高い電位まで上記イ
ンバータ回路１３の入力ノードが高くなることはない。
が電源電位ＶCCとトランジスタＰ１の閾値電圧Ｖthp の
絶対値との和よりも高い場合（ＶPPの場合）には、トラ
ンジスタＰ１はオン状態になり、出力ノード１２ａの電
位は入力電圧ＶPPより少し低いがほぼ入力電圧ＶPPと同
じ高電位（ＶCCよりも高い値）になる。これにより、イ
ンバータ回路１３の入力ノードの電位もＶCCより高い値
になり、検出信号ＳＶＰＰは高レベル“Ｈ”になる。こ
の場合、インバータ回路１３の入力ノードの電位が電源
電位ＶCCとトランジスタＮＤの閾値電圧Ｖthd の絶対値
との和よりも高い電位になると、上記トランジスタＮＤ
がオフ状態になるので、それ以上の高い電位まで上記イ
ンバータ回路１３の入力ノードが高くなることはない。
【００２０】従って、入力段回路１２による高電位入力
検知時に次段の波形整形用のインバータ回路１３のＭＯ
Ｓトランジスタのゲート・ソース間に印加されるストレ
ス電圧を制限し、ゲート絶縁膜の劣化あるいは破壊を防
止することが可能になる。図２は、本発明の第２実施例
に係る高電位検知回路を示している。
検知時に次段の波形整形用のインバータ回路１３のＭＯ
Ｓトランジスタのゲート・ソース間に印加されるストレ
ス電圧を制限し、ゲート絶縁膜の劣化あるいは破壊を防
止することが可能になる。図２は、本発明の第２実施例
に係る高電位検知回路を示している。
【００２１】この回路は、図１の回路と比べて、ディプ
リーション型のＮＭＯＳトランジスタＮＤの挿入位置が
前記入力段回路１２のＰＭＯＳトランジスタＰ１と出力
ノード１２ａとの間に変更されている点が異なり、その
他は同じである。図２の回路は、基本的には図１の回路
と同様の動作が行われ、図１の回路と同様の効果が得ら
れる。
リーション型のＮＭＯＳトランジスタＮＤの挿入位置が
前記入力段回路１２のＰＭＯＳトランジスタＰ１と出力
ノード１２ａとの間に変更されている点が異なり、その
他は同じである。図２の回路は、基本的には図１の回路
と同様の動作が行われ、図１の回路と同様の効果が得ら
れる。
【００２２】
【発明の効果】上述したように本発明の高電位検知回路
によれば、入力段回路による高電位入力検知時に次段の
波形整形回路のＭＯＳトランジスタのゲート・ソース間
に印加されるストレス電圧を制限でき、ゲート絶縁膜の
劣化あるいは破壊を防止することができる。
によれば、入力段回路による高電位入力検知時に次段の
波形整形回路のＭＯＳトランジスタのゲート・ソース間
に印加されるストレス電圧を制限でき、ゲート絶縁膜の
劣化あるいは破壊を防止することができる。
【図１】本発明の第１実施例に係る高電位検知回路を示
す回路図。
す回路図。
【図２】本発明の第２実施例に係る高電位検知回路を示
す回路図。
す回路図。
【図３】従来の高電位検知回路を示す回路図。
【図４】図３中の入力段回路の入力電圧と出力ノードの
電位との関係を示す特性図。
電位との関係を示す特性図。
１０…入力パッド、１１…高電位検知回路、１２…入力
段回路、１２ａ…入力段回路の出力ノード、１３、１４
…波形整形用のＣＭＯＳインバータ、Ｐ１…ＰＭＯＳト
ランジスタ、Ｎ１…ＮＭＯＳトランジスタ、ＮＤ…ディ
プリーション型のＮＭＯＳトランジスタ。
段回路、１２ａ…入力段回路の出力ノード、１３、１４
…波形整形用のＣＭＯＳインバータ、Ｐ１…ＰＭＯＳト
ランジスタ、Ｎ１…ＮＭＯＳトランジスタ、ＮＤ…ディ
プリーション型のＮＭＯＳトランジスタ。
Claims (3)
- 【請求項１】 ソース・バックゲートが短絡接続された
エンハンスメント型のＰＭＯＳトランジスタおよびエン
ハンスメント型のＮＭＯＳトランジスタが入力ノードと
接地電位ノードとの間に直列に接続され、上記ＮＭＯＳ
トランジスタのドレインが出力ノードとなる入力段回路
と、 この入力段回路の次段に接続された波形整形回路と、 前記入力段回路の入力ノードと前記波形整形回路の入力
ノードとの間の経路に直列に挿入され、ゲートが電源電
位ノードに接続されたディプリーション型のＭＯＳトラ
ンジスタとを具備することを特徴とする高電位検知回
路。 - 【請求項２】 請求項１記載の高電位検知回路におい
て、前記ディプリーション型のＭＯＳトランジスタは、
前記入力段回路の出力ノードと波形整形回路の入力ノー
ドとの間の経路に挿入されていることを特徴とする高電
位検知回路。 - 【請求項３】 請求項１記載の高電位検知回路におい
て、前記ディプリーション型のＭＯＳトランジスタは、
前記入力段回路のＰＭＯＳトランジスタと出力ノードと
の間に挿入されていることを特徴とする高電位検知回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9427392A JPH05288782A (ja) | 1992-04-14 | 1992-04-14 | 高電位検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9427392A JPH05288782A (ja) | 1992-04-14 | 1992-04-14 | 高電位検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05288782A true JPH05288782A (ja) | 1993-11-02 |
Family
ID=14105663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9427392A Pending JPH05288782A (ja) | 1992-04-14 | 1992-04-14 | 高電位検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05288782A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321181B1 (ko) * | 1999-12-31 | 2002-03-18 | 박종섭 | 반도체소자의 고전위 검출기 |
| US6766231B2 (en) | 2001-04-23 | 2004-07-20 | Komatsu Ltd. | Monitor system for work vehicle |
| KR100541797B1 (ko) * | 1998-06-05 | 2006-04-06 | 삼성전자주식회사 | 반도체 장치의 테스트 제어회로 |
| KR100713907B1 (ko) * | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 장치의 라인 구동 회로 |
-
1992
- 1992-04-14 JP JP9427392A patent/JPH05288782A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541797B1 (ko) * | 1998-06-05 | 2006-04-06 | 삼성전자주식회사 | 반도체 장치의 테스트 제어회로 |
| KR100321181B1 (ko) * | 1999-12-31 | 2002-03-18 | 박종섭 | 반도체소자의 고전위 검출기 |
| US6766231B2 (en) | 2001-04-23 | 2004-07-20 | Komatsu Ltd. | Monitor system for work vehicle |
| KR100713907B1 (ko) * | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 장치의 라인 구동 회로 |
| US7446569B2 (en) | 2005-06-10 | 2008-11-04 | Hynix Semiconductor Inc. | Line driving circuit of semiconductor device |
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