JPH0563540A - 入力回路 - Google Patents
入力回路Info
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- JPH0563540A JPH0563540A JP3245177A JP24517791A JPH0563540A JP H0563540 A JPH0563540 A JP H0563540A JP 3245177 A JP3245177 A JP 3245177A JP 24517791 A JP24517791 A JP 24517791A JP H0563540 A JPH0563540 A JP H0563540A
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Abstract
(57)【要約】
【目的】 入力端に電源電圧以上の高電圧が印加された
場合にＭＯＳトランジスタが破壊されること防止できる
入力回路を提供する。 【構成】 Ｐチャネル型ＭＯＳトランジスタＭP1及びＮ
チャネル型ＭＯＳトランジスタＭN1はインバータ回路を
構成する。Ｐチャネル型ＭＯＳトランジスタＭP1のゲー
ト電極は入力端２に接続する。Ｎチャネル型ＭＯＳトラ
ンジスタＭN1のゲート電極と入力端２との間にＮチャネ
ル型ＭＯＳトランジスタＭN2を接続し、このＮチャネル
型ＭＯＳトランジスタＭN2のゲート電極を高電位側電源
端子ＶDDに接続する。 【効果】 Ｎチャネル型ＭＯＳトランジスタＭN1のゲー
ト・基板間電圧がその耐圧を超えることを防止でき、Ｎ
チャネル型ＭＯＳトランジスタＭN1が破壊されることを
防止できる。これにより、半導体集積回路装置をより一
層微細化することができる。
場合にＭＯＳトランジスタが破壊されること防止できる
入力回路を提供する。 【構成】 Ｐチャネル型ＭＯＳトランジスタＭP1及びＮ
チャネル型ＭＯＳトランジスタＭN1はインバータ回路を
構成する。Ｐチャネル型ＭＯＳトランジスタＭP1のゲー
ト電極は入力端２に接続する。Ｎチャネル型ＭＯＳトラ
ンジスタＭN1のゲート電極と入力端２との間にＮチャネ
ル型ＭＯＳトランジスタＭN2を接続し、このＮチャネル
型ＭＯＳトランジスタＭN2のゲート電極を高電位側電源
端子ＶDDに接続する。 【効果】 Ｎチャネル型ＭＯＳトランジスタＭN1のゲー
ト・基板間電圧がその耐圧を超えることを防止でき、Ｎ
チャネル型ＭＯＳトランジスタＭN1が破壊されることを
防止できる。これにより、半導体集積回路装置をより一
層微細化することができる。
Description
【０００１】
【産業上の利用分野】本発明は外部から供給される入力
信号を半導体集積回路装置に入力する入力回路に関す
る。
信号を半導体集積回路装置に入力する入力回路に関す
る。
【０００２】
【従来の技術】図４は従来の入力回路を示す回路図であ
る。Ｐチャネル型ＭＯＳトランジスタＭP1はそのゲート
電極が入力端２に接続され、そのソース電極が高電位側
電源端子ＶDDに接続され、そのドレイン電極が出力端１
に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ
N1はそのゲート電極が入力端２に接続され、そのソース
電極が低電位側電源端子ＧＮＤに接続され、そのドレイ
ン電極が出力端１に接続されている。
る。Ｐチャネル型ＭＯＳトランジスタＭP1はそのゲート
電極が入力端２に接続され、そのソース電極が高電位側
電源端子ＶDDに接続され、そのドレイン電極が出力端１
に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ
N1はそのゲート電極が入力端２に接続され、そのソース
電極が低電位側電源端子ＧＮＤに接続され、そのドレイ
ン電極が出力端１に接続されている。
【０００３】上述の入力回路においては、ＭＯＳトラン
ジスタＭP1，ＭN1がインバータ回路を構成しており、外
部から入力端２に入力信号が入力されるとＭＯＳトラン
ジスタＭP1，ＭN1のゲート電極には入力信号の電圧ＶIN
がそのまま印加され、この入力信号が反転されて出力端
１に出力信号が出力される。この出力信号は半導体集積
回路装置の内部回路に供給される。
ジスタＭP1，ＭN1がインバータ回路を構成しており、外
部から入力端２に入力信号が入力されるとＭＯＳトラン
ジスタＭP1，ＭN1のゲート電極には入力信号の電圧ＶIN
がそのまま印加され、この入力信号が反転されて出力端
１に出力信号が出力される。この出力信号は半導体集積
回路装置の内部回路に供給される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の入力回路においては、入力信号の電圧ＶINが電
源電圧ＶDDより高い場合でも、ＭＯＳトランジスタ
ＭP1，ＭN1のゲート電極には電圧ＶINが直接印加され
る。このため、Ｎチャネル型ＭＯＳトランジスタＭN1の
ゲート電極と半導体基板との間にも電源電圧ＶDDを超え
る電圧が印加されることになる。ゲート電極と半導体基
板との間の耐圧が大きければ問題はないが、半導体集積
回路装置の微細化によりゲート酸化膜を薄くすると、ト
ランジスタの耐圧は約５Ｖ以下に低下してしまう。この
場合、半導体集積回路装置の内部回路のトランジスタは
電源電圧を例えば３．３Ｖと低くすることにより、その
ゲート電極と半導体基板との間には耐圧以下の電圧しか
印加されないようにすることができる。
た従来の入力回路においては、入力信号の電圧ＶINが電
源電圧ＶDDより高い場合でも、ＭＯＳトランジスタ
ＭP1，ＭN1のゲート電極には電圧ＶINが直接印加され
る。このため、Ｎチャネル型ＭＯＳトランジスタＭN1の
ゲート電極と半導体基板との間にも電源電圧ＶDDを超え
る電圧が印加されることになる。ゲート電極と半導体基
板との間の耐圧が大きければ問題はないが、半導体集積
回路装置の微細化によりゲート酸化膜を薄くすると、ト
ランジスタの耐圧は約５Ｖ以下に低下してしまう。この
場合、半導体集積回路装置の内部回路のトランジスタは
電源電圧を例えば３．３Ｖと低くすることにより、その
ゲート電極と半導体基板との間には耐圧以下の電圧しか
印加されないようにすることができる。
【０００５】図５は図４に示す入力回路におけるゲート
電極と半導体基板との間の電圧（ゲート・基板間電圧）
と、入力信号の電圧ＶINとの関係を示すグラフ図であ
る。半導体集積回路装置の入力回路には外部からの入力
信号が直接供給されるため、入力回路のＮチャネル型Ｍ
ＯＳトランジスタＭN1のゲート電極と半導体基板との間
には電源電圧ＶDDを超える例えば約５Ｖの電圧ＶINが印
加される場合がある。そして、この電圧ＶINがＮチャネ
ル型ＭＯＳトランジスタＭN1のゲート電極と半導体基板
との間の耐圧を超えると、Ｎチャネル型ＭＯＳトランジ
スタＭN1が破壊されてしまう。
電極と半導体基板との間の電圧（ゲート・基板間電圧）
と、入力信号の電圧ＶINとの関係を示すグラフ図であ
る。半導体集積回路装置の入力回路には外部からの入力
信号が直接供給されるため、入力回路のＮチャネル型Ｍ
ＯＳトランジスタＭN1のゲート電極と半導体基板との間
には電源電圧ＶDDを超える例えば約５Ｖの電圧ＶINが印
加される場合がある。そして、この電圧ＶINがＮチャネ
ル型ＭＯＳトランジスタＭN1のゲート電極と半導体基板
との間の耐圧を超えると、Ｎチャネル型ＭＯＳトランジ
スタＭN1が破壊されてしまう。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、入力端に電源電圧以上の高電圧が印加され
た場合にＭＯＳトランジスタが破壊されること防止でき
る入力回路を提供することを目的とする。
のであって、入力端に電源電圧以上の高電圧が印加され
た場合にＭＯＳトランジスタが破壊されること防止でき
る入力回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る入力回路
は、そのゲート電極が入力端に接続されそのソース電極
が高電位側電源端子に接続されそのドレイン電極が出力
端に接続されたＰチャネル型ＭＯＳトランジスタと、そ
のソース電極が低電位側電源端子に接続されそのドレイ
ン電極が前記出力端に接続された第１のＮチャネル型Ｍ
ＯＳトランジスタと、そのゲート電極が前記高電位側電
源端子に接続されそのソース電極が前記入力端に接続さ
れそのドレイン電極が前記第１のＮチャネル型ＭＯＳト
ランジスタのゲート電極に接続された第２のＮチャネル
型ＭＯＳトランジスタとを有することを特徴とする。
は、そのゲート電極が入力端に接続されそのソース電極
が高電位側電源端子に接続されそのドレイン電極が出力
端に接続されたＰチャネル型ＭＯＳトランジスタと、そ
のソース電極が低電位側電源端子に接続されそのドレイ
ン電極が前記出力端に接続された第１のＮチャネル型Ｍ
ＯＳトランジスタと、そのゲート電極が前記高電位側電
源端子に接続されそのソース電極が前記入力端に接続さ
れそのドレイン電極が前記第１のＮチャネル型ＭＯＳト
ランジスタのゲート電極に接続された第２のＮチャネル
型ＭＯＳトランジスタとを有することを特徴とする。
【０００８】
【作用】本発明においては、高電位側電源端子と低電位
側電源端子との間に直列接続されたＰチャネル型ＭＯＳ
トランジスタ及び第１のＮチャネル型ＭＯＳトランジス
タがインバータ回路を構成しており、入力端に入力され
る入力信号は前記Ｐチャネル型ＭＯＳトランジスタのゲ
ート電極に直接供給されると共に、第２のＮチャネル型
ＭＯＳトランジスタを介して前記第１のＮチャネル型Ｍ
ＯＳトランジスタのゲート電極に供給される。このた
め、前記入力信号の電圧が前記第２のＮチャネル型ＭＯ
Ｓトランジスタのしきい値電圧及び基板電圧に基づく所
定値よりも低い場合、前記第２のＮチャネル型ＭＯＳト
ランジスタが導通しているので、前記入力信号の電圧は
そのまま前記第１のＮチャネル型ＭＯＳトランジスタの
ゲート電極に供給される。一方、入力信号の電圧が前記
所定値を超えると、前記第２のＮチャネル型ＭＯＳトラ
ンジスタが遮断状態になるため、前記第１のＮチャネル
型ＭＯＳトランジスタのゲート電圧は前記所定値よりも
高くなることはない。従って、入力端に電源電圧以上の
高電圧が印加された場合でも、前記第１のＮチャネル型
ＭＯＳトランジスタのゲート電極と半導体基板との間の
電圧がその耐圧を超えることを防止でき、前記第１のＮ
チャネル型ＭＯＳトランジスタが破壊されることを防止
できる。これにより、半導体集積回路装置をより一層微
細化することができる。
側電源端子との間に直列接続されたＰチャネル型ＭＯＳ
トランジスタ及び第１のＮチャネル型ＭＯＳトランジス
タがインバータ回路を構成しており、入力端に入力され
る入力信号は前記Ｐチャネル型ＭＯＳトランジスタのゲ
ート電極に直接供給されると共に、第２のＮチャネル型
ＭＯＳトランジスタを介して前記第１のＮチャネル型Ｍ
ＯＳトランジスタのゲート電極に供給される。このた
め、前記入力信号の電圧が前記第２のＮチャネル型ＭＯ
Ｓトランジスタのしきい値電圧及び基板電圧に基づく所
定値よりも低い場合、前記第２のＮチャネル型ＭＯＳト
ランジスタが導通しているので、前記入力信号の電圧は
そのまま前記第１のＮチャネル型ＭＯＳトランジスタの
ゲート電極に供給される。一方、入力信号の電圧が前記
所定値を超えると、前記第２のＮチャネル型ＭＯＳトラ
ンジスタが遮断状態になるため、前記第１のＮチャネル
型ＭＯＳトランジスタのゲート電圧は前記所定値よりも
高くなることはない。従って、入力端に電源電圧以上の
高電圧が印加された場合でも、前記第１のＮチャネル型
ＭＯＳトランジスタのゲート電極と半導体基板との間の
電圧がその耐圧を超えることを防止でき、前記第１のＮ
チャネル型ＭＯＳトランジスタが破壊されることを防止
できる。これにより、半導体集積回路装置をより一層微
細化することができる。
【０００９】なお、本実施例においては、第２のＮチャ
ネル型ＭＯＳトランジスタのしきい値電圧は第１のＮチ
ャネル型ＭＯＳトランジスタのしきい値電圧よりも０Ｖ
に近い値であることが好ましい。この場合、第２のＮチ
ャネル型ＭＯＳトランジスタは第１のＮチャネル型ＭＯ
Ｓトランジスタのゲート電圧を抑制し、Ｐチャネル型Ｍ
ＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトラン
ジスタはインバータ回路として確実に機能する。
ネル型ＭＯＳトランジスタのしきい値電圧は第１のＮチ
ャネル型ＭＯＳトランジスタのしきい値電圧よりも０Ｖ
に近い値であることが好ましい。この場合、第２のＮチ
ャネル型ＭＯＳトランジスタは第１のＮチャネル型ＭＯ
Ｓトランジスタのゲート電圧を抑制し、Ｐチャネル型Ｍ
ＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトラン
ジスタはインバータ回路として確実に機能する。
【００１０】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１１】図１は本発明の第１の実施例に係る入力回
路を示す回路図である。Ｐチャネル型ＭＯＳトランジス
タＭP1はそのゲート電極が入力端２に接続され、そのソ
ース電極が高電位側電源端子ＶDDに接続され、そのドレ
イン電極が出力端１に接続されている。Ｎチャネル型Ｍ
ＯＳトランジスタＭN1はそのソース電極が低電位側電源
端子ＧＮＤに接続され、そのドレイン電極が出力端１に
接続されている。Ｎチャネル型ＭＯＳトランジスタＭN2
はそのゲート電極が高電位側電源端子ＶDDに接続され、
そのソース電極が入力端２に接続され、そのドレイン電
極がＮチャネル型ＭＯＳトランジスタＭN1のゲート電極
に接続されている。なお、ＭＯＳトランジスタＭP1，Ｍ
N1は入力バッファとなるインバータ回路を構成してい
る。
路を示す回路図である。Ｐチャネル型ＭＯＳトランジス
タＭP1はそのゲート電極が入力端２に接続され、そのソ
ース電極が高電位側電源端子ＶDDに接続され、そのドレ
イン電極が出力端１に接続されている。Ｎチャネル型Ｍ
ＯＳトランジスタＭN1はそのソース電極が低電位側電源
端子ＧＮＤに接続され、そのドレイン電極が出力端１に
接続されている。Ｎチャネル型ＭＯＳトランジスタＭN2
はそのゲート電極が高電位側電源端子ＶDDに接続され、
そのソース電極が入力端２に接続され、そのドレイン電
極がＮチャネル型ＭＯＳトランジスタＭN1のゲート電極
に接続されている。なお、ＭＯＳトランジスタＭP1，Ｍ
N1は入力バッファとなるインバータ回路を構成してい
る。
【００１２】次に、上述した入力回路の動作について説
明する。図２は図１に示す入力回路におけるゲート電極
と半導体基板との間の電圧（ゲート・基板間電圧）と、
入力信号の電圧ＶINとの関係を示すグラフ図である。
明する。図２は図１に示す入力回路におけるゲート電極
と半導体基板との間の電圧（ゲート・基板間電圧）と、
入力信号の電圧ＶINとの関係を示すグラフ図である。
【００１３】Ｎチャネル型ＭＯＳトランジスタＭN2のし
きい値電圧をＶTN2 とすると、入力端２に入力される入
力信号の電圧ＶINがＶDD−ＶTN2 未満である場合、Ｎチ
ャネル型ＭＯＳトランジスタＭN2が導通しているので、
入力信号の電圧ＶINはそのままＮチャネル型ＭＯＳトラ
ンジスタＭN1のゲート電極に伝達される。一方、入力信
号の電圧ＶINがＶDD−ＶTN2 を超えると、Ｎチャネル型
ＭＯＳトランジスタＭN2が遮断状態になるため、Ｎチャ
ネル型ＭＯＳトランジスタＭN1のゲート電極の電圧はＶ
DD−ＶTN2 よりも高くなることはない。従って、Ｐチャ
ネル型ＭＯＳトランジスタＭP1のゲート・基板間電圧は
ＶIN−ＶDDとなり、Ｎチャネル型ＭＯＳトランジスタＭ
N1のゲート・基板間電圧はＶIN＜ＶDD−ＶTN2 である場
合にＶINとなり、ＶIN≧ＶDD−ＶTN2 である場合にはＶ
DD−ＶTN2 となる。なお、Ｎチャネル型ＭＯＳトランジ
スタＭN2のゲート・基板間電圧は常にＶDDである。
きい値電圧をＶTN2 とすると、入力端２に入力される入
力信号の電圧ＶINがＶDD−ＶTN2 未満である場合、Ｎチ
ャネル型ＭＯＳトランジスタＭN2が導通しているので、
入力信号の電圧ＶINはそのままＮチャネル型ＭＯＳトラ
ンジスタＭN1のゲート電極に伝達される。一方、入力信
号の電圧ＶINがＶDD−ＶTN2 を超えると、Ｎチャネル型
ＭＯＳトランジスタＭN2が遮断状態になるため、Ｎチャ
ネル型ＭＯＳトランジスタＭN1のゲート電極の電圧はＶ
DD−ＶTN2 よりも高くなることはない。従って、Ｐチャ
ネル型ＭＯＳトランジスタＭP1のゲート・基板間電圧は
ＶIN−ＶDDとなり、Ｎチャネル型ＭＯＳトランジスタＭ
N1のゲート・基板間電圧はＶIN＜ＶDD−ＶTN2 である場
合にＶINとなり、ＶIN≧ＶDD−ＶTN2 である場合にはＶ
DD−ＶTN2 となる。なお、Ｎチャネル型ＭＯＳトランジ
スタＭN2のゲート・基板間電圧は常にＶDDである。
【００１４】例えば、電源電圧ＶDDを３．３Ｖとし、Ｎ
チャネル型ＭＯＳトランジスタＭN2のしきい値電圧Ｖ
TN2 を０．５Ｖとし、各ＭＯＳトランジスタのゲート・
基板間電圧の耐圧を絶対値で４Ｖとし、入力端２に入力
される入力信号の電圧ＶINが０乃至５Ｖの範囲で変化す
るものとする。この場合、入力信号の電圧ＶINが０Ｖで
あると、Ｎチャネル型ＭＯＳトランジスタＭN2が導通
し、ＭＯＳトランジスタＭN1，ＭP1のゲート電極には０
Ｖが与えられるため、Ｐチャネル型ＭＯＳトランジスタ
ＭP1のゲート・基板間電圧は−３．３Ｖとなり、Ｎチャ
ネル型ＭＯＳトランジスタＭN1のゲート・基板間電圧は
０Ｖとなり、Ｎチャネル型ＭＯＳトランジスタＭN2のゲ
ート・基板間電圧は３．３Ｖとなる。このため、各ＭＯ
Ｓトランジスタのゲート・基板間電圧の絶対値は４Ｖ以
下であってその耐圧を超えることはない。一方、入力信
号の電圧ＶINが５Ｖに変化すると、ＭＯＳトランジスタ
ＭP1のゲート電極には５Ｖが与えられるものの、Ｎチャ
ネル型ＭＯＳトランジスタＭN2が遮断状態になるため、
ＭＯＳトランジスタＭN1のゲート電極には２．８（＝
３．３−０．５）Ｖまでしか与えられない。このため、
Ｐチャネル型ＭＯＳトランジスタＭP1のゲート・基板間
電圧は１．７Ｖとなり、Ｎチャネル型ＭＯＳトランジス
タＭN1のゲート・基板間電圧は２．８Ｖに抑制される。
なお、Ｎチャネル型ＭＯＳトランジスタＭN1はそのゲー
ト電極の電圧が２．８Ｖまで上昇すれば十分に導通状態
になるので、この入力回路は通常のインバータとして機
能することができる。従って、入力信号の電圧ＶINが０
乃至５Ｖの範囲で変化しても、各ＭＯＳトランジスタの
ゲート・基板間電圧の絶対値は４Ｖ以下であってその耐
圧を超えることはない。これにより、半導体集積回路装
置を微細化しても、入力端２に電源電圧ＶDD以上の高電
圧が印加された場合に入力回路のＭＯＳトランジスタが
破壊されること防止できる。
チャネル型ＭＯＳトランジスタＭN2のしきい値電圧Ｖ
TN2 を０．５Ｖとし、各ＭＯＳトランジスタのゲート・
基板間電圧の耐圧を絶対値で４Ｖとし、入力端２に入力
される入力信号の電圧ＶINが０乃至５Ｖの範囲で変化す
るものとする。この場合、入力信号の電圧ＶINが０Ｖで
あると、Ｎチャネル型ＭＯＳトランジスタＭN2が導通
し、ＭＯＳトランジスタＭN1，ＭP1のゲート電極には０
Ｖが与えられるため、Ｐチャネル型ＭＯＳトランジスタ
ＭP1のゲート・基板間電圧は−３．３Ｖとなり、Ｎチャ
ネル型ＭＯＳトランジスタＭN1のゲート・基板間電圧は
０Ｖとなり、Ｎチャネル型ＭＯＳトランジスタＭN2のゲ
ート・基板間電圧は３．３Ｖとなる。このため、各ＭＯ
Ｓトランジスタのゲート・基板間電圧の絶対値は４Ｖ以
下であってその耐圧を超えることはない。一方、入力信
号の電圧ＶINが５Ｖに変化すると、ＭＯＳトランジスタ
ＭP1のゲート電極には５Ｖが与えられるものの、Ｎチャ
ネル型ＭＯＳトランジスタＭN2が遮断状態になるため、
ＭＯＳトランジスタＭN1のゲート電極には２．８（＝
３．３−０．５）Ｖまでしか与えられない。このため、
Ｐチャネル型ＭＯＳトランジスタＭP1のゲート・基板間
電圧は１．７Ｖとなり、Ｎチャネル型ＭＯＳトランジス
タＭN1のゲート・基板間電圧は２．８Ｖに抑制される。
なお、Ｎチャネル型ＭＯＳトランジスタＭN1はそのゲー
ト電極の電圧が２．８Ｖまで上昇すれば十分に導通状態
になるので、この入力回路は通常のインバータとして機
能することができる。従って、入力信号の電圧ＶINが０
乃至５Ｖの範囲で変化しても、各ＭＯＳトランジスタの
ゲート・基板間電圧の絶対値は４Ｖ以下であってその耐
圧を超えることはない。これにより、半導体集積回路装
置を微細化しても、入力端２に電源電圧ＶDD以上の高電
圧が印加された場合に入力回路のＭＯＳトランジスタが
破壊されること防止できる。
【００１５】図３は本発明に第２の実施例に係る入力回
路を示す回路図である。なお、本実施例は第１の実施例
にノイズ低減用の抵抗Ｒ1 を挿入したものであるので、
図３において図１と同一物には同一符号を付してその部
分の詳細な説明は省略する。
路を示す回路図である。なお、本実施例は第１の実施例
にノイズ低減用の抵抗Ｒ1 を挿入したものであるので、
図３において図１と同一物には同一符号を付してその部
分の詳細な説明は省略する。
【００１６】即ち、抵抗Ｒ1 はその一端がＮチャネル型
ＭＯＳトランジスタＭN2のゲート電極及び電源端子ＶDD
に接続され、その他端がＮチャネル型ＭＯＳトランジス
タＭN2のドレイン電極及びＮチャネル型ＭＯＳトランジ
スタＭN1のゲート電極に接続されている。
ＭＯＳトランジスタＭN2のゲート電極及び電源端子ＶDD
に接続され、その他端がＮチャネル型ＭＯＳトランジス
タＭN2のドレイン電極及びＮチャネル型ＭＯＳトランジ
スタＭN1のゲート電極に接続されている。
【００１７】図１に示す入力回路では、入力信号の電圧
ＶINがＶDD−ＶTN2 以上になった場合にＮチャネル型Ｍ
ＯＳトランジスタＭN2が遮断状態になるので、Ｎチャネ
ル型ＭＯＳトランジスタＭN1のゲート電極はハイインピ
ーダンス状態になり、ノイズの影響を受けやすい。しか
し、図３に示すように、電源端子ＶDDとＮチャネル型Ｍ
ＯＳトランジスタＭN1のゲート電極との間に抵抗Ｒ1 を
挿入することにより、Ｎチャネル型ＭＯＳトランジスタ
ＭN1のゲート電圧をＶDDに固定する。これにより、第１
の実施例に比してノイズによる影響を低減することがで
きる。
ＶINがＶDD−ＶTN2 以上になった場合にＮチャネル型Ｍ
ＯＳトランジスタＭN2が遮断状態になるので、Ｎチャネ
ル型ＭＯＳトランジスタＭN1のゲート電極はハイインピ
ーダンス状態になり、ノイズの影響を受けやすい。しか
し、図３に示すように、電源端子ＶDDとＮチャネル型Ｍ
ＯＳトランジスタＭN1のゲート電極との間に抵抗Ｒ1 を
挿入することにより、Ｎチャネル型ＭＯＳトランジスタ
ＭN1のゲート電圧をＶDDに固定する。これにより、第１
の実施例に比してノイズによる影響を低減することがで
きる。
【００１８】
【発明の効果】以上説明したように本発明によれば、イ
ンバータ回路を構成する第１のＮチャネル型ＭＯＳトラ
ンジスタのゲート電極と入力端との間に第２のＮチャネ
ル型ＭＯＳトランジスタを接続し、この第２のＮチャネ
ル型ＭＯＳトランジスタのゲート電極を高電位側電源端
子に接続するから、前記入力端に入力される入力信号の
電圧が電源電圧を超えても、前記第１のＮチャネル型Ｍ
ＯＳトランジスタのゲート電極と半導体基板との間にか
かる電圧がその耐圧を超えることを防止でき、前記第１
のＮチャネル型ＭＯＳトランジスタが破壊されることを
防止できる。これにより、半導体集積回路装置をより一
層微細化することができる。
ンバータ回路を構成する第１のＮチャネル型ＭＯＳトラ
ンジスタのゲート電極と入力端との間に第２のＮチャネ
ル型ＭＯＳトランジスタを接続し、この第２のＮチャネ
ル型ＭＯＳトランジスタのゲート電極を高電位側電源端
子に接続するから、前記入力端に入力される入力信号の
電圧が電源電圧を超えても、前記第１のＮチャネル型Ｍ
ＯＳトランジスタのゲート電極と半導体基板との間にか
かる電圧がその耐圧を超えることを防止でき、前記第１
のＮチャネル型ＭＯＳトランジスタが破壊されることを
防止できる。これにより、半導体集積回路装置をより一
層微細化することができる。
【図１】本発明の第１の実施例に係る入力回路を示す回
路図である。
路図である。
【図２】図１に示す入力回路におけるゲート電極と半導
体基板との間の電圧と、入力信号の電圧ＶINとの関係を
示すグラフ図である。
体基板との間の電圧と、入力信号の電圧ＶINとの関係を
示すグラフ図である。
【図３】本発明の第２の実施例に係る入力回路を示す回
路図である。
路図である。
【図４】従来の入力回路を示す回路図である。
【図５】図４に示す入力回路におけるゲート電極と半導
体基板との間の電圧と、入力信号の電圧ＶINとの関係を
示すグラフ図である。
体基板との間の電圧と、入力信号の電圧ＶINとの関係を
示すグラフ図である。
１；出力端 ２；入力端 ＭP1；Ｐチャネル型ＭＯＳトランジスタ ＭN1，ＭN2；Ｎチャネル型ＭＯＳトランジスタ Ｒ1 ：抵抗 ＶDD；高電位側電源端子 ＧＮＤ；低電位側電源端子
Claims (1)
- 【請求項１】 そのゲート電極が入力端に接続されその
ソース電極が高電位側電源端子に接続されそのドレイン
電極が出力端に接続されたＰチャネル型ＭＯＳトランジ
スタと、そのソース電極が低電位側電源端子に接続され
そのドレイン電極が前記出力端に接続された第１のＮチ
ャネル型ＭＯＳトランジスタと、そのゲート電極が前記
高電位側電源端子に接続されそのソース電極が前記入力
端に接続されそのドレイン電極が前記第１のＮチャネル
型ＭＯＳトランジスタのゲート電極に接続された第２の
Ｎチャネル型ＭＯＳトランジスタとを有することを特徴
とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245177A JPH0563540A (ja) | 1991-08-29 | 1991-08-29 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245177A JPH0563540A (ja) | 1991-08-29 | 1991-08-29 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563540A true JPH0563540A (ja) | 1993-03-12 |
Family
ID=17129759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245177A Pending JPH0563540A (ja) | 1991-08-29 | 1991-08-29 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563540A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169250A (ja) * | 1992-11-30 | 1994-06-14 | Mitsubishi Electric Corp | 半導体集積回路装置の入力回路 |
| US5465054A (en) * | 1994-04-08 | 1995-11-07 | Vivid Semiconductor, Inc. | High voltage CMOS logic using low voltage CMOS process |
| US5604449A (en) * | 1996-01-29 | 1997-02-18 | Vivid Semiconductor, Inc. | Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes |
| US5696397A (en) * | 1995-04-28 | 1997-12-09 | Nec Corporation | Input protection circuit and method of fabricating semiconductor integrated circuit |
| US6653884B2 (en) | 2000-07-28 | 2003-11-25 | Denso Corporation | Input interface circuit for semiconductor integrated circuit device |
-
1991
- 1991-08-29 JP JP3245177A patent/JPH0563540A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169250A (ja) * | 1992-11-30 | 1994-06-14 | Mitsubishi Electric Corp | 半導体集積回路装置の入力回路 |
| US5465054A (en) * | 1994-04-08 | 1995-11-07 | Vivid Semiconductor, Inc. | High voltage CMOS logic using low voltage CMOS process |
| US5696397A (en) * | 1995-04-28 | 1997-12-09 | Nec Corporation | Input protection circuit and method of fabricating semiconductor integrated circuit |
| US5604449A (en) * | 1996-01-29 | 1997-02-18 | Vivid Semiconductor, Inc. | Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes |
| US6653884B2 (en) | 2000-07-28 | 2003-11-25 | Denso Corporation | Input interface circuit for semiconductor integrated circuit device |
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