JPH06343033A - 論理回路 - Google Patents
論理回路Info
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- JPH06343033A JPH06343033A JP3013749A JP1374991A JPH06343033A JP H06343033 A JPH06343033 A JP H06343033A JP 3013749 A JP3013749 A JP 3013749A JP 1374991 A JP1374991 A JP 1374991A JP H06343033 A JPH06343033 A JP H06343033A
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- transistor
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Abstract
(57)【要約】
【目的】 電源電圧ＶＤＤを低くしたり、或いはゲート
酸化膜を厚くしたりすることなくＣＭＯＳトランジスタ
の耐圧を向上させるようにする。 【構成】 ダイオード接続したＭＯＳトランジスタをＣ
ＭＯＳトランジスタの電源側およびグランド側にそれぞ
れ接続し、出力信号の電圧値がハイレベル側において上
記ダイオード接続トランジスタのしきい値電圧分だけ低
下させるようにするとともに、ローレベル側においては
上記ＣＭＯＳトランジスタのしきい値電圧分だけ上昇さ
せるようにして、上記ＣＭＯＳトランジスタを構成する
各トランジスタのゲートとドレインとの間、ゲートとソ
ースとの間、およびドレインとソースとの間に印加され
る電圧値を低下させる。
酸化膜を厚くしたりすることなくＣＭＯＳトランジスタ
の耐圧を向上させるようにする。 【構成】 ダイオード接続したＭＯＳトランジスタをＣ
ＭＯＳトランジスタの電源側およびグランド側にそれぞ
れ接続し、出力信号の電圧値がハイレベル側において上
記ダイオード接続トランジスタのしきい値電圧分だけ低
下させるようにするとともに、ローレベル側においては
上記ＣＭＯＳトランジスタのしきい値電圧分だけ上昇さ
せるようにして、上記ＣＭＯＳトランジスタを構成する
各トランジスタのゲートとドレインとの間、ゲートとソ
ースとの間、およびドレインとソースとの間に印加され
る電圧値を低下させる。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に係わり、特に
薄膜トランジスタＴＦＴにより構成される論理回路の耐
圧を向上させるものに用いて好適なものである。
薄膜トランジスタＴＦＴにより構成される論理回路の耐
圧を向上させるものに用いて好適なものである。
【０００２】
【従来の技術】ソース電極がグランドに接続されたＮＭ
ＯＳトランジスタと、ソース電極が電源Ｖｄｄに接続さ
れたＰＭＯＳトランジスタとからなるＣＭＯＳトランジ
スタを用いた回路が種々の分野で用いられている（例え
ば特開平１−１１４１１７号公報）。また、このような
ＣＭＯＳトランジスタをＴＦＴ（Thin Film Transisto
r）で形成し、このＣＭＯＳトランジスタで論理回路を
構成することもある。図７（ａ）は、ＴＦＴ構成のＣＭ
ＯＳインバータを示す回路図である。このＣＭＯＳイン
バータ１０は、ＰＭＯＳトランジスタｍｐ１のドレイン
電極と、ＮＭＯＳトランジスタｍｎ１のドレイン電極と
を接続して構成したもので、上記ＰＭＯＳトランジスタ
ｍｐ１のソース電極が電源Ｖｄｄに接続されているとと
もに、ＮＭＯＳトランジスタｍｎ１のソース電極がグラ
ンドＧｎｄに接続されている。また、各ＭＯＳトランジ
スタのゲート電極は共通に接続され、ここに入力信号電
圧Ｖｉｎが与えられる。
ＯＳトランジスタと、ソース電極が電源Ｖｄｄに接続さ
れたＰＭＯＳトランジスタとからなるＣＭＯＳトランジ
スタを用いた回路が種々の分野で用いられている（例え
ば特開平１−１１４１１７号公報）。また、このような
ＣＭＯＳトランジスタをＴＦＴ（Thin Film Transisto
r）で形成し、このＣＭＯＳトランジスタで論理回路を
構成することもある。図７（ａ）は、ＴＦＴ構成のＣＭ
ＯＳインバータを示す回路図である。このＣＭＯＳイン
バータ１０は、ＰＭＯＳトランジスタｍｐ１のドレイン
電極と、ＮＭＯＳトランジスタｍｎ１のドレイン電極と
を接続して構成したもので、上記ＰＭＯＳトランジスタ
ｍｐ１のソース電極が電源Ｖｄｄに接続されているとと
もに、ＮＭＯＳトランジスタｍｎ１のソース電極がグラ
ンドＧｎｄに接続されている。また、各ＭＯＳトランジ
スタのゲート電極は共通に接続され、ここに入力信号電
圧Ｖｉｎが与えられる。
【０００３】上記のように構成されたＣＭＯＳインバー
タ１０の入力／出力特性は、図７（ｂ）の特性図に示す
ように、０電位および電源電圧ＶＤＤとの間で変化する
特性となり、ＣＭＯＳインバータ１０の両端に印加され
る電圧と同じ大きさの電圧ＶＤＤの信号が出力電圧Ｖｏ
ｕｔとして出力端子から出力される。このような出力電
圧Ｖｏｕｔが出力端子から出力されると、ＣＭＯＳイン
バータ１０の両端に印加される電圧ＶＤＤと同じ大きさ
の電圧が、各ＭＯＳトランジスタｍｐ１およびｍｎ１の
ドレインとソースとの間に印加されることになる。ま
た、同様に、各トランジスタｍｐ１およびｍｎ１のゲー
トとドレインとの間、或いはゲートとソースとの間にも
最大で上記電源電圧ＶＤＤと同じ大きさの電圧が印加さ
れる。
タ１０の入力／出力特性は、図７（ｂ）の特性図に示す
ように、０電位および電源電圧ＶＤＤとの間で変化する
特性となり、ＣＭＯＳインバータ１０の両端に印加され
る電圧と同じ大きさの電圧ＶＤＤの信号が出力電圧Ｖｏ
ｕｔとして出力端子から出力される。このような出力電
圧Ｖｏｕｔが出力端子から出力されると、ＣＭＯＳイン
バータ１０の両端に印加される電圧ＶＤＤと同じ大きさ
の電圧が、各ＭＯＳトランジスタｍｐ１およびｍｎ１の
ドレインとソースとの間に印加されることになる。ま
た、同様に、各トランジスタｍｐ１およびｍｎ１のゲー
トとドレインとの間、或いはゲートとソースとの間にも
最大で上記電源電圧ＶＤＤと同じ大きさの電圧が印加さ
れる。
【０００４】
【発明が解決しようとする課題】薄膜トランジスタＴＦ
Ｔは、シリコン基板上に作成された一般のＭＯＳトラン
ジスタ（バルクトランジスタ）と比較して、ゲート電極
の耐圧が低く、特に、ゲートとドレインとの間、および
ゲートとソースとの間の耐圧が低い。このため、薄膜ト
ランジスタＴＦＴを使用する場合には、耐圧上の制約を
大きく受ける不都合があった。特に、高温動作を行うと
ゲート絶縁膜が著しく劣化しやすくなってしまう欠点が
あった。
Ｔは、シリコン基板上に作成された一般のＭＯＳトラン
ジスタ（バルクトランジスタ）と比較して、ゲート電極
の耐圧が低く、特に、ゲートとドレインとの間、および
ゲートとソースとの間の耐圧が低い。このため、薄膜ト
ランジスタＴＦＴを使用する場合には、耐圧上の制約を
大きく受ける不都合があった。特に、高温動作を行うと
ゲート絶縁膜が著しく劣化しやすくなってしまう欠点が
あった。
【０００５】そこで、ゲート耐圧が低いという問題を回
避するために電源電圧ＶＤＤを低くしたり、またはゲー
ト酸化膜を厚くする等の対策が考えられる。しかし、電
源電圧ＶＤＤを低くすると、所望の回路特性が得られな
くなってしまう不都合が生じる。また、ゲート酸化膜を
厚くするとしきい値電圧Ｖｔｈが上がってしまうので、
それに伴い種々の副作用（悪影響）が発生する問題があ
った。本発明は上述の問題点に鑑み、ＣＭＯＳトランジ
スタを構成する各トランジスタのゲートとドレインとの
間、ゲートとソースとの間およびドレインとソースとの
間に印加される電圧の大きさを低減し、電源電圧ＶＤＤ
を低くしたり、或いはゲート酸化膜を厚くしたりするこ
となく耐圧を向上させるようにすることを目的とする。
避するために電源電圧ＶＤＤを低くしたり、またはゲー
ト酸化膜を厚くする等の対策が考えられる。しかし、電
源電圧ＶＤＤを低くすると、所望の回路特性が得られな
くなってしまう不都合が生じる。また、ゲート酸化膜を
厚くするとしきい値電圧Ｖｔｈが上がってしまうので、
それに伴い種々の副作用（悪影響）が発生する問題があ
った。本発明は上述の問題点に鑑み、ＣＭＯＳトランジ
スタを構成する各トランジスタのゲートとドレインとの
間、ゲートとソースとの間およびドレインとソースとの
間に印加される電圧の大きさを低減し、電源電圧ＶＤＤ
を低くしたり、或いはゲート酸化膜を厚くしたりするこ
となく耐圧を向上させるようにすることを目的とする。
【０００６】
【課題を解決するための手段】本発明の論理回路は、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタとからなる
ＣＭＯＳトランジスタにより構成される回路本体部と、
上記ＰＭＯＳトランジスタと電源との間に、ダイオード
接続されて設けられている第１のレベルシフト用ＭＯＳ
トランジスタと、上記第１のレベルシフト用ＭＯＳトラ
ンジスタと同様にダイオード接続された状態で上記ＮＭ
ＯＳトランジスタとグランドとの間に設けられている第
２のレベルシフト用ＭＯＳトランジスタとを具備してい
る。
ＭＯＳトランジスタとＮＭＯＳトランジスタとからなる
ＣＭＯＳトランジスタにより構成される回路本体部と、
上記ＰＭＯＳトランジスタと電源との間に、ダイオード
接続されて設けられている第１のレベルシフト用ＭＯＳ
トランジスタと、上記第１のレベルシフト用ＭＯＳトラ
ンジスタと同様にダイオード接続された状態で上記ＮＭ
ＯＳトランジスタとグランドとの間に設けられている第
２のレベルシフト用ＭＯＳトランジスタとを具備してい
る。
【０００７】
【作用】ダイオード接続したＭＯＳトランジスタをＣＭ
ＯＳトランジスタの電源側およびグランド側にそれぞれ
接続することにより、出力信号の電圧値がハイレベル側
において上記ダイオード接続トランジスタのしきい値電
圧分だけ低下するとともに、ローレベル側においては上
記しきい値電圧分だけ上昇する。これにより、上記出力
信号の電圧値は、（電源電圧−ＭＯＳトランジスタのし
きい値電圧）〜（グランドレベル＋ＭＯＳトランジスタ
のしきい値電圧）の間で変化することになり、出力信号
の振幅値が小さくなった分だけＣＭＯＳトランジスタを
構成する各トランジスタのゲートとドレインとの間、ゲ
ートとソースとの間、およびドレインとソースとの間に
印加される電圧の大きさが低下する。
ＯＳトランジスタの電源側およびグランド側にそれぞれ
接続することにより、出力信号の電圧値がハイレベル側
において上記ダイオード接続トランジスタのしきい値電
圧分だけ低下するとともに、ローレベル側においては上
記しきい値電圧分だけ上昇する。これにより、上記出力
信号の電圧値は、（電源電圧−ＭＯＳトランジスタのし
きい値電圧）〜（グランドレベル＋ＭＯＳトランジスタ
のしきい値電圧）の間で変化することになり、出力信号
の振幅値が小さくなった分だけＣＭＯＳトランジスタを
構成する各トランジスタのゲートとドレインとの間、ゲ
ートとソースとの間、およびドレインとソースとの間に
印加される電圧の大きさが低下する。
【０００８】
【実施例】図１は、本発明の一実施例を示すＣＭＯＳイ
ンバータの回路図で、図２は図１のＣＭＯＳインバータ
の伝達特性を示す特性図である。図１から明らかなよう
に、本実施例のＣＭＯＳインバータ１は、回路本体部１
ａと電源Ｖｄｄとの間に第２のＰＭＯＳトランジスタｍ
ｐ２を接続するとともに、回路本体部１ａとグランドＧ
ｎｄとの間に第２のＮＭＯＳトランジスタｍｎ２を接続
して構成している。
ンバータの回路図で、図２は図１のＣＭＯＳインバータ
の伝達特性を示す特性図である。図１から明らかなよう
に、本実施例のＣＭＯＳインバータ１は、回路本体部１
ａと電源Ｖｄｄとの間に第２のＰＭＯＳトランジスタｍ
ｐ２を接続するとともに、回路本体部１ａとグランドＧ
ｎｄとの間に第２のＮＭＯＳトランジスタｍｎ２を接続
して構成している。
【０００９】回路本体部１ａは、図７に示したＣＭＯＳ
インバータ１０と同様に構成されている。すなわち、Ｐ
ＭＯＳトランジスタｍｐ１のドレイン電極と、ＮＭＯＳ
トランジスタｍｎ１のドレイン電極とが接続されてい
る。そして、各ゲート電極は共通に接続され、ここに入
力信号電圧Ｖｉｎが与えられるようになされている。一
方、第２のＰＭＯＳトランジスタｍｐ２および第２のＮ
ＭＯＳトランジスタｍｎ２は、ゲート電極とドレイン電
極とが接続されている。したがって、これらのトランジ
スタｍｐ２およびｍｎ２はダイオードとして動作し、回
路本体部１ａに印加される電圧をレベルシフトする作用
を行う。
インバータ１０と同様に構成されている。すなわち、Ｐ
ＭＯＳトランジスタｍｐ１のドレイン電極と、ＮＭＯＳ
トランジスタｍｎ１のドレイン電極とが接続されてい
る。そして、各ゲート電極は共通に接続され、ここに入
力信号電圧Ｖｉｎが与えられるようになされている。一
方、第２のＰＭＯＳトランジスタｍｐ２および第２のＮ
ＭＯＳトランジスタｍｎ２は、ゲート電極とドレイン電
極とが接続されている。したがって、これらのトランジ
スタｍｐ２およびｍｎ２はダイオードとして動作し、回
路本体部１ａに印加される電圧をレベルシフトする作用
を行う。
【００１０】すなわち、例えば入力信号電圧Ｖｉｎが
“Ｌ”の場合、ＰＭＯＳトランジスタｍｐ１がオンする
とともに、ＮＭＯＳトランジスタｍｎ１がオフする。こ
れにより、出力電圧Ｖｏｕｔは電源電圧ＶＤＤに向かっ
て上昇する。しかし、本実施例の場合はダイオード接続
した第２のＰＭＯＳトランジスタｍｐ２がＰＭＯＳトラ
ンジスタｍｐ１と電源Ｖｄｄとの間に介設されているの
で、図２に示すように出力電圧Ｖｏｕｔの電圧レベル
は、電源電圧ＶＤＤから第２のＰＭＯＳトランジスタｍ
ｐ２のしきい値電圧Ｖｔｈｐだけ下がった値までしか上
昇しない。
“Ｌ”の場合、ＰＭＯＳトランジスタｍｐ１がオンする
とともに、ＮＭＯＳトランジスタｍｎ１がオフする。こ
れにより、出力電圧Ｖｏｕｔは電源電圧ＶＤＤに向かっ
て上昇する。しかし、本実施例の場合はダイオード接続
した第２のＰＭＯＳトランジスタｍｐ２がＰＭＯＳトラ
ンジスタｍｐ１と電源Ｖｄｄとの間に介設されているの
で、図２に示すように出力電圧Ｖｏｕｔの電圧レベル
は、電源電圧ＶＤＤから第２のＰＭＯＳトランジスタｍ
ｐ２のしきい値電圧Ｖｔｈｐだけ下がった値までしか上
昇しない。
【００１１】一方、入力信号電圧Ｖｉｎが“Ｈ”の場合
は、ＮＭＯＳトランジスタｍｎ１がオンするとともに、
ＰＭＯＳトランジスタｍｐ１がオフする。この場合は、
出力電圧ＶｏｕｔはグランドＧｎｄのレベルに向かって
低下するわけであるが、ダイオード接続した第２のＮＭ
ＯＳトランジスタｍｎ２が第１のＮＭＯＳトランジスタ
ｍｎ１とグランドＧｎｄとの間に介設されているので、
図２に示すようにこのトランジスタｍｎ１のしきい値Ｖ
ｔｈｎのレベル分だけ高い電位までしか低下しないこと
になる。
は、ＮＭＯＳトランジスタｍｎ１がオンするとともに、
ＰＭＯＳトランジスタｍｐ１がオフする。この場合は、
出力電圧ＶｏｕｔはグランドＧｎｄのレベルに向かって
低下するわけであるが、ダイオード接続した第２のＮＭ
ＯＳトランジスタｍｎ２が第１のＮＭＯＳトランジスタ
ｍｎ１とグランドＧｎｄとの間に介設されているので、
図２に示すようにこのトランジスタｍｎ１のしきい値Ｖ
ｔｈｎのレベル分だけ高い電位までしか低下しないこと
になる。
【００１２】したがって、本実施例の論理回路は、図３
に示すように振幅が０〜ＶＤＤの入力信号Ｖｉｎが与え
られた場合、出力電圧Ｖｏｕｔの振幅を（ＶＤＤ−｜Ｖ
ｔｈｐ｜）−（Ｖｔｈｎ）に抑えることができる。この
ため、出力信号の振幅値が小さくなった分だけＣＭＯＳ
トランジスタ構成する各ＭＯＳトランジスタのゲートと
ドレインとの間、ゲートとソースとの間、およびドレイ
ンとソースとの間に印加される電圧の大きさを小さくす
ることができ、その分だけ論理回路の耐圧を向上させる
ことができる。
に示すように振幅が０〜ＶＤＤの入力信号Ｖｉｎが与え
られた場合、出力電圧Ｖｏｕｔの振幅を（ＶＤＤ−｜Ｖ
ｔｈｐ｜）−（Ｖｔｈｎ）に抑えることができる。この
ため、出力信号の振幅値が小さくなった分だけＣＭＯＳ
トランジスタ構成する各ＭＯＳトランジスタのゲートと
ドレインとの間、ゲートとソースとの間、およびドレイ
ンとソースとの間に印加される電圧の大きさを小さくす
ることができ、その分だけ論理回路の耐圧を向上させる
ことができる。
【００１３】図４は、本実施例のＣＭＯＳインバータ１
を直列に複数段接続した例を示した回路図であり、振幅
値がＶＤＤで初段のＣＭＯＳインバータ１に入力された
信号Ｖｉｎを、（ＶＤＤ−｜Ｖｔｈｐ｜）−（Ｖｔｈ
ｎ）の振幅でもって良好に伝達できることがシミュレー
ションにより確認できた。
を直列に複数段接続した例を示した回路図であり、振幅
値がＶＤＤで初段のＣＭＯＳインバータ１に入力された
信号Ｖｉｎを、（ＶＤＤ−｜Ｖｔｈｐ｜）−（Ｖｔｈ
ｎ）の振幅でもって良好に伝達できることがシミュレー
ションにより確認できた。
【００１４】図５は、インバータ回路以外の論理回路を
構成した例を示し、図５の（ａ）はＮＡＮＤ回路を示
し、（ｂ）はＮＯＲ回路を示している。
構成した例を示し、図５の（ａ）はＮＡＮＤ回路を示
し、（ｂ）はＮＯＲ回路を示している。
【００１５】また、図６は電源Ｖｄｄ側およびグランド
Ｇｎｄ側にそれぞれ介設するダイオード接続ＭＯＳトラ
ンジスタの変形例を示したもので、（ａ）は電源Ｖｄｄ
側およびグランドＧｎｄ側の両方にＰＭＯＳトランジス
タをそれぞれ接続した例を示している。また、図６の
（ｂ）は、電源Ｖｄｄ側およびグランドＧｎｄ側の両方
にＮＭＯＳトランジスタをそれぞれ接続した例を示して
いる。更に、（ｃ）は、電源Ｖｄｄ側にＮＭＯＳトラン
ジスタを接続するとともに、グランドＧｎｄ側にＰＭＯ
Ｓトランジスタを接続した例を示している。このよう
に、ダイオード接続ＭＯＳトランジスタの極性を図１の
場合とは異ならせても、上述したＣＭＯＳインバータ１
と同様に出力信号の振幅を抑えることができ、耐圧を向
上させることができる。
Ｇｎｄ側にそれぞれ介設するダイオード接続ＭＯＳトラ
ンジスタの変形例を示したもので、（ａ）は電源Ｖｄｄ
側およびグランドＧｎｄ側の両方にＰＭＯＳトランジス
タをそれぞれ接続した例を示している。また、図６の
（ｂ）は、電源Ｖｄｄ側およびグランドＧｎｄ側の両方
にＮＭＯＳトランジスタをそれぞれ接続した例を示して
いる。更に、（ｃ）は、電源Ｖｄｄ側にＮＭＯＳトラン
ジスタを接続するとともに、グランドＧｎｄ側にＰＭＯ
Ｓトランジスタを接続した例を示している。このよう
に、ダイオード接続ＭＯＳトランジスタの極性を図１の
場合とは異ならせても、上述したＣＭＯＳインバータ１
と同様に出力信号の振幅を抑えることができ、耐圧を向
上させることができる。
【００１６】
【発明の効果】本発明は上述したように、ダイオード接
続したＭＯＳトランジスタをＣＭＯＳトランジスタの電
源側およびグランド側にそれぞれ接続したので、出力信
号の電圧値をハイレベル側において上記ダイオード接続
トランジスタのしきい値分だけ低下させることができる
とともに、ローレベル側において上記ダイオード接続ト
ランジスタのしきい値分だけ上昇させることができ、上
記出力信号の振幅を（電源電圧−ＭＯＳトランジスタの
しきい値電圧）〜（グランドレベル＋ＭＯＳトランジス
タのしきい値電圧）の間に抑えることができる。したが
って、出力信号の振幅値が小さくなった分だけＣＭＯＳ
トランジスタを構成する各トランジスタのゲートとドレ
インとの間、ゲートとソースとの間、およびドレインと
ソースとの間に印加される電圧を小さくすることができ
る。これにより、プロセス変更を行うことなく論理回路
の高耐圧化を達成することができ、信頼性を向上させる
ことができる。
続したＭＯＳトランジスタをＣＭＯＳトランジスタの電
源側およびグランド側にそれぞれ接続したので、出力信
号の電圧値をハイレベル側において上記ダイオード接続
トランジスタのしきい値分だけ低下させることができる
とともに、ローレベル側において上記ダイオード接続ト
ランジスタのしきい値分だけ上昇させることができ、上
記出力信号の振幅を（電源電圧−ＭＯＳトランジスタの
しきい値電圧）〜（グランドレベル＋ＭＯＳトランジス
タのしきい値電圧）の間に抑えることができる。したが
って、出力信号の振幅値が小さくなった分だけＣＭＯＳ
トランジスタを構成する各トランジスタのゲートとドレ
インとの間、ゲートとソースとの間、およびドレインと
ソースとの間に印加される電圧を小さくすることができ
る。これにより、プロセス変更を行うことなく論理回路
の高耐圧化を達成することができ、信頼性を向上させる
ことができる。
【図１】本発明の一実施例を示す論理回路の回路図であ
る。
る。
【図２】図１の回路の入力−出力特性図である。
【図３】図１の回路の入力波形と出力波形との関係を示
す特性図である。
す特性図である。
【図４】図１の回路を直列に複数個接続した例を示す回
路図である。
路図である。
【図５】他の論理回路を構成した例を示し、（ａ）はＮ
ＡＮＤ回路の回路図、（ｂ）はＮＯＲ回路の回路図であ
る。
ＡＮＤ回路の回路図、（ｂ）はＮＯＲ回路の回路図であ
る。
【図６】電源およびグランド側にそれぞれ介設するダイ
オード接続トランジスタの変形例を示し、（ａ）は両側
にＰＭＯＳトランジスタを介設した例を示し、（ｂ）は
両側にＮＭＯＳトランジスタを介設した例を示し，
（ｃ）は電源側にＮＭＯＳトランジスタを介設するとと
もに、グランド側にＰＭＯＳトランジスタを介設した例
を示している。
オード接続トランジスタの変形例を示し、（ａ）は両側
にＰＭＯＳトランジスタを介設した例を示し、（ｂ）は
両側にＮＭＯＳトランジスタを介設した例を示し，
（ｃ）は電源側にＮＭＯＳトランジスタを介設するとと
もに、グランド側にＰＭＯＳトランジスタを介設した例
を示している。
１ ＣＭＯＳインバータ １ａ インバータ回路本体部 ｍｐ１ 第１のＰＭＯＳトランジスタ ｎｐ１ 第１のＮＭＯＳトランジスタ ｍｐ２ 第２のＰＭＯＳトランジスタ ｎｐ２ 第２のＮＭＯＳトランジスタ Ｖｄｄ 電源 Ｇｎｄ グランド ＶＤＤ 電源電圧 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図７
【補正方法】追加
【補正内容】
【図７】（ａ）はＴＦＴ構成のＣＭＯＳインバータを示
す回路図であり、（ｂ）はＣＭＯＳインバータの入力／
出力特性図である。
す回路図であり、（ｂ）はＣＭＯＳインバータの入力／
出力特性図である。
Claims (1)
- 【請求項１】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタとからなるＣＭＯＳトランジスタにより構成され
る回路本体部と、 上記ＰＭＯＳトランジスタと電源との間に、ダイオード
接続されて設けられている第１のレベルシフト用ＭＯＳ
トランジスタと、 上記第１のレベルシフト用ＭＯＳトランジスタと同様に
ダイオード接続された状態で上記ＮＭＯＳトランジスタ
とグランドとの間に設けられている第２のレベルシフト
用ＭＯＳトランジスタとを具備することを特徴とする論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013749A JPH06343033A (ja) | 1991-01-11 | 1991-01-11 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013749A JPH06343033A (ja) | 1991-01-11 | 1991-01-11 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06343033A true JPH06343033A (ja) | 1994-12-13 |
Family
ID=11841902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013749A Pending JPH06343033A (ja) | 1991-01-11 | 1991-01-11 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06343033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487481B1 (ko) * | 1997-05-24 | 2005-07-29 | 삼성전자주식회사 | 데이터출력구동회로를갖는반도체메모리장치 |
| CN1324554C (zh) * | 2003-07-04 | 2007-07-04 | 财团法人工业技术研究院 | 单一型态晶体管扫描驱动电路 |
| JP2008211807A (ja) * | 2008-03-07 | 2008-09-11 | Sony Corp | レベルシフト回路およびこれを用いた固体撮像素子 |
| JP2013150313A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | レベルシフト回路及び半導体集積回路 |
-
1991
- 1991-01-11 JP JP3013749A patent/JPH06343033A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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